CN101636840B - 非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法 - Google Patents

非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法 Download PDF

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Abstract

本发明的非易失性存储元件包括第一电极(103)、第二电极(105)、以及电阻变化层(104)，该电阻变化层(104)介于第一电极(103)和第二电极(105)之间，电阻值根据被施加到两个电极(103)、(105)之间的电信号而可逆地变化。该电阻变化层(104)至少包含钽氧化物，以在将该钽氧化物表示为TaOx的情况下满足0＜x＜2.5的方式构成电阻变化层(104)。

Description

非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法 
技术领域
本发明涉及非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法，尤其涉及电阻值根据所施加的电信号变化的电阻变化型的非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法。 
背景技术
近年来，随着数字技术的进展，便携式信息设备和信息家电等电子设备进一步多功能化。因此，对增大非易失性存储元件的容量、减小写入电力、提高写入/读出的速度以及延长寿命的要求一直在提高。 
对于这样的要求，在现有的使用了浮置栅的闪存的微型化方面存在极限。另一方面，使用可变电阻层作为存储部的材料的非易失性存储元件(电阻变化型存储器)，由于可利用由可变电阻元件构成的简单结构的存储元件构成，从而期待进一步微型化、高速化和低功耗化。 
在使用可变电阻层作为存储部的材料的情况下，例如，根据电脉冲的输入等使其电阻值从高电阻向低电阻变化或从低电阻向高电阻变化。在这种情况下，必需明确地区别低电阻和高电阻这两个值，并且高速稳定地使得在低电阻和高电阻之间变化，非易失地保持这两个值。以这样的存储器特性的稳定和存储元件的微型化为目的，从先前以来提出过各种方案。 
作为这样的方案之一，在专利文献1中公开了由电阻变化元件构成了存储器单元的存储元件，其中，所述电阻变化元件具有两个电极和由这些电极所夹的记录层，构成为使得其记录层的电阻值可逆地变化。图33为表示这样的现有存储元件的结构的剖视图。 
如图33所示，该存储元件，呈阵列状配置构成存储器单元的多个电阻变化元件10而构成。电阻变化元件10在下部电极1和上部电极4 之间夹着高电阻膜2和离子源层3而构成。利用这些高电阻膜2和离子源层3构成存储层，利用该存储层，能够将信息记录到各存储器单元的电阻变化元件10中。 
各个电阻变化元件10配置在形成于半导体衬底11上的MOS晶体管18的上方。该MOS晶体管18由在半导体衬底11内的元件分离层12所分离的区域形成的源极/漏极区域13和栅电极14构成。另外，栅极14兼做作为存储元件的一个地址布线的字线。 
MOS晶体管18的源极/漏极区域13中的一个和电阻变化元件10的下部电极1经由插塞层15、金属布线层16以及插塞层17电连接。另外，MOS晶体管18的源极/漏极区域13中的另一个经由插塞层15与金属布线层16连接。该金属布线层16与作为存储元件的另一个地址布线的位线连接。 
通过在上述这样构成的电阻变化元件10的下部电极1和上部电极4之间加极性不同的电位，使构成记录层的离子源层3的离子源向高电阻层2移动。或者，使其离子源从高电阻层2向上部电极4移动。由此，电阻变化元件10的电阻值从高电阻状态向低电阻状态或者从低电阻状态向高电阻状态转移而能够记录信息。 
另外，已知由上部电极和下部电极所夹的可变电阻材料由具有多结晶结构的第一电脉冲变动电阻层和具有毫微晶体或非晶结构的任意一种的第二电脉冲变动电阻层构成的存储元件(相变化型存储器)。构成该可变电阻材料的电阻层，通过与施加的电脉冲的电压和脉宽对应地使电阻值变化来进行调整之后作为电阻变化元件工作(参照专利文献2)。 
可是，作为与专利文献1和专利文献2中所示的可变电阻材料不同的材料，报告过使用了二元类的过渡金属氧化物的例子。例如，在专利文献3中，作为可变电阻材料公开了NiO、V2O5、ZnO、Nb2O5、TiO2、WO3、CoO。由于这些材料为二元类，组成控制和成膜比较容易。而且，与半导体制造工艺的配合性比较好。 
另外，在专利文献4中记载了通过由各种金属元素构成的P型氧化物半导体材料伴随急剧的金属-绝缘体转变而得到的各种可变电阻材料。特别是，作为具体的实施例公开了Ga、As、VO2等。另外，在专 利文献5中，记载了作为电阻状态不同的绝缘体取为氧化钛和氧化钽并以Ta2O5作为实施例的可变电阻材料。 
专利文献1：日本专利特开2006-40946号公报 
专利文献2：日本专利特开2004-349689号公报 
专利文献3：日本专利特开2004-363604号公报 
专利文献4：日本专利特开2006-32898号公报 
专利文献5：日本专利特开平7-263647号公报 
非专利文献1：I.G.Beak Et Al.，Tech，Digest IEDM 204，587页 
非专利文献2：Japanese Journal of Applied Physics Vol45，NO11，2006，pp.L310-L312，图2 
发明内容
然而，上述那样的现有的可变电阻材料所使用的过渡金属氧化物有以下这样的问题。 
首先，在使用了NiO等过渡金属氧化物的情况下，为了使可变电阻材料从低电阻状态向高电阻状态变化，需要μs数量级的长脉冲，因此存在难以谋求高速化的问题。 
另外，在使用了TiO2作为过渡金属氧化物的情况下，必需在400°C的氧气氛中对TiN进行氧化处理而形成TiO2/TiN膜结构，有需要比较高的处理温度的问题。 
另外，在使用了Ta2O5作为过渡金属氧化物的情况下，作为只能用于从高电阻状态向低电阻状态的一次动作的反熔丝起作用，有不能改写这样的问题。 
本发明是考虑这样的问题而提出的，其目的是提供能谋求动作的高速化、并具有可逆且稳定的改写特性和良好的电阻值的保持特性、且与半导体制造工艺的亲和性高的非易失性存储元件及其制造方法，以及具有该非易失性存储元件的非易失性存储器件和非易失性的半导体器件。 
为了解决上述问题，本发明的非易失性存储元件，具有第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据被施加到所述第一电极和所述第二电极之 间的电信号而可逆地变化，所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0＜x＜2.5。 
另外，构成所述电阻变化层的钽氧化物层具有氧比Ta2O5少的组成，而且不是绝缘体。本发明中的绝缘体的定义遵循一般的绝缘体定义。即，将电阻率为108Ωm以上的材料定义为绝缘体(出处：“用于集成电路的半导体工学”工业调查会(1992年)，宇佐见晶，兼房慎二，前川隆雄，友景肇，井上森雄)。 
优选的是，所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0＜x≤1.9。 
优选的是，所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.5≤x≤1.9。 
优选的是，所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.8≤x≤1.9。 
所述电阻变化层的电阻值也可以根据被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化。 
优选的是，所述第一电极和所述第二电极中的至少一者由Pt、Ir、Cu、Au、Ag、TiN、以及TiAlN中的至少一种以上构成。 
另外，本发明的非易失性存储器件，具有存储器阵列，该存储器阵列包括：半导体衬底；多个第一电极布线，其在所述半导体衬底之上互相平行地形成；多个第二电极布线，其在所述多个第一电极布线的上方在与所述半导体衬底的主面平行的面内互相平行且与所述多个第一电极布线立体交叉而形成；以及非易失性存储元件，其与所述多个第一电极布线和所述多个第二电极布线的立体交叉点对应地设置， 
所述非易失性存储元件分别具有电阻变化层，该电阻变化层介于所述第一电极布线和所述第二电极布线之间，电阻值根据被施加到所述第一电极布线和所述第二电极布线之间的电信号而可逆地变化， 
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0＜x＜2.5。 
也可以是，所述非易失性存储元件分别具有与所述第一电极布线连接的第一电极、与所述第二电极布线连接的第二电极、以及介于所述第一电极和所述第二电极之间的所述电阻变化层，所述电阻变化层的电阻值根据被施加到所述第一电极布线和所述第二电极布线并进一步被施加到所述第一电极和所述第二电极之间的电信号而可逆地变化。
也可以是，所述非易失性存储元件分别在所述第一电极和所述第二电极之间具有电流抑制元件，该电流抑制元件与所述电阻变化层电连接。 
也可以是，非易失性存储器件具有层叠多个所述存储器阵列而成的多层化存储器阵列。 
所述电阻变化层的电阻值也可以根据被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化。 
优选的是，所述第一电极和所述第二电极中的至少一者由Pt、Ir、Cu、Au、Ag、TiN、以及TiAlN中的至少一种以上构成。 
另外，本发明的非易失性存储器件具有：半导体衬底；多个字线和多个位线，其在所述半导体衬底上形成并互相交叉而排列；多个晶体管，其分别与所述多个字线和多个位线的交点对应地设置；以及多个非易失性存储元件，其与所述多个晶体管1对1地对应设置， 
所述非易失性存储元件分别具有第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据被施加到所述位线和所述字线之间并进一步经由对应地设置的所述晶体管而被施加到所述第一电极和所述第二电极之间的电信号而可逆地变化， 
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0＜x＜2.5。 
另外，本发明的非易失性半导体器件具有半导体衬底和在所述半导体衬底上形成的非易失性存储元件，该非易失性存储元件具有执行规定的运算的逻辑电路和程序功能， 
所述非易失性存储元件具有第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据两个电极间的电压而可逆地变化， 
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0＜x＜2.5。 
所述电阻变化层的电阻值也可以根据被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化。 
优选的是，所述第一电极和所述第二电极中的至少一者由Pt、Ir、Cu、Au、Ag、TiN、以及TiAlN中的至少一种以上构成。 
附图说明
另外，本发明的非易失性半导体器件，具有权利要求9所述的非易失性半导体器件，和权利要求4、5、8中任意一项所述的非易失性存储器件。 
另外，本发明的非易失性存储元件的制造方法，其中，所述非易失性存储元件具有：第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据被施加到所述第一电极和所述第二电极之间的电信号而可逆地变化，所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0＜x＜2.5，在所述制造方法中，利用溅射法形成所述钽氧化物。 
本发明的上述目的、其它目的、特征以及优点，参照附图从以下的优选实施方式的详细说明中可以明白。 
按照本发明能够得到可高速动作、且具有可逆且稳定的改写特性和良好的电阻值的保持特性并与半导体制造处理的亲和性高的非易失性存储元件及其制造方法以及具有该非易失性存储元件的非易失性半导体器件。 
图1为表示本发明的第一实施方式的非易失性存储元件的一个结构例的剖视图。 
图2为在衬底温度为30℃、O2流量比为0.5％的情况下得到的、由膜厚40nm的钽氧化物构成的可变电阻层的XRD(X射线衍射)图。 
图3为表示在写入信息的情况下的本发明的第一实施方式的非易失性存储元件的动作例的图。 
图4为表示在读出信息的情况下的本发明的第一实施方式的非易失性存储元件的动作例的图。 
图5为表示本发明的第一实施方式的非易失性存储元件具有的可 变电阻层的电阻值和脉冲施加次数的关系的图，(a)为表示在可变电阻层的膜厚为25nm的情况下的电阻值和和脉冲施加次数的关系的图；(b)为表示在可变电阻层的膜厚为220nm的情况下连续地将电脉冲施加到电极间时的可变电阻层的电阻值和电脉冲的施加次数的关系的图。 
图6为表示非易失性存储元件的电特性的图，(a)为表示本发明的第一实施方式的非易失性存储元件的电流-电压特性的图；(b)和(c)为分别表示比较例1和比较例2的非易失性存储元件的电流-电压特性的图。 
图7为表示俄歇分析的结果的图，(a)为表示如上所述呈现电阻变化现象的、作为本发明的第一实施方式的非易失性存储元件具有的可变电阻层的试样的深度方向的俄歇分析的结果的图；(b)为表示如上所述不呈现电阻变化现象的金属Ta试样的深度方向的俄歇分析的结果的图。 
图8为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层中的氧含有率和成膜气体的O2流量比的关系的图。 
图9为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层中的O2流量比和电阻率的关系的图。 
图10为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层中的氧含有率和电阻率的关系的图。 
图11为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层中的氧含有率和电阻变化特性的关系的图。 
图12为表示本发明的第一实施方式的非易失性存储元件的电极面积和初始电阻值的关系的图。 
图13为表示在本发明的第一实施方式的非易失性存储元件动作的情况下施加在电极间的电脉冲的宽度和可变电阻层的电阻值的关系的图。 
图14为表示在本发明的第一实施方式的非易失存储元件中，在第一电极层由Pt构成、第二电极层由Ir构成的情况下的基于脉冲施加的电阻变化特性的图。 
图15为表示在本发明的第一实施方式的非易失存储元件中，在第一电极层由Pt构成、第二电极层由Cu构成的情况下的基于脉冲施加的电阻变化特性的图。 
图16为表示在本发明的第一实施方式的非易失存储元件中，在第一电极层由Pt构成、第二电极层由Au构成的情况下的基于脉冲施加的电阻变化特性的图。 
图17为表示在本发明的第一实施方式的非易失存储元件中，在第一电极层由Pt构成、第二电极层由Ag构成的情况下的基于脉冲施加的电阻变化特性的图。 
图18为表示在本发明的第一实施方式的非易失存储元件中，在第一电极层由Pt构成、第二电极层由TiN构成的情况下的基于脉冲施加的电阻变化特性的图。 
图19为表示本发明的第一实施方式的非易失性存储元件的变形例的结构的剖视图。 
图20为表示本发明的第二实施方式的非易失性存储器件的结构的框图。 
图21为表示图20的A部分的结构(4位的结构)的立体图。 
图22为表示本发明的第二实施方式的非易失性存储器件具有的非易失性存储元件的结构的剖视图。 
图23为表示本发明的第二实施方式的非易失性存储器件具有的非易失性存储元件的变形例的结构的剖视图。 
图24为表示本发明的多层化结构的非易失性存储器件具有的存储器阵列的结构的立体图。 
图25为表示本发明的第二实施方式的非易失性存储器件的动作例的时序图。 
图26为表示本发明的第三实施方式的非易失性存储器件的结构的框图。 
图27为表示图26的C部分的结构(2位的结构)的剖视图。 
图28为表示本发明的第三实施方式的非易失性存储器件的动作例的时序图。 
图29为表示本发明的第四实施方式的非易失性半导体器件的结构的框图。 
图30为表示本发明的第四实施方式的非易失性半导体器件具有的救济地址保存寄存器的结构的框图。 
图31为表示本发明的第四实施方式的非易失性半导体器件具有的救济地址保存寄存器的结构的剖视图。 
图32为表示本发明的第四实施方式的非易失性半导体器件的制造过程的主要流程的流程图。 
图33为表示现有的存储元件的结构的剖视图。 
符号说明 
100非易失性存储元件 
101衬底 
102氧化物层 
103第一电极层 
104可变电阻层 
105第二电极层 
200非易失性存储器件 
201存储器主体部 
202存储器阵列 
203行选择电路/驱动器 
204列选择电路/驱动器 
205写入电路 
206读出放大器 
207数据输入输出电路 
208地址输入电路 
209控制电路 
210非易失性存储元件 
211上部布线 
212下部布线 
213上部电极 
214可变电阻层 
215内部电极 
216电流抑制元件 
217下部电极 
218欧姆电阻层 
219第二可变电阻层 
300非易失性存储器件 
301存储器主体部 
302存储器阵列 
303行选择电路/驱动器 
304列选择电路 
305写入电路 
306读出放大器 
307数据输入输出电路 
308电池板电源 
309地址输入电路 
310控制电路 
313非易失性存储元件 
314上部电极 
315可变电阻层 
316下部电极 
400非易失性半导体器件 
401半导体衬底 
402CPU 
403输入输出电路 
404逻辑电路 
405模拟电路 
406BIST电路 
407SRAM 
408救济地址保存寄存器 
409非易失性存储元件 
410写入电路 
411读出电路 
412闩锁电路 
BL0、BL1、…位线 
M11、M12、…存储器单元 
T11、T12、…晶体管 
WL0、WL1、…字线 
具体实施方式
以下，参照附图详细说明本发明的实施方式。有时对图中相同或相当的部分标记相同的符号，并省略其说明。 
(第一实施方式) 
[非易失性存储元件的结构] 
图1为表示本发明的第一实施方式的非易失性存储元件的一个结构例的剖视图。 
如图1所示，非易失性存储元件100包括衬底101、在该衬底101上形成的氧化物层102、在该氧化物层102上形成的第一电极层103、第二电极层105以及由第一电极层103与第二电极层105所夹的可变电阻层104。 
在驱动该非易失性存储元件100的情况下，利用外部的电源将满足规定条件的电压(电信号)施加在第一电极层103和第二电极层105之间。根据电压施加的方向(电压的极性)，非易失性存储元件100的可变电阻层104的电阻值增加或减小。例如，在施加了比规定的阈值电压大的脉冲电压的情况下，可变电阻层104的电阻值增加或减小，而在施加了比其阈值电压小的脉冲电压的情况下，可变电阻层104的电阻值不变化。 
作为第一电极层103和第二电极层105的材料可以使用Pt(铂)、Ir(铱)、Cu(铜)、Au(金)、Ag(银)、TiN(氮化钛)、TiAlN(氮化钛铝)等。 
可变电阻层104由钽氧化物构成。这里，该钽氧化物在表示为TaOx的情况下，满足0＜x＜2.5。x在这个范围内的理由在后面说明。 
作为衬底101可以使用单晶硅衬底或半导体衬底，但不限于这些。由于可变电阻层104可以在比较低的衬底温度下形成，因此可以在树脂材料等之上形成可变电阻层104。 
[非易失性存储元件的制造方法] 
接下来，说明本实施方式的非易失性存储元件100的制造方法。 
首先，在作为单晶硅的衬底101上，利用热氧化法形成厚度200nm的氧化物层(由SiO2构成的绝缘层)102。然后，利用RF磁控溅射法，在氧化物层102上形成作为第一电极层103的厚度100nm的Pt薄膜。在此，成膜时的真空度为1.0Pa，RF功率为250W，Ar流量为10sccm，成膜时间为20分钟。 
接着，在第一电极层103上形成作为可变电阻层104的钽氧化物 膜。对该成膜使用了利用了Ta靶的反应性RF溅射法。这时的成膜条件表示在表1中。 
表1 
  靶   Ta
  真空度(Pa)   0.2～5(Pa)
  衬底加热温度(℃)   20～400(℃)
  溅射气体   Ar+O2
  O2流量比(％)   0.1～10(％)
  RF功率(W)   150～300(W)
  膜厚(nm)   1～300(nm)
最后，在可变电阻层104上，利用RF溅射法形成作为第二电极层105的厚度150nm的Pt薄膜。在这种情况下的成膜条件与形成第一电极层103的情况相同。 
图2是在衬底温度为30℃、O2流量比(溅射气体中的O2的流量比率)为0.5％的情况下得到的由膜厚为40nm的钽氧化物构成的可变电阻层的XRD(X射线衍射)图。如图2所示，不能确认金属Ta的峰，因此推断得到了钽氧化物。另外，因为在2θ为30～40deg.处可以确认宽度宽的峰，所以可以认为是非晶形状态。另外，2θ为56deg.的峰是由硅衬底引起的。 
在可变电阻层104的形成中，也可以通过将钽氧化物作为靶，使用不使用O2等的反应性气体的溅射法。 
[非易失性存储元件的动作例] 
接下来，参照附图，说明本实施方式的非易失性存储元件100的作为存储器的动作例，即进行信息的写入/读出时的动作例。 
图3为表示在写入信息的情况下的本发明的第一实施方式的非易失性存储元件的动作例的图。 
当在第一电极层103和第二电极层105之间(以下，有时称为电极间)交替地施加脉宽为100nsec的极性不同的两种电脉冲时，可变电阻层104的电阻值如图3所示那样变化。即，在将负电压脉冲(电压E1，脉宽100nsec)施加到电极间的情况下，可变电阻层104的电阻值从高电阻值Rb(850Ω)向低电阻值Ra(150Ω)减少。另一方面，在 将正电压脉冲(电压E2，脉宽100nsec)施加到电极间的情况下，可变电阻层104的电阻值从低电阻值Ra向高电阻值Rb增加。这里，电压E1为-3.5V、电压E2为+2.5V。 
在该图3所示的例子中，将高电阻值Rb分配给信息“0”，将低电阻值Ra分配给信息“1”。因此，通过将正电压脉冲加在电极间使得可变电阻层104的电阻值成为高电阻值Rb来写入信息“0”，另外，通过将负电压脉冲施加在电极间使得成为低电阻值Ra来写入信息“1”。 
图4为表示读出信息的情况下的本发明的第一实施方式的非易失性存储元件的动作例的图。 
在进行信息读出的情况下，将振幅比使可变电阻层104的电阻值变化时施加的电脉冲小的读出用电压E3(|E3|＜|E1|，|E3|＜|E2|)施加在电极间。结果，输出与可变电阻层104的电阻值对应的电流，通过检测输出电流值，能够读出被写入的信息。 
在图4所示的例子中，由于输出电流值Ia与电阻值Ra对应，输出电流值Ib与电阻值Rb对应，在检测到输出电流值Ia的情况下信息“1”被读出，在检测到输出电流值Ib的情况下信息“0”被读出。 
如以上那样，在第一电极层103和第二电极层105所夹的区域中，使可变电阻层104作为存储部起作用，由此非易失性存储元件100作为存储器动作。 
[非易失存性储元件的电阻变化特性] 
接下来，说明对本实施方式的非易失性存储元件100施加了电脉冲的情况下的电阻变化特性。 
图5(a)为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层104的电阻值和脉冲施加次数的关系的图。在该图5中，示出了在第一电极层103和第二电极层105之间交替地施加了脉宽100nsec的极性不同的两种电脉冲的结果。 
这样将两种电脉冲交替地施加在电极间的结果如图5(a)所示，可变电阻层104的电阻值可逆地变化。具体来说，在将负电压脉冲(电压-3.5V、脉宽100nsec)施加在电极间的情况下，可变电阻层104的电阻值减小为150Ω(低电阻值)。在将正电压脉冲(电压+2.5V、脉宽100nsec)施加在电极间的情况下，可变电阻层104的电阻值增加为850 Ω(高电阻值)。另外，即便连续地施加20000次脉冲，这样的电阻变化也稳定地继续。 
由以上可以确认，通过使用可变电阻层104，能够实现具有在低电压下稳定的可逆的改写特性的电阻变化型的非易失性存储元件。 
该图5(a)所示的结果是可变电阻层104的膜厚为25nm、直径为2μm的圆形图案的。在以下的说明中，在不特别事先说明的情况下，可变电阻层104的尺寸为这样。 
在图5(b)中，示出在可变电阻层的膜厚为220nm的情况下，在电极间连续地施加了电脉冲时的可变电阻层的电阻值和电脉冲的施加次数的关系。从该图5(b)所示的结果可知，本实施方式的非易失性存储元件在100nsec的电脉冲下动作。从这些结果可知，对于膜厚有大的电阻变化区域。因此，在形成本实施方式的非易失性存储元件中的可变电阻层的情况下，通过进行其膜厚的调整，能够容易地与形成其它电路区域等的半导体工艺配合。 
[非易失性存储元件的电流-电压特性] 
接下来，与比较例对比，说明本实施方式的非易失性存储元件100中的电流-电压特性。 
图6(a)为表示本发明的第一实施方式的非易失性存储元件的电流-电压特性的图。图6(b)和(c)分别为表示比较例1和比较例2的元件的电流-电压特性的图。 
在此，比较例1为金属Ta被第一电极层和第二电极层所夹的结构的元件。比较例2为进行了氧化的Ta2O5被第一电极层和第二电极层所夹的结构的元件。 
如图6(a)所示，在本实施方式的非易失性存储元件100的情况下，在电流-电压特性中能看出磁滞特性。而如图6(b)和(c)所示，在比较例1和比较例2的元件的情况下，在电流-电压特性中不能看出磁滞特性。 
由以上可以确认，通过使用可变电阻层104，本实施方式的非易失性存储元件100作为电阻变化型的非易失性存储元件起作用。 
实际上，即使对比较例1和比较例2施加电脉冲，也看不出电阻变化现象。因此，不能将这些比较例1和比较例2作为具有可逆的改 写特性的电阻变化型的非易失型存储元件使用。 
[可变电阻层的组成] 
接下来，说明由钽氧化物构成的可变电阻层104的组成。 
图7(a)是表示如上所述呈现电阻变化现象的、作为本发明的第一实施方式的非易失性存储元件具有的可变电阻层的试样的深度方向的俄歇分析的结果的图。图7(b)为表示如上所述不呈现电阻变化现象的金属Ta试样的深度方向的俄歇分析的结果的图。 
该金属Ta试样与上述的比较例1中的相同，其厚度为20nm。在该金属Ta试样上形成有厚度50nm的Pt上部电极。 
如比较图7(a)和图7(b)而明确的那样，可以理解，只有呈现电阻变化现象的试样的钽被氧化。当分析作为在此的本发明的第一实施方式的非易失性存储元件具有的可变电阻层的试样中的Ta和O的原子比时，有O/Ta＝0.5/1。 
此外，还利用RBS(卢瑟福背散射)法进行了更正确的组成分析。结果，在俄歇分析中“O/Ta＝0.5/1”原子比的试样的组成为O/Ta＝1.4/1。基于RBS法的组成分析为整个膜的平均的组成。这样，俄歇分析结果和RBS分析结果不同，这在文献中报告过(例如，Journal of VacuumSciene A，Volume21，No3，(2003)P616-622，Pei-chuen Jiang andJ.S.chen)。在上述文献中，记述了在俄歇分析中需要按材料校正灵敏度系数，一般来说，RBS分析比俄歇分析的可靠性高。 
该RBS分析的结果与图7(a)的俄歇分析的结果中的钽氧化物的膜厚方向中心部分的组成相当。从图7(a)可以看出，在钽氧化物层的两个界面(与Pt层的界面)附近，氧含有率增加。因此，界面部分的氧含有率有可能比由RBS法所分析的组成高。 
图8为表示溅射气体中的O2流量比和用RBS法所分析的作为可变电阻层的氧化钽层的氧含有率的关系的图。在O2流量比为7％以上的条件下，可看到氧含有率饱和的倾向，但可知能够利用O2流量比连续地控制氧化钽层的组成。即，在利用反应性RF溅射法形成钽氧化层时，通过控制溅射气体中的O2流量比，能够将钽氧化物层的氧含有率在钽氧化物层的厚度方向上控制为所希望的一定值。 
根据以上所说明的本实施方式的非易失性存储元件中的电阻变化 特性、电流-电压特性和可变电阻层的组成可知，为了呈现良好的电阻变化现象，钽以某个范围被氧化是重要的。 
[O2流量比和电阻率的关系] 
接下来，说明本实施方式的非易失性存储元件100的可变电阻层104的制造工序中的O2流量比和电阻率的关系。 
图9为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层中的O2流量比和电阻率的关系的图。图10为表示本发明的第一实施方式的非易失性存储元件具有的可变电阻层的氧含有率和可变电阻层的电阻率的关系的图。这里所示的电阻率根据对在衬底(形成了氮化膜的硅晶片)上仅直接形成有可变电阻层的试样利用4端子法测量的表面电阻值来计算。 
如图9所示，可变电阻层104的电阻率根据O2流量比的值而连续地变化。当更详细地说明时，如上所述，钽氧化物层(可变电阻层104)的氧含有率根据O2流量比的值而连续地变化。而且，如图10所示，可变电阻层104的电阻率根据氧含有率而连续地变化。因此，能够根据可变电阻层104的氧含有率连续地控制可变电阻层104的电阻率。由此可以认为，为了在可变电阻层104中得到良好的电阻变化现象，可变电阻层104的氧含有率必需在适当的范围。 
本发明人等测量了具有图10所示的各氧含有率的试样的电阻率，求出其测量数据的回归曲线。在图10中，示出该测量数据(用黑三角符号表示)和该回归曲线。另外，本发明人等确认了将电脉冲施加在具有该各氧含有率的试样上会显现电阻变化特性。根据上述回归曲线推断为，在将可变电阻层表示为TaOx的情况下的x的范围为0＜x＜2.5的范围，可变电阻层为导体(具有作为导体定义的电阻率)，显现如对各试样确认了的电阻变化现象。 
图11为说明可变电阻层的氧含有率为45～65atm％的组成范围中的电阻变化特性的图，(a)为表示氧含有率和电阻率的关系的图，(b)为表示在氧含有率为45atm％的情况下的脉冲施加次数和电阻值的关系的图，(c)为表示氧含有率为65atm％的情况下的脉冲施加次数和电阻值的关系的图。 
根据上述的电阻变化特性的测量，在从图11(a)所示的α点(氧 含有率为45atm％)至β点(氧含有率为65atm％)的氧含有率的范围中，高电阻值为低电阻值的5倍以上，是良好的。在图11(b)和图11(c)中分别示出具有α点(氧含有率为45atm％)和β点(氧含有率为65atm％)的氧含有率的试样的相对于脉冲施加次数的电阻变化特性。根据图11(b)和图11(c)，可见在α点和β点的氧含有率中，都是高电阻值为低电阻值的5倍以上，是良好的。由测量结果可推断，在将可变电阻层表示为TaOx的情况下的X的范围为0＜x≤1.9的范围中，电阻变化现象良好。另外，因为从α点(氧含有率为45atm％)至β点(氧含有率为65atm％)的氧含有率的范围中，高电阻值为低电阻值的5倍以上，是良好的，所以该组成范围被认为是作为存储元件能实现稳定的动作的更适当的组成范围。因此，氧含有率为45～65atm％的组成范围、即在将可变电阻层表示为TaOx的情况下的x的范围为0.8≤x≤1.9的范围是更适当的可变电阻层的范围(氧含有率＝45atm％与x＝0.8对应，氧含有率＝65atm％与x＝1.9对应)。此外，在利用RBS法的组成分析中，氧含有量的分析值的精度为±5atm％左右。因此，上述x的组成范围包含由该精度引起的测量误差，实际上有可能氧含有率40～70atm％的组成范围才是适当的组成范围。在该组成范围以外，也可确认或推断电阻变化现象，但与该组成范围内比较，因电阻率变小或变大，高电阻值将小于低电阻值的5倍，作为存储元件动作的稳定性稍差。 
[可缩放性] 
在图12中，作为一个例子表示在电率为6mΩcm的可变电阻层的情况下的电极面积和元件的初始电阻值的关系。从图12可看出，随着元件面积的减小，电阻值增加。在元件的初始电阻值在图示的100～1000Ω的范围内确认了电阻变化现象。在使用了电阻率相同的可变电阻膜的情况下，当减小元件面积时，初始电阻值变高，看不出良好的电阻变化现象。另一方面，在元件面积大的情况下，初始电阻值变低，难以将足够的电压施加在元件上。如以上那样，可以认为元件的初始电阻值存在适当的范围。在氧含有率比图11的β点高的组成中，为了得到适当的初始电阻值，必需扩大元件面积。但是，扩大存储元件的面积在成本方面和电压施加方面有问题。因此，在现实中对可变电阻层的氧含有率设置上限。
另一方面，在氧含有率比图11的α点低的组成中，在元件面积微型化了的情况下，预想为元件的初始电阻值包含在适当的范围中。可以预想，将来存储元件的尺寸可微型化至电极面积为0.002μm2。电极面积为0.002μm2的元件的初始电阻值可从图12的实验值(实际测量值)推定为3×104Ω。这个值比适当的初始电阻值的上限值高30倍左右。因此，为了得到适当的初始电阻值，必需使电阻率为比现在的6mΩcm降低至1/30左右的0.2mΩcm左右。从图10中可看出，具有该电阻率的可变电阻层的氧含有率为33atm％(图10的最低氧含有率的测量点的氧含有率)左右，即在将可变电阻层记为TaOx的情况下，x＝0.5。由以上可看出，当考虑将来的本发明的非易失性存储元件的微型化时，构成可变电阻层的TaOx的组成范围为0.5≤x≤1.9是适合的。 
[施加的电脉冲的宽度和电阻值的关系] 
接下来，说明在本实施方式的非易失性存储元件100中施加在电极间的电脉冲的宽度和可变电阻层104的电阻值的关系。 
图13为表示在本发明的第一实施方式的非易失性存储元件动作的情况下，施加在电极间的电脉冲的宽度和可变电阻层的电阻值的关系的图。在图13中，RH表示高电阻值，RL表示低电阻值。另外，该RH和RL为在施加了100次各脉宽的电脉冲的情况下的可变电阻层104的电阻值的平均值。 
如图13所示，即使在施加的电脉冲的宽度为20nsec那样的高速脉冲的情况下，也能够确认电阻变化现象。另外，RH的值从20nsec至300nsec之间大致恒定。另一方面，RL的值能观察到在脉宽为20nsec的情况下变高的倾向。 
[印记(imprint)特性] 
在将同极性的电脉冲连续地施加在电极间的情况下的本实施方式的非易失性存储元件100的所设定的电阻值的印记性良好。例如，在通过连续20次将负的电脉冲施加在非易失性存储元件100的电极间而连续地产生了低电阻状态后，即使在交替地连续施加了正负电脉冲的情况下，也稳定地重复高电阻状态或低电阻状态。另外，在通过连续20次施加正的电脉冲而连续地产生了高电阻状态后，即使在交替地连续地施加了正负电脉冲的情况下，也同样稳定地重复高电阻状态或低电阻状态。由以上结果，本实施方式的非易失性存储元件100的所谓印记耐性高，因此能够期待进行稳定的动作。 
[非易失性存储元件的保持特性] 
在本发明的第一实施方式的非易失性存储元件中，在高温环境下测量了电阻值的变化。在设定为低电阻状态的情况下，与初始的电阻值比较，几乎看不出变化，但在设定为高电阻的情况下看出了变化。因此，本发明的第一实施方式的非易失性存储元件的保持特性由于高电阻值侧的变化而被限速。如果以初始状态下的高电阻值和低电阻值的1/2的电阻值为基准，由到达该基准的时间推定保持时间，则本实施方式的非易失性存储元件在180℃的高温下进行保持的情况下，保持时间为100小时以上，具有非常高的保持特性。 
[电极材料] 
在本发明的第一实施方式的非易失性存储元件中，作为第一电极层或第二电极层，除了Pt以外，可以适当地使用Ir、Cu、Au、Ag、TiN、TiAlN。在图14中示出在第一电极层由Pt构成，第二电极层由Ir构成的情况下的基于脉冲施加的电阻变化特性。在图15中示出在第一电极层由Pt构成、第二电极层由Cu构成的情况下的基于脉冲施加的电阻变化特性。在图16中示出在第一电极层由Pt构成、第二电极层由Au构成的情况下的基于脉冲施加的电阻变化特性。在图17中示出在第一电极层由Pt构成、第二电极层由Ag构成的情况下的基于脉冲施加的电阻变化特性。在图18中表示在第一电极层由Pt构成、第二电极层由TiN构成的情况下的基于脉冲施加的电阻变化特性。在图14～图18中，Ir、Cu、Au、Ag、TiN各电极材料与Pt同样制作。另外，施加脉冲为100nsec。如由图14～图18而明确的那样，在第一电极层和第二电极层由任何的上述电极材料的组合构成的情况下，确认了良好的电阻变化现象。 
此外，在本实施方式中，如图1所示，电阻变化层104由设在下方的第一电极层103和设在上方的第二电极层105夹着而构成，而且电阻变化层104的两端部和第二电极层105的两端部在截面观察是对齐的，但这是一个例子，本发明并不限定为这样的结构。 
图19(a)至(c)为表示本发明的第一实施方式的非易失性存储元件的变形例的结构的剖视图。在上述图19(a)至(c)中，为了方便省略了衬底和氧化物层。 
在图19(a)所示的变形例中，第一电极层103A、可变电阻层104A以及第二电极层105A按这个顺序层叠构成，这些第一电极层103A、可变电阻层104A以及第二电极层105A的两端部在截面观察是不对齐的。而在图19(b)所示的变形例中，虽然同样层叠第一电极层103B、可变电阻层104B以及第二电极层105B而构成，但这些第一电极层103B、可变电阻层104B以及第二电极层105B的两端部在截面观察是对齐的。本发明的非易失性存储元件这样构成也可以。 
另外，在本实施方式的非易失性存储元件100和上述两个变形例中，都是可变电阻层由上下配置的电极夹着而构成的，但也可以通过在可变电阻层的两端面上形成电极而形成使电流在与可变电阻层的主面平行的方向流动的结构。即，也可以如图19(c)所示，在可变电阻层104C的一个端面上形成第一电极103C，在另一个端面上形成第二电极105C，使电流在与可变电阻层104C的主面平行的方向流动而构成。 
另外，虽然图中没有示出，但本实施方式的非易失性存储元件具有绝缘层(层间绝缘膜)。也可以利用CVD法等形成氟掺杂的氧化膜，并以其作为绝缘层。另外，也可以是不具有绝缘层的结构。 
同样，虽然图中没有示出，但本实施方式的非易失性存储元件具有布线层。作为布线材料，例如可以使用Al、W、Cu等。也可以是不具有该布线层的结构。 
(第二实施方式) 
上述第一实施方式的非易失性存储元件也能应用于各种形式的非易失性半导体器件。第二实施方式的半导体器件为具有第一实施方式的非易失性存储元件的非易失性存储器件，是使活性层介于字线和位线的交点(立体交叉点)的所谓交叉点型的非易失性存储器件。 
[第二实施方式的半导体器件的结构] 
图20为表示本发明的第二实施方式的非易失性存储器件的结构的框图。图21为表示图20的A部分(4位的结构)的立体图。 
如图20所示，本实施方式的非易失性存储器件200在半导体衬底上具有存储器主体部201，该存储器主体部201具有存储器阵列202；行选择电路/驱动器203；列选择电路/驱动器204；进行信息写入的写入电路205；检测在选择位线中流动的电流量并判断为数据“1”或“0”的读出放大器206；以及经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路207。另外，非易失性存储器件200还具有接收从外部输入的地址信号的地址输入电路208和根据从外部输入的控制信号控制存储器主体部201的动作的控制电路209。 
如图20和图21所示，存储器阵列202具有在半导体衬底之上互相平行地形成的多个字线WL0、WL1、WL2、…和多个位线BL0、BL1、BL2、…，上述多个位线BL0、BL1、BL2、…在上述多个字线WL0、WL1、WL2、…的上方并在与其半导体衬底的主面平行的面内互相平行，而且与多个字线WL0、WL1、WL2、…立体交叉地形成。 
另外，与上述多个字线WL0、WL1、WL2、…和多个位线BL0、BL1、BL2、…的立体交叉点对应地设置有呈矩阵状设置的多个存储器单元M111、M112、M113、M121、M122、M123、M131、M132、M133、…(以下表示为“存储器单元M111、M112、…”)。 
在此，存储单元M111、M112、…与第一实施方式的非易失性存储元件相当，具有包含钽氧化物的可变电阻层。但是，在本实施方式中，如后所述，这些存储器单元M111、M112、…具有电流抑制元件。 
此外，在图21中，用符号210表示图20中的存储器单元M111、M112、…。 
地址输入电路208从外部电路(图中没有示出)接收地址信号，根据该地址信号将行地址信号向行选择电路/驱动器203输出，并且，将列地址信号向列选择电路/驱动器204输出。这里，地址信号是表示多个存储器单元M111、M112、…中被选择的特别指定的存储器单元的地址的信号。另外，行地址信号是表示地址信号所表示的地址中的行的地址的信号。列地址信号是表示在地址信号所表示的地址中的列的地址的信号。 
控制电路209在信息的写入周期中，按照被输入到数据输入输出电路207的输入数据Din，将指示施加写入用电压的写入信号向写入电 路205输出。另一方面，在信息的读出周期中，控制电路209将指示施加读出用电压的读出信号向列选择电路/驱动器204输出。 
行选择电路/驱动器203，接收从地址输入电路208输出的行地址信号，按照该行地址信号，选择多个字线WL0、WL1、WL2、…中的任意一个，对其所选择的字线施加规定的电压。 
另外，列选择电路/驱动器204，接收从地址输入电路208输出的列地址信号，按照该列地址信号，选择多个位线BL0、BL1、BL2、…中的任意一个，对其所选择的位线施加写入用电压或读出用电压。 
写入电路205在接收了从控制电路209输出的写入信号的情况下，对行选择电路/驱动器203输出指示对所选择的字线施加电压的信号，并且，对列选择电路/驱动器204输出指示对所选择的位线施加写入用电压的信号。 
另外，读出放大器206，在信息的读出周期中，检测在成为读出对象的选择位线上流动的电流量，并判断为数据“1”或“0”。其结果所得的输出数据DO经由数据输入输出电路207而向外部电路输出。 
[第二实施方式的非易失性存储器件具有的非易失性存储元件的结构] 
图22为表示本发明的第二实施方式的非易失性存储器件具有的非易失性存储元件的结构的剖视图。在图22中，示出了图21的B部分的结构。 
如图22所示，本实施方式的非易失性存储器件具有的非易失性存储元件210介于作为铜布线的下部布线212(与图21中的字线WL1相当)和相同的上部布线211(与图21中的位线BL1相当)之间，按顺序层叠下部电极217、电流抑制元件216、内部电极215、可变电阻层214以及上部电极213而构成。 
这里，内部电极215、可变电阻层214、上部电极213分别与图1所示的实施方式1的非易失性存储元件100中的第一电极层103、可变电阻层104、第二电极层105相当。因此，可变电阻层214与第一实施方式同样地形成。 
电流抑制元件216经由作为TaN的内部电极215与可变电阻层214串联连接，电流抑制元件216和可变电阻层214电连接。该电流抑制 元件216是以MIM(Metal-Insulator-Metal：金属-绝缘体-金属的意思)二极管或MSM(Metal-Semiconductor-Metal：金属-半导体-金属的意思)二极管为代表的元件，相对于电压呈现非线性的电流特性。另外，该电流抑制元件216相对于电压具有双向性的电流特性，构成为在规定的阈值电压Vf(以一个电极为基准，例如+1V以上或-1V以下)下导通。 
此外，钽及其氧化物为通常在半导体工艺中使用的材料，可以说亲和性非常高。因此，能容易地并入现有的半导体制造工艺中。 
[第二实施方式的非易失性存储器件具有的非易失性存储元件的变形例的结构] 
本实施方式的非易失性存储器件具有的非易失性存储元件的结构不限于图22所示的结构，也可以是如以下所示的结构。 
图23(a)至(g)为表示本发明的第二实施方式的非易失性存储器件具有的非易失性存储元件的变形例的结构的剖视图。 
在图23(a)中，示出了与图22所示的结构不同的结构，即，不具有内部电极，可变电阻层214在电流抑制元件216之上形成。 
图23(b)示出了与图22所示的结构不同的结构，即，不具有下部电极、内部电极以及上部电极，可变电阻层214在电流抑制元件216之上形成。另外，在图23(c)中，示出了与图22所示的结构不同的结构，即，不具有下部电极。另一方面，虽然图中没有示出，但也能想到不具有上部电极的结构。 
在图23(d)中，示出了与图22所示的结构不同的结构，即，不具有内部电极和电流抑制元件。在图23(e)中，示出了还不具有上部电极和下部电极的结构。 
在图23(f)中，示出了与图22所示的结构不同的结构，即，不具有内部电极，取而代之具有欧姆电阻层218。在图23(g)中，示出了取代内部电极而具有第二可变电阻层219的结构。 
在以上所示的变形例中，在不具有上部电极的情况下，上部布线211作为非易失性存储元件的上部电极起作用，另外，在不具有下部电极的情况下，下部布线212作为非易失性存储元件的下部电极起作用。 
另外，在存储器单元数比较少的情况下，向不选择的存储单元迂 回的电流少。在这样的情况下，考虑取为不具有上述那样的电流抑制元件的结构。 
如以上这样，关于本实施方式的非易失性存储器件具有的非易失性存储元件能考虑各种结构。 
[多层化结构的非易失性存储器件的结构例] 
通过三维地堆积图20和图21所示的本实施方式的非易失性存储器件中的存储器阵列，能够实现多层化结构的非易失性存储器件。 
图24为表示本发明的多层化结构的非易失性存储器件具有的存储器阵列的结构的立体图。如图24所示，该非易失性存储器件具有层叠多个存储器阵列而成的多层化存储器阵列。该存储器阵列包括：在图中没有示出的半导体衬底之上互相平行地形成的多个下部布线212；在该多个下部布线212的上方并在与其半导体衬底的主面平行的面内互相平行而且与多个下部布线212立体交叉地形成的多个上部布线211；以及与这些多个下部布线212和多个上部布线211的立体交叉点对应地呈矩阵状设置的多个存储器单元210。 
在图24所示的例子中，形成布线层为5层、配置在其立体交叉点上的非易失性存储元件为4层的结构。但当然也可以根据需要增减这些层数。 
通过设置这样构成的多层化存储器阵列，能够实现超大容量的非易失性存储器。 
此外，如第一实施方式中说明的那样，本发明中的可变电阻层能在低温下成膜。因此，在进行如本实施方式所示的布线工序中的层叠化的情况下，也对在下层工序中形成的晶体管和硅化物等的布线材料没有影响，所以能够容易地实现多层化存储器阵列。即，通过使用本发明的包含钽氧化物的可变电阻层，能够容易地实现多层化结构的非易失性存储器件。 
[非易失性存储器件的动作例] 
接下来，参照图25所示的时序图，说明在写入信息时的写入周期和读出信息时的读出周期中的第二实施方式的非易失性存储器件的动作例。 
图25为表示本发明的第二实施方式的非易失性存储器件的动作例 的时序图。这里，表示分别将可变电阻层为高电阻状态的情况分配给信息“1”、将低电阻状态的情况分配给信息“0”时的动作例。另外，为了说明方便，只表示对存储器单元M111和M122进行信息的写入和读出的情况。 
图25中的VP表示由可变电阻元件和电流抑制元件构成的存储器单元的电阻变化所需的脉冲电压。这里，优选VP/2＜阈值电压Vf的关系成立。这是因为能够抑制迂回流到非选择的存储器单元的漏电流。结果，能够抑制向不必写入信息的存储单元提供的多余的电流，能够进一步谋求减少电流的消耗。另外，还有能抑制向非选择的存储器单元的不希望的浅写入(一般称为扰动)等的优点。 
另外，在图25中，用tW表示作为一次写入周期需要的时间的写入周期时间，用tR表示作为一次读出周期需要的时间的读出周期时间。 
在对存储器单元M111的写入周期中，在字线WL0上施加脉宽tP的脉冲电压VP，按照其定时，在位线BL0上同样施加0V的电压。由此，对存储器单元M111施加写入信息“1”时的写入用电压，结果，存储器单元M111的可变电阻层为高电阻。即，对存储器单元M111写入了信息“1”。 
接下来，在对存储器单元M122的写入周期中，在字线上WL1施加脉宽tP的0V的电压，按照其定时，在位线BL1上同样施加脉冲电压VP。由此，对M122施加写入信息“0”时的写入用电压，结果，存储器单元M122的可变电阻层为低电阻。即，对存储器单元M122写入了信息“0”。 
在对存储器单元M111的读出周期中，将振幅比写入时的脉冲小的脉冲电压且比0V大、比VP/2小的值的电压施加在字线WL0上。另外，按照该定时将振幅比写入时的脉冲小的脉冲电压且比VP/2大、比VP小的值的电压施加在位线BL0上。由此，输出与成为高电阻的存储器单元M111的可变电阻层214的电阻值对应的电流，通过检测其输出电流值，信息“1”被读出。 
接下来，在对存储器单元M122的读出周期中，将与先前的对存储器单元M111的读出周期同样的电压施加在字线WL1和位线BL1上。由此，输出与成为低电阻的存储器单元M122的可变电阻层214 的电阻值对应的电流，通过检测其输出电流值，信息“0”被读出。 
如在第一实施方式中说明的那样，在使用了本发明中的包含钽氧化物的可变电阻层的情况下，即使是施加在电极间的电脉冲的宽度为20nsec左右的高速脉冲，也能够确认电阻变化现象。因此，脉宽tP可以设定为50nsec左右。 
这样，能够使用脉宽为50nsec左右的高速脉冲，因此，即使考虑非易失性存储器件200的控制电路等外围电路的动作时间等，也能将一次写入周期时间tW设定为80nsec左右。在这种情况下，例如，在经由数据输入输出电路207的端子DQ而以16位进行与非易失性存储器件200的外部的数据输入输出的情况下，信息写入需要的数据传送速度为每秒25M字节，能够实现非常高速的写入动作。另外，通过利用公知的页面模式或突发模式等方法，增加在非易失性存储器件内部的并行的写入位数，能够实现更高速的写入动作。 
在以往的非易失性存储器中，在作为可进行比较高速的数据传送的存储器所知的NAND闪存的情况下，即使使用了上述的页面模式，写入需要的数据传送速度也在每秒10M字节左右。因此，能够确认本实施方式的非易失性存储器件的写入动作的高速性。 
另外，如在第一实施方式中说明的那样，在使用了本发明中的包含钽氧化物的可变电阻层的情况下，能够实现印记性低的非易失性存储元件。即，在反复写入相同的数据后，即使在写入与它相反的数据的情况下，也能够用一次高速脉冲进行改写。因此，不需要如通常在非易失性存储元件中必需的以消去周期或复位周期为代表的、在写入前统一为一方的数据的步骤。这点对提高本实施方式中的非易失性存储器件中的写入速度有帮助。并且，由于不要这样的步骤，所以能利用简单的步骤进行写入动作。 
此外，由于写入用电压为2-3V左右的低电压就足够，因此能够实现低功耗。 
在本实施方式中，只说明了在半导体衬底上集成的交叉点结构。然而，也可以不在这样的半导体衬底上而在塑料衬底等更便宜的衬底上形成交叉点结构，应用于利用凸起(bump)等安装方法层叠的存储器装置中。 
(第三实施方式) 
第三实施方式的非易失性存储器件为具有第一实施方式的非易失性存储元件的非易失性存储器件，为1个晶体管/1个非易失性存储部的器件。 
[第三实施方式的非易失性存储器件的结构] 
图26为表示本发明的第三实施方式的非易失性存储器件的结构的框图。图27为表示图26中的C部分的结构(2位的结构)的剖视图。 
如图26所示，本实施方式的非易失性存储器件300在半导体衬底上具有存储器主体部301。该存储器主体部301具有存储器阵列302、行选择电路/驱动器303、列选择电路304、用于进行信息写入的写入电路305、检测在选择位线中流动的电流量并判断为数据“1”或“0”的读出放大器306、以及经由端子DQ进行输入输出数据的输入输出处理的数据输入输出电路307。另外，非易失性存储器件300还具有电池板电源(VCP电源)308、接收从外部输入的地址信号的地址输入电路309、以及根据从外部输入的控制信号控制存储器主体部301的动作的控制电路310。 
存储器阵列302具有在半导体衬底之上形成的、互相交叉地排列的多个字线WL0、WL1、WL2、…和位线BL0、BL1、BL2、…；与这些字线WL0、WL1、WL2、…和位线BL0、BL1、BL2、…的交点对应地分别设置的多个晶体管T11、T12、T13、T21、T22、T23、T31、T32、T33、…(以下表示为“晶体管T11、T12、…”)和与晶体管T11、T12、…一对一地设置的多个存储器单元M211、M212……(以下表示为“存储器单元M211、M212、…”)。 
另外，存储器阵列302具有与字线WL0、WL1、WL2、…平行排列的多个板线PL0、PL1、PL2、…。 
如图27所示，位线BL0配置在字线WL0、WL1的上方，在其字线WL0、WL1和位线BL0之间配置有板线PL0、PL1。 
在此，存储器单元M211、M212、…与第一实施方式的非易失性存储元件相当，具有包含钽氧化物的可变电阻层。更具体地说，图27中的非易失性存储元件313与图26中的存储器单元M211、M212、… 相当，该非易失性存储元件313由上部电极314、包含钽氧化物的可变电阻层315以及下部电极316构成。 
图27中的317表示插塞层，318表示金属布线层，319表示源极/漏极区域。 
如图26所示，晶体管T11、T12、T13、…的漏极与位线BL0连接，晶体管T21、T22、T23、…的漏极与位线BL1连接，晶体管T31、T32、T33、…的漏极与位线BL2连接。 
另外，晶体管T11、T21、T31、…的栅极与字线WL0连接，晶体管T12、T22、T32、…的栅极与字线WL1连接，晶体管T13、T23、T33、…的栅极与字线WL2连接。 
另外，晶体管T11、T12、…的源极分别与存储器单元M211、M212、…连接。 
存储器单元M211、M221、M231、…与板线PL0连接，存储器单元M212、M222、M232、…与板线PL1连接，存储器单元M213、M223、M233、…与板线PL2连接。 
地址输入电路309从外部电路(图中没有示出)接收地址信号，根据该地址信号将行地址信号向行选择电路/驱动器303输出，并且，将列地址信号向列选择电路304输出。这里，地址信号是表示多个存储器单元M211、M212、…中的被选择的特别指定的存储器单元的地址的信号。另外，行地址信号是表示地址信号所表示的地址中的行的地址的信号。列地址信号是表示在地址信号所表示的地址中的列的地址的信号。 
控制电路310在信息的写入周期中，按照被输入到数据输入输出电路307的输入数据Din，将指示施加写入用电压的写入信号向写入电路305输出。另一方面，在信息的读出周期中，控制电路310将指示施加读出用电压的读出信号向列选择电路304输出。 
行选择电路/驱动器303，接收从地址输入电路309输出的行地址信号，按照该行地址信号，选择多个字线WL0、WL1、WL2、…中的任意一个，并对其所选择的字线施加规定的电压。 
另外，列选择电路304接收从地址输入电路309输出的列地址信号，按照该列地址信号，选择多个位线BL0、BL1、BL2、…中的任意 一个，并对其所选择的位线施加写入用电压或读出用电压。 
写入电路305在接收了从控制电路310输出的写入信号的情况下，对列选择电路304输出指示对所选择的位线施加写入用电压的信号。 
另外，读出放大器306在信息的读出周期中，检测在成为读出对象的选择位线中流动的电流量，并判断为数据“1”或“0”。将其结果所得的输出数据DO经由数据输入输出电路307，向外部电路输出。 
在作为1个晶体管/1个非易失性存储部的结构的第三实施方式的情况下，与第二实施方式的交叉点型的结构相比，存储容量小。然而，由于不需要二极管那样的电流抑制元件，所以能够容易地与CMOS工艺组合，并且，具有动作的控制容易这样的优点。 
另外，与第二实施方式的情况相同，本发明中的可变电阻层可在低温下成膜，所以，具有即使在进行如本实施方式所示的布线工序中的层叠化的情况下也不会对在下层工序中形成的晶体管和硅化物等的布线材料造成影响的优点。 
另外，与第二实施方式的情况相同，钽及其氧化膜的成膜能容易地并入现有的半导体制造工艺中，因此能够容易地制造本实施方式的非易失型存储器件。 
[非易失存储器件的动作例] 
接下来，参照图28所示的时序图，说明在写入信息时的写入周期和读出信息时的读出周期中的第三实施方式的非易失性存储器件的动作例。 
图28为表示本发明的第三实施方式的非易失性存储器件的动作例的时序图。这里，示出将可变电阻层为高电阻状态的情况分配给信息“1”、将低电阻状态的情况分配给信息“0”时的动作例。另外，为了说明方便，仅示出对存储器单元M211和M222进行信息的写入和读出的情况。 
在图28中，VP表示可变电阻元件的电阻变化所需的脉冲电压，VT表示晶体管的阈值电压。另外，在板线上始终施加电压VP，在非选择的情况下，位线被预充电为电压VP。 
在对存储器单元M211的写入周期中，在字线WL0上施加脉宽tP的比脉冲电压2VP与晶体管的阈值电压VT的和大的电压，晶体管T11 为ON状态。而且按照其定时，在位线BL0上施加脉冲电压2VP。由此，在存储器单元M211上施加写入信息“1”时的写入用电压，结果，存储器单元M211的可变电阻层为高电阻。即，对存储器单元M211写入了信息“1”。 
接下来，在对存储器单元M222的写入周期中，在字线WL1上施加脉宽tP的比脉冲电压2VP与晶体管的阈值电压VT的和大的电压，晶体管T22为ON状态。按照其定时，在位线BL1上施加0V的电压。由此，在存储器单元M222上施加写入信息“0”时的写入用电压，结果，存储器单元M222的可变电阻层为低电阻。即，对存储器单元M222写入了信息“0”。 
在对存储器单元M211的读出周期中，为了使晶体管T11为ON状态而在字线WL0上施加规定的电压，按照其定时，在位线BL0上施加振幅比写入时的脉宽小的脉冲电压。由此，输出与成为高电阻的存储器单元M211的可变电阻层的电阻值对应的电流，通过检测其输出电流值，信息“1”被读出。 
接下来，在对存储器单元M222的读出周期中，在字线WL1和位线BL1上施加与先前的对存储器单元M211的读出周期相同的电压。由此，输出与成为低电阻的存储器单元M222的可变电阻层的电阻值对应的电流，通过检测其输出电流值，信息“0”被读出。 
与第二实施方式的情况相同，在本实施方式中，也能够利用高速脉冲进行写入动作。 
另外，如在第二实施方式中说明的那样，在使用了本发明中的包含钽氧化物的可变电阻层的情况下，能够实现印记性低的非易失性存储元件，结果，在第三实施方式的非易失性存储器件中，也不需要消去周期或复位周期等步骤。因此，能够谋求写入速度的高速化，并且，能用简单的步骤进行写入动作。 
另外，由于写入用电压为2-3V左右的低电压就足够，因此能够实现低功耗。 
如在第二实施方式中所说明的那样，在本实施方式中，也可以是另外设置冗余救济用存储器单元和错误修正用的校验位用的存储器单元那样的结构。在这种情况下，作为这些存储器单元，可以使用本发 明的非易失性存储元件。 
(第四实施方式) 
第四实施方式的非易失性半导体器件为包括具有程序功能的第一实施方式的非易失性存储元件的非易失性半导器件，具有执行规定的计算的逻辑电路。 
[非易失性半导体器件的结构] 
图29为表示本发明的第四实施方式的非易失性半导体器件的结构的框图。 
如图29所示，本实施方式的非易失性半导体器件400在半导体衬底401上具有CPU402、在与外部电路之间进行数据输入输出处理的输入输出电路403、执行规定的运算的逻辑电路404、处理模拟信号的模拟电路405、用于进行自我诊断的BIST(Built In SelfTest)电路406、SRAM407、与这些BIST电路406和SRAM407连接并用于保存特别指定的地址信息的救济地址保存寄存器408。 
图30为表示本发明的第四实施方式的非易失性半导体器件具有的救济地址保存寄存器的结构的框图。图31同样为表示救济地址保存寄存器的结构的剖视图。 
如图30和图31所示，救济地址寄存器408具有与第一实施方式的非易失性存储元件相当的非易失性存储元件409；用于对其非易失性存储元件409写入特别指定的地址信息的写入电路410；用于读出被写入到非易失性存储元件409中的地址信息的读出电路411；以及闩锁电路412。 
非易失性存储元件409与向写入电路侧410的切换部和向读出电路411侧的切换部连接，用上部电极422和下部电极423夹着可变电阻层421而构成。这里，该非易失性存储元件409与第一实施方式的非易失性存储元件相当。 
在图31中，424表示插塞层，425表示金属布线层，426表示源极/漏极层。 
在本实施方式中，示出了用二层布线并在第一布线和第二布线之间设置非易失性存储元件的结构。但也可以形成例如三层以上的多层布线，然后将非易失性存储元件配置在任意的布线间，或者根据需要 配置在多个布线间。 
[非易失性半导体器件的动作例] 
接下来，说明如上述这样构成的本实施方式的非易失性半导体器件的动作例。 
以下，说明对救济地址保存寄存器408进行地址信息的写入的情况。BIST电路406在接收了诊断指示信号TST的情况下执行SRAM407的存储器块的检查。 
该存储器块的检查在LSI制造过程中的检查时和执行将LSI搭载在实际的系统中的情况下的各种诊断时等进行。 
在存储器块的检查结果为检测出故障位的情况下，BIST电路406将写入数据指示信号WD向救济地址保存寄存器408输出。接收了该写入数据指示信号WD的救济地址保存寄存器408将对应的故障位的地址信息保存在救济地址保存寄存器中。 
该地址信息的保存通过按照其地址信息使该寄存器具有的可变电阻层的电阻状态为高电阻或低电阻来进行。使可变电阻层成为高电阻或低电阻能与第一实施方式的情况同样地实现。 
这样，进行对救济地址保存寄存器408的地址信息的写入。而且，在访问SRAM407的情况下，与此同时，读出被写入到救济地址保存寄存器408中的地址信息。该地址信息的读出与第一实施方式的情况相同，通过检测与可变电阻层的电阻状态对应的输出电流值来进行。 
在这样从救济地址保存寄存器408读出的地址信息与访问目的地的地址信息一致的情况下，访问设在SRAM407内的预备的冗余存储器单元，进行信息的读取或写入。 
通过如以上这样进行自我诊断，不需要在制造工序的检查中使用外部的高价的LSI测试器。另外，还具有可以全速度(at Speed)测试的优点。另外，由于不但在进行检查时而且在随时间发生了变化的情况下也能救济故障位，因此具有能够长时间保持高品质的优点。 
本实施方式的非易失性半导体器件，在制造工序中的仅一次写入信息的情况下和产品出厂后反复改写信息的情况下都能够应对。 
[非易失性半导体器件的制造方法] 
接下来，说明上述这样构成的本实施方式的非易失性半导体器件 的制造方法。 
图32为表示本发明的第四实施方式的非易失性半导体器件的制造工艺的主要流程的流程图。 
首先，在半导体衬底上形成晶体管(S101)。接下来，形成第一通路(S102)，在其上形成第一布线(S103)。 
然后，在由S103形成的第一布线之上形成可变电阻层(S104)。该可变电阻层的形成可按在第一实施方式中所说明的进行。 
接下来，在可变电阻层之上形成第二通路(S105)，再形成第二布线(S106)。 
如以上所示，本实施方式的非易失性半导体器件的制造方法在CMOS工艺的制造工序中追加了形成电极和可变电阻层的工序。因此，能够利用现有的CMOS工艺而容易地制造。另外，由于追加的工序少，并且可变电阻层的膜厚比较薄，所以能够谋求缩短过程。 
另外，与第二实施方式的情况相同，本发明中的可变电阻层可在低温下成膜，因此具有即使在进行如本实施方式所示的布线工序中的层叠化的情况下也不会对在下层工序中形成的晶体管和硅化物等的布线材料造成影响的优点。 
此外，由于电极部分可在1μm见方以下形成，并且其它电路可利用CMOS工艺形成，因此能够容易地实现小型的非易失性开关电路。 
如本实施方式那样，不使用具有第一实施方式中的包含钽氧化物的可变电阻层的非易失性存储元件，而是通过使用众所周知的闪存的非易失性存储元件或使用众所周知的FeRAM存储器的非易失性存储元件，实现非易失性半导体器件。然而，在这些情况下，必需特别的专用处理工序和材料，有与CMOS工艺的亲和性差这样的缺点。因此，可以说在成本方面有问题，而且制造工序数显著增加等，缺乏实用性。另外，有信息的写入和读出复杂、作为程序元件处理困难的问题。 
另外，作为与CMOS工艺亲和性高的结构，可以在被称为CMOS非易失性存储器单元的CMOS工艺中使栅极布线浮置而等效地实现与闪存单元相同的动作。但是，按照这种结构，会产生元件部的面积大、而且动作的控制复杂等的问题。 
另外，由硅化物熔断型等的电保险丝元件构成的情况也可以说与 CMOS工艺的亲和性高。在这种情况下，会产生不能改写信息、并且元件部的面积变大等的问题。 
另外，也想到了公知的用激光修整布线，但在这种情况下，由于受到仅限于制造工序的、激光修整装置的机械精度的限制，所以会产生不能微型化、或者有必须配置在最上层这样的布局的制约等的问题。 
在本实施方式中，作为SRAM的救济地址保存寄存器使用了第一实施方式中的非易失性存储元件，此外，还可考虑以下这样的应用例。即，例如，作为DRAM、ROM或第二和第三实施方式的非易失性存储器件的对故障位的救济地址保存寄存器，可以使用第一实施方式中的非易失性存储元件。 
另外，也能够应用于故障逻辑电路或预备逻辑电路的切换用非易失性开关。此外，能作为模拟电路的电压调整和时间调整用的寄存器使用，能作为产品完成后的ROM的修正用的寄存器使用，能作为可重构逻辑和FPGA用的非易失性开关元件使用，还能作为非易失性寄存器使用。 
(其它实施方式) 
能够实现第四实施方式的非易失性半导体器件具有第二实施方式的非易失性存储器件这样的结构，即在一个半导体衬底上集成第二实施方式的交叉点型的非易失性存储器件和第四实施方式的具有CPU等的LSI这样的结构。 
在这种情况下，也可以是分别在不同的半导体衬底上预先形成第二实施方式的交叉点型的非易失性存储器件和具有第四实施方式的具有CPU等的LSI、然后模制在一个封装内的结构。 
另外，第四实施方式的非易失性半导体器件可以实现具有第三实施方式的非易失性存储器件这样的结构，即在一块半导体衬底上集成具有第三实施方式的1个晶体管/1个非易失性存储部结构的非易失性存储器件和第四实施方式的具有CPU等的LSI这样的结构。 
在这种情况下，也可以是分别在不同的半导体衬底上形成第三实施方式的1个晶体管/1个非易失性存储部结构的非易失性存储器件和第四实施方式的具有CPU等的LSI、然后模制在一个封装内的结构。 
由上述说明，对本领域技术人员来说，本发明的多种改良和其它 的实施形式是清楚的。因此，上述说明应该是仅作为例示进行解释，其目的是向本领域技术人员提供实施本发明的最佳方式。在不偏离本发明的精神的条件下能够实质地变更其结构和/或功能的细节。 
产业上利用的可能性 
本发明的非易失性存储元件、非易失性存储器件以及非易失性半导体器件可以高速动作，而且具有稳定的改写特性，作为数字家电、存储卡、便携式电话机和个人计算机等各种电子设备中使用的非易失性存储元件等是有用的。 
本发明的非易失性存储元件的制造方法，作为可以高速动作而且具有稳定的改写特性的、在数字家电、存储卡、便携式电话机和个人计算机等各种电子设备中使用的非易失性存储元件的制造方法是有用的。 

Claims (11)

1.一种非易失性存储元件，
具有第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据被施加到所述第一电极和所述第二电极之间的电信号而可逆地变化，
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.8≤x≤1.9，
所述电阻变化层的电阻值根据被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化。
2.根据权利要求1所述的非易失性存储元件，
所述第一电极和所述第二电极中的至少一者由Pt、Ir、Cu、Au、Ag、TiN、以及TiAlN中的至少一种以上构成。
3.一种非易失性存储器件，
具有存储器阵列，该存储器阵列包括：半导体衬底；多个第一电极布线，其在所述半导体衬底之上互相平行地形成；多个第二电极布线，其在所述多个第一电极布线的上方在与所述半导体衬底的主面平行的面内互相平行且与所述多个第一电极布线立体交叉而形成；以及非易失性存储元件，其与所述多个第一电极布线和所述多个第二电极布线的立体交叉点对应地设置，
所述非易失性存储元件分别具有电阻变化层，该电阻变化层介于所述第一电极布线和所述第二电极布线之间，电阻值根据被施加到所述第一电极布线和所述第二电极布线之间的电信号而可逆地变化，
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.8≤x≤1.9，
所述电阻变化层的电阻值根据被施加到所述第一电极布线和所述第二电极布线之间的双极性的电信号而可逆地变化。
4.根据权利要求3所述的非易失性存储器件，
所述非易失性存储元件分别具有与所述第一电极布线连接的第一电极、与所述第二电极布线连接的第二电极、以及介于所述第一电极和所述第二电极之间的所述电阻变化层，所述电阻变化层的电阻值根据被施加到所述第一电极布线和所述第二电极布线并进一步被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化。
5.根据权利要求4所述的非易失性存储器件，
所述非易失性存储元件分别在所述第一电极和所述第二电极之间具有电流抑制元件，
该电流抑制元件与所述电阻变化层电连接。
6.根据权利要求3～5中任意一项所述的非易失性存储器件，
其具有层叠多个所述存储器阵列而成的多层化存储器阵列。
7.一种非易失性存储器件，
具有：半导体衬底；多个字线和多个位线，其在所述半导体衬底上形成并互相交叉而排列；多个晶体管，其分别与所述多个字线和多个位线的交点对应地设置；以及多个非易失性存储元件，其与所述多个晶体管一对一地对应设置，
所述非易失性存储元件分别具有第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据经由对应地设置的所述晶体管而被施加到所述第一电极和所述第二电极之间的电信号而可逆地变化，
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.8≤x≤1.9，
所述电阻变化层的电阻值根据被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化。
8.一种非易失性半导体器件，
具有半导体衬底和在所述半导体衬底上形成的非易失性存储元件，该非易失性存储元件具有执行规定的运算的逻辑电路和程序功能，
所述非易失性存储元件具有第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据两个电极间的电压而可逆地变化，
所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.8≤x≤1.9，
所述电阻变化层的电阻值根据被施加到所述第一电极和所述第二电极之间的双极性的电压而可逆地变化。
9.一种非易失性存储元件的制造方法，
所述非易失性存储元件具有：第一电极、第二电极、以及电阻变化层，该电阻变化层介于所述第一电极和所述第二电极之间，电阻值根据被施加到所述第一电极和所述第二电极之间的双极性的电信号而可逆地变化，所述电阻变化层至少包含钽氧化物，被构成为在将该钽氧化物表示为TaOx的情况下满足0.8≤x≤1.9，
在所述制造方法中，利用溅射法形成所述钽氧化物。
10.根据权利要求3或7所述的非易失性存储器件，
所述第一电极和所述第二电极中的至少一者由Pt、Ir、Cu、Au、Ag、TiN、以及TiAlN中的至少一种以上构成。
11.根据权利要求8所述的非易失性半导体器件，
所述第一电极和所述第二电极中的至少一者由Pt、Ir、Cu、Au、Ag、TiN、以及TiAlN中的至少一种以上构成。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008126365A1 (ja) 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
JP4308884B2 (ja) 2007-04-09 2009-08-05 パナソニック株式会社 抵抗変化型記憶装置、不揮発性スイッチング装置
CN101542730B (zh) 2007-06-05 2011-04-06 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置
JP5012312B2 (ja) * 2007-08-15 2012-08-29 ソニー株式会社 記憶装置の駆動方法
CN101568971B (zh) 2007-09-28 2012-11-07 松下电器产业株式会社 非易失性存储元件和半导体存储装置及其读写方法
JP4545823B2 (ja) * 2007-10-15 2010-09-15 パナソニック株式会社 不揮発性記憶素子、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
KR101490429B1 (ko) * 2008-03-11 2015-02-11 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
US8094485B2 (en) 2008-05-22 2012-01-10 Panasonic Corporation Variable resistance nonvolatile storage device with oxygen-deficient oxide layer and asymmetric substrate bias effect
WO2009147790A1 (ja) * 2008-06-03 2009-12-10 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
US8264865B2 (en) 2008-07-11 2012-09-11 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor device incorporating nonvolatile memory element
JP4733233B2 (ja) * 2008-09-19 2011-07-27 パナソニック株式会社 電流抑制素子の製造方法
JP4531863B2 (ja) 2008-11-19 2010-08-25 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
US8426836B2 (en) 2008-12-03 2013-04-23 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US8445885B2 (en) * 2008-12-04 2013-05-21 Panasonic Corporation Nonvolatile memory element having a thin platinum containing electrode
CN102239558B (zh) * 2008-12-05 2013-07-10 松下电器产业株式会社 非易失性存储元件及其制造方法
WO2010067585A1 (ja) * 2008-12-10 2010-06-17 パナソニック株式会社 抵抗変化素子およびそれを用いた不揮発性半導体記憶装置
KR101108193B1 (ko) * 2008-12-16 2012-01-31 한국전자통신연구원 상변화층을 포함하는 비휘발성 프로그래머블 소자 및 그 제조 방법
US8445886B2 (en) 2009-02-02 2013-05-21 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method of manufacturing nonvolatile memory element
WO2010116754A1 (ja) * 2009-04-10 2010-10-14 パナソニック株式会社 不揮発性記憶素子の駆動方法
CN102099863B (zh) 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法及电阻变化型非易失性存储装置
CN102077296B (zh) 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
US8610102B2 (en) 2009-06-18 2013-12-17 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
WO2011013344A1 (ja) 2009-07-28 2011-02-03 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその書き込み方法
JP5036909B2 (ja) * 2009-12-18 2012-09-26 パナソニック株式会社 抵抗変化型素子及びその製造方法
JP5039857B2 (ja) 2009-12-28 2012-10-03 パナソニック株式会社 記憶装置およびその製造方法
US8450182B2 (en) 2010-01-25 2013-05-28 Panasonic Corporation Method of manufacturing non-volatile semiconductor memory element and method of manufacturing non-volatile semiconductor memory device
KR20110101983A (ko) * 2010-03-10 2011-09-16 삼성전자주식회사 바이폴라 메모리셀 및 이를 포함하는 메모리소자
JP5001464B2 (ja) * 2010-03-19 2012-08-15 パナソニック株式会社 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置
JP4838399B2 (ja) * 2010-03-30 2011-12-14 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法
US8592798B2 (en) 2010-04-21 2013-11-26 Panasonic Corporation Non-volatile storage device and method for manufacturing the same
WO2012001978A1 (ja) 2010-07-01 2012-01-05 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JP2012069217A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
WO2012046454A1 (ja) 2010-10-08 2012-04-12 パナソニック株式会社 不揮発性記憶素子およびその製造方法
US8619460B2 (en) 2010-10-29 2013-12-31 Panasonic Corporation Nonvolatile memory device and method for programming nonvolatile memory element
CN103168359B (zh) 2010-12-03 2016-05-04 松下知识产权经营株式会社 非易失性存储元件和非易失性存储装置及它们的制造方法
WO2012105232A1 (ja) 2011-02-02 2012-08-09 パナソニック株式会社 不揮発性記憶素子のデータ読み出し方法及び不揮発性記憶装置
US9349445B2 (en) 2011-09-16 2016-05-24 Micron Technology, Inc. Select devices for memory cell applications
US9142767B2 (en) * 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
CN103250253B (zh) 2011-10-12 2016-01-13 松下电器产业株式会社 非易失性半导体存储装置及其制造方法
WO2013125172A1 (ja) 2012-02-20 2013-08-29 パナソニック株式会社 不揮発性記憶装置およびその製造方法
WO2013136731A1 (ja) 2012-03-15 2013-09-19 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP5450912B1 (ja) * 2012-06-04 2014-03-26 パナソニック株式会社 不揮発性半導体装置を駆動する方法
JP5966150B2 (ja) 2012-07-31 2016-08-10 パナソニックＩｐマネジメント株式会社 不揮発性記憶素子の駆動方法及び不揮発性記憶装置
JP2014103326A (ja) 2012-11-21 2014-06-05 Panasonic Corp 不揮発性記憶素子およびその製造方法
CN103066206B (zh) * 2012-12-25 2016-03-23 清华大学 一种阻变式存储单元及其形成方法
JP6201151B2 (ja) 2013-03-18 2017-09-27 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置及びその製造方法
US9246087B1 (en) * 2014-11-24 2016-01-26 Intermolecular, Inc. Electron barrier height controlled interfaces of resistive switching layers in resistive random access memory cells
JP6587188B2 (ja) * 2015-06-18 2019-10-09 パナソニックＩｐマネジメント株式会社 乱数処理装置、集積回路カード、および乱数処理方法
JP6617924B2 (ja) * 2015-06-18 2019-12-11 パナソニックＩｐマネジメント株式会社 耐タンパ性を有する不揮発性メモリ装置および集積回路カード、不揮発性メモリ装置の認証方法、個体識別情報生成方法
CN105702287A (zh) * 2016-01-05 2016-06-22 哈尔滨工业大学深圳研究生院 基于多比特阻态阻变器件的rram阵列读写方法及系统
US20190181337A1 (en) * 2016-09-25 2019-06-13 Intel Corporation Barriers for metal filament memory devices
US10262715B2 (en) * 2017-03-27 2019-04-16 Micron Technology, Inc. Multiple plate line architecture for multideck memory array
JP6747610B2 (ja) * 2017-12-28 2020-08-26 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の故障判断方法
US10734447B2 (en) * 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1340213A (zh) * 1999-02-17 2002-03-13 国际商业机器公司 用于存储信息的微电子器件及其方法
US20040159867A1 (en) * 2002-08-02 2004-08-19 Unity Semiconductor Corporation Multi-layer conductive memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2964964B2 (ja) 1989-03-23 1999-10-18 セイコーエプソン株式会社 液晶表示装置の製造方法
JPH07263647A (ja) 1994-02-04 1995-10-13 Canon Inc 電子回路装置
JP3685670B2 (ja) 1999-12-03 2005-08-24 松下電器産業株式会社 Ｄｃスパッタリング装置
DE10207300B4 (de) * 2002-02-21 2004-01-29 Infineon Technologies Ag Integrierter Festwertspeicher, Verfahren zum Betreiben eines solchen Festwertspeichers sowie Herstellungsverfahren
US6917539B2 (en) * 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
JP2004228355A (ja) 2003-01-23 2004-08-12 Seiko Epson Corp 絶縁膜基板の製造方法、絶縁膜基板の製造装置及び絶縁膜基板並びに電気光学装置の製造方法及び電気光学装置
JP2004342277A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、その駆動方法及び携帯電子機器
US6927120B2 (en) 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Method for forming an asymmetric crystalline structure memory cell
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
JP4701427B2 (ja) 2004-04-28 2011-06-15 パナソニック株式会社 スイッチング素子およびそれを用いたアレイ型機能素子
US6972985B2 (en) * 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
JP2005347468A (ja) 2004-06-02 2005-12-15 Matsushita Electric Ind Co Ltd 不揮発性メモリ
WO2006001349A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 容量素子が搭載された半導体装置
KR100609699B1 (ko) 2004-07-15 2006-08-08 한국전자통신연구원 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법
JP4830275B2 (ja) 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
KR100693409B1 (ko) * 2005-01-14 2007-03-12 광주과학기술원 산화막의 저항변화를 이용한 비휘발성 기억소자 및 그제조방법
JP4546842B2 (ja) 2005-01-20 2010-09-22 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
CN101454920B (zh) * 2006-03-30 2010-12-22 日本电气株式会社 开关元件及开关元件的制造方法
JP2008108807A (ja) 2006-10-24 2008-05-08 Epson Imaging Devices Corp 非線形素子、非線形素子の製造方法、および電気光学装置
JP2008205191A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 不揮発性半導体メモリ素子および不揮発性半導体メモリ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1340213A (zh) * 1999-02-17 2002-03-13 国际商业机器公司 用于存储信息的微电子器件及其方法
US20040159867A1 (en) * 2002-08-02 2004-08-19 Unity Semiconductor Corporation Multi-layer conductive memory device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2005-347468A 2005.12.15

Also Published As

Publication number Publication date
EP2077580B1 (en) 2011-11-30
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JP2013102181A (ja) 2013-05-23
CN101636840A (zh) 2010-01-27
KR101012896B1 (ko) 2011-02-08
JP5589054B2 (ja) 2014-09-10
JPWO2008059701A1 (ja) 2010-02-25

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