WO2013136731A1 - 抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶装置 Download PDF

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resistance
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circuit
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池田　雄一郎
一彦 島川
幸治 片山
三河　巧
清孝 辻
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable resistance nonvolatile memory device including a memory cell having a resistance change element whose resistance value reversibly changes based on an electrical signal and a current control element.
  • the resistance change element refers to an element having a property that a resistance value (resistance state) is reversibly changed by applying an electric signal (voltage pulse) and the state is maintained.
  • the variable resistance element has a simple configuration including a variable resistance layer formed using a variable resistance material between the first electrode layer and the second electrode layer.
  • a resistance change element is different from a phase change element (PCRAM) in which a resistance value changes due to a change in a crystal state due to heat generated by an electrical stimulus, and an electrical stimulus is directly, that is, through exchange of electrons.
  • PCRAM phase change element
  • the resistance value of the element is changed by changing the redox state of the variable resistance material.
  • nonvolatile memory device using a resistance change element for example, a 1T1R type memory cell in which a transistor and a resistance change element are connected in series at the intersection of a bit line and a word line arranged orthogonally
  • a nonvolatile memory device in which are arranged in a matrix is known. Further, with the aim of further higher integration, the resistance value is changed from the high resistance state to the low resistance state in the normal operation at the position of the intersection of the bit line and the word line arranged orthogonally (LR conversion).
  • a 1D1R type memory cell in which a diode element that functions as a current control element (current-steering element) that controls a current amount and a resistance change element are connected in series is arranged in an array.
  • a cross-point type nonvolatile memory device and a cross-point type nonvolatile memory device in which the 1D1R type memory cells are stacked in multiple layers are also known.
  • the resistance change element in order to allow the resistance change layer to reversibly transition between a high resistance state and a low resistance state, the resistance change element is formed after the resistance change element is formed.
  • a forming operation for applying an initial break voltage is performed.
  • the resistance value of the resistance change element in the initial state after the formation of the resistance change element is much higher than the high resistance value when the resistance changes normally.
  • the voltage value of the initial break voltage is generally a voltage value having a larger absolute value than the voltage value of the electrical signal applied to change the resistance state of the resistance change element during the normal operation of the nonvolatile memory device. It has become.
  • variable resistance element By performing the forming operation, the variable resistance element has a high resistance state having a resistance value lower than the initial resistance value immediately after manufacture and a low resistance value lower than the high resistance state according to the voltage applied between the upper and lower electrodes. The resistance changes between the resistance states.
  • an object of the present invention is to provide a non-volatile memory device capable of satisfactorily limiting a current during a forming operation in a cross-point type non-volatile memory device using a resistance change element.
  • variable resistance nonvolatile memory device transitions to a low-resistance state when a first voltage having a first polarity is applied
  • a resistance change element that transitions to a high resistance state having a resistance value higher than that of the low resistance state when a second voltage having a second polarity opposite to the polarity of the second resistance is applied
  • a first value that is an arbitrary value smaller than a voltage value, and a current that flows when a voltage having a polarity of the first polarity is applied is defined as a first current, and an absolute value is the first value.
  • a current control element in which the first current is larger than the second current when the current flowing when the voltage having the polarity of the second polarity is applied is the second current;
  • a plurality of memory cells connected to each other, a plurality of first signal lines intersecting with each other, and a plurality of memory cells The second signal line and the plurality of memory cells are arranged at intersections of the plurality of first signal lines and the plurality of second signal lines, and one end of the memory cell arranged at each intersection is the first
  • a memory cell array connected to a signal line and having the other end connected to the second signal line, and applied to the plurality of memory cells via the plurality of first signal lines and the plurality of second signal lines.
  • a writing circuit for generating a bipolar voltage.
  • variable resistance nonvolatile memory device According to the variable resistance nonvolatile memory device according to the present disclosure, it is possible to satisfactorily limit the current during the forming operation.
  • FIG. 1 is a cross-sectional view showing an example of a configuration of a nonvolatile memory element and a memory cell array according to the embodiment.
  • FIG. 2 is a top view showing an example of the configuration of the nonvolatile memory element and the memory cell array according to the embodiment.
  • FIG. 3A is a graph illustrating a current-voltage characteristic in the forming operation in the HR direction in the variable resistance element alone constituting the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 3B is a graph showing the relationship between the resistance value and the voltage in the forming operation in the HR direction in the variable resistance element alone constituting the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 3A is a graph illustrating a current-voltage characteristic in the forming operation in the HR direction in the variable resistance element alone constituting the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 3B is a graph showing the relationship between the resistance value and the voltage in the forming operation in the HR direction in the
  • FIG. 4A is a graph showing a current-voltage characteristic in a normal write operation with the variable resistance element alone constituting the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 4B is a graph illustrating a relationship between a resistance value and a voltage in a normal write operation of the variable resistance element alone constituting the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 5A is an energy band diagram in the thickness direction of a current control element having asymmetric current-voltage characteristics that constitutes the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 5B is a graph schematically showing current-voltage characteristics of a current control element having asymmetric current-voltage characteristics, which constitutes the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 6 is a block diagram showing the configuration of the memory cell array and its peripheral circuits of the variable resistance nonvolatile memory device according to the first embodiment.
  • FIG. 7A is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7B is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7C is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7D is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7E is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7A is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7B is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7F is a step diagram illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 7G is a step view illustrating the method of manufacturing the variable resistance nonvolatile memory device according to the embodiment.
  • FIG. 8 is a schematic block diagram showing the configuration of the memory cell array and its peripheral circuits of the variable resistance nonvolatile memory device according to the second embodiment.
  • FIG. 9 is a circuit diagram showing a configuration of a conventional memory cell array and its peripheral circuits.
  • FIG. 10 is a graph showing current-voltage characteristics of current control elements in a conventional memory cell array.
  • FIG. 11 is a circuit diagram showing a configuration of a conventional memory cell array and its peripheral circuits.
  • FIG. 12 is a circuit diagram showing a configuration of a conventional peripheral circuit.
  • variable resistance nonvolatile memory device transitions to a low-resistance state when a first voltage having a first polarity is applied, and the second polarity is opposite to the first polarity.
  • a variable resistance element that transitions to a high resistance state having a resistance value higher than that of the low resistance state, and an arbitrary value that is greater than 0 and less than a predetermined voltage value
  • a current that flows when a voltage having a first value and a polarity is the first polarity is defined as a first current, an absolute value is the first value, and a polarity is the second value.
  • a plurality of memories formed by connecting in series a current control element in which the first current is larger than the second current when the current flowing when a voltage having a polarity of is applied is the second current A cell, a plurality of first signal lines and a plurality of second signal lines intersecting with each other;
  • Each of the memory cells is arranged at each intersection of the plurality of first signal lines and the plurality of second signal lines, one end of the memory cell arranged at each intersection is connected to the first signal line, and the other
  • a memory cell array having an end connected to the second signal line and a bipolar voltage applied to the plurality of memory cells via the plurality of first signal lines and the plurality of second signal lines are generated.
  • a writing circuit is
  • a first current limiting circuit is provided which is inserted into a path of current flowing from the write circuit to the plurality of memory cells and limits a current in a direction to change the plurality of memory cells to the low resistance state. You may do it.
  • a first current limiting circuit which is inserted into a path of current flowing from the write circuit to the plurality of memory cells and limits a current in a direction to change the plurality of memory cells to the low resistance state; And a second current limiting circuit that is inserted into a path of a current flowing from the memory cell to the plurality of memory cells and limits a current in a direction to change the plurality of memory cells to the high resistance state.
  • the current limit value of the second current limit circuit may be less than the withstand current of the current control element.
  • the current limit value of the second current limiting circuit may be a current value required when the variable resistance element changes to the high resistance state.
  • the current limit value of the first current limit circuit may be configured to be equal to the current limit value of the second current limit circuit.
  • the write circuit After the formation of the plurality of memory cells and before execution of a normal write operation, the write circuit has a voltage having the second polarity greater than the second voltage with respect to the plurality of memory cells. You may comprise so that the forming operation which applies may be performed.
  • the “oxygen content” is the ratio of oxygen atoms to the total number of atoms constituting the metal oxide.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting. A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen-deficient metal oxide is a metal with a low oxygen content (atomic ratio: the ratio of the number of oxygen atoms to the total number of atoms) compared to a metal oxide having a stoichiometric composition. Means oxide.
  • a metal oxide having a stoichiometric composition refers to a metal oxide having an oxygen deficiency of 0%.
  • Standard electrode potential is generally an index of the ease of oxidation. If this value is large, it is difficult to oxidize, and if it is small, it means that it is easily oxidized.
  • “Current control element” refers to an element having a characteristic that resistance is low and current flows well in a predetermined voltage range, and resistance is high and current does not easily flow in other voltage ranges.
  • the “current control element” is roughly classified into a unidirectional diode and a bidirectional diode.
  • Unidirectional diodes are general diodes that have a low resistance and a good current flow when a voltage of a predetermined polarity or higher is applied. In other voltage ranges, the unidirectional diode has a high resistance and a low current flow characteristic.
  • Have Typical unidirectional diodes are pn junction diodes and Schottky diodes.
  • the bidirectional diode is applied regardless of the electrical signal of any polarity of the first polarity (for example, negative polarity) and the second polarity (for example, positive polarity) opposite to the first polarity.
  • the current-voltage characteristic (monotonic increase characteristic) that the absolute value of the flowing current increases as the absolute value of the applied voltage increases, and the rate of change of the current with respect to the voltage (slope: current) as the absolute value of the applied voltage increases. (Amount of change in absolute value / amount of change in absolute value of voltage) increases).
  • Typical bidirectional diodes are MIM diodes, MSM diodes, varistors and the like.
  • the low resistance state indicates a state belonging to the first range in which the resistance value of the resistance change element is set to a lower range than the high resistance state.
  • the high resistance state indicates a state belonging to the second range in which the resistance value of the variable resistance element is set to a higher range than that in the low resistance state.
  • the first range in the low resistance state and the second range in the high resistance state are different by one digit or more.
  • the resistance value decreases by about an order of magnitude, so that the current change becomes steep.
  • Patent Document 1 in a normal operation, writing is performed so that the resistance state of the resistance change element is changed from a high resistance state to a low resistance state in a 1D1R type memory cell (normal low resistance writing) ), A method for limiting the write current has been proposed.
  • FIG. 9 is a circuit diagram showing a configuration of a memory cell array and a peripheral circuit portion of a cross-point type nonvolatile memory device using 1D1R type memory cells described in Patent Document 1.
  • FIG. 10 shows current-voltage characteristics of the current control element constituting the 1D1R type memory cell described in Patent Document 1.
  • a unidirectional diode is used as a current control element of a memory cell, and the reverse bias direction of the unidirectional diode is the same as the polarity at which the resistance change element has a low resistance.
  • the memory cell is configured. It has been shown that this configuration can suppress a change in current when the resistance change element changes to a low resistance state when performing resistance-reduction writing in the normal operation for the resistance change element. Furthermore, it is shown that a current limiting circuit (lower part of FIG. 9) provided in the peripheral circuit section suppresses a current change when the variable resistance element changes to a low resistance state.
  • Patent Document 2 when a memory cell using a unipolar variable resistance element is written so that the variable resistance element changes from a low resistance state to a high resistance state (high resistance writing), the memory cell array is externally connected. There has been proposed a method of limiting a write current using a provided current limiting circuit.
  • FIG. 11 is a circuit diagram showing a configuration of a memory cell array and a peripheral circuit portion of a cross-point type nonvolatile memory device using 1D1R type memory cells described in Patent Document 2.
  • FIG. 12 is a circuit diagram showing a configuration of a current limiting circuit provided in the peripheral circuit portion of the nonvolatile memory device described in Patent Document 2.
  • Patent Document 2 a current limiting circuit provided outside the memory cell array shown in FIG. 12 is used when performing high resistance writing in the variable resistance element in normal operation.
  • a high voltage is applied and the resistance is prevented from being lowered again.
  • Patent Document 1 and Patent Document 2 show a nonvolatile memory device that performs current limitation in low-resistance writing or high-resistance writing during normal operation.
  • the resistance change element including the resistance change layer formed using the resistance change material between the first electrode layer and the second electrode layer
  • the resistance change In order to enable the layer to reversibly transition between a high resistance state and a low resistance state, a forming operation may be performed once in the initial stage after manufacturing.
  • the inventors of the present application are examining a method of forming a resistance change element in a cross-point type memory cell array composed of 1D1R type memory cells each including a bidirectional diode element and a bipolar resistance change element.
  • a 1D1R type cross-point type memory cell array in general, the resistance state of a resistance change element is changed from a first resistance state having a higher resistance value than a high resistance state in normal operation to a resistance value lower than that of the first resistance state.
  • a forming operation in the LR direction is performed in which a voltage is applied in the same direction as the low resistance writing in the normal operation.
  • the low resistance state in the normal operation is set as the second resistance state, and the voltage in the LR direction is applied.
  • the resistance value of the first resistance state is two orders of magnitude or more compared to the high resistance state, and three or more orders of magnitude compared to the low resistance state. That is, in the forming operation in the LR direction, the resistance value rapidly decreases by 3 digits or more when the resistance change element is formed. For this reason, it is difficult to stably control the resistance value after forming, and there is a problem that the resistance value may be excessively lowered depending on the characteristics of the variable resistance element and the configuration of the peripheral circuit. In this case, when a normal write operation is performed after forming, there is a problem that a voltage cannot be applied to the resistance change element and the resistance change operation cannot be performed.
  • the resistance value rapidly decreases by three orders of magnitude or more. Therefore, when the resistance change element is formed, the current flowing through the memory cell increases rapidly. For this reason, when a current larger than the withstand capability of the diode constituting the memory cell flows through the memory cell, the diode may be destroyed.
  • the present inventors are examining a forming operation in the HR direction in which a voltage is applied in the same direction as the high resistance writing in the normal operation.
  • the normal high resistance state is set as the second resistance state, and the voltage in the HR direction is applied. Therefore, the amount of change in the resistance value of the resistance change element is smaller than in the forming operation in the LR direction.
  • the resistance value of the resistance change element is small, and it is possible to better prevent the resistance value from excessively decreasing.
  • the resistance change element whose resistance value is too low and lower than the low resistance state cannot be returned to the transitionable resistance value and becomes defective. is there.
  • the target resistance state is the high resistance state. Therefore, the current flowing at the time of transition to the high resistance state is the LR direction in which the target resistance state is the low resistance state. Therefore, the number of variable resistance elements that become defective can be reduced.
  • variable resistance element when the variable resistance element is formed, the resistance value of the variable resistance element decreases by two digits or more, and the current flowing through the memory cell increases rapidly. Therefore, it is required to suppress a sudden increase in the current flowing through the memory cell even in the forming operation in the HR direction.
  • the absolute value of the voltage used in the forming operation in the HR direction is larger than the absolute value of the voltage used in the forming operation in the LR direction. For this reason, in the forming operation in the HR direction, the current flowing through the memory cell may increase rapidly even when compared with the forming operation in the LR direction.
  • the resistance value may decrease too much, resulting in a resistance value lower than the high resistance state (low resistance state).
  • the current flowing in the memory cell may increase rapidly.
  • Patent Document 1 when a voltage is applied in the LR direction by a diode provided in the memory cell, the current change can be suppressed. However, when a voltage is applied in the HR direction, the current change is suppressed. It is difficult. That is, even if the configuration of Patent Document 1 is applied, there is a problem that the current during the forming operation in the HR direction cannot be limited and stable forming cannot be performed.
  • the current limiting circuit used at the time of high resistance writing in the normal operation described in Patent Document 2 can suppress a change in current when a voltage is applied in the HR direction to some extent.
  • the current limiting circuit is provided outside the memory cell array, the followability of the current change is limited as compared with the case where the current changing element is provided inside the memory cell as in Patent Document 1. Since the current change at the time of forming is abrupt, the current limiting circuit described in Patent Document 2 has a problem that the followability to the current change in the forming operation in the HR direction is not sufficient and stable forming cannot be performed.
  • Embodiment 1 The nonvolatile memory device (resistance variable nonvolatile memory device) according to Embodiment 1 will be described with reference to the drawings.
  • the nonvolatile memory device includes a memory cell in which a resistance change element and a current control element capable of limiting current when a voltage is applied in the HR direction are connected in series.
  • FIG. 1 is a cross-sectional view showing a configuration example of a memory cell array among the components of the nonvolatile memory device according to the present embodiment.
  • FIG. 2 is a top view illustrating an example of a schematic configuration of the nonvolatile memory element and the nonvolatile memory device according to the first embodiment of the present invention.
  • a cross-sectional view of a cross-section taken along the alternate long and short dash line indicated by 1A-1A 'in FIG. 2 in the direction of the arrow corresponds to FIG.
  • the memory cell array 10 of the present embodiment is roughly composed of the substrate 100 and the main surface of the substrate 100 in parallel with each other and in the X direction (the left-right direction in FIGS. 1 and 2).
  • a plurality of first wirings 101 formed so as to extend in parallel to each other in a plane parallel to the main surface of the substrate 100 above the plurality of first wirings 101 and in the Y direction (in FIG.
  • a plurality of second wirings 119 formed so as to extend in a vertical direction (vertical direction in FIG.
  • the memory cell 11 is provided so as to connect (electrically connect, the same applies hereinafter) the first wiring 101 and the second wiring 119 corresponding to each of the positions (three-dimensional intersections) where the wiring 119 intersects three-dimensionally. And be prepared To have.
  • the memory cell 11 includes a resistance change element 105, a current control element 112, and a third contact plug 110 that connects the resistance change element 105 and the current control element 112.
  • the resistance change element 105 includes a lower electrode 106 (first electrode), an upper electrode 108 (second electrode), and a resistance change layer 107 interposed between the lower electrode 106 and the upper electrode 108. .
  • the lower electrode 106 and the resistance change layer 107 are in physical contact, and the upper electrode 108 and the resistance change layer 107 are in physical contact.
  • the current control element 112 is a current control element with a current limiting function when the resistance is increased, and a semiconductor layer interposed between the first electrode 113, the second electrode 115, and the first electrode 113 and the second electrode 115. 114.
  • the first electrode 113 and the semiconductor layer 114 are in physical contact, and the second electrode 115 and the semiconductor layer 114 are in physical contact.
  • variable resistance element 105 and the current control element 112 constituting the memory cell 11 are connected via the third contact plug 110. It is not limited.
  • the upper electrode 108 constituting the resistance change element 105 and the first electrode 113 constituting the current control element 112 may be in direct contact with each other or may be configured to share the electrode.
  • the current control element 112 is formed on the resistance change element 105.
  • the resistance change element 105 may be formed on the current control element 112.
  • a plurality of first wirings 101 extending in the X direction are formed on the substrate 100, and a first interlayer insulating layer 102 is formed so as to cover the first wirings 101. ing.
  • a plurality of resistors are arranged on the first interlayer insulating layer 102 so as to be arranged at equal intervals on the first wiring 101 as viewed from the Z direction (the stacking direction of the first wiring 101, the upper direction in FIG. 1).
  • a change element 105 is formed.
  • the first wiring 101 and the lower electrode 106 of the variable resistance element 105 located thereabove are connected by a first contact plug 103 formed so as to penetrate the first interlayer insulating layer 102.
  • a second interlayer insulating layer 109 is formed on the first interlayer insulating layer 102 so as to cover the variable resistance element 105.
  • a plurality of current control elements 112 are formed on the second interlayer insulating layer 109 so as to overlap the resistance change element 105 when viewed from the Z direction.
  • the third contact plug 110 connects (shorts) the upper electrode 108 of the variable resistance element 105 and the first electrode 113 of the current control element 112 without passing through either the variable resistance layer 107 or the semiconductor layer 114. .
  • a third interlayer insulating layer 116 is formed on the second interlayer insulating layer 109 so as to cover the current control element 112.
  • a second wiring 119 is formed on the third interlayer insulating layer 116 so as to be orthogonal to the first wiring 101 when viewed from the X direction and to overlap the resistance change element 105 and the current control element 112. Yes.
  • the second wiring 119 and the second electrode 115 of the current control element 112 below the second wiring 119 are connected by a fifth contact plug 117 formed so as to penetrate the third interlayer insulating layer 116.
  • a lead-out wiring 120 is formed outside the region where the memory cells 11 are arranged as viewed from the Z direction so as to extend in parallel with the second wiring 119, that is, in the Y direction.
  • the first wiring 101 and the lead wiring 120 are formed so as to penetrate the second contact plug 104 formed so as to penetrate the first interlayer insulating layer 102 and the second interlayer insulating layer 109.
  • the fourth contact plug 111 is connected to the sixth contact plug 118 formed so as to penetrate the third interlayer insulating layer 116. That is, the second contact plug 104, the fourth contact plug 111, and the sixth contact plug 118 are stacked in this order and connected to each other to form a stack contact, and the first wiring 101 and the lead wiring 120 is connected.
  • the first wiring 101, the second wiring 119, and the lead-out wiring 120 are made of, for example, aluminum.
  • the first interlayer insulating layer 102, the second interlayer insulating layer 109, and the third interlayer insulating layer 116 are made of, for example, silicon oxide.
  • the first contact plug 103, the second contact plug 104, the third contact plug 110, the fourth contact plug 111, the fifth contact plug 117, and the sixth contact plug 118 are made of, for example, tungsten. .
  • the resistance change element 105 includes the lower electrode 106, the upper electrode 108, and the resistance change layer 107 interposed between the lower electrode 106 and the upper electrode 108.
  • the resistance change layer 107 is a layer that is interposed between the lower electrode 106 and the upper electrode 108, and whose resistance value reversibly changes based on an electrical signal applied between the lower electrode 106 and the upper electrode 108. .
  • it is a layer that reversibly transitions between a high resistance state and a low resistance state in accordance with the polarity of the voltage applied between the lower electrode 106 and the upper electrode 108.
  • the resistance change layer 107 is configured by depositing a resistance change material including an oxygen-deficient metal oxide to a thickness of, for example, 30 nm.
  • the resistance change layer 107 may be made of a resistance change material including an oxygen-deficient tantalum oxide (TaO x : 0 ⁇ x ⁇ 2.5). Note that although tantalum oxide is described as an example in this embodiment, other metal oxides such as oxygen-deficient hafnium oxide (HfO x : 0 ⁇ x ⁇ 2) may be used.
  • a transition metal or aluminum (Al) can be used as a metal constituting the resistance change layer 107.
  • a transition metal or aluminum (Al) can be used as the transition metal.
  • tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the resistance change layer 107 includes a first resistance change layer 107a having a large oxygen deficiency and a second resistance change layer 107b having a low oxygen deficiency stacked in the film thickness direction.
  • the first resistance change layer 107 a is in contact with the lower electrode 106
  • the second resistance change layer 107 b is in contact with the upper electrode 108.
  • the oxygen deficiency of the second resistance change layer 107b is considered to be close to 0.
  • the oxygen resistance may be higher than the stoichiometric composition.
  • variable resistance element 105 including the variable resistance layer 107 configured as described above
  • a conductive path filament having a larger oxygen deficiency than the second variable resistance layer 107b is formed in the second variable resistance layer 107b. It is considered that an oxidation reaction or a reduction reaction occurs in the conductive path depending on the polarity of the applied voltage, and the resistance value of the resistance change element 105 changes.
  • a different metal may be used for the first metal constituting the first resistance change layer 107a and the second metal constituting the second resistance change layer 107b.
  • the second resistance change layer may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential. Note that the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. Degree) is considered to change.
  • metal oxide Al 2 O 3
  • Al 2 O 3 aluminum oxide
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the standard electrode potential of the lower electrode material constituting the lower electrode 106 is V 1
  • the standard electrode potential of the upper electrode material constituting the upper electrode 108 is V 2
  • oxygen deficiency contained in the resistance change layer 107 In the type of metal oxide, when the standard electrode potential of the metal constituting the metal oxide is Vt, the metal oxide is made of a material that satisfies the relationship of Vt ⁇ V2 and V1 ⁇ V2.
  • the upper electrode material is less likely to be oxidized than the resistance change material.
  • the upper electrode material constituting the upper electrode 108 is not oxidized and reduced, and the resistance change material constituting the resistance change layer 107 is oxidized. Reduced.
  • the oxidation state of the resistance change layer 107 changes and a resistance change phenomenon appears.
  • V1 ⁇ V2 the oxidation / reduction reaction at the electrode interface is preferentially developed on the upper electrode 108 side. That is, the interface where the resistance change phenomenon appears can be fixed to the upper electrode 108 side.
  • Examples of the material of the lower electrode 106 include tantalum nitride (TaN), tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al), and titanium nitride (TiN).
  • a material having a lower standard electrode potential than the metal constituting the first metal oxide to be the first resistance change layer 107a can be used.
  • As the material of the upper electrode 108 for example, platinum (Pt), iridium (Ir), palladium (Pd), or the like, which constitutes the second metal oxide to be the second resistance change layer 107b, and the lower electrode 106 are used.
  • a material having a higher standard electrode potential than the constituent material can be used.
  • the standard electrode potential V1 of tantalum nitride is 0.48V
  • the standard electrode potential V2 of platinum or iridium as the upper electrode material is about 1.1V, which is a variable resistance material.
  • the standard electrode potential Vt of tantalum oxide is ⁇ 0.6V. Therefore, the relationship of Vt ⁇ V2 and V1 ⁇ V2 is satisfied.
  • the standard electrode potential Vt of hafnium is ⁇ 1.55 V. Therefore, even when hafnium oxide is used, the above upper electrode material and lower electrode material are used. If so, the relationship of Vt ⁇ V2 and V1 ⁇ V2 is satisfied.
  • a positive voltage positive electrical signal, voltage pulse in the HR direction
  • current flows from the upper electrode 108 to the lower electrode 106.
  • electrons are taken from the conductive path in the second variable resistance layer 107b to the upper electrode 108, whereby the variable resistance material constituting the conductive path is oxidized and the resistance value increases.
  • a negative voltage negative electrical signal, voltage pulse in the LR direction
  • current flows from the lower electrode 106 to the upper electrode 108.
  • electrons are applied from the upper electrode 108 to the conductive path on the upper electrode 108 side, whereby the variable resistance material constituting the conductive path is reduced and the resistance value decreases.
  • variable resistance element 105 the characteristics at the time of forming operation in the HR direction of the variable resistance element 105 when tantalum oxide (TaO x : 0 ⁇ x ⁇ 2.5) is used as the variable resistance material constituting the variable resistance layer 107. This will be described with reference to FIGS. 3A and 3B.
  • FIG. 3A is a graph showing an example of a current-voltage characteristic during the forming operation of the variable resistance element.
  • FIG. 3B is a graph showing the relationship between the resistance value and the voltage during the forming operation in the HR direction of the variable resistance element 105.
  • FIG. 3A shows the resistance value of the resistance change element 105 when 0.4 V is applied again after applying a voltage to the resistance change element 105 at each point in FIG. 3A.
  • variable resistance element 105 when the variable resistance element 105 is formed, the resistance value rapidly decreases by two digits or more. For this reason, even in the forming operation in the HR direction, it is difficult for the variable resistance element 105 alone to stably control the resistance value after forming.
  • FIG. 1 the characteristics at the time of normal write operation of the resistance change element 105 when tantalum oxide (TaO x : 0 ⁇ x ⁇ 2.5) is used as a resistance change material constituting the resistance change layer 107 are shown in FIG. A description will be given based on FIGS. 4A, 4B, and 4C.
  • FIG. 4A is a graph showing an example of current-voltage characteristics of the variable resistance element 105 alone during a normal write operation.
  • FIG. 4B is a graph showing the relationship between the resistance value and voltage (write voltage) of the variable resistance element alone during normal write operation.
  • a negative voltage (write voltage in the LR direction) is applied to the upper electrode 108 with respect to the lower electrode 106, and the absolute value of the voltage gradually increases.
  • the resistance state changes in the direction from point A to point B, and changes from the high resistance state to the low resistance state (state of point C) at point B.
  • Yes low resistance
  • the write voltage at point B is about -1.2 V, and the current is about -5 ⁇ A.
  • a positive voltage (write voltage in the HR direction) is applied to the upper electrode 108 with respect to the lower electrode 106. Is applied in such a manner that the absolute value of the voltage gradually increases, the resistance value changes in the direction from the point D to the point E, and the resistance state changes at the point E. Change to a high resistance state (state of F point) (high resistance).
  • the write voltage at point E is about +1.1 V
  • the current is about +60 ⁇ A
  • the absolute value of the write voltage is substantially the same as when the resistance is increased (point B).
  • variable resistance element 105 In order to increase the resistance of the variable resistance element 105 during a normal write operation, it is necessary to pass a current of about 60 ⁇ A so as to reach the point E, but the current fluctuation at the time of increasing the resistance is moderate (E In the direction from the point to the point F) and the current decreases.
  • a current of about 5 ⁇ A may be passed so as to reach point B.
  • the current fluctuation at the time of resistance reduction is steep, and as can be seen from FIG. To point C, the resistance value decreases rapidly by one digit or more.
  • the current control element 112 of the present embodiment is a current control element with a current limiting function when the resistance is increased, and includes the first electrode 113, the second electrode 115, the first electrode 113, and the second electrode.
  • a semiconductor layer 114 interposed between the electrodes 115 is provided.
  • the first electrode 113, the second electrode 115, and the semiconductor layer 114 have a work function of the first electrode 113 of ⁇ 1, an electron affinity of the semiconductor layer of ⁇ s, and a work function of the second electrode 115 of ⁇ 2, ⁇ s ⁇ 2 ⁇ It is made of a material that satisfies ⁇ 1.
  • the first electrode 113 is made of a material containing tantalum nitride.
  • the semiconductor layer 114 is formed by depositing nitrogen-deficient silicon nitride at 3 to 20 nm.
  • the second electrode 115 is made of a material made of a metal different from the metal constituting the first electrode 113, and is made of a material containing tungsten.
  • the work function ⁇ 2 of tungsten is 4.6 eV
  • the electron affinity ⁇ s of silicon is 3.78 eV
  • the work function ⁇ 1 of tantalum nitride is 4.76 eV
  • the electron affinity of the nitrogen-deficient silicon nitride is that of silicon. Since it is considered close to the electron affinity, ⁇ s ⁇ 2 ⁇ 1 is satisfied.
  • the current control element 112 is an MSM diode using a Schottky barrier formed at the metal-semiconductor interface.
  • the MSM diode when the absolute value of the voltage is below a certain level, the MSM diode exhibits a high resistance value due to the influence of the Schottky barrier generated at the reverse bias interface, but when the absolute value of the voltage exceeds the certain level, The resistance value has a feature of rapidly decreasing.
  • the current control element 112 used in this embodiment has current-voltage characteristics that are asymmetric with respect to the polarity of the voltage.
  • FIG. 5A is an energy band diagram in the thickness direction of the current control element 112 having asymmetric current-voltage characteristics.
  • FIG. 5B is a graph schematically showing current-voltage characteristics of the current control element 112 of FIG. 5A.
  • the broken line (I) indicates the current-voltage characteristic of the current control element that is symmetrical with respect to the polarity
  • the solid line (II) indicates the current-voltage characteristic of the current control element 112 of the present invention. .
  • the first electrode 113 is used as a reference, and the second electrode 115 has a first value a having an absolute value greater than 0 and smaller than a predetermined voltage value, and having a polarity.
  • the negative current flows when the voltage of the (first polarity) and is -aV applied first current i - and then, the polarity absolute value a first value a positive polarity (first polarity a different second current flowing when a voltage is applied to the a is + aV polarity) when the second current i +, the first current i - a second current i + more larger such current - Has voltage characteristics.
  • the current control element 112 of the present embodiment has asymmetric current-voltage characteristics, and at least the absolute value of the first value a described above is greater than the threshold value of the current control element (voltage at which current starts to flow).
  • the threshold value of the current control element voltage at which current starts to flow.
  • any voltage greater than the threshold value is applied when the negative polarity (first polarity) voltage is applied than when the positive polarity (second polarity) voltage is applied.
  • the current driving capability is high (
  • the forming operation in the HR direction is performed in which a positive polarity (second polarity) voltage is applied to the upper electrode 108 with the lower electrode 106 of the resistance change element 105 as a reference. .
  • variable resistance element 105 when the variable resistance element 105 is formed, in this embodiment, a current flows from the upper electrode 108 to the lower electrode 106 of the variable resistance element 105.
  • a current flowing in such a direction means that a voltage having a polarity (second polarity) is applied to the corresponding current control element 112 so that the second electrode 115 has a positive potential with respect to the first electrode 113.
  • second polarity a voltage having a polarity
  • the current control element 112 as shown in FIG. 5B, + aV current i + when voltage is applied, the current i when the voltage of -aV is applied - to be smaller than Has been.
  • the polarity at which the second electrode 115 becomes positive with respect to the first electrode 113 is a polarity at which the current drive capability of the current control element 112 is reduced.
  • the direction of the voltage for forming the resistance change layer 107 of the resistance change element 105 is the same as the direction in which the current control capability of the current control element 112 is small. Further, the direction of the voltage for changing the resistance change layer 107 of the resistance change element 105 from the high resistance state to the low resistance state is the same as the direction in which the current driving capability of the current control element is large.
  • the current control element 112 can suppress rapid current fluctuation during forming. Therefore, it is possible to realize a variable resistance nonvolatile memory element and a nonvolatile memory device that can stably perform the forming operation of the variable resistance element 105.
  • FIG. 6 is a block diagram showing the configuration of the nonvolatile memory device according to this embodiment.
  • the non-volatile storage device 200 receives the memory body 201, an address signal input from the outside, an address input circuit 208 for selecting and instructing a predetermined address, and a control signal input from the outside. And a control circuit 209 for controlling the operation of the memory body 201.
  • the memory body 201 detects the amount of current flowing through the memory cell array 10, the row selection circuit 203, the column selection circuit 204, the write circuit 205, and the selected bit line, and whether the stored data is “1” or “
  • a read circuit 206 that determines whether the data is “0” and a data input / output circuit 207 that performs input / output processing of input / output data via the terminal DQ are provided.
  • the memory cell array 10 has m ⁇ n (m and n are natural numbers; only 4 bits in 2 rows and 2 columns are shown in FIG. 6) memory cells Mij (natural numbers where i ⁇ m, j ⁇ n. Are arranged in a matrix in the row direction (X direction in FIG. 6) and the column direction (Y direction in FIG. 6).
  • one end of the resistance change element Rij is one end of the current control element Dij
  • the other end of the resistance change element Rij is the bit line BLj
  • the other end of the current control element Dij is the word line WLi. , Each connected.
  • bit lines BL1 to BLn correspond to the first wiring 101 shown in FIG. 1
  • word lines WL1 to WLm correspond to the second wiring 119 shown in FIG. 1
  • the resistance change element Rij corresponds to the resistance change element 105 shown in FIG. 1
  • the current control element Dij corresponds to the current control element 112 shown in FIG.
  • the row selection circuit 203 selectively selects the word lines WL1 to WLm in a read operation or a normal write operation based on an instruction from the control circuit 209.
  • the column selection circuit 204 selectively selects the bit lines BL1 to BLn in a read operation or a normal write operation based on an instruction from the control circuit 209.
  • the data input / output circuit 207 receives the data input signal Din and outputs it to the write circuit 205 during the write operation. In a read operation, an output signal from the read circuit 206 is output as an output signal Dout to the outside of the nonvolatile memory device 200.
  • the write circuit 205 is provided in a path between the first LR circuit 205a1 and the second HR circuit 205a2 for driving the bit lines BL1 to BLn, and between the first LR circuit 205a1 and the column selection circuit 204, and in the LR direction.
  • the write circuit 205 when the data input signal Din indicates data “0”, the write circuit 205 performs low resistance write to the resistance change element Rij of the selected memory cell Mij. More specifically, the write circuit 205 drives the bit line BLj to a high level by the first LR circuit 205a1 and drives the word line WLi to a low level by the second LR circuit 205c2 when performing low resistance writing. .
  • the write circuit 205 performs high resistance write to the resistance change element Rij of the selected memory cell Mij. More specifically, the write circuit 205 drives the word line WLi to the high level by the first HR circuit 205c1 and drives the bit line BLj to the low level by the second HR circuit 205a2 when performing high resistance writing. .
  • the current limiting circuit 205b1 is connected to peripheral circuits such as the column selection circuit 204 and wirings such as the bit lines BL1 to BLn, and has a large capacitive load. And lower than the current control element Dij. For this reason, it is desirable to arrange the current limiting circuit 205b1 as close to the memory cell array 10 as possible.
  • the current limiting circuit 205b1 can suppress a current change caused by low resistance writing.
  • the resistance value at the time of low resistance can be controlled by controlling the current limiting value of the current limiting circuit 205b1, as described in detail in International Publication No. 2010/119671 (patent document).
  • the current limiting circuit 205b1 is arranged in the immediate vicinity of the LR circuit 1 (205a1).
  • the LR circuit 2 (205c2) is provided. ) Or inside the row selection circuit 203 and the column selection circuit 204.
  • a first wiring 101 is formed on a substrate 100 on which transistors, other wirings, and the like are formed using a desired mask.
  • a first interlayer insulating layer 102 is formed on the entire surface of the substrate 100 so as to cover the first wiring 101. Further, a contact hole (opening) that penetrates through the first interlayer insulating layer 102 and reaches the first wiring 101 is formed, and a filler containing tungsten as a main component is embedded in the contact hole, whereby the first Contact plug 103 and second contact plug 104 are formed.
  • a lower electrode material layer made of tantalum nitride, a first oxygen-deficient tantalum oxide having a high degree of oxygen deficiency is formed on the first interlayer insulating layer 102.
  • a variable resistance material layer, a second variable resistance material layer made of oxygen-deficient tantalum oxide having a lower oxygen deficiency than the first variable resistance material layer, and an upper electrode material layer made of iridium Films are formed in this order.
  • the first variable resistance material layer and the second variable resistance material layer can be formed by so-called reactive sputtering in which a tantalum target is sputtered in an argon and oxygen gas atmosphere.
  • the second variable resistance material layer, the surface of the first variable resistance material layer may be formed by plasma oxidation, Ta 2 O 5 sputter using the Ta 2 O 5 targets, CVD method or ALD method, or the like
  • the film may be formed by other methods.
  • patterning is performed using a desired mask so that the upper end surface of the first contact plug 103 is covered and the upper end surface of the second contact plug 104 is exposed, and the lower electrode 106 of the variable resistance element 105, the first electrode Of the variable resistance layer 107a and the second variable resistance layer 107b, and the upper electrode 108 are formed (corresponding to the first step).
  • a second interlayer insulating layer 109 is formed on the entire surface of the first interlayer insulating layer 102 so as to cover the variable resistance element 105. Further, a contact hole (opening) reaching the upper electrode 108 of the resistance change element 105 through the second interlayer insulating layer 109 and a contact hole reaching the second contact plug 104 through the second interlayer insulating layer 109. (Opening) is formed.
  • a third contact plug 110 is formed by embedding a filler containing tungsten as a main component in the former contact hole.
  • a fourth contact plug 111 is formed by embedding a filler containing tungsten as a main component in the latter contact hole.
  • a first electrode material layer made of tantalum nitride (TaN) on the second interlayer insulating layer 109, a semiconductor material layer made of silicon or nitrogen-deficient silicon nitride, A second electrode material layer made of tungsten is formed in this order.
  • the work function of the first electrode material is ⁇ 1
  • the work function of the second electrode material is ⁇ 2
  • the electron affinity of the semiconductor layer is ⁇ s, ⁇ s ⁇ 2 ⁇ 1.
  • patterning is performed with a desired mask so that the upper end surface of the third contact plug 110 is covered and the upper end surface of the fourth contact plug 111 is exposed, and the first electrode 113 and the semiconductor layer 114 of the current control element 112 are patterned.
  • the second electrode 115 is formed (corresponding to the second step).
  • a third interlayer insulating layer 116 is formed on the entire surface of the second interlayer insulating layer so as to cover the current control element 112. Further, a contact hole (opening) that reaches the second electrode 115 of the current control element 112 through the third interlayer insulating layer 116 and a contact that reaches the fourth contact plug 111 through the third interlayer insulating layer 116. A hole (opening) is formed.
  • a fifth contact plug 117 is formed by embedding a filler containing tungsten as a main component in the former contact hole.
  • a sixth contact plug 118 is formed by embedding a filler containing tungsten as a main component in the latter contact hole.
  • a wiring material is deposited on the third interlayer insulating layer 116 and patterned using a desired mask so as to cover the upper end surface of the fifth contact plug 117.
  • the lead-out wiring 120 is formed so that the second wiring 119 covers the upper end surface of the sixth contact plug 118.
  • the memory cell array 10 and peripheral circuits shown in FIG. 6 (row selection circuit 203, column selection circuit 204, write circuit 205, read circuit 206, data input / output circuit 207, address input circuit 208, and control circuit 209).
  • a forming step of applying a voltage of the second polarity to the memory cell Mij is performed.
  • the resistance value of the resistance change element Rij (the resistance change element 105 in FIG. 1) constituting the memory cell Mij transitions from the first resistance state having a higher resistance value than the high resistance state to the high resistance state, Normal write operation becomes possible.
  • nonvolatile memory device resistance variable nonvolatile memory device
  • the current control element is provided in the memory cell, it is possible to satisfactorily follow a sudden change in current.
  • the resistance change element 105 is first formed, and the current control element 112 is formed thereon. First, the current control element 112 is formed, and the resistance change is formed thereon.
  • the element 105 may be formed.
  • the resistance change element 105 has a higher resistance when a write current flows from the upper electrode 108 toward the lower electrode 106 and a lower resistance when the write current flows from the lower electrode 106 toward the upper electrode 108.
  • the standard electrode potential is configured to be larger than both the metal constituting the resistance change layer and the standard electrode potential of the lower electrode 106, but may be configured upside down in a direction perpendicular to the substrate surface. In that case, the current control element 112 is also configured upside down in a direction perpendicular to the substrate surface.
  • the nonvolatile memory device of this embodiment is different from the nonvolatile memory device of Embodiment 1 in that a voltage in the HR direction (second polarity voltage, high resistance writing at the time of high resistance writing)
  • a current limiting circuit 205b2 is provided for limiting the current flowing through the memory cell when the applied voltage is applied.
  • FIG. 8 is a block diagram showing the configuration of the nonvolatile memory device according to this embodiment.
  • the nonvolatile memory device 200 includes a memory main body 201, an address input circuit 208 that receives an externally input address signal and selects and designates a predetermined address, and is externally input. And a control circuit 209 that controls the operation of the memory body 201.
  • the configurations of the address input circuit 208 and the control circuit 209 are the same as those in the first embodiment.
  • the memory main unit 201 includes a memory cell array 10, a row selection circuit 203, a column selection circuit 204, a write circuit 205, a read circuit 206, and a data input / output circuit 207.
  • the configurations other than the write circuit 205, that is, the configurations of the memory cell array 10, the row selection circuit 203, the column selection circuit 204, the read circuit 206, and the data input / output circuit 207 are the same as those in the first embodiment.
  • the write circuit 205 of this embodiment is provided in a path between the first LR circuit 205a1 and the second HR circuit 205a2 for driving the bit lines BL1 to BLn, and between the first LR circuit 205a1 and the column selection circuit 204.
  • the second LR circuit 205c2 and the first HR circuit 205c1 for driving the word lines WL1 to WLm
  • the current limiting circuit 205b2 is provided in a path between the second HR circuit 205a2 and the column selection circuit 204, and limits the current flowing through the memory cell Mij when a voltage is applied in the HR direction. Note that the configurations of the first LR circuit 205a1, the second HR circuit 205a2, the current limiting circuit 205b1, the second LR circuit 205c2, and the first HR circuit 205c1 are the same as those in the first embodiment.
  • the current flowing through the resistance change element Rij can be limited by the current limiting circuit 205b1, and the forming operation in the HR direction or high resistance writing can be performed. Is performed, the current flowing through the resistance change element Rij can be limited by the current limiting circuit 205b2.
  • the current limiting circuit 205b1 and the current limiting circuit 205b2 have the same current limiting value.
  • the current limit value is a value less than the withstand current of the current control element Dij, and is set to a current value necessary when the resistance change element Rij changes to the high resistance state.
  • the current limit value of the current limiting circuit 205b2 is set to be less than the breakdown limit current of the current control element Dij, and the current flowing through the memory cell Mij is the current control element Dij (FIG. It is possible to prevent the breakdown limit current of one current control element 112) from being exceeded. Thereby, it is possible to prevent the current control element Dij from being destroyed during the forming operation in the HR direction, and further to prevent the reliability from being lowered.
  • the current limit value of the current limiting circuit 205b2 is set to a current required for increasing the resistance of the variable resistance element 105 ( ⁇ breakdown limit current), the resistance value of the variable resistance element during the forming operation Is in the vicinity of the resistance value in the high resistance state, so that the resistance value can be prevented from excessively decreasing.
  • the current limiting circuit 205b2 may be configured to operate even when the resistance is increased during normal operation, or may be configured to function only during forming.
  • the current limit value of the current limiting circuit 205b1 that limits the current when a voltage in the LR direction is applied ( ⁇ current required when the resistance of the variable resistance element 105 is increased) and HR conversion. If the current limit value of the current limit circuit 205b2 that limits the current when a voltage in the direction is applied is set to the same value, the resistance value of the resistance change element is higher than the resistance value in the high resistance state during the forming operation. Since it becomes a resistance value, it can prevent that a resistance value falls excessively.
  • the bidirectional resistance change element used in the present invention as shown in FIG. 4A, the same current is generally required when the resistance is increased and when the resistance is decreased. When the resistance is increased during the operation, a current larger than the current when the resistance is decreased is required. Therefore, the current limiting circuit 205b2 is configured to work only during the forming operation.
  • the oxygen-deficient tantalum oxide is used as the variable resistance material constituting the variable resistance layer 107.
  • the present invention is not limited to this.
  • the variable resistance material other metal oxides lacking oxygen may be used.
  • hafnium oxide or zirconium oxide may be used.
  • the resistance change element 105 may have a laminated structure of the resistance change layer 107. That is, even if the resistance change layer 107 has a stacked structure of a first resistance change layer made of the first metal oxide and a second resistance change layer made of the second metal oxide. good.
  • the second resistance change layer may have a lower degree of oxygen deficiency and a smaller film thickness than the first resistance change layer.
  • a first tantalum oxide layer composition: TaO x
  • the second tantalum oxide layer composition: TaO y
  • the first tantalum oxide layer can be formed by, for example, a reactive sputtering method in which a tantalum target is sputtered in an oxygen gas atmosphere.
  • the second tantalum oxide layer can be formed by, for example, a reactive sputtering method in which a tantalum target is sputtered in an oxygen gas atmosphere.
  • the variable resistance layer includes a multilayer structure of a first hafnium oxide layer (composition: HfO x ) and a second hafnium oxide layer (composition: HfO y ).
  • HfO x first hafnium oxide layer
  • HfO y second hafnium oxide layer
  • the second hafnium oxide layer (HfO y ) is in contact with the upper electrode, the film thickness is 3 nm or more and 4 nm or less, and 0.9 ⁇ x ⁇ 1.6 and 1.8 ⁇ y are satisfied. May be.
  • the first hafnium oxide layer can be generated, for example, by a reactive sputtering method using an Hf target and performing sputtering in argon gas and oxygen gas.
  • the second hafnium oxide layer can be formed by exposing the surface of the first hafnium oxide layer with, for example, plasma of argon gas and oxygen gas.
  • the variable resistance layer has a multilayer structure of a first zirconium oxide layer (composition: ZrO x ) and a second zirconium oxide layer (composition: ZrO y ).
  • first zirconium oxide layer composition: ZrO x
  • second zirconium oxide layer composition: ZrO y
  • the film thickness is 1 nm or more and 5 nm or less
  • 0.9 ⁇ x ⁇ 1.4 and 1.9 ⁇ y are satisfied. May be.
  • the first zirconium oxide layer can be formed, for example, by a reactive sputtering method using a Zr target and performing sputtering in argon gas and oxygen gas.
  • the second zirconium oxide layer can be formed, for example, by exposing the surface of the first zirconium oxide layer to plasma of argon gas and oxygen gas.
  • the first metal constituting the first metal oxide that becomes the first variable resistance layer and the second metal oxide that becomes the second variable resistance layer are configured.
  • a different metal may be used as the second metal.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, the resistance may be higher.
  • the resistance change layer 107 only needs to include an oxide layer such as tantalum, hafnium, zirconium, etc. as a main resistance change layer that exhibits resistance change, and for example, contains a trace amount of other elements. It doesn't matter. It is also possible to intentionally include a small amount of other elements by fine adjustment of the resistance value, and such a case is also included in the scope of the present invention. For example, if nitrogen is added to the resistance change layer, the resistance value of the resistance change layer increases and the reactivity of resistance change can be improved.
  • an oxide layer such as tantalum, hafnium, zirconium, etc.
  • an unintended trace element may be mixed into the resistive film due to residual gas or outgassing from the vacuum vessel wall. Naturally, it is also included in the scope of the present invention when mixed into the film.
  • variable resistance nonvolatile element realized by making various modifications conceived by those skilled in the art without departing from the gist of the present invention, or by arbitrarily combining the components in the embodiment, and a method for manufacturing the variable resistance nonvolatile element are also included in the present invention. include.
  • variable resistance nonvolatile memory device of the present invention has high reliability and stable rewriting characteristics, and is used in various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers. This is useful as a memory device.

Abstract

極性の異なる電気的信号を印加することにより低抵抗状態と高抵抗状態との間を可逆的に遷移する抵抗変化素子（Ｒｉｊ）と、絶対値が０より大きく所定の電圧値より小さい任意の値である第１の値であって極性が第１の極性である電圧を印加したときに流れる電流を第１の電流とし、絶対値が第１の値であって極性が第１の極性と異なる第２の極性である電圧を印加したときに流れる電流を第２の電流とするとき、第１の電流が第２の電流より大きくなる電流制御素子（Ｄｉｊ）とを備え、抵抗変化素子（Ｒｉｊ）を低抵抗状態から高抵抗状態へと遷移させる際に電流制御素子（Ｄｉｊ）に印加される電圧の極性が第２の極性となるように、抵抗変化素子（Ｒｉｊ）と電流制御素子（Ｄｉｊ）とが直列に接続されている。

Description

抵抗変化型不揮発性記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子と電流制御素子とを有するメモリセルを備える抵抗変化型不揮発性記憶装置に関する。
　近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子（ＲｅＲＡＭ）を用いた抵抗変化型の不揮発性記憶装置の研究開発が進んでいる。
　ここで、抵抗変化素子とは、電気的信号（電圧パルス）を印加することによって抵抗値（抵抗状態）が可逆的に変化し、その状態を保持し続ける性質を有する素子をいう。より具体的には、抵抗変化素子は、第１電極層と第２電極層との間に、抵抗変化材料を用いて形成された抵抗変化層を備えた単純な構成をしている。抵抗変化素子の抵抗状態の夫々に情報を割り当てることにより、情報を不揮発的に記憶することが可能になる。具体的には、例えば、抵抗値が比較的低い状態を示す低抵抗状態と、低抵抗状態より抵抗値が高い状態を示す高抵抗状態との一方に“０”を、他方に“１”を割り当てることにより、２値を記憶できる。
　抵抗変化素子は、電気的刺激によって生じる熱によって結晶状態が変わることを原因として抵抗値が変化する相変化型素子（ＰＣＲＡＭ）と異なり、電気的刺激が直接的に、すなわち電子の授受を介して抵抗変化材料の酸化還元状態を変化させることによって、素子の抵抗値を変化させる。
　抵抗変化素子を用いた不揮発性記憶装置としては、例えば、直交するように配置されたビット線とワード線との交点の位置に、トランジスタと抵抗変化素子とを直列に接続した１Ｔ１Ｒ型のメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。また、さらなる高集積化を目指して、直交するように配置されたビット線とワード線との交点の位置に、通常動作において、抵抗値を高抵抗状態から低抵抗状態に変化させる（ＬＲ化）方向に電圧を印加した場合に、電流量を制御する電流制御素子（current steering element）として機能するダイオード素子と、抵抗変化素子とを直列に接続した１Ｄ１Ｒ型のメモリセルをマトリクス状にアレイ配置したクロスポイント型の不揮発性記憶装置や、上記１Ｄ１Ｒ型のメモリセルを多層に積層したクロスポイント型の不揮発性記憶装置も知られている。
米国特許第７８６９２５８号明細書 特開２００９－２１７９０８号公報
　ところで、抵抗変化素子を用いた不揮発性記憶装置では、抵抗変化層を高抵抗状態と低抵抗状態との間で可逆的に遷移可能にするために、抵抗変化素子の形成後、抵抗変化素子に対し初期ブレーク電圧を印加するフォーミング動作を行う場合がある。この場合、抵抗変化素子の形成後の初期状態の抵抗変化素子の抵抗値は、通常抵抗変化する場合の高抵抗値よりも非常に高い。尚、初期ブレーク電圧の電圧値は、一般的に、不揮発性記憶装置の通常動作時において抵抗変化素子の抵抗状態を変化させるために印加する電気的信号の電圧値より、絶対値の大きい電圧値となっている。フォーミング動作を行うことにより、抵抗変化素子は、上下電極間に印加する電圧にしたがって、製造直後の初期抵抗値よりも低い抵抗値を持つ高抵抗状態と、高抵抗状態より低い抵抗値を持つ低抵抗状態との間で、抵抗が変化するようになる。
　フォーミング動作時には、通常動作時に印加する電圧よりも高電圧な初期ブレーク電圧を印加し、かつ抵抗変化素子の抵抗値が急激に減少するため、初期ブレーク電圧印加時にメモリセルに過大な電流が流れ、初期ブレーク後の抵抗変化素子の抵抗値が下がり過ぎるという課題がある。この場合、フォーミング後に通常の書き込み動作を行う際に、抵抗変化素子に必要な電圧がかからず、抵抗変化動作を行えないという問題が生じる。
　そこで、本発明は、抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置において、フォーミング動作時の電流制限を良好に行うことが可能な不揮発性記憶装置を提供することを目的とする。
　上記の課題を解決するために、本開示の抵抗変化型不揮発性記憶装置の一形態は、第１の極性の第１の電圧が印加された場合に、低抵抗状態に遷移し、前記第１の極性とは逆の第２の極性の第２の電圧が印加された場合に、前記低抵抗状態より抵抗値の高い高抵抗状態に遷移する抵抗変化素子と、絶対値が０より大きく所定の電圧値より小さい任意の値である第１の値であって、極性が前記第１の極性である電圧を印加したときに流れる電流を第１の電流とし、絶対値が前記第１の値であって、極性が前記第２の極性である電圧を印加したときに流れる電流を第２の電流とするとき、前記第１の電流が前記第２の電流より大きくなる電流制御素子と、を直列に接続してなる複数のメモリセルと、互いに交差する複数の第１信号線および複数の第２信号線と、前記複数のメモリセルを前記複数の第１信号線と前記複数の第２信号線との交差部に配置し、各交差部に配置されたメモリセルの一端を前記第１信号線に接続し、他端を前記第２信号線に接続してなるメモリセルアレイと、前記複数のメモリセルに前記複数の第１信号線および前記複数の第２信号線を介して印加される両極性の電圧を発生する書き込み回路と、を備える。
　本開示に係る抵抗変化型不揮発性記憶装置によると、フォーミング動作時の電流制限を良好に行うことが可能となる。
図１は、実施の形態に係る不揮発性記憶素子およびメモリセルアレイの構成の一例を示す断面図である。 図２は、実施の形態に係る不揮発性記憶素子およびメモリセルアレイの構成の一例を示す上面図である。 図３Ａは、実施の形態に係る抵抗変化型不揮発性記憶装置を構成する抵抗変化素子単体でのＨＲ化方向のフォーミング動作における電流電圧特性を示すグラフである。 図３Ｂは、実施の形態に係る抵抗変化型不揮発性記憶装置を構成する抵抗変化素子単体でのＨＲ化方向のフォーミング動作における抵抗値と電圧の関係を示すグラフである。 図４Ａは、実施の形態に係る抵抗変化型不揮発性記憶装置を構成する抵抗変化素子単体での通常の書き込み動作における電流電圧特性を示すグラフである。 図４Ｂは、実施の形態に係る抵抗変化型不揮発性記憶装置を構成する抵抗変化素子単体での通常の書き込み動作における抵抗値と電圧の関係を示すグラフである。 図５Ａは、実施の形態に係る抵抗変化型不揮発性記憶装置を構成する、非対称な電流電圧特性を有する電流制御素子の厚み方向のエネルギーバンド図である。 図５Ｂは、実施の形態に係る抵抗変化型不揮発性記憶装置を構成する、非対称な電流電圧特性を有する電流制御素子の電流電圧特性を模式的に示すグラフである。 図６は、実施の形態１に係る抵抗変化型不揮発性記憶装置のメモリセルアレイ及びその周辺回路の構成を示すブロック図である。 図７Ａは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図７Ｂは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図７Ｃは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図７Ｄは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図７Ｅは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図７Ｆは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図７Ｇは、実施の形態に係る抵抗変化型不揮発性記憶装置の製造方法を示す段面図である。 図８は、実施の形態２に係る抵抗変化型不揮発性記憶装置のメモリセルアレイ及びその周辺回路の構成を示す概略ブロック図である。 図９は、従来のメモリセルアレイおよびその周辺回路の構成を示す回路図である。 図１０は、従来のメモリセルアレイ内の電流制御素子の電流電圧特性を示すグラフである。 図１１は、従来のメモリセルアレイ及びその周辺回路の構成を示す回路図である。 図１２は、従来の周辺回路の構成を示す回路図である。
　［１．抵抗変化型不揮発性記憶装置及びその製造方法の概要］
　本発明の一態様に係る抵抗変化型不揮発性記憶装置は、第１の極性の第１の電圧が印加された場合に、低抵抗状態に遷移し、前記第１の極性とは逆の第２の極性の第２の電圧が印加された場合に、前記低抵抗状態より抵抗値の高い高抵抗状態に遷移する抵抗変化素子と、絶対値が０より大きく所定の電圧値より小さい任意の値である第１の値であって、極性が前記第１の極性である電圧を印加したときに流れる電流を第１の電流とし、絶対値が前記第１の値であって、極性が前記第２の極性である電圧を印加したときに流れる電流を第２の電流とするとき、前記第１の電流が前記第２の電流より大きくなる電流制御素子と、を直列に接続してなる複数のメモリセルと、互いに交差する複数の第１信号線および複数の第２信号線と、前記複数のメモリセルの各々を前記複数の第１信号線と前記複数の第２信号線との各交差部に配置し、各交差部に配置されたメモリセルの一端を前記第１信号線に接続し、他端を前記第２信号線に接続してなるメモリセルアレイと、前記複数のメモリセルに前記複数の第１信号線および前記複数の第２信号線を介して印加される両極性の電圧を発生する書き込み回路と、を備える。
　このように構成することにより、１Ｄ１Ｒ型のクロスポイント型の抵抗変化型不揮発性記憶装置において、抵抗変化素子に対するＨＲ化方向のフォーミング動作時の電流制限を追随性良く行うことができ、安定したフォーミング動作が可能になる。
　例えば、前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを前記低抵抗状態に変化させる方向の電流を制限する第１の電流制限回路を備えるように構成しても良い。
　また、前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを前記低抵抗状態に変化させる方向の電流を制限する第１の電流制限回路と、前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを前記高抵抗状態に変化させる方向の電流を制限する第２の電流制限回路とを備えるように構成しても良い。
　また、前記第２の電流制限回路の電流制限値は、前記電流制御素子の耐電流未満であっても良い。
　また、前記第２の電流制限回路の電流制限値は、前記抵抗変化素子が前記高抵抗状態に変化する時に必要な電流値であっても良い。
　また、前記第１の電流制限回路の電流制限値が、前記第２の電流制限回路の電流制限値と等しくなるように構成しても良い。
　また、前記書き込み回路が、前記複数のメモリセルの形成後、通常の書き込み動作の実行前に、前記複数のメモリセルに対し、絶対値が前記第２の電圧より大きい前記第２の極性の電圧を印加するフォーミング動作を行うように構成しても良い。
　［２．用語の説明等］
　実施形態において、「酸素含有率」は、金属酸化物を構成する総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素不足型の金属酸化物」とは、化学量論的な組成を有する金属酸化物と比較して、酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない金属酸化物を意味する。
　「化学量論的組成を有する金属酸化物」とは、酸素不足度が０％の金属酸化物を指す。
　「標準電極電位」は、一般的に、酸化しやすさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。
　「電流制御素子」とは、所定の電圧範囲では、抵抗が低く電流がよく流れ、その他の電圧範囲では、抵抗が高く電流が流れにくい特性を有する素子をいう。「電流制御素子」は、大きく分けて、単方向ダイオードと双方向ダイオードがある。単方向ダイオードは、一般的なダイオードであり、所定の極性の所定の閾値電圧以上の電圧を印加した時、抵抗が低く電流がよく流れ、その他の電圧範囲では、抵抗が高く電流が流れにくい特性を有する。代表的な単方向ダイオードは、ｐｎ接合ダイオードやショットキーダイオード等である。双方向ダイオードは、第１の極性（例えば、負極性）および第１の極性とは逆の第２の極性（例えば、正極性）のいずれの極性の電気的信号を印加しても、印加される電圧の絶対値が大きくなるほど、流れる電流の絶対値も大きくなるという電流電圧特性（単調増加特性）と、印加される電圧の絶対値が大きくなるほど、電圧に対する電流の変化率（傾き：電流の絶対値の変化量／電圧の絶対値の変化量）が大きくなるという非線形な電流電圧特性とを有する。代表的な双方向ダイオードは、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等である。
　［３．発明の経緯等］
　上述した１Ｄ１Ｒ型のメモリセルで用いられる抵抗変化素子では、通常動作において、抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる低抵抗化書き込みと、抵抗変化素子の抵抗状態を低抵抗状態から高抵抗状態に変化させる書き込む高抵抗化書き込みとを行っている。
　ここで、低抵抗状態とは、抵抗変化素子の抵抗値が、高抵抗状態に比べて低い範囲に設定された第１範囲に属する状態を示している。高抵抗状態とは、抵抗変化素子の抵抗値が、低抵抗状態に比べて高い範囲に設定された第２範囲に属する状態を示している。一般的に、抵抗変化素子では、低抵抗状態の第１範囲と高抵抗状態の第２範囲は、１桁以上異なる範囲となっている。
　尚、低抵抗化書き込みでは、抵抗状態が高抵抗状態から低抵抗状態に遷移するときに、抵抗値が約１桁低下するため、電流変化が急峻になる。
　従って、従来、このような抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置において、通常の書き込み動作、特に、低抵抗化書き込みにおいてメモリセルの電流変化を抑制するための様々な方法が提案されている（例えば、特許文献１および特許文献２参照）。
　具体的には、特許文献１では、通常動作において、１Ｄ１Ｒ型のメモリセルに対し、抵抗変化素子の抵抗状態を、高抵抗状態から低抵抗状態に変化させるように書き込む（通常の低抵抗化書き込み）際に、書き込み電流を制限する方法が提案されている。
　ここで、図９は、特許文献１に記載の１Ｄ１Ｒ型のメモリセルを用いたクロスポイント型の不揮発性記憶装置のメモリセルアレイと周辺回路部との構成を示す回路図である。図１０は、特許文献１に記載の１Ｄ１Ｒ型のメモリセルを構成する電流制御素子の電流電圧特性を示している。
　図９に示すように、特許文献１では、メモリセルの電流制御素子として単方向ダイオードを使用し、単方向ダイオードの逆バイアスの方向と、抵抗変化素子が低抵抗化する極性とが同じになるように、メモリセルを構成している。このように構成することにより、抵抗変化素子に対し、通常動作において低抵抗化書き込みを行う際に、抵抗変化素子が低抵抗状態に変化する際の電流変化を抑制できることが示されている。さらに、周辺回路部に設けた電流制限回路（図９下部）により、抵抗変化素子が低抵抗状態に変化する際の電流変化を抑制することが示されている。
　特許文献２では、ユニポーラ型の抵抗変化素子を用いたメモリセルに対し、抵抗変化素子が低抵抗状態から高抵抗状態に変化するように書き込む（高抵抗化書き込み）際に、メモリセルアレイの外部に設けられた電流制限回路を用いて書き込み電流を制限する方法が提案されている。
　ここで、図１１は、特許文献２に記載の１Ｄ１Ｒ型のメモリセルを用いたクロスポイント型の不揮発性記憶装置のメモリセルアレイと周辺回路部との構成を示す回路図である。図１２は、特許文献２に記載の不揮発性記憶装置の周辺回路部に設けた電流制限回路の構成を示す回路図である。
　図１１および図１２に示すように、特許文献２では、通常動作において、抵抗変化素子に高抵抗化書き込みを行う際に、図１２に示すメモリセルアレイの外部に設けられた電流制限回路を用いることにより、抵抗変化素子が高抵抗状態に変化した際に高電圧がかかり、再度低抵抗化するのを防止している。
　以上説明したように、特許文献１および特許文献２では、通常動作時において、低抵抗化書き込みまたは高抵抗化書き込みにおける電流制限を行う不揮発性記憶装置が示されている。
　［４．フォーミング動作の説明］
　ところで、上述したように、第１電極層と第２電極層との間に、抵抗変化材料を用いて形成された抵抗変化層を備えた抵抗変化素子を用いた不揮発性記憶装置では、抵抗変化層を高抵抗状態と低抵抗状態との間で可逆的に遷移可能にするために、製造後、初期に一度、フォーミング動作を行う場合がある。
　本願発明者らは、双方向ダイオード素子とバイポーラ型抵抗変化素子とを備える１Ｄ１Ｒ型のメモリセルで構成されたクロスポイント型のメモリセルアレイにおける、抵抗変化素子のフォーミング動作の方法を検討している。
　１Ｄ１Ｒ型のクロスポイント型のメモリセルアレイでは、一般に、抵抗変化素子の抵抗状態を、通常動作における高抵抗状態より高い抵抗値をもつ第１の抵抗状態から、第１の抵抗状態より低い抵抗値を持つ第２の抵抗状態に変化させるため、通常動作における低抵抗化書き込みと同じ方向に電圧を印加するＬＲ化方向のフォーミング動作を行っている。ＬＲ化方向のフォーミング動作では、例えば、通常動作における低抵抗状態を第２の抵抗状態として、ＬＲ化方向の電圧を印加する。
　しかしながら、一般的に、第１の抵抗状態は、高抵抗状態に比べ２桁以上、低抵抗状態に比べ３桁以上抵抗値が大きい。即ち、ＬＲ化方向のフォーミング動作では、抵抗変化素子がフォーミングする際に、抵抗値が３桁以上急速に低下する。このため、フォーミング後の抵抗値を安定に制御することが困難であり、抵抗変化素子の特性、および周辺回路の構成によっては、抵抗値が下がり過ぎることがあるという問題がある。この場合、フォーミング後に通常の書き込み動作を行う際に、抵抗変化素子に電圧を印加することができず、抵抗変化動作を行えないという問題が生じる。
　さらに、ＬＲ化方向のフォーミング動作では、抵抗値が３桁以上急速に低下するため、抵抗変化素子をフォーミングする際に、メモリセルに流れる電流が急激に増大する。このため、メモリセルに、メモリセルを構成するダイオードの耐量より大きい電流が流れると、ダイオードの電流破壊が生じる場合がある。
　これに対し、本発明者らは、通常動作における高抵抗化書き込みと同じ方向に電圧を印加するＨＲ化方向のフォーミング動作を検討している。ＨＲ化方向のフォーミング動作では、通常の高抵抗状態を第２の抵抗状態として、ＨＲ化方向の電圧を印加するため、ＬＲ化方向のフォーミング動作に比べ、抵抗変化素子の抵抗値の変化量が小さく、抵抗変化素子の抵抗値が下がり過ぎるのをより良好に防止できる。また、ＬＲ化方向のフォーミング動作では、抵抗値が下がり過ぎて低抵抗状態よりも低い抵抗値となった抵抗変化素子は、遷移可能な抵抗値に戻すことができず、不良になるという問題がある。これに対し、ＨＲ化方向のフォーミング動作では、目標とする抵抗状態が高抵抗状態であるため、高抵抗状態への遷移時に流れる電流は、目標とする抵抗状態が低抵抗状態であるＬＲ化方向のフォーミング動作時に比べると小さく、したがって、不良になる抵抗変化素子の数を低減できる。
　しかし、ＨＲ化方向のフォーミング動作であっても、抵抗変化素子をフォーミングする際に、抵抗変化素子の抵抗値が２桁以上低下し、メモリセルに流れる電流が急激に増大する。従って、ＨＲ化方向のフォーミング動作においても、メモリセルに流れる電流が急激に増大するのを抑制することが求められている。
　さらに、一般的に、ＨＲ化方向のフォーミング動作で用いられる電圧の絶対値は、ＬＲ化方向のフォーミング動作で用いられる電圧の絶対値より大きい。このため、ＨＲ化方向のフォーミング動作では、メモリセルに流れる電流が、ＬＲ化方向のフォーミング動作と比しても、急激に増大する可能性がある。
　さらに、ＨＲ化方向のフォーミング動作であっても、抵抗値が下がり過ぎ、高抵抗状態よりも低い抵抗値（低抵抗状態）となる場合がある。この場合には、印加される電圧が高いことを考慮すると、メモリセルに流れる電流が急激に増大する可能性がある。
　尚、特許文献１では、メモリセルに設けたダイオードにより、ＬＲ化方向に電圧を印加する場合は、電流変化を抑制できるが、ＨＲ化方向に電圧を印加した場合は、電流変化を抑制することは困難である。即ち、特許文献１の構成を適用しても、ＨＲ化方向のフォーミング動作時の電流を制限できず、安定したフォーミングを行えないという問題がある。
　これに対し、特許文献２に記載の通常動作における高抵抗化書き込み時に用いられる電流制限回路は、ＨＲ化方向に電圧を印加した場合の電流変化をある程度は抑制できる。しかし、当該電流制限回路は、メモリセルアレイの外部に設けられているため、特許文献１のようにメモリセル内部に電流変化素子を設ける場合に比べ、電流変化の追随性が限られる。フォーミング時の電流変化は急激なため、特許文献２に記載の電流制限回路では、ＨＲ化方向のフォーミング動作における電流変化に対する追随性は十分ではなく、安定したフォーミングを行えないという問題がある。
　以下、本発明の実施の形態を、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
　［５．実施の形態１］
　実施の形態１に係る不揮発性記憶装置（抵抗変化型不揮発性記憶装置）について、図面を基に説明する。
　本実施の形態に係る不揮発性記憶装置は、抵抗変化素子と、ＨＲ化方向の電圧印加時に電流を制限可能な電流制御素子とを直列に接続したメモリセルを備えて構成されている。
　［５－１．メモリセルアレイの構成］
　先ず、不揮発性記憶装置を構成するメモリセルアレイと、当該メモリセルアレイを構成するメモリセルの構成について、図１および図２を基に説明する。
　図１は、本実施の形態に係る不揮発性記憶装置の構成要素のうち、メモリセルアレイの一構成例を示す断面図である。図２は、本発明の第１実施形態の不揮発性記憶素子および不揮発性記憶装置の概略構成の一例を示す上面図である。図２において１Ａ－１Ａ’で示された一点鎖線の断面を矢印方向に見た断面図が図１に相当する。
　図１および図２に示すように、本実施の形態のメモリセルアレイ１０は、概略として、基板１００と、基板１００の主面上において互いに平行にかつＸ方向（図１および図２において左右方向）に延びるように形成された複数の第１の配線１０１と、該複数の第１の配線１０１の上方に基板１００の主面と平行な面内において互いに平行にかつＹ方向（図１において紙面に垂直な方向、図２において上下方向）に延びるようにかつ該複数の第１の配線１０１と立体交差するように形成された複数の第２の配線１１９と、第１の配線１０１と第２の配線１１９とが立体交差する位置（立体交差点）のそれぞれに対応して第１の配線１０１と第２の配線１１９とを接続（電気的に接続、以下同様）するように設けられたメモリセル１１と、を備えている。
　メモリセル１１は、抵抗変化素子１０５と、電流制御素子１１２と、抵抗変化素子１０５および電流制御素子１１２を接続する第３のコンタクトプラグ１１０と、を備えている。
　抵抗変化素子１０５は、下部電極１０６（第１の電極）と、上部電極１０８（第２の電極）と、下部電極１０６と上部電極１０８との間に介在する抵抗変化層１０７とを備えている。下部電極１０６と抵抗変化層１０７とは物理的に接触しており、上部電極１０８と抵抗変化層１０７とは物理的に接触している。
　電流制御素子１１２は、高抵抗化時の電流制限機能付き電流制御素子であり、第１電極１１３と、第２電極１１５と、第１電極１１３と第２電極１１５との間に介在する半導体層１１４とを備えている。第１電極１１３と半導体層１１４とは物理的に接触しており、第２電極１１５と半導体層１１４とは物理的に接触している。
　尚、本実施形態１では、メモリセル１１を構成する抵抗変化素子１０５と電流制御素子１１２とが、第３のコンタクトプラグ１１０を介して接続されている場合を想定して説明するが、これに限るものではない。抵抗変化素子１０５を構成する上部電極１０８と電流制御素子１１２を構成する第１電極１１３が直接接する、或いは、電極を共有するように構成しても良い。また、本実施の形態では、抵抗変化素子１０５上に電流制御素子１１２を形成しているが、電流制御素子１１２上に抵抗変化素子１０５を形成するように構成しても良い。
　より詳細には、メモリセルアレイ１０は、基板１００上に、Ｘ方向に延伸する複数の第１の配線１０１が形成され、第１の配線１０１を覆うように第１の層間絶縁層１０２が形成されている。第１の層間絶縁層１０２の上に、Ｚ方向（第１の配線１０１の積層方向、図１の上方向）から見て第１の配線１０１の上に等間隔で並ぶように、複数の抵抗変化素子１０５が形成されている。第１の配線１０１とその上方にある抵抗変化素子１０５の下部電極１０６とは、第１の層間絶縁層１０２を貫通するように形成された第１のコンタクトプラグ１０３によって接続されている。
　第１の層間絶縁層１０２の上には、抵抗変化素子１０５を覆うように第２の層間絶縁層１０９が形成されている。第２の層間絶縁層１０９の上に、Ｚ方向から見て抵抗変化素子１０５と重なるように、複数の電流制御素子１１２が形成されている。第３のコンタクトプラグ１１０は、抵抗変化素子１０５の上部電極１０８と電流制御素子１１２の第１電極１１３とを、抵抗変化層１０７および半導体層１１４のいずれをも介せずに接続（ショート）する。
　第２の層間絶縁層１０９の上には、電流制御素子１１２を覆うように第３の層間絶縁層１１６が形成されている。第３の層間絶縁層１１６の上に、Ｘ方向から見て第１の配線１０１と直交するようにかつ抵抗変化素子１０５および電流制御素子１１２と重なるように、第２の配線１１９が形成されている。第２の配線１１９とその下方にある電流制御素子１１２の第２電極１１５とは、第３の層間絶縁層１１６を貫通するように形成された第５のコンタクトプラグ１１７によって接続されている。
　また第３の層間絶縁層１１６の上には、Ｚ方向から見てメモリセル１１が並ぶ領域の外に、第２の配線１１９と平行に、すなわちＹ方向に延びるように、引き出し配線１２０が形成されている。第１の配線１０１と引き出し配線１２０とは、第１の層間絶縁層１０２を貫通するように形成された第２のコンタクトプラグ１０４と、第２の層間絶縁層１０９を貫通するように形成された第４のコンタクトプラグ１１１と、第３の層間絶縁層１１６を貫通するように形成された第６のコンタクトプラグ１１８とによって接続されている。すなわち、第２のコンタクトプラグ１０４と第４のコンタクトプラグ１１１と第６のコンタクトプラグ１１８とは、この順に積層されて互いに接続されることによりスタックコンタクトを形成し、第１の配線１０１と引き出し配線１２０とを接続する。
　第１の配線１０１と第２の配線１１９と引き出し配線１２０とは、例えばアルミにより構成される。第１の層間絶縁層１０２と第２の層間絶縁層１０９と第３の層間絶縁層１１６とは、例えば酸化シリコンにより構成される。第１のコンタクトプラグ１０３と第２のコンタクトプラグ１０４と第３のコンタクトプラグ１１０と第４のコンタクトプラグ１１１と第５のコンタクトプラグ１１７と第６のコンタクトプラグ１１８とは、例えばタングステンにより構成される。
　かかる構成により、メモリセルアレイ１０を厚み方向からみると、互いに交差する第１の配線１０１と第２の配線１１９との立体交差点のそれぞれにメモリセル１１が設けられている、いわゆるクロスポイント型のメモリセルアレイを備えた不揮発性記憶装置が実現される。
　［５－２．抵抗変化素子の構成］
　上述したように、本実施の形態の抵抗変化素子１０５は、下部電極１０６と、上部電極１０８と、下部電極１０６と上部電極１０８との間に介在する抵抗変化層１０７とを備えている。
　抵抗変化層１０７は、下部電極１０６と上部電極１０８との間に介在され、下部電極１０６と上部電極１０８との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１０６と上部電極１０８との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１０７は、酸素不足型の金属酸化物を含む抵抗変化材料を、例えば、３０ｎｍの厚さに堆積して構成されている。抵抗変化層１０７は、酸素不足型のタンタル酸化物（ＴａＯｘ：０＜ｘ＜２．５）を含む抵抗変化材料で構成してもよい。尚、本実施の形態では、タンタル酸化物を例に説明するが、酸素不足型のハフニウム酸化物（ＨｆＯｘ：０＜ｘ＜２）等、他の金属酸化物を用いてもよい。
　これらの抵抗変化層は、可逆的に安定した書き換え特性を有し、抵抗変化現象を利用した不揮発性記憶素子を得るものである。タンタル酸化物の例は、国際公開第２００８／０５９７０１号（関連特許出願１、特許文献）、および、ハフニウム酸化物の例は、国際公開第２００９／０５０８６１号（関連特許出願２、特許文献）で詳細に説明されている。
　抵抗変化層１０７を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　抵抗変化層１０７は、より詳細には、膜厚方向に積層された酸素不足度の大きい第１抵抗変化層１０７ａと酸素不足度が小さい第２抵抗変化層１０７ｂで構成される。第１抵抗変化層１０７ａは下部電極１０６と接し、第２抵抗変化層１０７ｂは上部電極１０８と接する。第２抵抗変化層１０７ｂの酸素不足度は０近傍が良いと考えられるが、化学量論的組成よりも酸素過剰な構成であってもよい。このように構成された抵抗変化層１０７を備える抵抗変化素子１０５に初期ブレーク電圧を印加すると、第２抵抗変化層１０７ｂ内に第２抵抗変化層１０７ｂよりも酸素不足度が大きい導電パス（フィラメントを含む）が形成され、印加される電圧の極性により、導電パス内で酸化反応または還元反応が発生し、抵抗変化素子１０５の抵抗値が変化すると考えられる。
　第１抵抗変化層１０７ａを構成する第１の金属と、第２抵抗変化層１０７ｂを構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の抵抗変化層は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極と上部電極との間に印加された電圧は、第２の抵抗変化層に、より多くの電圧が分配され、第２の抵抗変化層中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の抵抗変化層となる金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　下部電極１０６および上部電極１０８は、下部電極１０６を構成する下部電極材料の標準電極電位をＶ１、上部電極１０８を構成する上部電極材料の標準電極電位をＶ２、抵抗変化層１０７に含まれる酸素不足型の金属酸化物において、当該金属酸化物を構成する金属の標準電極電位をＶｔとすると、Ｖｔ＜Ｖ２およびＶ１＜Ｖ２の関係を満たす材料で構成される。
　Ｖｔ＜Ｖ２を満たす場合、上部電極材料は、抵抗変化材料よりも酸化されにくい。その結果、上部電極１０８と抵抗変化層１０７との界面において電子の授受が発生する際、上部電極１０８を構成する上部電極材料は酸化還元されず、抵抗変化層１０７を構成する抵抗変化材料が酸化還元される。これにより、抵抗変化層１０７の酸化状態が変化し、抵抗変化現象が発現する。さらに、Ｖ１＜Ｖ２を満たす場合、電極界面における酸化・還元反応が、上部電極１０８側で優先的に発現する。即ち、抵抗変化現象が発現する界面を上部電極１０８側に固定できる。
　下部電極１０６の材料としては、例えば、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）など、第１の抵抗変化層１０７ａとなる第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料を用いることができる。上部電極１０８の材料としては、例えば、白金（Pｔ）やイリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の抵抗変化層１０７ｂとなる第２の金属酸化物を構成する金属及び下部電極１０６を構成する材料と比べて標準電極電位が、より高い材料を用いることができる。本実施の形態１では、タンタル窒化物の標準電極電位Ｖ１は、０．４８Ｖであり、上部電極材料である白金やイリジウムの標準電極電位Ｖ２は、約１．１Ｖであり、抵抗変化材料であるタンタル酸化物の標準電極電位Ｖｔは、－０．６Ｖである。よって、Ｖｔ＜Ｖ２および、Ｖ１＜Ｖ２の関係を満たす。
　尚、抵抗変化材料としてハフニウム酸化物を用いた場合、ハフニウムの標準電極電位Ｖｔは、－１．５５Ｖであることから、ハフニウム酸化物を用いた場合でも上記の上部電極材料及び下部電極材料を用いた場合、Ｖｔ＜Ｖ２、Ｖ１＜Ｖ２の関係を満たす。
　通常動作における高抵抗（ＨＲ）化書き込みでは、下部電極１０６を基準として上部電極１０８側に正の電圧（正極性の電気的信号、ＨＲ化方向の電圧パルス）を印加する。このとき、電流は、上部電極１０８から下部電極１０６へと流れる。これにより、上部電極１０８側では第２抵抗変化層１０７ｂ内の導電パスから上部電極１０８へと電子が奪われることにより、導電パスを構成する抵抗変化材料が酸化され、抵抗値が上昇する。
　通常動作における低抵抗（ＬＲ）化書き込みでは、下部電極１０６を基準として上部電極１０８側に負の電圧（負極性の電気的信号、ＬＲ化方向の電圧パルス）を印加する。このとき、電流は、下部電極１０６から上部電極１０８へと流れる。これにより、上部電極１０８側では上部電極１０８から導電パスへと電子が付与されることにより、導電パスを構成する抵抗変化材料が還元され、抵抗値が低下する。
　［５－３．抵抗変化素子単体の特性：ＨＲ化方向のフォーミング動作時の特性］
　以下、抵抗変化素子１０５単体での、即ち、電流制御素子１１２を接続しない場合のＨＲ化方向のフォーミング動作時の特性について、図３Ａおよび図３Ｂを基に説明する。
　ここでは、抵抗変化層１０７を構成する抵抗変化材料として、タンタル酸化物（ＴａＯｘ：０＜ｘ＜２．５）を用いた場合の抵抗変化素子１０５のＨＲ化方向のフォーミング動作時の特性について、図３Ａおよび図３Ｂを基に説明する。
　図３Ａは、抵抗変化素子のフォーミング動作時における電流－電圧特性の一例を示したグラフである。図３Ｂは、抵抗変化素子１０５のＨＲ化方向のフォーミング動作時における抵抗値と電圧の関係を示したグラフである。
　図３Ａに示すように、下部電極１０６を基準として上部電極１０８に正の電圧（ＨＲ化方向の初期ブレーク電圧）を、電圧の絶対値が徐々に増加するように印加していくと、２．５５Ｖ付近（Ｂ点）で抵抗変化素子がフォーミングされ、電流が７５μＡから１２５μＡまで急激に増加する。図３Ｂは、図３Ａの各点において、抵抗変化素子１０５に電圧を与えた後に再度０．４Ｖを印加した時の、抵抗変化素子１０５の抵抗値を示している。
　図３Ｂからわかるように、抵抗変化素子１０５がフォーミングする時は、抵抗値が２桁以上急速に低下する。このため、ＨＲ化方向のフォーミング動作であっても、抵抗変化素子１０５単体では、フォーミング後の抵抗値を安定に制御することは難しい。
　［５－４．抵抗変化素子単体の特性：通常の書き込み動作時の特性］
　次に、抵抗変化素子１０５単体での、即ち、電流制御素子１１２を接続しないと仮定した場合の通常の書き込み動作時の特性について、図４Ａ～図４Ｃを基に説明する。
　ここでは、抵抗変化層１０７を構成する抵抗変化材料として、タンタル酸化物（ＴａＯｘ：０＜ｘ＜２．５）を用いた場合の抵抗変化素子１０５の通常の書き込み動作時の特性について、図４Ａ、図４Ｂおよび図４Ｃを基に説明する。
　図４Ａは、通常の書き込み動作時における抵抗変化素子１０５単体での電流－電圧特性の一例を示したグラフである。図４Ｂは、通常の書き込み動作時における抵抗変化素子単体での抵抗値と電圧（書き込み電圧）の関係を示したグラフである。
　先ず、高抵抗状態にある抵抗変化素子１０５（Ａ点の状態）に対して、下部電極１０６を基準として上部電極１０８に負の電圧（ＬＲ化方向の書き込み電圧）を、電圧の絶対値が徐々に増加するように印加していく低抵抗化書き込みを行うと、Ａ点からＢ点に向かう方向に抵抗状態が変化し、Ｂ点で高抵抗状態から低抵抗状態（Ｃ点の状態）へ変化する（低抵抗化）。Ｂ点における書き込み電圧は－１．２Ｖ程度、電流は－５μＡ程度である。
　次に、図４Ａに示すように、低抵抗状態にある抵抗変化素子１０５（Ｄ点の状態）に対して、下部電極１０６を基準として上部電極１０８に正の電圧（ＨＲ化方向の書き込み電圧）を、電圧の絶対値が徐々に増加するように印加していく高抵抗化書き込みを行うと、抵抗値は、Ｄ点からＥ点に向かう方向に抵抗状態が変化し、Ｅ点で低抵抗状態から高抵抗状態（Ｆ点の状態）へ変化する（高抵抗化）。Ｅ点における書き込み電圧は＋１．１Ｖ程度、電流は＋６０μＡ程度であり、書き込み電圧の絶対値は高抵抗化時（Ｂ点）と概ね同一である。
　通常の書き込み動作時において、抵抗変化素子１０５を高抵抗化させるためには、Ｅ点に到達するように、６０μＡ程度の電流を流す必要があるが、高抵抗化時の電流変動は緩やか（Ｅ点からＦ点への移動時）であり、かつ電流が減少する方向である。一方、低抵抗化させるためには、Ｂ点に到達するように、５μＡ程度の電流を流せば良いが、低抵抗化時の電流変動は急峻であり、図４Ｂからわかるように、Ｂ点からＣ点へ抵抗値が１桁以上急速に低下する。
　［５－５．電流制御素子の構成］
　上述したように、本実施の形態の電流制御素子１１２は、高抵抗化時の電流制限機能付き電流制御素子であり、第１電極１１３と、第２電極１１５と、第１電極１１３と第２電極１１５との間に介在する半導体層１１４とを備えている。
　第１電極１１３と第２電極１１５と半導体層１１４とは、第１電極１１３の仕事関数をφ１、半導体層の電子親和力をχｓ、第２電極１１５の仕事関数をφ２とすると、χｓ＜φ２＜φ１を満たす材料で構成する。
　具体的には、本実施の形態では、第１電極１１３は、タンタル窒化物を含む材料で構成される。
　半導体層１１４は、本実施の形態では、窒素不足型の窒化シリコンを、３～２０ｎｍに堆積して構成されている。
　第２電極１１５は、本実施の形態では、第１電極１１３を構成する金属とは異なる金属からなる材料で構成されており、タングステンを含む材料で構成される。
　ここで、タングステンの仕事関数φ２は４．６ｅＶ、シリコンの電子親和力χｓは３．７８ｅＶ、タンタル窒化物の仕事関数φ１は４．７６ｅＶであり、窒素不足型の窒化シリコンの電子親和力は、シリコンの電子親和力に近いと考えられるので、χｓ＜φ２＜φ１を満たす。
　［５－６．電流制御素子の特性］
　次に、本実施の形態における電流制御素子１１２の特性について説明する。
　本実施の形態では、電流制御素子１１２は、金属－半導体界面に形成されるショットキー障壁を利用したＭＳＭダイオードである。尚、ＭＳＭダイオードでは、電圧の絶対値が一定レベルを下回る場合には逆バイアスとなっている界面に生じるショットキー障壁の影響によって高い抵抗値を示すが、電圧の絶対値が一定レベルを超えると抵抗値は急激に低下するという特徴を持つ。
　本実施の形態で用いる電流制御素子１１２は、電圧の極性に対して非対称な電流－電圧特性を有する。ここで、図５Ａは、非対称な電流－電圧特性を有する電流制御素子１１２の厚み方向のエネルギーバンド図である。図５Ｂは、図５Ａの電流制御素子１１２の電流－電圧特性を模式的に示すグラフである。図５Ｂにおいて、破線（I）は、極性に対して対称となる電流制御素子の電流－電圧特性を示し、実線（II）は、本発明の電流制御素子１１２の電流－電圧特性を示している。
　図５Ａおよび図５Ｂから分かるように、第１電極１１３を基準として第２電極１１５に、絶対値が０より大きく所定の電圧値より小さい任意の値である第１の値ａであって極性が負極性（第１の極性）である－ａＶの電圧を印加したときに流れる電流を第１の電流ｉ－とし、絶対値が第１の値ａであって極性が正極性（第１の極性と異なる第２の極性）である＋ａＶの電圧を印加したときに流れる電流を第２の電流ｉ＋とするとき、第１の電流ｉ－が第２の電流ｉ＋より大きくなるような電流－電圧特性を有する。つまり、本実施の形態の電流制御素子１１２は、非対称な電流－電圧特性を有しており、少なくとも上述した第１の値ａの絶対値が電流制御素子の閾値（電流が流れ始める電圧）より大きい場合には、その閾値より大きいどの電圧であっても、負極性（第１の極性）の電圧を印加した時の方が、正極性（第２の極性）の電圧を印加した時よりも、電流駆動能力が高い（|ｉ＋|＜|ｉ－|）。なお、前記非対称な電流－電圧特性を有する電流制御素子の具体的な構造、物理特性は、例えば特許第４５３１８６３号公報（特許文献）に詳述されている。
　［５－７．本発明の不揮発性記憶装置におけるフォーミング動作の説明］
　本実施の形態のメモリセルアレイ１０では、フォーミング動作において、抵抗変化素子１０５の下部電極１０６を基準として上部電極１０８に正極性（第２の極性）の電圧を印加するＨＲ化方向のフォーミング動作を行う。
　即ち、抵抗変化素子１０５をフォーミングする場合、本実施の形態では、抵抗変化素子１０５の上部電極１０８から下部電極１０６へと電流が流れる。かかる方向の電流が流れるということは、対応する電流制御素子１１２には、第１電極１１３を基準として第２電極１１５が正の電位となるような極性（第２極性）の電圧が印加されることを意味する。
　ここで、電流制御素子１１２は、図５Ｂに示すように、＋ａＶの電圧が印加されたときの電流ｉ＋が、－ａＶの電圧が印加されたときの電流ｉ－よりも小さくなるように構成されている。そして、第１電極１１３を基準として第２電極１１５が正の電位になる極性は、電流制御素子１１２の電流駆動能力が小さくなる極性である。
　言い換えれば、ＨＲ化方向のフォーミング動作では、抵抗変化素子１０５の抵抗変化層１０７をフォーミングさせるための電圧の方向が、電流制御素子１１２の電流駆動能力が小さい方向と同一である。さらに、抵抗変化素子１０５の抵抗変化層１０７を高抵抗状態から低抵抗状態へと変化させるための電圧の方向が、電流制御素子の電流駆動能力が大きい方向と同一になる。
　以上より、抵抗変化素子１０５に対するＨＲ化方向のフォーミング動作において、第１の配線１０１を基準として第２の配線１１９に正の電圧を印加すると、電流制御素子１１２には、より電流が流れにくい方向に電圧が印加されるため、電流制御素子１１２により、フォーミング時の急速な電流変動を抑制することができる。よって、抵抗変化素子１０５を安定にフォーミング動作をすることが可能な、抵抗変化型の不揮発性記憶素子および不揮発性記憶装置を実現することができる。
　［５－８．不揮発性記憶装置の構成］
　図６は、本実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図６に示すように、不揮発性記憶装置２００は、メモリ本体部２０１と、外部入力されるアドレス信号を受け付け、所定のアドレスを選択指示するアドレス入力回路２０８と、外部入力される制御信号を受け付け、メモリ本体部２０１の動作を制御する制御回路２０９とを備えている。
　メモリ本体部２０１は、メモリセルアレイ１０と、行選択回路２０３と、列選択回路２０４と、書き込み回路２０５と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを備えている。
　メモリセルアレイ１０は、ｍ×ｎ個（ｍ、ｎは自然数。図６では２行２列の４ビット分のみ図示）のメモリセルＭｉｊ（ｉ≦ｍ、ｊ≦ｎなる自然数。以下同じものは省略）が、行方向（図６のＸ方向）および列方向（図６のＹ方向）にマトリクス状に配列されている。上述したように、メモリセルＭｉｊは、抵抗変化素子Ｒｉｊの一端が電流制御素子Ｄｉｊの一端に、抵抗変化素子Ｒｉｊの他端がビット線ＢＬｊに、電流制御素子Ｄｉｊの他端がワード線ＷＬｉに、夫々接続されている。
　尚、図６において、ビット線ＢＬ１～ＢＬｎは、図１に示す第１の配線１０１に対応し、ワード線ＷＬ１～ＷＬｍは、図１に示す第２の配線１１９に対応し、メモリセルＭｉｊは、図１に示すメモリセル１１に対応し、抵抗変化素子Ｒｉｊは、図１に示す抵抗変化素子１０５に対応し、電流制御素子Ｄｉｊは、図１に示す電流制御素子１１２に対応している。
　行選択回路２０３は、制御回路２０９からの指示に基づき、読み出し動作または通常の書き込み動作において、ワード線ＷＬ１～ＷＬｍを択一的に選択する。
　列選択回路２０４は、制御回路２０９からの指示に基づき、読み出し動作または通常の書き込み動作において、ビット線ＢＬ１～ＢＬｎを択一的に選択する。
　データ入出力回路２０７は、書き込み動作時において、データ入力信号Ｄｉｎを受け付け、書き込み回路２０５に出力する。また、読み出し動作時は、読み出し回路２０６からの出力信号を出力信号Ｄｏｕｔとして、不揮発性記憶装置２００の外部に出力する。
　書き込み回路２０５は、ビット線ＢＬ１～ＢＬｎを駆動するための第１ＬＲ化回路２０５ａ１および第２ＨＲ化回路２０５ａ２と、第１ＬＲ化回路２０５ａ１と列選択回路２０４との間の経路に設けられ、ＬＲ化方向に電圧を印加したときにメモリセルＭｉｊに流れる電流を制限する電流制限回路２０５ｂ１と、ワード線ＷＬ１～ＷＬｍを駆動するための第２ＬＲ化回路２０５ｃ２および第１ＨＲ化回路２０５ｃ１を有している。
　書き込み回路２０５は、本実施の形態では、データ入力信号Ｄｉｎがデータ“０”を示す場合に、選択されたメモリセルＭｉｊの抵抗変化素子Ｒｉｊに対し、低抵抗化書き込みを行う。より具体的には、書き込み回路２０５は、低抵抗化書き込みを行うときに、第１ＬＲ化回路２０５ａ１によりビット線ＢＬｊをハイレベルに駆動し、第２ＬＲ化回路２０５ｃ２によりワード線ＷＬｉをロウレベルに駆動する。
　また、書き込み回路２０５は、データ入力信号Ｄｉｎがデータ“１”を示す場合に、選択されたメモリセルＭｉｊの抵抗変化素子Ｒｉｊに対し、高抵抗化書き込みを行う。より具体的には、書き込み回路２０５は、高抵抗化書き込みを行うときに、第１ＨＲ化回路２０５ｃ１によりワード線ＷＬｉをハイレベルに駆動し、第２ＨＲ化回路２０５ａ２によりビット線ＢＬｊをロウレベルに駆動する。
　なお、電流制限回路２０５ｂ１は、列選択回路２０４等の周辺回路、ビット線ＢＬ１～ＢＬｎ等の配線が接続され、容量負荷が大きくなるため、抵抗変化素子Ｒｉｊの電流変動に対する追随性は、一般的に、電流制御素子Ｄｉｊより低くなる。このため、電流制限回路２０５ｂ１は、可能な限りメモリセルアレイ１０に近い位置に配置することが望ましい。
　このように構成すれば、電流制限回路２０５ｂ１により、低抵抗化書き込みに伴う電流変化を抑制することが可能となる。尚、電流制限回路２０５ｂ１の電流制限値を制御することにより、低抵抗時の抵抗値を制御できることは、国際公開第２０１０／１１９６７１号（特許文献）に詳述されている通りである。なお、図６において、電流制限回路２０５ｂ１は、ＬＲ化回路１（２０５ａ１）の直近に配置しているが、国際公開第２０１０／１１９６７１号（特許文献）にあるように、ＬＲ化回路２（２０５ｃ２）の直近、もしくは行選択回路２０３、列選択回路２０４の内部に設けても良い。
　［５－９．不揮発性記憶装置の製造方法］
　図７Ａ～図７Ｇは、本実施の形態の不揮発性記憶装置の製造方法における各工程を示す断面図である。
　図７Ａに示すように、先ず、トランジスタや他の配線などが形成されている基板１００上に、所望のマスクを用いて第１の配線１０１を形成する。
　さらに、図７Ｂに示すように、第１の配線１０１を被覆するように、基板１００の全面に第１の層間絶縁層１０２を形成する。さらに、第１の層間絶縁層１０２を貫通して第１の配線１０１に達するコンタクトホール（開口）を形成し、該コンタクトホールに、タングステンを主成分とする充填材を埋め込むことにより、第１のコンタクトプラグ１０３および第２のコンタクトプラグ１０４を形成する。
　さらに、図７Ｃに示すように、第１の層間絶縁層１０２上に、タンタル窒化物で構成される下部電極材料層、酸素不足度の大きい酸素不足型のタンタル酸化物で構成される第１の抵抗変化材料層、第１の抵抗変化材料層よりも酸素不足度の小さい酸素不足型のタンタル酸化物で構成される第２の抵抗変化材料層、および、イリジウムで構成される上部電極材料層をこの順で成膜する。第１の抵抗変化材料層および第２の抵抗変化材料層は、本実施の形態では、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタリングで成膜することができる。第２の抵抗変化材料層は、第１の抵抗変化材料層の表面をプラズマ酸化して形成しても良いし、Ｔａ２Ｏ５ターゲットを用いたＴａ２Ｏ５スパッタ、ＣＶＤ法やＡＬＤ法等、他の方法で成膜しても良い。
　さらに、第１のコンタクトプラグ１０３の上端面が被覆されかつ第２のコンタクトプラグ１０４の上端面が露出するように、所望のマスクを用いてパターニングし、抵抗変化素子１０５の下部電極１０６、第１の抵抗変化層１０７ａおよび第２の抵抗変化層１０７ｂで構成される抵抗変化層１０７、上部電極１０８を形成する（第１工程に相当）。
　さらに、図７Ｄに示すように、抵抗変化素子１０５を被覆するように第１の層間絶縁層１０２の全面に、第２の層間絶縁層１０９を形成する。さらに、第２の層間絶縁層１０９を貫通して抵抗変化素子１０５の上部電極１０８に達するコンタクトホール（開口）及び第２の層間絶縁層１０９を貫通して第２のコンタクトプラグ１０４に達するコンタクトホール（開口）を形成する。前者のコンタクトホールにタングステンを主成分とする充填材を埋め込むことにより、第３のコンタクトプラグ１１０を形成する。後者のコンタクトホールにタングステンを主成分とする充填材が埋め込むことにより、第４のコンタクトプラグ１１１を形成する。
　さらに、図７Ｅに示すように、第２の層間絶縁層１０９上にタンタル窒化物（ＴａＮ）で構成される第１電極材料層、シリコンあるいは窒素不足型の窒化シリコンで構成される半導体材料層、タングステンで構成される第２電極材料層がこの順に成膜される。ここで、第１電極材料の仕事関数をφ１、第２電極材料の仕事関数をφ２、半導体層の電子親和力をχｓとすると、χｓ＜φ２＜φ１と成るよう構成される。その後、第３のコンタクトプラグ１１０の上端面が被覆されかつ第４のコンタクトプラグ１１１の上端面が露出するように、所望のマスクでパターニングし、電流制御素子１１２の第１電極１１３、半導体層１１４、第２電極１１５を形成する（第２工程に相当）。
　さらに、図７Ｆに示すように、電流制御素子１１２を被覆するように第２の層間絶縁層の全面に第３の層間絶縁層１１６を形成する。さらに、第３の層間絶縁層１１６を貫通して電流制御素子１１２の第２電極１１５に達するコンタクトホール（開口）及び第３の層間絶縁層１１６を貫通して第４のコンタクトプラグ１１１に達するコンタクトホール（開口）を形成する。前者のコンタクトホールにタングステンを主成分とする充填材を埋め込むことにより、第５のコンタクトプラグ１１７を形成する。後者のコンタクトホールにタングステンを主成分とする充填材を埋め込むことにより、第６のコンタクトプラグ１１８を形成する。
　さらに、図７Ｇに示すように、第３の層間絶縁層１１６上に、配線材料を堆積し、所望のマスクを用いてパターニングすることにより、第５のコンタクトプラグ１１７の上端面を被覆するように第２の配線１１９を、第６のコンタクトプラグ１１８の上端面を被覆するように引き出し配線１２０を形成する。
　さらに、図示しないが、図６に示すメモリセルアレイ１０および周辺回路（行選択回路２０３、列選択回路２０４、書き込み回路２０５、読み出し回路２０６、データ入出力回路２０７、アドレス入力回路２０８および制御回路２０９）を形成した後、メモリセルＭｉｊに対し、第２の極性の電圧を印加するフォーミング工程を実行する。これにより、メモリセルＭｉｊを構成する抵抗変化素子Ｒｉｊ（図１の抵抗変化素子１０５）の抵抗値が、高抵抗状態より高い抵抗値をもつ第１の抵抗状態から、高抵抗状態に遷移し、通常の書き込み動作が可能になる。
　以上のような製造方法とすることにより、ＨＲ化方向のフォーミング時に、良好に電流を制限できる不揮発性記憶装置（抵抗変化型不揮発性記憶装置）を実現することができる。本実施の形態では、メモリセル内に電流制御素子を設けるので、電流の急激な変化に対して良好に追従できる。
　なお、基板表面に垂直な方向において、上記製造方法では、まず抵抗変化素子１０５を形成し、その上に電流制御素子１１２を形成したが、まず電流制御素子１１２を形成し、その上に抵抗変化素子１０５を形成しても良い。
　また、抵抗変化素子１０５は、上部電極１０８から下部電極１０６に向かって書き込み電流を流す時高抵抗化し、下部電極１０６から上部電極１０８に向かって書き込み電流を流す時低抵抗化するよう上部電極１０８の標準電極電位を、抵抗変化層を構成する金属及び下部電極１０６の標準電極電位のいずれよりも大きくなるよう構成したが、基板表面に垂直な方向において上下逆の構成としてもよい。その場合、電流制御素子１１２も基板表面に垂直な方向において上下逆の構成とする。
　［６．実施の形態２］
　実施の形態２に係る不揮発性記憶装置（抵抗変化型不揮発性記憶装置）について、図８を基に説明する。
　本実施の形態の不揮発性記憶装置が、実施の形態１の不揮発性記憶装置と異なる点は、書き込み回路２０５に、さらに、ＨＲ化方向の電圧（第２極性の電圧、高抵抗化書き込み時の印加電圧）を印加した場合に、メモリセルに流れる電流を制限する電流制限回路２０５ｂ２が設けられている点である。
　図８は、本実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図８に示すように、本実施の形態の不揮発性記憶装置２００は、メモリ本体部２０１と、外部入力されるアドレス信号を受け付け、所定のアドレスを選択指示するアドレス入力回路２０８と、外部入力される制御信号を受け付け、メモリ本体部２０１の動作を制御する制御回路２０９とを備えている。尚、アドレス入力回路２０８と制御回路２０９の構成は、実施の形態１と同じである。
　メモリ本体部２０１は、メモリセルアレイ１０と、行選択回路２０３と、列選択回路２０４と、書き込み回路２０５と、読み出し回路２０６と、データ入出力回路２０７とを備えている。尚、書き込み回路２０５以外の構成、即ち、メモリセルアレイ１０、行選択回路２０３、列選択回路２０４、読み出し回路２０６およびデータ入出力回路２０７の構成は、実施の形態１と同じである。
　本実施の形態の書き込み回路２０５は、ビット線ＢＬ１～ＢＬｎを駆動するための第１ＬＲ化回路２０５ａ１および第２ＨＲ化回路２０５ａ２と、第１ＬＲ化回路２０５ａ１と列選択回路２０４との間の経路に設けられ、ＬＲ化方向に電圧を印加したときにメモリセルに流れる電流を制限する電流制限回路２０５ｂ１と、ワード線ＷＬ１～ＷＬｍを駆動するための第２ＬＲ化回路２０５ｃ２および第１ＨＲ化回路２０５ｃ１とに加え、第２ＨＲ化回路２０５ａ２と列選択回路２０４との間の経路に設けられ、ＨＲ化方向に電圧を印加したときにメモリセルＭｉｊに流れる電流を制限する電流制限回路２０５ｂ２を有している。尚、第１ＬＲ化回路２０５ａ１、第２ＨＲ化回路２０５ａ２、電流制限回路２０５ｂ１、第２ＬＲ化回路２０５ｃ２および第１ＨＲ化回路２０５ｃ１の構成は、実施の形態１と同じである。
　このように構成すれば、通常動作において、低抵抗化書き込みを行うときは、電流制限回路２０５ｂ１により、抵抗変化素子Ｒｉｊに流れる電流を制限でき、ＨＲ化方向のフォーミング動作、もしくは、高抵抗化書き込みを行うときは、電流制限回路２０５ｂ２により、抵抗変化素子Ｒｉｊに流れる電流を制限できる。
　本実施の形態では、電流制限回路２０５ｂ１と電流制限回路２０５ｂ２は、電流制限値が、同じ値に設定されている。具体的には、電流制限値は、電流制御素子Ｄｉｊの耐電流未満の値であって、抵抗変化素子Ｒｉｊが高抵抗状態に変化するときに必要な電流値に設定されている。
　本実施の形態では、ＨＲ化方向のフォーミング動作において、電流制限回路２０５ｂ２の電流制限値を電流制御素子Ｄｉｊの破壊限界電流未満に設定し、メモリセルＭｉｊに流れる電流が、電流制御素子Ｄｉｊ（図１の電流制御素子１１２）の破壊限界電流を超過するのを防止できる。これにより、ＨＲ化方向のフォーミング動作時における電流制御素子Ｄｉｊの破壊防止、さらには、信頼性の低下防止を図ることができる。
　さらに、本実施の形態では、電流制限回路２０５ｂ２の電流制限値を、抵抗変化素子１０５を高抵抗化する時に必要な電流（＜破壊限界電流）に設定すると、フォーミング動作時に抵抗変化素子の抵抗値が高抵抗状態の抵抗値近傍になるため、過度に抵抗値が下がるのを防止することができる。これは、フォーミング動作時に、抵抗変化素子Ｒｉｊ（図１の抵抗変化素子１０５）の抵抗値が通常動作時の低抵抗状態未満の値に遷移するのを防止し、抵抗値が低抵抗状態未満の値に遷移することにより高抵抗化書き込みが行えなくなるのを防止するためである。この場合、電流制限回路２０５ｂ２は通常動作時の高抵抗化時にも動作するよう構成してもよいし、フォーミング時のみ働くよう構成してもよい。
　さらに、本実施の形態では、ＬＲ化方向の電圧が印加された場合に電流を制限する電流制限回路２０５ｂ１の電流制限値（＜抵抗変化素子１０５を高抵抗化する時に必要な電流）とＨＲ化方向の電圧が印加された場合に電流を制限する電流制限回路２０５ｂ２の電流制限値と、を同じ値に設定すると、フォーミング動作時に、抵抗変化素子の抵抗値が高抵抗状態の抵抗値よりも高い抵抗値になるため、過度に抵抗値が下がるのを防止することができる。尚、本発明で用いている双方向型の抵抗変化素子の場合、図４Ａに示したように、高抵抗化時と低抵抗化時とで、概ね同一の電流が必要とされるため、通常動作時の高抵抗化時には、低抵抗化時の電流よりも大きい電流が必要とされるため、電流制限回路２０５ｂ２は、フォーミング動作時のみ働くよう構成される。
　［７．実施の形態の変形例］
　なお、上記実施の形態１および実施の形態２では、抵抗変化層１０７を構成する抵抗変化材料として、酸素不足型のタンタル酸化物を用いたが、これに限るものではない。抵抗変化材料としては、酸素不足型の他の金属酸化物を用いてもよい。酸素不足型の他の金属酸化物としては、例えば、ハフニウム酸化物やジルコニウム酸化物を用いても構わない。ハフニウム酸化物を用いる場合には、ハフニウム酸化物の組成をＨｆＯｘとすると、少なくとも０＜ｘ＜２．０としてもよい。さらに、０．９≦ｘ≦１．６程度としてもよい。また、ジルコニウム酸化物を用いる場合には、ジルコニウム酸化物の組成をＺｒＯｘとすると、少なくとも０＜ｘ＜２．０としてもよい。さらに、０．９≦ｘ≦１．４程度としてもよい。このような組成範囲とすることにより、安定した抵抗変化動作を実現することができる。
　さらに、抵抗変化素子１０５は、抵抗変化層１０７を積層構造としたものでもよい。すなわち、抵抗変化層１０７は、第１の金属酸化物で構成される第１の抵抗変化層と第２の金属酸化物で構成される第２の抵抗変化層の積層構造で構成されていても良い。ここで、第２の抵抗変化層は、第１の抵抗変化層より酸素不足度が小さく、膜厚は薄くてもよい。
　例えば、タンタル酸化物を用いた場合、第１のタンタル酸化物層（組成：ＴａＯｘ）と第２のタンタル酸化物層（組成：ＴａＯｙ）の積層構造で構成される。ここで、０＜ｘ＜２．５、およびｘ＜ｙを満足してもよい。さらに、第２のタンタル酸化物層（ＴａＯｙ）が上部電極に接しており、膜厚が１ｎｍ以上８ｎｍ以下であり、かつ、０．８≦ｘ≦１．９および２．１≦ｙを満足してもよい。尚、第１のタンタル酸化物層は、例えば、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法により成膜できる。また、第２のタンタル酸化物層は、例えば、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法により成膜できる。
　積層構造の抵抗変化層にハフニウム酸化物を用いる場合には、第１のハフニウム酸化物層（組成：ＨｆＯｘ）と第２のハフニウム酸化物層（組成：ＨｆＯｙ）の積層構造で構成される。ここで、０＜ｘ＜２．０、およびｘ＜ｙを満足してもよい。さらに、第２のハフニウム酸化物層（ＨｆＯｙ）が上部電極に接しており、膜厚が３ｎｍ以上４ｎｍ以下であり、かつ、０．９≦ｘ≦１．６および１．８＜ｙを満足してもよい。尚、第１のハフニウム酸化物層は、例えば、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする反応性スパッタリング法で生成できる。また、第２のハフニウム酸化物層は、例えば、アルゴンガスと酸素ガスのプラズマにより、第１のハフニウム酸化物層の表面を暴露することにより成膜できる。
　積層構造の抵抗変化層にジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層（組成：ＺｒＯｘ）と第２のジルコニウム酸化物層（組成：ＺｒＯｙ）の積層構造で構成される。ここで、０＜ｘ＜２．０、およびｘ＜ｙを満足してもよい。さらに、第２のジルコニウム酸化物層（ＺｒＯｙ）が上部電極に接しており、膜厚が１ｎｍ以上５ｎｍ以下であり、かつ、０．９≦ｘ≦１．４および１．９＜ｙを満足してもよい。尚、第１のジルコニウム酸化物層は、例えば、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする反応性スパッタリング法により成膜できる。また、第２のジルコニウム酸化物層は、例えば、アルゴンガスと酸素ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより成膜できる。
　また、抵抗変化層１０７を積層構造とする場合において、第１の抵抗変化層となる第１金属酸化物を構成する第１金属と、第２の抵抗変化層となる第２金属酸化物を構成する第２金属とは、異なる金属を用いてもよい。この場合、第２金属酸化物は、第１金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。
　さらに、抵抗変化層１０７には、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
　また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
　以上、半導体記憶装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性素子及びその製造方法も、本発明に含まれる。
　本発明の抵抗変化型不揮発性記憶装置は、高い信頼性と安定した書き換え特性とを有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性メモリ装置として有用である。
１０　　　メモリセルアレイ
１１　　　メモリセル
１００　　基板　
１０１　　第１の配線
１０２　　第１の層間絶縁層
１０３　　第１のコンタクトプラグ
１０４　　第２のコンタクトプラグ
１０５　　抵抗変化素子
１０６　　下部電極
１０７　　抵抗変化層
１０８　　上部電極
１０９　　第２の層間絶縁層
１１０　　第３のコンタクトプラグ
１１１　　第４のコンタクトプラグ
１１２　　電流制御素子
１１３　　第１電極
１１４　　半導体層
１１５　　第２電極
１１６　　第３の層間絶縁層
１１７　　第５のコンタクトプラグ
１１８　　第６のコンタクトプラグ
１１９　　第２の配線
１２０　　引き出し配線
２００　　不揮発性記憶装置
２０１　　メモリ本体部
２０３　　行選択回路
２０４　　列選択回路
２０５　　書き込み回路
２０５ａ１　第１ＬＲ化回路
２０５ａ２　第２ＨＲ化回路
２０５ｂ１　電流制限回路
２０５ｂ２　電流制限回路
２０５ｃ１　第１ＨＲ化回路
２０５ｃ２　第２ＬＲ化回路
２０６　　読み出し回路
２０７　　データ入出力回路
２０８　　アドレス入力回路
２０９　　制御回路
Ｒｉｊ　　抵抗変化素子
Ｄｉｊ　　電流制御素子
Ｍｉｊ　　メモリセル

Claims (7)

  1. 　第１の極性の第１の電圧が印加された場合に、低抵抗状態に遷移し、前記第１の極性とは逆の第２の極性の第２の電圧が印加された場合に、前記低抵抗状態より抵抗値の高い高抵抗状態に遷移する抵抗変化素子と、
    　絶対値が０より大きく所定の電圧値より小さい任意の値である第１の値であって、極性が前記第１の極性である電圧を印加したときに流れる電流を第１の電流とし、絶対値が前記第１の値であって、極性が前記第２の極性である電圧を印加したときに流れる電流を第２の電流とするとき、前記第１の電流が前記第２の電流より大きくなる電流制御素子と、を直列に接続してなる複数のメモリセルと、
    　互いに交差する複数の第１信号線および複数の第２信号線と、
    　前記複数のメモリセルの各々を前記複数の第１信号線と前記複数の第２信号線との各交差部に配置し、各交差部に配置されたメモリセルの一端を前記第１信号線に接続し、他端を前記第２信号線に接続してなるメモリセルアレイと、
    　前記複数のメモリセルに前記複数の第１信号線および前記複数の第２信号線を介して印加される両極性の電圧を発生する書き込み回路と、を備える
    　抵抗変化型不揮発性記憶装置。
  2. 　前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを前記低抵抗状態に変化させる方向の電流を制限する第１の電流制限回路を備える
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 　前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを前記低抵抗状態に変化させる方向の電流を制限する第１の電流制限回路と、
    　前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを前記高抵抗状態に変化させる方向の電流を制限する第２の電流制限回路とを備える
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  4. 　前記第２の電流制限回路の電流制限値は、前記電流制御素子の耐電流未満である
    　請求項３に記載の抵抗変化型不揮発性記憶装置。
  5. 　前記第２の電流制限回路の電流制限値は、前記抵抗変化素子が前記高抵抗状態に変化する時に必要な電流値である
    　請求項３に記載の抵抗変化型不揮発性記憶装置。
  6. 　前記第１の電流制限回路の電流制限値は、前記第２の電流制限回路の電流制限値と等しい
    　請求項３に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記書き込み回路は、前記複数のメモリセルの形成後、通常の書き込み動作の実行前に、前記複数のメモリセルに対し、絶対値が前記第２の電圧より大きい前記第２の極性の電圧を印加するフォーミング動作を行う
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
     
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