JP2014175419A - 電流制御素子、不揮発性記憶素子、不揮発性記憶装置および電流制御素子の製造方法 - Google Patents

Abstract

【課題】電流制御素子を微細化した場合であっても高い電流駆動能力と良好なオフ特性の両立を実現し得る電流制御素子を提供する。
【解決手段】上部電極２０６と、下部電極２０１と、上部電極２０６および下部電極２０１間に挟まれた電流抑制層２０５とを備え、電流抑制層２０５は、第１の電流抑制層２０２と第２の電流抑制層２０３と第３の電流抑制層２０４とがこの順に積層され、第１の電流抑制層２０２と第３の電流抑制層２０４は、酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成され、第２の電流抑制層２０３は金属酸化物または半導体酸化物で構成され、第２の電流抑制層２０３のエネルギー障壁の高さは、第１の電流抑制層２０２および第３の電流抑制層２０４のエネルギー障壁の高さより低い。
【選択図】図１

Description

本発明は、電流制御素子、抵抗変化素子と電流制御素子とで構成される不揮発性記憶素子、複数の不揮発性記憶素子を備える高集積化に適したクロスポイント型の不揮発性記憶装置及び電流制御素子の製造方法に関する。特に、本発明は、極性の異なる電気パルスを印加してデータを書き込むときに抵抗変化素子に流れる電流を制御する電流制御素子に関するものである。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される不揮発性記憶装置の大規模化、高集積化、高速化が急速に進んでおり、またその用途も急速に拡大している。その中でも、フラッシュメモリに代表されるような大記憶容量の不揮発性メモリの用途が急速に拡大している。そして、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶装置の研究開発が進んでいる。

抵抗変化素子は、例えば、金属酸化物で構成される材料により構成される薄膜を有している。この薄膜に電気パルスを印加すると、その電気抵抗値が変化し、かつ、その変化した後の電気抵抗値が保存される。従って、この薄膜の高抵抗状態と低抵抗状態とを、それぞれ、例えば２値データの“１”と“０”とに対応させると、抵抗変化素子に２値データを記憶させることが可能になる。

また、２値をとる抵抗変化素子においては、同一の極性で大きさの異なる電圧の電気パルスを印加することにより抵抗値が変化する抵抗変化素子（いわゆるユニポーラ型の抵抗変化素子）と、異なる極性の電気パルスの印加により抵抗値が変化する抵抗変化素子（いわゆるバイポーラ型の抵抗変化素子）とがある。

一般に、ユニポーラ型の抵抗変化素子は、低抵抗状態から高抵抗状態に遷移させる（いわゆるリセット）時の書き込み時間が、高抵抗状態から低抵抗状態に遷移させる（いわゆるセット）時の書き込み時間よりも長いという特性を有する。これに対し、バイポーラ型の抵抗変化素子では一般に、セットおよびリセットともに短い時間で書き込みが可能であることから、高速動作に優れている。

バイポーラ型の抵抗変化素子の一例として、酸素含有率の異なる遷移金属酸化物を積層して抵抗変化層に用いた不揮発性記憶装置が提案されている。例えば、特許文献１においては、酸素含有率の高い抵抗変化層とその抵抗変化層に接触する電極との界面で酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。

上記した従来の抵抗変化素子は、下部電極と抵抗変化層と上部電極とを有して構成される。このような抵抗変化素子が二次元状もしくは三次元上に配置されて、メモリアレイを構成している。各々の抵抗変化素子においては、抵抗変化層は第１の抵抗変化層と第２の抵抗変化層の積層構造で構成され、かつ第１の抵抗変化層及び第２の抵抗変化層は同種の遷移金属酸化物で構成される。第２の抵抗変化層を形成する遷移金属酸化物の酸素含有率は、第１の抵抗変化層を形成する遷移金属酸化物の酸素含有率より高い。このような構造とすることで、抵抗変化素子に電圧を印加した場合には、酸素含有率が高く、より高い抵抗値を示す第２の抵抗変化層にほとんどの電圧が印加されることになる。また、この界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極と第２の抵抗変化層との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。この抵抗変化素子では、抵抗変化が開始される状態へ遷移させるために、初期（製造後、読み書き動作をさせる前）に抵抗変化素子に電圧を印加し、第２の抵抗変化層にフィラメントを形成するための初期化（ブレイク）を行う必要がある。

複数のワード線と複数のビット線とを、互いに接触しないように平面視において交差（立体交差）させ、立体交差部のそれぞれに抵抗変化素子を配設した記憶装置が、クロスポイント型の不揮発性記憶装置である。クロスポイント型の不揮発性記憶装置では、例えば、抵抗変化素子にデータを書き込む際に、選択されたセル以外のセルを流れる迂回電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）が発生する。抵抗変化素子に書き込まれたデータを読み出す際に、選択されたセルを流れる電流と迂回電流は、ビット線電流としてビット線デコーダへと流れ、デコーダ内のトランジスタで選択されたセルの書込み状態を判別するために用いられる。ビット線を流れる電流値が同じであっても、迂回電流が大きい場合には選択されたセルを流れる電流が相対的に小さくなり、迂回電流が小さい場合には選択されたセルを流れる電流が大きくなる。従って、前者の場合には選択されたセルを流れる電流が小さいことから、抵抗変化素子の書込みが不十分となる。このため、迂回電流を小さくし、選択されるセルを流れる電流を確保する必要がある。また、迂回電流が流れることにより、選択されたセル以外の抵抗変化素子の抵抗状態が変化してしまうという障害（以下、この障害を「書込みディスターブ」という）が生じ、これを防止しなければならない。以上の理由により、クロスポイント型の不揮発性記憶装置においては、各セルに抵抗変化素子と直列に電流制御素子を配設する必要がある。

高速動作に優れているバイポーラ型の抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置の場合、抵抗変化素子へのデータ書き込みに２つの異なる極性の電気パルスが用いられる。このため、電流制御素子には、正負いずれの電圧に対しても非線形な（つまり、電圧の絶対値が低い領域（低電圧領域）では抵抗値が大きく、電圧の絶対値が高い領域（高電圧領域）では抵抗値が小さい）電流特性が求められる。このような特性を備える素子としては、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属）ダイオード、或いは、バリスタ等の二端子素子が知られている。

例えば、特許文献２には、不揮発性記憶素子の各々が、抵抗変化素子と、抵抗変化素子に対して直列に接続された電流制御素子との直列回路により構成されている不揮発性記憶素子アレイが開示されている。電流制御素子は、対向する一対の電極の間に電流抑制層を配設するＭＩＭダイオードあるいはＭＳＭダイオードである。

また、非特許文献１には、対向する電極間の電流抑制層が金属酸化物の３層構造で構成された電流制御素子と抵抗変化素子とを直列に接続し、メモリアレイ回路を構成したクロスポイント型の不揮発性記憶装置が開示されている。

国際公開第２００８／１４９４８４号 国際公開第２０１０／３２４７０号

Ｗｏｏｔａｅ． Ｌｅｅ，２０１２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ，ｐ３７−３８

しかしながら、前述した従来の電流制御素子には、以下の様な課題がある。

大記憶容量の不揮発性記憶装置を実現するためには、抵抗変化素子と電流制御素子とで構成される不揮発性記憶素子を微細化し、メモリセルの面積を縮小することが有効な手段の一つである。

電流制御素子は、クロスポイント型の不揮発性記憶装置に特有の課題である迂回電流を低減し（つまり、優れたオフ特性を有し）、かつ抵抗変化素子の書込み動作に必要な電流を供給し（つまり、高い電流駆動能力を有し）なければならない。

電流制御素子は、電流抑制層を通過する電荷量に応じて電流が変動する。このため、素子の微細化に伴って、電流抑制層の面積が縮小し、駆動電流が減少する。

一方、抵抗変化素子は、抵抗変化素子内に形成された微小なフィラメント領域で動作するため、書込み電流は抵抗変化素子の寸法に依存しない。つまり、抵抗変化素子と電流制御素子とでは、素子寸法の縮小に対する各々の挙動が異なる。

図１０は、電流制御素子の最大駆動電流と抵抗変化素子の書込み電流（縦軸の「電流（Ａ．Ｕ．）」）の素子寸法（横軸の「素子寸法（μｍ）」）への依存性を示す特性図である。素子寸法の縮小に伴い、電流制御素子の最大駆動電流（破壊電流）が小さくなり、抵抗変化素子の書込み電流との差が減少することがわかる。従って、クロスポイント型の不揮発性記憶素子を微細化していき、抵抗変化素子の書込み電流が電流制御素子の最大駆動電流を超えると、電流制御素子が破壊してしまう。また、一般的に最大駆動電流の高い材料を電流抑制層に用いた場合には、電流制御素子のリーク電流が増加（つまり、オフ特性が劣化）するため、クロスポイント型の不揮発性記憶装置に特有の課題である迂回電流を防止する事ができない。

本発明は、電流制御素子を微細化した場合に生じる従来技術の課題である高い電流駆動能力と良好なオフ特性の両立を実現し得る電流制御素子、その電流制御素子を含む不揮発性記憶素子、その不揮発性記憶素子を備えるクロスポイント型の不揮発性記憶装置等を提供することを目的とする。

上記目的を達成するために、本発明に係る電流制御素子の一つの形態は、極性が正および負の電気パルスが印加された時に流れる電流を制御する電流制御素子であって、上部電極と、下部電極と、前記上部電極および前記下部電極間に挟まれた電流抑制層とを備え、前記電流抑制層は、第１の電流抑制層と第２の電流抑制層と第３の電流抑制層とがこの順に積層され、前記第１の電流抑制層と前記第３の電流抑制層とは、酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成され、前記第２の電流抑制層は、金属酸化物または半導体酸化物で構成され、前記上部電極または前記下部電極のエネルギー準位を基準として、前記第２の電流抑制層のエネルギー障壁の高さは、前記第１の電流抑制層および前記第３の電流抑制層のエネルギー障壁の高さより低い。

また、上記目的を達成するために、本発明に係る不揮発性記憶素子の一つの形態は、極性が正および負の電気パルスが印加されることによりその電気抵抗値が可逆的に変化する不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続され、前記抵抗変化素子に前記電気パルスを印加した時に流れる電流を制御する電流制御素子とを備え、前記電流制御素子は、上記電流制御素子である。

また、上記目的を達成するために、本発明に係る不揮発性記憶装置の一つの形態は、複数のビット線と、前記複数のビット線の各々と立体交差する複数のワード線と、複数の不揮発性記憶素子とを備え、前記複数の不揮発性記憶素子は、上記不揮発性記憶素子であり、前記複数の不揮発性記憶素子は、前記複数のビット線と前記複数のワード線とが立体交差する各々の交点に配設され、該各々の交点において、前記不揮発性記憶素子の一端が当該交点を形成する前記ビット線に、前記不揮発性記憶素子の他端が当該交点を形成する前記ワード線に、各々接続されている。

また、上記目的を達成するために、本発明に係る電流制御素子の製造方法の一つの形態は、半導体基板上に下部電極を形成する工程と、前記下部電極上に酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される第１の電流抑制層を形成する工程と、前記第１の電流抑制層上に前記第１の電流抑制層の表面を酸化させずに金属酸化物または半導体酸化物で構成される第２の電流抑制層を形成する工程と、前記第２の電流抑制層上に酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される第３の電流抑制層を形成する工程と、前記第３の電流抑制層上に上部電極を形成する工程とを有し、前記上部電極または前記下部電極のエネルギー準位を基準として、前記第２の電流抑制層のエネルギー障壁の高さは、前記第１の電流抑制層および前記第３の電流抑制層のエネルギー障壁の高さより低い。

本発明によれば、電流制御素子を微細化しても、高い駆動電流と良好なオフ特性を両立できる電流制御素子、その電流制御素子を含む不揮発性記憶素子、その不揮発性記憶素子を備えるクロスポイント型の不揮発性記憶装置等が実現される。これにより、電流制御素子と抵抗変化素子の直列接続で構成される不揮発性記憶素子の微細化が可能となり、大記憶容量のクロスポイント型の不揮発性記憶装置を実現することができる。

したがって、不揮発性記憶装置を備える電子機器が普及してきた今日において、本発明の実用的意義は極めて高い。

本発明の実施の形態１における電流制御素子の断面図 （ａ）は各種電流制御素子の電流―電圧特性図、（ｂ）は本発明の実施の形態１における電流制御素子のエネルギー障壁の高さを示す図 本発明の実施の形態１における電流制御素子のＴｉＯ_２／ＳｉＮ_ｘ積層膜における酸素濃度の深さ方向分布（ＳＩＭＳ分析結果） 本発明の実施の形態１における電流制御素子の製造方法を示す断面図 本発明の実施の形態２における不揮発性記憶素子の断面図 本発明の実施の形態２における不揮発性記憶素子の製造方法を示す断面図 本発明の実施の形態３における不揮発性記憶装置の回路構成を示す図 本発明の実施の形態３における電流制御素子の電流−電圧特性を模式的に示す特性図 本発明の実施の形態３における書込み電圧の印加動作を示す模式図 抵抗変化素子の書き換え電流と電流制御素子の駆動電流の素子寸法への依存を表す特性図 単層および積層で構成される電流抑制層を有する電流制御素子の電流―電圧特性図 （ａ）は電流抑制層が単層で構成された電流制御素子の断面図、（ｂ）は電流抑制層が３層で構成された電流制御素子の断面図 （ａ）は電流抑制層が単層で構成された電流制御素子のエネルギー障壁の高さ、（ｂ）は電流抑制層が３層（ＴａＯ_ｘ／ＴｉＯ_２／ＴａＯ_ｘ）で構成された電流制御素子のエネルギー障壁の高さ 電流抑制層が３層（ＴａＯ_ｘ／ＴｉＯ_２／ＴａＯ_ｘ）で構成された電流制御素子におけるＴｉＯ_２／ＴａＯ_ｘ積層膜における酸素濃度の深さ方向分布（ＳＩＭＳ分析結果）

（本発明に至った知見）
以下、本発明の詳細を説明する前に、本発明者らが実験によって得た新たな知見について説明する。なお、図１〜図３および図１１〜図１４を参照しながら当該知見について説明するが、これは後述の本発明の実施の形態を理解するための一助とするものである。したがって、本発明はこれらの図面およびその説明に限定されない。

図１１は、電流抑制層が金属酸化物の単層および積層で構成される電流制御素子の電流―電圧特性図を示す。図１１で示す特性図の一点鎖線は、電流抑制層がチタン酸化物（ＴｉＯ_２）の単層で構成される電流制御素子の電流―電圧特性、破線は電流抑制層がチタン酸化物とタンタル酸化物の３層（ＴａＯ_ｘ／ＴｉＯ_２／ＴａＯ_ｘ）で構成される電流制御素子の電流―電圧特性である。

図１２の（ａ）、図１２の（ｂ）は、それぞれ、図１１で示した各々の電流制御素子の断面図を示す。つまり、図１２の（ａ）は、下部電極４００と上部電極４１０との間にＴｉＯ_２で構成される単層の電流抑制層４０１を備える電流制御素子の断面図を示す。図１２の（ｂ）は、下部電極４００と上部電極４１０との間にタンタル酸化物（ＴａＯ_ｘ）で構成される第１の電流抑制層４０２、チタン酸化物（ＴｉＯ_２）で構成される第２の電流抑制層４０３、タンタル酸化物（ＴａＯ_ｘ）で構成される第３の電流抑制層４０４の３層で構成される電流抑制層４０５を備える電流制御素子の断面図を示す。

図１１の一点鎖線から明らかな様に、電流抑制層がＴｉＯ_２の単層の電流制御素子の場合、電流制御素子の駆動電流は高く、素子破壊は見られない。つまり、クロスポイント型の不揮発性記憶素子を構成する電流制御素子が必要とする要件の一つである、抵抗変化素子の書き換え電流に必要な高い駆動電流能力を有していると言える。しかし、低電圧領域の電流（いわゆるオフリーク電流）も大きく、電流制御素子が必要とするもう一つの要件である、良好なオフ特性を満足することができない。

一方、図１１の破線から明らかなように、第２の電流抑制層として高い電流駆動能力を有するＴｉＯ_２膜、第１の電流抑制層および第３の電流抑制層としてＴａＯ_ｘ膜で構成された３層の電流抑制層を備える電流制御素子の場合は、ＴｉＯ_２膜の単層の電流抑制層を備える電流制御素子に比べ、低電圧領域のリーク電流を３桁以上も低減でき、クロスポイント型の不揮発性記憶素子の迂回電流を十分に防止する事ができる。しかし、最大駆動電流（素子の破壊電流）も減少することから、素子を微細化した場合には、抵抗変化素子の書込み動作に必要な駆動電流を供給する事ができない。

そこで、発明者らは、金属酸化物の３層で構成された電流抑制層４０５を備えた電流制御素子において、最大駆動電流（素子の破壊電流）が減少する原因と低電圧領域におけるリーク電流が改善するメカニズムについて解明を試みた。

図１３の（ａ）および図１３の（ｂ）は、それぞれ、図１２の（ａ）、図１２の（ｂ）で示した各々の電流制御素子のエネルギー障壁の高さを表す模式図である。ここで示すエネルギー障壁の高さは、電流制御素子の電流―電圧特性の温度特性を取得し、リチャードソン・プロットから算出した値である。

図１３の（ａ）で示す様に、電流抑制層４０１がＴｉＯ_２の単層で構成される電流制御素子の場合、電極からのエネルギー障壁（電極のエネルギー準位を基準とするエネルギー障壁）の高さは０．１７（ｅＶ）であった。一方、図１３の（ｂ）で示した様に、電流抑制層４０５が３層（ＴａＯ_ｘ／ＴｉＯ_２／ＴａＯ_ｘ）で構成される電流制御素子の場合、電極からのエネルギー障壁の高さは０．３７（ｅＶ）となり、電流抑制層４０１がＴｉＯ_２の単層で構成される電流制御素子よりも高くなる。そして、電流抑制層４０５が３層で構成される電流制御素子の場合、それぞれのエネルギー障壁（電極のエネルギー準位を基準とするエネルギー障壁）の高さは、第１の電流抑制層４０２および第３の電流抑制層４０４に比べ、第２の電流抑制層４０３の方が低くなる。この結果、電流抑制層４０５の膜厚方向のエネルギー障壁の高さは凹型（ｈ１（＞０）の高さの領域、ｈ２（０＜ｈ２＜ｈ１）の高さの領域、および、ｈ１（＞０）の高さの領域がこの順で繋がった形状）を形成する。ここで、下部電極４００および上部電極４１０を構成する窒化タンタル（ＴａＮ）と、第１の電流抑制層４０２および第３の電流抑制層４０４を構成するＴａＯ_ｘの仕事関数は、それぞれ４．６（ｅＶ）、４．２（ｅＶ）であり、両者の仕事関数の差は上述した電流抑制層４０５のエネルギー障壁の高さと一致する。つまり、低電圧領域におけるリーク電流は、電極から見た電流抑制層のエネルギー障壁の高さに依存する。

図１４は、図１２の（ｂ）に示された電流抑制層が３層（ＴａＯ_ｘ／ＴｉＯ_２／ＴａＯ_ｘ）で構成された電流制御素子におけるＴｉＯ_２／ＴａＯ_ｘ積層膜における酸素濃度の深さ分布を示す。縦軸は、酸素濃度比を示し、横軸は、深さ（ｎｍ）を示す。酸素濃度の計測については、ＳＩＭＳ分析法で行い、電流制御素子を形成する際のプロセス温度に相当するアニール（４００℃、５分）前後で値を比較した。実線および破線は、それぞれ、アニール前およびアニール後における酸素濃度を示す。図１４から明らかなように、アニール後は、ＴｉＯ_２膜中の酸素原子がＴａＯ_ｘ膜へと拡散し、その界面（ＴｉＯ_２膜とＴａＯ_ｘ膜との界面）に酸化物層が形成されている。これは、タンタルとチタンのイオン化傾向が近く、共に酸化されやすい特性を有した金属のためである。そして、図１１の破線で示した電流抑制層の最大駆動電流（素子の破壊電流）の減少は、界面に形成される酸化物層によって引き起こされたと推測される。つまり、酸化物層の形成によって電流抑制層の抵抗値が増大し、電流抑制層に流れ得る最大電流（つまり、最大駆動電流、あるいは、素子の破壊電流）が減少したと予測される。

この様に、本発明者らは、電極からのエネルギー障壁の高さが凹型の電流抑制層を採用することにより、最大駆動電流（素子の破壊電流）の大きい金属酸化物でも低電圧領域のリーク電流が低減できる（つまり、オフ特性を向上できる）事を見出した。しかし、金属酸化物からの酸素原子の拡散により、金属酸化物と接する界面に予期せぬ酸化物層が形成され、電流制御素子の最大駆動電流が減少するという新たな課題が発生した。

そこで本発明者らは、３層の電流抑制層で構成された電流制御素子の課題について鋭意検討し、以下に示す新たな知見を得た。

図２の（ａ）は、異なる３種類の電流抑制層を備える３種類の電流制御素子の電流―電圧特性を示す。ここでは、図１１に示された２種類の電流制御素子の電流―電圧特性に、新たな種類の電流制御素子の電流―電圧特性（実線）が追記されている。実線は、金属酸化物と酸素を含有しない半導体化合物とを積層した３層の電流制御層からなる電流制御素子の電流―電圧特性を示す。具体的には、窒素含有シリコン（ＳｉＮ_ｘ）で構成される第１の電流抑制層２０２および第３の電流抑制層２０４と、ＴｉＯ_２で構成される第２の電流抑制層２０３とを積層した３層の電流抑制層２０５を備える電流制御素子である。

図２の（ａ）から明らかな様に、電流抑制層がＳｉＮ_ｘ／ＴｉＯ_２／ＳｉＮ_ｘの３層で構成される電流制御素子の場合（実線）は、電流抑制層がＴｉＯ_２の単層で構成される電流制御素子の場合（一点鎖線）に比べ、低電圧領域におけるリーク電流が大幅に低減される。さらに、電流抑制層がＴａＯ_ｘ／ＴｉＯ_２／ＴａＯ_ｘの３層で構成される電流制御素子の場合（破線）に比べ、電流制御素子の最大駆動電流（素子の破壊電流）が増加する。

図２の（ｂ）は、ＳｉＮ_ｘ／ＴｉＯ_２／ＳｉＮ_ｘの３層で構成される電流抑制層２０５における、電極からのエネルギー障壁（電極（図１の上部電極２０６および下部電極２０１）のエネルギー準位を基準とするエネルギー障壁）の高さを表す図である。ここで示した電極からのエネルギー障壁の高さは、図２の（ａ）で示した電流―電圧特性の温度依存を取得し、リチャードソン・プロットから算出した。図２の（ｂ）から明らかなように、電極から見た（電極のエネルギー準位を基準とする）電流抑制層のエネルギー障壁の高さは、０．２５（ｅＶ）であり、図１３の（ａ）で示したＴｉＯ_２の単層で構成される電流抑制層のエネルギー障壁の高さ（０．１７ｅＶ）に比べ、高い値を示す。つまり、ＳｉＮ_ｘ／ＴｉＯ_２／ＳｉＮ_ｘ構造の３層で構成される電流抑制層２０５は、膜厚方向のエネルギー障壁の高さが凹型となっている。従って、ＴｉＯ_２の単層に比べ、リーク電流を低減する（オフ特性を向上させる）ことが可能となる。

図３は、図１に示されるような、電流抑制層がＳｉＮ_ｘ／ＴｉＯ_２／ＳｉＮ_ｘの３層で構成される電流制御素子において、ＴｉＯ_２膜とＳｉＮ_ｘ膜とにおける酸素濃度の深さ方向分布を示す。図３では、ＴｉＯ_２膜はチタン酸化物、ＳｉＮ_ｘ膜は窒素含有シリコンと記載している。酸素濃度は、ＳＩＭＳ分析法で行い、電流制御素子を形成する際のプロセス温度に相当するアニール（４００℃、５分）の前後で値を比較した。実線および破線は、それぞれ、アニール前およびアニール後における酸素濃度を示す。図３から明らかな様に、アニールの前後で酸素濃度の深さ方向分布にほとんど変化は見られず、ＳｉＮ_ｘ膜によって、ＴｉＯ_２膜中の酸素原子の拡散が抑制されていることがわかる。これは、チタンに比べ、シリコンは、イオン化傾向は小さく、酸化され難い特性を有するためである。従って、アニールによって酸素原子が拡散し易い状況が生じても、シリコンが酸化されることがない。

以上の様に、金属酸化物を含む３層で構成される電流抑制層において、金属酸化物と接する界面にイオン化傾向の小さい金属または半導体を配設することで、界面での酸化物層の形成を防止でき、電流制御素子の最大駆動電流（破壊電流）を向上させる事ができた。

以上の様に、本発明者らは、金属酸化物を含む３層で構成される電流抑制層においては、金属酸化物と接する界面の酸化物層の形成を抑制し、かつ電流抑制層の膜厚方向のエネルギー障壁の高さを凹型にする事によって、クロスポイント型の不揮発性記憶素子の電流制御素子に不可欠な２つの要件である、高い電流駆動能力（高い最大駆動電流）と良好なオフ特性の両立が可能である事を見出した。

本発明は、上述した金属酸化物を含む３層で構成される電流抑制層を備えた電流制御素子の電流―電圧特性、温度特性から求めたエネルギー障壁の高さおよび酸素濃度分析に基づいて着想され、完成されたものである。

より詳しくは、本発明に係る電流制御素子の一形態は、極性が正および負の電気パルスが印加された時に流れる電流を制御する電流制御素子であって、上部電極と、下部電極と、前記上部電極および前記下部電極間に挟まれた電流抑制層とを備え、前記電流抑制層は、第１の電流抑制層と第２の電流抑制層と第３の電流抑制層とがこの順に積層され、前記第１の電流抑制層と前記第３の電流抑制層とは、酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成され、前記第２の電流抑制層は、金属酸化物または半導体酸化物で構成され、前記上部電極または前記下部電極のエネルギー準位を基準として、前記第２の電流抑制層のエネルギー障壁の高さは、前記第１の電流抑制層および前記第３の電流抑制層のエネルギー障壁の高さより低い。

これにより、電流抑制層を構成する第１の電流抑制層と第３の電流抑制層とは酸素を含有しない金属等で構成されるので、第１の電流抑制層および第３の電流抑制層と第２の電流抑制層との界面における酸化物層の形成が抑制され、高い電流駆動能力が実現される。さらに、上部電極または下部電極のエネルギー準位を基準として、第２の電流抑制層のエネルギー障壁の高さは第１の電流抑制層および第３の電流抑制層のエネルギー障壁の高さより低いので、電流抑制層の膜厚方向のエネルギー障壁の高さが凹型となり、良好なオフ特性が実現される。

ここで、前記第１の電流抑制層および前記第３の電流抑制層のイオン化傾向は、前記第２の電流抑制層のイオン化傾向より小さくてもよい。

これにより、イオン化傾向の小さな金属は酸化され難いことから、第１の電流抑制層および第３の電流抑制層と第２の電流抑制層との界面における酸化物層の形成がさらに抑制され、さらに高い電流駆動能力が実現される。

また、前記第２の電流抑制層は、前記上部電極および前記下部電極より仕事関数が小さくてもよい。

これにより、下部電極２０１および上部電極２０６に対してエネルギー障壁を形成でき、確実に整流作用が生じる。

また、前記第１の電流抑制層および前記第３の電流抑制層は、それぞれ、前記下部電極および前記上部電極と接し、前記下部電極のエネルギー準位を基準とする前記第１の電流抑制層のエネルギー障壁の高さ、および、前記上部電極のエネルギー準位を基準とする前記第３の電流抑制層のエネルギー障壁の高さは、０．５ｅＶより小さくてもよい。

これにより、電流制御素子と接続される抵抗変化素子への書込み動作に要する電流を供給するための電圧が高くなってしまうことが回避される。

また、前記第１の電流抑制層と前記第３の電流抑制層とは、同じ材料で構成されてもよい。

これにより、電流制御素子に、極性の異なる電気パルスを印加しても、絶対値の等しい駆動電流を抵抗変化素子へ供給する事ができ、ヒステリシス特性が生じない。したがって、バイポーラ型の抵抗変化素子の電流制御素子に必要な正負対称の電流―電圧特性が得られる。

なお、第２の電流抑制層の材料として、前記第２の電流抑制層は、バナジウム、チタン、タンタル、タングステン、ニッケル、および、シリコンのいずれかの酸化物で構成されてもよい。さらに、第１の電流抑制層および第３の電流抑制層の材料として、前記第１の電流抑制層および前記第３の電流抑制層は、バナジウム、チタン、タンタル、タングステン、ニッケル、および、シリコンのいずれかを含んでもよい。

また、本発明は、極性が正および負の電気パルスが印加されることによりその電気抵抗値が可逆的に変化する不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続され、前記抵抗変化素子に前記電気パルスを印加した時に流れる電流を制御する電流制御素子とを備え、前記電流制御素子は、上記電流制御素子である、不揮発性記憶素子として実現してもよい。

さらに、本発明は、複数のビット線と、前記複数のビット線の各々と立体交差する複数のワード線と、複数の不揮発性記憶素子とを備え、前記複数の不揮発性記憶素子は、上記不揮発性記憶素子であり、前記複数の不揮発性記憶素子は、前記複数のビット線と前記複数のワード線とが立体交差する各々の交点に配設され、該各々の交点において、前記不揮発性記憶素子の一端が当該交点を形成する前記ビット線に、前記不揮発性記憶素子の他端が当該交点を形成する前記ワード線に、各々接続されている、不揮発性記憶装置として実現してもよい。

さらに、本発明は、半導体基板上に下部電極を形成する工程と、前記下部電極上に酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される第１の電流抑制層を形成する工程と、前記第１の電流抑制層上に前記第１の電流抑制層の表面を酸化させずに金属酸化物または半導体酸化物で構成される第２の電流抑制層を形成する工程と、前記第２の電流抑制層上に酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される第３の電流抑制層を形成する工程と、前記第３の電流抑制層上に上部電極を形成する工程とを有し、前記上部電極または前記下部電極のエネルギー準位を基準として、前記第２の電流抑制層のエネルギー障壁の高さは、前記第１の電流抑制層および前記第３の電流抑制層のエネルギー障壁の高さより低い、電流制御素子の製造方法として実現してもよい。

このとき、前記第２の電流抑制層を形成する工程では、前記第１の電流抑制層の表面を大気に曝露せず、不活性ガスを用いて前記第２の電流抑制層を前記第１の電流抑制層上に堆積してもよい。

これにより、第２の電流抑制層を形成する際に第１の電流抑制層の表面が酸化されることによる電流駆動能力の低下が防止される。

以下、本発明に係る電流制御素子、不揮発性記憶素子、不揮発性記憶装置および電流制御素子の製造方法の実施の形態について、図面を用いて、詳細に説明する。

なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

（実施の形態１）
以下、図面を参照しながら、本発明の実施の形態１に係る電流制御素子１０について説明する。

［電流制御素子の構成］
図１は、本発明の実施の形態１における電流制御素子１０の断面図を示す。この電流制御素子１０は、極性が正および負の電気パルスが印加された時に流れる電流を制御する電流制御素子であって、上部電極２０６と、下部電極２０１と、上部電極２０６および下部電極２０１間に挟まれた電流抑制層２０５とを備える。なお、本図には、電流制御素子１０の周辺の構成要素として、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３内に形成されたコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９内に形成された第２のコンタクトプラグ１１０、および、第２の配線１１１も併せて図示されている。

基板１００は、シリコン（Ｓｉ）等の半導体基板である。第１の配線１０１は、基板１００上に形成された配線である。第１の層間絶縁層１０２は、この基板１００上の第１の配線１０１を覆う５００〜１０００ｎｍ厚のシリコン酸化膜等で構成される層間絶縁層である。第１のコンタクトホール１０３は、この第１の層間絶縁層１０２を貫通して第１の配線１０１と電気的に接続されるコンタクトプラグ１０４のための直径５０〜３００ｎｍのコンタクトホールである。コンタクトプラグ１０４は、第１のコンタクトホール１０３の内部にタングステンを主成分として埋め込まれた導体である。

電流制御素子１０は、第１のコンタクトプラグ１０４を被覆するように形成されており、下部電極２０１と、上部電極２０６と、これらの下部電極２０１と上部電極２０６の間に配設された電流抑制層２０５とにより構成されている。電流抑制層２０５は、第１の電流抑制層２０２と、第２の電流抑制層２０３と、第３の電流抑制層２０４の３層がこの順で積層されて構成される。第１の電流抑制層２０２と第３の電流抑制層２０４とは、酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される。第２の電流抑制層２０３は、金属酸化物または半導体酸化物で構成される。ここで、上部電極２０６または下部電極２０１のエネルギー準位を基準として、第２の電流抑制層２０３のエネルギー障壁の高さは、第１の電流抑制層２０２および第３の電流抑制層２０４のエネルギー障壁の高さより低い。つまり、電流抑制層２０５の膜厚方向のエネルギー障壁の高さが凹型になっている。

より詳しくは、下部電極２０１および上部電極２０６は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属、または、これらの金属の混合物（合金）或いは積層構造物により構成される。或いは、これらの下部電極２０１および上部電極２０６は、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ_２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ_２、ＷＳｉＮ、ＲｕＯ_２、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＩｒＯ_２等の導電性を有する化合物、又は、これらの導電性を有する化合物の混合物或いは積層構造物により構成される。勿論、下部電極２０１および上部電極２０６を構成する材料は、これらの材料に限定されるわけではなく、電流抑制層２０５との間で形成されるエネルギー障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。

第１の電流抑制層２０２および第３の電流抑制層２０４は、Ｖ（バナジウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｓｉ（シリコン）のいずれかを含みかつ酸素を含有しない金属または金属化合物、Ｖ（バナジウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｓｉ（シリコン）のいずれかを含みかつ酸素を含有しない半導体または半導体化合物で構成される。

第２の電流抑制層２０３は、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｓｉのいずれかの金属酸化物または半導体酸化物で構成される。そして、第２の電流抑制層２０３の仕事関数は、第１の電流抑制層２０２および第３の電流抑制層２０４の仕事関数より大きい。言い換えると、電極からのエネルギー障壁の高さは、第１の電流抑制層２０２および第３の電流抑制層２０４より小さい。すなわち、第２の電流抑制層２０３は、上部電極２０６および下部電極２０１より仕事関数が小さい。電流抑制層２０５の膜厚方向のエネルギー障壁の高さは平面方向に見ると凹型を成す。これにより、良好なオフ特性が実現される。

また、第１の電流抑制層２０２および第３の電流抑制層２０４を構成する主成分の金属または半導体は、第２の電流抑制層２０３を構成する金属より、イオン化傾向が小さいことが望ましい。一般的に、イオン化傾向の大きな金属は、酸化され易い事が知られている。従って、第２の電流抑制層２０３よりイオン化傾向の小さな金属または半導体を第１の電流抑制層２０２および第３の電流抑制層２０４に用いることで、第２の電流抑制層２０３と接する界面における酸化物層の形成を抑制でき、これにより、界面酸化物層で生じる最大駆動電流の減少を抑制できる。つまり、高い電流駆動能力（高い最大駆動電流）が実現される。

更に、電流抑制層２０５を構成する第１の電流抑制層２０２、第２の電流抑制層２０３および第３の電流抑制層２０４の仕事関数は、いずれも下部電極２０１および上部電極２０６の仕事関数より小さいことが望ましい。これにより、第１の電流抑制層２０２、第２の電流抑制層２０３および第３の電流抑制層２０４は、下部電極２０１および上部電極２０６に対してエネルギー障壁を形成でき、整流作用が生じる。特に、第１の電流抑制層２０２と下部電極２０１との間、および第３の電流抑制層２０４と上部電極２０６との間で形成されるエネルギー障壁は、０．５ｅＶより小さいことが望ましい。より詳しくは、下部電極２０１のエネルギー準位を基準とする第１の電流抑制層２０２のエネルギー障壁の高さ、および、上部電極２０６のエネルギー準位を基準とする第３の電流抑制層２０４のエネルギー障壁の高さは、０．５ｅＶより小さいことが望ましい。エネルギー障壁が０．５ｅＶより大きい場合には、下部電極２０１および上部電極２０６から電流抑制層２０５へ流入する電流が小さくなる。したがって、抵抗変化素子の書込み動作に要する電流を供給するための電圧が高くなり、このような電流制御素子を用いた不揮発性記憶素子は低電圧動作が困難となる。

また更に、第１の電流抑制層２０２と第３の電流抑制層２０４とは同じ材料で構成される（つまり、同じ金属、同じ金属化合物、同じ半導体、または、同じ半導体化合物を用いる）事が望ましい。これにより、電流制御素子１０に、極性の異なる電気パルス（正および負の電気パルス）を印加しても、絶対値の等しい駆動電流を抵抗変化素子へ供給する事ができ、ヒステリシス特性が生じない。したがって、バイポーラ型の抵抗変化素子の電流制御素子に必要な正負対称の電流―電圧特性が得られる。

第２の層間絶縁層１０８は、電流抑制層２０５および第２のコンタクトプラグ１１０を被覆する、５００〜１０００ｎｍ厚のシリコン酸化膜等で構成される層間絶縁層である。第２のコンタクトホール１０９は、この第２の層間絶縁層１０８を貫通して、上部電極２０６と電気的に接続される第２のコンタクトプラグ１１０を設けるために形成され、その直径は５０〜３００ｎｍである。第２のコンタクトプラグ１１０は、第２のコンタクトホール１０９の内部にタングステンを主成分として埋め込まれた導体である。第２の配線１１１は、第２のコンタクトプラグ１１０を被覆するように、第２の層間絶縁層１０８上に形成された配線である。

なお、本発明に係る電流制御素子１０では、周辺の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は必須ではない。

上記の様に、金属酸化物で構成される第２の電流抑制層２０３と、酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または酸素を含有しない半導体化合物で構成される第１の電流抑制層２０２および第３の電流抑制層２０４の３層で電流抑制層２０５を構成し、かつ電流抑制層２０５の膜厚方向のエネルギー障壁の高さを凹型とすることにより、高い電流駆動能力と良好なオフ特性を有した電流制御素子１０を実現する事ができる。これにより、クロスポイント型の不揮発性記憶素子の微細化が可能となり、大記憶容量の不揮発性記憶装置を提供する事が出来る。

［電流制御素子の製造方法］
図４の（ａ）から図４の（ｇ）は本発明の実施の形態１における電流制御素子１０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態１の電流制御素子１０の要部の製造方法について説明する。

図４の（ａ）に示すように、第１の配線１０１を形成する工程において、トランジスタや下層配線などが形成されている基板１００上に、アルミニウム等で構成される４００〜６００ｎｍ厚の導電層を形成し、これをパターニングすることで第１の配線１０１を形成する。

次に、図４の（ｂ）に示すように、第１の層間絶縁層１０２を形成する工程において、第１の配線１０１を被覆するように基板１００上に絶縁層を形成し、この後に表面を平坦化することで５００〜１０００ｎｍ厚の第１の層間絶縁層１０２を形成する。第１の層間絶縁層１０２については、プラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ））またはｌｏｗ−ｋ材料を用いてもよい。

次に、図４の（ｃ）に示すように、第１のコンタクトホール１０３を形成する工程において、所望のマスクを用いてパターニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に至る一辺が５０〜３００ｎｍの第１のコンタクトホール１０３を形成する。ここで、第１の配線１０１の幅が第１のコンタクトホール１０３より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、本実施の形態では、第１の配線１０１の幅は第１のコンタクトホール１０３より大きな外形としている。

次に、図４の（ｄ）に示すように、第１のコンタクトプラグ１０４を形成する工程において、まず下層に密着層及び拡散バリアとして機能する各々５〜３０ｎｍ厚のＴｉ／ＴｉＮ層をスパッタ法で成膜した後、上層にコンタクトプラグの主たる構成要素となる２００〜４００ｎｍ厚のタングステン（Ｗ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｔｉｏｎ）法で成膜する。このとき、第１のコンタクトホール１０３は後に第１のコンタクトプラグ１０４となる積層構造の導電層（Ｗ／Ｔｉ／ＴｉＮ構造）で充填される。次に、第１のコンタクトプラグ１０４を形成する工程において、化学的機械研磨法（ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。

次に、図４の（ｅ）に示すように、電流抑制層２０５を形成する工程において、まず第１のコンタクトプラグ１０４を被覆するように、第１の層間絶縁層１０２上に下部電極２０１を形成する。下部電極２０１の成膜条件は、使用する電極材料等によって変わるが、例えば、窒化タンタル（ＴａＮ）を下部電極２０１の材料に用いる場合はＤＣマグネトロンスパッタ法を用い、タンタル（Ｔａ）ターゲットをアルゴン（Ａｒ）と窒素（Ｎ）の混合雰囲気の下で反応性スパッタリングを行い、厚さが２０〜１００ｎｍとなるよう成膜時間を調節する。さらに、下部電極２０１の主面上に、第１の電流抑制層２０２として、例えばＳｉＮ_ｘ膜を形成する。この成膜の際には、例えば、多結晶シリコンターゲットをＡｒと窒素との混合ガス雰囲気の下でスパッタする手法（いわゆる、反応性スパッタ法）を用いる。そして、典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（Ａｒと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとした上で、ＳｉＮ_ｘ膜の厚さが３〜３０ｎｍとなるよう成膜時間を調節する。ＳｉＮ_ｘ膜におけるｘの値は、多結晶シリコンで構成されるターゲットをスパッタリングする条件（Ａｒと窒素とのガス流量比等）を変えることにより、適宜変化させることが可能である。

続いて、第１の電流抑制層２０２の主面上に第２の電流抑制層２０３として、例えば酸化チタン（ＴｉＯ_２）膜を形成する。この成膜の際には、例えば、アナターゼ型の酸化チタンターゲットをＡｒガス雰囲気の下でスパッタする手法（いわゆる、高周波スパッタ法）を用いる。そして、典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、Ａｒガスの流量２０〜３００ｓｃｃｍとし、ＲＦパワーを２００〜１５００Ｗとした上で、ＴｉＯ_２膜の厚さが２〜３０ｎｍとなるよう成膜時間を調節する。第１の電流抑制層２０２から第２の電流抑制層２０３の形成までの間は、真空状態で保持することにより、大気暴露による第１の電流抑制層２０２の表面への自然酸化膜の形成が抑制できる。また、Ａｒガス等の不活性ガスで酸化チタンターゲットをスパッタリングすることにより、酸素ガスがチャンバー内へ導入されないため、第１の電流抑制層２０２の表面酸化を防止することができる。つまり、第２の電流抑制層２０３を形成する工程では、第１の電流抑制層２０２の表面を大気に曝露せず、不活性ガスを用いて第２の電流抑制層２０３を第１の電流抑制層２０２上に堆積する。これにより、第１の電流抑制層２０２の表面が酸化されることによる電流駆動能力の低下が防止される。

次に、第２の電流抑制層２０３の主面上に、第３の電流抑制層２０４として、例えば第１の電流抑制層２０２と同じＳｉＮ_ｘ膜を反応性スパッタ法で形成する。ＳｉＮ_ｘ膜の典型的な成膜条件として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとし、厚さは３〜３０ｎｍである。ここでは、第３の電流抑制層２０４と第１の電流抑制層２０２とが同じ半導体化合物の場合について示したが、第３の電流抑制層２０４は、第１の電流抑制層２０２と異なる金属、金属化合物、半導体または半導体化合物でも良い。

そして、電流抑制層２０５の主面上に、上部電極２０６として、例えば、窒化タンタル（ＴａＮ）を上部電極の材料に用いる場合は、ＤＣマグネトロンスパッタ法を用い、タンタル（Ｔａ）ターゲットをアルゴン（Ａｒ）と窒素（Ｎ）の混合雰囲気の下で反応性スパッタリングを行い、厚さが２０〜１００ｎｍの窒化タンタル膜となるよう成膜時間を調節する。

次に、図４の（ｆ）に示すように、電流制御素子１０を加工する工程において、マスクを用いて、電流制御素子１０をパターニングにより形成する。

最後に、図４の（ｇ）に示す様に、電流制御素子１０を被覆するように、５００〜１０００ｎｍ厚の第２の層間絶縁層１０８を形成し、図４の（ｂ）、図４の（ｃ）と同様の製造方法で、その第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆するように、第２の配線１１１を形成して、電流制御素子１０が完成する。

以上の製造方法により、第１の電流抑制層２０２と第２の電流抑制層２０３との界面、または第２の電流抑制層２０３と第３の電流抑制層２０４との界面に酸化物層が形成されない事から、電流制御素子１０の破壊電流耐性（つまり、最大駆動電流）を向上することができる。

（実施の形態２）
以下、図面を参照しながら、本発明の実施の形態２に係る不揮発性記憶素子２０について説明する。

［不揮発性記憶素子の構成］
図５は、本発明の実施の形態２における不揮発性記憶素子２０の断面図を示す。この不揮発性記憶素子２０は、極性が正および負の電気パルスが印加されることによりその電気抵抗値が可逆的に変化する不揮発性の抵抗変化素子３００と、抵抗変化素子３００と直列に接続され、抵抗変化素子３００に電気パルスを印加した時に流れる電流を制御する電流制御素子２００とを備える。電流制御素子２００は、実施の形態１における電流制御素子１０と同じ構成（上部電極２０６と、下部電極２０１と、上部電極２０６および下部電極２０１間に挟まれた電流抑制層２０５）を備える。図５から明らかなように、本実施の形態２の不揮発性記憶素子２０は、電流制御素子２００の上に抵抗変化素子３００を配置し、かつ、電流制御素子２００の上部電極と抵抗変化素子３００の下部電極を共有化して、電流制御素子２００と抵抗変化素子３００を一体化した構成である。なお、本図には、不揮発性記憶素子２０の周辺の構成要素として、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３内に形成されたコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９内に形成された第２のコンタクトプラグ１１０、および、第２の配線１１１も併せて図示されている。

図５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。図５では、電流制御素子２００の上部電極２０６の主面上に、抵抗変化層３０３（２０〜１００ｎｍ）と抵抗変化素子３００の上部電極３０４（膜厚：５〜１００ｎｍ）が形成されている。

抵抗変化層３０３は、電流制御素子２００の上部電極２０６と抵抗変化素子３００の上部電極３０４との間に介在され、電流制御素子２００の上部電極２０６と抵抗変化素子３００の上部電極３０４との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、電流制御素子２００の上部電極２０６と抵抗変化素子３００の上部電極３０４との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層３０３は、電流制御素子２００の上部電極２０６に接続される第１の抵抗変化層３０１と、抵抗変化素子３００の上部電極３０４に接続される第２の抵抗変化層３０２の少なくとも２層を積層して構成される。

第１の抵抗変化層３０１は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層３０２は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子３００の第２の抵抗変化層３０２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。

「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。

抵抗変化層３０３を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層３０３を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３０３の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３〜４ｎｍとしてもよい。

また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３０３の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜５ｎｍとしてもよい。

第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に電流制御素子２００の上部電極２０６と抵抗変化素子３００の上部電極３０４との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

また、第１の抵抗変化層３０１となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層３０２となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。

例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。

積層構造の抵抗変化層３０３における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。

つまり、第２の金属酸化物に接続される抵抗変化素子３００の上部電極３０４に、電流制御素子２００の上部電極２０６を基準にして正の電圧を印加したとき、抵抗変化層３０３中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

逆に、第２の金属酸化物に接続される抵抗変化素子３００の上部電極３０４に、電流制御素子２００の上部電極２０６を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。

酸素不足度がより小さい第２の金属酸化物に接続されている抵抗変化素子３００の上部電極３０４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び電流制御素子２００の上部電極２０６を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている電流制御素子２００の上部電極２０６は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

すなわち、抵抗変化素子３００の上部電極３０４の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、電流制御素子２００の上部電極２０６の標準電極電位Ｖ１との間には、Ｖ_ｒ２＜Ｖ_２、かつＶ_１＜Ｖ_２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。

上記の構成とすることにより、抵抗変化素子３００の上部電極３０４と第２の金属酸化物との界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

上記の構成により、電流制御素子２００と抵抗変化素子３００を同時に形成することができ、製造プロセスを簡素化する事ができる。

［不揮発性記憶素子の製造方法］
図６の（ａ）から図６の（ｃ）は本発明の実施の形態２における不揮発性記憶素子２０の要部の製造方法を示す断面図である。図６の（ａ）以前の工程は、図４の（ａ）〜図４の（ｅ）と同様であるので、説明を省略する。

図６の（ａ）に示すように、第１の抵抗変化層３０１と、第１の抵抗変化層３０１より酸素含有率の高い第２の抵抗変化層３０２とを形成する工程において、電流制御素子２００の上部電極２０６上に、金属酸化物で構成される第１の抵抗変化層３０１と第２の抵抗変化層３０２を形成する。ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で第１の抵抗変化層３０１を形成した。その酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩｃｍ、膜厚は２０〜１００ｎｍである。続いて、第１の抵抗変化層３０１と同様にして、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の抵抗変化層３０２を形成した。その酸素含有率は、６７〜７１ａｔｍ％、その抵抗率は１０^７ｍΩｃｍ以上、膜厚は２〜１０ｎｍである。ここで、電流制御素子２００と抵抗変化素子３００は、真空雰囲気中で連続形成することが望ましい。これは、電流制御素子２００の上部電極２０６の形成後に大気に曝露すると、上部電極２０６の表面に自然酸化層が形成され、寄生抵抗となり、不揮発性記憶素子２０の特性が変動する為である。

上部電極３０４については、貴金属（白金、イリジウム、パラジウムなど）で構成される導電層で形成する。

図６の（ｂ）以降の工程は、図４の（ｆ）〜図４の（ｇ）と同様であるため、説明を省略する。

以上の製造方法により、電流制御素子２００と抵抗変化素子３００を同時に形成でき、製造プロセスを簡素化する事ができる。

（実施の形態３）
以下、図面を参照しながら、本発明の実施の形態３に係る不揮発性記憶装置３０について説明する。

図７は、本発明の実施の形態３に係る不揮発性記憶装置３０の構成を模式的に示すブロック図である。尚、図７では、本発明に係る不揮発性記憶装置３０を説明するために必要となる構成要素のみを図示し、その他の構成要素は図示を省略している。

図７に示すように、本実施の形態に係る不揮発性記憶装置３０は、いわゆるクロスポイント型の不揮発性記憶装置であり、複数のビット線ＢＬ０〜ＢＬ３と、複数のビット線ＢＬ０〜ＢＬ３の各々と立体交差する複数のワード線ＷＬ０〜ＷＬ３と、複数の不揮発性記憶素子２０（実施の形態２における不揮発性記憶素子２０）とを備える。なお、本実施の形態では、この不揮発性記憶装置３０は、不揮発性記憶素子アレイ５００と、不揮発性記憶素子アレイ５００を駆動するための周辺回路（例えば、ビット線デコーダ５０４、読み出し回路５０５、ワード線デコーダ５０６および５０７）とを備えている。

ここで、実際の不揮発性記憶素子アレイは、通常、図示された本数よりも多い複数のビット線と複数のワード線とを有しているが、本明細書では、図７に示すように、不揮発性記憶素子アレイの構成を容易に理解可能とするため、４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３とを備える不揮発性記憶素子アレイ５００を例示する。

本実施の形態に係る不揮発性記憶素子アレイ５００では、４本のビット線ＢＬ０〜ＢＬ３と、４本のワード線ＷＬ０〜ＷＬ３とが、互いに直角に立体交差するように配設されている。そして、これらの４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３との立体交差部５１１の各々には、不揮発性記憶素子２０（いわゆる、メモリセル）が配設されている。換言すれば、本実施の形態に係る不揮発性記憶素子アレイ５００では、不揮発性記憶素子２０が４行４列のマトリクス状に配設されている。ここで、不揮発性記憶素子２０の各々は、抵抗変化素子３００と、この抵抗変化素子３００に対して直列に接続された電流制御素子２００との直列回路により構成されている。そして、この直列回路の一端および他端が、各々、その立体交差部５１１に対応するビット線ＢＬｎ（ＢＬ０〜ＢＬ３）およびワード線ＷＬｎ（ＷＬ０〜ＷＬ３）に接続されている。つまり、複数の不揮発性記憶素子２０は、複数のビット線ＢＬ０〜ＢＬ３と複数のワード線ＷＬ０〜ＷＬ３とが立体交差する各々の交点に配設され、該各々の交点において、不揮発性記憶素子２０の一端が当該交点を形成するビット線に、不揮発性記憶素子２０の他端が当該交点を形成するワード線に、各々接続されている。

そして、図７に示すように、４本のビット線ＢＬ０〜ＢＬ３の一端が、ビット線デコーダ５０４に接続されている。また、ビット線ＢＬ０〜ＢＬ３の他端が、読み出し回路５０５に接続されている。一方、４本のワード線ＷＬ０〜ＷＬ３の両端が、ワード線デコーダ５０６および５０７に接続されている。

かかる不揮発性記憶装置３０では、ビット線デコーダ５０４が、制御器（図示せず）からの指令に応じて、ビット線ＢＬ０〜ＢＬ３の中から少なくも一つを選択する。また、ワード線デコーダ５０６および５０７は、上記制御器からの指令に応じて、ワード線ＷＬ０〜ＷＬ３の中から少なくとも一つを選択する。そして、ビット線デコーダ５０４とワード線デコーダ５０６および５０７とは、上記制御器からの指令がデータの書き込み（以下、単に「書き込み」という）であるか、或いは、データの読み出し（以下、単に「読み出し」という）であるかに応じて、ビット線ＢＬ０〜ＢＬ３における選択されたビット線とワード線ＷＬ０〜ＷＬ３における選択されたワード線との間に、その電圧が所定の書き込み電圧Ｖｗである電気パルス（正確には、電圧パルス）、または、その電圧が所定の読み出し電圧Ｖｒである電気パルス（正確には、電圧パルス）が印加される。一方、読み出し時においては、読み出し回路５０５は、ビット線ＢＬ０〜ＢＬ３における選択されたビット線に流れる電流値を検出して、選択された不揮発性記憶素子（選択素子）２０に記憶されたデータを読み出し、これを上記制御器に向けて出力する。ここで、図７に示すビット線デコーダ５０４、読み出し回路５０５、ワード線デコーダ５０６および５０７等の周辺回路は、例えば、ＭＯＳＦＥＴにより構成される。

尚、本実施の形態では、電流制御素子２００を構成する下部電極２０１は、ワード線ＷＬ０〜ＷＬ３の何れかに接続されている。一方、抵抗変化素子３００の上部電極３０４は、ビット線ＢＬ０〜ＢＬ３の何れかに接続されている。

次に、本実施の形態に係る不揮発性記憶装置３０のより具体的な動作について、図面を参照しながら詳細に説明する。

図８は、本発明の実施の形態３に係る電流制御素子２００の電圧−電流特性を模式的に示す特性図である。尚、図８において、Ｖｗは書き込み電圧を示しており、Ｖｒは読み出し電圧を示している。

図８に示す電流制御素子２００の電圧−電流特性において、書き込み電圧Ｖｗは、その絶対値が臨界電圧（範囲Ａの下限電圧および範囲Ｂの上限電圧）の絶対値以上であって、抵抗変化素子３００の状態を低抵抗状態と高抵抗状態との間で遷移させるために十分な電圧であり、かつ、抵抗変化素子３００を破壊しない絶対値を有する電圧に設定される。本実施の形態では、書き込み電圧Ｖｗは、範囲Ａの上限電圧および範囲Ｂの下限電圧とされている。ここで、抵抗変化素子３００の状態は、例えば、正の電気パルスを印加すると低抵抗状態から高抵抗状態に遷移し、負の電気パルスを印加すると高抵抗状態から低抵抗状態に遷移する。

一方、図８に示す電流制御素子２００の電圧−電流特性において、読み出し電圧Ｖｒは、その絶対値が臨界電圧の絶対値以上であって、抵抗変化素子３００の状態を低抵抗状態と高抵抗状態との間で遷移させない絶対値を有する電圧に設定される。具体的には、本実施の形態では、読み出し電圧Ｖｒは、図８に示す範囲Ａおよび範囲Ｂに含まれる所定の電圧に設定される。

さて、図７に示す不揮発性記憶装置３０は、図示されない制御器によりその動作が制御される。即ち、この制御器から書き込み指令が不揮発性記憶装置３０に入力されると、ビット線デコーダ５０４は、書き込み指令により指定されたアドレスのビット線ＢＬ０〜ＢＬ３の何れかを選択する。一方、ワード線デコーダ５０６および５０７は、書き込み指令により指定されたアドレスのワード線ＷＬ０〜ＷＬ３の何れかを選択する。これにより、書き込むべき不揮発性記憶素子２０が選択される。そして、ビット線デコーダ５０４とワード線デコーダ５０６および５０７とは、協働して、選択されたビット線ＢＬ０〜ＢＬ３の何れかとワード線ＷＬ０〜ＷＬ３の何れかとの間に、書き込み指令により指定されたデータ（ここでは“１”または“０”）に対応する書き込み電圧Ｖｗの電気パルスを印加する。これにより、書き込み指令により指定されたアドレスの不揮発性記憶素子２０に、指定されたデータが書き込まれる。尚、書き込み電圧Ｖｗの具体的な印加動作については、後に詳細に説明する。

一方、上述の制御器から読み出し指令が不揮発性記憶装置３０に入力されると、ビット線デコーダ５０４は、読み出し指令により指定されたアドレスのビット線ＢＬ０〜ＢＬ３の何れかを選択する。一方、ワード線デコーダ５０６および５０７は、読み出し指令により指定されたアドレスのワード線ＷＬ０〜ＷＬ３の何れかを選択する。これにより、読み出すべき不揮発性記憶素子２０が選択される。そして、ビット線デコーダ５０４とワード線デコーダ５０６および５０７とは、協働して、選択されたビット線ＢＬ０〜ＢＬ３の何れかとワード線ＷＬ０〜ＷＬ３の何れかとの間に、所定の読み出し電圧Ｖｒの電気パルスを印加する。すると、読み出し回路５０５は、選択されたビット線ＢＬ０〜ＢＬ３の何れかに流れる電流を検出して、その検出した電流に基づき、選択された不揮発性記憶素子２０に記憶されているデータの値が“１”であるか“０”であるかを検知する。そして、読み出し回路５０５は、この検知した“１”または“０”の値を読み出しデータとして制御器に向け出力する。尚、読み出し電圧Ｖｒの具体的な印加動作については、後に説明する。

以下、書き込み電圧Ｖｗの具体的な印加動作、および、読み出し電圧Ｖｒの印加動作について、図面を参照しながら説明する。

図９は、本発明の実施の形態３に係る書き込み電圧の具体的な印加動作を示す模式図である。尚、以下の説明では、ビット線ＢＬ１とワード線ＷＬ１との立体交差部５１１に位置する不揮発性記憶素子２０が選択され、この選択された不揮発性記憶素子２０（以下、「選択素子」という。この選択素子は、図５に示す一つの不揮発性記憶素子２０に相当する）にデータを書き込む場合の動作を例に挙げて説明する。

図９において、縦線は、左から順に、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を表している。そして、それらのビット線の上端には、各ビット線に印加される電圧値が記載されている。一方、横線は、上から順に、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を表している。そして、それらのワード線の左端には、各ワード線に印加される電圧値が記載されている。

さて、図９では、この４行４列の不揮発性記憶素子アレイ５００を構成する、ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各立体交差部５１１に位置する各不揮発性記憶素子２０の両端における電圧差の絶対値が、縦線および横線の各交点に図形により示されている。従って、これを見れば、選択素子（ビット線ＢＬ１とワード線ＷＬ１との立体交差部５１１に位置する不揮発性記憶素子２０）以外の不揮発性記憶素子２０の両端における電位差の絶対値は全てＶｗ／２または０となっており、よって、選択素子へのデータの書き込み時に選択素子以外へのデータの書き込みは行われないことが分かる。

具体的には、本実施の形態では、ビット線デコーダ５０４が、電流制御素子に接続されるビット線ＢＬ１に書き込み電圧Ｖｗを印加する。また、ワード線デコーダ５０７が、電流制御素子に接続されるワード線ＷＬ１に電圧０を印加する。これにより、不揮発性記憶素子２０の電流制御素子２００が導通状態となる。すると、抵抗変化素子３００にはその抵抗状態の遷移に十分な電流が流れ、その結果、抵抗変化素子３００の抵抗値が高抵抗状態或いは低抵抗状態に遷移する。

一方、ビット線ＢＬ１は共通するが、ワード線ＷＬ１は共通しない列方向の他の不揮発性記憶素子２０（即ち、ビット線ＢＬ１と、ワード線ＷＬ０、ＷＬ２、ＷＬ３との各立体交差部５１１に位置する不揮発性記憶素子２０）は、ビット線およびワード線の内、ビット線のみが選択された形態となることから、半選択素子（ＢＬ選択）と呼ばれる。そして、これらの半選択素子（ＢＬ選択）に接続されるビット線ＢＬ１にはビット線デコーダ５０４により選択素子と同様に書き込み電圧Ｖｗが印加されるが、ワード線群（ワード線ＷＬ０、ＷＬ２、ＷＬ３）にはワード線デコーダ５０６および５０７がＶｗ／２の電圧を印加する。これにより、半選択素子（ＢＬ選択）の両端における電位差をＶｗ／２とする。

また、ワード線ＷＬ１は共通するが、ビット線ＢＬ１は共通しない行方向の他の不揮発性記憶素子２０（即ち、ワード線ＷＬ１とビット線ＢＬ０、ＢＬ２、ＢＬ３との立体交差部５１１に位置する不揮発性記憶素子２０）は、ビット線およびワード線の内、ワード線のみが選択された形態となるので、半選択素子（ＷＬ選択）と呼ばれる。そして、これらの半選択素子（ＷＬ選択）に接続されるワード線ＷＬ１にはワード線デコーダ５０７により選択素子と同様に電圧０が印加されるが、ビット線群（ビット線ＢＬ０、ＢＬ２、ＢＬ３）にはビット線デコーダ５０４がＶｗ／２の電圧を印加する。これにより、半選択素子（ＷＬ選択）の両端における電位差をＶｗ／２とする。

本実施の形態では、半選択素子の両端に印加されるＶｗ／２の電位差では、電流制御素子２００が遮断状態（電流制御素子２００に流れる電流が非常に小さい状態）となるよう設計される。そのため、半選択素子の抵抗変化素子３００には電流が殆ど流れない。従って、半選択素子の抵抗変化素子３００へのデータの書き込みは行われない。逆に言えば、本実施の形態では、半選択素子の両端に印加されるＶｗ／２の電位差では抵抗変化素子３００に非常に小さい電流しか流れないように書き込み電圧Ｖｗが設定されており、これにより、半選択素子におけるデータの書き込みが防止される。

また、非選択素子（即ち、ビット線ＢＬ０、ＢＬ２、ＢＬ３とワード線ＷＬ０、ＷＬ２、ＷＬ３との立体交差部５１１に位置する不揮発性記憶素子２０）の各々には、その両端にＶｗ／２の電圧が印加されるので、不揮発性記憶素子２０の両端に電位差は生じない。従って、これらの非選択素子では、抵抗変化素子３００へのデータの書き込みは行われない。これにより、半選択素子および非選択素子においてはデータの書き込みが行われず、選択素子のみにデータの書き込みを行うことが可能になる。即ち、書き込みディスターブを防止することが可能になる。

尚、データの読み出し動作の際、選択素子のビット線ＢＬ１には読み出し電圧Ｖｒが、ワード線ＷＬ１には電圧０が、各々印加される。また、この際、非選択素子には、データの書き込み動作の場合と同様にして、Ｖｒ／２の電圧が印加される。つまり、図９における書き込み電圧Ｖｗを読み出し電圧Ｖｒに置き換える。これにより、選択された不揮発性記憶素子２０からデータが読み出される。

本実施の形態によれば、不揮発性記憶素子２０へのデータの書き込みの際、データを書き込むべき抵抗変化素子には大きな絶対値の電圧が印加され、それ以外の抵抗変化素子には小さな絶対値の電圧が印加されるよう電気パルスの電圧を設定すると、データを書き込むべき抵抗変化素子には大電流が流れ、それ以外の抵抗変化素子には電流が流れないようになる。従って、金属酸化物材料を用いて抵抗変化素子を構成する場合でも、選択された記憶素子にはデータが確実に書き込まれ、それ以外の記憶素子にはデータは書き込まれない。

しかも、本発明に係る電流制御素子２００は、極性が正および負の何れの印加電圧に対しても絶対値が同じ電気抵抗特性を示すので、異なる極性の書き込み電気パルスを用いても、迂回電流が確実に抑制される。これにより、不揮発性記憶装置３０における書き込みディスターブの発生が確実に防止される。

以上のように、実施の形態１〜３によれば、電流制御素子を微細化した場合に生じる従来技術の課題である、高い電流駆動能力と良好なオフ特性の両立を実現し得る電流制御素子が実現される。あるいは、このような電流制御素子を備える不揮発性記憶素子、および、不揮発性記憶装置が実現される。つまり、電流制御素子と抵抗変化素子の直列接続で構成される不揮発性記憶素子の微細化が可能となり、大記憶容量のクロスポイント型の不揮発性記憶装置が実現される。

以上、本発明に係る電流制御素子、不揮発性記憶素子、不揮発性記憶装置、および、電流制御素子の製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される別の形態も、本発明の範囲内に含まれる。

たとえば、実施の形態２における不揮発性記憶素子２０では、電流制御素子２００の上部電極２０６は、抵抗変化素子３００の下部電極を兼ねていたが、これらの電極は、別個に形成されてもよい。また、この不揮発性記憶素子２０では、電流制御素子２００の上に抵抗変化素子３００が形成されたが、これとは逆に、抵抗変化素子３００の上に電流制御素子２００が形成されてもよい。

本発明に係る電流制御素子は、微細素子においても抵抗変化素子の書き換え動作に必要な高い駆動電流と迂回電流の防止に必要な高いオフ特性の両立を可能とし、これにより、大記憶容量のクロスポイント型の不揮発性記憶装置を提供する事を可能にし、産業上の利用可能性を十分に有している。

１０ 電流制御素子
２０ 不揮発性記憶素子
３０ 不揮発性記憶装置
１００ 基板
１０１ 第１の配線
１０２ 第１の層間絶縁層
１０３ 第１のコンタクトホール
１０４ コンタクトプラグ
１０８ 第２の層間絶縁層
１０９ 第２のコンタクトホール
１１０ 第２のコンタクトプラグ
１１１ 第２の配線
２００ 電流制御素子
２０１、４００ 下部電極（電流制御素子の下部電極）
２０２、４０２ 第１の電流抑制層
２０３、４０３ 第２の電流抑制層
２０４、４０４ 第３の電流抑制層
２０５、４０１、４０５ 電流抑制層
２０６、４１０ 上部電極（電流制御素子の上部電極）
３００ 抵抗変化素子
３０１ 第１の抵抗変化層
３０２ 第２の抵抗変化層
３０３ 抵抗変化層
３０４ 上部電極（抵抗変化素子の上部電極）
５００ 不揮発性記憶素子アレイ
５０４ ビット線デコーダ
５０５ 読み出し回路
５０６、５０７ ワード線デコーダ
５１１ 立体交差部

Claims (11)

1. 極性が正および負の電気パルスが印加された時に流れる電流を制御する電流制御素子であって、
   上部電極と、下部電極と、前記上部電極および前記下部電極間に挟まれた電流抑制層とを備え、
   前記電流抑制層は、第１の電流抑制層と第２の電流抑制層と第３の電流抑制層とがこの順に積層され、
   前記第１の電流抑制層と前記第３の電流抑制層とは、酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成され、
   前記第２の電流抑制層は、金属酸化物または半導体酸化物で構成され、
   前記上部電極または前記下部電極のエネルギー準位を基準として、前記第２の電流抑制層のエネルギー障壁の高さは、前記第１の電流抑制層および前記第３の電流抑制層のエネルギー障壁の高さより低い
   電流制御素子。
2. 前記第１の電流抑制層および前記第３の電流抑制層のイオン化傾向は、前記第２の電流抑制層のイオン化傾向より小さい請求項１に記載の電流制御素子。
3. 前記第２の電流抑制層は、前記上部電極および前記下部電極より仕事関数が小さい請求項１または２に記載の電流制御素子。
4. 前記第１の電流抑制層および前記第３の電流抑制層は、それぞれ、前記下部電極および前記上部電極と接し、
   前記下部電極のエネルギー準位を基準とする前記第１の電流抑制層のエネルギー障壁の高さ、および、前記上部電極のエネルギー準位を基準とする前記第３の電流抑制層のエネルギー障壁の高さは、０．５ｅＶより小さい請求項１から３のいずれかに記載の電流制御素子。
5. 前記第１の電流抑制層と前記第３の電流抑制層とは、同じ材料で構成される請求項１から４のいずれかに記載の電流制御素子。
6. 前記第２の電流抑制層は、バナジウム、チタン、タンタル、タングステン、ニッケル、および、シリコンのいずれかの酸化物で構成される請求項１から５のいずれかに記載の電流制御素子。
7. 前記第１の電流抑制層および前記第３の電流抑制層は、バナジウム、チタン、タンタル、タングステン、ニッケル、および、シリコンのいずれかを含む請求項１から６のいずれかに記載の電流制御素子。
8. 極性が正および負の電気パルスが印加されることによりその電気抵抗値が可逆的に変化する不揮発性の抵抗変化素子と、
   前記抵抗変化素子と直列に接続され、前記抵抗変化素子に前記電気パルスを印加した時に流れる電流を制御する電流制御素子と、
   を備え、
   前記電流制御素子は、請求項１から７のいずれかに記載の電流制御素子である
   不揮発性記憶素子。
9. 複数のビット線と、
   前記複数のビット線の各々と立体交差する複数のワード線と、
   複数の不揮発性記憶素子とを備え、
   前記複数の不揮発性記憶素子は、請求項８に記載の不揮発性記憶素子であり、
   前記複数の不揮発性記憶素子は、前記複数のビット線と前記複数のワード線とが立体交差する各々の交点に配設され、該各々の交点において、前記不揮発性記憶素子の一端が当該交点を形成する前記ビット線に、前記不揮発性記憶素子の他端が当該交点を形成する前記ワード線に、各々接続されている
   不揮発性記憶装置。
10. 半導体基板上に下部電極を形成する工程と、
    前記下部電極上に酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される第１の電流抑制層を形成する工程と、
    前記第１の電流抑制層上に前記第１の電流抑制層の表面を酸化させずに金属酸化物または半導体酸化物で構成される第２の電流抑制層を形成する工程と、
    前記第２の電流抑制層上に酸素を含有しない金属、酸素を含有しない金属化合物、酸素を含有しない半導体、または、酸素を含有しない半導体化合物で構成される第３の電流抑制層を形成する工程と、
    前記第３の電流抑制層上に上部電極を形成する工程とを有し、
    前記上部電極または前記下部電極のエネルギー準位を基準として、前記第２の電流抑制層のエネルギー障壁の高さは、前記第１の電流抑制層および前記第３の電流抑制層のエネルギー障壁の高さより低い
    電流制御素子の製造方法。
11. 前記第２の電流抑制層を形成する工程では、前記第１の電流抑制層の表面を大気に曝露せず、不活性ガスを用いて前記第２の電流抑制層を前記第１の電流抑制層上に堆積する請求項１０に記載の電流制御素子の製造方法。

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