JP5899474B2 - 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法 - Google Patents

不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法 Download PDF

Info

Publication number
JP5899474B2
JP5899474B2 JP2013533492A JP2013533492A JP5899474B2 JP 5899474 B2 JP5899474 B2 JP 5899474B2 JP 2013533492 A JP2013533492 A JP 2013533492A JP 2013533492 A JP2013533492 A JP 2013533492A JP 5899474 B2 JP5899474 B2 JP 5899474B2
Authority
JP
Japan
Prior art keywords
metal oxide
electrode
layer
nonvolatile memory
resistance change
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013533492A
Other languages
English (en)
Other versions
JPWO2013038647A1 (ja
Inventor
慎一 米田
慎一 米田
三河　巧
巧 三河
伊藤　理
理 伊藤
早川　幸夫
幸夫 早川
敦史 姫野
敦史 姫野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2013533492A priority Critical patent/JP5899474B2/ja
Publication of JPWO2013038647A1 publication Critical patent/JPWO2013038647A1/ja
Application granted granted Critical
Publication of JP5899474B2 publication Critical patent/JP5899474B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、電圧パルスの印加により、抵抗値が変化する抵抗変化型の不揮発性記憶素子およびそれを備えた不揮発性記憶装置に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、不揮発性記憶素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
抵抗変化材料を記憶部として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２つの抵抗値を明確に区別し、かつ低抵抗と高抵抗との間を高速に安定して変化させ、これら２つの抵抗値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
この不揮発性記憶素子の一例として、酸素不足度の異なる遷移金属酸化物を積層して抵抗変化層に用いた不揮発性記憶装置が提案されている。例えば、特許文献１においては、酸素不足度の低い抵抗変化層と接触する電極界面に酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。
上記した従来の不揮発性記憶素子は、下部電極と抵抗変化層と上部電極とを有して構成され、この不揮発性記憶素子が二次元状もしくは三次元上に配置されて、メモリセルアレイを構成している。各々の不揮発性記憶素子においては、抵抗変化層は第１の抵抗変化層と第２の抵抗変化層の積層構造で構成され、かつ第１及び第２の抵抗変化層は同種の遷移金属酸化物で構成される。第２の抵抗変化層を構成する遷移金属酸化物の酸素不足度は、第１の抵抗変化層を構成する遷移金属酸化物の酸素不足度より小さい。
このような構造とすることで、不揮発性記憶素子に電圧を印加した場合には、酸素不足度が小さく、より高い抵抗値を示す第２の抵抗変化層にほとんどの電圧が印加されることになる。また、第２の抵抗変化層の上部電極との界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極と第２の抵抗変化層との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
国際公開第２００８／１４９４８４号 国際公開第２００８／１２６３６５号
しかしながら、従来の不揮発性記憶素子では、不揮発性記憶素子を製造直後の初期状態から抵抗変化が安定して発現する動作状態に遷移させるために、初期ブレイクと呼ばれる処理が必要になることがある。初期ブレイクとは、初期状態にある不揮発性記憶素子に動作状態で抵抗変化を起こさせる電圧と比べて振幅がより大きな電圧を印加して、酸素不足度の小さい抵抗変化層の一部を局所的に短絡させる処理を言う。初期ブレイク処理において不揮発性記憶素子に印加する電圧を初期ブレイク電圧と呼ぶ。
初期ブレイク処理を必要とする不揮発性記憶素子では、初期ブレイク処理において不揮発性記憶素子に意図しない電気的な破壊が生じる可能性を低減し、かつ初期ブレイク処理を効率良く行うために、できるだけ低い電圧を印加して初期ブレイクを達成できることが望まれる。
また、不揮発性記憶装置の動作の制御性や安定性の観点から、不揮発性記憶装置に形成される複数の不揮発性記憶素子の抵抗変化特性が良好かつ均一であること（いわゆる、ばらつきが小さいこと）も、不揮発性記憶素子に同時に望まれる。
しかしながら、従来の不揮発性記憶装置には、これらの要望に対して未だ改善の余地が残されている。
本発明は、上記の要望に応えるべくなされたものであり、初期ブレイク電圧を低減するとともに抵抗変化特性を安定化できる不揮発性記憶素子、およびそのような不揮発性記憶素子を用いた不揮発性記憶装置を提供することを目的とする。
上記課題を解決するために、本発明に係る不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、酸素バリア性を有し、前記第１電極および前記第２電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、前記抵抗変化層及び前記側壁保護層を被覆するように形成された層間絶縁層と、を備え、前記第１の抵抗変化層は、第１の金属酸化物と、当該第１の金属酸化物の周囲に形成されかつ当該第１の金属酸化物よりも酸素不足度が小さい絶縁性の第３の金属酸化物とで構成され、前記第２の抵抗変化層は、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されており、前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆し、前記層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する。
本発明の不揮発性記憶素子によれば、前記第３の金属酸化物が前記第２の金属酸化物の平面方向、つまり、不揮発性記憶素子を流れる駆動電流の方向と交差する方向における最大面積を縮小させることにより、前記抵抗変化層のリーク電流を減少させ、前記第１の金属酸化物を流れる電流の密度が増加する。それにより、前記第１の金属酸化物の導電パスを容易に形成でき、初期ブレイク電圧が低減されることから、素子の低電圧での初期化が可能となる。
同時に、側壁保護層により、前記第３の金属酸化物の側壁が被覆されることにより、不揮発性記憶素子形成後の製造工程における層間絶縁層の成膜工程や熱処理工程によって、前記第３の金属酸化物に酸素が供給され、前記第３の金属酸化物が更に酸化されることやその酸化層のばらつきが増加することが原因である不揮発性記憶素子の抵抗変化特性の悪化及びばらつき増加を抑制することができる。
これらの特徴は、特に、メモリの微細化・大容量化に極めて大きな貢献をもたらす。
図１は、本発明の第１の実施の形態に係る不揮発性記憶装置の一構成例を示した断面図である。 図２Ａは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｂは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｃは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｄは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｅは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｆは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｇは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｈは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｉは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図２Ｊは、本発明の第１の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図３は、本発明の実施例及び比較例における抵抗変化層の側壁酸化量を比較したグラフである。 図４は、本発明の実施例に係る不揮発性記憶素子と比較例に係る不揮発性記憶素子に流れるＨＲ電流及びＬＲ電流の評価結果を比較したグラフである。 図５は、本発明の実施例に係る不揮発性記憶素子と比較例に係る不揮発性記憶素子に流れるＬＲ電流の評価結果を比較したグラフである。 図６は、本発明の第１の実施の形態に係る不揮発性記憶素子において情報を書き込む場合の動作例を示す図である。 図７は、本発明の第１の実施の形態に係る不揮発性記憶素子において情報を読み出す場合の動作例を示す図である。 図８Ａは、比較例１に係る不揮発性記憶装置の一構成例を示した断面図である。 図８Ｂは、比較例２に係る不揮発性記憶装置の一構成例を示した断面図である。 図８Ｃは、本発明の実施例に係る不揮発性記憶装置の構成例を示す断面図である。 図９は、比較例１、比較例２、及び実施例における抵抗変化層の側壁酸化量を比較したグラフである。 図１０は、本発明の第１の実施の形態の変形例に係る不揮発性記憶素子の一構成例を示した断面図である。 図１１は、不揮発性記憶素子の抵抗変化層の構成とエンデュランス特性との関係を示すグラフである。 図１２は、本発明の第２の実施の形態に係る不揮発性記憶装置の一構成例を示した断面図である。 図１３Ａは、本発明の第２の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図１３Ｂは、本発明の第２の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図１３Ｃは、本発明の第２の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図１３Ｄは、本発明の第２の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図１４は、本発明の第１の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の構成を示すブロック図である。 図１５は、図１４に示される不揮発性記憶装置におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図１６は、図１４に示される不揮発性記憶装置の第１の適用例における不揮発性記憶素子の構成を示す断面図である。 図１７は、図１４に示される不揮発性記憶装置の第１の適用例を多層化した構造におけるメモリセルアレイの構成を示す斜視図である。 図１８は、本発明の第１の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の第２の適用例における構成を示すブロック図である。 図１９は、図１８に示される不揮発性記憶装置におけるＣ部の構成（２ビット分の構成）を示す断面図である。 図２０は、関連発明に係る不揮発性記憶装置の一構成例を示した断面図である。 図２１Ａは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｂは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｃは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｄは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｅは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｆは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｇは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｈは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図２１Ｉは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。
本発明の実施の形態を説明する前に、本発明の関連発明に係る不揮発性記憶装置の特徴、及び当該不揮発性記憶装置が有する問題点について説明する。当該関連発明は、本願発明者らによって、初期ブレイク電圧を低減しかつばらつきを抑制することを目的としてなされたものであり、特許文献３：国際公開第２０１１／１１４７２５号にて提案されている。
図２０は、当該関連発明に係る不揮発性記憶素子１０を有する不揮発性記憶装置１１の構成、図２１Ａから図２１Ｉは、当該関連発明に係る不揮発性記憶装置１１の要部の製造方法を示す断面図である。
図２１Ａに示すように、トランジスタや下層配線などが形成されている基板１００上に、アルミで構成された導電層を形成し、これをパターニングすることで第１の配線１０１が形成されている。さらに、第１の配線１０１を被覆して基板１００上に絶縁膜を形成した後に表面を平坦化することで層間絶縁層１０２を形成する。そして、所望のマスクを用いてパターニングして、層間絶縁層１０２を貫通して第１の配線１０１に接続されるコンタクトホール１０３が形成されている。
次に、図２１Ｂに示すように、まずタングステンを主成分とする充填材で、コンタクトホールを埋め込み、化学的機械研磨法（ＣＭＰ法）を用いてウェハ全面を平坦化研磨し、層間絶縁層１０２上の不要な充填材を除去して、コンタクトホール１０３の内部にコンタクトプラグ１０４を形成する。
次に、図２１Ｃに示すように、コンタクトプラグ１０４を被覆して、層間絶縁層１０２上に、後に第１電極１０５となるタンタル窒化物１０５’をスパッタ法で膜状に配置する。
次に、図２１Ｄに示すように、タンタル窒化物１０５’上に、酸素不足型の第１の金属酸化物１０６ａ’、第１の金属酸化物１０６ａ’よりも酸素不足度が小さい第２の金属酸化物１０６ｂ’をこの順で積層して膜状に配置する。
酸素不足型の金属酸化物とは、化学量論的な組成を有する金属酸化物と比較して、酸素が不足している金属酸化物をいう。ここで、金属酸化物の酸素不足度を、化学量論的組成の金属酸化物を構成する酸素の量に対し、不足している酸素の割合として定義する。酸素不足度については、後ほどさらに詳しく説明する。
第１の金属酸化物１０６ａ’の酸素含有率としては、５０〜６５ａｔｍ％、その抵抗率は２〜５０ｍΩ・ｃｍ、膜厚は２０〜１００ｎｍであり、第２の金属酸化物１０６ｂ’の酸素含有率としては、６５〜７５ａｔｍ％、その抵抗率は１０７ｍΩ・ｃｍ以上、膜厚は３〜１０ｎｍである。
次に、図２１Ｅに示すように、第２の金属酸化物１０６ｂ’上に、パターニング後に第２の電極１０７となる貴金属（白金、イリジウム、パラジウムなど）層１０７’を膜状に配置する。
次に、図２１Ｆに示すように、所望のマスクを用いて、貴金属層１０７’、第２の金属酸化物１０６ｂ’、第１の金属酸化物１０６ａ’、タンタル窒化物１０５’を層状に含む積層膜を、不揮発性記憶素子の形状にパターニングする。
次に、図２１Ｇに示すように、パターニングされた積層膜を酸素雰囲気中におけるアニール処理により、第１の金属酸化物１０６ａの端部を酸化して絶縁領域である第３の金属酸化物１０６ｃを形成する。第２の金属酸化物１０６ｂは最初から絶縁物に近いので、酸化されない。
ここまでの工程で、側面の近傍部分が酸化された第１の抵抗変化層１０６１と、第２の抵抗変化層１０６２とで抵抗変化層１０６が構成され、第１電極１０５と、抵抗変化層１０６と、第２電極１０７とで、不揮発性記憶素子１０が構成される。
次に、図２１Ｈに示すように、抵抗変化層１０６を被覆して、５００〜１０００ｎｍ厚の第２の層間絶縁層１０９を形成し、図２１Ａ、図２１Ｂと同様の製造方法で、第２のコンタクトホール１１０及び第２のコンタクトプラグ１１１を形成する。その後第２のコンタクトプラグ１１１を被覆して、第２の配線１１２を形成する。
最後に、図２１Ｉに示すように、第１の配線１０１及び第２の配線１１２を介して不揮発性記憶素子１０に初期ブレイク電圧を印加することにより、第２の抵抗変化層１０６２中に、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域Ｆを形成して、不揮発性記憶装置１１が完成する。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
以上の製造方法とすることにより、不揮発性記憶素子１０の側壁部分を酸化して絶縁化することで、抵抗変化動作に寄与する電流が流れるアクティブな面積を縮小し、リーク電流を低減し、初期ブレイク電圧の低電圧化、印加時間の短時間化を実現することができる。
しかしながら、不揮発性記憶装置１１においては、不揮発性記憶素子１０形成後の製造工程における第２の層間絶縁層１０９の成膜工程や熱処理工程によって、酸素が第３の金属酸化物１０６ｃに供給され、第３の金属酸化物１０６ｃがさらに酸化されてばらつきが増加することにより、不揮発性記憶素子１０の抵抗変化特性の悪化及びばらつきが増加するという課題がある。
本発明は、そのような課題を解決すべくなされたものである。
上記課題を解決するために、本発明に係る不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、酸素バリア性を有し、前記第１電極および前記第２電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、前記抵抗変化層及び前記側壁保護層を被覆するように形成された層間絶縁層と、を備え、前記第１の抵抗変化層は、第１の金属酸化物と、当該第１の金属酸化物の周囲に形成されかつ当該第１の金属酸化物よりも酸素不足度が小さい絶縁性の第３の金属酸化物とで構成され、前記第２の抵抗変化層は、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されており、前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆し、前記層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する。
また、本発明に係る不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、酸素バリア性を有し、前記第１電極および前記第２電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、前記抵抗変化層及び前記側壁保護層を被覆するように形成された層間絶縁層と、を備え、前記第１の抵抗変化層は、第１の金属酸化物と、当該第１の金属酸化物の周囲に形成されかつ当該第１の金属酸化物よりも酸素含有率が大きい絶縁性の第３の金属酸化物とで構成され、前記第２の抵抗変化層は、前記第１の金属酸化物よりも酸素含有率が大きい第２の金属酸化物で構成されており、前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆し、前記層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する。
また、前記側壁保護層が、さらに、前記第１電極の側面、および前記第２電極の側面と上面とを被覆していてもよい。
また、前記側壁保護層が、絶縁性かつ酸素バリア性を有する金属酸化物、金属窒化物、および金属酸窒化物のうちのいずれか１つで構成されていてもよい。
また、前記側壁保護層が、シリコン窒化物、アルミニウム酸化物およびチタン酸化物のうちのいずれか１つで構成されていてもよい。
このような構成によれば、前記第３の金属酸化物が前記第２の金属酸化物の平面方向、つまり、不揮発性記憶素子を流れる駆動電流の方向と交差する方向における最大面積を縮小させることにより、前記抵抗変化層のリーク電流を減少させ、前記第１の金属酸化物を流れる電流の密度が増加する。それにより、前記第１の金属酸化物の導電パスを容易に形成でき、初期ブレイク電圧が低減されることから、素子の低電圧での初期化が可能となる。同時に、側壁保護層により、前記第３の金属酸化物の側壁が被覆されることにより、不揮発性記憶素子形成後の製造工程における層間絶縁層の成膜工程や熱処理工程によって、前記第３の金属酸化物に酸素が供給され、前記第３の金属酸化物が更に酸化されることやその酸化層のばらつきが増加することが原因である不揮発性記憶素子の抵抗変化特性の悪化及びばらつき増加を抑制することができる。
また、前記第１の金属酸化物は、酸素不足度の異なる複数層の金属酸化物から構成された積層構造を有していてもよい。
このような構成によれば、前記不揮発性記憶素子のエンデュランス特性を向上することができる。
また、前記第１の金属酸化物、前記第２の金属酸化物、および前記第３の金属酸化物はいずれも、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のうちのいずれか１つであってもよい。
このような構成によれば、前記第１の金属酸化物、前記第２の金属酸化物、および前記第３の金属酸化物の、抵抗変化動作が安定して高速に起こる具体的な組成や膜厚が明らかにされている。
また、電気パルスの印加に応じて酸素不足度が可逆的に変化するフィラメントを含む局所領域が、前記第２の抵抗変化層の中に形成されていてもよい。
このような構成によれば、フィラメント中で酸化還元反応を起こしその抵抗値（酸素不足度）を変化させることで、抵抗変化現象を発生させることができる。
本発明は、このような不揮発性記憶素子として実現できるだけでなく、そのような不揮発性記憶素子を用いて構成される不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法として実現することもできる。
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、全ての図を通じて同一または相当する要素には同一の符号を付しその説明は省略する場合がある。
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。図１に示すように、本実施の形態１の不揮発性記憶装置２１は、抵抗変化型の不揮発性記憶装置であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、側壁保護層１０８を有する不揮発性記憶素子２０、第２の層間絶縁層１０９、第２のコンタクトプラグ１１１及び第２の配線１１２を備える。不揮発性記憶素子２０の第２の抵抗変化層１０６２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する局所領域Ｆが形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
なお、本実施の形態の不揮発性記憶素子２０を用いて実際のメモリセルを構成する場合、第１の配線１０１及び第２の配線１１２のいずれか一方は図示しないスイッチ素子（ダイオードまたはトランジスタ）と接続されて、メモリセルの非選択時にはスイッチ素子がオフ状態となるよう設定される。また、不揮発性記憶素子２０とスイッチ素子との接続においては、第１のコンタクトプラグ１０４、第２のコンタクトプラグ１１１や、第１の配線１０１、第２の配線１１２を介さず直接に、不揮発性記憶素子２０の第１電極１０５、第２電極１０７とスイッチ素子とを接続するような構成も可能である。
基板１００は、シリコン（Ｓｉ）等の半導体基板である。第１の配線１０１は、基板１００上に形成された配線である。第１の層間絶縁層１０２は、この基板１００上の第１の配線１０１を覆う５００〜１０００ｎｍ厚のシリコン酸化膜等で構成される層間絶縁層である。第１のコンタクトホール１０３は、この第１の層間絶縁層１０２を貫通して第１の配線１０１と電気的に接続するコンタクトプラグ１０４のための５０〜３００ｎｍφのコンタクトホールである。コンタクトプラグ１０４は、第１のコンタクトホール１０３の内部に埋め込まれたタングステンを主成分とする導体である。
そして、不揮発性記憶素子２０は、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に形成された窒化タンタル等で構成される５〜１００ｎｍ厚の第１電極１０５、２０〜１００ｎｍ厚の抵抗変化層１０６、貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５〜１００ｎｍ厚の第２電極１０７で構成される。第２の層間絶縁層１０９は、不揮発性記憶素子２０を被覆する、５００〜１０００ｎｍ厚のシリコン酸化膜等で構成される層間絶縁層である。第２のコンタクトホール１１０は、第２の層間絶縁層１０９を貫通して、第２電極１０７と電気的に接続する第２のコンタクトプラグ１１１のための直径５０〜３００ｎｍのコンタクトホールである。第２のコンタクトプラグ１１１は、第２のコンタクトホール１１０の内部に埋め込まれたタングステンを主成分とする導体である。第２の配線１１２は、第２のコンタクトプラグ１１１を被覆するように、第２の層間絶縁層１０９上に形成された配線である。
なお、本発明に係る不揮発性記憶装置２１は、少なくとも不揮発性記憶素子２０を備えるものであればよく、他の構成要素である、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０９、第２のコンタクトホール１１０、第２のコンタクトプラグ１１１、第２の配線１１２は必須ではない。
ここで、抵抗変化層１０６は、第１電極１０５と第２電極１０７との間に介在され、第１電極１０５と第２電極１０７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第１電極１０５と第２電極１０７との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。第１電極１０５に接続する第１の抵抗変化層１０６１と第２電極１０７に接続する第２の抵抗変化層１０６２の少なくとも２層を積層して構成される。
第１の抵抗変化層１０６１は、側面の近傍部分を除いた芯部（第１の抵抗変化層１０６１の側面および側面の近傍領域を含まない中心側）が酸素不足型の第１の金属酸化物１０６ａで構成され、側面および側面の近傍部分（第１の抵抗変化層１０６１の側面および側面の近傍領域を含む周縁側）が第１の金属酸化物１０６ａよりも酸素不足度が小さい第３の金属酸化物１０６ｃで構成されている。すなわち、第１の抵抗変化層１０６１は、酸素不足型の第１の金属酸化物１０６ａと、第１の金属酸化物１０６ａの周囲に形成されかつ第１の金属酸化物１０６ａよりも酸素不足度が小さい第３の金属酸化物１０６ｃとで構成されている。
第３の金属酸化物１０６ｃは、第２の抵抗変化層１０６２の下面の少なくとも一部と接し、第１の金属酸化物１０６ａは、第２の抵抗変化層１０６２の下面の残りの部分と接している。第２の抵抗変化層１０６２は、第１の金属酸化物１０６ａよりも酸素不足度が小さい第２の金属酸化物１０６ｂで構成されている。第１の金属酸化物１０６ａ、第２の金属酸化物１０６ｂ及び第３の金属酸化物１０６ｃは、例えば、タンタル（Ｔａ）を主成分とした金属で構成されてもよい。
なお、本実施形態においては、第１の金属酸化物１０６ａは酸素不足型を例にして説明しているが、第２の金属酸化物１０６ｂの酸素不足度及び第３の金属酸化物１０６ｃの酸素不足度が、いずれも第１の金属酸化物１０６ａの酸素不足度よりも小さければよく、第１の金属酸化物１０６ａは酸素不足型であることは必須ではない。
ここで、酸素不足度とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できることから、ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
酸素含有率とは、総原子数に占める酸素の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物１０６ａを構成する金属と、第２の金属酸化物１０６ｂを構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物１０６ｂの酸素含有率が第１の金属酸化物１０６ａの酸素含有率よりも大きいとき、第２の金属酸化物１０６ｂの酸素不足度は第１の金属酸化物１０６ａの酸素不足度より小さい。
第２の金属酸化物１０６ｂの酸素不足度及び第３の金属酸化物１０６ｃの酸素不足度は、いずれも第１の金属酸化物１０６ａの酸素不足度よりも小さい。そのため、第２の金属酸化物１０６ｂの抵抗値及び第３の金属酸化物１０６ｃの抵抗値は、いずれも、第１の金属酸化物１０６ａの抵抗値よりも高い。特に、第３の金属酸化物１０６ｃは、絶縁性を有する。
かかる構成によれば、抵抗値が高い第３の金属酸化物１０６ｃが、抵抗値が低い第１の金属酸化物１０６ａの側面部に配置されるため、抵抗値が低い第１の金属酸化物１０６ａの平面方向の領域Ｓ２（あるいは、抵抗値が低い第１の金属酸化物１０６ａと第２の抵抗変化層１０６２との接触領域）の面積が第２電極１０７の電極領域Ｓ１の面積に比べ小さくなる。ここで言う平面方向とは、不揮発性記憶素子２０を流れる駆動電流と交差する方向である。
その結果、第１の金属酸化物１０６ａから第２の金属酸化物１０６ｂ（第２の抵抗変化層１０６２）へ流れる電流の密度が増加し、第２の金属酸化物１０６ｂ中に導電パスが容易に形成され、これにより、不揮発性記憶素子２０の初期ブレイク電圧が減少し、不揮発性記憶素子２０の低電圧での初期化が可能となる。
つまり、第１の金属酸化物１０６ａ及び第３の金属酸化物１０６ｃから構成される第１の抵抗変化層１０６１を流れる電流のうち、大部分の電流が抵抗値の低い第１の金属酸化物１０６ａ（即ち、第１の抵抗変化層１０６１の中心部）を流れることになり、第１の抵抗変化層１０６１から第２の抵抗変化層１０６２へ流れる電流の密度が増加し、より小さな電圧で不揮発性記憶素子２０を初期化することが可能となる。
なお、ここでは、第１の抵抗変化層１０６１から第２の抵抗変化層１０６２へ流れる電流の密度が増加するしくみについて説明したが、その逆方向に流れる電流（第２の抵抗変化層１０６２から第１の抵抗変化層１０６１への電流）についても、同様のことが言える。
また、上記では、不揮発性記憶素子２０において、第１電極１０５、第１の抵抗変化層１０６１、第２の抵抗変化層１０６２、及び第２電極１０７が、下からこの順に積層して構成される例を挙げて説明したが、逆順に、つまり、第２電極１０７、第２の抵抗変化層１０６２、第１の抵抗変化層１０６１、及び第１電極１０５を、下からこの順に積層して構成した不揮発性記憶素子についても、同様のことが言える。上下を逆に構成した不揮発性記憶素子では、前述の説明における下面などの用語は、適宜上面などと読み替える。
抵抗変化層１０６を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物１０６ａの組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物１０６ｂ及び第３の金属酸化物１０６ｃの組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の金属酸化物１０６ｂの膜厚は、３〜４ｎｍが好ましい。
また、ジルコニウム酸化物を用いる場合、第１の金属酸化物１０６ａの組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物１０６ｂ及び第３の金属酸化物１０６ｃの組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１０６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の金属酸化物１０６ｂの膜厚は、１〜５ｎｍが好ましい。
なお、第１の金属酸化物１０６ａ及び第３の金属酸化物１０６ｃを構成する第１の金属と、第２の金属酸化物１０６ｂを構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物１０６ｂは、第１の金属酸化物１０６ａよりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極１０５と第２電極１０７との間に印加された電圧は、第２の金属酸化物１０６ｂに、より多く分配され、第２の金属酸化物１０６ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
また、第１の抵抗変化層１０６１（第１の金属酸化物１０６ａ及び第３の金属酸化物１０６ｃ）を構成する第１の金属と第２の抵抗変化層１０６２（第２の金属酸化物１０６ｂ）を構成する第２の金属とに互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物１０６ｂ中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
例えば、第１の金属酸化物１０６ａ及び第３の金属酸化物１０６ｃに酸素不足型のタンタル酸化物を用い、第２の金属酸化物１０６ｂにチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。
第２の金属酸化物１０６ｂに第１の金属酸化物１０６ａ及び第３の金属酸化物１０６ｃより標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物１０６ｂ中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物層にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物１０６ａに酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物１０６ｂにアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
上記の各材料の積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物１０６ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
つまり、第２の金属酸化物１０６ｂに接続する第２電極１０７に、第１電極１０５を基準にして正の電圧を印加したとき、抵抗変化層１０６中の酸素イオンが第２の金属酸化物１０６ｂ側に引き寄せられる。これによって、第２の金属酸化物１０６ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗変化層１０６の抵抗値が増大すると考えられる。
逆に、第２の金属酸化物１０６ｂに接続する第２電極１０７に、第１電極１０５を基準にして負の電圧を印加したとき、第２の金属酸化物１０６ｂ中の酸素イオンが第１の金属酸化物１０６ａ側に押しやられる。これによって、第２の金属酸化物１０６ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗変化層１０６の抵抗値が減少すると考えられる。
酸素不足度がより小さい第２の金属酸化物１０６ｂに接続されている第２電極１０７は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物１０６ｂを構成する金属及び第１電極１０５を構成する材料と比べて標準電極電位がより高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物１０６ａに接続されている第１電極１０５は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成することが好ましい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。すなわち、第２の電極１０７の標準電極電位Ｖ２、第２の金属酸化物１０６ｂを構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物１０６ａを構成する金属の標準電極電位Ｖｒ１、第１の電極１０５の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足することが好ましい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足することが好ましい。
上記の構成とすることにより、第２電極１０７と第２の金属酸化物１０６ｂの界面近傍の第２の金属酸化物１０６ｂ中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
側壁保護層１０８について説明を続ける。
抵抗変化層１０６の側壁部分及び第１の層間絶縁層１０２上には、シリコン窒化物（膜厚２０〜５０ｎｍ）で構成される側壁保護層１０８が形成されている。また、側壁保護層１０８にはシリコン窒化物以外に、絶縁性を有し、かつ酸素バリア性を有する金属酸化物や金属窒化物、金属酸窒化物（例えば、アルミニウム酸化物又はチタン酸化物等）を用いてもよい。
ここで、初期ブレイク処理により形成される導電パスは、フィラメントのような形状を有しており、その直径は、１０ｎｍ程度であると考えられる。
また、初期ブレイク処理による導電パスの形成は、発明者らが鋭意研究の末、抵抗変化層に流れる電流密度に大きく依存するという新たな知見を得た。
従って、不揮発性記憶素子の電流が流れる実効的な素子寸法及び面積のばらつきが生じると、初期ブレイク処理により形成される導電パスが複数の不揮発性記憶素子間でばらつく問題がある。つまり、各不揮発性記憶素子に流れる電流がばらつき、歩留り低下を引き起こす。さらに、リテンション（データ保持特性）やエンデュランス（データ書き換え回数）といった特性が不揮発性記憶素子ごとに変化することとなり、不揮発性記憶素子の歩留りをさらに下げてしまうこととなる。
以上のように、各不揮発性記憶素子の電流が流れる実効的な素子寸法及び面積のばらつきに起因して、抵抗変化の際に素子に流れる電流密度、すなわち電流が流れる断面の実効的な面積がばらつくことは、不良の原因となり、歩留低下や信頼性劣化の懸念がある。
抵抗変化層１０６の電流が流れる実効的な素子寸法及び面積のばらつきの原因のひとつとして、抵抗変化層１０６形成後に、抵抗変化層１０６上にシリコン酸化物から構成される第２の層間絶縁層１０９の成膜工程における酸素プラズマや材料ガス等による第３の金属酸化物１０６ｃの側壁からの酸化や、その後の工程の熱処理による、第２の層間絶縁層１０９からの酸素拡散による第３の金属酸化物１０６ｃの側壁からのさらなる酸化が挙げられる。
このような意図しない第３の金属酸化物１０６ｃの側壁からのさらなる酸化によって、実効的な抵抗変化層１０６の断面積が縮小し、さらに第３の金属酸化物１０６ｃの水平寸法は、各抵抗変化層１０６間やウェハ面内でばらついてしまう。
そこで、本発明では、特に、抵抗変化層１０６形成後の工程による抵抗変化層１０６の側壁からの酸化を防止することを目的に、第１電極１０５及び第２電極１０７のいずれにも接続していない抵抗変化層１０６の側面（特には第３の金属酸化物１０６ｃの側面）を被覆する側壁保護層１０８を形成することで、抵抗変化層１０６の電流が流れる実効的な素子寸法及び面積の変化を防止することができる。その結果、抵抗変化層１０６に流れる電流密度のばらつきが低減され、電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。
また、この側壁保護層１０８にはシリコン窒化物を用いることが望ましい。
シリコン窒化物から構成される側壁保護層は水分や酸素等のバリア膜として機能する。そのため、不揮発性記憶素子を側壁保護層で被覆することによって、不揮発性記憶素子形成後のシリコン酸化物等から構成される層間絶縁層成膜時における原料ガスや酸素プラズマ等による抵抗変化層の側壁部分からの酸化や、さらにその後の熱処理による層間絶縁層に含まれる酸素の抵抗変化層への拡散を防止することができる。したがって、抵抗変化層の側壁部分からの酸化を防止することができ、抵抗変化動作に寄与できる実効的な断面積が変化することを抑制できる。
［不揮発性記憶装置の製造方法］
図２Ａから図２Ｊは、本発明の実施の形態１における不揮発性記憶装置２１の要部の製造方法を示す断面図である。これらを用いて、本実施の形態１の不揮発性記憶装置２１の要部の製造方法について説明する。
図２Ａに示すように、第１の配線１０１を形成する工程において、トランジスタや下層配線などが形成されている基板１００上に、アルミ等で構成される４００〜６００ｎｍ厚の導電層を形成し、これをパターニングすることで第１の配線１０１を形成する。
次に、第１の層間絶縁層１０２を形成する工程において、第１の配線１０１を被覆して基板１００上に絶縁層を形成した後に表面を平坦化することで５００〜１０００ｎｍ厚の第１の層間絶縁層１０２を形成する。第１の層間絶縁層１０２については、窒化シリコン（Ｓｉ３Ｎ４）、プラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ））やその他のｌｏｗ−ｋ材料を用いてもよい。
次に、図２Ｂに示すように、第１のコンタクトホール１０３を形成する工程において、所望のマスクを用いてパターニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に至る一辺が５０〜３００ｎｍの第１のコンタクトホール１０３を形成する。ここで、第１の配線１０１の幅が第１のコンタクトホール１０３より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、本実施の形態では、第１の配線１０１の幅は第１のコンタクトホール１０３より大きな外形としている。
次に、第１のコンタクトプラグ１０４を形成する工程において、まず下層に密着層及び拡散バリアとして機能する各々５〜３０ｎｍ厚のＴｉ／ＴｉＮ層をスパッタ法で成膜した後、上層にコンタクトプラグの主たる構成要素となる２００〜４００ｎｍ厚のタングステン（Ｗ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜する。このとき、第１のコンタクトホール１０３は後に第１のコンタクトプラグ１０４となる積層構造の導電層（Ｗ／Ｔｉ／ＴｉＮ構造）で充填される。
次に、第１のコンタクトプラグ１０４を形成する工程において、化学的機械的研磨法（ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法）を用いてウェハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層を除去して、第１のコンタクトホール１０３の内部に第１のコンタクトプラグ１０４を形成する。
次に、図２Ｃに示すように、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に第１電極１０５となるタンタル窒化物１０５’を、２０〜１００ｎｍ厚の膜状にスパッタ法で配置する。
ここでは、スパッタ法のみでタンタル窒化物１０５’を配置したが、タンタル窒化物１０５’の配置後に追加のＣＭＰ法を用いた下部電極の平坦化を行ってもかまわない。
次に、図２Ｄに示すように、タンタル窒化物１０５’上に、第１の金属酸化物１０６ａ’及び第２の金属酸化物１０６ｂ’を膜状に配置する。
まず、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法（ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ）で第１の金属酸化物１０６ａであるＴａＯｘを膜状に配置した。第１の金属酸化物１０６ａの、抵抗変化を起こすのに有効な酸素含有率としては、５５〜６５ａｔｍ％（ｘの値にして、１．２２〜１．８６）、その抵抗率は１〜５０ｍΩ・ｃｍ、膜厚は２０〜１００ｎｍである。
続いて、第１の金属酸化物１０６ａ上に、第２の金属酸化物１０６ｂで構成される第２の抵抗変化層１０６２を形成する。第１の金属酸化物１０６ａと同様に、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第２の金属酸化物１０６ｂであるＴａＯｙを形成した。第１の金属酸化物１０６ａと積層した構造において抵抗変化を起こすのに有効な、第２の金属酸化物１０６ｂの酸素含有率は、６８〜７１ａｔｍ％（ｙの値にして、２．１〜２．５）、その抵抗率は１０７ｍΩ・ｃｍ以上、膜厚は３〜１０ｎｍである。
ここでは、反応性スパッタ法を用いて形成したが、プラズマ酸化を用いて第１の金属酸化物１０６ａの表層を酸化し、酸素含有率の高い第２の金属酸化物１０６ｂを形成してもかまわない。スパッタ法では、化学量論的組成以上の酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する金属酸化物を形成することができるので、リーク電流の抑制に効果がある。また、第２の抵抗変化層１０６２を形成するには、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
次に、図２Ｅに示すように、第２の金属酸化物１０６ｂ’上に、パターニング後に第２電極１０７となる貴金属（Ｐｔ、Ｉｒ、Ｐａなど）層１０７’を膜状に配置する。
次に、図２Ｆに示すように、所望のマスクを用いて、貴金属層１０７’、第２の金属酸化物１０６ｂ’、第１の金属酸化物１０６ａ’、タンタル窒化物１０５’を層状に含む積層膜を、不揮発性記憶素子の形状にパターニングする。
標準電極電位の高い材料として代表される貴金属などはエッチングが困難であるので、そのような貴金属を上部電極に用いた場合に、これをハードマスクとして不揮発性記憶素子２０を形成することもできる。本工程では、前記積層膜に含まれる全ての層を、同じマスクを用いて、一括してパターニングを行ったが、前記積層膜に含まれる個別の層ごとにパターニングを行ってもかまわない。
次に、図２Ｇに示すように、パターニングされた積層膜を酸素雰囲気中でアニールすることにより、上記パターニング後に露出した第１の金属酸化物１０６ａの側面に、絶縁性を有する第３の金属酸化物１０６ｃを形成する。
次に、図２Ｈに示すように、側面酸化後の積層膜及び第１の層間絶縁層１０２上に、プラズマＣＶＤを用いて、シリコン窒化物で構成された側壁保護層１０８（膜厚は２０ｎｍ）を堆積する。
シリコン窒化物を成膜するために、凸部に対してステップカバレッジ性が良い方法として、通常、減圧ＣＶＤが用いられる。減圧ＣＶＤは、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積できる。しかし、減圧ＣＶＤでは成膜チャンバー内の温度が６５０〜８００℃の高温下で成膜するため、配線形成後には用いることができない。
そこで、本実施の形態では、減圧ＣＶＤに比べて低い温度（２５０〜４００℃）で成膜できるプラズマＣＶＤを用いてシリコン窒化物から構成される側壁保護層１０８を成膜することが望ましい。また、スパッタリングを用いて、シリコン窒化物から構成される側壁保護層１０８を成膜してもよい。シリコン窒化物のスパッタによる成膜には、例えば、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いるとよい。
ここまでの工程で、第１の抵抗変化層１０６１は、側面の近傍部分を除いた芯部が酸素不足型の第１の金属酸化物１０６ａで構成され、側面の近傍部分が第１の金属酸化物１０６ａよりも酸素不足度が小さい第３の金属酸化物１０６ｃで構成され、第２の抵抗変化層１０６２は、第１の金属酸化物１０６ａよりも酸素不足度が小さい第２の金属酸化物１０６ｂで構成される。
側面の近傍部分が酸化された第１の抵抗変化層１０６１と、第２の抵抗変化層１０６２とで抵抗変化層１０６が構成され、第１電極１０５と、抵抗変化層１０６と、第２電極１０７と、側壁保護層１０８とで、不揮発性記憶素子２０が構成される。
次に、図２Ｉに示すように、抵抗変化層１０６及び側壁保護層１０８を被覆して、５００〜１０００ｎｍ厚の第２の層間絶縁層１０９を形成し、図２Ａ、図２Ｂと同様の製造方法で、第２のコンタクトホール１１０及び第２のコンタクトプラグ１１１を形成する。その後第２のコンタクトプラグ１１１を被覆して、第２の配線１１２を形成する。
最後に、図２Ｊに示すように、第１の配線１０１及び第２の配線１１２を介して不揮発性記憶素子２０に初期ブレイク電圧を印加することにより、第２の抵抗変化層１０６２中に、電気パルスの印加に応じて酸素不足度が可逆的に変化するフィラメントＦを含む局所領域を形成して、不揮発性記憶装置２１が完成する。
［側壁保護層による不揮発性記憶素子の側壁部酸化抑制効果］
次に、第１の実施の形態の不揮発性記憶素子２０に設けられた側壁保護層１０８による側壁部の酸化抑制効果について説明する。
図３は、第１の実施の形態に係る不揮発性記憶素子２０（実施例）の側壁酸化量と、図２０に示す側壁保護層を持たない不揮発性記憶素子１０（比較例）の側壁酸化量とを比較したグラフである。なお、側壁酸化量とは、図１に示すＤの幅及び図２０の対応部分の幅を言う。図３に示す側壁酸化量は、不揮発性記憶素子の初期抵抗値を電気的に測定した結果から算出した計算値である。
図３から、側壁保護層を持たない比較例の側壁酸化量は、側壁保護層を持つ実施例と比べて、側壁酸化量が１５％多いことが分かる。
これは、側壁保護層１０８が、不揮発性記憶素子形成後のシリコン酸化物等から構成される第２の層間絶縁層１０９の成膜時における原料ガスや酸素プラズマ等による抵抗変化層１０６の側壁部分からの酸化や、さらにその後の熱処理による第２の層間絶縁層１０９に含まれる酸素の抵抗変化層１０６への拡散を防止していることを示している。
［不揮発性記憶素子の抵抗変化特性］
次に、第１の実施の形態の不揮発性記憶素子２０に設けられた側壁保護層１０８による抵抗変化特性の向上効果について説明する。
図４は、第１の実施の形態の不揮発性記憶素子２０（実施例）の抵抗変化特性と、側壁保護層を持たない不揮発性記憶素子１０（比較例）の抵抗変化特性とを比較したグラフである。
図４は、不揮発性記憶素子１０及び不揮発性記憶素子２０にそれぞれ、極性が異なる２種類の書き込み電圧パルス（不揮発性記憶素子を高抵抗化させる電圧パルスと低抵抗化させる電圧パルス）を交互に繰り返し印加して、不揮発性記憶素子の抵抗状態を可逆的に変化させる実験において、書き込み電圧パルスを印加する都度、読み出し電圧（抵抗変化を起こさない電圧）を印加して測定された電流値（つまり抵抗値）の分布を示している。黒丸（ＬＲ電流）が低抵抗状態における電流値の代表値、白丸（ＨＲ電流）が高抵抗状態における電流値の代表値をそれぞれ表し、上下に延びる線分が電流値の分布を表している。
図４から、側壁保護層を持たない比較例と比べて、実施例では、ＬＲ電流が増加するとともにＨＲ電流が減少し、低抵抗状態と高抵抗状態とを識別するためのウィンドウが広がっていることが分かる。また、電流のばらつきも、実施例のほうが比較例よりも小さい。
これは、側壁保護層１０８が、不揮発性記憶素子形成後のシリコン酸化物等から構成される第２の層間絶縁層１０９の成膜時における原料ガスや酸素プラズマ等による抵抗変化層１０６の側壁部分からの酸化や、さらにその後の熱処理による第２の層間絶縁層１０９に含まれる酸素の抵抗変化層１０６への拡散を防止していることを示している。なお、実施例に設けられた側壁保護層は２０ｎｍ厚の窒化シリコンである。
図５は、側壁酸化量に応じて測定されたＬＲ電流を、実施例と比較例とで比較したグラフである。図５に示される側壁酸化量は工程管理でのモニターウェハの膜厚値であり、前述の初期抵抗値から算出した側壁酸化量の計算値とは絶対値が異なる。
図５のグラフから、比較例では、実施例と比べて、側壁酸化量が大きくなるに従いＬＲ電流が急激に低下し、ばらつきが悪化する傾向も強いことが分かる。一方、実施例では、側壁酸化量の増大に伴うＬＲ電流の低下、ばらつき悪化の傾向が緩和されていることが分かる。このことは、側壁保護層を持たない不揮発性記憶素子で課題となる側壁酸化量に対するマージナルな挙動が、側壁保護層により緩和できることを示している。
［不揮発性記憶素子の動作例］
次に、本実施の形態の不揮発性記憶素子２０のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
図６は、本発明の第１の実施の形態に係る不揮発性記憶素子２０において情報を書き込む場合の動作例を示す図である。
図６に示されるように、第１電極１０５と第２電極１０７との間に、振幅が所定の閾値電圧以上で所定のパルス幅を持つ極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層の抵抗値が変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅Ｐ１）を電極間に印加した場合、抵抗変化層の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅Ｐ１）を電極間に印加した場合、抵抗変化層の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。
図６に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、抵抗変化層の抵抗値が低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
図７は、本発明の第１の実施の形態に係る不揮発性記憶素子において情報を読み出す場合の動作例を示す図である。
図７に示されるように、情報の読み出しを行う場合、抵抗変化層の抵抗値を変化させるときに印加する電気的パルスよりも十分振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
図７に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値Ｉａが検出された場合は情報「１」が、出力電流値Ｉｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
以上のように、第１電極１０５と第２電極１０７とに挟まれた領域において、抵抗変化層が記憶部として機能することにより、不揮発性記憶素子２０がメモリとして動作することになる。
［多層配線構造での側壁保護層効果］
上述したように、側壁保護層を持つ本発明の第１の実施形態に係る不揮発性記憶素子２０は、抵抗変化層１０６の形成後に行われる、シリコン酸化物等から構成される第２の層間絶縁層１０９成膜工程における原料ガスや酸素プラズマ等による抵抗変化層１０６の側壁部分からの酸化や、さらにその後の熱処理による第２の層間絶縁層１０９に含まれる酸素の抵抗変化層１０６への拡散を防止する効果がある。
これは、側壁保護層１０８を持つ抵抗変化層１０６の上層に多層の配線層を形成しても、それらの配線層の形成処理による抵抗変化層１０６の側壁部からの酸化や抵抗変化層への酸素拡散の影響を抑える効果があることを意味する。すなわち、側壁保護層１０８を導入することにより、不揮発性記憶素子の上層への多層配線化が可能になることを意味する。
この効果を実証するために、３種類の評価用サンプルを作製し、各評価用サンプルの側壁酸化量を比較する実験を行った。
図８Ａ、図８Ｂ、図８Ｃは、それぞれ比較例１、比較例２、実施例として作製した評価用サンプルの断面構造の概略を示す断面図である。
比較例１は、図２０の不揮発性記憶装置１１に、さらに、第３の層間絶縁層１１３、第３のコンタクトホール１１４、第３のコンタクトプラグ１１５、及び第３の配線１１６を有する上層の配線構造を形成した不揮発性記憶装置１２であり（図８Ａ）、比較例２は、図２０の不揮発性記憶装置１１であり（図８Ｂ）、実施例は、図１の不揮発性記憶装置２１に、比較例１と同等の上層の配線構造を形成した不揮発性記憶装置２２（図８Ｃ）である。
比較例１及び実施例における抵抗変化層１０６は、上層の配線構造を形成する工程での熱処理の影響を受ける。比較例２は、そのような熱処理の影響がない場合を比較する。
図９は、各評価用サンプルの側壁酸化量を比較したグラフである。図９に示す側壁酸化量は、図３と同様、不揮発性記憶素子の初期抵抗値を電気的に測定した結果から算出した計算値である。
図９から、側壁保護層及び上層の配線構造を設けた実施例の側壁酸化量は、側壁保護層を設けずに上層の配線構造を設けた比較例１の側壁酸化量よりも少なく、側壁保護層及び上層の配線構造のいずれも設けない比較例２の側壁酸化量とほぼ同等の側壁酸化量であることが分かる。
これは、側壁保護層により、上層の配線構造を形成する工程での酸化が完全に抑制されていることを裏付ける。
以上の結果から、本実施形態の不揮発性記憶素子２０は不揮発性記憶素子形成後に多層の配線工程を備える半導体装置に対しても、抵抗変化層の側壁部の酸化進行を抑制して、抵抗変化特性を安定化する効果が高いことがいえる。また、複数層に不揮発性記憶素子を形成しても、それぞれの不揮発性記憶素子は配線工程形成時の酸化の影響を抑制する効果があるため、特性も同等のものが形成できる。
（第１の実施の形態の変形例）
第１の実施の形態の変形例に係る不揮発性記憶素子として、エンデュランス特性を向上した不揮発性記憶素子について説明する。
図１０は、第１の実施の形態の変形例に係る不揮発性記憶素子２４を有する不揮発性記憶装置２５の一構成例を示した断面図である。
不揮発性記憶素子２４において、抵抗変化層１１７における第１の金属酸化物１０６ａが、酸素不足度の異なる金属酸化物から構成された積層構造を有しており、第１の金属酸化物１０６ａは、第１電極１０５に接続する第１領域１０６ａ１と第２の抵抗変化層１０６２に接続する第２領域１０６ａ２とを積層して構成されている。
第１の金属酸化物１０６ａの第２領域１０６ａ２の酸素不足度は、第１の金属酸化物１０６ａの第１領域１０６ａ１の酸素不足度よりも小さく、第２の金属酸化物１０６ｂの酸素不足度よりも大きい。
つまり、抵抗変化層１１７は、酸素不足度が最も大きい第１の金属酸化物１０６ａの第１領域１０６ａ１と、中間的な酸素不足度を有する第１の金属酸化物１０６ａの第２領域１０６ａ２と、酸素不足度が最も小さい第２の金属酸化物１０６ｂとを、この順に積層してなる３層構造を有している。
図１１は、抵抗変化層を２層構造としたサンプルと、３層構造としたサンプルにおける、不揮発性記憶素子のエンデュランス特性を示す図である。
図１１の横軸は抵抗変化層の構成を示している。
左側および中央に示されるサンプルは、図１の抵抗変化層１０６に対応する２層構造を備え、高抵抗層が第２の金属酸化物１０６ｂに対応し、酸素欠損層が第１の金属酸化物１０６ａに対応する。
右側に示されるサンプルは、図１０の抵抗変化層１１７に対応する３層構造を備え、高抵抗層が第２の金属酸化物１０６ｂに対応し、酸素欠損層が、第１の金属酸化物の第１領域１０６ａ１及び第２領域１０６ａ２の積層体に対応する。
これらのサンプルでは、抵抗変化層１０６を側面から酸化する処理は行われておらず、したがって、第３の金属酸化物１０６ｃは配置されていない。
図１１の左の縦軸は、高抵抗にならないＨＲ不良、あるいは低抵抗にならないＬＲ不良の不良率（任意単位）を示している。右の縦軸は、そのような抵抗変化層を含む不揮発性記憶素子で構成されたメモリセルアレイの１００ｋ回（１０万回）のエンデュランス特性のパス率（任意単位）を示している。
図１１では、左の縦軸に対応するデータとして、左側、中央、右側に示されるサンプルにそれぞれ対応して、ＬＲ不良率（左に位置する棒グラフ）とＨＲ不良率（右に位置する棒グラフ）とが対で示されている。また、右の縦軸に対応するデータとして、３つの黒丸印のプロットが描かれている。
図１１の左側および中央に示されるサンプルに対応する棒グラフおよび黒丸印のプロットは、抵抗変化層１０６が２層構造である不揮発性記憶素子において、酸素欠損層（第１の金属酸化物１０６ａ）の抵抗率を下げるとＨＲ不良の発生回数が増加し、逆に酸素欠損層の抵抗率を上げるとＬＲ不良の発生回数が増加するというトレードオフの関係があることを示している。
これに対して、図１１における右側に示されるサンプルに対応する棒グラフおよび黒丸印のプロットは、酸素欠損層を２層化する、すなわち抵抗変化層１１７を３層化することによって、ＨＲ、ＬＲのどちらの不良回数も改善され、エンデュランス特性のパス率が改善することを示している。
すなわち、図１０に示されるように、抵抗変化層１１７を３層構造とすることによって、より良いエンデュランス特性を持つ不揮発性記憶素子２４が得られる。
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る不揮発性記憶素子の構成例を示す断面図である。本例の不揮発性記憶素子３０が図３に示す例と異なる点は、側壁保護層１１８が、第１電極１０５、抵抗変化層１０６、第２電極１０７の側面にのみを被覆している点である。すなわち、図１２に示す不揮発性記憶素子３０は、側壁保護層１１８が、不揮発性記憶素子３０の側壁部のみを被覆するようなサイドウォール構造を有している。第１の実施の形態では、コンタクトホール１１０を形成する際に選択比の異なる第２の層間絶縁層１０９と側壁保護層１０８の２層の膜をドライエッチングで加工する必要があるため、エッチング処理ステップの増加やコンタクト抵抗値の安定性等の懸念が考えられる。第２の実施の形態では、コンタクトホール１１０を形成する際に第２の層間絶縁層１０９のみドライエッチングで加工することになり、そのような懸念が無くなる。
図１３Ａから図１３Ｄは、本発明の実施の形態２における不揮発性記憶装置の製造方法である。図１３Ａから図１３Ｄにおいて、図２Ａから図２Ｊと同じ構成要素については同じ符号を用い、説明を省略する。図１３Ａから図１３Ｄに示すように、本実施の形態２の不揮発性記憶装置の製造方法と、本実施の形態１の不揮発性記憶装置の製造方法との違いは、第２電極１０７の上に側壁保護層１０８が配置されていないことである。よって、図１３Ａ以前の工程は、図２Ａから図２Ｈと同様であるので、説明を省略する。
図１３Ｂに示すように、異方性ドライエッチングにより側壁保護層１０８をエッチングして、第１電極１０５、抵抗変化層１０６、第２電極１０７の側壁部のみにサイドウォール型の側壁保護層１１８を形成する。次に図１３Ｃに示すように抵抗変化層１０６を被覆して、５００〜１０００ｎｍ厚の第２の層間絶縁層１０９を形成し、図２Ａ、図２Ｂと同様の製造方法で、第２のコンタクトホール１１０及び第２のコンタクトプラグ１１１を形成し、第２のコンタクトプラグ１１１を被覆して、第２の配線１１２を形成する。その後図１３Ｄに示すように、前述した初期ブレイク処理を行うことにより、第２の抵抗変化層１０６２中に、電気パルスの印加に応じて酸素不足度が可逆的に変化する局所領域Ｆを形成して、不揮発性記憶装置３１が完成する。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
なお、不揮発性記憶素子３０の抵抗変化特性の悪化及びばらつきを抑制する効果を得るためには、図１３Ｂにおいて、側壁保護層１１８が、少なくとも第３の金属酸化物１０６ｃの側面を被覆することで、第３の金属酸化物１０６ｃへの酸素供給を遮断することが重要であり、第２の金属酸化物１０６ｂの側面や、第１電極１０５及び第２電極１０７の側面は必ずしも被覆していなくても構わない。第２の金属酸化物１０６ｂは最初から絶縁物に近く、また第１電極１０５及び第２電極１０７は比較的酸化を受けにくいことから、側壁保護層１１８で被覆されていなくても、さらに酸化が進んで不揮発性記憶素子の特性のばらつきが増大する事態は起こりにくいと考えられるためである。このことは、不揮発性記憶素子３０に限らず、第１の実施の形態及びその変形例で説明した不揮発性記憶素子２０、２４についてもあてはまる。
また、上記で説明した、初期ブレイク電圧を低減する効果と不揮発性記憶素子の特性のばらつきを抑制する効果とは互いに独立している。側壁保護層１１８は、初期ブレイク電圧を低減するために設けられる第３の金属酸化物１０６ｃの側面に限らず、酸化が進むことで不揮発性記憶素子の特性が変動する層であれば、その側面を被覆することで、不揮発性記憶素子の特性のばらつきを抑制できる。従って、側壁保護層１１８の被覆によって不揮発性記憶素子の特性のばらつきを抑制する効果は、初期ブレイク処理を必要としない不揮発性記憶素子においても発揮され得る。
（不揮発性記憶素子の第１の適用例）
上述した第１の実施の形態および第２の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性記憶装置へ適用することが可能である。本実施の形態における不揮発性記憶素子の第１の適用例として、ワード線とビット線との交点（立体交差点）に不揮発性記憶素子（アクティブ層）を介在させた、いわゆるクロスポイント型の不揮発性記憶装置が挙げられる。以下にこの例について説明する。
［第１の適用例における不揮発性記憶装置の構成］
図１４は、本発明の第１の実施の形態または第２の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の第１の適用例における構成を示すブロック図である。また、図１５は、図１４に示される不揮発性記憶装置におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図１４に示すように、本例の不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
メモリセルアレイ２０２は、図１４および図１５に示すように、半導体基板の上に互いに平行に形成された複数のワード線（第１の配線）ＷＬ０、ＷＬ１、ＷＬ２、…と、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…の上方にその半導体基板の主面に平行な面内において互いに平行かつ複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…に立体交差するように形成された複数のビット線（第２の配線）ＢＬ０、ＢＬ１、ＢＬ２、…とを備えている。
また、メモリセルアレイ２０２には、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…と複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１、Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３、…（以下、「メモリセルＭ１１１、Ｍ１１２、…」と表す）が設けられている。
ここで、メモリセルＭ１１１、Ｍ１１２、…は、それぞれ第１の実施の形態に係る不揮発性記憶素子２０または第２の実施の形態に係る不揮発性記憶素子３０と、これらに直列に接続された電流制御素子で構成され、それぞれの不揮発性記憶素子は、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層を有している。
なお、図１４におけるメモリセルＭ１１１、Ｍ１１２、…は、図１５において符号２１０で示されている。
ここで、初期ブレイク動作は、初期のテスト時にテスターにより実施してもよいし、上記書き込み回路２０５が初期ブレイク電圧を発生できるように構成してもよい。
［第１の適用例の不揮発性記憶装置における不揮発性記憶素子の構成］
図１６は、図１４に示される不揮発性記憶装置の第１の適用例における不揮発性記憶素子の構成を示す断面図である。なお、図１６では、図１５のＢ部における構成が示されている。
図１６に示すように、本適用例の不揮発性記憶装置において、不揮発性記憶素子２１０は、銅配線である下部配線２１２（図１５におけるワード線ＷＬ１に相当する）および上部配線２１１（図１５におけるビット線ＢＬ１に相当する）の間に介在しており、下部電極２１７と、電流制御層２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とが順に積層されて構成されている。
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１に示した第１の実施の形態に係る不揮発性記憶素子２０における第１電極１０５、抵抗変化層１０６、および第２電極１０７にそれぞれ相当する。したがって、本適用例における構成も、第１の実施の形態における構成と同様にして形成される。
ここで、抵抗変化層１０６の側壁を側壁保護層１０８または側壁保護層１１８で被覆することにより、抵抗変化動作を安定化することができる不揮発性記憶素子を構成できる。
電流制御素子２１６は、ＴａＮで構成される内部電極２１５を介して、抵抗変化層２１４と直列接続されており、電流制御層２１６と抵抗変化層２１４とは電気的に接続されている。この下部電極２１７、電流制御層２１６、内部電極２１５で構成される電流制御素子は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。ＭＳＭダイオードの方がより多くの電流を流すことができる。電流制御層２１６としては、アモルファスＳｉ等を用いることができる。また、この電流制御素子は、電圧に対して双方向性の電流特性を有しており、第１の閾値電圧Ｖｆ１以上または第２の閾値電圧Ｖｆ２以下（ここでＶｆ１＞Ｖｆ２）で導通するように構成されている。
なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
［多層化構造の不揮発性記憶装置の構成例］
図１４および図１５に示した本適用例の不揮発性記憶装置におけるメモリセルアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することができる。
図１７は、図１５に示される不揮発性記憶装置の第１の適用例を多層化した構造におけるメモリセルアレイの構成を示す斜視図である。図１７に示すように、この不揮発性記憶装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線（第１の配線）２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行かつ複数の下部配線２１２に立体交差するように形成された複数の上部配線（第２の配線）２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリセルアレイが、複数積層されてなる多層化メモリセルアレイを備えている。
なお、図１７に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
なお、第１の実施の形態において説明したように、本発明における抵抗変化層は低温で形成することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリセルアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性記憶装置を容易に実現することが可能となる。
（不揮発性記憶素子の第２の適用例）
本実施の形態における不揮発性記憶素子の第２の適用例として、１トランジスタ−１不揮発性記憶素子（１Ｔ１Ｒ構成）の構造を有する不揮発性記憶装置が挙げられる。
［第２の適用例における不揮発性記憶装置の構成］
図１８は、本発明の第１の実施の形態または第２の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の第２の適用例における構成を示すブロック図である。また、図１９は、図１８に示される不揮発性記憶装置におけるＣ部の構成（２ビット分の構成）を示す断面図である。
図１８に示すように、本適用例における不揮発性記憶装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリセルアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
メモリセルアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線（第１の配線）ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線（第２の配線）ＢＬ０、ＢＬ１、ＢＬ２、…と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、…およびビット線ＢＬ０、ＢＬ１、ＢＬ２、…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３、…（以下、「トランジスタＴ１１、Ｔ１２、…」と表す）と、トランジスタＴ１１、Ｔ１２、…と１対１に設けられた複数のメモリセルＭ２１１、Ｍ２１２、Ｍ２１３、Ｍ２２１、Ｍ２２２、Ｍ２２３、Ｍ２３１、Ｍ２３２、Ｍ２３３、…（以下、「メモリセルＭ２１１、Ｍ２１２、…」と表す）とを備えている。
また、メモリセルアレイ３０２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…に平行して配列されている複数のプレート線（第３の配線）ＰＬ０、ＰＬ１、ＰＬ２、…を備えている。図１９に示すように、ワード線ＷＬ０、ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０、ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０、ＰＬ１が配されている。なお、上記の構成例では、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線はトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のプレート線選択回路／ドライバを有し、選択されたプレート線と非選択のプレート線とを異なる電圧（極性も含む）で駆動する構成としてもよい。
ここで、メモリセルＭ２１１、Ｍ２１２、…は、それぞれが第１の実施の形態に係る不揮発性記憶素子２０または第２の実施の形態に係る不揮発性記憶素子３０に相当し、それぞれの不揮発性記憶素子は、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層を有している。より具体的には、図１９における不揮発性記憶素子３１３が、図１８におけるメモリセルＭ２１１、Ｍ２１２、…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層３１５、および下部電極３１６から構成されている。
なお、図１９には、プラグ層３１７、金属配線層３１８、及びソースまたはドレイン領域３１９が示されている。
図１８に示すように、トランジスタＴ１１、Ｔ１２、Ｔ１３、…のドレインはビット線ＢＬ０に、トランジスタＴ２１、Ｔ２２、Ｔ２３、…のドレインはビット線ＢＬ１に、トランジスタＴ３１、Ｔ３２、Ｔ３３、…のドレインはビット線ＢＬ２に、それぞれ接続されている。
また、トランジスタＴ１１、Ｔ２１、Ｔ３１、…のゲートはワード線ＷＬ０に、トランジスタＴ１２、Ｔ２２、Ｔ３２、…のゲートはワード線ＷＬ１に、トランジスタＴ１３、Ｔ２３、Ｔ３３、…のゲートはワード線ＷＬ２に、それぞれ接続されている。
さらに、トランジスタＴ１１、Ｔ１２、…のソースはそれぞれ、メモリセルＭ２１１、Ｍ２１２、…と接続されている。
また、メモリセルＭ２１１、Ｍ２２１、Ｍ２３１、…はプレート線ＰＬ０に、メモリセルＭ２１２、Ｍ２２２、Ｍ２３２、…はプレート線ＰＬ１に、メモリセルＭ２１３、Ｍ２２３、Ｍ２３３、…はプレート線ＰＬ２に、それぞれ接続されている。
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１、Ｍ２１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
ここで、初期ブレイク動作は、初期のテスト時にテスターにより実施してもよいし、上記書き込み回路３０５が初期ブレイク電圧を発生できるように構成してもよい。
なお、１トランジスタ−１不揮発性記憶素子の構造を有する本適用例の場合、第１の適用例におけるクロスポイント型の不揮発性記憶素子の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流制御素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
また、第１の適用例の場合と同様に、本発明における抵抗変化層は低温で形成することが可能であることから、本適用例で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
さらに、第１の適用例の場合と同様に、タンタルおよびその酸化物の形成は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本適用例における不揮発性記憶装置を容易に製造することができる。
なお、上述した実施形態においては、抵抗変化層としての金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、第１電極と第２電極間に挟まれる金属酸化物としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
また、スパッタリングにて抵抗変化層を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗変化層に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
以上、本発明の一つまたは複数の態様に係る不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
本発明は、抵抗変化型の半導体記憶素子およびこれを備えた不揮発性記憶装置を提供するものであり、安定動作し、信頼性の高い不揮発性メモリを実現することができるので、不揮発性メモリを用いる種々の電子機器に有用である。
１０、２０、２４、３０ 不揮発性記憶素子
１１、１２、２１、２２、２５、３１ 不揮発性記憶装置
１００ 基板
１０１ 第１の配線
１０２ 第１の層間絶縁層
１０３ 第１のコンタクトホール
１０４ 第１のコンタクトプラグ
１０５ 第１電極
１０６、１１７ 抵抗変化層
１０６１、１１６１ 第１の抵抗変化層
１０６２ 第２の抵抗変化層
１０６ａ 第１の金属酸化物
１０６ａ１ 第１の領域
１０６ａ２ 第２の領域
１０６ｂ 第２の金属酸化物
１０６ｃ 第３の金属酸化物
１０７ 第２電極
１０８、１１８ 側壁保護層
１０９ 第２の層間絶縁層
１１０ 第２のコンタクトホール
１１１ 第２のコンタクトプラグ
１１２ 第２の配線
１１３ 第３の層間絶縁層
１１４ 第３のコンタクトホール
１１５ 第３のコンタクトプラグ
１１６ 第３の配線
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 不揮発性記憶素子
２１１ 上部配線
２１２ 下部配線
２１３ 上部電極
２１４ 抵抗変化層
２１５ 内部電極
２１６ 電流制御層
２１７ 下部電極
２１８ オーミック抵抗層
２１９ 第２の抵抗変化層
３００ 不揮発性記憶装置
３０１ メモリ本体部
３０２ メモリセルアレイ
３０３ 行選択回路／ドライバ
３０４ 列選択回路
３０５ 書き込み回路
３０６ センスアンプ
３０７ データ入出力回路
３０８ セルプレート電源
３０９ アドレス入力回路
３１０ 制御回路
３１３ 不揮発性記憶素子
３１４ 上部電極
３１５ 抵抗変化層
３１６ 下部電極
ＢＬ０、ＢＬ１、… ビット線
Ｍ１１、Ｍ１２、… メモリセル
Ｔ１１、Ｔ１２、… トランジスタ
ＷＬ０、ＷＬ１、… ワード線

Claims (14)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、
    酸素バリア性を有し、前記第１電極および前記第２電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、
    前記抵抗変化層及び前記側壁保護層を被覆するように形成された層間絶縁層と、
    を備え、
    前記第１の抵抗変化層は、第１の金属酸化物と、当該第１の金属酸化物の周囲に形成されかつ当該第１の金属酸化物よりも酸素不足度が小さい絶縁性の第３の金属酸化物とで構成され、前記第２の抵抗変化層は、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されており、
    前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆し、前記層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する
    不揮発性記憶素子。
  2. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、
    酸素バリア性を有し、前記第１電極および前記第２電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、
    前記抵抗変化層及び前記側壁保護層を被覆するように形成された層間絶縁層と、
    を備え、
    前記第１の抵抗変化層は、第１の金属酸化物と、当該第１の金属酸化物の周囲に形成されかつ当該第１の金属酸化物よりも酸素含有率が大きい絶縁性の第３の金属酸化物とで構成され、前記第２の抵抗変化層は、前記第１の金属酸化物よりも酸素含有率が大きい第２の金属酸化物で構成されており、
    前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆し、前記層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する
    不揮発性記憶素子。
  3. 前記側壁保護層が、さらに、前記第１電極の側面、および前記第２電極の側面と上面とを被覆している
    請求項１または２に記載の不揮発性記憶素子。
  4. 前記側壁保護層が、絶縁性かつ酸素バリア性を有する金属酸化物、金属窒化物、および金属酸窒化物のうちのいずれか１つで構成される
    請求項１または２に記載の不揮発性記憶素子。
  5. 前記側壁保護層が、シリコン窒化物、アルミニウム酸化物およびチタン酸化物のうちのいずれか１つで構成される
    請求項１または２に記載の不揮発性記憶素子。
  6. 前記第１の金属酸化物は、酸素不足度の異なる複数層の金属酸化物から構成された積層構造を有している
    請求項１または２に記載の不揮発性記憶素子。
  7. 前記第１の金属酸化物、前記第２の金属酸化物、および前記第３の金属酸化物はいずれも、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のうちのいずれか１つである
    請求項１または２に記載の不揮発性記憶素子。
  8. 電気パルスの印加に応じて酸素不足度が可逆的に変化する局所領域が、前記第２の抵抗変化層の中に形成されている、
    請求項１または２に記載の不揮発性記憶素子。
  9. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、
    を備えた不揮発性記憶素子の製造方法であって、
    第１電極材料、第１の金属酸化物、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物、および第２電極材料をこの順に層状に含む積層膜を形成する工程と、
    前記積層膜を、前記不揮発性記憶素子になる部分を残し、他の部分を除去するようにパターニングする工程と、
    前記パターニングにより露出した前記第１の金属酸化物の側面を酸化することにより前記第１の金属酸化物の周囲に前記第１の金属酸化物よりも酸素不足度が小さい絶縁性の第３の金属酸化物を形成することで前記第１の抵抗変化層を形成する工程と、
    少なくとも前記第２の抵抗変化層となる前記第３の金属酸化物の側面を、酸素バリア性を有する側壁保護層で被覆する工程と、
    前記抵抗変化層及び前記側壁保護層を被覆するように層間絶縁層を形成する工程と、
    を含み、
    前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆することで、前記層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する
    不揮発性記憶素子の製造方法。
  10. さらに、前記第１電極材料と前記第２電極材料との間に第１の電気パルスを印加することにより、前記第２の金属酸化物の中に、前記第１電極材料と前記第２電極材料との間に前記第１の電気パルスよりも振幅が小さい第２の電気パルスを印加するに応じて酸素不足度が可逆的に変化する局所領域を形成する工程を含む、
    請求項９に記載の不揮発性記憶素子の製造方法。
  11. 第１の方向に延びる複数の第１の配線と、
    前記第１の方向とは異なる第２の方向に延びる複数の第２の配線と、
    前記複数の第１の配線と前記複数の第２の配線との各立体交差点に設けられ、前記複数の第１の配線のうちの１つと前記複数の第２の配線のうちの１つとに接続されている請求項１または２に記載の複数の不揮発性記憶素子と、
    前記複数の不揮発性記憶素子のうちの１つの第１電極と前記複数の第１の配線のうちの１つとを接続する複数の第１のコンタクトプラグと、
    前記複数の不揮発性記憶素子のうちの１つの第２電極と前記複数の第２の配線のうちの１つとを接続する複数の第２のコンタクトプラグと、
    を備えるメモリセルアレイが、層間絶縁膜を介在して複数積層されている、
    不揮発性記憶装置。
  12. 前記層間絶縁膜がＴＥＯＳ、ＦＳＧ、Ｓｉ３Ｎ４のいずれかで構成され、
    前記第１のコンタクトプラグ及び第２のコンタクトプラグがタングステンで構成されている
    請求項１１に記載の不揮発性記憶装置。
  13. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に介在し、前記第１電極に接続する第１の抵抗変化層と、前記第２電極に接続する第２の抵抗変化層とを積層して構成され、前記第１電極と前記第２電極との間に与えられる電圧の極性に応じて抵抗値が可逆的に変化する抵抗変化層と、
    を備えた不揮発性記憶装置の製造方法であって、
    第１の方向に延びる複数の第１の配線を形成する工程と、
    前記第１の配線を被覆する第１の層間絶縁層を形成する工程と、
    前記第１の層間絶縁層中に、前記複数の第１の配線のうちの１つに接続する複数の第１のコンタクトプラグを形成する工程と、
    前記複数の第１のコンタクトプラグの上に、前記複数の第１のコンタクトプラグに接続し、第１電極材料、第１の金属酸化物、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物、および第２電極材料をこの順に層状に含む積層膜を形成する工程と、
    前記積層膜を、前記複数の第１のコンタクトプラグと接続する複数の部分を残し、他の部分を除去するようにパターニングする工程と、
    前記パターニングにより露出した前記第１の金属酸化物の側面を酸化することにより前記第１の金属酸化物の周囲に前記第１の金属酸化物よりも酸素不足度が小さい絶縁性の第３の金属酸化物を形成することで前記第１の抵抗変化層を形成する工程と、
    少なくとも前記第２の抵抗変化層となる前記第３の金属酸化物の側面を、酸素バリア性を有する側壁保護層で被覆する工程と、
    パターニングされた前記積層膜及び前記側壁保護層を被覆する第２の層間絶縁層を形成する工程と、
    前記第２の層間絶縁層中に、パターニングされた前記積層膜に接続する複数の第２のコンタクトプラグを形成する工程と、
    前記第２のコンタクトプラグの上に、前記第１の方向とは異なる第２の方向に延びる複数の第２の配線を形成する工程と、
    を含み、
    前記側壁保護層は少なくとも前記第３の金属酸化物の側面を被覆することで、前記第２の層間絶縁層に含まれる酸素が前記第３の金属酸化物へ拡散することを防止する
    不揮発性記憶装置の製造方法。
  14. さらに、前記第１の配線と前記第２の配線との間に第１の電気パルスを印加することにより、前記第２の金属酸化物の中に、前記第１の配線と前記第２の配線との間に前記第１の電気パルスよりも振幅が小さい第２の電気パルスを印加するに応じて酸素不足度が可逆的に変化する局所領域を形成する工程を含む、
    請求項１３に記載の不揮発性記憶装置の製造方法。
JP2013533492A 2011-09-16 2012-09-10 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法 Active JP5899474B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013533492A JP5899474B2 (ja) 2011-09-16 2012-09-10 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011203804 2011-09-16
JP2011203804 2011-09-16
JP2013533492A JP5899474B2 (ja) 2011-09-16 2012-09-10 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法
PCT/JP2012/005727 WO2013038647A1 (ja) 2011-09-16 2012-09-10 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2013038647A1 JPWO2013038647A1 (ja) 2015-03-23
JP5899474B2 true JP5899474B2 (ja) 2016-04-06

Family

ID=47882898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013533492A Active JP5899474B2 (ja) 2011-09-16 2012-09-10 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法

Country Status (3)

Country Link
US (1) US9680093B2 (ja)
JP (1) JP5899474B2 (ja)
WO (1) WO2013038647A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101994280B1 (ko) * 2012-07-26 2019-07-01 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
JP5571833B2 (ja) * 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9627612B2 (en) 2014-02-27 2017-04-18 International Business Machines Corporation Metal nitride keyhole or spacer phase change memory cell structures
WO2015198573A1 (ja) * 2014-06-25 2015-12-30 日本電気株式会社 半導体装置、および半導体装置の製造方法
KR102410289B1 (ko) * 2014-12-18 2022-06-17 인텔 코포레이션 국소화된 필라멘트 채널을 포함하는 저항성 메모리 셀, 그것을 포함하는 디바이스, 및 그것의 제조 방법
EP3238281A4 (en) * 2014-12-24 2018-08-08 INTEL Corporation Resistive memory cells and precursors thereof, methods of making the same, and devices including the same
FR3031416B1 (fr) 2015-01-06 2018-09-07 Commissariat Energie Atomique Cellule memoire non volatile resistive et son procede de fabrication
US10529777B2 (en) * 2015-03-31 2020-01-07 Sony Semiconductor Solutions Corporation Switch device and storage unit
CN106654004B (zh) 2015-10-29 2019-03-19 华邦电子股份有限公司 电阻式存储器及其制造方法
KR20190055660A (ko) * 2017-11-15 2019-05-23 에스케이하이닉스 주식회사 크로스-포인트 어레이 장치 및 이의 제조 방법
US11075339B2 (en) * 2018-10-17 2021-07-27 Cerfe Labs, Inc. Correlated electron material (CEM) devices with contact region sidewall insulation
US10825514B2 (en) * 2018-04-20 2020-11-03 International Business Machines Corporation Bipolar switching operation of confined phase change memory for a multi-level cell memory
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11011702B2 (en) 2019-08-07 2021-05-18 Winbond Electronics Corp. Memory devices and methods for forming the same
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915656B2 (en) 2006-10-24 2011-03-29 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
WO2008126365A1 (ja) 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
JP5526776B2 (ja) * 2007-04-17 2014-06-18 日本電気株式会社 抵抗変化素子及び該抵抗変化素子を含む半導体装置
CN101542730B (zh) 2007-06-05 2011-04-06 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置
WO2009122569A1 (ja) 2008-04-01 2009-10-08 株式会社 東芝 情報記録再生装置
WO2009125777A1 (ja) * 2008-04-07 2009-10-15 日本電気株式会社 抵抗変化素子及びその製造方法
WO2009125780A1 (ja) 2008-04-11 2009-10-15 株式会社アライドマテリアル 電着ワイヤー工具およびその製造方法
JP2010251352A (ja) 2009-04-10 2010-11-04 Panasonic Corp 不揮発性記憶素子及びその製造方法
US8441837B2 (en) 2009-04-15 2013-05-14 Panasonic Corporation Variable resistance nonvolatile memory device
WO2010125780A1 (ja) 2009-04-30 2010-11-04 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
JP2010287683A (ja) 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP2011071380A (ja) 2009-09-28 2011-04-07 Toshiba Corp 半導体メモリ装置およびその製造方法
JP4975887B2 (ja) * 2010-03-08 2012-07-11 パナソニック株式会社 不揮発性記憶素子およびその製造方法
JP5001464B2 (ja) 2010-03-19 2012-08-15 パナソニック株式会社 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置
US8618526B2 (en) * 2010-08-17 2013-12-31 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
WO2012070238A1 (ja) * 2010-11-24 2012-05-31 パナソニック株式会社 不揮発性記憶素子、その製造方法、不揮発性記憶装置及び不揮発性記憶素子の設計支援方法
JP5571833B2 (ja) * 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法

Also Published As

Publication number Publication date
CN103999218A (zh) 2014-08-20
US9680093B2 (en) 2017-06-13
JPWO2013038647A1 (ja) 2015-03-23
WO2013038647A1 (ja) 2013-03-21
US20140197368A1 (en) 2014-07-17

Similar Documents

Publication Publication Date Title
JP5899474B2 (ja) 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法
US8437173B2 (en) Nonvolatile memory element, manufacturing method thereof, design support method therefor, and nonvolatile memory device
JP5468087B2 (ja) 不揮発性記憶素子及び不揮発性記憶装置
JP4607257B2 (ja) 不揮発性記憶素子及び不揮発性記憶装置
US8450182B2 (en) Method of manufacturing non-volatile semiconductor memory element and method of manufacturing non-volatile semiconductor memory device
US8861257B2 (en) Nonvolatile memory element, manufacturing method thereof, nonvolatile memory device, and design support method for nonvolatile memory element
JP5352032B2 (ja) 不揮発性記憶素子および不揮発性記憶装置
JP6391009B2 (ja) 抵抗変化型不揮発性記憶素子の製造方法
JP5174282B2 (ja) 不揮発性記憶素子およびそれを備えた不揮発性記憶装置
JP5571833B2 (ja) 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US8563962B2 (en) Memory device and method of manufacturing the same
JP5291269B2 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
JPWO2012001993A1 (ja) 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
JP4757360B2 (ja) 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
JP2011198909A (ja) 抵抗変化型不揮発性記憶素子
JP5291270B1 (ja) 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
JP2013161933A (ja) 不揮発性記憶素子及びその製造方法
CN103999218B (zh) 非易失性存储元件、非易失性存储装置、非易失性存储元件的制造方法及非易失性存储装置的制造方法
JP2014175419A (ja) 電流制御素子、不揮発性記憶素子、不揮発性記憶装置および電流制御素子の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151214

R151 Written notification of patent or utility model registration

Ref document number: 5899474

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

SZ03 Written request for cancellation of trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z03

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250