WO2013038647A1 - 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法 - Google Patents

不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法 Download PDF

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慎一 米田
三河 巧
伊藤 理
早川 幸夫
敦史 姫野
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable resistance nonvolatile memory element that changes its resistance value by application of a voltage pulse, and a nonvolatile memory device including the resistance variable nonvolatile memory element.
  • non-volatile memory element resistance-change memory
  • a non-volatile memory element that uses a resistance change layer as a material for the memory portion
  • it can be configured with a memory element having a simple structure composed of a non-volatile memory element. And lower power consumption are expected.
  • the resistance value is changed from a high resistance to a low resistance or from a low resistance to a high resistance, for example, by inputting an electric pulse.
  • the two resistance values of the low resistance and the high resistance are clearly distinguished, and the low resistance and the high resistance are stably changed at high speed, and the two resistance values are held in a nonvolatile manner. Is required.
  • various proposals have been made for the purpose of stabilizing the memory characteristics and miniaturizing the memory element.
  • Patent Document 1 discloses that an oxidation / reduction reaction is selectively generated at an electrode interface in contact with a resistance change layer having a low degree of oxygen deficiency to stabilize the resistance change.
  • the conventional nonvolatile memory element described above includes a lower electrode, a resistance change layer, and an upper electrode, and the nonvolatile memory element is two-dimensionally or three-dimensionally arranged to form a memory cell array. ing.
  • the variable resistance layer has a stacked structure of a first variable resistance layer and a second variable resistance layer, and the first and second variable resistance layers are the same type of transition metal oxide. Consists of. The degree of oxygen deficiency of the transition metal oxide constituting the second resistance change layer is smaller than the degree of oxygen deficiency of the transition metal oxide constituting the first resistance change layer.
  • an initial break may be required in order to cause the nonvolatile memory element to transition from an initial state immediately after manufacturing to an operation state in which a resistance change stably appears.
  • An initial break applies a voltage having a larger amplitude than a voltage that causes a resistance change in an operating state to a nonvolatile memory element in an initial state, and locally applies a part of the resistance change layer having a small oxygen deficiency.
  • a voltage applied to the nonvolatile memory element in the initial break process is referred to as an initial break voltage.
  • the voltage is as low as possible in order to reduce the possibility of unintentional electrical breakdown in the non-volatile memory element during the initial break process and to perform the initial break process efficiently. It is desirable that initial break can be achieved by applying.
  • the resistance change characteristics of a plurality of nonvolatile memory elements formed in the nonvolatile memory device are good and uniform (so-called small variation) ) Is also desirable for non-volatile storage elements.
  • the present invention has been made to meet the above-described demand, and a nonvolatile memory element capable of reducing an initial break voltage and stabilizing a resistance change characteristic, and a nonvolatile memory device using such a nonvolatile memory element
  • the purpose is to provide.
  • a nonvolatile memory element is interposed between a first electrode, a second electrode, and the first electrode and the second electrode, and is connected to the first electrode.
  • a first variable resistance layer and a second variable resistance layer connected to the second electrode, and is based on an electrical signal applied between the first electrode and the second electrode.
  • a resistance change layer whose resistance value reversibly changes, and a sidewall protective layer which has an oxygen barrier property and covers a side surface of the resistance change layer which is not connected to any of the first electrode and the second electrode
  • the first variable resistance layer includes a first metal oxide and a first oxygen oxide formed around the first metal oxide and having a lower oxygen deficiency than the first metal oxide. 3, and the second variable resistance layer is more than the first metal oxide. Containing deficiency is composed of a small second metal oxide.
  • the third metal oxide has a maximum area in the plane direction of the second metal oxide, that is, in the direction intersecting the direction of the drive current flowing through the nonvolatile memory element.
  • the sidewall of the third metal oxide is covered with the sidewall protective layer, so that the third metal can be formed by an interlayer insulating film forming process or a heat treatment process in the manufacturing process after the formation of the nonvolatile memory element.
  • Oxygen is supplied to the oxide, and the third metal oxide is further oxidized and the variation of the oxide layer increases, thereby suppressing the deterioration of resistance change characteristics and the increase in variation of the nonvolatile memory element. can do.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing the method of manufacturing the main part of the nonvolatile memory device in the first embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2D is a cross-sectional view illustrating the method of manufacturing the main part of the nonvolatile memory device according to the first embodiment of the invention.
  • FIG. 2E is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2F is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2G is a cross-sectional view showing the method of manufacturing the main part of the nonvolatile memory device in the first embodiment of the present invention.
  • FIG. 2H is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2I is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 2J is a cross-sectional view showing a method for manufacturing the main part of the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 3 is a graph comparing the amount of side wall oxidation of the resistance change layer in the example of the present invention and the comparative example.
  • FIG. 4 is a graph comparing the evaluation results of the HR current and the LR current flowing through the nonvolatile memory element according to the example of the present invention and the nonvolatile memory element according to the comparative example.
  • FIG. 5 is a graph comparing the evaluation results of the LR current flowing through the nonvolatile memory element according to the example of the present invention and the nonvolatile memory element according to the comparative example.
  • FIG. 3 is a graph comparing the amount of side wall oxidation of the resistance change layer in the example of the present invention and the comparative example.
  • FIG. 4 is a graph comparing the evaluation results of the HR current and the LR current flowing through the nonvolatile memory element according to the
  • FIG. 6 is a diagram showing an operation example when information is written in the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 7 is a diagram illustrating an operation example in the case where information is read from the nonvolatile memory element according to Embodiment 1 of the present invention.
  • FIG. 8A is a cross-sectional view illustrating a configuration example of a nonvolatile memory device according to Comparative Example 1.
  • FIG. 8B is a cross-sectional view illustrating a configuration example of the nonvolatile memory device according to Comparative Example 2.
  • FIG. 8C is a cross-sectional view showing a configuration example of the nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 8A is a cross-sectional view illustrating a configuration example of a nonvolatile memory device according to Comparative Example 1.
  • FIG. 8B is a cross-sectional view illustrating a configuration example of the nonvolatile memory device according to Comparative Example 2.
  • FIG. 9 is a graph comparing the side wall oxidation amount of the resistance change layer in Comparative Example 1, Comparative Example 2, and Example.
  • FIG. 10 is a cross-sectional view showing one configuration example of the nonvolatile memory element according to the modification of the first embodiment of the present invention.
  • FIG. 11 is a graph showing the relationship between the configuration of the resistance change layer of the nonvolatile memory element and the endurance characteristics.
  • FIG. 12 is a cross-sectional view showing a configuration example of the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 13A is a cross-sectional view illustrating a method for manufacturing the main part of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 13B is a cross-sectional view illustrating the method of manufacturing the main part of the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 13C is a cross-sectional view for explaining the method for manufacturing the main part of the nonvolatile memory device according to Embodiment 2 of the present invention.
  • FIG. 13D is a cross-sectional view illustrating the method of manufacturing the main part of the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 14 is a block diagram showing a configuration of a nonvolatile memory device to which the nonvolatile memory element according to the first embodiment of the present invention is applied.
  • FIG. 14 is a block diagram showing a configuration of a nonvolatile memory device to which the nonvolatile memory element according to the first embodiment of the present invention is applied.
  • FIG. 15 is a perspective view showing the configuration of the A section (configuration of 4 bits) in the nonvolatile memory device shown in FIG.
  • FIG. 16 is a cross-sectional view showing the configuration of the nonvolatile memory element in the first application example of the nonvolatile memory device shown in FIG.
  • FIG. 17 is a perspective view showing a configuration of a memory cell array in a multilayered structure of the first application example of the nonvolatile memory device shown in FIG.
  • FIG. 18 is a block diagram showing a configuration in a second application example of the nonvolatile memory device to which the nonvolatile memory element according to the first embodiment of the present invention is applied.
  • FIG. 19 is a cross-sectional view showing the configuration of C section (configuration of 2 bits) in the nonvolatile memory device shown in FIG.
  • FIG. 20 is a cross-sectional view showing a configuration example of the nonvolatile memory device according to the related invention.
  • FIG. 21A is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21B is a cross-sectional view showing the method of manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21C is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21A is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21B is a cross-sectional view showing the method of manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21C
  • FIG. 21D is a cross-sectional view illustrating the method of manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21E is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21F is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21G is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21H is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 21I is a cross-sectional view showing the method for manufacturing the main part of the nonvolatile memory device according to the related invention.
  • FIG. 20 shows a configuration of the nonvolatile memory device 11 having the nonvolatile memory element 10 according to the related invention
  • FIGS. 21A to 21I are cross-sectional views showing a method for manufacturing a main part of the nonvolatile memory device 11 according to the related invention.
  • FIG. 21A to 21I are cross-sectional views showing a method for manufacturing a main part of the nonvolatile memory device 11 according to the related invention.
  • a first wiring 101 is formed by forming a conductive layer made of aluminum on a substrate 100 on which transistors, lower layer wirings, and the like are formed, and patterning the conductive layer. Further, an interlayer insulating layer 102 is formed by covering the first wiring 101 and forming an insulating film over the substrate 100 and then planarizing the surface. Then, patterning is performed using a desired mask, and a contact hole 103 penetrating the interlayer insulating layer 102 and connected to the first wiring 101 is formed.
  • a contact hole is filled with a filler containing tungsten as a main component, and the entire surface of the wafer is planarized and polished by using a chemical mechanical polishing method (CMP method).
  • CMP method chemical mechanical polishing method
  • the contact plug 104 is covered, and a tantalum nitride 105 ′ to be the first electrode 105 later is disposed on the interlayer insulating layer 102 in a film shape by a sputtering method.
  • the oxygen-deficient first metal oxide 106a ′ and the second metal having a lower oxygen deficiency than the first metal oxide 106a ′ are formed on the tantalum nitride 105 ′.
  • the oxides 106b ′ are stacked in this order and arranged in a film shape.
  • An oxygen-deficient metal oxide refers to a metal oxide that is deficient in oxygen compared to a metal oxide having a stoichiometric composition.
  • the degree of oxygen deficiency of the metal oxide is defined as the ratio of oxygen deficiency with respect to the amount of oxygen constituting the metal oxide having the stoichiometric composition. The oxygen deficiency will be described in more detail later.
  • the first metal oxide 106a ′ has an oxygen content of 50 to 65 atm%, a resistivity of 2 to 50 m ⁇ ⁇ cm, and a film thickness of 20 to 100 nm.
  • the oxygen content of the second metal oxide 106b ′ The resistivity is 65 to 75 atm%, the resistivity is 10 7 m ⁇ ⁇ cm or more, and the film thickness is 3 to 10 nm.
  • a noble metal (platinum, iridium, palladium, etc.) layer 107 ′ to be the second electrode 107 after patterning is arranged in a film shape on the second metal oxide 106 b ′.
  • the film is patterned into the shape of a nonvolatile memory element.
  • the patterned metal film is annealed in an oxygen atmosphere to oxidize the end portion of the first metal oxide 106a to form a third metal oxide 106c which is an insulating region. Form. Since the second metal oxide 106b is close to an insulator from the beginning, it is not oxidized.
  • the resistance change layer 106 is configured by the first resistance change layer 1061 and the second resistance change layer 1062 in which the vicinity of the side surface is oxidized in the steps so far, and the first electrode 105 and the resistance change layer 106 are formed.
  • the second electrode 107 constitutes the nonvolatile memory element 10.
  • the resistance change layer 106 is covered to form a second interlayer insulating layer 109 having a thickness of 500 to 1000 nm, and the second manufacturing method is the same as that shown in FIGS. 21A and 21B.
  • a contact hole 110 and a second contact plug 111 are formed. Thereafter, the second contact plug 111 is covered to form a second wiring 112.
  • the side wall portion of the nonvolatile memory element 10 is oxidized and insulated, thereby reducing the active area through which the current contributing to the resistance change operation flows, reducing the leakage current, The break voltage can be lowered and the application time can be shortened.
  • oxygen is supplied to the third metal oxide 106c by the film formation process or the heat treatment process of the second interlayer insulating layer 109 in the manufacturing process after the formation of the nonvolatile memory element 10,
  • the third metal oxide 106c is further oxidized to increase the variation, there is a problem that the resistance change characteristic of the nonvolatile memory element 10 is deteriorated and the variation is increased.
  • the present invention has been made to solve such problems.
  • a nonvolatile memory element is interposed between a first electrode, a second electrode, and the first electrode and the second electrode, and is connected to the first electrode.
  • a first variable resistance layer and a second variable resistance layer connected to the second electrode, and is based on an electrical signal applied between the first electrode and the second electrode.
  • a resistance change layer whose resistance value reversibly changes, and a sidewall protective layer which has an oxygen barrier property and covers a side surface of the resistance change layer which is not connected to any of the first electrode and the second electrode
  • the first variable resistance layer includes a first metal oxide and a first oxygen oxide formed around the first metal oxide and having a lower oxygen deficiency than the first metal oxide. 3, and the second resistance change layer is formed from the first metal oxide layer. Degree of oxygen deficiency is formed in the small second metal oxide.
  • the nonvolatile memory element according to the present invention includes a first resistance change that is interposed between the first electrode, the second electrode, the first electrode, and the second electrode, and is connected to the first electrode.
  • the first resistance change layer includes a first metal oxide, and a third metal oxide formed around the first metal oxide and having a higher oxygen content than the first metal oxide.
  • the second resistance change layer has an oxygen content larger than that of the first metal oxide layer. It may be constituted by two metal oxides.
  • the side wall protective layer may further cover the side surface of the first electrode and the side surface and the upper surface of the second electrode.
  • the sidewall protective layer may cover at least the side surface of the third metal oxide.
  • the sidewall protective layer may be made of any one of metal oxide, metal nitride, and metal oxynitride having insulating properties and oxygen barrier properties.
  • the sidewall protective layer may be made of any one of silicon nitride, aluminum oxide, and titanium oxide.
  • the third metal oxide reduces the maximum area in the plane direction of the second metal oxide, that is, in the direction intersecting the direction of the drive current flowing through the nonvolatile memory element.
  • the leakage current of the variable resistance layer is reduced, and the density of the current flowing through the first metal oxide is increased.
  • the conductive path of the first metal oxide can be easily formed, and the initial break voltage is reduced, so that the device can be initialized at a low voltage.
  • the sidewall of the third metal oxide is covered with the sidewall protective layer, so that the third metal can be formed by an interlayer insulating film forming process or a heat treatment process in the manufacturing process after the formation of the nonvolatile memory element. Oxygen is supplied to the oxide, and the third metal oxide is further oxidized and the variation of the oxide layer increases, thereby suppressing the deterioration of resistance change characteristics and the increase in variation of the nonvolatile memory element. can do.
  • the first metal oxide may have a stacked structure composed of a plurality of metal oxides having different degrees of oxygen deficiency.
  • the endurance characteristics of the nonvolatile memory element can be improved.
  • each of the first metal oxide, the second metal oxide, and the third metal oxide is any one of tantalum oxide, hafnium oxide, and zirconium oxide. There may be.
  • the specific composition or film of the first metal oxide, the second metal oxide, and the third metal oxide can be stably and rapidly changed in resistance.
  • the thickness is revealed.
  • a local region including a filament whose oxygen deficiency reversibly changes in response to the application of an electric pulse may be formed in the second resistance change layer.
  • a resistance change phenomenon can be generated by causing a redox reaction in the filament and changing its resistance value (oxygen deficiency).
  • the present invention can be realized not only as such a nonvolatile memory element, but also as a nonvolatile memory device configured using such a nonvolatile memory element, a method of manufacturing the nonvolatile memory element, and manufacturing of the nonvolatile memory device It can also be realized as a method.
  • FIG. 1 is a cross-sectional view showing a configuration example of the nonvolatile memory element according to Embodiment 1 of the present invention.
  • the nonvolatile memory device 21 according to the first embodiment is a resistance variable nonvolatile memory device, and includes a substrate 100, a first wiring 101, a first interlayer insulating layer 102, a first Contact plug 104, nonvolatile memory element 20 having sidewall protective layer 108, second interlayer insulating layer 109, second contact plug 111, and second wiring 112.
  • a local region F in which the degree of oxygen deficiency reversibly changes according to the application of an electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • one of the first wiring 101 and the second wiring 112 is a switching element (diode or transistor) not illustrated. Connected and set so that the switch element is turned off when the memory cell is not selected. Further, in the connection between the nonvolatile memory element 20 and the switch element, the nonvolatile memory is directly connected without passing through the first contact plug 104, the second contact plug 111, the first wiring 101, and the second 112. A configuration in which the first electrode 105 and the second electrode 107 of the element 20 and the switch element are connected is also possible.
  • the substrate 100 is a semiconductor substrate such as silicon (Si).
  • the first wiring 101 is a wiring formed on the substrate 100.
  • the first interlayer insulating layer 102 is an interlayer insulating layer formed of a silicon oxide film having a thickness of 500 to 1000 nm covering the first wiring 101 on the substrate 100.
  • the first contact hole 103 is a contact hole with a diameter of 50 to 300 nm for the contact plug 104 that penetrates through the first interlayer insulating layer 102 and is electrically connected to the first wiring 101.
  • the contact plug 104 is a conductor mainly composed of tungsten embedded in the first contact hole 103.
  • the nonvolatile memory element 20 covers the first contact plug 104 and is formed of tantalum nitride or the like formed on the first interlayer insulating layer 102 and has a thickness of 5 to 100 nm.
  • a variable resistance layer 106 having a thickness of 100 nm and a second electrode 107 having a thickness of 5 to 100 nm made of a noble metal (Pt, Ir, Pd, etc.) are used.
  • the second interlayer insulating layer 109 is an interlayer insulating layer made of a silicon oxide film having a thickness of 500 to 1000 nm and covering the nonvolatile memory element 20.
  • the second contact hole 110 is a contact hole having a diameter of 50 to 300 nm for the second contact plug 111 that penetrates the second interlayer insulating layer 109 and is electrically connected to the second electrode 107.
  • the second contact plug 111 is a conductor mainly composed of tungsten embedded in the second contact hole 110.
  • the second wiring 112 is a wiring formed on the second interlayer insulating layer 109 so as to cover the second contact plug 111.
  • the nonvolatile memory device 21 only needs to include at least the nonvolatile memory element 20, and the substrate 100, the first wiring 101, and the first interlayer insulating layer 102, which are other components.
  • the first contact hole 103, the first contact plug 104, the second interlayer insulating layer 109, the second contact hole 110, the second contact plug 111, and the second wiring 112 are not essential.
  • the resistance change layer 106 is interposed between the first electrode 105 and the second electrode 107, and reversibly resists based on an electrical signal applied between the first electrode 105 and the second electrode 107.
  • At least two layers of a first resistance change layer 1061 connected to the first electrode 105 and a second resistance change layer 1062 connected to the second electrode 107 are stacked.
  • the first resistance change layer 1061 is a first metal oxide in which the core portion excluding the vicinity of the side surface (the side of the first resistance change layer 1061 and the central side not including the vicinity region of the side surface) has an oxygen-deficient type.
  • the third metal oxide 106c is in contact with at least a part of the lower surface of the second resistance change layer 1062, and the first metal oxide 106a is in contact with the remaining part of the lower surface of the second resistance change layer 1062. Yes.
  • the second resistance change layer 1062 is composed of the second metal oxide 106b having a lower degree of oxygen deficiency than the first metal oxide 106a.
  • the first metal oxide 106a, the second metal oxide 106b, and the third metal oxide 106c may be made of a metal containing tantalum (Ta) as a main component, for example.
  • the first metal oxide 106a is described as an oxygen-deficient type, but the oxygen deficiency of the second metal oxide 106b and the oxygen of the third metal oxide 106c are described.
  • the deficiency may be any smaller than the oxygen deficiency of the first metal oxide 106a, and it is not essential that the first metal oxide 106a is oxygen deficient.
  • the oxygen deficiency is the oxidation of a metal oxide in its stoichiometric composition (when there are multiple stoichiometric compositions, the stoichiometric composition having the highest resistance value among them). This refers to the proportion of oxygen that is deficient with respect to the amount of oxygen that constitutes the object.
  • a metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • the oxygen content is the ratio of oxygen to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the metal constituting the first metal oxide layer 106a and the metal constituting the second metal oxide layer 106b are of the same type, the oxygen content has a corresponding relationship with the degree of oxygen deficiency.
  • the oxygen deficiency of the second metal oxide 106b is less than that of the first metal oxide 106a. Less than oxygen deficiency.
  • Both the oxygen deficiency of the second metal oxide 106b and the oxygen deficiency of the third metal oxide 106c are smaller than the oxygen deficiency of the first metal oxide 106a. Therefore, the resistance value of the second metal oxide 106b and the resistance value of the third metal oxide 106c are both higher than the resistance value of the first metal oxide 106a. In particular, the third metal oxide 106c has an insulating property.
  • the third metal oxide 106c having a high resistance value is disposed on the side surface portion of the first metal oxide 106a having a low resistance value, the first metal oxide 106a having a low resistance value.
  • the area of the region S2 in the plane direction (or the contact region between the first metal oxide 106a having a low resistance value and the second variable resistance layer 1062) is smaller than the area of the electrode region S1 of the second electrode 107.
  • the planar direction is a direction that intersects the drive current flowing through the nonvolatile memory element 20.
  • the density of current flowing from the first metal oxide 106a to the second metal oxide 106b increases, and a conductive path is easily formed in the second metal oxide 106b.
  • the initial break voltage of the nonvolatile memory element 20 is reduced, and the nonvolatile memory element 20 can be initialized at a low voltage.
  • the memory element 20 can be initialized.
  • the first electrode 105, the first resistance change layer 1061, the second resistance change layer 1062, and the second electrode 107 are stacked in this order from the bottom.
  • the second electrode 107, the second variable resistance layer 1062, the first variable resistance layer 1061, and the first electrode 105 are stacked in this order from the bottom in the reverse order. The same can be said for the nonvolatile memory element.
  • terms such as a lower surface in the above description are appropriately read as an upper surface.
  • the metal constituting the resistance change layer 106 may be a metal other than tantalum.
  • a metal constituting the variable resistance layer a transition metal or aluminum (Al) can be used.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the thickness of the second metal oxide 106b is preferably 3 to 4 nm.
  • the thickness of the second metal oxide 106b is preferably 1 to 5 nm.
  • the first metal constituting the first metal oxide 106a and the third metal oxide 106c may be different from the second metal constituting the second metal oxide 106b.
  • the second metal oxide 106b may have a lower degree of oxygen deficiency than the first metal oxide 106a, that is, may have a higher resistance.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential. Note that the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide 106b having high resistance. The degree of deficiency) will change.
  • the redox is more reduced in the second metal oxide 106b. Reaction is likely to occur.
  • aluminum oxide (Al 2 O 3 ) can be used for the second metal oxide layer to be the high resistance layer.
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide 106a
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide 106b.
  • the resistance change phenomenon in the variable resistance layer of the laminated structure of each material described above is caused by an oxidation-reduction reaction in a small local region formed in the second metal oxide 106b having a high resistance. It is considered that the resistance value changes when the filament (conducting path) changes.
  • the second electrode 107 connected to the second metal oxide 106b having a smaller oxygen deficiency includes, for example, the second metal oxide 106b such as platinum (Pt), iridium (Ir), and palladium (Pd).
  • the second metal oxide 106b such as platinum (Pt), iridium (Ir), and palladium (Pd).
  • the standard electrode potential is higher.
  • the first electrode 105 connected to the first metal oxide 106a having a higher degree of oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum ( It is preferable to use a material having a lower standard electrode potential than the metal constituting the first metal oxide, such as Al), tantalum nitride (TaN), and titanium nitride (TiN).
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V2 of the second electrode 107 the standard electrode potential Vr2 of the metal composing the second metal oxide 106b, the standard electrode potential Vr1 of the metal composing the first metal oxide 106a, the first It is preferable that the relationship of V r2 ⁇ V 2 and V 1 ⁇ V 2 is satisfied between the electrode 105 and the standard electrode potential V1. Furthermore, it is preferable that V2> Vr2 and the relationship of Vr1 ⁇ V1 is satisfied.
  • a side wall protective layer 108 made of silicon nitride (film thickness 20 to 50 nm) is formed.
  • the sidewall protective layer 108 has a metal oxide, metal nitride, or metal oxynitride (for example, aluminum oxide or titanium oxide) having an insulating property and an oxygen barrier property. May be used.
  • the conductive path formed by the initial break treatment has a filament-like shape, and its diameter is considered to be about 10 nm.
  • the inventors have earnestly researched and found that the formation of the conductive path by the initial break treatment greatly depends on the current density flowing in the resistance change layer.
  • the second interlayer insulating layer 109 made of silicon oxide is formed on the resistance change layer 106 after the resistance change layer 106 is formed.
  • the third metal oxide is oxidized from the side wall of the third metal oxide 106c by oxygen plasma, a material gas, or the like, or is diffused from the second interlayer insulating layer 109 by heat treatment in the subsequent step. Further oxidation from the side wall of the object 106c may be mentioned.
  • the first electrode 105 and the second electrode 107 are connected for the purpose of preventing oxidation from the side wall of the resistance change layer 106 in the process after the formation of the resistance change layer 106.
  • the sidewall protective layer 108 that covers the side surface of the variable resistance layer 106 (particularly the side surface of the third metal oxide 106c)
  • the effective element size and area change through which the current of the variable resistance layer 106 flows is changed. Can be prevented.
  • variation in the current density flowing through the resistance change layer 106 is reduced, electrical defects are reduced, yield is prevented from decreasing, and reliability can be improved.
  • silicon nitride for the sidewall protective layer 108.
  • the sidewall protective layer made of silicon nitride functions as a barrier film for moisture, oxygen, and the like. Therefore, by covering the nonvolatile memory element with the sidewall protective layer, the sidewall of the resistance change layer caused by the source gas, oxygen plasma, or the like during the formation of the interlayer insulating layer composed of silicon oxide or the like after the nonvolatile memory element is formed Oxidation from the portion and further diffusion of oxygen contained in the interlayer insulating layer to the resistance change layer due to subsequent heat treatment can be prevented. Therefore, oxidation from the side wall portion of the resistance change layer can be prevented, and change in effective cross-sectional area that can contribute to the resistance change operation can be suppressed.
  • FIG. 1 A to 2J are cross-sectional views showing a method of manufacturing the main part of nonvolatile memory device 21 in the first embodiment of the present invention. The manufacturing method of the principal part of the nonvolatile memory device 21 of the first embodiment will be described using these.
  • a 400-600 nm thick conductive layer made of aluminum or the like is formed on the substrate 100 on which transistors, lower layer wirings, and the like are formed,
  • the first wiring 101 is formed by patterning this.
  • the first interlayer insulating layer 102 includes a silicon nitride (Si 3 N 4 ), a plasma TEOS (Tetraethoxysilane) film, and a fluorine-containing oxide (for example, FSG (Fluorinated Silicate Glass) to reduce parasitic capacitance between wirings. ) Or other low-k materials may be used.
  • the step of forming the first contact hole 103 patterning is performed using a desired mask, and the first wiring 101 is reached through the first interlayer insulating layer 102.
  • a first contact hole 103 having a side of 50 to 300 nm is formed.
  • the width of the first wiring 101 is smaller than the first contact hole 103, the contact area between the first wiring 101 and the first contact plug 104 changes due to the effect of mask misalignment. The current fluctuates. From the viewpoint of preventing this, in this embodiment, the width of the first wiring 101 is larger than that of the first contact hole 103.
  • a Ti / TiN layer having a thickness of 5 to 30 nm each serving as an adhesion layer and a diffusion barrier is formed in the lower layer by sputtering, and then the contact plug is formed in the upper layer.
  • Tungsten (W) having a thickness of 200 to 400 nm, which is a main component, is formed by a CVD (Chemical Vapor Deposition) method.
  • the first contact hole 103 is filled with a conductive layer (W / Ti / TiN structure) having a laminated structure that will later become the first contact plug 104.
  • the entire surface of the wafer is planarized and polished using a chemical mechanical polishing method (CMP (Chemical Mechanical Polishing) method), and the first contact plug 104 is formed on the first interlayer insulating layer 102.
  • CMP Chemical Mechanical Polishing
  • the first contact plug 104 is covered, and a tantalum nitride 105 ′ to be the first electrode 105 later is formed on the first interlayer insulating layer 102 to a thickness of 20 to 100 nm.
  • the film is arranged by sputtering.
  • the tantalum nitride 105 ′ is disposed only by the sputtering method, but the lower electrode may be planarized using an additional CMP method after the tantalum nitride 105 ′ is disposed.
  • the first metal oxide 106a 'and the second metal oxide 106b' are arranged in a film form on the tantalum nitride 105 '.
  • TaO x which is the first metal oxide 106a was arranged in a film shape by a so-called reactive sputtering method in which a tantalum target is sputtered in an argon and oxygen gas atmosphere.
  • the oxygen content effective for causing the resistance change of the first metal oxide 106a is 55 to 65 atm% (the value of x is 1.22 to 1.86), and the resistivity is 1 to 50 m ⁇ . -Cm, film thickness is 20-100 nm.
  • a second resistance change layer 1062 including the second metal oxide 106b is formed over the first metal oxide 106a.
  • TaO y as the second metal oxide 106b was formed by a reactive sputtering method in which a tantalum target was sputtered in an oxygen gas atmosphere.
  • the oxygen content of the second metal oxide 106b effective for causing a resistance change in the structure laminated with the first metal oxide 106a is 68 to 71 atm% (y value is 2.1 to 2). 5), the resistivity is 10 7 m ⁇ ⁇ cm or more, and the film thickness is 3 to 10 nm.
  • the surface layer of the first metal oxide 106a may be oxidized using plasma oxidation to form the second metal oxide 106b having a high oxygen content. Absent. In sputtering, it is difficult to contain oxygen exceeding the stoichiometric composition. However, when plasma oxidation treatment is performed, oxygen is injected into grain boundaries and defects of tantalum oxide, resulting in a higher oxygen content. Since the metal oxide can be formed, it is effective in suppressing leakage current. In order to form the second resistance change layer 1062, a reactive sputtering method in which a tantalum oxide target is sputtered in an oxygen gas atmosphere may be used.
  • a noble metal (Pt, Ir, Pa, etc.) layer 107 ′ to be the second electrode 107 after patterning is disposed on the second metal oxide 106 b ′ in a film shape.
  • the film is patterned into the shape of a nonvolatile memory element.
  • the nonvolatile memory element 20 can be formed using this as a hard mask. In this step, all the layers included in the laminated film are collectively patterned using the same mask. However, the individual layers included in the laminated film may be patterned.
  • the patterned laminated film is annealed in an oxygen atmosphere, so that the side surface of the first metal oxide 106a exposed after the patterning has a third metal oxide having an insulating property.
  • An object 106c is formed.
  • the sidewall protective layer 108 (thickness is 20 nm) made of silicon nitride is formed on the laminated film after side oxidation and the first interlayer insulating layer 102 by using plasma CVD. To deposit.
  • low-pressure CVD is usually used as a method having good step coverage with respect to the convex portions.
  • Low pressure CVD can deposit a thin film with good step coverage because of the long mean free process of reactive molecules.
  • low pressure CVD cannot be used after wiring formation because the film is formed at a high temperature of 650 to 800 ° C. in the film forming chamber.
  • the sidewall protective layer 108 made of silicon nitride may be formed by sputtering.
  • a technique of sputtering a polycrystalline silicon target in a mixed gas atmosphere of argon and nitrogen a so-called reactive sputtering method may be used.
  • the first resistance change layer 1061 is configured by the oxygen-deficient first metal oxide 106a except for the vicinity of the side surface, and the vicinity of the side surface is the first metal oxide.
  • the second resistance change layer 1062 includes the second metal oxide 106b having a lower oxygen deficiency than the first metal oxide 106a. Consists of.
  • the first variable resistance layer 1061 and the second variable resistance layer 1062 in which the vicinity of the side surfaces are oxidized constitute the variable resistance layer 106, and the first electrode 105, the variable resistance layer 106, and the second electrode 107.
  • the sidewall protective layer 108 constitutes the nonvolatile memory element 20.
  • the resistance change layer 106 and the sidewall protective layer 108 are covered to form a second interlayer insulating layer 109 having a thickness of 500 to 1000 nm, and the same manufacturing method as in FIGS. 2A and 2B Thus, the second contact hole 110 and the second contact plug 111 are formed. Thereafter, the second contact plug 111 is covered to form a second wiring 112.
  • an initial break voltage is applied to the nonvolatile memory element 20 via the first wiring 101 and the second wiring 112, whereby the second resistance change layer 1062 is electrically connected.
  • a non-volatile memory device 21 is completed by forming a local region including the filament F in which the degree of oxygen deficiency reversibly changes in accordance with the application of the pulse.
  • the side wall oxidation amount refers to the width of D shown in FIG. 1 and the width of the corresponding portion in FIG.
  • the side wall oxidation amount shown in FIG. 3 is a calculated value calculated from the result of electrical measurement of the initial resistance value of the nonvolatile memory element.
  • FIG. 3 shows that the amount of side wall oxidation in the comparative example having no side wall protective layer is 15% higher than that in the example having the side wall protective layer.
  • the sidewall protective layer 108 has a sidewall portion of the resistance change layer 106 formed by a source gas, oxygen plasma, or the like when the second interlayer insulating layer 109 formed of silicon oxide or the like after the formation of the nonvolatile memory element is formed. This indicates that oxygen contained in the second interlayer insulating layer 109 is prevented from diffusing into the resistance change layer 106 due to oxidation from the substrate and further heat treatment.
  • FIG. 4 is a graph comparing the resistance change characteristics of the nonvolatile memory element 20 (example) of the first embodiment and the resistance change characteristics of the nonvolatile memory element 10 (comparative example) having no sidewall protective layer. It is.
  • FIG. 4 shows two types of write voltage pulses (a voltage pulse for increasing the resistance of the nonvolatile memory element and a voltage pulse for decreasing the resistance) of the nonvolatile memory element 10 and the nonvolatile memory element 20 having different polarities.
  • a current value measured by applying a read voltage (voltage that does not cause a resistance change) each time a write voltage pulse is applied that is, (Resistance value) distribution.
  • a black circle (LR current) represents a representative value of a current value in a low resistance state
  • a white circle (HR current) represents a representative value of a current value in a high resistance state
  • a line segment extending vertically represents a distribution of current values.
  • the sidewall protective layer 108 has a sidewall portion of the resistance change layer 106 formed by a source gas, oxygen plasma, or the like when the second interlayer insulating layer 109 formed of silicon oxide or the like after the formation of the nonvolatile memory element is formed. This indicates that oxygen contained in the second interlayer insulating layer 109 is prevented from diffusing into the resistance change layer 106 due to oxidation from the substrate and further heat treatment.
  • the side wall protective layer provided in the example is 20 nm thick silicon nitride.
  • FIG. 5 is a graph comparing the LR current measured according to the side wall oxidation amount between the example and the comparative example.
  • the side wall oxidation amount shown in FIG. 5 is the film thickness value of the monitor wafer in the process control, and the absolute value is different from the calculated value of the side wall oxidation amount calculated from the initial resistance value.
  • FIG. 6 is a diagram showing an operation example when information is written in the nonvolatile memory element 20 according to the first embodiment of the present invention.
  • the high resistance value Rb is assigned to information “0”, and the low resistance value Ra is assigned to information “1”. Therefore, information “0” is written by applying a positive voltage pulse between the electrodes so that the resistance value of the resistance change layer becomes the high resistance value Rb, and the resistance value of the resistance change layer is low. Information “1” is written by applying a negative voltage pulse between the electrodes so as to have the value Ra.
  • FIG. 7 is a diagram showing an operation example when information is read out in the nonvolatile memory element according to Embodiment 1 of the present invention.
  • variable resistance layer functions as a memory unit, so that the nonvolatile memory element 20 operates as a memory.
  • the nonvolatile memory element 20 according to the first embodiment of the present invention having the sidewall protective layer has the second interlayer insulation made of silicon oxide or the like, which is performed after the resistance change layer 106 is formed. Oxidation from the side wall portion of the resistance change layer 106 by a source gas, oxygen plasma, or the like in the film formation process of the layer 109, and further diffusion of oxygen contained in the second interlayer insulating layer 109 to the resistance change layer 106 by subsequent heat treatment. There is an effect to prevent.
  • FIG. 8A, FIG. 8B, and FIG. 8C are cross-sectional views showing the outline of the cross-sectional structure of the evaluation samples prepared as Comparative Example 1, Comparative Example 2, and Examples, respectively.
  • the nonvolatile memory device 11 in FIG. 20 is further provided with an upper wiring having a third interlayer insulating layer 113, a third contact hole 114, a third contact plug 115, and a third wiring 116.
  • the non-volatile memory device 12 having the structure (FIG. 8A), the comparative example 2 is the non-volatile memory device 11 of FIG. 20 (FIG. 8B), and the example is the non-volatile memory device 21 of FIG.
  • the resistance change layer 106 in the comparative example 1 and the example is affected by the heat treatment in the process of forming the upper wiring structure.
  • the comparative example 2 compares the case where there is no influence of such heat processing.
  • FIG. 9 is a graph comparing the amount of side wall oxidation of each evaluation sample.
  • the side wall oxidation amount shown in FIG. 9 is a calculated value calculated from the result of electrical measurement of the initial resistance value of the nonvolatile memory element, as in FIG.
  • the side wall oxidation amount of the example in which the side wall protective layer and the upper layer wiring structure are provided is smaller than the side wall oxidation amount of the comparative example 1 in which the upper layer wiring structure is provided without providing the side wall protective layer. It can be seen that the side wall oxidation amount is substantially the same as the side wall oxidation amount of Comparative Example 2 in which neither the layer nor the upper layer wiring structure is provided.
  • the nonvolatile memory element 20 of this embodiment suppresses the progress of oxidation of the side wall portion of the resistance change layer and suppresses the resistance change even for the semiconductor device including the multilayer wiring process after the nonvolatile memory element is formed. It can be said that the effect of stabilizing the characteristics is high. Further, even when nonvolatile memory elements are formed in a plurality of layers, each nonvolatile memory element has an effect of suppressing the influence of oxidation at the time of forming a wiring process, so that the same characteristics can be formed.
  • FIG. 10 is a cross-sectional view showing a configuration example of the nonvolatile memory device 25 having the nonvolatile memory element 24 according to a modification of the first embodiment.
  • the first metal oxide 106a in the resistance change layer 117 has a stacked structure composed of metal oxides having different degrees of oxygen deficiency, and the first metal oxide 106a includes: The first region 106a1 connected to the first electrode 105 and the second region 106a2 connected to the second variable resistance layer 1062 are stacked.
  • the oxygen deficiency of the second region 106a2 of the first metal oxide 106a is smaller than the oxygen deficiency of the first region 106a1 of the first metal oxide 106a and is less than the oxygen deficiency of the second metal oxide 106b. Is also big.
  • the resistance change layer 117 includes the first region 106a1 of the first metal oxide 106a having the largest oxygen deficiency, the second region 106a2 of the first metal oxide 106a having an intermediate oxygen deficiency, It has a three-layer structure in which the second metal oxide 106b having the smallest degree of oxygen deficiency is stacked in this order.
  • FIG. 11 is a diagram showing endurance characteristics of a nonvolatile memory element in a sample having a variable resistance layer having a two-layer structure and a sample having a three-layer structure.
  • FIG. 11 shows the configuration of the resistance change layer.
  • the sample shown on the left side and the center has a two-layer structure corresponding to the resistance change layer 106 of FIG. 1, the high resistance layer corresponds to the second metal oxide 106b, and the oxygen deficient layer corresponds to the first metal oxide. 106a.
  • the sample shown on the right side has a three-layer structure corresponding to the resistance change layer 117 in FIG. 10, the high resistance layer corresponds to the second metal oxide 106 b, and the oxygen deficient layer corresponds to the first metal oxide. This corresponds to a stacked body of the first region 106a1 and the second region 106a2.
  • the vertical axis on the left in FIG. 11 shows the defect rate (arbitrary unit) of HR defects that do not become high resistance or LR defects that do not become low resistance.
  • the right vertical axis shows the pass rate (arbitrary unit) of the endurance characteristic of 100k times (100,000 times) of the memory cell array configured by the nonvolatile memory element including such a resistance change layer.
  • the bar graph and black circle plot corresponding to the samples shown on the left and center of FIG. 11 show the oxygen deficient layer (first metal oxide 106a) in the nonvolatile memory element in which the resistance change layer 106 has a two-layer structure. It is shown that there is a trade-off relationship that the number of occurrences of HR defects increases when the resistivity is decreased, and the number of occurrences of LR defects increases when the resistivity of the oxygen deficient layer is increased.
  • the bar graph and the black circle plot corresponding to the sample shown on the right side in FIG. 11 have two layers of the oxygen deficient layer, that is, three layers of the resistance change layer 117. Both defects are improved, indicating that the pass rate of the endurance characteristic is improved.
  • the nonvolatile memory element 24 having better endurance characteristics can be obtained by forming the variable resistance layer 117 in a three-layer structure.
  • FIG. 12 is a cross-sectional view showing a configuration example of a nonvolatile memory element according to the second embodiment of the present invention.
  • the nonvolatile memory element 30 of this example is different from the example shown in FIG. 3 in that the sidewall protective layer 118 covers only the side surfaces of the first electrode 105, the resistance change layer 106, and the second electrode 107. is there. That is, the nonvolatile memory element 30 shown in FIG. 12 has a sidewall structure in which the sidewall protective layer 118 covers only the sidewall portion of the nonvolatile memory element 30.
  • the contact hole 110 when the contact hole 110 is formed, it is necessary to process two layers of the second interlayer insulating layer 109 and the sidewall protective layer 108 having different selection ratios by dry etching. Concerns such as an increase in the step and stability of the contact resistance value can be considered.
  • the second embodiment only the second interlayer insulating layer 109 is processed by dry etching when the contact hole 110 is formed, and such a concern is eliminated.
  • FIGS. 13A to 13D show a method for manufacturing the nonvolatile memory device according to Embodiment 2 of the present invention.
  • 13A to 13D the same components as those in FIGS. 2A to 2J are denoted by the same reference numerals, and description thereof is omitted.
  • the difference between the method for manufacturing the nonvolatile memory device according to the second embodiment and the method for manufacturing the nonvolatile memory device according to the first embodiment is That is, the sidewall protective layer 108 is not disposed. Therefore, the steps before FIG. 13A are the same as those in FIGS.
  • the sidewall protective layer 108 is etched by anisotropic dry etching, and a sidewall-type sidewall protective layer 118 is formed only on the sidewalls of the first electrode 105, the resistance change layer 106, and the second electrode 107.
  • the variable resistance layer 106 is covered to form a second interlayer insulating layer 109 having a thickness of 500 to 1000 nm, and the second contact hole is formed by the same manufacturing method as in FIGS. 2A and 2B.
  • 110 and a second contact plug 111 are formed, and the second wiring 112 is formed by covering the second contact plug 111.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • the sidewall protective layer 118 covers at least the side surface of the third metal oxide 106c. It is important to shut off the oxygen supply to the third metal oxide 106c, and the side surfaces of the second metal oxide 106b and the side surfaces of the first electrode 105 and the second electrode 107 are not necessarily covered. It doesn't matter.
  • the second metal oxide 106b is close to an insulator from the beginning, and the first electrode 105 and the second electrode 107 are relatively less susceptible to oxidation. Therefore, even if the second metal oxide 106b is not covered with the sidewall protective layer 118, oxidation is further performed.
  • the side wall protective layer 118 is not limited to the side surface of the third metal oxide 106c provided to reduce the initial break voltage, and the side surface protective layer 118 can be any side surface as long as the characteristics of the nonvolatile memory element change due to the progress of oxidation.
  • the side wall protective layer 118 can be any side surface as long as the characteristics of the nonvolatile memory element change due to the progress of oxidation.
  • nonvolatile memory elements according to the first embodiment and the second embodiment described above can be applied to various types of nonvolatile memory devices.
  • a so-called cross-point type nonvolatile memory in which a nonvolatile memory element (active layer) is interposed at an intersection (a three-dimensional intersection) between a word line and a bit line A storage device may be mentioned. This example will be described below.
  • FIG. 14 is a block diagram showing a configuration in the first application example of the nonvolatile memory device to which the nonvolatile memory element according to the first embodiment or the second embodiment of the present invention is applied.
  • FIG. 15 is a perspective view showing the configuration of the A part (configuration of 4 bits) in the nonvolatile memory device shown in FIG.
  • the nonvolatile memory device 200 of this example includes a memory main body 201 on a semiconductor substrate.
  • the memory main body 201 includes a memory cell array 202, a row selection circuit / driver 203, and the like. , A column selection circuit / driver 204, a write circuit 205 for writing information, a sense amplifier 206 that detects the amount of current flowing through the selected bit line and determines data “1” or “0”, and a terminal DQ And a data input / output circuit 207 for performing input / output processing of the input / output data via the.
  • the nonvolatile memory device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on the control signal input from the outside. I have.
  • the memory cell array 202 includes a plurality of word lines (first wirings) WL0, WL1, WL2,... A plurality of bit lines formed above the lines WL0, WL1, WL2,... So as to be three-dimensionally intersected with the plurality of word lines WL0, WL1, WL2,... In a plane parallel to the main surface of the semiconductor substrate.
  • first wirings first wirings
  • bit lines formed above the lines WL0, WL1, WL2,... So as to be three-dimensionally intersected with the plurality of word lines WL0, WL1, WL2,...
  • a plurality of memories provided in a matrix corresponding to the three-dimensional intersections of the plurality of word lines WL0, WL1, WL2,... And the plurality of bit lines BL0, BL1, BL2,.
  • Cells M111, M112, M113, M121, M122, M123, M131, M132, M133,... (Hereinafter referred to as “memory cells M111, M112,...”) are provided.
  • each of the memory cells M111, M112,... Includes the nonvolatile memory element 20 according to the first embodiment or the nonvolatile memory element 30 according to the second embodiment, and the current connected in series thereto.
  • Each nonvolatile memory element is configured by a control element, and has a resistance change layer composed of an oxygen-deficient metal oxide having a stacked structure.
  • the initial break operation may be performed by a tester during an initial test, or the write circuit 205 may be configured to generate an initial break voltage.
  • FIG. 16 is a cross-sectional view showing the configuration of the nonvolatile memory element in the first application example of the nonvolatile memory device shown in FIG. Note that FIG. 16 shows the configuration in the B part of FIG.
  • the nonvolatile memory element 210 includes a lower wiring 212 (corresponding to the word line WL1 in FIG. 15) and an upper wiring 211 (in FIG. 15) which are copper wirings.
  • the lower electrode 217, the current control layer 216, the internal electrode 215, the resistance change layer 214, and the upper electrode 213 are sequentially stacked. .
  • the internal electrode 215, the resistance change layer 214, and the upper electrode 213 are the first electrode 105, the resistance change layer 106, and the second electrode in the nonvolatile memory element 20 according to the first embodiment shown in FIG. Each corresponds to the electrode 107. Therefore, the configuration in this application example is formed in the same manner as the configuration in the first embodiment.
  • a nonvolatile memory element capable of stabilizing the resistance change operation can be configured.
  • the current control element 216 is connected in series with the resistance change layer 214 via the internal electrode 215 made of TaN, and the current control layer 216 and the resistance change layer 214 are electrically connected.
  • the current control element including the lower electrode 217, the current control layer 216, and the internal electrode 215 is an MIM (Metal-Insulator-Metal) diode or MSM (Metal-Semiconductor-Metal; metal). -Meaning of semiconductor-metal)
  • An element typified by a diode, which exhibits a non-linear current characteristic with respect to voltage.
  • the MSM diode can carry more current.
  • As the current control layer 216 amorphous Si or the like can be used.
  • the current control element has a bidirectional current characteristic with respect to the voltage, and conducts at a voltage not lower than the first threshold voltage Vf1 or not higher than the second threshold voltage Vf2 (where Vf1> Vf2). It is configured.
  • tantalum and its oxide are materials generally used in semiconductor processes and can be said to have very high affinity. Therefore, it can be easily incorporated into an existing semiconductor manufacturing process.
  • FIG. 17 is a perspective view showing a configuration of a memory cell array in a multilayered structure of the first application example of the nonvolatile memory device shown in FIG.
  • the nonvolatile memory device includes a plurality of lower wirings (first wirings) 212 formed in parallel to each other on a semiconductor substrate (not shown), and a plurality of lower wirings 212 above the plurality of lower wirings 212.
  • a memory cell array including a plurality of memory cells 210 provided in a matrix corresponding to a three-dimensional intersection with the plurality of upper wirings 211 includes a multi-layered memory cell array.
  • the resistance change layer in the present invention can be formed at a low temperature. Therefore, even when stacking is performed in the wiring process as shown in this embodiment mode, it does not affect the wiring material such as the transistor and the silicide formed in the lower layer process. Can be easily realized. That is, by using the variable resistance layer containing the tantalum oxide of the present invention, it is possible to easily realize a nonvolatile memory device having a multilayer structure.
  • nonvolatile memory element As a second application example of the nonvolatile memory element in this embodiment, a nonvolatile memory device having a structure of one transistor-1 nonvolatile memory element (1T1R configuration) can be given.
  • FIG. 18 is a block diagram showing a configuration in a second application example of the nonvolatile memory device to which the nonvolatile memory element according to the first embodiment or the second embodiment of the present invention is applied.
  • FIG. 19 is a cross-sectional view showing the configuration of C section (configuration of 2 bits) in the nonvolatile memory device shown in FIG.
  • the nonvolatile memory device 300 in this application example includes a memory main body 301 on a semiconductor substrate.
  • the memory main body 301 includes a memory cell array 302 and a row selection circuit / driver 303.
  • the nonvolatile memory device 300 includes a cell plate power supply (VCP power supply) 308, an address input circuit 309 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 310 for controlling the operation.
  • VCP power supply cell plate power supply
  • the memory cell array 302 includes a plurality of word lines (first wirings) WL0, WL1, WL2,... And bit lines (second wirings) BL0, which are formed on a semiconductor substrate and arranged to cross each other. , And a plurality of transistors T11, T12, T13, T21, T22 provided corresponding to the intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. , T23, T31, T32, T33,... (Hereinafter referred to as “transistors T11, T12,...”) And a plurality of memory cells M211, M212, M213 provided in a one-to-one relationship with the transistors T11, T12,. M221, M222, M223, M231, M232, M233,... (Hereinafter referred to as “memory cells M211, M212,...”) ) And a.
  • the memory cell array 302 includes a plurality of plate lines (third wirings) PL0, PL1, PL2,... Arranged in parallel with the word lines WL0, WL1, WL2,.
  • a bit line BL0 is arranged above the word lines WL0 and WL1
  • plate lines PL0 and PL1 are arranged between the word lines WL0 and WL1 and the bit line BL0.
  • the plate line is arranged in parallel with the word line, but may be arranged in parallel with the bit line.
  • the plate line is configured to apply a common potential to the transistors, but has a plate line selection circuit / driver having a configuration similar to that of the row selection circuit / driver.
  • the selected plate line and the non-selected plate line are It is good also as a structure driven by a different voltage (a polarity is also included).
  • each of the memory cells M211, M212,... Corresponds to the nonvolatile memory element 20 according to the first embodiment or the nonvolatile memory element 30 according to the second embodiment.
  • the element has a variable resistance layer formed of a metal oxide having an oxygen-deficient type having a laminated structure. More specifically, the nonvolatile memory element 313 in FIG. 19 corresponds to the memory cells M211, M212,... In FIG. 18, and the nonvolatile memory element 313 includes an upper electrode 314 and an oxygen-deficient metal having a stacked structure. A variable resistance layer 315 made of an oxide and a lower electrode 316 are included.
  • FIG. 19 shows a plug layer 317, a metal wiring layer 318, and a source or drain region 319.
  • the drains of the transistors T11, T12, T13,... are on the bit line BL0
  • the drains of the transistors T21, T22, T23, ... are on the bit line BL1
  • the drains of the transistors T31, T32, T33,. Each is connected to the bit line BL2.
  • the gates of the transistors T11, T21, T31,... are on the word line WL0, the gates of the transistors T12, T22, T32,... Are on the word line WL1, and the gates of the transistors T13, T23, T33,. Each is connected.
  • the sources of the transistors T11, T12,... are connected to the memory cells M211, M212,.
  • the address input circuit 309 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 303 based on the address signal, and outputs a column address signal to the column selection circuit 304.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • control circuit 310 In the information write cycle, the control circuit 310 outputs a write signal instructing application of a write voltage to the write circuit 305 in accordance with the input data Din input to the data input / output circuit 307. On the other hand, in the information read cycle, the control circuit 310 outputs a read signal instructing application of a read voltage to the column selection circuit 304.
  • the row selection circuit / driver 303 receives the row address signal output from the address input circuit 309, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal. A predetermined voltage is applied to the selected word line.
  • the column selection circuit 304 receives the column address signal output from the address input circuit 309, selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal, A write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 305 When the write circuit 305 receives the write signal output from the control circuit 310, the write circuit 305 outputs a signal instructing the column selection circuit 304 to apply the write voltage to the selected bit line.
  • the sense amplifier 306 detects the amount of current flowing through the selected bit line to be read in the information read cycle, and determines that the data is “1” or “0”.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 307.
  • the initial break operation may be performed by a tester during an initial test, or the write circuit 305 may be configured to generate an initial break voltage.
  • the storage capacity is smaller than that of the cross-point type nonvolatile memory element in the first application example.
  • a current control element such as a diode is unnecessary, there is an advantage that it can be easily combined with a CMOS process and the operation can be easily controlled.
  • the resistance change layer in the present invention can be formed at a low temperature, it is a case where lamination is performed in the wiring process as shown in this application example. However, there is an advantage that the wiring material such as the transistor and silicide formed in the lower layer process is not affected.
  • the formation of tantalum and its oxide can be easily incorporated into an existing semiconductor manufacturing process, so that the nonvolatile memory device in this application example can be easily manufactured. can do.
  • the metal oxide as the resistance change layer is tantalum oxide, hafnium oxide, or zirconium oxide has been described.
  • the metal sandwiched between the first electrode and the second electrode is described.
  • the oxide it is sufficient that the main resistance change layer that exhibits resistance change includes oxides such as tantalum, hafnium, zirconium, and the like.
  • trace amounts of other elements may be included.
  • intentionally include a small amount of other elements by fine adjustment of the resistance value and such a case is also included in the scope of the present invention. For example, if nitrogen is added to the resistance change layer, the resistance value of the resistance change layer increases and the reactivity of resistance change can be improved.
  • variable resistance layer when a variable resistance layer is formed by sputtering, an unintended trace element may be mixed into the variable resistance layer due to residual gas or gas release from the vacuum vessel wall. It is natural that the case where is mixed into the resistance film is also included in the scope of the present invention.
  • the nonvolatile memory element and the nonvolatile memory device according to one or more aspects of the present invention and the manufacturing method thereof have been described based on the embodiment.
  • the present invention is limited to the embodiment. Is not to be done. Unless it deviates from the gist of the present invention, one or more of the present invention may be applied to various modifications that can be conceived by those skilled in the art, or forms constructed by combining components in different embodiments. It may be included within the scope of the embodiments.
  • the present invention provides a resistance change type semiconductor memory element and a nonvolatile memory device provided with the resistance variable semiconductor memory element, and can realize a stable and highly reliable nonvolatile memory. It is useful for various electronic devices to be used.
  • Nonvolatile memory device 10, 20, 24, 30 Nonvolatile memory element 11, 12, 21, 22, 25, 31 Nonvolatile memory device 100 Substrate 101 First wiring 102 First interlayer insulating layer 103 First contact hole 104 First Contact plug 105 First electrode 106, 117 Variable resistance layer 1061, 1161 First variable resistance layer 1062 Second variable resistance layer 106a First metal oxide 106a1 First region 106a2 Second region 106b Second metal Oxide 106c Third metal oxide 107 Second electrode 108, 118 Side wall protective layer 109 Second interlayer insulating layer 110 Second contact hole 111 Second contact plug 112 Second wiring 113 Third interlayer insulating layer 114 Third contact hole 115 Third contact plug 116 Third wiring 200 Nonvolatile storage device 201 Memory main body 202 Memory cell array 203 Row selection circuit / driver 204 Column selection circuit / driver 205 Write circuit 206 Sense amplifier 207 Data input / output circuit 208 Address input circuit 209 Control circuit 210 Nonvolatile storage element 211 Upper wiring 212 Lower wiring 213 Upper electrode 214 Resistance

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

 不揮発性記憶素子(20)は、第1電極(105)と、第2電極(107)と、第1電極(105)と第2電極(107)との間に介在し、第1電極(105)に接続する第1の抵抗変化層(1061)と、第2電極(107)に接続する第2の抵抗変化層(1062)とを積層して構成された抵抗変化層(106)と、酸素バリア性を有し、前記抵抗変化層(106)の側面を被覆する側壁保護層(108)と、を備え、第1の抵抗変化層(1061)は、第1の金属酸化物(106a)と、第1の金属酸化物の周囲に形成されかつ第1の金属酸化物(106a)よりも酸素不足度が小さい第3の金属酸化物(106c)とで構成され、第2の抵抗変化層(1062)は、第1の金属酸化物(106a)よりも酸素不足度が小さい第2の金属酸化物(106b)で構成されている。

Description

不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法
 本発明は、電圧パルスの印加により、抵抗値が変化する抵抗変化型の不揮発性記憶素子およびそれを備えた不揮発性記憶装置に関する。
 近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み/読み出し時間の高速化、および長寿命化の要求が高まっている。
 こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子(抵抗変化型メモリ)の場合、不揮発性記憶素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
 抵抗変化材料を記憶部として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の2つの抵抗値を明確に区別し、かつ低抵抗と高抵抗との間を高速に安定して変化させ、これら2つの抵抗値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
 この不揮発性記憶素子の一例として、酸素不足度の異なる遷移金属酸化物を積層して抵抗変化層に用いた不揮発性記憶装置が提案されている。例えば、特許文献1においては、酸素不足度の低い抵抗変化層と接触する電極界面に酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。
 上記した従来の不揮発性記憶素子は、下部電極と抵抗変化層と上部電極とを有して構成され、この不揮発性記憶素子が二次元状もしくは三次元上に配置されて、メモリセルアレイを構成している。各々の不揮発性記憶素子においては、抵抗変化層は第1の抵抗変化層と第2の抵抗変化層の積層構造で構成され、かつ第1及び第2の抵抗変化層は同種の遷移金属酸化物で構成される。第2の抵抗変化層を構成する遷移金属酸化物の酸素不足度は、第1の抵抗変化層を構成する遷移金属酸化物の酸素不足度より小さい。
 このような構造とすることで、不揮発性記憶素子に電圧を印加した場合には、酸素不足度が小さく、より高い抵抗値を示す第2の抵抗変化層にほとんどの電圧が印加されることになる。また、第2の抵抗変化層の上部電極との界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極と第2の抵抗変化層との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
国際公開第2008/149484号 国際公開第2008/126365号
 しかしながら、従来の不揮発性記憶素子では、不揮発性記憶素子を製造直後の初期状態から抵抗変化が安定して発現する動作状態に遷移させるために、初期ブレイクと呼ばれる処理が必要になることがある。初期ブレイクとは、初期状態にある不揮発性記憶素子に動作状態で抵抗変化を起こさせる電圧と比べて振幅がより大きな電圧を印加して、酸素不足度の小さい抵抗変化層の一部を局所的に短絡させる処理を言う。初期ブレイク処理において不揮発性記憶素子に印加する電圧を初期ブレイク電圧と呼ぶ。
 初期ブレイク処理を必要とする不揮発性記憶素子では、初期ブレイク処理において不揮発性記憶素子に意図しない電気的な破壊が生じる可能性を低減し、かつ初期ブレイク処理を効率良く行うために、できるだけ低い電圧を印加して初期ブレイクを達成できることが望まれる。
 また、不揮発性記憶装置の動作の制御性や安定性の観点から、不揮発性記憶装置に形成される複数の不揮発性記憶素子の抵抗変化特性が良好かつ均一であること(いわゆる、ばらつきが小さいこと)も、不揮発性記憶素子に同時に望まれる。
 しかしながら、従来の不揮発性記憶装置には、これらの要望に対して未だ改善の余地が残されている。
 本発明は、上記の要望に応えるべくなされたものであり、初期ブレイク電圧を低減するとともに抵抗変化特性を安定化できる不揮発性記憶素子、およびそのような不揮発性記憶素子を用いた不揮発性記憶装置を提供することを目的とする。
 上記課題を解決するために、本発明に係る不揮発性記憶素子は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極に接続する第1の抵抗変化層と、前記第2電極に接続する第2の抵抗変化層とを積層して構成され、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、酸素バリア性を有し、前記第1電極および前記第2電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、を備え、前記第1の抵抗変化層は、第1の金属酸化物と、当該第1の金属酸化物の周囲に形成されかつ当該第1の金属酸化物よりも酸素不足度が小さい第3の金属酸化物とで構成され、前記第2の抵抗変化層は、前記第1の金属酸化物よりも酸素不足度が小さい第2の金属酸化物で構成されている。
 本発明の不揮発性記憶素子によれば、前記第3の金属酸化物が前記第2の金属酸化物の平面方向、つまり、不揮発性記憶素子を流れる駆動電流の方向と交差する方向における最大面積を縮小させることにより、前記抵抗変化層のリーク電流を減少させ、前記第1の金属酸化物を流れる電流の密度が増加する。それにより、前記第1の金属酸化物の導電パスを容易に形成でき、初期ブレイク電圧が低減されることから、素子の低電圧での初期化が可能となる。
 同時に、側壁保護層により、前記第3の金属酸化物の側壁が被覆されることにより、不揮発性記憶素子形成後の製造工程における層間絶縁層の成膜工程や熱処理工程によって、前記第3の金属酸化物に酸素が供給され、前記第3の金属酸化物が更に酸化されることやその酸化層のばらつきが増加することが原因である不揮発性記憶素子の抵抗変化特性の悪化及びばらつき増加を抑制することができる。
 これらの特徴は、特に、メモリの微細化・大容量化に極めて大きな貢献をもたらす。
図1は、本発明の第1の実施の形態に係る不揮発性記憶装置の一構成例を示した断面図である。 図2Aは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Bは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Cは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Dは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Eは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Fは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Gは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Hは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Iは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図2Jは、本発明の第1の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図3は、本発明の実施例及び比較例における抵抗変化層の側壁酸化量を比較したグラフである。 図4は、本発明の実施例に係る不揮発性記憶素子と比較例に係る不揮発性記憶素子に流れるHR電流及びLR電流の評価結果を比較したグラフである。 図5は、本発明の実施例に係る不揮発性記憶素子と比較例に係る不揮発性記憶素子に流れるLR電流の評価結果を比較したグラフである。 図6は、本発明の第1の実施の形態に係る不揮発性記憶素子において情報を書き込む場合の動作例を示す図である。 図7は、本発明の第1の実施の形態に係る不揮発性記憶素子において情報を読み出す場合の動作例を示す図である。 図8Aは、比較例1に係る不揮発性記憶装置の一構成例を示した断面図である。 図8Bは、比較例2に係る不揮発性記憶装置の一構成例を示した断面図である。 図8Cは、本発明の実施例に係る不揮発性記憶装置の構成例を示す断面図である。 図9は、比較例1、比較例2、及び実施例における抵抗変化層の側壁酸化量を比較したグラフである。 図10は、本発明の第1の実施の形態の変形例に係る不揮発性記憶素子の一構成例を示した断面図である。 図11は、不揮発性記憶素子の抵抗変化層の構成とエンデュランス特性との関係を示すグラフである。 図12は、本発明の第2の実施の形態に係る不揮発性記憶装置の一構成例を示した断面図である。 図13Aは、本発明の第2の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図13Bは、本発明の第2の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図13Cは、本発明の第2の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図13Dは、本発明の第2の実施の形態における不揮発性記憶装置の要部の製造方法を示す断面図である。 図14は、本発明の第1の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の構成を示すブロック図である。 図15は、図14に示される不揮発性記憶装置におけるA部の構成(4ビット分の構成)を示す斜視図である。 図16は、図14に示される不揮発性記憶装置の第1の適用例における不揮発性記憶素子の構成を示す断面図である。 図17は、図14に示される不揮発性記憶装置の第1の適用例を多層化した構造におけるメモリセルアレイの構成を示す斜視図である。 図18は、本発明の第1の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の第2の適用例における構成を示すブロック図である。 図19は、図18に示される不揮発性記憶装置におけるC部の構成(2ビット分の構成)を示す断面図である。 図20は、関連発明に係る不揮発性記憶装置の一構成例を示した断面図である。 図21Aは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Bは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Cは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Dは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Eは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Fは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Gは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Hは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。 図21Iは、関連発明に係る不揮発性記憶装置の要部の製造方法を示す断面図である。
 本発明の実施の形態を説明する前に、本発明の関連発明に係る不揮発性記憶装置の特徴、及び当該不揮発性記憶装置が有する問題点について説明する。当該関連発明は、本願発明者らによって、初期ブレイク電圧を低減しかつばらつきを抑制することを目的としてなされたものであり、特願2010-064897号(本件出願時において未公開)にて提案されている。
 図20は、当該関連発明に係る不揮発性記憶素子10を有する不揮発性記憶装置11の構成、図21Aから図21Iは、当該関連発明に係る不揮発性記憶装置11の要部の製造方法を示す断面図である。
 図21Aに示すように、トランジスタや下層配線などが形成されている基板100上に、アルミで構成された導電層を形成し、これをパターニングすることで第1の配線101が形成されている。さらに、第1の配線101を被覆して基板100上に絶縁膜を形成した後に表面を平坦化することで層間絶縁層102を形成する。そして、所望のマスクを用いてパターニングして、層間絶縁層102を貫通して第1の配線101に接続されるコンタクトホール103が形成されている。
 次に、図21Bに示すように、まずタングステンを主成分とする充填材で、コンタクトホールを埋め込み、化学的機械研磨法(CMP法)を用いてウェハ全面を平坦化研磨し、層間絶縁層102上の不要な充填材を除去して、コンタクトホール103の内部にコンタクトプラグ104を形成する。
 次に、図21Cに示すように、コンタクトプラグ104を被覆して、層間絶縁層102上に、後に第1電極105となるタンタル窒化物105’をスパッタ法で膜状に配置する。
 次に、図21Dに示すように、タンタル窒化物105’上に、酸素不足型の第1の金属酸化物106a’、第1の金属酸化物106a’よりも酸素不足度が小さい第2の金属酸化物106b’をこの順で積層して膜状に配置する。
 酸素不足型の金属酸化物とは、化学量論的な組成を有する金属酸化物と比較して、酸素が不足している金属酸化物をいう。ここで、金属酸化物の酸素不足度を、化学量論的組成の金属酸化物を構成する酸素の量に対し、不足している酸素の割合として定義する。酸素不足度については、後ほどさらに詳しく説明する。
 第1の金属酸化物106a’の酸素含有率としては、50~65atm%、その抵抗率は2~50mΩ・cm、膜厚は20~100nmであり、第2の金属酸化物106b’の酸素含有率としては、65~75atm%、その抵抗率は10mΩ・cm以上、膜厚は3~10nmである。
 次に、図21Eに示すように、第2の金属酸化物106b’上に、パターニング後に第2の電極107となる貴金属(白金、イリジウム、パラジウムなど)層107’を膜状に配置する。
 次に、図21Fに示すように、所望のマスクを用いて、貴金属層107’、第2の金属酸化物106b’、第1の金属酸化物106a’、タンタル窒化物105’を層状に含む積層膜を、不揮発性記憶素子の形状にパターニングする。
 次に、図21Gに示すように、パターニングされた積層膜を酸素雰囲気中におけるアニール処理により、第1の金属酸化物106aの端部を酸化して絶縁領域である第3の金属酸化物106cを形成する。第2の金属酸化物106bは最初から絶縁物に近いので、酸化されない。
 ここまでの工程で、側面の近傍部分が酸化された第1の抵抗変化層1061と、第2の抵抗変化層1062とで抵抗変化層106が構成され、第1電極105と、抵抗変化層106と、第2電極107とで、不揮発性記憶素子10が構成される。
 次に、図21Hに示すように、抵抗変化層106を被覆して、500~1000nm厚の第2の層間絶縁層109を形成し、図21A、図21Bと同様の製造方法で、第2のコンタクトホール110及び第2のコンタクトプラグ111を形成する。その後第2のコンタクトプラグ111を被覆して、第2の配線112を形成する。
 最後に、図21Iに示すように、第1の配線101及び第2の配線112を介して不揮発性記憶素子10に初期ブレイク電圧を印加することにより、第2の抵抗変化層1062中に、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域Fを形成して、不揮発性記憶装置11が完成する。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
 以上の製造方法とすることにより、不揮発性記憶素子10の側壁部分を酸化して絶縁化することで、抵抗変化動作に寄与する電流が流れるアクティブな面積を縮小し、リーク電流を低減し、初期ブレイク電圧の低電圧化、印加時間の短時間化を実現することができる。
 しかしながら、不揮発性記憶装置11においては、不揮発性記憶素子10形成後の製造工程における第2の層間絶縁層109の成膜工程や熱処理工程によって、酸素が第3の金属酸化物106cに供給され、第3の金属酸化物106cがさらに酸化されてばらつきが増加することにより、不揮発性記憶素子10の抵抗変化特性の悪化及びばらつきが増加するという課題がある。
 本発明は、そのような課題を解決すべくなされたものである。
 上記課題を解決するために、本発明に係る不揮発性記憶素子は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極に接続する第1の抵抗変化層と、前記第2電極に接続する第2の抵抗変化層とを積層して構成され、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、酸素バリア性を有し、前記第1電極および前記第2電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、を備え、前記第1の抵抗変化層は、第1の金属酸化物と、当該第1の金属酸化物の周囲に形成されかつ当該第1の金属酸化物よりも酸素不足度が小さい第3の金属酸化物とで構成され、前記第2の抵抗変化層は、前記第1の金属酸化物層よりも酸素不足度が小さい第2の金属酸化物で構成されている。
 また、本発明に係る不揮発性記憶素子は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極に接続する第1の抵抗変化層と、前記第2電極に接続する第2の抵抗変化層とを積層して構成され、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、酸素バリア性を有し、前記第1電極および前記第2電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、を備え、前記第1の抵抗変化層は、第1の金属酸化物と、当該第1の金属酸化物の周囲に形成されかつ当該第1の金属酸化物よりも酸素含有率が大きい第3の金属酸化物とで構成され、前記第2の抵抗変化層は、前記第1の金属酸化物層よりも酸素含有率が大きい第2の金属酸化物で構成されていてもよい。
 また、前記側壁保護層が、さらに、前記第1電極の側面、および前記第2電極の側面と上面とを被覆していてもよい。
 また、前記側壁保護層が、少なくとも前記第3の金属酸化物の側面を被覆していてもよい。
 また、前記側壁保護層が、絶縁性かつ酸素バリア性を有する金属酸化物、金属窒化物、および金属酸窒化物のうちのいずれか1つで構成されていてもよい。
 また、前記側壁保護層が、シリコン窒化物、アルミニウム酸化物およびチタン酸化物のうちのいずれか1つで構成されていてもよい。
 このような構成によれば、前記第3の金属酸化物が前記第2の金属酸化物の平面方向、つまり、不揮発性記憶素子を流れる駆動電流の方向と交差する方向における最大面積を縮小させることにより、前記抵抗変化層のリーク電流を減少させ、前記第1の金属酸化物を流れる電流の密度が増加する。それにより、前記第1の金属酸化物の導電パスを容易に形成でき、初期ブレイク電圧が低減されることから、素子の低電圧での初期化が可能となる。同時に、側壁保護層により、前記第3の金属酸化物の側壁が被覆されることにより、不揮発性記憶素子形成後の製造工程における層間絶縁層の成膜工程や熱処理工程によって、前記第3の金属酸化物に酸素が供給され、前記第3の金属酸化物が更に酸化されることやその酸化層のばらつきが増加することが原因である不揮発性記憶素子の抵抗変化特性の悪化及びばらつき増加を抑制することができる。
 また、前記第1の金属酸化物は、酸素不足度の異なる複数層の金属酸化物から構成された積層構造を有していてもよい。
 このような構成によれば、前記不揮発性記憶素子のエンデュランス特性を向上することができる。
 また、前記第1の金属酸化物、前記第2の金属酸化物、および前記第3の金属酸化物はいずれも、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のうちのいずれか1つであってもよい。
 このような構成によれば、前記第1の金属酸化物、前記第2の金属酸化物、および前記第3の金属酸化物の、抵抗変化動作が安定して高速に起こる具体的な組成や膜厚が明らかにされている。
 また、電気パルスの印加に応じて酸素不足度が可逆的に変化するフィラメントを含む局所領域が、前記第2の抵抗変化層の中に形成されていてもよい。
 このような構成によれば、フィラメント中で酸化還元反応を起こしその抵抗値(酸素不足度)を変化させることで、抵抗変化現象を発生させることができる。
 本発明は、このような不揮発性記憶素子として実現できるだけでなく、そのような不揮発性記憶素子を用いて構成される不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法として実現することもできる。
 以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、全ての図を通じて同一または相当する要素には同一の符号を付しその説明は省略する場合がある。
 なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
 (第1の実施の形態)
 [不揮発性記憶素子の構成]
 図1は、本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。図1に示すように、本実施の形態1の不揮発性記憶装置21は、抵抗変化型の不揮発性記憶装置であり、基板100、第1の配線101、第1の層間絶縁層102、第1のコンタクトプラグ104、側壁保護層108を有する不揮発性記憶素子20、第2の層間絶縁層109、第2のコンタクトプラグ111及び第2の配線112を備える。不揮発性記憶素子20の第2の抵抗変化層1062中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する局所領域Fが形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
 なお、本実施の形態の不揮発性記憶素子20を用いて実際のメモリセルを構成する場合、第1の配線101及び第2の配線112のいずれか一方は図示しないスイッチ素子(ダイオードまたはトランジスタ)と接続されて、メモリセルの非選択時にはスイッチ素子がオフ状態となるよう設定される。また、不揮発性記憶素子20とスイッチ素子との接続においては、第1のコンタクトプラグ104、第2のコンタクトプラグ111や、第1の配線101、第2の112を介さず直接に、不揮発性記憶素子20の第1電極105、第2電極107とスイッチ素子とを接続するような構成も可能である。
 基板100は、シリコン(Si)等の半導体基板である。第1の配線101は、基板100上に形成された配線である。第1の層間絶縁層102は、この基板100上の第1の配線101を覆う500~1000nm厚のシリコン酸化膜等で構成される層間絶縁層である。第1のコンタクトホール103は、この第1の層間絶縁層102を貫通して第1の配線101と電気的に接続するコンタクトプラグ104のための50~300nmφのコンタクトホールである。コンタクトプラグ104は、第1のコンタクトホール103の内部に埋め込まれたタングステンを主成分とする導体である。
 そして、不揮発性記憶素子20は、第1のコンタクトプラグ104を被覆して、第1の層間絶縁層102上に形成された窒化タンタル等で構成される5~100nm厚の第1電極105、20~100nm厚の抵抗変化層106、貴金属(Pt、Ir、Pd等)等で構成される5~100nm厚の第2電極107で構成される。第2の層間絶縁層109は、不揮発性記憶素子20を被覆する、500~1000nm厚のシリコン酸化膜等で構成される層間絶縁層である。第2のコンタクトホール110は、第2の層間絶縁層109を貫通して、第2電極107と電気的に接続する第2のコンタクトプラグ111のための直径50~300nmのコンタクトホールである。第2のコンタクトプラグ111は、第2のコンタクトホール110の内部に埋め込まれたタングステンを主成分とする導体である。第2の配線112は、第2のコンタクトプラグ111を被覆するように、第2の層間絶縁層109上に形成された配線である。
 なお、本発明に係る不揮発性記憶装置21は、少なくとも不揮発性記憶素子20を備えるものであればよく、他の構成要素である、基板100、第1の配線101、第1の層間絶縁層102、第1のコンタクトホール103、第1のコンタクトプラグ104、第2の層間絶縁層109、第2のコンタクトホール110、第2のコンタクトプラグ111、第2の配線112は必須ではない。
 ここで、抵抗変化層106は、第1電極105と第2電極107との間に介在され、第1電極105と第2電極107との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第1電極105と第2電極107との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。第1電極105に接続する第1の抵抗変化層1061と第2電極107に接続する第2の抵抗変化層1062の少なくとも2層を積層して構成される。
 第1の抵抗変化層1061は、側面の近傍部分を除いた芯部(第1の抵抗変化層1061の側面および側面の近傍領域を含まない中心側)が酸素不足型の第1の金属酸化物106aで構成され、側面および側面の近傍部分(第1の抵抗変化層1061の側面および側面の近傍領域を含む周縁側)が第1の金属酸化物106aよりも酸素不足度が小さい第3の金属酸化物106cで構成されている。すなわち、第1の抵抗変化層1061は、酸素不足型の第1の金属酸化物106aと、第1の金属酸化物106aの周囲に形成されかつ第1の金属酸化物106aよりも酸素不足度が小さい第3の金属酸化物106cとで構成されている。
 第3の金属酸化物106cは、第2の抵抗変化層1062の下面の少なくとも一部と接し、第1の金属酸化物106aは、第2の抵抗変化層1062の下面の残りの部分と接している。第2の抵抗変化層1062は、第1の金属酸化物106aよりも酸素不足度が小さい第2の金属酸化物106bで構成されている。第1の金属酸化物106a、第2の金属酸化物106b及び第3の金属酸化物106cは、例えば、タンタル(Ta)を主成分とした金属で構成されてもよい。
 なお、本実施形態においては、第1の金属酸化物106aは酸素不足型を例にして説明しているが、第2の金属酸化物106bの酸素不足度及び第3の金属酸化物106cの酸素不足度が、いずれも第1の金属酸化物106aの酸素不足度よりも小さければよく、第1の金属酸化物106aは酸素不足型であることは必須ではない。
 ここで、酸素不足度とは、金属酸化物において、その化学量論的組成(複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成)の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
 例えば、金属がタンタル(Ta)の場合、上述の定義による化学量論的組成の酸化物はTaであるので、TaO2.5と表現できることから、TaO2.5の酸素不足度は0%であり、TaO1.5の酸素不足度は、酸素不足度=(2.5-1.5)/2.5=40%となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、0、負の値も含むものとして説明する。
 酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
 酸素含有率とは、総原子数に占める酸素の比率である。例えば、Taの酸素含有率は、総原子数に占める酸素の比率(O/(Ta+O))であり、71.4atm%となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atm%より小さいことになる。例えば、第1の金属酸化物層106aを構成する金属と、第2の金属酸化物層106bを構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第2の金属酸化物106bの酸素含有率が第1の金属酸化物106aの酸素含有率よりも大きいとき、第2の金属酸化物106bの酸素不足度は第1の金属酸化物106aの酸素不足度より小さい。
 第2の金属酸化物106bの酸素不足度及び第3の金属酸化物106cの酸素不足度は、いずれも第1の金属酸化物106aの酸素不足度よりも小さい。そのため、第2の金属酸化物106bの抵抗値及び第3の金属酸化物106cの抵抗値は、いずれも、第1の金属酸化物106aの抵抗値よりも高い。特に、第3の金属酸化物106cは、絶縁性を有する。
 かかる構成によれば、抵抗値が高い第3の金属酸化物106cが、抵抗値が低い第1の金属酸化物106aの側面部に配置されるため、抵抗値が低い第1の金属酸化物106aの平面方向の領域S2(あるいは、抵抗値が低い第1の金属酸化物106aと第2の抵抗変化層1062との接触領域)の面積が第2電極107の電極領域S1の面積に比べ小さくなる。ここで言う平面方向とは、不揮発性記憶素子20を流れる駆動電流と交差する方向である。
 その結果、第1の金属酸化物106aから第2の金属酸化物106b(第2の抵抗変化層1062)へ流れる電流の密度が増加し、第2の金属酸化物106b中に導電パスが容易に形成され、これにより、不揮発性記憶素子20の初期ブレイク電圧が減少し、不揮発性記憶素子20の低電圧での初期化が可能となる。
 つまり、第1の金属酸化物106a及び第3の金属酸化物106cから構成される第1の抵抗変化層1061を流れる電流のうち、大部分の電流が抵抗値の低い第1の金属酸化物106a(即ち、第1の抵抗変化層1061の中心部)を流れることになり、第1の抵抗変化層1061から第2の抵抗変化層1062へ流れる電流の密度が増加し、より小さな電圧で不揮発性記憶素子20を初期化することが可能となる。
 なお、ここでは、第1の抵抗変化層1061から第2の抵抗変化層1062へ流れる電流の密度が増加するしくみについて説明したが、その逆方向に流れる電流(第2の抵抗変化層1062から第1の抵抗変化層1061への電流)についても、同様のことが言える。
 また、上記では、不揮発性記憶素子20において、第1電極105、第1の抵抗変化層1061、第2の抵抗変化層1062、及び第2電極107が、下からこの順に積層して構成される例を挙げて説明したが、逆順に、つまり、第2電極107、第2の抵抗変化層1062、第1の抵抗変化層1061、及び第1電極105を、下からこの順に積層して構成した不揮発性記憶素子についても、同様のことが言える。上下を逆に構成した不揮発性記憶素子では、前述の説明における下面などの用語は、適宜上面などと読み替える。
 抵抗変化層106を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム(Al)を用いることができる。遷移金属としては、タンタル(Ta)、チタン(Ti)、ハフニウム(Hf)、ジルコニウム(Zr)、ニオブ(Nb)、タングステン(W)、ニッケル(Ni)等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
 例えば、ハフニウム酸化物を用いる場合、第1の金属酸化物106aの組成をHfOとした場合にxが0.9以上1.6以下であり、かつ、第2の金属酸化物106b及び第3の金属酸化物106cの組成をHfOとした場合にyがxの値よりも大である場合に、抵抗変化層106の抵抗値を安定して高速に変化させることが確認できている。この場合、第2の金属酸化物106bの膜厚は、3~4nmが好ましい。
 また、ジルコニウム酸化物を用いる場合、第1の金属酸化物106aの組成をZrOとした場合にxが0.9以上1.4以下であり、かつ、第2の金属酸化物106b及び第3の金属酸化物106cの組成をZrOとした場合にyがxの値よりも大である場合に、抵抗変化層106の抵抗値を安定して高速に変化させることが確認できている。この場合、第2の金属酸化物106bの膜厚は、1~5nmが好ましい。
 なお、第1の金属酸化物106a及び第3の金属酸化物106cを構成する第1の金属と、第2の金属酸化物106bを構成する第2の金属とは、異なる金属を用いてもよい。この場合、第2の金属酸化物106bは、第1の金属酸化物106aよりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第1電極105と第2電極107との間に印加された電圧は、第2の金属酸化物106bに、より多く分配され、第2の金属酸化物106b中で発生する酸化還元反応をより起こしやすくすることができる。
 また、第1の抵抗変化層1061(第1の金属酸化物106a及び第3の金属酸化物106c)を構成する第1の金属と第2の抵抗変化層1062(第2の金属酸化物106b)を構成する第2の金属とに互いに異なる材料を用いる場合、第2の金属の標準電極電位は、第1の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第2の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第2の金属酸化物106b中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント(導電パス)が変化することにより、その抵抗値(酸素不足度)が変化すると考えられる。
 例えば、第1の金属酸化物106a及び第3の金属酸化物106cに酸素不足型のタンタル酸化物を用い、第2の金属酸化物106bにチタン酸化物(TiO)を用いることにより、安定した抵抗変化動作が得られる。チタン(標準電極電位=-1.63eV)はタンタル(標準電極電位=-0.6eV)より標準電極電位が低い材料である。
 第2の金属酸化物106bに第1の金属酸化物106a及び第3の金属酸化物106cより標準電極電位が低い金属の酸化物を用いることにより、第2の金属酸化物106b中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第2の金属酸化物層にアルミニウム酸化物(Al)を用いることができる。例えば、第1の金属酸化物106aに酸素不足型のタンタル酸化物(TaO)を用い、第2の金属酸化物106bにアルミニウム酸化物(Al)を用いてもよい。
 上記の各材料の積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第2の金属酸化物106b中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント(導電パス)が変化することにより、その抵抗値が変化すると考えられる。
 つまり、第2の金属酸化物106bに接続する第2電極107に、第1電極105を基準にして正の電圧を印加したとき、抵抗変化層106中の酸素イオンが第2の金属酸化物106b側に引き寄せられる。これによって、第2の金属酸化物106b中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
 逆に、第2の金属酸化物106bに接続する第2電極107に、第1電極105を基準にして負の電圧を印加したとき、第2の金属酸化物106b中の酸素イオンが第1の金属酸化物106a側に押しやられる。これによって、第2の金属酸化物106b中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、の抵抗値が減少すると考えられる。
 酸素不足度がより小さい第2の金属酸化物106bに接続されている第2電極107は、例えば、白金(Pt)、イリジウム(Ir)、パラジウム(Pd)など、第2の金属酸化物106bを構成する金属及び第1電極105を構成する材料と比べて標準電極電位がより高い材料で構成する。また、酸素不足度がより高い第1の金属酸化物106aに接続されている第1電極105は、例えば、タングステン(W)、ニッケル(Ni)、タンタル(Ta)、チタン(Ti)、アルミニウム(Al)、窒化タンタル(TaN)、窒化チタン(TiN)など、第1の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成することが好ましい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。すなわち、第2の電極107の標準電極電位V2、第2の金属酸化物106bを構成する金属の標準電極電位Vr2、第1の金属酸化物106aを構成する金属の標準電極電位Vr1、第1の電極105の標準電極電位V1との間には、Vr2<V、かつV<Vなる関係を満足することが好ましい。さらには、V2>Vr2で、Vr1≧V1の関係を満足することが好ましい。
 上記の構成とすることにより、第2電極107と第2の金属酸化物106bの界面近傍の第2の金属酸化物106b中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
 側壁保護層108について説明を続ける。
 抵抗変化層106の側壁部分及び第1の層間絶縁層102上には、シリコン窒化物(膜厚20~50nm)で構成される側壁保護層108が形成されている。また、側壁保護層108にはシリコン窒化物以外に、絶縁性を有し、かつ酸素バリア性を有する金属酸化物や金属窒化物、金属酸窒化物(例えば、アルミニウム酸化物又はチタン酸化物等)を用いてもよい。
 ここで、初期ブレイク処理により形成される導電パスは、フィラメントのような形状を有しており、その直径は、10nm程度であると考えられる。
 また、初期ブレイク処理による導電パスの形成は、発明者らが鋭意研究の末、抵抗変化層に流れる電流密度に大きく依存するという新たな知見を得た。
 従って、不揮発性記憶素子の電流が流れる実効的な素子寸法及び面積のばらつきが生じると、初期ブレイク処理により形成される導電パスが複数の不揮発性記憶素子間でばらつく問題がある。つまり、各不揮発性記憶素子に流れる電流がばらつき、歩留り低下を引き起こす。さらに、リテンション(データ保持特性)やエンデュランス(データ書き換え回数)といった特性が不揮発性記憶素子ごとに変化することとなり、不揮発性記憶素子の歩留りをさらに下げてしまうこととなる。
 以上のように、各不揮発性記憶素子の電流が流れる実効的な素子寸法及び面積のばらつきに起因して、抵抗変化の際に素子に流れる電流密度、すなわち電流が流れる断面の実効的な面積がばらつくことは、不良の原因となり、歩留低下や信頼性劣化の懸念がある。
 抵抗変化層106の電流が流れる実効的な素子寸法及び面積のばらつきの原因のひとつとして、抵抗変化層106形成後に、抵抗変化層106上にシリコン酸化物から構成される第2の層間絶縁層109の成膜工程における酸素プラズマや材料ガス等による第3の金属酸化物106cの側壁からの酸化や、その後の工程の熱処理による、第2の層間絶縁層109からの酸素拡散による第3の金属酸化物106cの側壁からのさらなる酸化が挙げられる。
 このような意図しない第3の金属酸化物106cの側壁からのさらなる酸化によって、実効的な抵抗変化層106の断面積が縮小し、さらに第3の金属酸化物106cの水平寸法は、各抵抗変化層106間やウェハ面内でばらついてしまう。
 そこで、本発明では、特に、抵抗変化層106形成後の工程による抵抗変化層106の側壁からの酸化を防止することを目的に、第1電極105及び第2電極107のいずれにも接続していない抵抗変化層106の側面(特には第3の金属酸化物106cの側面)を被覆する側壁保護層108を形成することで、抵抗変化層106の電流が流れる実効的な素子寸法及び面積の変化を防止することができる。その結果、抵抗変化層106に流れる電流密度のばらつきが低減され、電気的な不良が減少し、歩留りの低下を防止し信頼性を向上させることができる。
 また、この側壁保護層108にはシリコン窒化物を用いることが望ましい。
 シリコン窒化物から構成される側壁保護層は水分や酸素等のバリア膜として機能する。そのため、不揮発性記憶素子を側壁保護層で被覆することによって、不揮発性記憶素子形成後のシリコン酸化物等から構成される層間絶縁層成膜時における原料ガスや酸素プラズマ等による抵抗変化層の側壁部分からの酸化や、さらにその後の熱処理による層間絶縁層に含まれる酸素の抵抗変化層への拡散を防止することができる。したがって、抵抗変化層の側壁部分からの酸化を防止することができ、抵抗変化動作に寄与できる実効的な断面積が変化することを抑制できる。
 [不揮発性記憶装置の製造方法]
 図2Aから図2Jは、本発明の実施の形態1における不揮発性記憶装置21の要部の製造方法を示す断面図である。これらを用いて、本実施の形態1の不揮発性記憶装置21の要部の製造方法について説明する。
 図2Aに示すように、第1の配線101を形成する工程において、トランジスタや下層配線などが形成されている基板100上に、アルミ等で構成される400~600nm厚の導電層を形成し、これをパターニングすることで第1の配線101を形成する。
 次に、第1の層間絶縁層102を形成する工程において、第1の配線101を被覆して基板100上に絶縁層を形成した後に表面を平坦化することで500~1000nm厚の第1の層間絶縁層102を形成する。第1の層間絶縁層102については、窒化シリコン(Si)、プラズマTEOS(Tetraethoxysilane)膜や、配線間の寄生容量の低減のためにフッ素含有酸化物(例えば、FSG(Fluorinated Silicate Glass))やその他のlow-k材料を用いてもよい。
 次に、図2Bに示すように、第1のコンタクトホール103を形成する工程において、所望のマスクを用いてパターニングして、第1の層間絶縁層102を貫通して第1の配線101に至る一辺が50~300nmの第1のコンタクトホール103を形成する。ここで、第1の配線101の幅が第1のコンタクトホール103より小さい場合には、マスク合わせずれの影響により第1の配線101と第1のコンタクトプラグ104の接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、本実施の形態では、第1の配線101の幅は第1のコンタクトホール103より大きな外形としている。
 次に、第1のコンタクトプラグ104を形成する工程において、まず下層に密着層及び拡散バリアとして機能する各々5~30nm厚のTi/TiN層をスパッタ法で成膜した後、上層にコンタクトプラグの主たる構成要素となる200~400nm厚のタングステン(W)をCVD(Chemical Vapor Deposition)法で成膜する。このとき、第1のコンタクトホール103は後に第1のコンタクトプラグ104となる積層構造の導電層(W/Ti/TiN構造)で充填される。
 次に、第1のコンタクトプラグ104を形成する工程において、化学的機械的研磨法(CMP(Chemical Mechanical Polishing)法)を用いてウェハ全面を平坦化研磨し、第1の層間絶縁層102上の不要な導電層を除去して、第1のコンタクトホール103の内部に第1のコンタクトプラグ104を形成する。
 次に、図2Cに示すように、第1のコンタクトプラグ104を被覆して、第1の層間絶縁層102上に、後に第1電極105となるタンタル窒化物105’を、20~100nm厚の膜状にスパッタ法で配置する。
 ここでは、スパッタ法のみでタンタル窒化物105’を配置したが、タンタル窒化物105’の配置後に追加のCMP法を用いた下部電極の平坦化を行ってもかまわない。
 次に、図2Dに示すように、タンタル窒化物105’上に、第1の金属酸化物106a’及び第2の金属酸化物106b’を膜状に配置する。
 まず、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法(reactive sputtering)で第1の金属酸化物106aであるTaOを膜状に配置した。第1の金属酸化物106aの、抵抗変化を起こすのに有効な酸素含有率としては、55~65atm%(xの値にして、1.22~1.86)、その抵抗率は1~50mΩ・cm、膜厚は20~100nmである。
 続いて、第1の金属酸化物106a上に、第2の金属酸化物106bで構成される第2の抵抗変化層1062を形成する。第1の金属酸化物106aと同様に、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で第2の金属酸化物106bであるTaOを形成した。第1の金属酸化物106aと積層した構造において抵抗変化を起こすのに有効な、第2の金属酸化物106bの酸素含有率は、68~71atm%(yの値にして、2.1~2.5)、その抵抗率は10mΩ・cm以上、膜厚は3~10nmである。
 ここでは、反応性スパッタ法を用いて形成したが、プラズマ酸化を用いて第1の金属酸化物106aの表層を酸化し、酸素含有率の高い第2の金属酸化物106bを形成してもかまわない。スパッタ法では、化学量論的組成以上の酸素を含有させることは困難であるが、プラズマ酸化処理を行うと、酸素がタンタル酸化物の粒界、欠陥などに注入され、より高い酸素含有率を有する金属酸化物を形成することができるので、リーク電流の抑制に効果がある。また、第2の抵抗変化層1062を形成するには、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよい。
 次に、図2Eに示すように、第2の金属酸化物106b’上に、パターニング後に第2電極107となる貴金属(Pt、Ir、Paなど)層107’を膜状に配置する。
 次に、図2Fに示すように、所望のマスクを用いて、貴金属層107’、第2の金属酸化物106b’、第1の金属酸化物106a’、タンタル窒化物105’を層状に含む積層膜を、不揮発性記憶素子の形状にパターニングする。
 標準電極電位の高い材料として代表される貴金属などはエッチングが困難であるので、そのような貴金属を上部電極に用いた場合に、これをハードマスクとして不揮発性記憶素子20を形成することもできる。本工程では、前記積層膜に含まれる全ての層を、同じマスクを用いて、一括してパターニングを行ったが、前記積層膜に含まれる個別の層ごとにパターニングを行ってもかまわない。
 次に、図2Gに示すように、パターニングされた積層膜を酸素雰囲気中でアニールすることにより、上記パターニング後に露出した第1の金属酸化物106aの側面に、絶縁性を有する第3の金属酸化物106cを形成する。
 次に、図2Hに示すように、側面酸化後の積層膜及び第1の層間絶縁層102上に、プラズマCVDを用いて、シリコン窒化物で構成された側壁保護層108(膜厚は20nm)を堆積する。
 シリコン窒化物を成膜するために、凸部に対してステップカバレッジ性が良い方法として、通常、減圧CVDが用いられる。減圧CVDは、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積できる。しかし、減圧CVDでは成膜チャンバー内の温度が650~800℃の高温下で成膜するため、配線形成後には用いることができない。
 そこで、本実施の形態では、減圧CVDに比べて低い温度(250~400℃)で成膜できるプラズマCVDを用いてシリコン窒化物から構成される側壁保護層108を成膜することが望ましい。また、スパッタリングを用いて、シリコン窒化物から構成される側壁保護層108を成膜してもよい。シリコン窒化物のスパッタによる成膜には、例えば、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いるとよい。
 ここまでの工程で、第1の抵抗変化層1061は、側面の近傍部分を除いた芯部が酸素不足型の第1の金属酸化物106aで構成され、側面の近傍部分が第1の金属酸化物106aよりも酸素不足度が小さい第3の金属酸化物106cで構成され、第2の抵抗変化層1062は、第1の金属酸化物106aよりも酸素不足度が小さい第2の金属酸化物106bで構成される。
 側面の近傍部分が酸化された第1の抵抗変化層1061と、第2の抵抗変化層1062とで抵抗変化層106が構成され、第1電極105と、抵抗変化層106と、第2電極107と、側壁保護層108とで、不揮発性記憶素子20が構成される。
 次に、図2Iに示すように、抵抗変化層106及び側壁保護層108を被覆して、500~1000nm厚の第2の層間絶縁層109を形成し、図2A、図2Bと同様の製造方法で、第2のコンタクトホール110及び第2のコンタクトプラグ111を形成する。その後第2のコンタクトプラグ111を被覆して、第2の配線112を形成する。
 最後に、図2Jに示すように、第1の配線101及び第2の配線112を介して不揮発性記憶素子20に初期ブレイク電圧を印加することにより、第2の抵抗変化層1062中に、電気パルスの印加に応じて酸素不足度が可逆的に変化するフィラメントFを含む局所領域を形成して、不揮発性記憶装置21が完成する。
 [側壁保護層による不揮発性記憶素子の側壁部酸化抑制効果]
 次に、第1の実施の形態の不揮発性記憶素子20に設けられた側壁保護層108による側壁部の酸化抑制効果について説明する。
 図3は、第1の実施の形態に係る不揮発性記憶素子20(実施例)の側壁酸化量と、図20に示す側壁保護層を持たない不揮発性記憶素子10(比較例)の側壁酸化量とを比較したグラフである。なお、側壁酸化量とは、図1に示すDの幅及び図20の対応部分の幅を言う。図3に示す側壁酸化量は、不揮発性記憶素子の初期抵抗値を電気的に測定した結果から算出した計算値である。
 図3から、側壁保護層を持たない比較例の側壁酸化量は、側壁保護層を持つ実施例と比べて、側壁酸化量が15%多いことが分かる。
 これは、側壁保護層108が、不揮発性記憶素子形成後のシリコン酸化物等から構成される第2の層間絶縁層109の成膜時における原料ガスや酸素プラズマ等による抵抗変化層106の側壁部分からの酸化や、さらにその後の熱処理による第2の層間絶縁層109に含まれる酸素の抵抗変化層106への拡散を防止していることを示している。
 [不揮発性記憶素子の抵抗変化特性]
 次に、第1の実施の形態の不揮発性記憶素子20に設けられた側壁保護層108による抵抗変化特性の向上効果について説明する。
 図4は、第1の実施の形態の不揮発性記憶素子20(実施例)の抵抗変化特性と、側壁保護層を持たない不揮発性記憶素子10(比較例)の抵抗変化特性とを比較したグラフである。
 図4は、不揮発性記憶素子10及び不揮発性記憶素子20にそれぞれ、極性が異なる2種類の書き込み電圧パルス(不揮発性記憶素子を高抵抗化させる電圧パルスと低抵抗化させる電圧パルス)を交互に繰り返し印加して、不揮発性記憶素子の抵抗状態を可逆的に変化させる実験において、書き込み電圧パルスを印加する都度、読み出し電圧(抵抗変化を起こさない電圧)を印加して測定された電流値(つまり抵抗値)の分布を示している。黒丸(LR電流)が低抵抗状態における電流値の代表値、白丸(HR電流)が高抵抗状態における電流値の代表値をそれぞれ表し、上下に延びる線分が電流値の分布を表している。
 図4から、側壁保護層を持たない比較例と比べて、実施例では、LR電流が増加するとともにHR電流が減少し、低抵抗状態と高抵抗状態とを識別するためのウィンドウが広がっていることが分かる。また、電流のばらつきも、実施例のほうが比較例よりも小さい。
 これは、側壁保護層108が、不揮発性記憶素子形成後のシリコン酸化物等から構成される第2の層間絶縁層109の成膜時における原料ガスや酸素プラズマ等による抵抗変化層106の側壁部分からの酸化や、さらにその後の熱処理による第2の層間絶縁層109に含まれる酸素の抵抗変化層106への拡散を防止していることを示している。なお、実施例に設けられた側壁保護層は20nm厚の窒化シリコンである。
 図5は、側壁酸化量に応じて測定されたLR電流を、実施例と比較例とで比較したグラフである。図5に示される側壁酸化量は工程管理でのモニターウェハの膜厚値であり、前述の初期抵抗値から算出した側壁酸化量の計算値とは絶対値が異なる。
 図5のグラフから、比較例では、実施例と比べて、側壁酸化量が大きくなるに従いLR電流が急激に低下し、ばらつきが悪化する傾向も強いことが分かる。一方、実施例では、側壁酸化量の増大に伴うLR電流の低下、ばらつき悪化の傾向が緩和されていることが分かる。このことは、側壁保護層を持たない不揮発性記憶素子で課題となる側壁酸化量に対するマージナルな挙動が、側壁保護層により緩和できることを示している。
 [不揮発性記憶素子の動作例]
 次に、本実施の形態の不揮発性記憶素子20のメモリとしての動作例、すなわち情報の書き込み/読み出しをする場合の動作例を、図面を参照して説明する。
 図6は、本発明の第1の実施の形態に係る不揮発性記憶素子20において情報を書き込む場合の動作例を示す図である。
 図6に示されるように、第1電極105と第2電極107との間に、振幅が所定の閾値電圧以上で所定のパルス幅を持つ極性が異なる2種類の電気的パルスを交互に印加すると、抵抗変化層の抵抗値が変化する。すなわち、負電圧パルス(電圧E1、パルス幅P1)を電極間に印加した場合、抵抗変化層の抵抗値が、高抵抗値Rbから低抵抗値Raへ減少する。他方、正電圧パルス(電圧E2、パルス幅P1)を電極間に印加した場合、抵抗変化層の抵抗値が、低抵抗値Raから高抵抗値Rbへ増加する。
 図6に示す例では、高抵抗値Rbを情報「0」に、低抵抗値Raを情報「1」にそれぞれ割り当てている。そのため、抵抗変化層の抵抗値が高抵抗値Rbになるように正電圧パルスを電極間に印加することによって情報「0」が書き込まれることになり、また、抵抗変化層の抵抗値が低抵抗値Raになるように負電圧パルスを電極間に印加することによって情報「1」が書き込まれることになる。
 図7は、本発明の第1の実施の形態に係る不揮発性記憶素子において情報を読み出す場合の動作例を示す図である。
 図7に示されるように、情報の読み出しを行う場合、抵抗変化層の抵抗値を変化させるときに印加する電気的パルスよりも十分振幅の小さい読み出し用電圧E3(|E3|<|E1|、|E3|<|E2|)を電極間に印加する。その結果、抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
 図7に示す例では、出力電流値Iaが抵抗値Raに、出力電流値Ibが抵抗値Rbにそれぞれ対応しているので、出力電流値Iaが検出された場合は情報「1」が、出力電流値Ibが検出された場合は情報「0」がそれぞれ読み出されることになる。
 以上のように、第1電極105と第2電極107とに挟まれた領域において、抵抗変化層が記憶部として機能することにより、不揮発性記憶素子20がメモリとして動作することになる。
 [多層配線構造での側壁保護層効果]
 上述したように、側壁保護層を持つ本発明の第1の実施形態に係る不揮発性記憶素子20は、抵抗変化層106の形成後に行われる、シリコン酸化物等から構成される第2の層間絶縁層109成膜工程における原料ガスや酸素プラズマ等による抵抗変化層106の側壁部分からの酸化や、さらにその後の熱処理による第2の層間絶縁層109に含まれる酸素の抵抗変化層106への拡散を防止する効果がある。
 これは、側壁保護層108を持つ抵抗変化層106の上層に多層の配線層を形成しても、それらの配線層の形成処理による抵抗変化層106の側壁部からの酸化や抵抗変化層への酸素拡散の影響を抑える効果があることを意味する。すなわち、側壁保護層108を導入することにより、不揮発性記憶素子の上層への多層配線化が可能になることを意味する。
 この効果を実証するために、3種類の評価用サンプルを作製し、各評価用サンプルの側壁酸化量を比較する実験を行った。
 図8A、図8B、図8Cは、それぞれ比較例1、比較例2、実施例として作製した評価用サンプルの断面構造の概略を示す断面図である。
 比較例1は、図20の不揮発性記憶装置11に、さらに、第3の層間絶縁層113、第3のコンタクトホール114、第3のコンタクトプラグ115、及び第3の配線116を有する上層の配線構造を形成した不揮発性記憶装置12であり(図8A)、比較例2は、図20の不揮発性記憶装置11であり(図8B)、実施例は、図1の不揮発性記憶装置21に、比較例1と同等の上層の配線構造を形成した不揮発性記憶装置22(図8C)である。
 比較例1及び実施例における抵抗変化層106は、上層の配線構造を形成する工程での熱処理の影響を受ける。比較例2は、そのような熱処理の影響がない場合を比較する。
 図9は、各評価用サンプルの側壁酸化量を比較したグラフである。図9に示す側壁酸化量は、図3と同様、不揮発性記憶素子の初期抵抗値を電気的に測定した結果から算出した計算値である。
 図9から、側壁保護層及び上層の配線構造を設けた実施例の側壁酸化量は、側壁保護層を設けずに上層の配線構造を設けた比較例1の側壁酸化量よりも少なく、側壁保護層及び上層の配線構造のいずれも設けない比較例2の側壁酸化量とほぼ同等の側壁酸化量であることが分かる。
 これは、側壁保護層により、上層の配線構造を形成する工程での酸化が完全に抑制されていることを裏付ける。
 以上の結果から、本実施形態の不揮発性記憶素子20は不揮発性記憶素子形成後に多層の配線工程を備える半導体装置に対しても、抵抗変化層の側壁部の酸化進行を抑制して、抵抗変化特性を安定化する効果が高いことがいえる。また、複数層に不揮発性記憶素子を形成しても、それぞれの不揮発性記憶素子は配線工程形成時の酸化の影響を抑制する効果があるため、特性も同等のものが形成できる。
 (第1の実施の形態の変形例)
 第1の実施の形態の変形例に係る不揮発性記憶素子として、エンデュランス特性を向上した不揮発性記憶素子について説明する。
 図10は、第1の実施の形態の変形例に係る不揮発性記憶素子24を有する不揮発性記憶装置25の一構成例を示した断面図である。
 不揮発性記憶素子24において、抵抗変化層117における第1の金属酸化物106aが、酸素不足度の異なる金属酸化物から構成された積層構造を有しており、第1の金属酸化物106aは、第1電極105に接続する第1領域106a1と第2の抵抗変化層1062に接続する第2領域106a2とを積層して構成されている。
 第1の金属酸化物106aの第2領域106a2の酸素不足度は、第1の金属酸化物106aの第1領域106a1の酸素不足度よりも小さく、第2の金属酸化物106bの酸素不足度よりも大きい。
 つまり、抵抗変化層117は、酸素不足度が最も大きい第1の金属酸化物106aの第1領域106a1と、中間的な酸素不足度を有する第1の金属酸化物106aの第2領域106a2と、酸素不足度が最も小さい第2の金属酸化物106bとを、この順に積層してなる3層構造を有している。
 図11は、抵抗変化層を2層構造としたサンプルと、3層構造としたサンプルにおける、不揮発性記憶素子のエンデュランス特性を示す図である。
 図11の横軸は抵抗変化層の構成を示している。
 左側および中央に示されるサンプルは、図1の抵抗変化層106に対応する2層構造を備え、高抵抗層が第2の金属酸化物106bに対応し、酸素欠損層が第1の金属酸化物106aに対応する。
 右側に示されるサンプルは、図10の抵抗変化層117に対応する3層構造を備え、高抵抗層が第2の金属酸化物106bに対応し、酸素欠損層が、第1の金属酸化物の第1領域106a1及び第2領域106a2の積層体に対応する。
 これらのサンプルでは、抵抗変化層106を側面から酸化する処理は行われておらず、したがって、第3の金属酸化物106cは配置されていない。
 図11の左の縦軸は、高抵抗にならないHR不良、あるいは低抵抗にならないLR不良の不良率(任意単位)を示している。右の縦軸は、そのような抵抗変化層を含む不揮発性記憶素子で構成されたメモリセルアレイの100k回(10万回)のエンデュランス特性のパス率(任意単位)を示している。
 図11では、左の縦軸に対応するデータとして、左側、中央、右側に示されるサンプルにそれぞれ対応して、LR不良率(左に位置する棒グラフ)とHR不良率(右に位置する棒グラフ)とが対で示されている。また、右の縦軸に対応するデータとして、3つの黒丸印のプロットが描かれている。
 図11の左側および中央に示されるサンプルに対応する棒グラフおよび黒丸印のプロットは、抵抗変化層106が2層構造である不揮発性記憶素子において、酸素欠損層(第1の金属酸化物106a)の抵抗率を下げるとHR不良の発生回数が増加し、逆に酸素欠損層の抵抗率を上げるとLR不良の発生回数が増加するというトレードオフの関係があることを示している。
 これに対して、図11における右側に示されるサンプルに対応する棒グラフおよび黒丸印のプロットは、酸素欠損層を2層化する、すなわち抵抗変化層117を3層化することによって、HR、LRのどちらの不良回数も改善され、エンデュランス特性のパス率が改善することを示している。
 すなわち、図10に示されるように、抵抗変化層117を3層構造とすることによって、より良いエンデュランス特性を持つ不揮発性記憶素子24が得られる。
 (第2の実施の形態)
 図12は、本発明の第2の実施の形態に係る不揮発性記憶素子の構成例を示す断面図である。本例の不揮発性記憶素子30が図3に示す例と異なる点は、側壁保護層118が、第1電極105、抵抗変化層106、第2電極107の側面にのみを被覆している点である。すなわち、図12に示す不揮発性記憶素子30は、側壁保護層118が、不揮発性記憶素子30の側壁部のみを被覆するようなサイドウォール構造を有している。第1の実施の形態では、コンタクトホール110を形成する際に選択比の異なる第2の層間絶縁層109と側壁保護層108の2層の膜をドライエッチングで加工する必要があるため、エッチング処理ステップの増加やコンタクト抵抗値の安定性等の懸念が考えられる。第2の実施の形態では、コンタクトホール110を形成する際に第2の層間絶縁層109のみドライエッチングで加工することになり、そのような懸念が無くなる。
 図13Aから図13Dは、本発明の実施の形態2における不揮発性記憶装置の製造方法である。図13Aから図13Dにおいて、図2Aから図2Jと同じ構成要素については同じ符号を用い、説明を省略する。図13Aから図13Dに示すように、本実施の形態2の不揮発性記憶装置の製造方法と、本実施の形態1の不揮発性記憶装置の製造方法との違いは、第2電極107の上に側壁保護層108が配置されていないことである。よって、図13A以前の工程は、図2Aから図2Hと同様であるので、説明を省略する。
 図13Bに示すように、異方性ドライエッチングにより側壁保護層108をエッチングして、第1電極105、抵抗変化層106、第2電極107の側壁部のみにサイドウォール型の側壁保護層118を形成する。次に図13Cに示すように抵抗変化層106を被覆して、500~1000nm厚の第2の層間絶縁層109を形成し、図2A、図2Bと同様の製造方法で、第2のコンタクトホール110及び第2のコンタクトプラグ111を形成し、第2のコンタクトプラグ111を被覆して、第2の配線112を形成する。その後図13Dに示すように、前述した初期ブレイク処理を行うことにより、第2の抵抗変化層1062中に、電気パルスの印加に応じて酸素不足度が可逆的に変化する局所領域Fを形成して、不揮発性記憶装置31が完成する。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
 なお、不揮発性記憶素子30の抵抗変化特性の悪化及びばらつきを抑制する効果を得るためには、図13Bにおいて、側壁保護層118が、少なくとも第3の金属酸化物106cの側面を被覆することで、第3の金属酸化物106cへの酸素供給を遮断することが重要であり、第2の金属酸化物106bの側面や、第1電極105及び第2電極107の側面は必ずしも被覆していなくても構わない。第2の金属酸化物106bは最初から絶縁物に近く、また第1電極105及び第2電極107は比較的酸化を受けにくいことから、側壁保護層118で被覆されていなくても、さらに酸化が進んで不揮発性記憶素子の特性のばらつきが増大する事態は起こりにくいと考えられるためである。このことは、不揮発性記憶素子30に限らず、第1の実施の形態及びその変形例で説明した不揮発性記憶素子20、24についてもあてはまる。
 また、上記で説明した、初期ブレイク電圧を低減する効果と不揮発性記憶素子の特性のばらつきを抑制する効果とは互いに独立している。側壁保護層118は、初期ブレイク電圧を低減するために設けられる第3の金属酸化物106cの側面に限らず、酸化が進むことで不揮発性記憶素子の特性が変動する層であれば、その側面を被覆することで、不揮発性記憶素子の特性のばらつきを抑制できる。従って、側壁保護層118の被覆によって不揮発性記憶素子の特性のばらつきを抑制する効果は、初期ブレイク処理を必要としない不揮発性記憶素子においても発揮され得る。
 (不揮発性記憶素子の第1の適用例)
 上述した第1の実施の形態および第2の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性記憶装置へ適用することが可能である。本実施の形態における不揮発性記憶素子の第1の適用例として、ワード線とビット線との交点(立体交差点)に不揮発性記憶素子(アクティブ層)を介在させた、いわゆるクロスポイント型の不揮発性記憶装置が挙げられる。以下にこの例について説明する。
 [第1の適用例における不揮発性記憶装置の構成]
 図14は、本発明の第1の実施の形態または第2の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の第1の適用例における構成を示すブロック図である。また、図15は、図14に示される不揮発性記憶装置におけるA部の構成(4ビット分の構成)を示す斜視図である。
 図14に示すように、本例の不揮発性記憶装置200は、半導体基板上に、メモリ本体部201を備えており、このメモリ本体部201は、メモリセルアレイ202と、行選択回路/ドライバ203と、列選択回路/ドライバ204と、情報の書き込みを行うための書き込み回路205と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定するセンスアンプ206と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路207とを具備している。また、不揮発性記憶装置200は、外部から入力されるアドレス信号を受け取るアドレス入力回路208と、外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209とをさらに備えている。
 メモリセルアレイ202は、図14および図15に示すように、半導体基板の上に互いに平行に形成された複数のワード線(第1の配線)WL0、WL1、WL2、…と、これらの複数のワード線WL0、WL1、WL2、…の上方にその半導体基板の主面に平行な面内において互いに平行かつ複数のワード線WL0、WL1、WL2、…に立体交差するように形成された複数のビット線(第2の配線)BL0、BL1、BL2、…とを備えている。
 また、メモリセルアレイ202には、これらの複数のワード線WL0、WL1、WL2、…と複数のビット線BL0、BL1、BL2、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルM111、M112、M113、M121、M122、M123、M131、M132、M133、…(以下、「メモリセルM111、M112、…」と表す)が設けられている。
 ここで、メモリセルM111、M112、…は、それぞれ第1の実施の形態に係る不揮発性記憶素子20または第2の実施の形態に係る不揮発性記憶素子30と、これらに直列に接続された電流制御素子で構成され、それぞれの不揮発性記憶素子は、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層を有している。
 なお、図14におけるメモリセルM111、M112、…は、図15において符号210で示されている。
 ここで、初期ブレイク動作は、初期のテスト時にテスターにより実施してもよいし、上記書き込み回路205が初期ブレイク電圧を発生できるように構成してもよい。
 [第1の適用例の不揮発性記憶装置における不揮発性記憶素子の構成]
 図16は、図14に示される不揮発性記憶装置の第1の適用例における不揮発性記憶素子の構成を示す断面図である。なお、図16では、図15のB部における構成が示されている。
 図16に示すように、本適用例の不揮発性記憶装置において、不揮発性記憶素子210は、銅配線である下部配線212(図15におけるワード線WL1に相当する)および上部配線211(図15におけるビット線BL1に相当する)の間に介在しており、下部電極217と、電流制御層216と、内部電極215と、抵抗変化層214と、上部電極213とが順に積層されて構成されている。
 ここで、内部電極215、抵抗変化層214、および上部電極213は、図1に示した第1の実施の形態に係る不揮発性記憶素子20における第1電極105、抵抗変化層106、および第2電極107にそれぞれ相当する。したがって、本適用例における構成も、第1の実施の形態における構成と同様にして形成される。
 ここで、抵抗変化層106の側壁を側壁保護層108または側壁保護層118で被覆することにより、抵抗変化動作を安定化することができる不揮発性記憶素子を構成できる。
 電流制御素子216は、TaNで構成される内部電極215を介して、抵抗変化層214と直列接続されており、電流制御層216と抵抗変化層214とは電気的に接続されている。この下部電極217、電流制御層216、内部電極215で構成される電流制御素子は、MIM(Metal-Insulator-Metal;金属-絶縁体-金属の意味)ダイオード又はMSM(Metal-Semiconductor-Metal;金属-半導体-金属の意味)ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。MSMダイオードの方がより多くの電流を流すことができる。電流制御層216としては、アモルファスSi等を用いることができる。また、この電流制御素子は、電圧に対して双方向性の電流特性を有しており、第1の閾値電圧Vf1以上または第2の閾値電圧Vf2以下(ここでVf1>Vf2)で導通するように構成されている。
 なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
 [多層化構造の不揮発性記憶装置の構成例]
 図14および図15に示した本適用例の不揮発性記憶装置におけるメモリセルアレイを、3次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することができる。
 図17は、図15に示される不揮発性記憶装置の第1の適用例を多層化した構造におけるメモリセルアレイの構成を示す斜視図である。図17に示すように、この不揮発性記憶装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線(第1の配線)212と、これらの複数の下部配線212の上方にその半導体基板の主面に平行な面内において互いに平行かつ複数の下部配線212に立体交差するように形成された複数の上部配線(第2の配線)211と、これらの複数の下部配線212と複数の上部配線211との立体交差点に対応してマトリクス状に設けられた複数のメモリセル210とを備えるメモリセルアレイが、複数積層されてなる多層化メモリセルアレイを備えている。
 なお、図17に示す例では、配線層が5層であり、その立体交差点に配される不揮発性記憶素子が4層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
 このように構成された多層化メモリセルアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
 なお、第1の実施の形態において説明したように、本発明における抵抗変化層は低温で形成することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリセルアレイを容易に実現することができる。すなわち、本発明のタンタル酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性記憶装置を容易に実現することが可能となる。
 (不揮発性記憶素子の第2の適用例)
 本実施の形態における不揮発性記憶素子の第2の適用例として、1トランジスタ-1不揮発性記憶素子(1T1R構成)の構造を有する不揮発性記憶装置が挙げられる。
 [第2の適用例における不揮発性記憶装置の構成]
 図18は、本発明の第1の実施の形態または第2の実施の形態に係る不揮発性記憶素子が適用された不揮発性記憶装置の第2の適用例における構成を示すブロック図である。また、図19は、図18に示される不揮発性記憶装置におけるC部の構成(2ビット分の構成)を示す断面図である。
 図18に示すように、本適用例における不揮発性記憶装置300は、半導体基板上に、メモリ本体部301を備えており、このメモリ本体部301は、メモリセルアレイ302と、行選択回路/ドライバ303と、列選択回路304と、情報の書き込みを行うための書き込み回路305と、選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定するセンスアンプ306と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路307とを具備している。また、不揮発性記憶装置300は、セルプレート電源(VCP電源)308と、外部から入力されるアドレス信号を受け取るアドレス入力回路309と、外部から入力されるコントロール信号に基づいて、メモリ本体部301の動作を制御する制御回路310とをさらに備えている。
 メモリセルアレイ302は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線(第1の配線)WL0、WL1、WL2、…およびビット線(第2の配線)BL0、BL1、BL2、…と、これらのワード線WL0、WL1、WL2、…およびビット線BL0、BL1、BL2、…の交点に対応してそれぞれ設けられた複数のトランジスタT11、T12、T13、T21、T22、T23、T31、T32、T33、…(以下、「トランジスタT11、T12、…」と表す)と、トランジスタT11、T12、…と1対1に設けられた複数のメモリセルM211、M212、M213、M221、M222、M223、M231、M232、M233、…(以下、「メモリセルM211、M212、…」と表す)とを備えている。
 また、メモリセルアレイ302は、ワード線WL0、WL1、WL2、…に平行して配列されている複数のプレート線(第3の配線)PL0、PL1、PL2、…を備えている。図19に示すように、ワード線WL0、WL1の上方にビット線BL0が配され、そのワード線WL0、WL1とビット線BL0との間に、プレート線PL0、PL1が配されている。なお、上記の構成例では、プレート線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、プレート線はトランジスタに共通の電位を与える構成としているが、行選択回路/ドライバと同様の構成のプレート線選択回路/ドライバを有し、選択されたプレート線と非選択のプレート線とを異なる電圧(極性も含む)で駆動する構成としてもよい。
 ここで、メモリセルM211、M212、…は、それぞれが第1の実施の形態に係る不揮発性記憶素子20または第2の実施の形態に係る不揮発性記憶素子30に相当し、それぞれの不揮発性記憶素子は、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層を有している。より具体的には、図19における不揮発性記憶素子313が、図18におけるメモリセルM211、M212、…に相当し、この不揮発性記憶素子313は、上部電極314、積層構造の酸素不足型の金属酸化物で構成される抵抗変化層315、および下部電極316から構成されている。
 なお、図19には、プラグ層317、は金属配線層318、及びソースまたはドレイン領域319が示されている。
 図18に示すように、トランジスタT11、T12、T13、…のドレインはビット線BL0に、トランジスタT21、T22、T23、…のドレインはビット線BL1に、トランジスタT31、T32、T33、…のドレインはビット線BL2に、それぞれ接続されている。
 また、トランジスタT11、T21、T31、…のゲートはワード線WL0に、トランジスタT12、T22、T32、…のゲートはワード線WL1に、トランジスタT13、T23、T33、…のゲートはワード線WL2に、それぞれ接続されている。
 さらに、トランジスタT11、T12、…のソースはそれぞれ、メモリセルM211、M212、…と接続されている。
 また、メモリセルM211、M221、M231、…はプレート線PL0に、メモリセルM212、M222、M232、…はプレート線PL1に、メモリセルM213、M223、M233、…はプレート線PL2に、それぞれ接続されている。
 アドレス入力回路309は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ303へ出力するとともに、列アドレス信号を列選択回路304へ出力する。ここで、アドレス信号は、複数のメモリセルM211、M212、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
 制御回路310は、情報の書き込みサイクルにおいては、データ入出力回路307に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路305へ出力する。他方、情報の読み出しサイクルにおいて、制御回路310は、読み出し用電圧の印加を指示する読み出し信号を列選択回路304へ出力する。
 行選択回路/ドライバ303は、アドレス入力回路309から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0、WL1、WL2、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
 また、列選択回路304は、アドレス入力回路309から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0、BL1、BL2、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
 書き込み回路305は、制御回路310から出力された書き込み信号を受け取った場合、列選択回路304に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
 また、センスアンプ306は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「1」または「0」と判定する。その結果得られた出力データDOは、データ入出力回路307を介して、外部回路へ出力される。
 ここで、初期ブレイク動作は、初期のテスト時にテスターにより実施してもよいし、上記書き込み回路305が初期ブレイク電圧を発生できるように構成してもよい。
 なお、1トランジスタ-1不揮発性記憶素子の構造を有する本適用例の場合、第1の適用例におけるクロスポイント型の不揮発性記憶素子の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流制御素子が不要であるため、CMOSプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
 また、第1の適用例の場合と同様に、本発明における抵抗変化層は低温で形成することが可能であることから、本適用例で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
 さらに、第1の適用例の場合と同様に、タンタルおよびその酸化物の形成は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本適用例における不揮発性記憶装置を容易に製造することができる。
 なお、上述した実施形態においては、抵抗変化層としての金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、第1電極と第2電極間に挟まれる金属酸化物としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
 また、スパッタリングにて抵抗変化層を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗変化層に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
 以上、本発明の一つまたは複数の態様に係る不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
 本発明は、抵抗変化型の半導体記憶素子およびこれを備えた不揮発性記憶装置を提供するものであり、安定動作し、信頼性の高い不揮発性メモリを実現することができるので、不揮発性メモリを用いる種々の電子機器に有用である。
 10、20、24、30 不揮発性記憶素子
 11、12、21、22、25、31 不揮発性記憶装置
 100 基板
 101 第1の配線
 102 第1の層間絶縁層
 103 第1のコンタクトホール
 104 第1のコンタクトプラグ
 105 第1電極
 106、117 抵抗変化層
 1061、1161 第1の抵抗変化層
 1062 第2の抵抗変化層
 106a 第1の金属酸化物
 106a1 第1の領域
 106a2 第2の領域
 106b 第2の金属酸化物
 106c 第3の金属酸化物
 107 第2電極
 108、118 側壁保護層
 109 第2の層間絶縁層
 110 第2のコンタクトホール
 111 第2のコンタクトプラグ
 112 第2の配線
 113 第3の層間絶縁層
 114 第3のコンタクトホール
 115 第3のコンタクトプラグ
 116 第3の配線
 200 不揮発性記憶装置
 201 メモリ本体部
 202 メモリセルアレイ
 203 行選択回路/ドライバ
 204 列選択回路/ドライバ
 205 書き込み回路
 206 センスアンプ
 207 データ入出力回路
 208 アドレス入力回路
 209 制御回路
 210 不揮発性記憶素子
 211 上部配線
 212 下部配線
 213 上部電極
 214 抵抗変化層
 215 内部電極
 216 電流制御層
 217 下部電極
 218 オーミック抵抗層
 219 第2の抵抗変化層
 300 不揮発性記憶装置
 301 メモリ本体部
 302 メモリセルアレイ
 303 行選択回路/ドライバ
 304 列選択回路
 305 書き込み回路
 306 センスアンプ
 307 データ入出力回路
 308 セルプレート電源
 309 アドレス入力回路
 310 制御回路
 313 不揮発性記憶素子
 314 上部電極
 315 抵抗変化層
 316 下部電極
 BL0、BL1、… ビット線
 M11、M12、… メモリセル
 T11、T12、… トランジスタ
 WL0、WL1、… ワード線

Claims (15)

  1.  第1電極と、
     第2電極と、
     前記第1電極と前記第2電極との間に介在し、前記第1電極に接続する第1の抵抗変化層と、前記第2電極に接続する第2の抵抗変化層とを積層して構成され、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、
     酸素バリア性を有し、前記第1電極および前記第2電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、を備え、
     前記第1の抵抗変化層は、第1の金属酸化物と、当該第1の金属酸化物の周囲に形成されかつ当該第1の金属酸化物よりも酸素不足度が小さい第3の金属酸化物とで構成され、前記第2の抵抗変化層は、前記第1の金属酸化物層よりも酸素不足度が小さい第2の金属酸化物で構成されている、
     不揮発性記憶素子。
  2.  第1電極と、
     第2電極と、
     前記第1電極と前記第2電極との間に介在し、前記第1電極に接続する第1の抵抗変化層と、前記第2電極に接続する第2の抵抗変化層とを積層して構成され、前記第1電極と前記第2電極との間に与えられる電気的信号に基づいて抵抗値が可逆的に変化する抵抗変化層と、
     酸素バリア性を有し、前記第1電極および前記第2電極のいずれにも接続していない前記抵抗変化層の側面を被覆する側壁保護層と、を備え、
     前記第1の抵抗変化層は、第1の金属酸化物と、当該第1の金属酸化物の周囲に形成されかつ当該第1の金属酸化物よりも酸素含有率が大きい第3の金属酸化物とで構成され、前記第2の抵抗変化層は、前記第1の金属酸化物層よりも酸素含有率が大きい第2の金属酸化物で構成されている、
     不揮発性記憶素子。
  3.  前記側壁保護層が、さらに、前記第1電極の側面、および前記第2電極の側面と上面とを被覆している
     請求項1または2に記載の不揮発性記憶素子。
  4.  前記側壁保護層が、少なくとも前記第3の金属酸化物の側面を被覆している
     請求項1または2に記載の不揮発性記憶素子。
  5.  前記側壁保護層が、絶縁性かつ酸素バリア性を有する金属酸化物、金属窒化物、および金属酸窒化物のうちのいずれか1つで構成される
     請求項1または2に記載の不揮発性記憶素子。
  6.  前記側壁保護層が、シリコン窒化物、アルミニウム酸化物およびチタン酸化物のうちのいずれか1つで構成される
     請求項1または2に記載の不揮発性記憶素子。
  7.  前記第1の金属酸化物は、酸素不足度の異なる複数層の金属酸化物から構成された積層構造を有している
     請求項1または2に記載の不揮発性記憶素子。
  8.  前記第1の金属酸化物、前記第2の金属酸化物、および前記第3の金属酸化物はいずれも、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物のうちのいずれか1つである
     請求項1または2に記載の不揮発性記憶素子。
  9.  電気パルスの印加に応じて酸素不足度が可逆的に変化する局所領域が、前記第2の抵抗変化層の中に形成されている、
     請求項1または2に記載の不揮発性記憶素子。
  10.  第1電極材料、第1の金属酸化物、前記第1の金属酸化物よりも酸素不足度が小さい第2の金属酸化物、および第2電極材料をこの順に層状に含む積層膜を形成する工程と、
     前記積層膜を、不揮発性記憶素子になる部分を残し、他の部分を除去するようにパターニングする工程と、
     パターニングにより露出した前記第1の金属酸化物の側面を酸化することにより前記第1の金属酸化物の周囲に前記第1の金属酸化物よりも酸素不足度が小さい第3の金属酸化物を形成する工程と、
     少なくとも前記第3の金属酸化物の側面を、酸素バリア性を有する側壁保護層で被覆する工程と、
     を含む不揮発性記憶素子の製造方法。
  11.  さらに、前記第1電極材料と前記第2電極材料との間に第1の電気パルスを印加することにより、前記第2の金属酸化物の中に、前記第1電極材料と前記第2電極材料との間に前記第1の電気パルスよりも振幅が小さい第2の電気パルスを印加するに応じて酸素不足度が可逆的に変化する局所領域を形成する工程を含む、
     請求項10に記載の不揮発性記憶素子の製造方法。
  12.  第1の方向に延びる複数の第1の配線と、
     前記第1の方向とは異なる第2の方向に延びる複数の第2の配線と、
     前記複数の第1の配線と前記複数の第2の配線との各立体交差点に設けられ、前記複数の第1の配線のうちの1つと前記複数の第2の配線のうちの1つとに接続されている請求項1または2に記載の複数の不揮発性記憶素子と、
     前記複数の不揮発性記憶素子のうちの1つの第1電極と前記複数の第1の配線のうちの1つとを接続する複数の第1のコンタクトプラグと、
     前記複数の不揮発性記憶素子のうちの1つの第2電極と前記複数の第2の配線のうちの1つとを接続する複数の第2のコンタクトプラグと、
     を備えるメモリセルアレイが、層間絶縁膜を介在して複数積層されている、
     不揮発性記憶装置。
  13.  前記層間絶縁膜がTEOS、FSG、Siのいずれかで構成され、
     前記第1のコンタクトプラグ及び第2のコンタクトプラグがタングステンで構成されている
     請求項12に記載の不揮発性記憶装置。
  14.  第1の方向に延びる複数の第1の配線を形成する工程と、
     前記第1の配線を被覆する第1の層間絶縁層を形成する工程と、
     前記第1の層間絶縁層中に、前記複数の第1の配線のうちの1つに接続する複数の第1のコンタクトプラグを形成する工程と、
     前記複数の第1のコンタクトプラグの上に、前記複数の第1のコンタクトプラグに接続し、第1電極材料、第1の金属酸化物、前記第1の金属酸化物よりも酸素不足度が小さい第2の金属酸化物、および第2電極材料をこの順に層状に含む積層膜を形成する工程と、
     前記積層膜を、前記複数の第1のコンタクトプラグと接続する複数の部分を残し、他の部分を除去するようにパターニングする工程と、
     パターニングにより露出した前記第1の金属酸化物の側面を酸化することにより前記第1の金属酸化物の周囲に前記第1の金属酸化物よりも酸素不足度が小さい第3の金属酸化物を形成する工程と、
     少なくとも前記第3の金属酸化物の側面を、酸素バリア性を有する側壁保護層で被覆する工程と、
     パターニングされた前記積層膜及び前記側壁保護層を被覆する第2の層間絶縁層を形成する工程と、
     前記第2の層間絶縁層中に、パターニングされた前記積層膜に接続する複数の第2のコンタクトプラグを形成する工程と、
     前記第2のコンタクトプラグの上に、前記第1の方向とは異なる第2の方向に延びる複数の第2の配線を形成する工程と、
     を含む不揮発性記憶装置の製造方法。
  15.  さらに、前記第1の配線と前記第2の配線との間に第1の電気パルスを印加することにより、前記金属酸化物の中に、前記第1の配線と前記第2の配線との間に前記第1の電気パルスよりも振幅が小さい第2の電気パルスを印加するに応じて酸素不足度が可逆的に変化する局所領域を形成する工程を含む、
     請求項14に記載の不揮発性記憶装置の製造方法。
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