JP4628500B2 - 不揮発性記憶素子及び不揮発性記憶装置 - Google Patents
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Description
まず、本発明の具体的な実施の形態を説明する前に、抵抗変化素子に固定抵抗を並列接続した場合の抵抗値およびそのばらつきの低減効果について説明する。
ΔRtotal =ΔRh/4
となる。
本実施の形態で作製した不揮発性記憶素子の具体的な動作を説明する前に、情報の書き込み/読み出しをする場合の動作例を、図面を参照して説明する。
次に、実際に抵抗変化素子単体(並列抵抗なし)に電気的パルスを印加して抵抗変化を起こさせたとき(図5(a))と、100kΩの並列抵抗を接続した場合(本発明に係る不揮発性記憶素子)に電気的パルスを印加して抵抗変化を起こさせたとき(図5(b))についてのパルス抵抗変化特性について述べる。
次に、本発明の第1の実施の形態に係る不揮発性記憶素子について説明する。
次に、固定抵抗層104としてTaOZを用いた場合の、膜厚と抵抗率の決定の仕方について述べる。
ここで、図7において、コンタクトホール107の直径2r、深さtとすると、コンタクトホール107の側壁に固定抵抗層104を膜厚dだけ形成した場合の抵抗値Rは
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図10A(a)〜図10B(d)は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
次に、本発明の第2の実施の形態に係る不揮発性記憶素子について説明する。
直径2r深さtのコンタクトホールの側壁に抵抗変化層を膜厚dだけ形成した場合、ホールの直径は2(r−d)となり、ここに固定抵抗層を埋めこんだ場合の抵抗値をRとすると
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図14A(a)〜図14C(b)は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
次に、本発明の第3の実施の形態に係る不揮発性記憶素子について説明する。
また固定抵抗層104と抵抗変化層105を直径2r深さtの2つのコンタクトホール107、108にそれぞれ形成する場合には、固定抵抗層の抵抗値は
以下に本実施形態の不揮発性記憶素子の製造方法を説明する。図19(a)〜図19(b)、は本実施形態の不揮発性記憶素子のプロセスフローを順に示している。
次に、本発明の第4の実施の形態に係る不揮発性記憶素子について説明する。
次に、本発明の第5の実施の形態に係る不揮発性記憶素子について説明する。
102 第1の電極(第1の配線)
103 層間絶縁層
104 固定抵抗層
105 抵抗変化層
105a 抵抗変化層の高抵抗層
105b 抵抗変化層の低抵抗層
106 第2の電極(第2の配線)
107 コンタクトホール
108 コンタクトホール
109 ダイオード素子
109a ダイオード下部電極
109b ダイオード半導体層
109c ダイオード上部電極
110 第2の配線
111 不揮発性記憶素子(アレイ)
203 層間絶縁層
204 固定抵抗層
205 抵抗変化層
205a 抵抗変化層の高抵抗層
205b 抵抗変化層の低抵抗層
206 第2の電極(第3の配線)
207 コンタクトホール
209 ダイオード素子
209a ダイオード下部電極
209b ダイオード半導体層
209c ダイオード上部電極
210 第3の配線
211 不揮発性記憶素子(アレイ)
303 層間絶縁層
304 固定抵抗層
305 抵抗変化層
305a 抵抗変化層の高抵抗層
305b 抵抗変化層の低抵抗層
306 第2の電極(第4の配線)
307 コンタクトホール
309 ダイオード素子
309a ダイオード下部電極
309b ダイオード半導体層
309c ダイオード上部電極
310 第4の配線
311 不揮発性記憶素子(アレイ)
400 不揮発性記憶装置
401 メモリ本体部
402 メモリセルアレイ
403 行選択回路/ドライバ
404 列選択回路
405 書き込み回路
406 センスアンプ
407 データ入出力回路
411 不揮発性記憶素子
412 第1の電極
413 層間絶縁層
414 固定抵抗層
415 抵抗変化層
416 第2の電極
417 プラグ層
418 金属配線層
419 トランジスタのソース・ドレイン領域
BL0,BL1,… ビット線
M11,M12,… メモリセル
T11,T12,… トランジスタ
WL0,WL1,… ワード線
Claims (15)
- 不揮発性の記憶素子であって、
第1の電極と、
第2の電極と、
前記第1及び第2の電極間に介在して形成され、かつ、前記第1及び第2の電極に接続され、前記第1及び第2の電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化層と、
前記第1及び第2の電極間に介在して形成され、かつ、前記抵抗変化層の少なくとも一部と電気的に並列接続され、その抵抗値が前記抵抗変化層が高抵抗状態にある場合の抵抗値の0.1から10倍の範囲にある固定抵抗層と
を備える不揮発性記憶素子。 - 前記固定抵抗層の抵抗値が、前記抵抗変化層が高抵抗状態にある場合の抵抗値の0.5から2倍の範囲にある
請求項1記載の不揮発性記憶素子。 - 前記固定抵抗層の抵抗値が、前記抵抗変化層が高抵抗状態にある場合の抵抗値と同じ範囲にある
請求項1記載の不揮発性記憶素子。 - 前記抵抗変化層は、高抵抗層と低抵抗層の少なくとも2層の積層構造を有し、
前記固定抵抗層の少なくとも一部は、前記高抵抗層と電気的に並列接続されている
請求項1〜3のいずれか1項に記載の不揮発性記憶素子。 - 前記高抵抗層は、前記第1の電極と接続され、
前記低抵抗層は、前記第2の電極と接続され、
前記固定抵抗層は、前記第1の電極に電気的に接続されている
請求項4記載の不揮発性記憶素子。 - 前記固定抵抗層は、前記高抵抗層に接している
請求項4又は5記載の不揮発性記憶素子。 - 前記固定抵抗層は、前記第1及び第2の電極に電気的に接続されている
請求項1〜6のいずれか1項に記載の不揮発性記憶素子。 - さらに、前記第1及び第2の電極間を充填するように形成された層間絶縁膜を備え、
前記抵抗変化層及び前記固定抵抗層は、前記層間絶縁層に形成された貫通孔である開口部に形成されている
請求項1〜7のいずれか1項に記載の不揮発性記憶素子。 - 前記固定抵抗層は、前記開口部の内壁の少なくとも一部を周回して塗りつくすように形成され、
前記抵抗変化層は、前記開口部の内部であって、かつ、前記固定抵抗層で囲まれた空間を充填するように形成されている
請求項8記載の不揮発性記憶素子。 - 前記抵抗変化層は、前記開口部の内壁を塗りつくすように形成され、
前記固定抵抗層は、前記抵抗変化層で囲まれた空間を充填するように形成されている
請求項8記載の不揮発性記憶素子。 - 前記層間絶縁層には、複数の前記開口部が形成され、
前記複数の開口部の一つには、当該開口部を充填するように前記抵抗変化層が形成され、
前記複数の開口部の他の一つには、当該開口部を充填するように前記固定抵抗層が形成されている
請求項8記載の不揮発性記憶素子。 - 複数の不揮発性記憶素子にデータを記憶させる不揮発性記憶装置であって、
請求項1〜11のいずれか1項に記載の不揮発性記憶素子を含むメモリセルが複数個、2次元状に配置されたメモリセルアレイと、
前記メモリセルアレイから少なくとも一つのメモリセルを選択する選択回路と、
前記選択部で選択されたメモリセルに含まれる不揮発性記憶素子を高抵抗状態又は低抵抗状態に遷移させる書き込み回路と、
前記選択部で選択されたメモリセルに含まれる不揮発性記憶素子が高抵抗状態にあるか低抵抗状態にあるかを判定するセンスアンプと
を備える不揮発性記憶装置。 - 前記メモリセルは、前記不揮発性記憶素子と整流素子とが直列に接続された回路である
請求項12記載の不揮発性記憶装置。 - 前記メモリセルは、前記不揮発性記憶素子とトランジスタとが直列に接続された回路である
請求項12記載の不揮発性記憶装置。 - 前記メモリセルアレイは、2次元に配置されたメモリセルが複数、積層された多層構造メモリセルアレイである
請求項12〜14のいずれか1項に記載の不揮発性記憶装置。
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