JP2007184065A - 磁気記憶装置 - Google Patents
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Abstract
【課題】 簡単な構成により3ビット動作が可能なMRAM装置を提供する。
【解決手段】 第1及び第2の磁気抵抗素子13、14と、第1及び第2の磁気抵抗素子13、14を直列に接続するワード線15と、直列に接続された第1及び第2の磁気抵抗素子13、14と並列に、ワード線15により直列に接続される第1及び第2の抵抗を具備したメモリセル1と、第1及び第2の磁気抵抗素子間16の電圧の変動を検出する電圧変動検出手段2、3を備える。
【選択図】 図1
【解決手段】 第1及び第2の磁気抵抗素子13、14と、第1及び第2の磁気抵抗素子13、14を直列に接続するワード線15と、直列に接続された第1及び第2の磁気抵抗素子13、14と並列に、ワード線15により直列に接続される第1及び第2の抵抗を具備したメモリセル1と、第1及び第2の磁気抵抗素子間16の電圧の変動を検出する電圧変動検出手段2、3を備える。
【選択図】 図1
Description
本発明は、磁界により抵抗値が変化する磁気抵抗素子(Magneto Resistance:以下MR素子と記す)を用いた磁気記憶装置(Magnetoresistive Random Access Memory:以下MRAM装置と記す)に関する。
近年、高速・大容量の不揮発メモリとして、TMJ(Tunneling Magnetic Junction)素子、TMR(Tunneling Magneto Resistance)素子などのMR素子を、MOSFET素子などのトランジスタ素子などにより制御する2ビット動作のMRAM装置の開発が進められている(例えば非特許文献1参照)。
しかしながら、これまで研究されているMR素子は、高抵抗であるため、出力信号として用いられるIds電流が小さいという問題や、MR素子の特性がばらつくといった実用化を図る上での問題があることなどから、近年の多値化の要求に対して対応するに至っていない。
田中 均 "SoC用混載メモリ"2005年7月、FUJITSU.56.4、インターネット<http://magazine.fujitsu.com/vol56-4/paper03.pdf>
田中 均 "SoC用混載メモリ"2005年7月、FUJITSU.56.4、インターネット<http://magazine.fujitsu.com/vol56-4/paper03.pdf>
本発明は、簡単な構成により3ビット動作が可能なMRAM装置を提供することを目的とするものである。
本発明の一態様によれば、第1及び第2の磁気抵抗素子と、前記第1及び第2の磁気抵抗素子を直列に接続するワード線と、直列に接続された前記第1及び第2の磁気抵抗素子と並列に、前記ワード線により直列に接続される第1及び第2の抵抗を具備したメモリセルと、前記第1及び第2の磁気抵抗素子間の電圧の変動を検出する電圧変動検出手段を備えることを特徴とする磁気記憶装置が提供される。
本発明の一実施態様によれば、MRAM装置において、簡単な構成により3ビット動作が可能となる。
以下本発明の実施形態について、図を参照して説明する。
(実施形態1)
図1に本実施形態のMRAM装置の回路構成を示す。図に示すように、データを記憶保持するメモリセル部1と、メモリセル部1における電圧の変動を検出し、データの状態を判断する電圧判断部2及び出力センシング部3から構成されている。
図1に本実施形態のMRAM装置の回路構成を示す。図に示すように、データを記憶保持するメモリセル部1と、メモリセル部1における電圧の変動を検出し、データの状態を判断する電圧判断部2及び出力センシング部3から構成されている。
メモリセル部1は、抵抗11、抵抗12、MR素子13、MR素子14からなるホイーストンブリッジ構造を有している。このとき、抵抗11、抵抗12は、例えば同じ抵抗値を持ち、MR素子13、MR素子14は、例えば隣接して形成された磁気抵抗特性の近いものが用いられる。そして、抵抗11とMR素子13間及び抵抗12とMR素子14間には、ワード線15が接続されており、MR素子13とMR素子14間(電圧感知部16)と、電圧判断部2及び出力センシング部3が接続されている。
電圧判断部2は、n−MOSFET21とp−MOSFET22が、並列に接続された構造となっている。このとき、図に示すように、夫々にダイオード23、24が接続されていてもよい。そして、n−MOSFET21及びp−MOSFET22のゲートには、夫々ビット線25、26が接続されている。
出力センシング部3は、4つのダイオード31〜34からなる整流ブリッジ構造を有しており、各ダイオード31〜34と接続する出力検出部35が設けられている。
このようなMRAM装置のメモリセル部1において、MR素子13、MR素子14の抵抗ステータスを、例えば夫々書き込み線(図示せず)により磁場を発生させ、反転させる。例えば、抵抗11、抵抗12が同じ抵抗値を持つ場合、MR素子13の抵抗がMR素子14より大きい場合は、MR素子13での電圧低下が大きくなるため、電圧感知部16における電圧は(−)値となる。反対にMR素子13の抵抗がMR素子14より小さい場合は、MR素子13での電圧低下が小さくなるため、電圧感知部16における電圧は、(+)値となる。そして、MR素子13、MR素子14が同じ抵抗値であれば、電圧感知部16における電圧は、0(Ground)となる。このように、電圧感知部16における電圧は、3つのステータスを有し、メモリセル部1は3ビットのメモリとして機能する。
このように変動した電圧より、電圧判断部2、出力センシング部3においてデータの状態を判断する。
まず、電圧判断部2において、電圧感知部16の電圧が(+)値の場合、ビット線25に信号を入れると、n−MOSFET21がON状態となり、電圧感知部16の電圧は0となる。反対に、電圧感知部16の電圧が(−)値の場合、ビット線26に信号を入れると、p−MOSFET22がON状態となり、電圧感知部16の電圧は0となる。
そして、出力センシング部3の出力検出部35において、ビット線25に信号を入れて出力信号が1から0に変化するなら、電圧感知部16の電圧は(+)値であり、ビット線26に信号を入れて出力信号が1から0に変化するなら、電圧感知部16の電圧は(−)値であり、さらに、ビット線25に信号を入れても、ビット線26に信号を入れても出力信号が変化しない(0である)場合は、電圧感知部16の電圧は0であると判断することができる。
このようにして、本実施形態のMRAM装置において、2つのMR素子を含む4つの抵抗をホイーストンブリッジ構造に接続するという簡単な構造により、複雑な回路構成によらない安定した3ビットのメモリセルを構成することができる。そして、このようなメモリセルにおける2つのMR素子間の電圧変動として検知することにより、読み出し動作を行うことができる。
尚、このようなMRAM装置或いはメモリセルをアレイ化して用いることも可能である。図2に示すように、複数のメモリセル部41には、ワード線42によりXセレクタ43が、ワード線44によりYセレクタ45が接続されており、各メモリセル部41には、夫々選択用のトランジスタ46が接続されている。そして、電圧感知部47において、電圧変動を検出する電圧判断部(図示せず)及び出力センシング部(図示せず)と接続されている。
このようなメモリアレイにおいて、Xセレクタ43により電流を流すとともに、Yセレクタ45によりトランジスタ46をONさせて、メモリセル部41に選択的に電流を流すことができる。
また、2ビットのメモリとして用いることも可能である。図3に示すように、メモリセル部51の電圧感知部52における電圧変動+−を、CMOSインバータから構成される出力センシング部53によりそのまま出力として用いることができる。このような2ビットメモリとして用いられる場合においても、同様にアレイ化することが可能である。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
1、41、51 メモリセル部
2 電圧判断部
3、53 出力センシング部
11、12 抵抗
13、14 MR素子
15、42、44 ワード線
16、47、52 電圧感知部
21 n−MOSFET
22 p−MOSFET
25、26 ビット線
31、32、33、34 ダイオード
35 出力検出部
43 Xセレクタ
45 Yセレクタ
46 トランジスタ
2 電圧判断部
3、53 出力センシング部
11、12 抵抗
13、14 MR素子
15、42、44 ワード線
16、47、52 電圧感知部
21 n−MOSFET
22 p−MOSFET
25、26 ビット線
31、32、33、34 ダイオード
35 出力検出部
43 Xセレクタ
45 Yセレクタ
46 トランジスタ
Claims (5)
- 第1及び第2の磁気抵抗素子と、
前記第1及び第2の磁気抵抗素子を直列に接続するワード線と、
直列に接続された前記第1及び第2の磁気抵抗素子と並列に、前記ワード線により直列に接続される第1及び第2の抵抗を具備したメモリセルと、
前記第1及び第2の磁気抵抗素子間の電圧の変動を検出する電圧変動検出手段を備えることを特徴とする磁気記憶装置。 - 前記第1及び第2の磁気抵抗素子の抵抗ステータスを、夫々独立して変動させる手段を備えることを特徴とする請求項1に記載の磁気記憶装置。
- 前記電圧変動検出手段は、前記第1及び第2の磁気抵抗素子間の電位が、+又は−に変動する、或いは変動しないことを検出する手段を備えることを特徴とする請求項2に記載の磁気記憶装置。
- 前記電圧変動検出手段は、
前記第1及び第2の磁気抵抗素子間に接続される第1導電型の第1のトランジスタ素子と、
前記第1のトランジスタ素子と並列に、前記第1及び第2の磁気抵抗素子間に接続される第2導電型の第2のトランジスタ素子と、
前記第1のトランジスタのゲートと接続される第1のビット線と、
前記第2のトランジスタのゲートと接続される第2のビット線を備えることを特徴とする請求項1乃至3のいずれかに記載の磁気記憶装置。 - 前記メモリセルを複数備え、
複数の前記メモリセルと夫々接続される複数のトランジスタと、
前記トランジスタと接続され、前記メモリセルを選択的に制御するセレクタを備えることを特徴とする請求項1乃至4のいずれかに記載の磁気記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006002768A JP2007184065A (ja) | 2006-01-10 | 2006-01-10 | 磁気記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006002768A JP2007184065A (ja) | 2006-01-10 | 2006-01-10 | 磁気記憶装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007184065A true JP2007184065A (ja) | 2007-07-19 |
Family
ID=38340003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2006002768A Pending JP2007184065A (ja) | 2006-01-10 | 2006-01-10 | 磁気記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007184065A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010125780A1 (ja) * | 2009-04-30 | 2010-11-04 | パナソニック株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
US20140347072A1 (en) * | 2011-11-02 | 2014-11-27 | Robert Bosch Gmbh | Variable Resistor Arrangement, Measurement Bridge Circuit and Method for Calibrating a Measurement Bridge Circuit |
-
2006
- 2006-01-10 JP JP2006002768A patent/JP2007184065A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2010125780A1 (ja) * | 2009-04-30 | 2010-11-04 | パナソニック株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
JP4628500B2 (ja) * | 2009-04-30 | 2011-02-09 | パナソニック株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
CN102047423A (zh) * | 2009-04-30 | 2011-05-04 | 松下电器产业株式会社 | 非易失性存储元件及非易失性存储装置 |
US8508976B2 (en) | 2009-04-30 | 2013-08-13 | Panasonic Corporation | Nonvolatile memory element and nonvolatile memory device |
US20140347072A1 (en) * | 2011-11-02 | 2014-11-27 | Robert Bosch Gmbh | Variable Resistor Arrangement, Measurement Bridge Circuit and Method for Calibrating a Measurement Bridge Circuit |
US9568523B2 (en) * | 2011-11-02 | 2017-02-14 | Robert Bosch Gmbh | Variable resistor arrangement, measurement bridge circuit and method for calibrating a measurement bridge circuit |
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