JP2009545836A5 - - Google Patents

Claims (17)

1. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、
   選択されたビット線における基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて、その選択されたビット線における電流を検知することにより、メモリセル状態を区別するための手段とを含む、集積回路。
2. 第１および第４のメモリセル状態は、第１のデータビットの１つの値に関連付けられ、第２および第３のメモリセル状態は、第１のデータビットの別の値に関連付けられ、
   第１および第２のメモリセル状態は、第２のデータビットの１つの値に関連付けられ、第３および第４のメモリセル状態は、第２のデータビットの別の値に関連付けられる、請求項１に記載の集積回路。
3. 第１のデータビットは最上位ビット（ＭＳＢ）を含み、第２のデータビットは最下位ビット（ＬＳＢ）を含み、
   第１、第２、第３、および、第４のメモリセル状態は、データ状態１１、０１、００、および１０にそれぞれ対応する、請求項２に記載の集積回路。
4. 区別するための手段はさらに、
   選択されたビット線を読出バイアス電圧でバイアスするための手段と、
   選択されたビット線を、第１の基準電流レベルに比較して検知し、かつ第２の基準電流レベルに比較して検知するための手段と、
   第１および第２の基準電流レベルに比較して検知された、選択されたビット線電流上の電流の関数として、第１のデータビットのための読出データ値を生成するための手段とを含む、請求項１に記載の集積回路。
5. 第１のデータビットのための読出データ値を生成するための手段は、
   検知された選択されたビット線電流が第１と第２の基準電流レベルの間にある場合、第１のデータビットのための第１の読出データ値を生成するよう、さらに
   検知された選択されたビット線電流が第１と第２の基準電流レベルの外にある場合、第１のデータビットのための第２の読出データ値を生成するよう、構成される、請求項４に記載の集積回路。
6. それぞれの時間に、第１の読出バイアス電圧および第２の読出バイアス電圧で選択されたビット線をバイアスするための手段と、
   第１および第２の読出バイアス電圧の各々について、それぞれの基準電流レベルに比較して、選択されたビット線上の電流を検知するための手段と、
   第１および第２の読出バイアス電圧について、選択されたビット線上の検知された電流の関数として、第１のデータビットのための読出データ値を生成するための手段とを含む、請求項１に記載の集積回路。
7. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを読出すための方法であって、前記方法は、
   選択されたビット線上の基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて選択されたビット線上の電流を検知することにより、メモリセル状態を区別するステップを含む、方法。
8. 第１および第４メモリセル状態を第１のデータビットの１つの値に関連づけ、第２および第３メモリセル状態を第１のデータビットの別の値に関連づけるステップと、
   第１および第２のメモリセル状態を第２のデータビットの１つの値に関連づけ、第３および第４メモリセル状態を第２のデータビットの別の値に関連づけるステップとを含む、請求項７に記載の方法。
9. 第１のデータビットは最上位ビット（ＭＳＢ）を含み、第２のデータビットは最下位ビット（ＬＳＢ）を含み、
   第１、第２、第３、および、第４のメモリセル状態はデータ状態１１、０１、００、および１０にそれぞれ対応する、請求項８に記載の方法。
10. 第１および第２のデータビットは別個のユーザ動作に関連付けられ、さらに別個のメモリページに対応する、請求項８に記載の方法。
11. 選択されたビット線を読出バイアス電圧でバイアスするステップと、
    第１の基準電流レベルに比較して、かつ第２の基準電流レベルに比較して、選択されたビット線電流を検知するステップと、
    第１および第２の基準電流レベルに比較して検知された、選択されたビット線電流上の電流の関数として、第１のデータビットについて読出データ値を生成するステップとをさらに含む、請求項７に記載の方法。
12. 選択されたビット線を、第１および第２の基準電流レベルに比較して同時に検知するステップをさらに含む、請求項１１に記載の方法。
13. 読出データ値を生成するステップは、
    検知された選択されたビット線電流が第１および第２の基準電流レベルの間にある場合に第１のデータビットについて第１読出データ値を生成し、検知された選択されたビット線電流が第１および第２の基準電流レベルの外にある場合に第１のデータビットについての第２の読出データ値を生成するステップを含む、請求項１１に記載の方法。
14. 選択されたビット線を、それぞれの時に、第１の読出バイアス電圧および第２の読出バイアス電圧でバイアスするステップと、
    第１および第２の読出バイアス電圧の各々について、それぞれ基準電流レベルに比較して選択されたビット線上の電流を検知するステップと、
    第１および第２の読出バイアス電圧について、第１のデータビットのための読出データ値を、選択されたビット線上の検知された電流の関数として生成するステップとを含む、請求項７に記載の方法。
15. 第１および第２の読出バイアス電圧に対応するそれぞれの基準電流レベルは値において実質的に同一である、請求項１４に記載の方法。
16. 第３の基準電流レベルに比較した、選択されたビット線電流を検知するステップと、
    第２のデータビットについて読出データ値を、第３の基準電流レベルに比較して検知された、選択されたビット線電流上の電流の関数として生成するステップとをさらに含む、請求項１１に記載の方法。
17. 他の時には、選択されたビット線を第３の読出バイアス電圧でバイアスするステップと、
    第３の基準電流レベルに比較した、選択されたビット線上の電流を、第３の読出バイアス電圧について、検知するステップと、
    第３の読出バイアス電圧について、選択されたビット線上の検知された電流の関数として、第２のデータビットのための読出データ値を生成するステップとを含む、請求項１４に記載の方法。