JP3942342B2 - 多値データを記録する不揮発性メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、多値データを記録する不揮発性メモリに関し、特に、メモリセルに記録された多値データを簡単な構成で読み出すことができる読み出しバッファ回路を有する半導体不揮発性メモリに関する。
【0002】
【従来の技術】
フラッシュメモリなどの半導体不揮発性メモリは、ソース、ドレイン領域に挟まれたチャネル領域上にフローティングゲートを有するセルトランジスタで構成され、そのフローティングゲートに電荷を注入することにより、セルトランジスタの閾値電圧を変化させて、データを記録する。記録されたデータは、セルトランジスタの閾値電圧の違いを利用して読み出される。
【0003】
従来の不揮発性メモリは、フローティングゲートに電荷を蓄積しない状態(電荷が電子の場合は閾値電圧が低い状態)と、電荷を蓄積する状態(電荷が電子の場合は閾値電圧が高い状態)とで1ビットのデータを記録する。フローティングゲートに電子が蓄積されない状態は、データ1が記録された状態または消去状態であり、フローティングゲートに電子が蓄積される状態は、データ0が記録された状態またはプログラム状態である。
【0004】
フラッシュメモリなどの半導体不揮発性メモリは、小型であり、電源をオフにしても記録が保持されるので、デジタルカメラなどの画像や音声の記録媒体として広く利用されている。そして、より多くの記憶容量が求められているが、上記の通り、従来の普及型の不揮発性メモリは、セルトランジスタが1ビット(単値)のデータしか記録できない。
【0005】
【発明が解決しようとする課題】
そこで、セルトランジスタに2値データなど、多値データを記録することが提案されている。フローティングゲートに注入する電荷量をコントロールすることにより、複数の閾値電圧状態を実現し、多値データの記録を可能にする。例えば、2値データが蓄積される場合は、4つの閾値電圧状態が保持されることを意味する。
【0006】
しかしながら、セルトランジスタから2ビットのデータを読み出すためには、第1のビットのデータを読み出してから、更に、第2のビットのデータを読み出すことが必要になる。従って、セルトランジスタの記録データを読み出すための読み出しバッファ回路には、それらの2ビットのデータを一時的に保持するラッチ回路が必要になる。
【0007】
一般に、読み出しバッファ回路は、ビット線毎に設けられるので、読み出しバッファ回路の回路構成をできるだけ簡素化することが必要である。しかしながら、上記の通り、セルトランジスタの記録データの多値化に伴い、読み出しバッファ回路に複数のラッチ回路を設けると、読み出しバッファ回路の規模が大きくなり、集積度の観点から大容量化の要請に反する結果となる。
【0008】
更に、多値のセルトランジスタをプログラム(書き込み)する場合、複数ビットを入力して、それに対応する電荷をフローティングゲートに注入する必要がある。その場合も、複数ビットと多値との関係に応じたプログラム動作を、簡単なプログラム用回路で実現できることが望まれる。
【0009】
そこで、本発明の目的は、多値データを記録する不揮発性メモリにおいて、比較的簡単な構成の読み出しバッファ回路を提供することにある。
【0010】
更に、本発明の目的は、多値データを記録する不揮発性メモリにおいて、簡単な構成で多値データをプログラムすることができる回路を提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面では、フローティングゲート型のセルトランジスタを複数有する不揮発性メモリにおいて、ビット線に接続され、セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路を有する。そして、セルトランジスタは、2Nの閾値電圧状態を保持することができ、従って、読み出しバッファ回路は、Nビットのデータを読み出す。その為に、読み出しバッファ回路は、検出された閾値電圧状態に従って、読み出しデータをラッチするラッチ回路を有し、このラッチ回路は、ラッチ状態を第1及び第2の状態に反転する第1及び第2のラッチ反転回路を有する。
【0012】
そして、読み出しバッファ回路は、セルトランジスタが保持する第1のビットを読み出す時、初期状態のラッチ回路を、検出された第1、2又は第3、4の閾値電圧状態に応じて、第1のラッチ反転回路で反転または非反転し、そのラッチ状態を第1のデータとして出力する。更に、読み出しバッファ回路は、続いてセルトランジスタが保持する下位の第2のビットを読み出す時、前記第1のデータに対応するラッチ状態から、検出された第1又は第2の閾値電圧状態に応じて、前記第1のラッチ反転回路で反転または非反転し、続けて検出された第3又は第4の閾値電圧状態に応じて、前記第2のラッチ反転回路で反転または非反転し、当該ラッチ状態を第2のデータとして出力する。
【0013】
以上の動作をすることにより、読み出しバッファ回路は、一つのラッチ回路で、少なくとも2ビットのデータを区別してラッチすることができる。即ち、ラッチ回路は、初期状態にリセットされた後、時系列的に、第1のデータを保持、出力、第2のデータを保持、出力する。
【0014】
本発明の第2の側面では、フローティングゲート型のセルトランジスタを複数有する不揮発性メモリが、第1のビット及びそれより下位の第2のビットの入力に応答して、プログラムの有無を示すプログラムデータを出力するプログラム入力回路と、ビット線に接続され、セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路とを有する。そして、プログラム時に、読み出しバッファ回路は、前記プログラムデータをラッチして、ビット線にプログラムデータを出力する。更に、前記プログラム入力回路は、消去状態である第1の状態から第2の状態にプログラムする第1のサイクルと、第1の状態から第3の状態にプログラムする第2のサイクルと、第1の状態から第4の状態にプログラムする第3のサイクルにおいて、第1及び第2のビットの組合せに応じて、前記プログラムデータを出力する。
【0015】
上記のプログラム入力回路を設けることにより、2ビットの組合せに応じたプログラムデータを、読み出しバッファ回路内のラッチ回路に保持することができる。従って、ラッチ回路が保持するプログラムデータに従って、セルトランジスタにプログラムすることができる。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0017】
図1は、本実施の形態例におけるセルトランジスタの構成図である。左右いずれの断面図においても、P型の半導体基板Subの表面にN型のソース、ドレイン領域S、Dが形成され、それらの間のチャネル領域上に、トンネル酸化膜TNを介してフローティングゲートFGが形成され、更に、絶縁膜を隔ててコントロールゲートCGが設けられる。左側のセルトランジスタのフローティングゲートには、電子が注入されていない状態である。従来の1ビットを記録するメモリの場合では、データ1が格納されている状態である。右側のセルトランジスタのフローティングゲートには、電子が注入されている状態である。1ビットを記録するメモリの場合では、データ0が格納されている状態である。
【0018】
本実施の形態例では、セルトランジスタは2ビットのデータを記録することができる。その為に、セルトランジスタは、フローティングゲートに電子が蓄積されていない状態L0と、電子が蓄積されているが、その電子の量が順次増加する状態L1,L2,L3とを保持することができる。
【0019】
図2は、2ビットデータQ1,Q2と、セルトランジスタの閾値電圧Vtの分布との関係を示す図である。図中、縦軸は閾値電圧Vtを示し、上に行くほど閾値電圧が高くなる。横軸はセルトランジスタ数を示す。図中、閾値電圧レベルの4つの状態L0,L1,L2,L3に対応する4つの分布が示されている。即ち、状態L0は閾値電圧V1より低い閾値電圧状態であり、状態L1は閾値電圧V1とV2との間の閾値電圧状態であり、状態L2は閾値電圧V2とV3との間の閾値電圧状態であり、状態L3は閾値電圧V3より高い閾値電圧状態である。
【0020】
上記の通り、メモリセルのフローティングゲートに電子が注入されている状態は3レベル(L1,L2,L3)存在し、これはフローティングゲート内の電子の量によって変化する。このときのメモリセルの閾値電圧Vtは正であり、メモリセルはエンハンスメント・トランジスタとして機能する。それに対して、メモリセルのフローティングゲートから電子が引き抜かれた状態(L0)も存在し、このときのメモリセルのVtは負であり、メモリセルはディプリション・トランジスタとして機能する。本実施の形態例では、例えば、V1=0V、V2=0.8V、V3=1.6Vである。
【0021】
状態L0からL3には、それぞれ2ビットのデータQ1,Q2が割り当てられる。図2の例では、状態L0は「11」、状態L1は「10」、状態L2は「00」(または「01」)、状態L3は「01」(または「00」)である。ここで、上位のビットをQ2、下位のビットをQ1と定義する。
【0022】
メモリセルが上記4つの状態を保持する場合、コントロールゲートCGに電圧V2を印加して、メモリセルが導通するか否かにより、上位ビットQ2を読み出すことができる。即ち、状態L0,L1の時は、メモリセルが導通し、上位ビットQ2=1が読み出される。また、状態L2,L3の時は、メモリセルが非導通となり、上位ビットQ2=0が読み出される。更に、上位ビットQ2=1の場合に、コントロールゲートCGに電圧V1を印加して、メモリセルが導通するか否かにより、下位ビットQ1を読み出すことができる。同様に、上位ビットQ2=0の場合に、コントロールゲートCGに電圧V3を印加して、メモリセルが導通するか否かにより下位ビットQ1を読み出すことができる。
【0023】
上記の様に、4つの状態を検出するためには、メモリセルのコントロールゲートCGに電圧V2,V1,V3を順次印加して、それぞれのセルトランジスタの導通、非導通の組合せから、2ビットデータQ1,Q2を検出しなければならない。つまり、最低で3サイクルの読み出し動作が必要になる。
【0024】
図3は、本実施の形態例におけるNAND型のフラッシュメモリアレイとページバッファの構成を示す図である。図中には、4つのビット線BL0〜BL3と、それらにぞれぞれ接続されるページバッファPBとが示される。更に、複数のメモリセルMCとセレクトゲートトランジスタSGを縦列接続したストリングが、ビット線に接続される。図3の例では、4つのメモリセルMC00〜MC30が、セレクトゲートトランジスタSGを介して、ビット線BL0とグランドARVSSとに接続される。そして、メモリセルMC00が選択されると、セレクトゲート信号SG10、SG20がHレベルになりセレクトゲートトランジスタSGが共に導通し、セルストリングがビット線BL0とグランドARVSSに接続される。そして、ワード線WL00が図2の基準電圧V1,V2,V3のいずれかに駆動され、メモリセルの導通または非導通に応じて、ビット線BL0がLまたはHレベルになる。このビット線のレベルが、センスバッファSBにより検出される。センスバッファSBは、読み出しバッファ回路であり、後述する通り、ビット線のレベルを検出する回路と、読み出したデータを保持するラッチ回路を有する。
【0025】
図4は、本実施の形態例におけるフラッシュメモリの全体構成図である。簡単のために、メモリセルアレイMCAの構成は、1行x4コラムになっている。各メモリセルMC0〜3が、セレクタトランジスタSGを介して、ビット線BL0〜3とグランドVSSに接続される。また、ビット線BL0〜3にはページバッファPB0〜3が設けられる。外部の入出力端子I/Oは、入出力バッファIOBを介して、4つのページバッファPB0〜3に共通に接続される。そして、ページバッファ選択信号YD1(0)〜(3)により、いずれか1つのページバッファが入出力バッファIOBに接続される。
【0026】
主制御回路10は、ページバッファ制御回路12を制御し、ページバッファ制御回路12は、ページバッファPBを制御する。図4は、読み出し動作を説明するための構成図であり、読み出しに必要な制御信号が示される。
【0027】
図4の右側の表に示される通り、メモリセルMC0が状態L3(Q2,Q1=0,1)に、メモリセルMC1が状態L2(Q2,Q1=0,0)に、メモリセルMC2が状態L1(Q2,Q1=1,0)に、メモリセルMC3が状態L0(Q2,Q1=1,1)になっているとする。尚、各メモリセルは2ビットを保持しているので、メモリセルアレイMCAは物理的には1行x4コラムであるが、論理的には2行x4コラムである。そこで、上位ビットQ2をページ0のデータ、下位ビットQ1をページ1のデータとしてとらえることもできる。
【0028】
図5は、本実施の形態例における読み出しバッファ回路図である。この読み出しバッファ回路は、図4におけるページバッファPBである。このページバッファPBは、インバータ14,16からなるラッチ回路LATCHを有する。更に、ページバッファは、バイアス制御信号PBIASにより制御されるP型トランジスタP12と、ビット線選択信号BLCNTRLにより制御されるN型トランジスタN10とを有し、ビット線BLに接続される図示しないメモリセルと共にセンスアンプを構成する。即ち、トランジスタP12,N10を導通させ、選択されたメモリセルのワード線を駆動することにより、メモリセルの導通、非導通に応じて、負荷トランジスタP12からの負荷電流が、ビット線BLからメモリセルに流れるか、または流れず、その結果、検出ノードSNSがLレベルまたはHレベルになる。
【0029】
トランジスタN17、N20は第1のラッチ反転回路を構成し、トランジスタN16、N18は第2のラッチ反転回路を構成する。第1のラッチ反転回路は、検出ノードSNSがHレベルの時に、第1のセット信号SET1のHレベルに応答して、ラッチ回路LATCHのノードBをLレベルに引き下げ、反転させる。一方、第2のラッチ反転回路は、検出ノードSNSがHレベルの時に、第2のセット信号SET2のHレベルに応答して、ラッチ回路のノードAをLレベルに引き下げ、反転させる。従って、ラッチ回路の最初の状態と、検出ノードSNSのレベルに応じて、第1または第2のセット信号でラッチ回路を反転または非反転(ラッチ状態維持)することができる。
【0030】
ページバッファPBには、プログラムオン信号PGMONにより制御されるトランジスタN13と、ディスチャージ信号DISにより制御されるトランジスタN11とを有する。両トランジスタを導通することにより、ラッチ回路のノードAを強制的にLレベルにし、ラッチ回路を初期状態にプリセットすることができる。更に、ページバッファPBには、入出力バッファ回路IOBとの接続を制御するページバッファ選択トランジスタN25が設けられ、ページバッファ選択信号YD1のHレベルにより導通する。更に、トランジスタP21,P22,N23,N24,N26が設けられ、ロード信号LDをHレベルにすることにより、外部からのプログラムデータがラッチ回路に供給され、リード信号RDをHレベルにすることにより、メモリセルから読み出されてラッチ回路にラッチされた読み出しデータが出力される。
【0031】
図6は、読み出し動作時の各信号やノードの状態を示す図表である。また、図7は、読み出し動作のタイミングチャート図である。図6には、メモリセルに記録された4つの状態(2ビットデータによる4つの組合せ)に対する、ワード線WL、セット信号SET1,2、ラッチ状態、読み出されたデータが示される。そして、図7には、図4のフラッシュメモリを読み出す場合の、ページバッファ制御回路12の制御信号と、各ページバッファ内の検出ノードSNSやラッチ回路のノードA,Bの信号が示される。
【0032】
従って、メモリセルMC0及びページバッファPB0の動作は、図6の記憶されたデータQ2=0,Q1=1の行、及び図7のPB0に示される。同様に、メモリセルMC1及びページバッファPB1の動作は、図6のデータQ2=0,Q1=0の行、及び図7のPB1に示される。メモリセルMC2及びページバッファPB2と、メモリセルMC3及びページバッファPB3の動作も同様である。
【0033】
詳細な説明する前に、読み出し動作を概略的に説明をする。メモリセルの2ビットのデータを読み出す動作は、ラッチ回路を初期状態にするプリリセットと、第1のビットQ2を読み出す第1のサイクルと、第2のビットQ1を読み出す第2のサイクルとで構成される。第1のビットQ2を読み出す第1のサイクルでは、ワード線WLが第2の基準電圧V2に駆動される。また、第2のビットQ1を読み出し第2のサイクルは、ワード線WLが第1の基準電圧V1に駆動されるサイクルと、第3の基準電圧V3に駆動されるサイクルとを有する。
【0034】
初期状態で、ページバッファ内のラッチ回路LATCHがノードA=Lレベル、ノードB=Hレベルになるようにリセットされる。そして、第1のサイクルでは、ワード線WLが第2の基準電圧V2に駆動され、第1のセット信号SET1をHレベルにすることで、第1のラッチ反転回路N17が活性化される。その結果、メモリセルの状態に応じて、ラッチ回路のラッチ状態が反転、またはそのまま維持される。具体的には、状態L2,L3の場合に検出ノードSNSがHレベルになり、ラッチ回路は反転される。
【0035】
第2のサイクルでは、ワード線WLが第1の基準電圧V1に駆動された時は、第1のセット信号SET1が再びHレベルにされ、第1のラッチ反転回路N17が活性化され、状態L1の場合に検出ノードSNSがHレベルになり、ラッチ回路が反転される。更に、その後ワード線WLが第3の基準電圧V3に駆動された時は、第2のセット信号SET2がHレベルにされ、状態L3の場合に検出ノードSNSがHレベルになり、ラッチ回路が反転される。この結果、第2サイクルでは、ラッチ回路には第2のビットQ1に応じたデータがラッチされる。
【0036】
第1のサイクル及び第2のサイクルそれぞれにおいて、ラッチ回路LATCHのデータが、ページバッファPBから入出力バッファIOBに出力される。
【0037】
図6,7を参照しながら、具体的な読み出し動作を説明する。読み出しコマンドに応答して、主制御回路10がプリセット信号PRESETを出力し、それに応答して、ページバッファ制御回路12によりプログラムオン信号PGMONとディスチャージ信号DISとがHレベルにされ、ラッチ回路LATCHのノードAは、トランジスタN13,N11を経由して、Lレベルにリセットされる。従って、ラッチ回路の初期状態は、ノードAがLレベル、ノードBがHレベルである。
【0038】
そこで、第1のサイクルにおいて、図示しないワードドライバによりワード線WLが第2の基準電圧V2に駆動され、セグメント信号SG1,2もHレベルに駆動される。ワード線WLの駆動時間は、主制御回路10からの制御信号EVALにより制御される。同時に、ページバッファPB内のビット線制御信号BLCNTRLがHレベルになり、トランジスタN10が導通し、ビット線BLがページバッファPBに接続される。また、バイアス制御信号PBIASがLレベルになり、トランジスタP12が導通し、ビット線BLに電流を供給する。
【0039】
状態L0,L1(Q2=1)のメモリセルMC3,MC2は、ワード線WL=V2に対して導通し、ビット線電流はメモリセルに吸収され、検出ノードSNS3,2はLレベルになる。一方、状態L2,L3(Q2=0)のメモリセルMC1,MC0は、ワード線WL=V2に対して非導通となり、検出ノードSNS1,0はHレベルになる。そこで、主制御回路10からのセット信号SETに応答して、ページバッファ制御回路12が第1のセット信号SET1をHレベルにする。それにより、第1のラッチ反転回路を構成するトランジスタN17が活性化状態になり、状態L2,L3(Q2=0)のメモリセルMC1,0に対してのみ、トランジスタN17が導通し、ラッチ回路LATCHの状態を反転し、ノードA=H,ノードB=Lにする。つまり、図7に示される通り、ページバッファPB0,PB1のラッチ回路が反転し、ページバッファPB2,PB3のラッチ回路は初期状態を維持する。
【0040】
そして、リードイネーブルクロックRE/に同期して内部アドレスを連続的に変化させることで、各ページバッファの選択信号YD1(0)〜YD1(3)が時系列にHレベルになり、各ページバッファ内のラッチ回路の状態が、入出力バッファ回路IOBから入出力端子I/Oに出力される。図7に示される通り、第1のデータQ2について、「0011」が出力される。
【0041】
次に、各ページバッファ回路内のラッチ回路の状態はそのままで、第2のサイクルに入る。まず、ワード線WLが第1の基準電圧V1に駆動されると、図7に示される通り、状態L1,L2,L3にあるページバッファPB0,PB1,PB2において、検出ノードSNSがHレベルになる。そして、第1のセット信号SET1をHレベルにすると、トランジスタN20,N17が導通する。そこで、第1のサイクルでラッチ回路LATCHが、初期状態(ノードA=L、B=H)のままだった、ページバッファPB2のラッチ回路の状態が、反転される。
【0042】
更に、ラッチ状態を維持したまま、ワード線WLを第3の基準電圧V3に駆動すると、図7に示される通り、ページバッファPB0の検出ノードSNS0のみがHレベルになる。そこで、今度は、第2のセット信号SET2がHレベルにされると、トランジスタN18が導通し、第2のラッチ反転回路N16が活性化される。そして、ページバッファPB0内のラッチ回路のノードAがLレベルにされ反転される。
【0043】
この状態では、状態L3のページバッファPB0では、ラッチ状態がA=L,B=H、状態L2のページバッファPB1では、ラッチ状態がA=H,B=L、状態L1のページバッファPB2では、ラッチ状態がA=H,B=L、そして、状態L0のページバッファPB3では、ラッチ状態がA=L,B=Hになっている。そこで、これらの状態が、入出力バッファ回路IOBに連続的に出力される。即ち、図7に示される通り、データ「1001」が入出力端子I/Oから出力される。
【0044】
以上の通り、本実施の形態例におけるページバッファ回路は、一つのラッチ回路を有し、ラッチ回路を初期状態にプリセットした後、第1のサイクルで第1のデータQ2を読み出してラッチし、出力する。更に、そのラッチ状態を利用して、第2のサイクルで第2のデータQ2を読み出してラッチし、出力する。従って、ページバッファ回路の構成が簡単であり、且つ、内蔵する単一のラッチ回路をサイクル毎にプリセットするなどの煩雑な制御をする必要がない。従って、本実施の形態例のページバッファ回路は、多値データを記録するフローティングゲートを有するメモリセルの読み出し回路として有効である。
【0045】
図8は、フラッシュメモリの別の全体構成図である。この構成は、上記の読み出し動作に更に改良を加えるためのものである。図7で示した通り、2ビットのデータをメモリセルから読み出すために、第1のデータQ2をメモリセルからページバッファPBに読み出してラッチ回路に格納し、それらのデータを入出力バッファIOBにシリアルに出力する。その後更に、第2のデータQ1をメモリセルから読み出してページバッファに格納し、それらのデータを入出力バッファIOBにシリアルに出力する。つまり、メモリセルからページバッファへは全コラム一斉にデータを読み出すことができるが、各ページバッファから入出力バッファIOBへは時系列にしかデータを出力することができない。従って、ページバッファPBの数が多くなると、読み出し動作が長時間に及ぶことになる。
【0046】
そこで、図8のフラッシュメモリでは、複数のページバッファを、偶数ビット線に接続されるページバッファ群GPB0と奇数ビット線に接続されるページバッファ群GPB1とに分けて、一方のページバッファ群が読み出したデータを入出力バッファ回路IOBに出力している間に、他方のページバッファ群がメモリセルからデータを読み出すように制御する。そのように読み出すことにより、複数のページバッファから入出力バッファ回路IOBへのシリアルデータ転送に長時間を要する場合でも、全体の読み出し時間を短くすることができる。
【0047】
図9は、上記の読み出し動作のタイミングチャート図である。期間T0においては、メモリセルが保持する第1のデータQ2を、両ページバッファ群GPB0,GPB1が読み出してラッチ回路に格納する。その動作は、前述と同じであり、ワード線WLを第2の基準電圧V2に駆動して、第1のセット信号SET1をHレベルにして読み出す。更に、期間T0では、第1のページバッファ群GPB0に格納した第1のデータQ2が、シリアルに入出力バッファ回路IOBに出力される。
【0048】
次の期間T1では、第2のページバッファ群GPB1に格納した第1のデータQ2が、入出力バッファ回路IOBにシリアルに出力されるのと平行して、メモリセルが保持する第2のデータQ1が、第1のページバッファ群GPB0に読み出され、ラッチ回路に格納される。この並列動作により、全体の読み出し時間が短縮される。第2のデータQ1の読み出しは、前述の通り、ワード線WLを第1の基準電圧V1に駆動してから第1のセット信号SET1でラッチ回路を反転、非反転し、更にワード線WLを第3の基準電圧V3に駆動してから第2のセット信号SET2でラッチ回路を反転、非反転する。
【0049】
次の期間T2では、期間T1と逆に、第1のページバッファ群GPB0に格納した第2のデータQ1が、入出力バッファ回路IOBにシリアルに出力されると同時に、メモリセルが保持する第2のデータQ1が、第2のページバッファ群GPB1に読み出され、ラッチ回路に格納される。ここでも、並列動作が行われ、読み出し時間が短縮される。そして、最後の期間T3にて、第2のページバッファ群GPB1に格納した第2のデータQ1が、入出力バッファ回路IOBにシリアルに出力される。
【0050】
以上の通り、多数ビットのデータをメモリセルが保持する場合、それらの多数ビットをメモリセルからページバッファへ読み出す動作と、複数のページバッファから入出力バッファ回路にシリアルに出力する動作とを、並列的に行うことで、全体の読み出し動作を短縮することができる。
【0051】
サブバッファ群の分割は、必ずしも奇数ビット線と偶数ビット線に従う必要はない。また、サブバッファ群は2つよりも多い数に分割することも可能である。更に、メモリセルが保持するビット数に応じて分割数を増やすことも可能である。
【0052】
[プログラム動作]
次に、2ビットのデータを保持するメモリセルを有するフラッシュメモリのプログラム動作を説明する。図10は、プログラム動作を説明するためのフラッシュメモリの全体構成図である。図11は、プログラム入力回路を説明する図である。更に、図12,13,14は、プログラム動作のタイミングチャート図である。本実施の形態例では、一例として図10の各メモリセルに示したようなデータをプログラムする。図4の保持データと同じである。
【0053】
図2に示した通り、メモリセルが2ビットのデータを保持するために、4つの閾値電圧状態L0〜L3にプログラムされる。1ビットの場合と同様に、プログラム動作では、全メモリセルを消去して、閾値電圧L0の状態にする。その後、プログラムすべき2ビットのデータQ2,Q1に応じて、フローティングゲートに電子を注入し、メモリセルを別の閾値電圧の状態L1,L2,L3にシフトさせる。従って、プログラム動作は、閾値レベルL1にシフトするサイクルと、L2にシフトするサイクルと、L3にシフトするサイクルとで構成される。いずれのサイクルも、データQ2,Q1の入力と、対応するメモリセルへのプログラムとが行われる。プログラム動作で電子の注入とベリファイを繰り返す動作は、1ビットを保持するメモリセルへのプログラム動作と同じである。
【0054】
図10に示されたフラッシュメモリでは、2ビットのプログラムすべきデータQ2,Q1を入出力端子I/Oからシリアルに入力し、その2ビットのデータの組み合わせに応じて、プログラム入力回路20が、プログラムの有無を示すプログラムデータPoutをページバッファに出力する。従って、図10の例では、4組のデータQ2.Q1が入出力端子I/Oからシリアルに入力され、それに対応するプログラムデータPoutが、4つのページバッファにシリアルに出力される。プログラムデータPoutが全てのページバッファPB内のラッチ回路に格納されると、フローティングゲートへの電子の注入とベリファイ動作が繰り返される。その時、プログラム有りのプログラムデータPoutを格納したページバッファに対応するメモリセルに、電子の注入が行われる。
【0055】
図10において、主制御回路10は、ページバッファをリセットするプリロード信号PRELOADと、電子を注入する時間を制御するプログラム時間制御信号PHと、ビット線がプログラムデータに応じて所望のレベルになるまでのセットアップ時間を制御するPHセットアップ信号PHSETUPと、電子注入後のワード線のディスチャージを制御するディスチャージ制御信号PHDISとを、ページバッファ制御回路12に出力する。また、主制御回路10は、状態L1、L2,L3へのプログラム時にそれぞれHレベルになるプログラムデータ制御信号PGM0、PGM1、PGM2をプログラム入力回路20に出力する。この制御信号により、3つのプログラムサイクルが制御される。
【0056】
図11(A)に示されたプログラム入力回路20は、第1の書き込みイネーブル信号WE1により制御される入力ゲートトランジスタN30と、ラッチ回路22と、インバータ23,24と、プログラムデータ制御信号PGM0-2に応じて生成されるクロックCK1-4により制御されるゲートトランジスタN32-N34と、NORゲート26と、第2の書き込みイネーブル信号WE2により制御される出力ゲートトランジスタN35と、プログラムデータPoutを保持するラッチ回路27とを有する。
【0057】
上記クロックCK1-4は、プログラムデータ制御信号PGM0-2に従って、NORゲート28,31とインバータ29,30,32,33からなるクロック発生回路により生成される。図11(C)に、プログラムデータ制御信号PGM0-2とそれにより生成されるクロックCK1-4との関係を示す図表が示される。
【0058】
図11(B)に示される通り、外部からの書き込みイネーブル信号WE/の立ち下がりエッジに同期して、プログラム入力回路20への入力信号DinからデータQ2,Q1が交互に且つシリアルに入力され、且つ、第1及び第2の書き込みイネーブル信号WE1,WE2が交互に出力される。従って、例えば図12の状態L3へのプログラムサイクルでは、書き込みイネーブル信号WE/に同期して、コラム0のデータQ2,Q1、コラム1のデータQ2,Q1,コラム2のデータQ2,Q1,コラム3のデータQ2,Q1がシリアルに入力される。最初に入力されるデータQ2は、プログラム入力回路内のラッチ回路22にラッチされ、次のラッチされるデータQ1と共に、NORゲート26に入力される。
【0059】
そして、状態L3のプログラムサイクルでは、プログラムデータ制御信号PGM2がHレベルに制御されるので、クロックCK1-4は、図11(C)に示される通り、「HLHL」に制御され、トランジスタN31,N33が導通する。従って、NORゲート26には、データQ2の非反転データとデータQ1の反転データとが入力される。つまり、状態L3に対応するQ2=0,Q1=1の組み合わせが入力された場合に、プログラムデータPoutがLレベルになる。つまり、図12の状態L3のプログラムサイクルでは、プログラムデータPoutは、「LHHH」になる。図11(D)に、プログラムデータ制御信号PGM0-2に対応して、各コラムに対して生成されるプログラムデータPoutが示される。この図表で、「1」「0」は、Hレベル、Lレベルに対応する。
【0060】
以上の通り、プログラム入力回路20は、プログラムすべき状態に対応して生成されるプログラムデータ制御信号PGM0-2により、特定の入力データQ2,Q1の組み合わせに対して、プログラム有りのプログラムデータPout=Lを生成する。特定の入力データの組み合わせに該当しない場合は、プログラムなしのプログラムデータPout=Hを生成する。このプログラムデータPoutが各ページバッファPBに供給され、ラッチ回路LATCHに格納される。その後、この格納されたプログラムデータに従って、対応するメモリセルのフローティングゲートへの電子の注入が行われる。
【0061】
それでは、図12,13,14を参照して、具体的なプログラム動作について説明する。本実施の形態例では、状態L3のプログラム動作を行い、その次に状態L1のプログラム動作を行い、最後に状態L2のプログラム動作を行う。但し、この順番は任意に設定可能である。尚、以下の説明では、プログラム動作と書き込み動作とは同じ意味であり、いずれもメモリセルのフローティングゲートに電子を注入する動作である。
【0062】
最初に、状態L3のプログラム動作を図12に従って説明する。まず、書き込みたいデータをNAND型フラッシュメモリに入力する。始めに状態L3に対応する書き込みデータロードのコマンドを入れ、プログラムデータ制御信号PGM2=Highにして、L3状態に対応するデータのロード可能状態にする。次に、書込みデータをロードするコラムアドレスの開始点を指定する。このアドレス指定の間に、バイアス制御信号PBIAS=Low、第1のセット信号SET1=Highとして、全てのページバッファPB0-3のラッチ回路LATCHを、ノードA=High、ノードB=Lowの状態にセットする。次に、外部の制御に従い書き込みデータを入力する。書込みデータは、同一のメモリセルに記憶されるべきデータQ2及びQ1が、Q2-Q1の順で連続して入力される。入出力端子I/Oから入力されたデータQ2とQ1は、図11のプログラム入力回路20で論理合成され、その出力であるプログラムデータPoutが対応するページバッファに入力され、ラッチ回路に格納される。図12に示される通り、状態L3のプログラムの場合では、以下のように各ページバッファのラッチ回路がセットされる。
ページバッファPB0: Pout=Low: A#0=Low、B#0=High
ページバッファPB1: Pout=High: A#1=High、B#1=Low
ページバッファPB2: Pout=High: A#2=High、B#2=Low
ページバッファPB3: Pout=High: A#3=High、B#3=Low
ここで、ノードAがLowならば、ビット線BLがLレベルになり、対応するメモリセルに書き込みを行い(電子の注入)、Highならば書き込みを禁止する。上記の場合ならば、ページバッファPB0に対応するメモリセルMC0に書き込みが行われる。
【0063】
書込みデータ入力後、状態L3に対応する書込み開始のコマンドを入力することで、ページバッファのラッチ回路に格納された書込みデータに従い書込みが開始される。この例では、書込み検証・書込み・書込み検証....(プログラムベリファイ・プログラム・プログラムベリファイ....)のシーケンスで書き込みが行われる。図12では、簡便の為に一回の書込みによってメモリセルへの十分な書込みが完了したと仮定している。
【0064】
まず始めに、書込み検証を行う。書込み検証は、ページバッファのラッチのノードAがLowのものだけに対して行われる。検証の手順は読み出しと略同じであるが、読み出しとの違いは、始めにページバッファのセットを行わないことである。ワード線WLには基準電圧V3よりわずかに高い電圧V3'が印加される。電圧V3'は読み出し時の電圧V3と同じ電圧でもよいし、異なっていても構わない。通常は、読み出し状態からいくらかマージンを持たせる為に、V3'>V3に設定される。この書込み検証は、書き込み前のものなので、メモリセルはまだ書き込まれていない。従って、メモリセルは全て導通状態になり、検出ノードSNSはLレベルになり、第1のセット信号SET1にHighパルスが印加されても、全てのページバッファのラッチはその状態を保持する。
【0065】
次に、書込みを行う。書込み中はプログラム制御信号PGMON=Highである。これにより、各ページバッファのラッチ回路LATCHのノードAがビット線BLと電気的に接続され、ラッチに格納された書込みデータに従い、書き込みの為の電圧、もしくは書き込み禁止の電圧がビット線BLに印加される。PHセットアップ制御信号PHSETUP=Highの期間が、このビット線BLの充放電を確実に行う為に設けられている。次に、プログラム時間制御信号PH=Highにすることで、ワード線WLに高い電圧Vppが印加される。この昇圧電圧Vppは書き込みストレスをメモリセルに与える電圧であり、約20V程度である。但し、これはメモリセルのプロセス・パラメータに依存するので、20Vという値に限る必要はない。ある一定期間電圧Vppをワード線WLに印加したら、次にディスチャージ制御信号PHDIS=Highとなり、ワード線WLに印加されていた電圧Vppのディスチャージが行われる。
【0066】
次に、書き込み検証に入る。手順は先に説明した通りである。今回は、メモリセルに書き込みが十分に行われたと仮定しているので、第1のセット信号SET1にHighパルスが印加されたとき、ページバッファPB0内の検出ノードSNS#0はHighレベルになっており、従って、ラッチ回路はA#0=High、B#0=Lowとなり、書き込み検証がパスする。これで書き込みが終了する。この結果、ページバッファPB0に接続されたメモリセルMC0にのみ書き込み動作が行われ、メモリセルMC0が状態L3を保持する。
【0067】
次に、図13により、L1レベルを書き込む場合を説明する。書き込みデータの入力手順はL3レベル書き込みの場合と同様である。始めにL1対応の書き込みデータロードのコマンドを入れ、プログラムデータ制御信号PGM0=Highにして、L1データのロード可能状態にする。次に、書込みデータをロードするコラムアドレスの開始点を指定する。そして、このアドレス指定の間に、全てのページバッファのラッチ回路を、ノードA=High、B=Lowの状態にセットする。次に、L3レベルの書き込みと同様に、4コラムの書き込みデータQ2,Q1を連続して入力する。それぞれの書き込みデータQ2,Q1は、プログラム入力回路20により論理合成回路で合成され、その出力Poutが対応するページバッファに格納される。L1レベルの場合では、以下のように各ページバッファのラッチがセットされる。
ページバッファPB0: Pout=High: A#0=High、B#0=Low
ページバッファPB 1: Pout=High: A#1=High、B#1=Low
ページバッファPB 2: Pout=Low: A#2=Low、B#2=High
ページバッファPB 3: Pout=High: A#3=High、B#3=Low
従って、ページバッファPB2に書き込み許可データが格納され、後に対応するメモリセルに書き込みが行われる。
【0068】
まず始めに、書込み検証を行う。今度はL1レベルに対する検証であるので、ワード線WLには基準電圧V1よりわずかに高い電圧V1'が印加される。この書込み検証は書き込み前のものなので、メモリセルはまだ書き込まれておらず、第1のセット信号SET1にHighパルスが印加されても、全てのページバッファのラッチはその状態を保持する。
【0069】
次に、書込みを行う。ワード線WLに印加される電圧Vppは、書き込みストレスをメモリセルに与える電圧であり、約17V程度である。L1レベルは閾値電圧が低く、注入する電子の量が少ないので、L3レベルの時よりも低い電圧である。但し、他のL3,L2レベルの書き込みに使用される電圧Vppと同電圧であってもよい。
【0070】
次に、書き込み検証に入る。手順は先に説明した通りである。今回は、メモリセルに書き込みが十分に行われたと仮定しているので、第1のセット信号SET1にHighパルスが印加されたとき、ページバッファPB2内の検出ノードSNS#2はHighレベルになっており、従ってA#2=High、B#2=Lowとなり、書き込み検証がパスする。これで書き込みが終了する。
【0071】
最後に、図14に従ってL2レベルを書き込む場合を説明する。書き込みデータの入力手順はL3レベルまたはL1レベル書き込みの場合と同様である。始めにL2対応の書き込みデータロードのコマンドを入れ、プログラムデータ制御信号PGM1=Highにして、L2データのロード可能状態にする。次に、書込みデータをロードするコラムアドレスの開始点を指定した後、外部の制御に従い書き込みデータQ2,Q1を入力する。プログラム入力回路20の論理合成により、以下のように各ページバッファのラッチがセットされる。
ページバッファPB0: Pout=High: A#0=High、B#0=Low
ページバッファPB 1: Pout=Low: A#1=Low、B#1=High
ページバッファPB 2: Pout=High: A#2=High、B#2=Low
ページバッファPB 3: Pout=High: A#3=High、B#3=Low
従って、ページバッファPB1に対応するメモリセルに書き込みが行われる。
【0072】
書込みデータ入力後、L2対応の書込み開始のコマンドを入力することで、ページバッファのラッチに格納された書込みデータに従い書込みが開始される。まず始めに、書込み検証を行う。書込み検証は、ページバッファのラッチ回路のノードAがLowのものだけに対して行われる。今回は、ワード線WLには基準電圧V2よりわずかに高い基準電圧V2'が印加される。電圧V2'は読み出し時の電圧V2と同じでもよいし、異なっていても構わない。通常は、読み出し状態からいくらかマージンを持たせる為に、V3>V2'>V2に設定される。ここでの書き込み検証では、ページバッファ内のラッチ回路は状態を維持する。
【0073】
次に、書込みを行う。プログラム期間制御信号PH=Highにすることで、ワード線WLに印加される昇圧電圧Vppは、今回は約18V程度である。L3レベルの時より低く、L1レベルの時よりも高い電圧が好ましい。但し、他のVtレベルの書き込みに使用される昇圧電圧Vppと同電圧であってもよい。
【0074】
次に、書き込み検証に入る。手順は先に説明した通りである。今回は、メモリセルに書き込みが十分に行われたと仮定しているので、第1のセット信号SET1にHighパルスが印加されたとき、ページバッファPB1内の検出ノードSNS#1はHighレベルになっており、従って、ラッチ回路内のノードA#1=High、B#1=Lowとなり、書き込み検証がパスする。これで書き込みが終了する。
【0075】
以上の通り、プログラム入力回路が書き込みデータの組み合わせに応じて、プログラムの有無を示すプログラムデータを生成する。従って、読み出しバッファ回路内の1つのラッチ回路にそのプログラムデータを格納し、そのプログラムデータに従って、各状態L1,L2,L3へのプログラム動作が行われる。
【0076】
以上の例では、外部からデータを入力する際に、本来ならば連続したデータではないデータQ2とQ1を、書き込みの為に連続で入力する必要がある。この点を除けば、単値NAND型フラッシュメモリと略同様のページバッファをもって、多値データの書き込みが可能となる。また、この不連続のデータQ2,Q1を連続に入力するというデメリットを解消する為に、以下に述べるような方法をとることもできる。
【0077】
図15は、別のプログラム入力回路を説明する図である。図15(A)に示される通り、このプログラム入力回路20は、ページバッファの数に対応して、複数設けられる。そして、最初にまとめて入力されるデータQ1,Q2が、各プログラム入力回路20内の2つのラッチ回路に格納される。即ち、図15(B)に示される通り、プログラム入力回路には、2つのラッチ回路22,40が設けられ、Q1ロード信号Q1LOADによりトランジスタN41が導通して、ラッチ回路40にデータQ1がロードされる。また、Q2ロード信号Q2LOADによりトランジスタN30が導通して、ラッチ回路22にデータQ2がロードされる。そして、プログラムされるレベルL0,L1,L2に応じて生成されるプログラムデータ制御信号PGM0-2に対応して、図15(C)に示される図表のようにクロック信号CK1-4が生成され、データQ1,Q2の組み合わせに応じて、プログラムデータ信号Poutが出力される。図15(C)の図表は、ラッチ回路40が追加されているので、図11(C)の図表とクロックCK3,4のレベルが逆になている。それ以外のプログラム入力回路の動作は、前述の回路と同じである。
【0078】
上記の通り、プログラム入力回路20は、一度に書き込み可能なメモリセルの数と同じだけ配置される。これにより、外部からデバイスに書き込みデータを入力する際、データの並べかえを外部で行う必要がなくなる。外部からは、読み出しと同様のデータの並びで書き込みデータを入力すれば、それを論理合成回路内に一時格納しておくことができる。あとは、デバイス内部で自動的に書き込みレベルに対応した書き込みデータの論理合成を行い、プログラムデータPoutを対応するページバッファに自動的に転送し、各書き込みレベルでの書き込みを行うのである。
【0079】
図16,17は、図15のプログラム入力回路を利用した場合の詳細な書き込みタイミングチャート図である。前述の図12,13,14と異なるところは、図16に示される通り、最初に4つのコラムのデータQ2が入力され、対応するプログラム入力回路20内のラッチ回路22内に格納され、次に4つのコラムのデータQ1が入力され、対応するプログラム入力回路20内のラッチ回路40内に格納され、その後はL3レベルの書き込み、L1レベルの書き込み、及びL2レベルの書き込みが連続して行われることである。つまり、各レベルの書き込み動作毎に、データQ2,Q1が入力される必要はない。
【0080】
図16に示される通り、L3レベルの書き込み時は、プログラムデータ制御信号PGM2=Highに設定され、ページバッファPB0内のラッチ回路のノードA0にLレベルがラッチされる。それ以外のページバッファ内のノードA1,A2,A3にはHレベルがラッチされる。それに伴い、その後のプログラム動作ではページバッファPB0に対応するメモリセルにのみ、電子の注入が行われる。図16に示されたL3レベルの書き込みに対する書き込み検証、書き込み動作、書き込み検証が行われると、図17に移って、プログラムデータ制御信号PGM0=Highに設定され、L1レベルの書き込みが開始される。その後、プログラムデータ制御信号PGM1=Highに設定され、L2レベルの書き込みが行われる。それぞれの書き込み検証、書き込み動作は、前述と同じである。
【0081】
図18は、複数のフラッシュメモリを有するメモリ装置の構成図である。図18の例は、4つのフラッシュメモリデバイスFM0-3に対して、外付け回路として、プログラム入力回路20が設けられる。メモリカードなど、複数のメモリデバイスが搭載される場合は、共通にプログラム入力回路20が設けられることにより、それぞれのフラッシュメモリデバイスのチップサイズを小さくすることができる。共通に設けられるプログラム入力回路20は、図15に示されるような同時にプログラムされるコラム分のデータQ2,Q1を格納することができるタイプが好ましい。
【0082】
以上の実施の形態例を、次の通り付記にまとめる。
【0083】
付記1.不揮発性メモリにおいて、
2Nの閾値電圧状態を保持する複数のセルトランジスタと、
前記セルトランジスタが接続される複数のビット線及びワード線と、
前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路とを有し、
前記読み出しバッファ回路は、前記検出された閾値電圧状態に従って、読み出しデータをラッチするラッチ回路と、前記ラッチ回路のラッチ状態を第1及び第2の状態に反転する第1及び第2のラッチ反転回路とを有し、
前記読み出しバッファ回路は、前記セルトランジスタが保持する第1のビットのデータを読み出す時、初期状態のラッチ回路を、検出された第1、2又は第3、4の閾値電圧状態に応じて、前記第1のラッチ反転回路で反転または非反転し、当該ラッチ状態を第1のデータとして出力し、更に、セルトランジスタが保持する下位の第2のビットのデータを読み出す時、前記第1のデータに対応するラッチ状態から、検出された第1又は第2の閾値電圧状態に応じて、前記第1のラッチ反転回路で反転または非反転し、続けて検出された第3又は第4の閾値電圧状態に応じて、前記第2のラッチ反転回路で反転または非反転し、当該ラッチ状態を第2のデータとして出力することを特徴とする不揮発性メモリ。
【0084】
付記2.付記1において、
前記セルトランジスタは、電荷を蓄積するフローティングゲートと、前記ワード線に接続されるコントロールゲートとを有し、
前記第1のビットを読み出す時、前記ワード線に、前記第1及び第2の閾値電圧と前記第3及び第4の閾値電圧との間の第2基準電圧が印加され、
前記第2のビットを読み出す時、前記ワード線に、前記第1と第2の閾値電圧の間の第1基準電圧が印加され、続いて前記ワード線に前記第3と第4の閾値電圧の間の第3基準電圧が印加されることを特徴とする不揮発性メモリ。
【0085】
付記3.付記1において、
前記読み出しバッファ回路のラッチ回路は、前記読み出しの前に初期状態にリセットされることを特徴とする不揮発性メモリ。
【0086】
付記4.付記1において、
前記第1のラッチ反転回路は、第1のセット信号に応答して活性化され、前記ラッチ回路の第1のノードをHレベルまたはLレベルの一方のレベルにして前記ラッチ回路を反転し、
前記第2のラッチ反転回路は、第2のセット信号に応答して活性化され、前記ラッチ回路の第2のノードをHレベルまたはLレベルの一方のレベルにして前記ラッチ回路を反転することを特徴とする不揮発性メモリ。
【0087】
付記5.付記1において、
前記複数のビット線は、第1のビット線群と第2のビット線群とを有し、
更に、前記読み出しバッファ回路は、前記第1のビット線群にそれぞれ接続される第1の読み出しバッファ回路群と、前記第2のビット線群にそれぞれ接続される第2の読み出しバッファ回路群とを有し、
前記第2の読み出しバッファ回路群から第1のデータを出力する時に並行して、前記第1の読み出しバッファ回路群が前記セルトランジスタから第2のビットを読み出してラッチし、
前記第1の読み出しバッファ回路群から第2のデータを出力する時に並行して、前記第2の読み出しバッファ回路群が前記セルトランジスタから第2のビットを読み出してラッチすることを特徴とする不揮発性メモリ。
【0088】
付記6.付記5において、
前記第1及び第2の読み出しバッファ回路群は、読み出した第1及び第2のデータをそれぞれシリアルに出力することを特徴とする不揮発性メモリ。
【0089】
付記7.不揮発性メモリにおいて、
2Nの閾値電圧状態を保持する複数のセルトランジスタと、
前記セルトランジスタが接続される複数のビット線及びワード線と、
前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路と、
第1のビット及びそれより下位の第2のビットのデータ入力に応答して、プログラムの有無を示すプログラムデータを出力するプログラム入力回路とを有し、
プログラム時に、前記読み出しバッファ回路は、前記プログラムデータをラッチして、ビット線を当該プログラムデータに応じた状態にし、更に、前記プログラム入力回路は、消去状態である第1の状態から第2の状態にプログラムする第1のサイクルと、第1の状態から第3の状態にプログラムする第2のサイクルと、第1の状態から第4の状態にプログラムする第3のサイクルにおいて、前記第1及び第2のビットの組合せに応じて、前記プログラムデータを出力することを特徴とする不揮発性メモリ。
【0090】
付記8.付記7において、
前記セルトランジスタは、電荷を蓄積するフローティングゲートと、前記ワード線に接続されるコントロールゲートとを有し、
前記プログラム時に、前記第1のサイクルにおいて、前記第2の状態にプログラムされるセルトランジスタに対して前記フローティングゲートに電荷の注入が行われ、前記第2のサイクルにおいて、前記第3の状態にプログラムされるセルトランジスタに対して前記フローティングゲートに電荷の注入が行われ、前記第3のサイクルにおいて、前記第4の状態にプログラムされるセルトランジスタに対して前記フローティングゲートに電荷の注入が行われることを特徴とする不揮発性メモリ。
【0091】
付記9.付記7において、
前記プログラム入力回路は、前記第1及び第2のビットのデータと、前記第1乃至第3のサイクルにおいて生成されるプログラムデータ制御信号との論理合成により、前記プログラムデータを生成することを特徴とする不揮発性メモリ。
【0092】
付記10.付記7において
前記プログラム入力回路は、前記第1及び第2のビットのデータをラッチするデータラッチ回路を有し、当該ラッチされた第1及び第2のデータと、前記第1乃至第3のサイクルにおいて生成される第1乃至第3のプログラムデータ制御信号との論理合成により、前記プログラムデータを生成することを特徴とする不揮発性メモリ。
【0093】
付記11.不揮発性メモリ装置において、
2Nの閾値電圧状態を保持する複数のセルトランジスタと、前記セルトランジスタが接続される複数のビット線及びワード線と、前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路とを有する複数の不揮発性メモリと、
前記複数の不揮発性メモリに共通に設けられ、第1のビット及びそれより下位の第2のビットのデータ入力に応答して、プログラムの有無を示すプログラムデータを出力するプログラム入力回路とを有し、
プログラム時に、前記不揮発性メモリ内の読み出しバッファ回路は、前記プログラムデータをラッチして、ビット線を当該プログラムデータに応じた状態にし、
更に、前記プログラム入力回路は、消去状態である第1の状態から第2の状態にプログラムする第1のサイクルと、第1の状態から第3の状態にプログラムする第2のサイクルと、第1の状態から第4の状態にプログラムする第3のサイクルにおいて、前記第1及び第2のビットの組合せに応じて、前記プログラムデータを出力することを特徴とする不揮発性メモリ装置。
【0094】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0095】
【発明の効果】
以上、本発明によれば、多ビットデータを記録するメモリセルを有する不揮発性メモリにおいて、回路構成が簡単な読み出しバッファ回路を提供することができる。更に、多ビットのデータの組み合わせに応じて、プログラムの有無を示すプログラムデータを生成するプログラム入力回路を提供することができる。
【図面の簡単な説明】
【図1】図1は、本実施の形態例におけるセルトランジスタの構成図である。
【図2】図2は、2ビットデータQ1,Q2と、セルトランジスタの閾値Vtの分布との関係を示す図である。
【図3】本実施の形態例におけるNAND型のフラッシュメモリアレイとページバッファの構成を示す図である。
【図4】本実施の形態例におけるフラッシュメモリ全体構成図である。
【図5】本実施の形態例における読み出しバッファ回路図である。
【図6】読み出し動作時の各信号やノードの状態を示す図表である。
【図7】読み出し動作のタイミングチャート図である。
【図8】フラッシュメモリの別の全体構成図である。
【図9】図9の読み出し動作のタイミングチャート図である。
【図10】プログラム動作を説明するためのフラッシュメモリの全体構成図である。
【図11】プログラム入力回路を説明する図である。
【図12】状態L3へのプログラム動作のタイミングチャート図である。
【図13】状態L1へのプログラム動作のタイミングチャート図である。
【図14】状態L2へのプログラム動作のタイミングチャート図である。
【図15】別のプログラム入力回路を説明する図である。
【図16】図15のプログラム入力回路を利用した場合の詳細な書き込みタイミングチャート図である。
【図17】図15のプログラム入力回路を利用した場合の詳細な書き込みタイミングチャート図である。
【図18】複数のフラッシュメモリを有するメモリ装置の構成図である。
【符号の説明】
MC メモリセル
BL ビット線
WL ワード線
PB ページバッファ、読み出しバッファ回路
IOB 入出力バッファ回路
LATCH ページバッファ内のラッチ回路
N17,N20 第1のラッチ反転回路
N16,N18 第2のラッチ反転回路
SET1 第1のセット信号
SET2 第2のセット信号
Q2,Q1 第1のビットデータ、第2のビットデータ
L0-L3 第1〜第4の状態
20 プログラム入力回路
Claims (5)
- 不揮発性メモリにおいて、
2Nの閾値電圧状態を保持する複数のセルトランジスタと、
前記セルトランジスタが接続される複数のビット線及びワード線と、
前記ビット線に接続され、前記セルトランジスタの閾値電圧状態を検出する読み出しバッファ回路とを有し、
前記読み出しバッファ回路は、前記検出された閾値電圧状態に従って、読み出しデータをラッチするラッチ回路と、前記ラッチ回路のラッチ状態を第1及び第2の状態に反転する第1及び第2のラッチ反転回路とを有し、
前記読み出しバッファ回路は、前記セルトランジスタが保持する第1のビットのデータを読み出す時、初期状態のラッチ回路を、検出された第1、2又は第3、4の閾値電圧状態に応じて、前記第1のラッチ反転回路で反転または非反転し、当該ラッチ状態を第1のデータとして出力し、更に、セルトランジスタが保持する下位の第2のビットのデータを読み出す時、前記第1のデータに対応するラッチ状態から、検出された第1又は第2の閾値電圧状態に応じて、前記第1のラッチ反転回路で反転または非反転し、続けて検出された第3又は第4の閾値電圧状態に応じて、前記第2のラッチ反転回路で反転または非反転し、当該ラッチ状態を第2のデータとして出力することを特徴とする不揮発性メモリ。 - 請求項1において、
前記セルトランジスタは、電荷を蓄積するフローティングゲートと、前記ワード線に接続されるコントロールゲートとを有し、
前記第1のビットを読み出す時、前記ワード線に、前記第1及び第2の閾値電圧と前記第3及び第4の閾値電圧との間の第2基準電圧が印加され、
前記第2のビットを読み出す時、前記ワード線に、前記第1と第2の閾値電圧の間の第1基準電圧が印加され、続いて前記ワード線に前記第3と第4の閾値電圧の間の第3基準電圧が印加されることを特徴とする不揮発性メモリ。 - 請求項1において、
前記読み出しバッファ回路のラッチ回路は、前記読み出しの前に初期状態にリセットされることを特徴とする不揮発性メモリ。 - 請求項1において、
前記第1のラッチ反転回路は、第1のセット信号に応答して活性化され、前記ラッチ回路の第1のノードをHレベルまたはLレベルの一方のレベルにして前記ラッチ回路を反転し、
前記第2のラッチ反転回路は、第2のセット信号に応答して活性化され、前記ラッチ回路の第2のノードをHレベルまたはLレベルの一方のレベルにして前記ラッチ回路を反転することを特徴とする不揮発性メモリ。 - 請求項1において、
前記複数のビット線は、第1のビット線群と第2のビット線群とを有し、
更に、前記読み出しバッファ回路は、前記第1のビット線群にそれぞれ接続される第1の読み出しバッファ回路群と、前記第2のビット線群にそれぞれ接続される第2の読み出しバッファ回路群とを有し、
前記第2の読み出しバッファ回路群から第1のデータを出力する時に並行して、前記第1の読み出しバッファ回路群が前記セルトランジスタから第2のビットを読み出してラッチし、
前記第1の読み出しバッファ回路群から第2のデータを出力する時に並行して、前記第2の読み出しバッファ回路群が前記セルトランジスタから第2のビットを読み出してラッチすることを特徴とする不揮発性メモリ。
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