JP5763004B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本明細書記載の技術は、不揮発性半導体記憶装置に関する。

大容量データを記憶して利用するメモリとして、三次元化が容易な抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などが注目されている。これら抵抗変化型メモリの特徴は、メモリセルに印加する電圧の方向によって電圧−電流特性が大きく変わる非対称性にある。

一方、不揮発性のメモリを作るためにはセルのデータ保持特性が良くなければならないが、データ保持特性は抵抗を形作る物質の物理的な状態に依存して十分な状態維持を実現できない場合が多い。

特開２０１０−２１８５９９号公報

本発明は、データ保持特性の優れた不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、第１の配線、この第１の配線と交差する第２の配線、及び第１の配線と第２の配線の交差部で両配線に接続されたメモリセルを備え、メモリセルが抵抗値によってデータを不揮発に記憶する可変抵抗素子を有するメモリセルアレイと、メモリセルに第１の電圧を印加することにより可変抵抗素子を第１の抵抗状態に設定し、メモリセルに第２の電圧を印加することにより可変抵抗素子を第２の抵抗状態に設定し、メモリセルに第３の電圧を印加することにより、メモリセルからデータを読み出す制御回路とを備える。制御回路は、所定のタイミングでメモリセルに対して可変抵抗素子が第１の抵抗状態及び第２の抵抗状態を保持する弱書き込み電圧を印加する。

第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。 同不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。 同メモリセルアレイの等価回路図である。 同メモリセルアレイの他の構造を示す等価回路図である。 同メモリセルアレイの他の構造を示す等価回路図である。 同不揮発性半導体記憶装置の周辺回路の構成例を示す斜視図である。 同不揮発性半導体記憶装置のメモリセルの構成例及びその特性例を示す図である。 同メモリセルのデータリテンション特性を説明するための図である。 同メモリセルのディスターブ特性を説明するための図である。 同メモリセルの弱セット電圧の設定方法の一例を説明するための図である。 同不揮発性半導体記憶装置の弱セット動作の一例を示すためのフローチャートである。 同不揮発性半導体記憶装置の弱セット動作の一例を示すための概略図である。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。

［半導体記憶装置の概要］
図１は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路２及びロウ制御回路３とを備える。メモリセルアレイ１は、複数積層されたメモリセルマットＭＭ（メモリセル層）を有する。各メモリセルマットＭＭは、互いに交差する複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらビット線ＢＬ及びワード線ＷＬの各交差位置に接続されたメモリセルＭＣを有する。

カラム制御回路２は、メモリセルマットＭＭのビット線ＢＬに接続されている。カラム制御回路２は、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを行うためにビット線ＢＬを制御する。カラム制御回路２には、ビット線を選択し、アクセス動作に必要な電圧をビット線ＢＬに供給するデコーダ及びマルチプレクサを含むビット線ドライバ２ａと、読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ２ｂを有する。

一方、ロウ制御回路３は、メモリセルマットＭＭのワード線ＷＬに接続されている。ロウ制御回路３は、アクセス動作時にワード線ＷＬを選択する。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３ａを有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。

図２は、メモリセルアレイ１の一部を示す模式的な斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルマットＭＭを多層に積層することにより形成されている。上下に隣接するメモリセルマットＭＭ同士は、ワード線ＷＬ或いはビット線ＢＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１は、ビット線ＢＬ００〜ＢＬ０２を共有している。又、図２に示す構造においては、積層方向から見てビット線ＢＬ及びワード線ＷＬの交点にピラー状のメモリセルＭＣの積層構造が形成されているが、ビット線層（ビット線ＢＬが第２の方向に複数配列された層）とワード線層（ワード線ＷＬが第１の方向に複数配列された層）との間の層全面にメモリセルＭＣの積層構造が形成される構造を採用することも可能である。

図３は、図２に示したメモリセルアレイ１の等価回路図である。メモリセルＭＣは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向きを長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。いま、図３におけるメモリセルＭＣ００１１に読み出し動作を行う場合、メモリセルＭＣ００１１のアノード側に接続されたビット線ＢＬ００に読み出し電圧Ｖｒｅａｄを供給し、メモリセルＭＣ００１１のカソード側に接続されたワード線ＷＬ１１に接地電圧ＶSSを供給する。これにより、図中矢印の様に電流が流れて読み出し動作が行なわれる。又、セット動作を行う場合には、ビット線ＢＬ００にセット電圧Ｖｓｅｔを、ワード線ＷＬ１１に接地電圧ＶSSを印加する。更に、リセット動作を行う場合には、ビット線ＢＬ００に接地電圧ＶSSを、ワード線ＷＬ１１にリセット電圧Ｖｒｅｓｅｔを印加する。選択されるメモリセルＭＣ００１１以外のメモリセルＭＣに接続されるビット線ＢＬやワード線ＷＬにどの様な電位を与えるかは重要な点で、選択されたメモリセルＭＣ００１１が確実にアクセス出来るようにする必要がある。尚、本実施形態に係るメモリセルアレイ１はメモリセルマットＭＭごとに電流整流方向を逆転させているが、図４に示す様に、全てのメモリセルマットＭＭの電流整流方向を同じ向きとすることも可能である。更に、本実施形態に係るメモリセルアレイ１においては、メモリセルマットＭＭ間でビット線ＢＬ及びワード線ＷＬを共有しているが、図５に示す通り、メモリセルマットＭＭごとにビット線ＢＬ及びワード線ＷＬを独立に形成し、メモリセルマットＭＭ間を絶縁することも可能である。

以上のクロスポイント型のメモリセルアレイ１を用いて三次元メモリを構成するためには、三次元メモリにアクセスするための周辺回路として図１で示したようなセンスアンプ、ドライバ、デコーダ、マルチプレクサなどを各メモリセルアレイ１に設ける必要がある。この構成例を図６に示す。

この図の例では、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬから基板回路への配線を行うため、メモリセルアレイ１の４辺を垂直配線領域としている。メモリセルアレイ１にアクセスするためのカラム制御回路２及びロウ制御回路３は、図示のようにメモリセルアレイ１下の基板上に設けられる。メモリセルアレイ１のビット線ＢＬ方向の両端部に対応する位置にはビット線ドライバ２ａが配置されている。メモリセルアレイ１の下側中央にはセンスアンプ２ｂが配置され、メモリセルアレイ１のワード線ＷＬ方向の両端部に対応する位置にワード線ドライバ３ａが配置されている。センスアンプ２ｂ及びワード線ドライバ３ａと、ビット線ドライバ２ａとの間には、バス１ａが配置されている。これによって、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。

ビット線ドライバ２ａ及びワード線ドライバ３ａは、外部からのアドレス信号とコマンドに従ってビット線ＢＬ及びワード線ＷＬを選択し、選択したビット線ＢＬ及びワード線ＷＬに所定レベルの電圧を設定する。ビット線ドライバ２ａとセンスアンプ２ｂとの間は、グローバルバス領域の一部であるバス１ａを介してデータが転送される。

［メモリセル］
次に、本実施形態に係るメモリセルＭＣについて説明する。なお、ここでは、抵抗変化メモリ素子の代表としてＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｏｎ Ｂｒｉｄｇｅ ＲＡＭ）を用いたメモリセルについて説明するが、低抵抗状態と高抵抗状態を印加する電圧とその極性によって変えてその状態をある程度保持できる素子であれば、その構成を問わない。また、ここでは、抵抗変化素子のみでは必ずしも印加電圧の極性に対する電流特性の非対称性を十分に示さないので、ダイオード特性を有する構成を積極的に導入した構成として検討するが、特にダイオード特性素子を構成に含まずとも、抵抗変化素子自体がダイオード特性を持っているのであれば、この特性部分を分離してダイオードとして考えればよい。

図７は、実施形態におけるメモリセルＭＣの構成及びその特性を示す図である。メモリセルＭＣは、図７の最も左の模式的構造図に示すように、ビット線ＢＬ及びワード線ＷＬの間にビット線ＢＬ側から順に配置された金属層１１及びアモルファスシリコン層１２を有する。金属層１１は金属イオンの発生源として機能する。アモルファスシリコン層１２は、金属のフィラメントが成長する媒体となる。尚、アモルファスシリコン層１２とワード線ＷＬとの間に、ｐ型のドープトポリシリコン層や、ｎ型のドープトポリシリコン層を形成することも可能である。その他、アモルファスシリコン層１２とワード線ＷＬとの間に、ダイオードを形成することも可能である。
なお、図７の構成図では、アモルファスシリコン層１２を用いたが、半導体に限るものではなく、酸化シリコン（ＳｉＯｘ）、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、金属酸化膜等の絶縁膜でもかまわない。また、アモルファスシリコン層１２は、これらの絶縁膜の積層構造でもよく、例えばアモルファスシリコンと酸化シリコンとの積層構造とすることも可能である。また、図７の構成図のＷＬは、電極として機能すればよく、ｐタイプのドープトポリシリコンやｎタイプのドープトポリシリコンでもよいし、金属でもかまわない。

図７の構成図の右側には、このメモリセルＭＣの状態と構成を模式的に表す図として、いくつかのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。又、メモリセルＭＣは、ビット線ＢＬ側をアノード、ワード線ＷＬ側をカソードとする。

リセット状態のメモリセルＭＣは、メモリセルＭＣ中に形成されたフィラメントが、アモルファスシリコン層１２を貫通しておらず、高抵抗な状態である。この様なリセット状態のメモリセルＭＣに対して、正方向にセット電圧を印加すると、フィラメントがアモルファスシリコン層１２を貫通して、セット状態、即ち低抵抗状態になる。以下において、リセット状態のメモリセルＭＣに対してセット電圧を印加してセット状態にすることを、セット動作と呼ぶ。

セット状態のメモリセルＭＣにおいては、時間の経過とともにフィラメントの形状が変化し、セット状態よりも高抵抗状態となった状態（以下、弱リセット状態）に変化する場合がある。又、他のメモリセルに対する読み出し動作等に際して逆方向電圧を印加されることによって特性が劣化して、弱リセット状態に変化する場合もある。本実施形態においては、この様な弱リセット状態へのメモリセルＭＣの変化を防止するため、セット電圧よりも小さい弱セット電圧ＶｗｓｅｔをメモリセルＭＣの順方向に印加することによって、メモリセルＭＣをセット状態に維持させる。

［弱セット電圧Ｖｗｓｅｔの大きさ］
次に、弱セット電圧Ｖｗｓｅｔの設定方法について説明する。弱セット電圧Ｖｗｓｅｔの大きさは、メモリセルＭＣのデータリテンション特性及びディスターブ特性を考慮して決定する。

図８は、メモリセルＭＣのデータリテンション特性を示すための概略図である。図中の実線で示した部分は、セット状態及びリセット状態のメモリセルＭＣに対してそれぞれ弱セット電圧Ｖｗｓｅｔを与えつつ読み出し電圧Ｖｒｅａｄを印加した場合のセル電流を示しており、点線で示した部分は、セット状態のメモリセルＭＣに対して弱セット電圧Ｖｗｓｅｔを与えることなく読み出し電圧Ｖｒｅａｄを印加した場合について示している。図より、セット状態のメモリセルＭＣに対して弱セット電圧Ｖｗｓｅｔを印加した場合の方が、より長い時間抵抗状態を保持し得ることが分かる。

図９は、メモリセルＭＣのディスターブ特性を示すための概略図であり、リセット状態のメモリセルＭＣに対してそれぞれ電圧ＶＨ，ＶＭ及びＶＬ（ＶＨ＞ＶＭ＞ＶＬ）を順方向に印加した場合のセル電流の変化を示している。図より、リセット状態のメモリセルＭＣに対して印加する順方向電圧が大きいほど、メモリセルＭＣの抵抗が変化しやすい、即ち、誤セットを生じやすいことが分かる。

上記点に鑑み、弱セット電圧Ｖｗｓｅｔの大きさは、メモリセルＭＣの抵抗値の上昇を食い止める程度には大きく、かつ、リセット状態のメモリセルＭＣがセット状態に変化しない程度に、つまりセット電圧以下に設定される。弱セット電圧Ｖｗｓｅｔは、例えば図１０に示す様に、読み出し動作時にメモリセルＭＣに印加される読み出し電圧が複数段階に変化する場合には、読み出し電圧の最大値Ｖｒｅａｄ２と最小値Ｖｒｅａｄ１との範囲内に設定することも可能であるし、読み出し電圧Ｖｒｅａｄ１又はＶｒｅａｄ２と同等に設定することも可能である。又、リセット状態のメモリセルＭＣがセット状態に変化しない条件であれば当然読み出し電圧Ｖｒｅａｄ２以上に設定することも可能であるし、読み出し電圧Ｖｒｅａｄ１以下に設定することも可能である。尚、弱セット電圧Ｖｗｓｅｔは、メモリセルＭＣの材質やサイズ等によって適宜調整される。

［弱セット動作の対象となるメモリセル］
メモリセルＭＣに対して弱セット電圧Ｖｗｓｅｔを印加する動作を弱セット動作とした場合、弱セット動作の対象となるメモリセルＭＣの選択方法は適宜調整可能である。例えば、不揮発性半導体記憶装置の電源を切断する直前や、一定の時間毎、所定の動作時等に、メモリセルアレイ１に含まれるメモリセルＭＣ全て又は一部に弱セット動作を行う事が可能である。電源を切断する直前に弱セット動作を行う例を考えてみると、まず電源切断指示があった後にデータの退避、バックアップ処理等の電源切断処理を行い（ステップＳ１）、その後、弱セット動作を行い（ステップＳ２）、弱セット動作終了後に電源を切断することが考えられる。この様な方法は、対象となるメモリセルＭＣが接続された全てのワード線及び全てのビット線に同一の電圧を印加することによって実現可能である。
又、図１２に示す通り、動作対象であるメモリセルマットＭＭに対して読み出し動作を行う際に、その他複数のメモリセルマットＭＭ（以下、非動作対象メモリセルマットＭＭ）に対して弱セット動作を行う事も可能である。即ち、動作対象であるメモリセルマットＭＭにおいては、上述したカラム制御回路２及びロウ制御回路３によって読み出し対象のメモリセルＭＣを選択して読み出し電圧を印加し、読み出し対象のメモリセルＭＣに保持されたデータをセンスアンプ２ｂにラッチする。ここで、弱セット動作においては読み出し動作と異なりセンスアンプ２ｂを使用しない。従って、読出し動作対象メモリセルマットＭＭに対する読み出し動作中に、その他のメモリセルマットＭＭに対して弱セット動作を行う事が可能である。尚、図１２においては、読み出し動作に必要なドライバ、デコーダ等を簡略化して一つのブロックとして表現している。同様に、弱セット動作に必要なドライバ等も簡略化して表現している。
尚、非動作対象メモリセルマットＭＭに対する弱セット動作は、動作対象であるメモリセルマットＭＭに対して読み出し動作を行う際だけでなく、セット動作やリセット動作を行う際に行っても良い。又、弱セット動作は、一部の非動作対象メモリセルマットＭＭに対してのみ行っても良く、ある非動作対象メモリセルマットＭＭに含まれる一部のメモリセルＭＣに対して行う事も可能である。

この様に、弱セット動作は当然消去、書込み及び読み出し動作とは異なるので、メモリセルＭＣのアクセスの合間に複数のビット線ＢＬと複数のワード線ＷＬを共有する複数のメモリセルに対して同時に行う事が可能である。尚、メモリセルＭＣの特性上、リセット状態からセット状態への変化が生じ易い場合には、所定のタイミングで弱リセット電圧を印加すれば良い。この様な「弱セット電圧」及び「弱リセット電圧」をまとめて「弱書き込み電圧」と呼ぶ。

［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ…メモリセル、ＢＬ…ビット線、１１…金属層、１２…アモルファスシリコン層、ＷＬ…ワード線。

Claims (7)

1. 複数の第１の配線、この第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線の交差部で両配線に電気的に接続された複数の可変抵抗素子を有するアレイと、
   アクセス動作に必要な電圧を前記第１の配線及び前記第２の配線に供給し、前記可変抵抗素子に第１の電圧を印加することにより前記可変抵抗素子を第１の抵抗状態に設定し、前記可変抵抗素子に第２の電圧を印加することにより前記可変抵抗素子を第２の抵抗状態に設定し、前記可変抵抗素子に第３の電圧を印加することにより前記可変抵抗素子からデータを読み出す制御回路と
   を備えた不揮発性半導体記憶装置において、
   前記制御回路は、前記不揮発性半導体記憶装置の電源切断に先立ち、前記複数の第１の配線に同一の電圧を印加し、前記複数の第２の配線に同一の電圧を印加することにより、前記複数の第１の配線及び前記複数の第２の配線に接続された前記複数の可変抵抗素子に対して同時に、読み出し動作に際して使用される２以上の読み出し電圧の最大値と最小値の範囲内に設定され、前記可変抵抗素子が前記第１の抵抗状態及び前記第２の抵抗状態を保持する弱書き込み電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
2. 複数の第１の配線、この第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線の交差部で両配線に電気的に接続された複数の可変抵抗素子を有するアレイと、
   アクセス動作に必要な電圧を前記第１の配線及び前記第２の配線に供給し、前記可変抵抗素子に第１の電圧を印加することにより前記可変抵抗素子を第１の抵抗状態に設定し、前記可変抵抗素子に第２の電圧を印加することにより前記可変抵抗素子を第２の抵抗状態に設定し、前記可変抵抗素子に第３の電圧を印加することにより前記可変抵抗素子からデータを読み出す制御回路と
   を備えた不揮発性半導体記憶装置において、
   前記制御回路は、所定のタイミングで、前記複数の第１の配線に同一の電圧を印加し、前記複数の第２の配線に同一の電圧を印加することにより、前記複数の第１の配線及び前記複数の第２の配線に接続された前記複数の可変抵抗素子に対して同時に、前記可変抵抗素子が前記第１の抵抗状態及び前記第２の抵抗状態を保持する弱書き込み電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記弱書き込み電圧は、読み出し動作に際して使用される２以上の読み出し電圧の最大値と最小値の範囲内に設定されることを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記弱書き込み電圧は、前記不揮発性半導体記憶装置の電源切断に先立ち印加されることを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
5. 前記弱書き込み電圧は、前記第１及び第２の配線を共有する複数の可変抵抗素子からなるマットに対する読み出し動作等の動作時に、動作していない他のマットに対して印加されることを特徴とする請求項２〜４記載の不揮発性半導体記憶装置。
6. 前記制御回路は、前記読み出し動作時に読み出し対象の前記可変抵抗素子から読み出されたデータをラッチするセンスアンプを更に備え、
   前記センスアンプは、前記弱書き込み電圧が印加される前記動作していない他のマットの前記可変抵抗素子からの読み出しデータをラッチしない
   ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 前記可変抵抗素子はダイオード特性を有し、
   前記第２の電圧は、前記第１の電圧と極性が異なる
   ことを特徴とする請求項２〜６記載の不揮発性半導体記憶装置。

Images