KR102115427B1 - 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 Download PDF

Info

Publication number
KR102115427B1
KR102115427B1 KR1020130022184A KR20130022184A KR102115427B1 KR 102115427 B1 KR102115427 B1 KR 102115427B1 KR 1020130022184 A KR1020130022184 A KR 1020130022184A KR 20130022184 A KR20130022184 A KR 20130022184A KR 102115427 B1 KR102115427 B1 KR 102115427B1
Authority
KR
South Korea
Prior art keywords
input terminal
voltage
resistance element
data
current
Prior art date
Application number
KR1020130022184A
Other languages
English (en)
Other versions
KR20140108802A (ko
Inventor
이지왕
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130022184A priority Critical patent/KR102115427B1/ko
Priority to US14/058,079 priority patent/US9437271B2/en
Publication of KR20140108802A publication Critical patent/KR20140108802A/ko
Priority to US15/256,694 priority patent/US10255974B2/en
Application granted granted Critical
Publication of KR102115427B1 publication Critical patent/KR102115427B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2024—Rewritable memory not requiring erasing, e.g. resistive or ferroelectric RAM
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함한다.

Description

반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE, PROCESSOR, SYSTEM AND METHOD FOR OPERATING SEMICONDUCTOR DEVICE}
본 발명은 면적을 줄이고 데이터 판별의 정확도를 높인 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 간단한 회로만으로 가변 저항 소자에 저장된 데이터를 판별할 수 있어 면적을 줄인 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작방법을 제공한다.
또한 본 발명의 실시예는 회로의 구성이 간단하고, 적은 수의 소자를 포함하여 소자의 오차가 데이터 판별에 미치는 영향을 줄이고, 정확도를 높인 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작방법을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 다수의 가변 저항 소자; 제1저항값을 갖는 하나 이상의 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 하나 이상의 제2기준 저항 소자; 상기 다수의 가변 저항 소자 중 선택된 가변 저항 소자, 상기 하나 이상의 제1기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자 및 상기 하나 이상의 제2기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자에 리드 전류를 흘리는 전류원; 및 제1정입력단 및 제2정입력단에 상기 선택된 가변 저항 소자의 일단의 전압을 입력받고, 제1부입력단에 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자의 일단의 전압을 입력받고, 제2부입력단에 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자의 일단의 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 다수의 가변 저항 소자; 제1저항값을 갖는 하나 이상의 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 하나 이상의 제2기준 저항 소자; 상기 다수의 가변 저항 소자 중 선택된 가변 저항 소자, 상기 하나 이상의 제1기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자 및 상기 하나 이상의 제2기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자에 리드 전류를 흘리는 전류원; 및 정입력단에 상기 선택된 가변 저항 소자의 일단의 전압을 입력받고, 상기 제1부입력단에 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자의 일단의 전압을 입력받고, 상기 제2부입력단에 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자의 일단의 전압을 입력받고, 상기 정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치의 동작 방법은 상기 가변 저항 소자, 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자에 리드 전류를 흘리는 단계; 상기 가변 저항 소자의 일단의 전압에 응답하여 제1전류를 생성하고, 상기 제1기준 저항 소자의 일단의 전압에 응답하여 제2전류를 생성하고, 상기 제2기준 저항 소자의 일단의 전압에 응답하여 제3전류를 생성하는 단계; 및 상기 제1전류의 전류량과 상기 제2전류와 상기 제3전류의 전류량의 합을 비교한 결과를 출력하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 제1정입력단으로 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2정입력단으로 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단 및 제2부입력단을 출력단과 접속하고, 상기 제1정입력단의 입력과 상기 제2정입력단의 입력의 사이의 전압레벨을 갖는 전압을 상기 출력단으로 출력하는 전압 생성부; 및 상기 가변 저항 소자의 저항값에 대응하는 전압과 상기 전압 생성부의 출력단으로 출력된 전압을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 다수의 가변 저항 소자; 제1저항값을 갖는 하나 이상의 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 하나 이상의 제2기준 저항 소자; 상기 다수의 가변 저항 소자 중 선택된 가변 저항 소자, 상기 하나 이상의 제1기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자 및 상기 하나 이상의 제2기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자에 리드 전류를 흘리는 전류원; 제1정입력단으로 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자의 일단의 전압을 입력받고, 제2정입력단으로 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자의 일단의 전압을 입력받고, 제1부입력단 및 제2부입력단을 출력단과 접속하고, 상기 제1정입력단의 입력과 상기 제2정입력단의 입력의 사이의 전압레벨을 갖는 전압을 상기 출력단으로 출력하는 전압 생성부; 및 상기 가변 저항 소자의 저항값에 대응하는 전압과 상기 전압 생성부의 출력단으로 출력된 전압을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 마이크로프로세서는 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함할 수 있고, 상기 기억부는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 프로세서는 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함할 수 있고, 상기 캐시 메모리부는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 시스템은 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함할 수 있고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 저장 장치, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자; 제1저항값을 갖는 제1기준 저항 소자; 상기 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자; 및 제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1부입력단에 상기 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제2부입력단에 상기 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 상기 제1정입력단 및 상기 제2정입력단의 입력과 상기 제1부입력단 및 상기 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다.
본 기술은 반도체 장치, 프로세서, 시스템에서 가변 저항 소자의 저항값에 대응하는 전압과 제1기준 저항 소자의 저항값에 대응하는 전압 및 제2기준 저항 소자의 저항값에 대응하는 전압을 한번에 비교함으로써 데이터를 판별하기 위해 기준전압을 따로 생성할 필요가 없어 회로의 구성이 간단하고 면적을 줄일 수 있다.
또한 본 기술은 반도체 장치, 프로세서, 시스템의 회로의 구성이 간단하여 적은 수의 소자를 포함하므로 소자의 오차가 데이터 판별에 미치는 영향이 줄어들어 데이터 판별의 정확도가 높다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)의 일 실시예,
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 가변 저항 소자를 포함하는 저장 셀(SC)에 저장된 데이터를 리드하기 위한 반도체 장치의 구성도,
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 5는 도 4의 반도체 장치에 포함된 비교부(410)의 구성도,
도 6는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도,
도 7은 도 6의 반도체 장치에 포함된 비교부(610)의 구성도,
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도,
도 9는 도 8의 반도체 장치에 포함된 전압 생성부(810)의 구성도,
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작방법을 설명하기 위한 순서도,
도 11은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도,
도 12은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도,
도 13는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도,
도 14은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도,
도 15는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al2O3 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)의 일 실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부전극으로서의 제 1 전극층과 하부전극으로서의 제2전극층, 한 쌍의 자성층인 제1자성층과 제2자성층 및 한 쌍의 자성층 사이에 형성되는 터널 베리어층을 포함한다.
여기에서, 제1자성층은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(R)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(R)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(R)를 선택하기 위해 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 일단(A)으로부터 타단(B) 방향 즉, 도 1에서 자기 터널 접합 소자(100)의 상부전극인 제1전극층으로부터 하부전극인 제2전극층으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층의 방향과 고정 자성층인 제2자성층의 자화 방향이 평행(Parallel)하게 되면서, 가변 저항 소자(R)가 저저항 상태가 되며, 가변 저항 소자(R)가 저저항 상태일 때 가변 저항 소자(R)에 '로우' 데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(R)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 타단(B)으로부터 일단(A) 방향 즉, 제2전극층으로부터 제1전극층으로 전류가 흐르게 되면(화살표 방향), 도 1에서 자기 터널 접합 소자(100)에서 제1자성층의 방향과 제2자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 가변 저항 소자(R)가 고저항 상태를 갖게 되고, 가변 저항 소자(R)가 고저항 상태일 때 가변 저항 소자(R)에 '하이' 데이터가 저장된 것으로 정의된다.
도 3은 가변 저항 소자를 포함하는 저장 셀(SC)에 저장된 데이터를 리드하기 위한 반도체 장치의 구성도이다.
도 3에 도시된 바와 같이, 반도체 장치는 저장 셀(SC)에 저장된 데이터를 리드하기 위해, 저저항 상태의 가변 저항 소자를 포함하는 제1기준 셀(RC1)과 고저항 상태의 가변 저항 소자를 포함하는 제2기준 셀(RC2), 저장 셀들(SC, RC1, RC2)에 리드 전류(IR)를 흘리는 전류원들(IS1, IS2), 전압 분배부(310) 및 비교부(320)를 포함한다. 반도체 장치는 매트릭스 형태로 배치된 수많은 셀들(SC, RC1, RC2)를 포함하지만 도 3에는 리드 설명의 편의를 위해 각각 1개의 셀들(SC, RC1, RC2)만을 도시하였다.
도 3을 참조하여 반도체 장치의 리드 동작에 대해 설명한다.
도 3에 도시된 반도체 장치는 전압을 비교하는 방식을 통해 저장 셀(SC)에 저장된 데이터가 '로우'인지 또는 '하이'인지 판별한다. 리드 동작시 제1전류원(IS1)은 저장 셀(SC)에 리드 전류(IR)를 흘리고, 제2전류원(IS2)은 제1기준 셀(RC1) 및 제2기준 셀(RC2)에 리드 전류(IR)를 흘린다. 제1기준 셀(RC1) 및 제2기준 셀(RC2)는 직렬로 연결되어있다. 여기서 저장 셀(SC)의 저항값은 RX이고, 제1기준 셀(RC1)의 저항값은 RL이고, 제2기준 셀(RC2)의 저항값은 RH이다. 저장 셀(SC)의 저항값 RX는 저장 셀(SC)에 저장된 값이 '로우'인 경우 RL되고, '하이'인 경우 RH가 된다. 리드 전류(IR)의 전류량을 IR이라 하자.
저장 셀들(SC, RC1, RC2)에 리드 전류(IR)가 흐르면 저장 셀(SC)의 일단(NO1)에는 제1전압(V1)이 생성되고, 제1기준 셀(RC1)의 일단(NO2)에는 제2전압(V2)이 생성된다. 전압 분배부(310)는 제2전압(V2)을 소정의 분배비로 분배하여 제3전압(V3)를 생성한다. 제1전압(V1)의 전압레벨은 저장 셀(SC)의 저항값과 리드 전류(IR)의 전류량을 곱한 RX * IR이 된다. 제2전압(V2)의 전압레벨은 제1기준 셀(RC1)과 제2기준 셀(RC2)의 저항값을 합한 값에 리드 전류(IR)의 전류량을 곱한 (RL + RH) * IR이 된다. 제3전압(V3)의 전압레벨은 분배비가 X / Y(Y≥X)인 경우 X / Y * V2, 즉 (X / Y) * (RL + RH) * IR이다. 이하에서는 분배비가 1/2이고, 제3전압(V3)의 값은 (1 / 2) * (RL + RH) * IR인 경우에 대해 설명한다.
전압 분배부(310)는 제3전압(V3)을 생성하기 위해 부하 효과(load effect)가 발생하지 않도록 하기 위해 제2전압(V2)을 그대로 출력하는 전압 버퍼(voltage buffer, 311) 및 전압 버퍼(311)의 출력을 소정의 분배비로 분해하여 제3전압(V3)을 생성하는 저항들(R1, R2)를 포함할 수 있다. 여기서 분배비를 1/2로 하기 위해 제1저항(R1)의 저항값과 제2저항(R2)의 저항값은 같은 값일 수 있다.
비교부(320)는 제1전압(V1)과 제3전압(V3)을 비교한 결과를 출력노드(OUT)로 출력한다. 저장 셀(SC)에 저장된 데이터가 '로우'인 경우 제1전압(V1)은 RL * IR이므로 제3전압(V3)보다 작다. 따라서 비교부(320)의 비교결과 제1전압(V1)이 제3전압(V3)보다 작은 경우 저장 셀(SC)에 저장된 값은 '로우'가 된다. 반대로 저장 셀(SC)에 저장된 데이터가 '하이'인 경우 제1전압(V1)은 RH * IR이므로 제3전압(V3)보다 크다. 따라서 비교부(320)의 비교결과 제1전압(V1)이 제3전압(V3)보다 큰 경우 저장 셀(SC)에 저장된 값은 '하이'가 된다.
종래의 경우 RL * IR과 RH * IR의 사이값을 갖는 전압을 이용하여 저장 셀(SC)에 저장된 값을 판별하였다. 이러한 전압을 생성하기 위해서 반도체 장치는 전압 버퍼(311), 저항들(R1, R2)을 추가로 포함하므로 많은 면적을 필요로 했다. 또한 제3전압(V3)을 생성하기 위해 저항성 소자에 전류를 흘려 제2전압(V2)을 생성하고, 생성된 전압을 전압버퍼(311), 저항(R1, R2) 등을 이용해 분배하는 등 여러 단계를 거치고 제3전압(V3)을 생성하는데 많은 소자가 사용되므로 각 소자의 오차 등으로 인해 정확도가 떨어졌다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다. 도 4A는 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가되는 경우의 실시예를 도시한 것이고, 도 4B는 셀들(SC, RC1, RC2)의 타단에 전원전압(VDD)이 인가되는 경우의 실시예를 도시한 것이다.
도 4A에 도시된 바와 같이, 저장된 데이터의 값에 따라 저항값이 달라지는 다수의 가변 저항 소자(R), 제1저항값을 갖는 하나 이상의 제1기준 저항 소자(RA), 제1저항값보다 높은 제2저항값을 갖는 하나 이상의 제2기준 저항 소자(RB) 및 제1정입력단(IN1), 제2정입력단(IN2)에 가변 저항 소자(R)의 저항값에 대응하는 전압을 입력받고, 제1부입력단(IN1B)에 제1기준 저항 소자(RA)의 저항값에 대응하는 전압을 입력받고, 제2부입력단(IN2B)에 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 입력받고, 제1정입력단(IN1) 및 제2정입력단(IN2)의 입력과 제1부입력단(IN1B) 및 제2부입력단(IN2B)의 입력을 비교한 결과를 출력하는 비교부(410)를 포함한다. 또한 반도체 장치는 다수의 가변 저항 소자(R) 중 선택된 가변 저항 소자, 하나 이상의 제1기준 저항 소자(RA) 중 선택된 가변 저항 소자(R)에 대응하는 제1기준 가변 저항 소자 (RC1) 및 하나 이상의 제2기준 저항 소자(RB) 중 선택된 가변 저항 소자(R)에 대응하는 제2기준 저항 소자(RB)에 리드 전류(IR)를 흘리는 전류원(420)을 포함한다.
도 4A를 참조하여 반도체 장치에 대해 설명한다.
반도체 장치는 다수의 가변 저항 소자(R)과 다수의 가변 저항 소자(R) 중 선택된 가변 저항 소자(R)에 저장된 데이터의 값을 판별하기 위한 하나 이상의 제1기준 저항 소자(RA) 및 하나 이상의 제2기준 저항 소자(RB)를 포함한다. 저항 소자(R, RA, RB)들은 자신에게 대응하는 선택 트랜지스터(ST)와 연결된다. 선택 트랜지스터(ST)들은 다수의 워드라인(WL0 - WLN) 중 자신에게 대응하는 워드라인과 연결된다.
가변 저항 소자(R)는 '로우'(제1데이터)가 저장된 경우 저저항 상태가 되고 저항값은 RL(제1저항값)이 된다. 반대로 가변 저항 소자(R)는 '하이'(제2데이터)가 저장된 경우 고저항 상태가 되고 저항값은 RH(제2저항값)이 된다. 제1기준 저항 소자(RA)는 저저항 상태이고, 제2기준 저항 소자(RB)는 고저항 상태이다. 이하에서 가변 저항 소자(R)와 선택 트랜지스터(ST)를 합하여 저장 셀(SC)이라하고, 제1기준 저항 소자(RA)와 선택 트랜지스터(ST)를 합하여 제1기준 셀(RC1)이라하고, 제2기준 저항 소자(RB)와 선택 트랜지스터(ST)를 합하여 제2기준 셀(RC2)이라 한다.
반도체 장치는 다수의 저장 셀(SC), 다수의 제1기준 셀(RC1), 다수의 제2기준 셀(RC2)이 행렬(matrix) 형태로 배치된 셀 어레이(cell array)를 포함한다. 반도체 장치는 다수의 저장 셀(SC)을 포함하는 컬럼을 여러개 포함할 수 있다. 이러한 컬럼들은 하나의 비교부(410)에 연결될 수 있다. 리드 동작시 어드레스(address)에 의해 선택된 컬럼만 비교부(410)와 전기적으로 연결된다. 도 4A에서는 설명의 편의를 위해 다수의 저장 셀(SC)을 포함하는 제1컬럼(COL1), 다수의 제1기준 셀(RC1)을 포함하는 제2컬럼(COL2) 및 다수의 제2기준 셀(RC2)을 포함하는 제3컬럼(COL3)을 도시하였다. 제1컬럼(COL1)이 선택되면 컬럼 선택신호(SEL)가 활성화되고, 컬럼 선택 트랜지스터(CST)가 턴온되어 제1컬럼(COL1)과 비교부(410)가 전기적으로 연결된다.
또한 반도체 장치에 포함된 하나 이상의 제1기준 셀(RC1) 및 하나 이상의 제2기준 셀(RC2)들은 각각 하나 이상의 저장 셀(SC)과 대응한다. 도 4A에는 하나의 제1기준 셀(RC1) 및 하나의 제2기준 셀(RC2)가 하나의 저장 셀(SC)과 대응하는 경우에 대해 도시하였으며 서로 대응하는 셀들(SC, RC1, RC2)는 동일한 워드라인에 연결된다. 리드 구간 동안 활성화되는 리드 인에이블 신호(RDEN)가 활성화되어 'RT1', 'RT2'가 턴온되고, 제2컬럼(COL2) 및 제3컬럼(COL3)이 비교부(410)와 전기적으로 연결된다.
반도체 장치는 리드 동작시 다수의 워드라인(WL0 - WLN) 중 입력된 어드레스(address)에 대응하는 워드라인을 활성화된다. 반도체 장치는 활성화된 워드라인에 연결된 저장 셀(SC)의 데이터를 리드한다. 활성화된 워드라인에 연결된 셀들(SC, RC1, RC2)의 선택 트랜지스터(ST)는 턴온되고, 따라서 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)에 전류가 흐를 수 있게 된다.
전류원(420)은 리드 동작시 선택된 저장 셀(SC), 선택된 저장 셀(SC)에 대응하는 제1기준 셀(RC1) 및 선택된 저장 셀(SC)에 대응하는 제2기준 셀(RC2)에 리드 전류(IR)를 흘린다. 이러한 동작을 위해 전류원(420)은 선택된 저장 셀(SC)에 리드 전류(IR)를 흘리는 제1전류원(IS1), 제1기준 셀(RC1)에 리드 전류(IR)를 흘리는 제2전류원(IS2) 및 제2기준 셀(RC2)에 리드 전류(IR)를 흘리는 제3전류원(IS3)를 포함한다.
저장 셀(SC), 제1기준 셀(RC1) 및 제2기준 셀(RC2)에 리드 전류(IR)가 흐르면 셀들(SC, RC1, RC2)에 포함된 저항 소자(R, RA, RB)의 양단에 전압 강하가 발생한다. 이때 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)에 흐르는 전류량은 모두 동일하므로 발생하는 전압 강하는 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)의 저항값에 비례한다. 따라서 셀들(SC, RC1, RC2)의 일단에 가변 저항 소자들의 저항값에 대응하는 전압이 생성된다.
비교부(410)는 제1정입력단(IN1) 및 제2정입력단(IN2)으로 선택된 가변 저항 소자(R)의 저항값에 대응하는 전압을 입력받고, 제1부입력단(IN1B)으로 선택된 가변 저항 소자(R)에 대응하는 제1기준 저항 소자(RA)의 저항값에 대응하는 전압을 입력받고, 제2부입력단(IN2B)으로 선택된 가변 저항 소자(R)에 대응하는 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 입력받는다. 또한 비교부(410)는 제1정입력(IN1) 및 제2정입력(IN2)의 입력과 제1부입력(IN1B) 및 제2부입력(IN2B)을 비교한 결과를 출력한다.
보다 자세히 살펴보면 비교부(410)는 제1정입력단(IN1)으로 입력되는 전압과 제2정입력단(IN2)으로 입력되는 전압의 합과 제1부입력단(IN1B)으로 입력되는 전압과 제2부입력단(IN2B)으로 입력되는 전압의 합의 크기를 비교한다. 따라서 비교부(410)는 선택된 가변 저항 소자(R)의 저항값에 대응하는 전압을 2배한 값(이하 비교전압 값이라 함)과 제1기준 저항 소자(RA)의 저항값에 대응하는 전압과 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 합한 값(이하 기준전압 값이라 함)을 비교한 결과를 출력한다.
가변 저항 소자(R)에 '로우'가 저장된 경우 가변 저항 소자(R)의 저항값을 2배한 값(2 * RL)은 제1기준 저항 소자(RA)의 저항값과 제2기준 저항 소자(RB)의 저항값을 합한 값(RL + RH)보다 작고, 가변 저항 소자(R)에 '하이'가 저장된 경우 가변 저항 소자(R)의 저항값을 2배한 값(2 * RH)은 제1기준 저항 소자(RA)의 저항값과 제2기준 저항 소자(RB)의 저항값을 합한 값(RL + RH)보다 크다. 즉 가변 저항 소자(R)에 저장된 값에 따라 비교전압 값과 기준전압 값의 대소관계가 달라진다. 따라서 비교부(410)의 비교결과는 선택된 가변 저항 소자(R)에 저장된 값이 '로우' 및 '하이' 중 어떤 값인지 나타낸다.
비교부(410)는 제1정입력단(IN1), 제2정입력단(IN2), 제1부입력단(IN1B) 및 제2부입력단(IN2B)으로 입력되는 전압에 따라서 내부에 흐르는 전류량이 조절되고, 제1정입력단(IN1)으로 입력된 전압에 응답하여 흐르는 전류량 및 제2정입력단(IN2)으로 입력된 전압에 응답하여 흐르는 전류량의 합(이하 비교전류 값이라 함)과 제1부입력단(IN1B)으로 입력된 전압에 응답하여 흐르는 전류량 및 제2부입력단(IN2B)으로 입력된 전압에 응답하여 흐르는 전류량의 합(이하 기준전류 값이라 함)을 비교한 결과를 출력한다.
비교부(410)의 내부에는 입력단들(IN1, IN2, IN1B, IN2B)로 입력되는 전압에 대응하는 전류량을 갖는 전류가 흐른다. 그러므로 비교전류 값은 비교전압 값에 대응하고, 기준전류 값은 기준전압 값에 대응한다. 따라서 비교부(410)의 비교결과는 선택된 가변 저항 소자(R)에 저장된 값이 '로우' 및 '하이' 중 어떤 값인지 나타낸다.
상술한 내용을 바탕으로 도 4A에 도시된 바와 같이 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가되는 경우 반도체 장치의 전체 동작에 대해 설명한다.
도 4A에 도시된 바와 같이, 선택된 셀들(SC, RC1, RC2, 'WL0'에 연결된 셀)의 일단은 입력단들(IN1, IN2, IN1B, IN2B)에 접속된다. 보다 자세히 살펴보면 저장 셀(SC)의 일단은 제1정입력단(IN1) 및 제2정입력단(IN2)에 접속되고, 제1기준 셀(RC1)의 일단은 제1부입력단(IN1B)에 접속되고, 제2기준 셀(RC2)의 일단은 제2부입력단(IN2B)에 접속된다.
리드 동작시 선택된 셀들(SC, RC1, RC2)에 전류원(420)에 의해서 리드 전류(IR)가 흐르면 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)의 양단에는 전압 강하가 발생한다. 가변 저항 소자(R)의 저항값을 RX라고 하면, 가변 저항 소자(R)의 일단의 전압은 VSS + IR * RX이 되고, 제1기준 저항 소자(RA)의 일단의 전압은 VSS + IR * RL이 되고, 제2기준 저항 소자(RB)의 일단의 전압은 VSS + IR * RH가 된다. 따라서 비교부(410)는 제1정입력(IN1) 및 제2정입력(IN2)으로 VSS + IR * RX가 입력되고, 제1부입력(IN1B)으로 VSS + IR * RL가 입력되고, 제2부입력(IN1B)으로 VSS + IR * RH가 입력된다.
비교부(410)는 제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력된 전압의 합과 제1부입력단(IN1B) 및 제2부입력단(IN2B)로 입력된 전압의 합을 비교한 결과를 출력한다. 제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력된 전압의 합은 2 * VSS + 2 * IR * RX이고, 제1부입력단(IN1B) 및 제2부입력단(IN2B)로 입력된 전압의 합은 2 * VSS + IR * RL + IR * RH이다. RX가 RL인 경우, 즉 가변 저항 소자(R)에 '로우'가 저장된 경우 비교전압 값은 2 * VSS + 2 * IR * RL이 되므로 기준전압 값보다 작다. 반대로 RX가 RH인 경우, 즉 가변 저항 소자(R)에 '하이'가 저장된 경우 비교전압 값은 2 * VSS + 2 * IR * RH이 되므로 기준전압 값보다 크다. 따라서 비교부(410)의 비교결과 비교전압 값이 기준전압 값보다 작은 경우 가변 저항 소자(R)에 저장된 값은 '로우'이고, 비교전압 값이 기준전압 값보다 큰 경우 가변 저항 소자(R)에 저장된 값은 '하이'이다.
도 4B의 반도체 장치의 세부 구성의 동작은 도 4A의 반도체 장치의 세부 구성의 동작과 유사하다. 이하에서는 상술한 내용의 참조하여 도 4B의 반도체 장치에 대해 설명한다.
리드 동작시 선택된 셀들(SC, RC1, RC2)에 전류원(420)에 의해서 리드 전류(IR)가 흐르면 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)의 양단에는 전압 강하가 발생한다. 가변 저항 소자(R)의 저항값을 RX라고 하면, 가변 저항 소자(R)의 일단의 전압은 VDD - (IR * RX)이 되고, 제1기준 저항 소자(RA)의 일단의 전압은 VDD - (IR * RL)이 되고, 제2기준 저항 소자(RB)의 일단의 전압은 VDD - (IR * RH)가 된다. 따라서 비교부(410)는 제1정입력(IN1) 및 제2정입력(IN2)으로 VDD - (IR * RX)가 입력되고, 제1부입력(IN1B)으로 VDD - (IR * RL)가 입력되고, 제2부입력(IN1B)으로 VDD - IR * RH가 입력된다.
비교부(410)는 제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력된 전압의 합과 제1부입력단(IN1B) 및 제2부입력단(IN2B)로 입력된 전압의 합을 비교한 결과를 출력한다. 제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력된 전압의 합은 2 * VDD - 2 * IR * RX이고, 제1부입력단(IN1B) 및 제2부입력단(IN2B)로 입력된 전압의 합은 2 * VDD - IR * RL - IR * RH이다. RX가 RL인 경우, 즉 가변 저항 소자(R)에 '로우'가 저장된 경우 비교전압 값은 2 * VDD - 2 * IR * RL이 되므로 기준전압 값보다 크다. 반대로 RX가 RH인 경우, 즉 가변 저항 소자(R)에 '하이'가 저장된 경우 비교전압 값은 2 * VDD - 2 * IR * RH이 되므로 기준전압 값보다 작다. 따라서 비교부(410)의 비교결과 비교전압 값이 기준전압 값보다 큰 경우 가변 저항 소자(R)에 저장된 값은 '로우'이고, 비교전압 값이 기준전압 값보다 작은 경우 가변 저항 소자(R)에 저장된 값은 '하이'이다.
본 발명에 따른 반도체 장치는 가변 저항 소자의 저항값에 대응하는 전압과 비교하는 기준전압을 생성하기 위해 종래와 같이 전압 분배를 사용하는 것이 아니라 전압을 비교부의 정입력과 부입력을 2개로 나누어 직접 저항 소자들(R, RA, RB)의 저항값에 대응하는 전압을 입력받아 대소비교를 하여 가변 저항 소자에 저장된 데이터를 판별한다. 따라서 전압을 분배하여 기준전압을 생성하기 위한 구성을 포함하지 않으므로 반도체 장치의 면적을 줄이고, 전압을 분배하기 위해 필요한 소자들의 오차가 기준전압에 반영되지 않아 데이터 판별의 정확도를 높일 수 있다.
도 5는 도 4의 반도체 장치에 포함된 비교부(410)의 구성도이다.
도 5에 도시된 바와 같이, 비교부(410)는 제1노드(NO1)의 전류를 소싱하는 제1전류 소싱부(SO1), 제2노드(NO2)의 전류를 소싱하는 제2전류 소싱부(SO2), 제1정입력단(IN1)으로 입력되는 전압 및 제2정입력단(IN2)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹하는 제1전류 싱킹부(SI1) 및 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압에 응답하여 제2노드(NO2)로부터 전류를 싱킹하는 제2전류 싱킹부(SI2)를 포함한다. 비교부(410)는 제1전류 싱킹부(SI1)와 제2전류 싱킹부(SI2)가 공통으로 연결된 공통노드(NOC)로부터 전류를 싱킹하는 공통 전류 싱킹부(SIC)를 포함한다.
도 5를 참조하여 비교부(410)에 대해 설명한다.
제1전류 소싱부(SO1)는 제1노드(NO1)의 전압에 응답하여 제1노드(NO1)로 전류를 소싱하고, 제2전류 소싱부(SO2)는 제1노드(NO1)의 전압에 응답하여 제2노드(NO2)로 전류를 소싱한다. 제1전류 소싱부(SO1)는 소스에 전원전압(VDD)이 인가되고, 드레인이 제1노드(NO1)에 접속되고, 제1노드(NO1)의 전압을 게이트의 입력으로 하는 피모스 트랜지스터(P1)를 포함할 수 있다. 또한 제2전류 소싱부(SO2)는 소스에 전원전압(VDD)이 인가되고, 드레인이 제2노드(NO2)에 접속되고, 제1노드(NO1)의 전압을 게이트의 입력으로 하는 피모스 트랜지스터(P2)를 포함할 수 있다.
제1전류 싱킹부(SI1)는 제1정입력단(IN1)으로 입력되는 전압 및 제2정입력단(IN2)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹한다. 제1전류 싱킹부(SI1)가 제1노드(NO1)로부터 싱킹하는 전류의 양은 제1정입력단(IN1)으로 입력되는 전압 및 제2정입력단(IN2)으로 입력되는 전압의 합에 대응한다. 이러한 동작을 위해 제1전류 싱킹부(SI1)는 드레인이 제1노드(NO1)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제1정입력단(IN1)인 엔모스 트랜지스터(N1) 및 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제2정입력단(IN2)인 엔모스 트랜지스터(N2)를 포함할 수 있다.
제2전류 싱킹부(SI2)는 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹한다. 제2전류 싱킹부(SI2)가 제2노드(NO2)로부터 싱킹하는 전류의 양은 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압의 합에 대응한다. 이러한 동작을 위해 제2전류 싱킹부(SI2)는 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제1부입력단(IN1B)인 엔모스 트랜지스터(N3) 및 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제2부입력단(IN2B)인 엔모스 트랜지스터(N4)를 포함할 수 있다. 참고로 제2노드(NO2)의 전압은 비교부(410)의 출력이 된다.
공통 싱킹부(SIC)는 리드 동작시 인에이블되어 공통노드(NOC)로부터 기저전압(VSS)단으로 전류를 싱킹하는 전류원(IS)을 포함할 수 있다.
제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력되는 전압의 합이 제1부입력단(IN1B) 및 제2부입력단(IN2B)으로 입력되는 전압의 합보다 큰 경우 제1전류 싱킹부(SI1)가 제1노드(NO1)로부터 싱킹하는 전류의 양이 제2전류 싱킹부(SI2)가 제2노드(NO2)로부터 싱킹하는 전류의 양보다 많다. 따라서 제1노드(NO1)의 전압은 '로우'에 대응하는 전압으로 하강하고, 제2노드(NO2)의 전압은 '하이'에 대응하는 전압으로 상승한다. 따라서 비교부(410)의 출력은 '하이'가된다.
반대로 제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력되는 전압의 합이 제1부입력단(IN1B) 및 제2부입력단(IN2B)으로 입력되는 전압의 합보다 작은 경우 제1전류 싱킹부(SI1)가 제1노드(NO1)로부터 싱킹하는 전류의 양이 제2전류 싱킹부(SI2)가 제2노드(NO2)로부터 싱킹하는 전류의 양보다 적다. 따라서 제1노드(NO1)의 전압은 '하이'에 대응하는 전압으로 상승하고, 제2노드(NO2)의 전압은 '로우'에 대응하는 전압으로 하강한다. 따라서 비교부(410)의 출력은 '로우'가된다.
도 6는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도이다. 도 6은 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가되는 경우의 실시예를 도시한 것이다.
도 6에 도시된 바와 같이, 반도체 장치는 저장된 데이터의 값에 따라 저항값이 달라지는 다수의 가변 저항 소자(R), 제1저항값을 갖는 하나 이상의 제1기준 저항 소자(RA), 제1저항값보다 높은 제2저항값을 갖는 하나 이상의 제2기준 저항 소자(RB), 정입력단(IN)에 가변 저항 소자(R)의 저항값에 대응하는 전압을 입력받고, 제1부입력단(IN1B)에 제1기준 저항 소자(RA)의 저항값에 대응하는 전압을 입력받고, 제2부입력단(IN2B)에 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 입력받고, 정입력단(IN)의 입력과 제1부입력단(IN1B) 및 제2부입력단(IN2B)의 입력을 비교한 결과를 출력하는 비교부(610)를 포함한다. 또한 반도체 장치는 다수의 가변 저항 소자(R) 중 선택된 가변 저항 소자(R), 하나 이상의 제1기준 저항 소자(RA) 중 선택된 가변 저항 소자(R)에 대응하는 제1기준 저항 소자(RA) 및 하나 이상의 제2기준 저항 소자(RB) 중 선택된 가변 저항 소자(R)에 대응하는 제2기준 저항 소자(RB)에 리드 전류를 흘리는 전류원(620)을 포함한다.
도 6을 참조하여 반도체 장치에 대해 설명한다.
도 6에 도시된 반도체 장치는 비교부(610)의 정입력이 1개라는 점을 제외하면 도 4A에 도시된 반도체 장치와 거의 유사한 구성을 가지며 도 4A에 도시된 반도체 장치와 거의 유사하게 동작한다. 이하에서는 도 6의 반도체 장치와 도 4A 및 도 4B의 반도체 장치의 차이점을 중심으로 도 6의 반도체 장치에 대해 설명한다.
도 6의 반도체 장치에서 다수의 저장 셀(SC), 하나 이상의 제1기준 셀(RC1) 및 하나 이상의 제2기준 셀(RC2)이 배치된 구조, 저장 셀(SC)이 선택되는 과정 및 저항 소자들(R, RA, RB)의 저항값에 대응하는 전압을 생성하는 과정은 도 4A의 설명에서 상술한 바와 동일하다.
비교부(610)는 정입력단(IN)으로 선택된 가변 저항 소자(R)의 저항값에 대응하는 전압을 입력받고, 제1부입력단(IN1B)으로 선택된 가변 저항 소자(R)에 대응하는 제1기준 저항 소자(RA)의 저항값에 대응하는 전압을 입력받고, 제2부입력단(IN2B)으로 선택된 가변 저항 소자(R)에 대응하는 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 입력받는다. 또한 비교부(610)는 정입력(IN)의 입력과 제1부입력(IN1B) 및 제2부입력(IN2B)을 비교한 결과를 출력한다.
보다 자세히 살펴보면 비교부(610)는 정입력단(IN)으로 입력되는 전압과 제1부입력단(IN1B)으로 입력되는 전압과 제2부입력단(IN2B)으로 입력되는 전압의 사이의 전압레벨을 갖는 전압의 크기를 비교한다. 따라서 비교부(610)는 선택된 가변 저항 소자(R)의 저항값에 대응하는 전압의 값(정입력(IN)으로 입력된 전압의 값, 이하 비교전압 값이라 함)과 제1기준 저항 소자(RA)의 저항값에 대응하는 전압보다 높고 제2기준 저항 소자(RB)의 저항값에 대응하는 전압보다 낮은 전압레벨을 갖는 전압의 값(이하 기준전압 값이라 함)을 비교한 결과를 출력한다.
가변 저항 소자(R)에 '로우'가 저장된 경우 가변 저항 소자(R)의 저항값은 제1기준 저항 소자(RA)의 제1저항값(RL)과 같아지고, 가변 저항 소자(R)에 '하이'가 저장된 경우 가변 저항 소자(R)의 저항값은 제2기준 저항 소자(RB)의 제2저항값(RH)과 같아진다. 셀들(SC, RC1, RC2)에 흐르는 리드 전류(IR)의 전류량은 동일하므로 가변 저항 소자(R)에 '로우'가 저장된 경우 가변 저항 소자(R)의 저항값에 대응하는 전압은 제1기준 저항 소자(RA)의 저항값에 대응하는 전압과 동일하고, 가변 저항 소자(R)에 '하이'가 저장된 경우 가변 저항 소자(R)의 저항값에 대응하는 전압은 제2기준 저항 소자(RB)의 저항값에 대응하는 전압과 동일하다. 즉 가변 저항 소자(R)에 '로우'가 저장된 경우 가변 저항 소자(R)의 저항값에 대응하는 전압은 기준전압 값보다 작고, 가변 저항 소자(R)에 '하이'가 저장된 경우 가변 저항 소자(R)의 저항값에 대응하는 전압은 기준전압 값보다 크다. 따라서 비교부(610)의 비교결과는 선택된 가변 저항 소자(R)에 저장된 값이 '로우' 및 '하이' 중 어떤 값인지 나타낸다.
비교부(610)는 정입력단(IN), 제1부입력단(IN1B) 및 제2부입력단(IN2B)으로 입력되는 전압에 따라서 내부에 흐르는 전류량이 조절되고, 정입력단(IN)으로 입력된 전압에 응답하여 흐르는 전류량(이하 비교전류 값이라 함)과 제1부입력단(IN1B)으로 입력된 전압에 응답하여 흐르는 전류량 및 제2부입력단(IN2B)으로 입력된 전압에 응답하여 흐르는 전류량의 합(이하 기준전류 값이라 함)을 비교한 결과를 출력한다.
비교부(610)의 내부에는 입력단들(IN, IN1B, IN2B)로 입력되는 전압에 대응하는 전류량을 갖는 전류가 흐른다. 그러므로 비교전류 값은 비교전압 값에 대응하고, 기준전류 값은 기준전압 값에 대응한다. 따라서 상술한 바와 동일하게 비교부(610)의 비교결과는 선택된 가변 저항 소자(R)에 저장된 값이 '로우' 및 '하이' 중 어떤 값인지 나타낸다.
상술한 내용을 바탕으로 도 6에 도시된 바와 같이 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가되는 경우 반도체 장치의 전체 동작에 대해 설명한다.
도 6에 도시된 바와 같이, 선택된 셀들(SC, RC, RC2, 'WL0'에 연결된 셀)의 일단은 입력단들(IN, IN1B, IN2B)에 접속된다. 보다 자세히 살펴보면 저장 셀(SC)의 일단은 정입력단(IN)에 접속되고, 제1기준 셀(RC1)의 일단은 제1부입력단(IN1B)에 접속되고, 제2기준 셀(RC2)의 일단은 제2부입력단(IN2B)에 접속된다.
리드 동작시 선택된 셀들(SC, RC1, RC2)에 전류원(620)에 의해서 리드 전류(IR)가 흐르면 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)의 양단에는 전압 강하가 발생한다. 가변 저항 소자(R)의 저항값을 RX라고 하면, 가변 저항 소자(R)의 일단의 전압은 VSS + IR * RX이 되고, 제1기준 저항 소자(RA)의 일단의 전압은 VSS + IR * RL이 되고, 제2기준 저항 소자(RB)의 일단의 전압은 VSS + IR * RH가 된다. 따라서 비교부(610)에서 정입력(IN)으로 VSS + IR * RX가 입력되고, 제1부입력(IN1B)으로 VSS + IR * RL가 입력되고, 제2부입력(IN1B)으로 VSS + IR * RH가 입력된다.
비교부(610)는 정입력단(IN)으로 입력된 전압과 제1부입력단(IN1B)으로 입력된 전압 및 제2부입력단(IN2B)로 입력된 전압의 사이의 전압레벨을 갖는 전압을 비교한 결과를 출력한다. 정입력단(IN)으로 입력된 전압은 VSS + IR * RX이고, 제1부입력단(IN1B)으로 입력된 전압은 VSS + IR * RL이고, 제2부입력단(IN2B)으로 입력된 전압은 VSS + IR * RH이다. 제1부입력단(IN1B)으로 입력된 전압과 제2부입력단(IN2B)으로 입력된 전압의 사이의 전압레벨을 갖는 전압 VX는 VSS + IR * RL ＜ VX ＜ VSS + IR * RH라는 조건을 만족한다.
RX가 RL인 경우, 즉 가변 저항 소자(R)에 '로우'가 저장된 경우 비교전압 값은 VSS + IR * RL이 되므로 기준전압 값보다 작다. 반대로 RX가 RH인 경우, 즉 가변 저항 소자(R)에 '하이'가 저장된 경우 비교전압 값은 VSS + IR * RH이 되므로 기준전압 값보다 크다. 따라서 비교부(610)의 비교결과 비교전압 값이 기준전압 값보다 작은 경우 가변 저항 소자(R)에 저장된 값은 '로우'이고, 비교전압 값이 기준전압 값보다 큰 경우 가변 저항 소자(R)에 저장된 값은 '하이'이다.
도 6에서는 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가된 경우에 대해서 도시하였으나 도 4B에 도시된 바와 같이, 도 6의 반도체 장치 셀들(SC, RC1, RC2)의 타단에 전원전압(VDD)이 인가될 수도 있다. 이러한 실시예의 구성 및 동작은 비교부(610)의 정입력이 1개인 것을 제외하면 도 4B의 설명에서 상술한 바와 동일하다. 도 6의 반도체 장치는 전압을 분배하여 기준전압을 생성하기 위한 구성을 포함하지 않으므로 반도체 장치의 면적을 줄이고, 전압을 분배하기 위해 필요한 소자들의 오차가 기준전압에 반영되지 않아 데이터 판별의 정확도를 높일 수 있다.
도 7은 도 6의 반도체 장치에 포함된 비교부(610)의 구성도이다.
도 7에 도시된 바와 같이, 비교부(610)는 제1노드(NO1)의 전류를 소싱하는 제1전류 소싱부(SO1), 제2노드(NO2)의 전류를 소싱하는 제2전류 소싱부(SO2), 정입력단(IN)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹하는 제1전류 싱킹부(SI1) 및 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압에 응답하여 제2노드(NO2)로부터 전류를 싱킹하는 제2전류 싱킹부(SI2)를 포함한다. 비교부(610)는 제1전류 싱킹부(SI1)와 제2전류 싱킹부(SI2)가 공통으로 연결된 공통노드(NOC)로부터 전류를 싱킹하는 공통 전류 싱킹부(SIC)를 포함한다.
도 7를 참조하여 비교부(610)에 대해 설명한다.
제1전류 소싱부(SO1)는 제1노드(NO1)의 전압에 응답하여 제1노드(NO1)로 전류를 소싱하고, 제2전류 소싱부(SO2)는 제1노드(NO1)의 전압에 응답하여 제2노드(NO2)로 전류를 소싱한다. 제1전류 소싱부(SO1)는 소스에 전원전압(VDD)이 인가되고, 드레인이 제1노드(NO1)에 접속되고, 제1노드(NO1)의 전압을 게이트의 입력으로 하는 피모스 트랜지스터(P1)를 포함할 수 있다. 또한 제2전류 소싱부(SO2)는 소스에 전원전압(VDD)이 인가되고, 드레인이 제2노드(NO2)에 접속되고, 제1노드(NO1)의 전압을 게이트의 입력으로 하는 피모스 트랜지스터(P2)를 포함할 수 있다.
제1전류 싱킹부(SI1)는 정입력단(IN)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹한다. 제1전류 싱킹부(SI1)가 제1노드(NO1)로부터 싱킹하는 전류의 양은 정입력단(IN)으로 입력되는 전압의 합에 대응한다. 이러한 동작을 위해 제1전류 싱킹부(SI1)는 드레인이 제1노드(NO1)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 정입력단(IN)인 엔모스 트랜지스터(N1)를 포함할 수 있다.
제2전류 싱킹부(SI2)는 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압에 응답하여 제2노드(NO2)로부터 전류를 싱킹한다. 제2전류 싱킹부(SI2)가 제2노드(NO2)로부터 싱킹하는 전류의 양은 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압의 합에 대응한다. 이러한 동작을 위해 제2전류 싱킹부(SI2)는 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제1부입력단(IN1B)인 엔모스 트랜지스터(N2) 및 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제2부입력단(IN2B)인 엔모스 트랜지스터(N3)를 포함할 수 있다. 참고로 제2노드(NO2)의 전압은 비교부(610)의 출력이 된다.
공통 싱킹부(SIC)는 리드 동작시 인에이블되어 공통노드(NOC)로부터 기저전압(VSS)단으로 전류를 싱킹하는 전류원(IS)을 포함할 수 있다.
이때 'N1'의 사이즈는 'N2' 및 'N3'의 사이즈보다 크게 설계된다. 트랜지스터의 사이즈는 트랜지스터가 흘리는 전류의 양과 관련이 있다. 트랜지스터의 사이즈가 클수록 동일한 전압에 응답하여 트랜지스터가 흘리는 전류의 양이 많아진다. 'N1'은 동일한 전압에 응답하여 'N2' 또는 'N3'가 흘리는 전류의 양의 2배의 전류를 흘리는 사이즈로 설계될 수 있다. 'N1'의 사이즈가 위와 같이 설계되는 경우 도 7의 제1전류 싱킹부(SI1)가 정입력단(IN)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 싱킹하는 전류의 양은 도 5의 제1전류 싱킹부(SI1)가 제1정입력단(IN1) 및 제2정입력단(IN2)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 싱킹하는 전류의 양과 동일하다.
따라서 도 5의 비교부(410)와 동일하게 도 7의 제1전류 싱킹부(SI1)가 싱킹하는 전류의 양과 제2전류 싱킹부(SI2)가 싱킹하는 전류의 양을 비교하여 정입력단(IN)으로 입력되는 전압과 제1부입력단(IN1B) 및 제2부입력단(IN2B)으로 입력되는 전압을 비교할 수 있다. 이하 정입력단(IN)으로 입력되는 전압과 제1부입력단(IN1B) 및 제2부입력단(IN2B)으로 입력되는 전압의 대소 관계에 따라 비교부(610)의 출력단(제2노드(NO2)임)으로 출력되는 값은 도 4의 설명에서 상술한 바와 동일하다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도이다. 도 8은 반도체 장치 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가되는 경우의 실시예를 도시한 것이다.
도 8에 도시된 바와 같이, 메모리는 저장된 데이터의 값에 따라 저항값이 달라지는 다수의 가변 저항 소자(R), 제1저항값을 갖는 하나 이상의 제1기준 저항 소자(RA), 제1저항값보다 높은 제2저항값을 갖는 하나 이상의 제2기준 저항 소자(RB), 제1정입력단(IN1)으로 제1기준 저항 소자(RA)의 저항값에 대응하는 전압을 입력받고, 제2정입력단(IN2)으로 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 입력받고, 제1부입력단(IN1B) 및 제2부입력단(IN2B)을 출력단과 접속하고, 제1정입력단(IN1)의 입력과 제2정입력단(IN2)의 입력의 사이의 전압레벨을 갖는 전압을 출력단(OUT)으로 출력하는 전압 생성부(810) 및 가변 저항 소자(R)의 저항값에 대응하는 전압과 전압 생성부(810)의 출력단(OUT)으로 출력된 전압을 비교한 결과를 출력하는 비교부(820)를 포함한다. 또한 반도체 장치는 다수의 가변 저항 소자(R) 중 선택된 가변 저항 소자(R), 하나 이상의 제1기준 저항 소자(RA) 중 선택된 가변 저항 소자(R)에 대응하는 제1기준 저항 소자(RA) 및 하나 이상의 제2기준 저항 소자(RB) 중 선택된 가변 저항 소자(R)에 대응하는 제2기준 저항 소자(RB)에 리드 전류(IR)를 흘리는 전류원(830)을 포함한다.
도 8을 참조하여 반도체 장치에 대해 설명한다.
도 8에 도시된 반도체 장치는 비교부(820)의 정입력이 1개라는 점을 제외하면 도 4A에 도시된 반도체 장치와 거의 유사한 구성을 가지며 도 4A에 도시된 반도체 장치와 거의 유사하게 동작한다. 이하에서는 도 6의 반도체 장치와 도 4A 및 도 4B의 반도체 장치의 차이점을 중심으로 도 6의 반도체 장치에 대해 설명한다.
도 8의 반도체 장치에서 다수의 저장 셀(SC), 하나 이상의 제1기준 셀(RC1) 및 하나 이상의 제2기준 셀(RC2)이 배치된 구조, 저장 셀(SC)이 선택되는 과정 및 저항 소자들(R, RA, RB)의 저항값에 대응하는 전압을 생성하는 과정은 도 4A의 설명에서 상술한 바와 동일하다.
전압 생성부(810)는 제1정입력단(IN1)으로 제1기준 저항 소자(RA)의 저항값에 대응하는 전압을 입력받고, 제2정입력단(IN2)으로 제2기준 저항 소자(RB)의 저항값에 대응하는 전압을 입력받고, 출력단(OUTR)으로 두 전압의 사이의 전압레벨을 갖는 전압을 출력한다.
비교부(820)는 가변 저항 소자(R)의 저항값에 대응하는 전압과 전압 생성부(810)의 출력단(OUT)으로 출력된 전압을 비교한 결과를 출력한다. 비교부(820)는 입력단으로 입력된 전압의 전압레벨을 비교하는 일반적인 비교기(comparator)일 수 있다. 비교부(810)는 정입력단(IN)과 부입력단(INB)의 입력을 비교한 결과를 출력한다. 즉, 가변 저항 소자(R)에 저장된 값에 따라 가변 저항 소자(R)에 대응하는 저항값 및 이에 대응하는 전압값이 달라지고, 전압 생성부(810)의 출력단(OUT)으로 출력되는 전압과의 대소관계가 달라진다. 따라서 비교부(820)의 비교결과는 선택된 가변 저항 소자(R)에 저장된 값이 '로우' 및 '하이' 중 어떤 값인지 나타낸다.
상술한 내용을 바탕으로 도 8에 도시된 바와 같이 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가되는 경우 반도체 장치의 전체 동작에 대해 설명한다.
도 8에 도시된 바와 같이, 선택된 저장 셀(SC)의 일단은 비교부(820)의 정입력단(IN)에 접속되고, 전압 생성부(810)의 출력단(OUT)은 비교부(820)의 부입력단(INB)에 접속된다. 또한 제1기준 셀(RC1)의 일단은 전압 생성부(810)의 제1정입력단(IN1)에 접속되고, 제2기준 셀(RC2)의 일단은 전압 생성부(810)의 제2정입력단(IN2)에 접속되고, 전압 생성부(810)의 출력단(OUT)은 전압 생성부(810)의 제1부입력단(IN1B) 및 제2부입력단(IN2B)에 접속된다.
리드 동작시 선택된 셀들(SC, RC1, RC2)에 전류원(830)에 의해서 리드 전류(IR)가 흐르면 셀들(SC, RC1, RC2)의 저항 소자(R, RA, RB)의 양단에는 전압 강하가 발생한다. 가변 저항 소자(R)의 저항값을 RX라고 하면, 가변 저항 소자(R)의 일단의 전압은 VSS + IR * RX이 되고, 제1기준 저항 소자(RA)의 일단의 전압은 VSS + IR * RL이 되고, 제2기준 저항 소자(RB)의 일단의 전압은 VSS + IR * RH가 된다. 따라서 전압 생성부(810)의 출력단(OUTR)으로 출력되는 전압 VO는 VSS + IR * RL ＜ VO ＜ VSS + IR * RH라는 조건을 족한다ㅏ.
비교부(820)는 정입력단(IN)으로 입력된 전압과 부입력단(INB)으로 입력된 전압을 비교한 결과를 출력한다. 정입력단(IN)으로 입력된 전압은 VSS + IR * RX이고, 부입력단(INB)으로 입력된 전압은 VO이다. RX가 RL인 경우, 즉 가변 저항 소자(R)에 '로우'가 저장된 경우 비교전압 값은 VSS + IR * RL이 되므로 VO보다 작다. 반대로 RX가 RH인 경우, 즉 가변 저항 소자(R)에 '하이'가 저장된 경우 비교전압 값은 VSS + IR * RH이 되므로 VO보다 크다. 따라서 비교부(820)의 비교결과 정입력단(IN)으로 입력된 전압이 부입력단(INB)으로 입력된 전압보다 작으면 가변 저항 소자(R)에 저장된 값은 '로우'이고, 반대의 경우 가변 저항 소자(R)에 저장된 값은 '하이'이다.
도 8에서는 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가된 경우에 대해서 도시하였으나 도 4B에 도시된 바와 같이, 도 8의 셀들(SC, RC1, RC2)의 타단에 전원전압(VDD)이 인가될 수도 있다. 도 8의 반도체 장치는 전압을 분배하여 기준전압을 생성하기 위한 구성을 포함하지 않으므로 반도체 장치의 면적을 줄이고, 전압을 분배하기 위해 필요한 소자들의 오차가 기준전압에 반영되지 않아 데이터 판별의 정확도를 높일 수 있다.
도 9는 도 8의 반도체 장치에 포함된 전압 생성부(810)의 구성도이다.
도 9에 도시된 바와 같이, 전압 생성부(810)는 제1노드(NO1)의 전류를 소싱하는 제1전류 소싱부(SO1), 제2노드(NO2)의 전류를 소싱하는 제2전류 소싱부(SO2), 제1정입력단(IN1)으로 입력되는 전압 및 제2정입력단(IN2)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹하는 제1전류 싱킹부(SI1) 및 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압에 응답하여 제2노드(NO2)로부터 전류를 싱킹하는 제2전류 싱킹부(SI2)를 포함한다. 여기서 제2노드(NO2)가 제1부입력단(IN1B) 및 제2부입력단(IN2B)에 접속된다. 전압 생성부(810)는 제1전류 싱킹부(SI1)와 제2전류 싱킹부(SI2)가 공통으로 연결된 공통노드(NOC)로부터 전류를 싱킹하는 공통 전류 싱킹부(SIC)를 포함한다.
도 9를 참조하여 전압 생성부(810)에 대해 설명한다.
제1전류 소싱부(SO1)는 제1노드(NO1)의 전압에 응답하여 제1노드(NO1)로 전류를 소싱하고, 제2전류 소싱부(SO2)는 제1노드(NO1)의 전압에 응답하여 제2노드(NO2)로 전류를 소싱한다. 제1전류 소싱부(SO1)는 소스에 전원전압(VDD)이 인가되고, 드레인이 제1노드(NO1)에 접속되고, 제1노드(NO1)의 전압을 게이트의 입력으로 하는 피모스 트랜지스터(P1)를 포함할 수 있다. 또한 제2전류 소싱부(SO2)는 소스에 전원전압(VDD)이 인가되고, 드레인이 제2노드(NO2)에 접속되고, 제1노드(NO1)의 전압을 게이트의 입력으로 하는 피모스 트랜지스터(P2)를 포함할 수 있다.
제1전류 싱킹부(SI1)는 제1정입력단(IN1)으로 입력되는 전압 및 제2정입력단(IN2)으로 입력되는 전압에 응답하여 제1노드(NO1)로부터 전류를 싱킹한다. 제1전류 싱킹부(SI1)가 제1노드(NO1)로부터 싱킹하는 전류의 양은 제1정입력단(IN1)으로 입력되는 전압 및 제2정입력단(IN2)으로 입력되는 전압의 합에 대응한다. 이러한 동작을 위해 제1전류 싱킹부(SI1)는 드레인이 제1노드(NO1)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제1정입력단(IN1)인 엔모스 트랜지스터(N1) 및 드레인이 제1노드(NO1)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제2정입력단(IN2)인 엔모스 트랜지스터(N2)를 포함할 수 있다.
제2전류 싱킹부(SI2)는 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압에 응답하여 제2노드(NO2)로부터 전류를 싱킹한다. 제2전류 싱킹부(SI2)가 제2노드(NO2)로부터 싱킹하는 전류의 양은 제1부입력단(IN1B)으로 입력되는 전압 및 제2부입력단(IN2B)으로 입력되는 전압의 합에 대응한다. 이러한 동작을 위해 제2전류 싱킹부(SI2)는 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제1부입력단(IN1B)인 엔모스 트랜지스터(N3) 및 드레인이 제2노드(NO2)에 접속되고, 소스가 공통노드(NOC)에 접속되고, 게이트의 입력이 제2부입력단(IN2B)인 엔모스 트랜지스터(N4)를 포함할 수 있다. 제2노드(NO2)의 전압은 전압 생성부(820)의 출력이 되며 제2노드(NO2)는 제1부입력단(IN1B) 및 제2부입력단(IN2B)로 접속된다.
공통 싱킹부(SIC)는 리드 동작시 인에이블되어 공통노드(NOC)로부터 기저전압(VSS)단으로 전류를 싱킹하는 전류원(IS)을 포함할 수 있다.
제2노드(NO2)로 출력되는 전압의 레벨은 제1전류 싱킹부(SI1)가 싱킹하는 전류의 양과 제2전류 싱킹부(SI2)가 싱킹하는 전류의 양에 따라 결정된다. 먼저 제2노드(NO2)로 출력되는 전압의 전압레벨이 낮아서 제1전류 싱킹부(SI1)가 싱킹하는 전류의 양이 제2전류 싱킹부(SI2)가 싱킹하는 전류의 양보다 많은 경우 제2노드(NO2)의 전압이 점점 상승한다. 반대로 제2노드(NO2)로 출력되는 전압의 전압레벨이 높아서 제1전류 싱킹부(SI1)가 싱킹하는 전류의 양이 제2전류 싱킹부(SI2)가 싱킹하는 전류의 양보다 적은 경우 제2노드(NO2)의 전압이 점점 하강한다. 제2노드(NO2)의 전압은 제1전류 싱킹부(SI1)가 싱킹하는 전류의 양과 제2전류 싱킹부(SI2)가 싱킹하는 전류의 양이 비슷해질 때까지 조절되며, 조절이 완료된 후 제2노드(NO2)로 출력되는 전압의 전압레벨은 제1정입력단(IN1)으로 입력되는 전압의 전압레벨과 제2정입력단(IN2)으로 입력되는 전압의 전압레벨의 사이의 값을 가진다. 참고로 전압 생성부(810)에서 제2노드(NO2)는 곧 출력단(OUTR)이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작방법을 설명하기 위한 순서도이다.
도 10에 도시된 바와 같이, 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자(R), 제1저항값을 갖는 제1기준 저항 소자(RA) 및 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자(RB)을 포함하는 반도체 장치의 동작방법은 가변 저항 소자(R), 제1기준 저항 소자(RA) 및 제2기준 저항 소자(RB)에 리드 전류(IR)를 흘리는 단계(리드 전류 인가 단계(S1010)라 함), 가변 저항 소자(R)의 일단의 전압에 응답하여 제1전류를 생성하고, 제1기준 저항 소자(RA)의 일단의 전압에 응답하여 제2전류를 생성하고, 제2기준 저항 소자(RB)의 일단의 전압에 응답하여 제3전류를 생성하는 단계(전류 생성 단계(S1020)라 함) 및 제1전류의 전류량과 제2전류와 제3전류의 전류량의 합을 비교한 결과를 출력하는 단계(결과 출력 단계(S1030)라 함)를 포함한다.
이하에서 도 4A 및 도 10을 참조하여 반도체 장치의 동작방법에 대해 설명한다.
리드 전류 인가 단계(S1010)에서 선택된 저장 셀(SC), 선택된 가변 저항 소자(R)에 대응하는 제1기준 셀(RC1) 및 제2기준 셀(RC2)에 동일한 리드 전류(IR)가 인가된다. 셀들(SC, RC1, RC2)에 리드 전류(IR)가 흐르면 셀들(SC, RC1, RC2)에 포함된 저항 소자(R, RA, RB)의 양단에 전압강하가 발생하여 셀들(SC, RC1, RC2)의 일단에 저항 소자(R, RA, RB)의 저항값에 대응하는 전압이 생성된다. 도 4A에 도시된 바와 같이, 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가된 경우 가변 저항 소자(R)의 저항값에 대응하는 전압은 VSS + IR * RX이고, 제1기준 저항 소자(RA)의 저항값에 대응하는 전압은 VSS + IR * RL이고, 제2기준 저항 소자(RB)의 저항값에 대응하는 전압은 VSS + IR * RH이다.
전류 생성 단계(S1020)에서는 각 저항 소자(R, RA, RB)의 저항값에 대응하는 전압에 응답하여 제1 내지 제3전류를 생성한다. 제1전류는 가변 저항 소자(R)의 저항값에 대응하는 전류량을 갖고, 제2전류는 제1기준 저항 소자(RA)의 저항값에 대응하는 전류량을 갖고, 제3전류는 제2기준 저항 소자(RB)의 저항값에 대응하는 전류량을 갖는다.
결과 출력 단계(S1030)에서는 제1전류의 전류량과 제2전류 및 제3전류의 전류량의 합을 비교한 결과에 따라 가변 저항 소자(R)에 저장된 값을 판별한다. 비교 결과에 따라 가변 저항 소자(R)에 저장된 값을 판별하는 방법은 도 4A의 설명에서 상술한 바와 동일하다.
도 10에서는 셀들(SC, RC1, RC2)의 타단에 기저전압(VSS)이 인가된 경우에 대해서 설명하였으나 도 4B에 도시된 바와 같이, 도 10의 반도체 장치의 동작방법은 셀들(SC, RC1, RC2)의 타단에 전원전압(VDD)이 인가된 반도체 장치에도 적용될 수 있다. 본 발명에 따른 반도체 장치의 동작방법을 사용하면 반도체 장치는 전압을 분배하여 기준전압을 생성하기 위한 구성을 포함하지 않으므로 반도체 장치의 면적을 줄이고, 전압을 분배하기 위해 필요한 소자들의 오차가 기준전압에 반영되지 않아 데이터 판별의 정확도를 높일 수 있다.
도 11은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 11에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 기억부(1010)의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 따른 기억부(1010)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 마이크로프로세서(1000)의 면적을 줄이면서 성능을 높일 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 12은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 12에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 캐시 메모리부(1120)의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 캐시 메모리부(1120)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 프로세서(1100)의 면적을 줄이면서 성능을 높일 수 있다.
도 12에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 13는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 13에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 주기억장치(1220)의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 따른 주기억장치(1220)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 시스템(1200)의 사이즈를 줄여 휴대성을 높이면서 성능을 높일 수 있다.
더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 보조기억장치(1230)의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 따른 보조기억장치(1230)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 시스템(1200)의 사이즈를 줄여 휴대성을 높이면서 성능을 높일 수 있다.
더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 14은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 14에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)는의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 따른 저장 장치(1310) 또는 임시 저장 장치(1340)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 데이터 저장 시스템(1300)의 사이즈를 줄여 휴대성을 높이면서 성능을 높일 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 15에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 메모리(1410)의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 따른 메모리(1410)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 메모리 시스템(1400)의 사이즈를 줄여 휴대성을 높이면서 성능을 높일 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 저장된 데이터의 값에 따라 저항값이 달라지는 가변 저항 소자, 제1저항값을 갖는 제1기준 저항 소자, 제1저항값보다 높은 제2저항값을 갖는 제2기준 저항 소자 및 제1정입력단 및 제2정입력단에 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 제1기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제2부입력단에 제2기준 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1정입력단 및 제2정입력단의 입력과 제1부입력단 및 제2부입력단의 입력을 비교한 결과를 출력하는 비교부를 포함할 수 있다. 기준전압을 생성하기 위한 구성(또는 소자)을 포함하지 않으므로 면적을 줄이면서, 소자에 의한 오차가 줄어 들어 데이터 판별의 정확도를 높일 수 있다. 이를 통해, 버퍼 메모리(1440)의 면적을 줄이면서, 동작의 정확성을 높일 수 있다. 본 실시예에 따른 버퍼 메모리(1440)는 면적을 줄이면서 동작의 정확도를 높일 수 있으므로 메모리 시스템(1400)의 사이즈를 줄여 휴대성을 높이면서 성능을 높일 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (39)

  1. 반도체 장치를 포함하는 시스템에 있어서,
    상기 반도체 장치는,
    제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 값인 제2데이터가 저장된 경우 제2저항값을 갖는 가변 저항 소자;
    상기 제1저항값을 갖는 제1기준 저항 소자;
    상기 제1저항값보다 높은 상기 제2저항값을 갖는 제2기준 저항 소자; 및
    제1정입력단 및 제2정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 상기 제1기준 저항 소자의 상기 제1저항값에 대응하는 전압을 입력받고, 제2부입력단에 상기 제2기준 저항 소자의 상기 제2저항값에 대응하는 전압을 입력받고, 상기 제1정입력단으로 입력되는 전압과 상기 제2정입력단으로 입력되는 전압의 합과 상기 제1부입력단으로 입력되는 전압과 상기 제2부입력단으로 입력되는 전압의 합을 비교한 결과를 출력하는 비교부를 포함하며,
    상기 비교부의 비교결과는 상기 가변 저항 소자에 저장된 데이터가 상기 제1데이터 및 상기 제2데이터 중 어떤 데이터인지 나타내는 시스템.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 비교부는
    상기 제1정입력단, 상기 제2정입력단, 상기 제1부입력단 및 상기 제2부입력단으로 입력되는 전압에 따라서 내부에 흐르는 전류량이 조절되고, 상기 제1정입력단으로 입력된 전압에 응답하여 흐르는 전류량 및 상기 제2정입력단으로 입력된 전압에 응답하여 흐르는 전류량의 합과 상기 제1부입력단으로 입력된 전압에 응답하여 흐르는 전류량 및 상기 제2부입력단으로 입력된 전압에 응답하여 흐르는 전류량의 합을 비교한 결과를 출력하는 시스템.
  4. 삭제
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 반도체 장치는,
    상기 가변 저항 소자에 리드 전류를 흘리는 제1전류원;
    상기 제1기준 저항 소자에 상기 리드 전류를 흘리는 제2전류원; 및
    상기 제2기준 저항 소자에 상기 리드 전류를 흘리는 제3전류원을 더 포함하는 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 가변 저항 소자의 일단은 상기 제1정입력단 및 상기 제2정입력단에 접속되고, 상기 제1기준 저항 소자의 일단은 상기 제1부입력단에 접속되고, 상기 제2기준 저항 소자의 일단은 상기 제2부입력단에 접속되고, 상기 가변 저항 소자 , 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자의 타단에는 전원전압이 인가되는 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 가변 저항 소자의 일단은 상기 제1정입력단 및 상기 제2정입력단에 접속되고, 상기 제1기준 저항 소자의 일단은 상기 제1부입력단에 접속되고, 상기 제2기준 저항 소자의 일단은 상기 제2부입력단에 접속되고, 상기 가변 저항 소자 , 상기 제1기준 저항 소자 및 상기 제2기준 저항 소자의 타단에는 기저전압이 인가되는 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 비교부는
    제1노드의 전류를 소싱하는 제1전류 소싱부;
    제2노드의 전류를 소싱하는 제2전류 소싱부;
    상기 제1정입력단으로 입력되는 전압 및 상기 제2정입력단으로 입력되는 전압에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및
    상기 제1부입력단으로 입력되는 전압 및 상기 제2부입력단으로 입력되는 전압에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부
    를 포함하는 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 시스템.
  11. 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 값인 제2데이터가 저장된 경우 제2저항값을 갖는 가변 저항 소자;
    상기 제1저항값을 갖는 제1기준 저항 소자;
    상기 제1저항값보다 높은 상기 제2저항값을 갖는 제2기준 저항 소자; 및
    정입력단에 상기 가변 저항 소자의 저항값에 대응하는 전압을 입력받고, 제1부입력단에 상기 제1기준 저항 소자의 상기 제1저항값에 대응하는 전압을 입력받고, 제2부입력단에 상기 제2기준 저항 소자의 상기 제2저항값에 대응하는 전압을 입력받고, 상기 정입력단으로 입력되는 전압과 상기 제1부입력단으로 입력되는 전압 및 상기 제2부입력단으로 입력되는 전압의 사이의 전압레벨을 갖는 전압을 비교한 결과를 출력하는 비교부를 포함하며,
    상기 비교부의 비교결과는 상기 가변 저항 소자에 저장된 데이터가 상기 제1데이터 및 상기 제2데이터 중 어떤 데이터인지 나타내는 반도체 장치.
  12. 삭제
  13. 제 11항에 있어서,
    상기 비교부는
    상기 정입력단, 상기 제1부입력단 및 상기 제2부입력단으로 입력되는 전압에 따라서 내부에 흐르는 전류량이 조절되고, 상기 정입력단으로 입력되는 전압에 응답하여 흐르는 전류량과 상기 제1부입력단으로 입력된 전압에 응답하여 흐르는 전류량 및 상기 제2부입력단으로 입력된 전압에 응답하여 흐르는 전류량의 합을 비교한 결과를 출력하는 반도체 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 비교부는
    제1노드의 전류를 소싱하는 제1전류 소싱부;
    제2노드의 전류를 소싱하는 제2전류 소싱부;
    상기 정입력단으로 입력되는 전압에 응답하여 상기 제1노드로부터 전류를 싱킹하는 제1전류 싱킹부; 및
    상기 제1부입력단으로 입력되는 전압 및 상기 제2부입력단으로 입력되는 전압에 응답하여 상기 제2노드로부터 전류를 싱킹하는 제2전류 싱킹부
    를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
  17. 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 값인 제2데이터가 저장된 경우 제2저항값을 갖는 다수의 가변 저항 소자;
    상기 제1저항값을 갖는 하나 이상의 제1기준 저항 소자;
    상기 제1저항값보다 높은 상기 제2저항값을 갖는 하나 이상의 제2기준 저항 소자;
    상기 다수의 가변 저항 소자 중 선택된 가변 저항 소자, 상기 하나 이상의 제1기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자 및 상기 하나 이상의 제2기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자에 리드 전류를 흘리는 전류원; 및
    제1정입력단 및 제2정입력단에 상기 선택된 가변 저항 소자의 일단의 전압을 입력받고, 제1부입력단에 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자의 일단의 전압을 입력받고, 제2부입력단에 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자의 일단의 전압을 입력받고, 상기 제1정입력단으로 입력되는 전압과 상기 제2정입력단으로 입력되는 전압의 합과 상기 제1부입력단으로 입력되는 전압과 상기 제2부입력단으로 입력되는 전압의 합을 비교한 결과를 출력하는 비교부를 포함하며,
    상기 비교부의 비교결과는 상기 선택된 가변 저항 소자에 저장된 데이터가 상기 제1데이터 및 상기 제2데이터 중 어떤 데이터인지 나타내는 반도체 장치.
  18. 삭제
  19. 제 17항에 있어서,
    상기 비교부는
    상기 제1정입력단, 상기 제2정입력단, 상기 제1부입력단 및 상기 제2부입력단으로 입력되는 전압에 따라서 내부에 흐르는 전류량이 조절되고, 상기 제1정입력단으로 입력된 전압에 응답하여 흐르는 전류량 및 상기 제2정입력단으로 입력된 전압에 응답하여 흐르는 전류량의 합과 상기 제1부입력단으로 입력된 전압에 응답하여 흐르는 전류량 및 상기 제2부입력단으로 입력된 전압에 응답하여 흐르는 전류량의 합을 비교한 결과를 출력하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 다수의 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
  21. 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 값인 제2데이터가 저장된 경우 제2저항값을 갖는 다수의 가변 저항 소자;
    상기 제1저항값을 갖는 하나 이상의 제1기준 저항 소자;
    상기 제1저항값보다 높은 상기 제2저항값을 갖는 하나 이상의 제2기준 저항 소자;
    상기 다수의 가변 저항 소자 중 선택된 가변 저항 소자, 상기 하나 이상의 제1기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자 및 상기 하나 이상의 제2기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자에 리드 전류를 흘리는 전류원; 및
    정입력단에 상기 선택된 가변 저항 소자의 일단의 전압을 입력받고, 제1부입력단에 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자의 일단의 전압을 입력받고, 제2부입력단에 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자의 일단의 전압을 입력받고, 상기 정입력단으로 입력되는 전압과 상기 제1부입력단으로 입력되는 전압 및 상기 제2부입력단으로 입력되는 전압의 사이의 전압레벨을 갖는 전압을 비교한 결과를 출력하는 비교부를 포함하며,
    상기 비교부의 비교결과는 상기 선택된 가변 저항 소자에 저장된 데이터가 상기 제1데이터 및 상기 제2데이터 중 어떤 데이터인지 나타내는 반도체 장치.
  22. 삭제
  23. 제 21항에 있어서,
    상기 비교부는
    상기 정입력단, 상기 제1부입력단 및 상기 제2부입력단으로 입력되는 전압에 따라서 내부에 흐르는 전류량이 조절되고, 상기 정입력단으로 입력되는 전압에 응답하여 흐르는 전류량과 상기 제1부입력단으로 입력된 전압에 응답하여 흐르는 전류량 및 상기 제2부입력단으로 입력된 전압에 응답하여 흐르는 전류량의 합을 비교한 결과를 출력하는 반도체 장치.
  24. 삭제
  25. 삭제
  26. 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 값인 제2데이터가 저장된 경우 제2저항값을 갖는 가변 저항 소자;
    상기 제1저항값을 갖는 제1기준 저항 소자;
    상기 제1저항값보다 높은 상기 제2저항값을 갖는 제2기준 저항 소자;
    제1정입력단으로 상기 제1기준 저항 소자의 상기 제1저항값에 대응하는 전압을 입력받고, 제2정입력단으로 상기 제2기준 저항 소자의 상기 제2저항값에 대응하는 전압을 입력받고, 제1부입력단 및 제2부입력단을 출력단과 접속하고, 상기 제1정입력단의 입력과 상기 제2정입력단의 입력의 사이의 전압레벨을 갖는 전압을 상기 출력단으로 출력하는 전압 생성부; 및
    상기 가변 저항 소자의 저항값에 대응하는 전압과 상기 전압 생성부의 출력단으로 출력된 전압을 비교한 결과를 출력하는 비교부를 포함하며,
    상기 비교부의 비교결과는 상기 가변 저항 소자에 저장된 데이터가 상기 제1데이터 및 상기 제2데이터 중 어떤 데이터인지 나타내는 반도체 장치.
  27. 삭제
  28. 삭제
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 값인 제2데이터가 저장된 경우 제2저항값을 갖는 다수의 가변 저항 소자;
    상기 제1저항값을 갖는 하나 이상의 제1기준 저항 소자;
    상기 제1저항값보다 높은 상기 제2저항값을 갖는 하나 이상의 제2기준 저항 소자;
    상기 다수의 가변 저항 소자 중 선택된 가변 저항 소자, 상기 하나 이상의 제1기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자 및 상기 하나 이상의 제2기준 저항 소자 중 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자에 리드 전류를 흘리는 전류원;
    제1정입력단으로 상기 선택된 가변 저항 소자에 대응하는 제1기준 저항 소자의 일단의 전압을 입력받고, 제2정입력단으로 상기 선택된 가변 저항 소자에 대응하는 제2기준 저항 소자의 일단의 전압을 입력받고, 제1부입력단 및 제2부입력단을 출력단과 접속하고, 상기 제1정입력단의 입력과 상기 제2정입력단의 입력의 사이의 전압레벨을 갖는 전압을 상기 출력단으로 출력하는 전압 생성부; 및
    상기 가변 저항 소자의 저항값에 대응하는 전압과 상기 전압 생성부의 출력단으로 출력된 전압을 비교한 결과를 출력하는 비교부를 포함하며,
    상기 비교부의 비교결과는 상기 선택된 가변 저항 소자에 저장된 데이터가 상기 제1데이터 및 상기 제2데이터 중 어떤 데이터인지 나타내는 반도체 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 더 포함하고,
    상기 기억부는 상기 반도체 장치를 포함하는 시스템.
  31. 삭제
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 더 포함하고,
    상기 캐시 메모리부는 상기 반도체 장치를 포함하는 시스템.
  33. 삭제
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 더 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 상기 반도체 장치를 포함하는 시스템.
  35. 삭제
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 더 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은 상기 반도체 장치를 포함하는 시스템.
  37. 삭제
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 더 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 상기 반도체 장치를 포함하는 시스템.
  39. 삭제
KR1020130022184A 2013-02-28 2013-02-28 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 KR102115427B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130022184A KR102115427B1 (ko) 2013-02-28 2013-02-28 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US14/058,079 US9437271B2 (en) 2013-02-28 2013-10-18 Electronic devices having semiconductor magnetic memory units
US15/256,694 US10255974B2 (en) 2013-02-28 2016-09-05 Electronic devices having semiconductor magnetic memory units

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130022184A KR102115427B1 (ko) 2013-02-28 2013-02-28 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20140108802A KR20140108802A (ko) 2014-09-15
KR102115427B1 true KR102115427B1 (ko) 2020-05-28

Family

ID=51389437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130022184A KR102115427B1 (ko) 2013-02-28 2013-02-28 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법

Country Status (2)

Country Link
US (2) US9437271B2 (ko)
KR (1) KR102115427B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
US10665282B2 (en) * 2015-05-15 2020-05-26 Tohoku University Memory circuit provided with variable-resistance element
KR102446713B1 (ko) * 2016-02-15 2022-09-27 에스케이하이닉스 주식회사 전자 장치
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
US11139024B2 (en) * 2017-03-01 2021-10-05 Nanobridge Semiconductor, Inc. Semiconductor device
EP3382712B1 (en) * 2017-03-31 2020-11-04 Nxp B.V. Memory system
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
KR20200075519A (ko) * 2018-12-18 2020-06-26 현대자동차주식회사 3차원 적층 메모리의 이중화 방법 및 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090046496A1 (en) * 2006-06-16 2009-02-19 Yoshikazu Katoh Nonvolatile memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973955A (en) * 1998-02-02 1999-10-26 Motorola, Inc. Comparison circuit utilizing a differential amplifier
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
JP4231502B2 (ja) * 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
JP4745395B2 (ja) * 2006-11-17 2011-08-10 パナソニック株式会社 抵抗変化型記憶装置
US8154903B2 (en) 2009-06-17 2012-04-10 Qualcomm Incorporated Split path sensing circuit
JP5214693B2 (ja) * 2010-09-21 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8811061B2 (en) * 2010-09-27 2014-08-19 Panasonic Corporation Memory device, semiconductor storage device, method for manufacturing memory device, and reading method for semiconductor storage device
JP4972238B2 (ja) * 2010-09-28 2012-07-11 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8787068B2 (en) * 2011-04-07 2014-07-22 Elpida Memory, Inc. Semiconductor device
US8953363B2 (en) * 2011-07-21 2015-02-10 Panasonic Intellectural Property Management Co., Ltd. Nonvolatile semiconductor memory device and read method for the same
US8699261B2 (en) * 2011-08-02 2014-04-15 Panasonic Corporation Variable resistance nonvolatile memory device and driving method thereof
JP5642649B2 (ja) * 2011-10-07 2014-12-17 シャープ株式会社 半導体記憶装置及び半導体装置
US8792268B2 (en) * 2011-11-22 2014-07-29 Panasonic Corporation Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device
JP5271460B1 (ja) * 2011-11-29 2013-08-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその書き込み方法
JP2013197420A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 抵抗変化メモリ素子
JP5763004B2 (ja) * 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090046496A1 (en) * 2006-06-16 2009-02-19 Yoshikazu Katoh Nonvolatile memory device

Also Published As

Publication number Publication date
US10255974B2 (en) 2019-04-09
KR20140108802A (ko) 2014-09-15
US20170069374A1 (en) 2017-03-09
US9437271B2 (en) 2016-09-06
US20140244930A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
KR102115427B1 (ko) 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US10403345B2 (en) Electronic device
US10861540B2 (en) Electronic device with semiconductor memory having increased read margin
KR102003861B1 (ko) 반도체 장치, 프로세서 및 시스템
US9153318B2 (en) Semiconductor device, and microprocessor, processor, system, data storage system and memory system including the semiconductor device for generating current supplied to write path
US9721635B2 (en) Electronic device having semiconductor memory comprising variable resistance elements for storing data
US9378819B2 (en) Electronic device and method for operating the same
US9865345B2 (en) Electronic device including a semiconductor memory having memory arrays with variable resistance storage elements and a bias voltage generator arranged between the arrays
KR102114875B1 (ko) 반도체 장치, 프로세서, 시스템 및 반도체 장치를 포함하는 테스트 시스템
US9384828B2 (en) Electronic device and method for operating the same
US9373394B2 (en) Reference column of semiconductor memory, and electronic device including the same
US20160314835A1 (en) Electronic device and method for operating electronic device
US9263114B2 (en) Electronic device
US20170117045A1 (en) Electronic device
KR102431206B1 (ko) 전자 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right