KR102003861B1 - 반도체 장치, 프로세서 및 시스템 - Google Patents

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Abstract

반도체 장치는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함한다.

Description

반도체 장치, 프로세서 및 시스템{SEMICONDUCTOR DEVICE, PROCESSOR AND SYSTEM}
본 발명은 리드 동작 및 라이트 동작의 정확도를 높인 반도체 장치, 프로세서 및 시스템에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 저장 셀의 데이터를 리드하거나 저장 셀에 데이터를 라이트할 때 저장 셀을 통해 흐르는 전류의 경로가 저장 셀의 위치에 관계없이 일정하도록 하여 반도체 장치에 포함된 기생성분이 반도체 장치의 리드 또는 라이트 동작 미치는 영향을 줄인 반도체 장치, 프로세서 및 시스템을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 저장 셀, 상기 다수의 저장 셀의 일단에 연결된 제1라인 및 상기 다수의 저장 셀의 타단에 연결된 제2라인을 포함하는 제1 내지 제N셀 어레이; 상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 제1라인의 일단과 전기적으로 연결되는 제1글로벌 라인; 상기 선택된 셀 어레이의 상기 제2라인의 일단과 전기적으로 연결되는 제2글로벌 라인; 상기 제1글로벌 라인의 일단 - 상기 제1글로벌 라인의 일단은 상기 제1셀 어레이의 일측 방향임 - 에 연결되며 상기 제1글로벌 라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2글로벌 라인의 일단 - 상기 제2글로벌 라인의 일단은 상기 제N셀 어레이의 타측 방향임 - 에 연결되며 상기 제2글로벌 라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 및 상기 다수의 저장 셀의 타단에 연결된 제2라인을 포함할 수 있고, 리드/라이트 동작시 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 과 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 사이에 전류를 흘린다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 저장 셀, 상기 다수의 저장 셀의 일단에 연결된 제1라인 및 상기 다수의 저장 셀의 타단에 연결된 제2라인을 포함하는 제1 내지 제N셀 어레이; 상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 제1라인의 일단과 전기적으로 연결되는 제1글로벌 라인; 및 상기 선택된 셀 어레이의 상기 제2라인의 일단과 전기적으로 연결되는 제2글로벌 라인를 포함할 수 있고, 리드/라이트 동작시 상기 제1글로벌 라인의 일단 - 상기 제1글로벌 라인의 일단은 상기 제1셀 어레이의 일측 방향임 - 과 상기 제2글로벌 라인의 일단 - 상기 제2글로벌 라인의 일단은 상기 제N셀 어레이의 타측 방향임 - 사이에 전류를 흘린다.
본 발명의 일실시예에 따른 마이크로프로세서는 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함할 수 있고, 상기 기억부는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 발명의 일실시예에 따른 프로세서는 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함할 수 있고, 상기 캐시 메모리부는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 발명의 일실시예에 따른 시스템은 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함할 수 있고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 발명의 일실시예에 따른 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 저장 장치, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다.
본 기술은 저장 셀의 데이터를 리드하거나 저장 셀에 데이터를 라이트할 때 저장 셀을 통해 흐르는 전류의 경로가 저장 셀의 위치에 관계없이 일정하다.
따라서 저장 셀의 위치에 관계없이 저장 셀을 통해 흐르는 전류에 기생성분이 영향을 미치는 정도가 동일하여 반도체 장치의 리드 동작 및 라이트 동작시 기생성분에 의해 오류가 발생할 가능성을 줄일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)의 일 실시예,
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 반도체 장치의 구성도,
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 5는 도 4의 반도체 장치의 효과를 설명하기 위한 도면,
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도,
도 7은 도 6의 반도체 장치의 효과를 설명하기 위한 도면,
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도,
도 9은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도,
도 10는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도,
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도,
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al2O3 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)의 일 실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부전극으로서의 제 1 전극층과 하부전극으로서의 제2전극층, 한 쌍의 자성층인 제1자성층과 제2자성층 및 한 쌍의 자성층 사이에 형성되는 터널 베리어층을 포함한다.
여기에서, 제1자성층은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(R)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(R)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(R)를 선택하기 위해 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 일단(A)으로부터 타단(B) 방향 즉, 도 1에서 자기 터널 접합 소자(100)의 상부전극인 제1전극층으로부터 하부전극인 제2전극층으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층의 방향과 고정 자성층인 제2자성층의 자화 방향이 평행(Parallel)하게 되면서, 가변 저항 소자(R)가 저저항 상태가 되며, 가변 저항 소자(R)가 저저항 상태일 때 가변 저항 소자(R)에 '로우' 데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(R)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 타단(B)으로부터 일단(A) 방향 즉, 제2전극층으로부터 제1전극층으로 전류가 흐르게 되면(화살표 방향), 도 1에서 자기 터널 접합 소자(100)에서 제1자성층의 방향과 제2자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 가변 저항 소자(R)가 고저항 상태를 갖게 되고, 가변 저항 소자(R)가 고저항 상태일 때 가변 저항 소자(R)에 '하이' 데이터가 저장된 것으로 정의된다.
도 3은 반도체 장치의 구성도이다.
도 3에 도시된 바와 같이, 반도체 장치는 다수의 저장 셀(SC)을 포함하는 셀 어레이(CA), 제1라인(L1), 제2라인(L2), 제1드라이버(DRV1), 제2드라이버(DRV2), 기준 반도체 장치 셀(RC) 및 비교부(COMP)를 포함한다.
제1라인(L1)은 다수의 저장 셀(SC)의 일단에 연결되고, 제2라인(L2)는 다수의 저장 셀(SC)의 타단에 연결되고, 제1드라이버(DRV1)는 제1라인(L1)의 일단(A, 셀 어레이(CA)의 일측 방향임)에 연결되고, 제2드라이버(DRV2)는 제2라인(L2)의 일단(B, 셀 어레이(CA)의 일측 방향임)에 연결된다. 다수의 저장 셀(SC)은 각각 선택 트랜지스터(ST) 및 가변 저항 소자(R)를 포함한다. 다수의 저장 셀(SC)은 다수의 워드라인(WL0 - WLN)에 대응하며 워드라인은 자신에게 대응하는 저장 셀(SC)에 포함된 선택 트랜지스터(ST)에 연결된다.
이하에서는 반도체 장치의 리드 동작의 예를 들어 종래의 반도체 장치의 문제점에 대해 설명한다.
반도체 장치는 리드 동작시 어드레스(address)에 응답하여 다수의 워드라인(WL0 - WLN) 중 하나의 워드라인을 활성한다. 활성화된 워드라인에 연결된 선택 트랜지스터(ST)가 턴온되며, 따라서 활성화된 워드라인에 대응하는 저장 셀(SC)은 전류를 흘릴 수 있게 된다. 제1드라이버(DRV1)는 제1라인(L1)의 일단(A)에 소스전압(VSO)을 인가하고, 제2드라이버(DRV2)는 제2라인(L2)의 일단(B)에 싱크전압(VSI)을 인가한다. 제1라인(L1) 및 제2라인(L2)에 전압(VDD, VSS)을 인가하면 소스전압(VSO)이 인가된 제1라인(L1)의 일단(A)으로부터 선택된 저장 셀(SC)을 거쳐 싱크전압(VSI)이 인가된 제2라인(L2)의 일단(B)으로 리드 전류(IR)가 흐른다. 또한 기준 반도체 장치 셀(RC)의 양단에도 각각 소스전압(VSO) 및 싱크전압(VSI)이 인가되어 기준 전류(IREF)가 흐른다. 리드 전류의 크기는 저장 셀(SC)에 저장된 값(즉, 반도체 장치 셀의 저항값)에 따라 달라지며 비교부(COMP)는 리드 전류(IR) 및 기준전류(IREF)의 값을 비교한 결과를 출력노드(OUT)로 출력하며 이러한 비교결과는 저장 셀(SC)에 저장된 값에 대응한다.
그런데 제1라인(L1) 및 제2라인(L2)에는 기생성분(기생저항 등)이 존재하고, 따라서 저장 셀(SC)의 저항값뿐만 아니라 리드 전류(IR)의 경로에 따라서 리드 전류(IR)의 크기가 달라진다. 이로 인해 선택된 저장 셀(SC)의 위치가 달라지는 경우 저장 셀(SC)에 저장된 값이 같더라도 생성된 리드 전류(IR)의 크기가 달라진다. 예를 들어 'WLN'가 활성화된 경우 리드 전류의 경로(IRN)는 도 3에 도시된 바와 같이 매우 길어 라인(L1, L2)의 기생성분의 영향도 커진다. 반면에 'WL0'이 활성화된 경우 리드 전류의 경로(IR0)는 도 3에 도시된 바와 같이 매우 짧아 라인(L1, L2)의 기생성분의 영향도 작아진다. 따라서 'WL0'에 대응하는 저장 셀(SC)과 'WLN'에 대응하는 저장 셀(SC)에 저장된 값이 같아도 리드 전류는 다를 수 밖에 없고 이로 인해 리드 동작의 마진이 줄어들어 리드 동작시 오류가 발생할 가능성이 커진다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 4에 도시된 바와 같이 반도체 장치는 다수의 저장 셀(SC)을 포함하는 셀 어레이(410), 다수의 저장 셀(SC)의 일단에 연결된 제1라인(L1), 다수의 저장 셀(SC)의 타단에 연결된 제2라인(L2), 제1라인(L1)의 일단 - 제1라인(L1)의 일단은 셀 어레이의 일측 방향(D1)임 - 에 연결되며 제1라인(L1)의 일단에 소스전압(VSO) 또는 싱크전압(VSI)을 인가하는 제1드라이버(420) 및 제2라인(L2)의 일단 - 제2라인(L2)의 일단은 셀 어레이(410)의 타측 방향(D2)임 - 에 연결되며 제2라인(L2)의 일단에 소스전압(VSO) 또는 싱크전압(VSI)을 인가하는 제2드라이버(430)를 포함한다. 또한 반도체 장치는 기준 저항값을 가지는 기준 셀(RC), 제1라인(L1) 및 제2라인(L2) 중 하나에 제1입력단(IN1)이 연결되고, 기준 셀(RC)에 제2입력단(IN2)이 연결되고, 리드 동작시 다수의 저장 셀(SC) 중 선택된 반도체 장치 셀의 저항값과 기준 저항값을 비교한 결과를 출력하는 비교부(440)를 더 포함한다.
도 4를 참조하여 반도체 장치에 대해 설명한다.
셀 어레이(410)는 제1라인(L1) 및 제2라인(L2) 사이에 연결된 다수의 저장 셀(SC)을 포함한다. 제1라인(L1)은 비트라인(bit line)이고, 제2라인(L2)은 소스라인(source line)일 수 있다. 각각의 저장 셀(SC)은 저장된 데이터의 값에 따라 저항값이 변하는 가변 저항 소자(R) 및 선택 트랜지스터(ST)를 포함한다. 가변 저항 소자(R)는 저장 셀(SC)에 제1데이터(로우)가 저장된 경우 제1저항값을 가지고(저저항 상태), 제2데이터(하이)가 저장된 경우 제1저항값보다 높은 제2저항값을 가질 수 있다(고저항 상태). 선택 트랜지스터(ST)에 연결된 워드라인이 활성화되면 선택 트랜지스터(ST)가 턴온되어 저장 셀(SC)의 양단으로 전류가 흐를 수 있게 된다.
제1드라이버(420)는 셀 어레이(410)의 일측 방향(D1)에 위치한 제1라인의 일단(A)에 연결되며 제1라인의 일단(A)에 소스전압(VSO) 또는 싱크전압(VSI)을 인가한다. 보다 자세히 살펴보면 제1드라이버(420)는 리드 동작시 제1라인의 일단(A)에 소스전압(VSO) 및 싱크전압(VSI) 중 하나의 전압을 인가한다. 도 4에는 제1드라이버(420)가 리드 동작시 제1라인의 일단(A)에 소스전압(VSO)을 인가하는 경우에 대해서 도시하였으나 싱크전압(VSI)을 인가하도록 설계될 수도 있다.
또한 제1드라이버(420)는 라이트 동작시 제1라인의 일단(A)에 선택된 반도체 장치 셀에 라이트할 데이터의 값에 따라 소스전압(VSO) 및 싱크전압(VSI) 중 하나의 전압을 인가한다. 도 4에는 제1드라이버(420)가 라이트 동작시 선택된 저장 셀(SC)에 제1데이터를 저장하는 경우 제1라인의 일단(A)에 소스전압(VSO)을 인가하고, 선택된 저장 셀(SC)에 제2데이터를 저장하는 경우 제1라인의 일단(A)에 싱크전압(VSI)을 인가하는 경우에 대해서 도시하였으나 저장되는 데이터의 값에 따라 위와 반대로 전압이 인가되도록 설계될 수 있다.
이러한 동작을 위해서 제1드라이버(420)는 일단에 소스전압(VSO)이 인가되고 타단이 제1라인의 일단(A)에 연결되며 리드 동작시 턴온되어 소스전압(VSO)을 제1라인의 일단(A)에 인가하는 제1트랜지스터(T1), 일단에 소스전압(VSO)이 인가되고 타단이 제1라인의 일단(A)에 연결되며 선택된 저장 셀(SC)에 제1데이터를 라이트 하는 경우 턴온되어 소스전압(VSO)을 제1라인의 일단(A)에 인가하는 제2트랜지스터(T2) 및 일단에 싱크전압(VSI)이 인가되고 타단이 제1라인의 일단(A)에 연결되며 선택된 저장 셀(SC)에 제2데이터를 라이트 하는 경우 턴온되어 싱크전압(VSI)을 제1라인의 일단(A)에 인가하는 제3트랜지스터(T3)를 포함한다.
제2드라이버(430)는 셀 어레이(410)의 타측 방향(D2)에 위치한 제2라인의 일단(B)에 연결되며 제2라인의 일단(B)에 소스전압(VSO) 또는 싱크전압(VSI)을 중 제1라인의 일단(A)에 인가되지 않은 전압을 인가한다. 보다 자세히 살펴보면 제2드라이버(430)는 리드 동작시 제2라인의 일단(B)에 소스전압(VSO) 및 싱크전압(VSI) 제1라인의 일단(A)에 인가되지 않은 전압을 인가한다. 도 4에는 제2드라이버(430)가 리드 동작시 제2라인의 일단(B)에 싱크전압(VSI)을 인가하는 경우에 대해서 도시하였으나 소스전압(VSO)을 인가하도록 설계될 수도 있다.
또한 제2드라이버(420)는 라이트 동작시 제2라인의 일단(B)에 선택된 반도체 장치 셀에 라이트할 데이터의 값에 소스전압(VSO) 및 싱크전압(VSI) 중 제1라인의 일단(A)에 인가되지 않은 전압을 인가한다. 도 4에는 제2드라이버(430)가 라이트 동작시 선택된 저장 셀(SC)에 제1데이터를 저장하는 경우 제2라인의 일단(B)에 싱크전압(VSI)을 인가하고, 선택된 저장 셀(SC)에 제2데이터를 저장하는 경우 제2라인의 일단(B)에 소스전압(VSO)을 인가하는 경우에 대해서 도시하였으나 저장되는 데이터의 값에 따라 위와 반대로 전압이 인가되도록 설계될 수 있다.
이러한 동작을 위해서 제2드라이버(430)는 일단에 싱크전압(VSI)이 인가되고 타단이 제2라인의 일단(B)에 연결되며 리드 동작시 턴온되어 싱크전압(VSI)을 제2라인의 일단(B)에 인가하는 제4트랜지스터(T4), 일단에 싱크전압(VSI)이 인가되고타단이 제2라인의 일단(B)에 연결되며 선택된 저장 셀(SC)에 제1데이터를 라이트 하는 경우 턴온되어 싱크전압(VSO)을 제2라인의 일단(B)에 인가하는 제5트랜지스터(T5) 및 일단에 소스전압(VSO)이 인가되고 타단이 제2라인의 일단(B)에 연결되며 선택된 저장 셀(SC)에 제2데이터를 라이트 하는 경우 턴온되어 소스전압(VSO)을 제2라인의 일단(B)에 인가하는 제6트랜지스터(T6)를 포함한다.
기준 셀(RC)은 리드 동작시 선택된 저장 셀(SC)의 저항값을 판별하기 위해 기준 저항값을 가진다. 기준 저항값은 제1저항값보다 높고 제2저항값보다 낮은 값을 가진다. 따라서 제1데이터가 저장된 저장 셀(SC)의 저항값은 기준 저항값보다 작고, 제2데이터가 저장된 저장 셀(SC)의 저항값은 기준 저항값보다 크다. 기준 셀(RC)은 기준 저항값을 가지는 기준 저항 소자(R)와 리드 동작시 턴온되는 트랜지스터(T)를 포함한다.
비교부(440)는 리드 동작시 선택된 저장 셀(SC)의 저항값과 기준 셀(RC)의 저항값을 비교한 결과를 출력한다. 이러한 동작을 위해 비교부(440)의 제1입력단(IN1)은 제1라인(L1) 및 제2라인(L2) 중 하나에 연결되고, 제2입력단(IN2)은 기준 셀(RC)에 연결된다. 도 4에는 비교부(440)의 제1입력단(IN1)이 제1라인의 일단(A)에 연결된 경우에 대해서 도시하였다.
보다 자세히 살펴보면 리드 동작시 비교부(440)의 제1입력단(IN1)과 제1라인의 일단(A)이 전기적으로 연결되고, 제2입력단(IN2)과 기준 셀(RC)의 일단이 전기적으로 연결된다. 비교부(440)는 제1라인의 일단(A)으로부터 선택된 저장 셀(SC)을 통해 제2라인의 일단(B)으로 흐르는 전류와 기준 셀(RC)을 통해 흐르는 전류를 각각 제1입력단(IN1)과 제2입력단(IN2)을 통해 입력받아 비교한다. 비교부(440)는 제1입력단(IN1)과 제2입력단(IN2)에 흐르는 전류의 크기를 비교한 결과를 출력한다. 선택된 저장 셀(SC)의 저항값이 작을수록 제1입력단(IN1)에 흐르는 전류는 커지고, 저항값이 작을수록 제1입력단(IN2)에 흐르는 전류는 작아지고, 제2입력단(IN2)에 흐르는 전류는 일정한 값을 가진다. 따라서 제1입력단(IN1)과 제2입력단(IN2)에 흐르는 전류의 크기를 비교한 결과는 선택된 저장 셀(SC)과 기준 셀(RC)의 저항값을 비교한 결과에 대응한다.
예를 들어 제1입력단(IN1)에 흐르는 전류의 크기가 제2입력단(IN2)에 흐르는 전류의 크기보다 큰 경우 선택된 저장 셀(SC)에 저장된 데이터는 제1데이터이고, 제1입력단(IN1)에 흐르는 전류의 크기가 제2입력단(IN2)에 흐르는 전류의 크기보다 작은 경우 선택된 저장 셀(SC)에 저장된 데이터는 제2데이터일 수 있다.
라이트 제어부(450)는 라이트 동작시 선택된 저장 셀(SC)에 라이트할 데이터의 값에 따라 제1드라이버(420) 및 제2드라이버(430)를 제어한다. 선택된 저장 셀(SC)에 제1데이터를 라이트하는 경우 제1드라이버(420)가 소스전압(VSO)을 제1라인의 일단(A)에 인가하고, 제2드라이버(430)가 싱크전압(VSI)을 제2라인의 일단(B)에 인가하도록 한다. 또한 선택된 저장 셀(SC)에 제2데이터를 라이트하는 경우 제1드라이버(420)가 싱크전압(VSI)을 제1라인의 일단(A)에 인가하고, 제2드라이버(430)가 소스전압(VSO)을 제2라인의 일단(B)에 인가하도록 한다.
데이터 전달부(460)는 리드 동작시 선택신호(YI)가 활성화되면 비교부(440)의 출력을 입출력라인(IO)으로 전달하고, 라이트 동작시 선택신호(YI)가 활성화되면 입출력라인(IO)의 데이터를 라이트 제어부(450)로 전달한다. 리드 동작시 비교부(440)의 출력은 선택된 저장 셀(SC)에서 리드된 데이터에 대응하고, 라이트 동작시 라이트 제어부(450)로 전달된 데이터는 선택된 저장 셀(SC)에 라이트할 데이터에 대응한다. 데이터 전달부(460)는 선택신호(YI)에 따라 온/오프되는 패스게이트(PA)를 포함할 수 있다. 도 4에는 1개의 셀 어레이(410)만을 도시하였지만 반도체 장치는 다수의 셀 어레이(410)를 포함할 수 있으며 다수의 셀 어레이 중 하나의 셀 어레이를 선택하기 위해 어드레스(address)를 입력받아 다수의 셀 어레이에 각각 대응하는 다수의 선택신호(YI) 중 하나의 선택신호(YI)를 활성화할 수 있다.
반도체 장치에서 전류는 소스전압(VSO)은 싱크전압(VSI)보다 전압레벨이 높은 전압이며 따라서 소스전압(VSO)이 인가된 노드로부터 싱크전압(VSI)이 인가된 노드로 흐른다. 예를 들어 제1드라이버(420)가 제1라인의 일단(A)에 소스전압(VSO)을 인가하고 제2드라이버(430)가 제2라인의 일단(B)에 싱크전압(VSI)을 인가한 경우 다수의 저장 셀(SC) 중 선택된 저장 셀(SC)을 통해 제1라인의 일단(A)으로부터 제2라인의 일단(B)으로 전류가 흐른다. 또한 제1드라이버(420)가 제1라인의 일단(A)에 싱크전압(VSI)을 인가하고 제2드라이버(430)가 제2라인의 일단(B)에 소스전압(VSO)을 인가한 경우 다수의 저장 셀(SC) 중 선택된 저장 셀(SC)을 통해 제2라인의 일단(B)으로부터 제1라인의 일단(A)으로 전류가 흐른다. 소스전압(VSO)은 반도체 장치에서 전원으로 사용하는 전원전압(VDD)이고, 싱크전압(VSI)은 접지전압(GND)일 수 있다.
이하에서는 상술한 내용을 바탕으로 반도체 장치의 리드 동작 및 라이트 동작에 대해 설명한다.
(1) 반도체 장치가 리드 동작을 하는 경우
반도체 장치가 리드 동작을 수행하는 경우 리드 인에이블 신호(RDEN)가 활성화되고, 라이트 인에이블 신호(WTEN)는 비활성화된다. 리드 인에이블 신호(RDEN)에 응답하여 제1트랜지스터(T1) 및 제4트랜지스터(T4)가 턴온된다. 따라서 제1라인의 일단(A)에 소스전압(VSO)이 인가되고, 제2라인의 일단(B)에 싱크전압(VSI)이 인가된다. 라이트 제어부(450)는 라이트 인에이블 신호(WTEN)가 비활성화된 경우 제1라이트 신호(WTEN1) 및 제2라이트 신호(WTEN2)를 모두 비활성화한다. 제1라이트 신호(WTEN1) 및 제2라이트 신호(WTEN2)가 모두 비활성화되므로 제2트랜지스터(T2), 제3트랜지스터(T3), 제5트랜지스터(T5), 제6트랜지스터(T6)는 모두 턴오프된다.
또한 다수의 워드라인(WL0 - WLN) 중 반도체 장치로 입력된 어드레스(address)에 대응하는 워드라인이 활성화되고, 다수의 저장 셀(SC) 중 활성화된 워드라인에 대응하는 저장 셀(SC)이 선택된다. 선택된 저장 셀(SC)은 전류를 흘릴 수 있게 되므로 제1라인의 일단(A)으로부터 선택된 저장 셀(SC)을 통해 제2라인의 일단(B)으로 전류가 흐른다. 또한 리드 인에이블 신호(RDEN)에 응답하여 기준 셀(RC)의 트랜지스터(T)가 턴온되어, 기준 셀(RC)에 전류가 흐른다.
비교부(440)는 리드 인에이블 신호(RDEN)가 활성화되면 제1입력단(IN1)으로 흐르는 전류와 제2입력단(IN2)으로 흐르는 전류를 비교한 결과를 출력노드(OUT)로 출력한다. 도 4에 도시된 셀 어레이(410)가 선택된 경우 선택신호(YI)가 활성화되므로 비교부(440)의 출력이 입출력라인(IO)으로 전달된다.
(2) 반도체 장치가 라이트 동작을 하는 경우
반도체 장치가 라이트 동작을 수행하는 경우 라이트 인에이블 신호(WTEN)가 활성화되고, 리드 인에이블 신호(RDEN)는 비활성화된다. 도 4에 도시된 셀 어레이(410)가 선택된 경우 선택신호(YI)가 활성화되므로 입출력라인(IO)의 데이터가 라이트 제어부(450)로 전달된다. 라이트 제어부(450)는 라이트 인에이블 신호(WTEN) 및 입출력라인(IO)으로부터 전달된 데이터에 응답하여 제1라이트 신호(WTEN1) 및 제2라이트 신호(WTEN2) 중 하나를 활성화한다. 제1라이트 신호(WTEN1)는 선택된 저장 셀(SC)에 제1데이터를 라이트하는 경우 활성화되는 신호이고, 제2라이트 신호(WTEN2)는 선택된 저장 셀(SC)에 제2데이터를 라이트하는 경우 활성화되는 신호이다.
보다 자세히 살펴보면 라이트 제어부(450)는 라이트 인에이블 신호(WTEN)가 활성화된 경우, 입출력라인(IO)으로부터 전달된 데이터가 제1데이터이면 제1라이트 신호(WTEN1)를 활성화하고, 입출력라인(IO)으로부터 전달된 데이터가 제2데이터이면 제2라이트 신호(WTEN2)를 활성화한다. 이때 리드 동작과 동일하게 활성화된 워드라인에 대응하는 저장 셀(SC)이 선택된다
제1라이트 신호(WTEN1)가 활성화된 경우 제2트랜지스터(T2) 및 제5트랜지스터(T5)가 턴온된다. 따라서 제1라인의 일단(A)으로부터 선택된 저장 셀(SC)을 통해 제2라인의 일단(B)으로 전류가 흐른다. 이때 흐르는 전류에 의해 선택된 저장 셀(SC)에 제1데이터가 라이트된다.
제2라이트 신호(WTEN2)가 활성화된 경우 제3트랜지스터(T3) 및 제6트랜지스터(T6)가 턴온된다. 따라서 제2라인의 일단(B)으로부터 선택된 저장 셀(SC)을 통해 제1라인의 일단(A)으로 전류가 흐른다. 이때 흐르는 전류에 의해 선택된 저장 셀(SC)에 제2데이터가 라이트된다.
참고로 도 4에서 셀 어레이(410)의 일측 방향(D1)은 셀 어레이(410)의 상단을 나타내고, 셀 어레이(410)의 타측 방향(D2)은 셀 어레이(410)의 하단을 나타낸다. 설계에 따라 제1드라이버(420)가 셀 어레이(410)의 하단에 배치되고, 제2드라이버(430)가 셀 어레이(410)의 상단에 배치될 수도 있다. 도 4의 반도체 장치에서 제1드라이버(D1) 및 제2드라이버(D2)는 셀 어레이(410)를 기준으로 반대 방향에 배치된다. 따라서 선택된 저장 셀(SC)의 리드 또는 라이트를 위한 전류는 항상 셀 어레이(410)의 하단과 상단을 가로질러 흐르게 된다.
도 5는 도 4의 반도체 장치의 효과를 설명하기 위한 도면이다.
도 5에서는 다수의 저장 셀(SC) 중 워드라인(WLO)에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트 하는 경우와 다수의 저장 셀(SC) 중 워드라인(WLN)에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트 하는 경우의 예를 들어 도 4의 반도체 장치의 효과에 대해 설명한다.
먼저 WL0에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트하는 경우 제1드라이버(420) 및 제2드라이버(430)에 의해 흐르는 전류의 경로는 제1라인의 일단(A), WL0에 대응하는 저장 셀(SC) 및 제2라인의 일단(B)을 포함하는 제1경로(PATH1)를 따라 흐른다.
다음으로 WLN에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트하는 경우 제1드라이버(420) 및 제2드라이버(430)에 의해 흐르는 전류의 경로는 제1라인의 일단(A), WLN에 대응하는 저장 셀(SC) 및 제2라인의 일단(B)을 포함하는 제2경로(PATH2)를 따라 흐른다.
제1경로(PATH1)와 제2경로(PATH2)를 비교해보면 두 경로의 길이가 거의 같다는 것을 알 수 있다. 즉 선택된 저장 셀(SC)의 위치에 상관없이 선택된 저장 셀(SC)에 데이터를 리드 또는 라이트하기 위해 흐르는 전류가 통과하는 경로는 동일하다. 따라서 선택된 저장 셀(SC)에 데이터를 리드 또는 라이트하기 위해 흐르는 전류의 크기에 영향을 미치는 기생성분(예를 들면 도 3의 설명에서 상술한 라인(L1, L2)의 기생저항)도 선택된 저장 셀(SC)의 위치에 관계없이 동일하다.
모든 저장 셀(SC)에 대해 기생성분이 미치는 영향이 동일해지면 라이트 동작시 선택된 저장 셀(SC)에 흐르는 전류의 양은 저장 셀(SC)의 위치에 관계없이 같아지므로 선택된 저장 셀(SC)의 위치에 관계없이 정확하게 데이터를 라이트할 수 있다. 또한 리드 동작시 선택된 저장 셀(SC)에 흐르는 전류의 양의 차이는 기생성분이 아닌 오직 선택된 저장 셀(SC)에 저장된 데이터의 값에 따라 달라지므로 선택된 저장 셀(SC)의 위치에 관계없이 정확하게 데이터를 리드할 수 있다.
도 4를 다시 참조하여 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 4에 도시된 바와 같이 반도체 장치는 다수의 저장 셀(SC)을 포함하는 셀 어레이(410), 다수의 저장 셀(SC)의 일단에 연결된 제1라인(L1), 및 다수의 저장 셀(SC)의 타단에 연결된 제2라인(L2)을 포함하고, 리드/라이트 동작시 제1라인의 일단(A) - 제1라인의 일단(A)은 셀 어레이(410)의 일측 방향(D1)임 - 과 제2라인의 일단(B) - 제2라인의 일단(B)은 셀 어레이(410)의 타측 방향(D2)임 - 사이에 전류를 흘린다.
리드 또는 라이트 동작시 반도체 장치의 동작은 도 4의 설명에서 상술한 바와 같다. 반도체 장치는 리드 또는 라이트 동작시 제1라인의 일단(A)과 제2라인의 일단(B) 사이에 전류가 흐르도록 동작하며 이러한 전류는 선택된 저장 셀(SC)을 통해 흐른다. 라인들(L1, L2)의 기생성분이 선택된 저장 셀(SC)에 흐르는 전류의 양에 미치는 영향은 선택된 저장 셀(SC)에 흐르는 전류가 지나는 경로의 길이에 비례하는데 본 발명에서 선택된 저장 셀(SC)에 흐르는 전류가 지나는 경로가 선택된 저장 셀(SC)의 위치에 관계없이 동일한 길이를 가지므로 라인들(L1, L2)의 기생성분이 선택된 저장 셀(SC)에 흐르는 전류의 양에 미치는 영향은 선택된 저장 셀(SC)의 위치에 관계없이 동일하다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도이다.
도 6에 도시된 바와 같이, 반도체 장치는 다수의 저장 셀(SC), 다수의 저장 셀(SC)의 일단에 연결된 제1라인(L1) 및 다수의 저장 셀(SC)의 타단에 연결된 제2라인(L2)을 포함하는 제1 내지 제N셀 어레이(610_1 - 610_N), 제1 내지 제N셀 어레이(610_1 - 610_N) 중 선택된 셀 어레이의 제1라인의 일단(A)과 전기적으로 연결되는 제1글로벌 라인(GL1), 선택된 셀 어레이의 제2라인의 일단(B)과 전기적으로 연결되는 제2글로벌 라인(GL2), 제1글로벌 라인의 일단(GA) - 제1글로벌 라인의 일단(GA)은 제1셀 어레이(610_1)의 일측 방향(D1)임 - 에 연결되며 제1글로벌 라인의 일단(GA)에 소스전압(VSO) 또는 싱크전압(VSI)을 인가하는 제1드라이버(620) 및 제2글로벌 라인의 일단(GB) - 제2글로벌 라인의 일단(GB)은 제N셀 어레이(610_N)의 타측 방향(D2)임 - 에 연결되며 제2글로벌 라인의 일단(GB)에 소스전압(VSO) 또는 싱크전압(VSI)을 인가하는 제2드라이버(630)를 포함한다. 반도체 장치는 기준 저항값을 가지는 기준 셀(RC), 제1글로벌 라인(GL1) 및 제2글로벌 라인(GL2) 중 하나에 제1입력단(IN1)이 연결되고, 기준 셀(RC)에 제2입력단(IN2)이 연결되고, 리드 동작시 제1 내지 제N셀 어레이(610_1 - 610_N)의 중 선택된 셀 어레이의 다수의 저장 셀(SC) 중 선택된 저장 셀(SC)의 저항값과 기준 저항값을 비교한 결과를 출력하는 비교부(640)를 포함한다.
반도체 장치는 제1 내지 제N셀 어레이(610_1 - 610_N)의 제1라인의 일단(A)과 제1글로벌 라인(GL1) 사이에 연결되고, 제1 내지 제N셀 어레이(610_1 - 610_N) 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N일측 스위치(SWA1 - SWAN) 및 제1 내지 제N셀 어레이(610_1 - 610_N)의 제2라인의 일단(B)과 제2글로벌 라인(GL2) 사이에 연결되고, 제1 내지 제N셀 어레이(610_1 - 610_N) 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N타측 스위치(SWB1 - SWBN)를 포함한다.
도 6을 참조하여 반도체 장치에 대해 설명한다.
반도체 장치는 제1 내지 제N셀 어레이(610_1 - 610_N)를 포함한다. 각 셀 어레이는 제1라인(L1) 및 제2라인(L2) 사이에 연결된 다수의 저장 셀(SC)을 포함한다. 이하에서는 각 셀 어레이가 M개의 반도체 장치 셀을 포함하는 경우에 대해 설명한다. 제1라인(L1)은 비트라인(bit line)이고, 제2라인(L2)은 소스라인(source line)일 수 있다. 제1 내지 제N셀 어레이(610_1 - 610_N)는 제1글로벌 라인(GL1) 및 제2글로벌 라인(GL2) 사이에 연결된다. 제1글로벌 라인(GL1)은 글로벌 비트라인(global bit line)이고, 제2글로벌 라인(GL2)은 글로벌 소스라인(global source line)일 수 있다. 저장 셀(SC)의 구성 및 특징은 도 4의 설명에서 상술한 바와 동일하다.
제1 내지 제N일측 스위치(SWA1 - SWAN) 중 제K(1≤K≤N)일측 스위치(SWAK)는 제1 내지 제N셀 어레이(610_1 - 610_N) 중 제K셀 어레이(610_K)의 제1라인의 일단(A)과 제1글로벌 라인(GL1) 사이에 연결되며, 제K(1≤K≤N)타측 스위치(SWBK)는 제K셀 어레이(610_K)의 제2라인의 일단(B)과 제2글로벌 라인(GL2) 사이에 연결된다. 제K(1≤K≤N)셀 어레이(610_K)의 제1라인의 일단(A)은 제K셀 어레이(610_K)의 일측 방향(D1)이고, 제K셀 어레이(610_K)의 제2라인의 일단(B)은 제K셀 어레이(610_K)의 타측 방향(D2)이다.
반도체 장치는 입력된 어드레스(address, 도 6에 미도시 됨)에 응답하여 제1 내지 제N셀 어레이(610_1 - 610_N) 중 하나의 셀 어레이를 선택한다. 이를 위해 반도체 장치는 입력된 어드레스에 응답하여 제1 내지 제N셀 어레이(610_1 - 610_N)에 각각 대응하는 다수의 셀 어레이 선택신호(CAS1 - CASN) 중 하나의 셀 어레이 선택신호(CAS1 - CASN)를 활성화한다. 활성화된 셀 어레이 선택신호에 응답하여 제1 내지 제N일측 스위치(SWA1 - SWAN) 중 하나의 일측 스위치와 제1 내지 제N타측 스위치(SWB1 - SWBN) 중 하나의 타측 스위치가 턴온되어 선택된 셀 어레이의 제1라인의 일단(A)과 제1글로벌 라인(GL1)이 전기적으로 연결되고, 선택된 셀 어레이의 제2라인의 일단(B)과 제2글로벌 라인(GL2)이 전기적으로 연결된다.
예를 들어 입력된 어드레스에 의해 제1셀 어레이(610_1)가 선택되는 경우 제1셀 어레이 선택신호(CAS1)가 활성화되어 제1일측 스위치(SWA1 및 제1타측 스위치(SWB1가 턴온되면 제1셀 어레이(610_1)의 제1라인의 일단(A)이 제1글로벌 라인(GL1)과 전기적으로 연결되고. 제1셀 어레이(610_1)의 제2라인의 일단(B)이 제2글로벌 라인(GL2)과 전기적으로 연결된다.
제1드라이버(620)는 제1셀 어레이(610_1)의 일측방향(D1)에 위치한 제1글로벌 라인의 일단(GA)에 연결되며 제1글로벌 라인의 일단(GA)에 소스전압(VSO) 또는 싱크전압(VSI)을 인가한다. 보다 자세히 살펴보면 제1드라이버(620)는 리드 동작시 제1글로벌 라인의 일단(GA)에 소스전압(VSO) 및 싱크전압(VSI) 중 하나의 전압을 인가한다. 도 4에는 제1드라이버(620)가 리드 동작시 제1글로벌 라인의 일단(GA)에 소스전압(VSO)을 인가하는 경우에 대해서 도시하였으나 싱크전압(VSI)을 인가하도록 설계될 수도 있다.
또한 제1드라이버(620)는 라이트 동작시 제1글로벌 라인의 일단(GA)에 선택된 셀 어레이의 다수의 반도체 장치 셀 중 선택된 반도체 장치 셀(MC, 이하 선택된 저장 셀(SC)이라 함)에 라이트할 데이터의 값에 따라 소스전압(VSO) 및 싱크전압(VSI) 중 하나의 전압을 인가한다. 도 6에는 제1드라이버(620)가 라이트 동작시 선택된 저장 셀(SC)에 제1데이터를 저장하는 경우 제1글로벌 라인의 일단(GA)에 소스전압(VSO)을 인가하고, 선택된 저장 셀(SC)에 제2데이터를 저장하는 경우 제1글로벌 라인의 일단(GA)에 싱크전압(VSI)을 인가하는 경우에 대해서 도시하였으나 저장되는 데이터의 값에 따라 위와 반대로 전압이 인가되도록 설계될 수 있다.
상술한 동작을 위한 제1드라이버(620)의 구성 및 동작은 도 4의 제1드라이버(420)와 동일할 수 있다. 다만 트랜지스터(T1, T2, T3)들이 제1글로벌 라인의 일단(GA)에 연결된다는 점만 상이하다.
제2드라이버(630)는 제N셀 어레이(610_N)의 타측방향(D2)에 위치한 제2글로벌 라인의 일단(GB)에 연결되며 제2글로벌 라인의 일단(GB)에 소스전압(VSO) 또는 싱크전압(VSI)을 중 제1글로벌 라인의 일단(GA)에 인가되지 않은 전압을 인가한다. 보다 자세히 살펴보면 제2드라이버(630)는 리드 동작시 제2글로벌 라인의 일단(GB)에 소스전압(VSO) 및 싱크전압(VSI) 제1글로벌 라인의 일단(GA)에 인가되지 않은 전압을 인가한다. 도 6에는 제2드라이버(630)가 리드 동작시 제2글로벌 라인의 일단(GB)에 싱크전압(VSI)을 인가하는 경우에 대해서 도시하였으나 소스전압(VSO)을 인가하도록 설계될 수도 있다.
또한 제2드라이버(620)는 라이트 동작시 제2글로벌 라인의 일단(GB)에 선택된 저장 셀(SC)에 라이트할 데이터의 값에 소스전압(VSO) 및 싱크전압(VSI) 중 제1글로벌 라인의 일단(GA)에 인가되지 않은 전압을 인가한다. 도 6에는 제2드라이버(630)가 라이트 동작시 선택된 저장 셀(SC)에 제1데이터를 저장하는 경우 제2글로벌 라인의 일단(GB)에 싱크전압(VSI)을 인가하고, 선택된 저장 셀(SC)에 제2데이터를 저장하는 경우 제2글로벌 라인의 일단(GB)에 소스전압(VSO)을 인가하는 경우에 대해서 도시하였으나 저장되는 데이터의 값에 따라 위와 반대로 전압이 인가되도록 설계될 수 있다.
상술한 동작을 위한 제2드라이버(630)의 구성 및 동작은 도 4의 제2드라이버(430)와 동일할 수 있다. 다만 트랜지스터(T4, T5, T6)들이 제2글로벌 라인의 일단(GB)에 연결된다는 점만 상이하다.
기준 셀(RC) 및 비교부(640)는 도 4의 기준 셀(RC) 및 비교부(440)와 구성 및 동작이 동일하다. 다만 비교부(640)의 제1입력단(IN1)이 제1글로벌 라인(GL1) 및 제2글로벌 라인(GL2) 중 하나에 연결된다는 점만 상이하다. 도 6에는 비교부(640)의 제1입력단(IN1)이 제1글로벌 라인의 일단(GA)에 연결된 경우에 대해서 도시하였다.
비교부(640)는 제1글로벌 라인의 일단(GA), 선택된 셀 어레이의 제1라인의 일단(A), 선택된 저장 셀(SC), 선택된 셀 어레이의 제2라인의 일단(B) 및 제2글로벌 라인의 일단(GB)을 흐르는 전류와 기준 셀(RC)에 흐르는 전류를 비교하여 선택된 저장 셀(SC)의 저항값이 기준 저항값보다 큰지 작은지, 즉 선택된 저장 셀(SC)에 어떤 데이터가 저장되어 있는지 판별한다.
라이트 제어부(650)와 데이터 전달부(660)의 구성 및 동작은 도 4의 라이트 제어부(450)와 데이터 전달부(460)의 구성 및 동작과 거의 유사하다. 다만 라이트 제어부(650)의 경우 제1드라이버(620)가 소스전압(VSO) 또는 싱크전압(VSI)을 제1라인의 일단(A)이 아닌 제1글로벌 라인의 일단(GA)에 인가하도록 제어하고, 제2드라이버(630)가 소스전압(VSO) 또는 싱크전압(VSI)을 제2라인의 일단(B)이 아닌 제2글로벌 라인의 일단(GB)에 인가하도록 제어하는 점만 상이하다. 도 6에는 제1 내지 제N셀 어레이(610_1 - 610_N) 및 이에 대응하는 비교부(640) 한 세트만을 도시하였으나 반도체 장치는 이와 같은 세트를 여러 개 포함할 수 있으며 이 중 하나의 세트를 선택하기 위해 어드레스(address)를 입력받아 다수의 세트에 각각 대응하는 다수의 선택신호(YI) 중 하나의 선택신호(YI)를 활성화할 수 있다.
도 4에서와 마찬가지로 반도체 장치에서 전류는 소스전압(VSO)은 싱크전압(VSI)보다 전압레벨이 높은 전압이며 따라서 소스전압(VSO)이 인가된 노드로부터 싱크전압(VSI)이 인가된 노드로 흐른다. 예를 들어 제1드라이버(620)가 제1글로벌 라인의 일단(GA)에 소스전압(VSO)을 인가하고 제2드라이버(630)가 제2라인의 일단(B)에 싱크전압(VSI)을 인가한 경우 제1글로벌 라인의 일단(GA)으로부터 선택된 셀 어레이의 제1라인의 일단(A), 선택된 저장 셀(SC), 선택된 셀 어레이의 제2라인의 일단(B)을 거쳐 제2글로벌 라인의 일단(GB)으로 전류가 흐른다. 반대의 경우 흐르는 전류를 위와 동일한 경로를 반대 순서로 흐른다.
이하에서는 상술한 내용을 바탕으로 반도체 장치의 리드 동작 및 라이트 동작에 대해 설명한다.
(1) 반도체 장치가 리드 동작을 하는 경우
반도체 장치가 리드 동작을 수행하는 경우 리드 인에이블 신호(RDEN)가 활성화되고, 라이트 인에이블 신호(WTEN)는 비활성화된다. 리드 인에이블 신호(RDEN)에 응답하여 제1트랜지스터(T1) 및 제4트랜지스터(T4)가 턴온된다. 따라서 제1글로벌 라인의 일단(GA)에 소스전압(VSO)이 인가되고, 제2글로벌 라인의 일단(GB)에 싱크전압(VSI)이 인가된다. 다수의 셀 어레이 선택신호(CAS1 - CASN) 중 하나의 셀 어레이 선택신호가 활성화되고, 활성화된 셀 어레이 선택신호에 대응하는 셀 어레이의 제1라인의 일단(A)이 제1글로벌 라인(GL1)과 전기적으로 연결되고, 제2라인의 일단(B) 제2글로벌 라인(GL2)과 전기적으로 연결된다. 라이트 제어부(650)는 라이트 인에이블 신호(WTEN)가 비활성화된 경우 제1라이트 신호(WTEN1) 및 제2라이트 신호(WTEN2)를 모두 비활성화한다. 제1라이트 신호(WTEN1) 및 제2라이트 신호(WTEN2)가 모두 비활성화되므로 제2트랜지스터(T2), 제3트랜지스터(T3), 제5트랜지스터(T5), 제6트랜지스터(T6)는 모두 턴오프된다.
또한 다수의 워드라인(WL1_0 - WLN_M) 중 반도체 장치로 입력된 어드레스(address)에 대응하는 워드라인이 활성화되고, 선택된 셀 어레이에서 활성화된 워드라인에 대응하는 저장 셀(SC)이 선택된다. 선택된 저장 셀(SC)은 전류를 흘릴 수 있게 되므로 제1글로벌 라인의 일단(GA)으로부터 선택된 저장 셀(SC)을 통해 제2글로벌 라인의 일단(GB)으로 전류가 흐른다. 또한 리드 인에이블 신호(RDEN)에 응답하여 기준 셀(RC)의 트랜지스터(T)가 턴온되어, 기준 셀(RC)에 전류가 흐른다.
비교부(640)는 리드 인에이블 신호(RDEN)가 활성화되면 제1입력단(IN1)으로 흐르는 전류와 제2입력단(IN2)으로 흐르는 전류를 비교한 결과를 출력노드(OUT)로 출력한다. 도 6에 도시된 셀 어레이 및 비교부(610_1 - 610_N, 640) 세트가 선택된 경우 선택신호(YI)가 활성화되므로 비교부(640)의 출력이 입출력라인(IO)으로 전달된다.
(2) 반도체 장치가 라이트 동작을 하는 경우
반도체 장치가 라이트 동작을 수행하는 경우 라이트 인에이블 신호(WTEN)가 활성화되고, 리드 인에이블 신호(RDEN)는 비활성화된다. 도 6에 도시된 비교부(610_1 - 610_N, 640) 세트가 선택된 경우 선택신호(YI)가 활성화되므로 입출력라인(IO)의 데이터가 라이트 제어부(650)로 전달된다. 라이트 제어부(650)는 라이트 인에이블 신호(WTEN) 및 입출력라인(IO)으로부터 전달된 데이터에 응답하여 제1라이트 신호(WTEN1) 및 제2라이트 신호(WTEN2) 중 하나를 활성화한다.
보다 자세히 살펴보면 라이트 제어부(650)는 라이트 인에이블 신호(WTEN)가 활성화된 경우, 입출력라인(IO)으로부터 전달된 데이터가 제1데이터이면 제1라이트 신호(WTEN1)를 활성화하고, 입출력라인(IO)으로부터 전달된 데이터가 제2데이터이면 제2라이트 신호(WTEN2)를 활성화한다. 이때 리드 동작과 동일하게 활성화된 워드라인에 대응하는 저장 셀(SC)이 선택된다.
제1라이트 신호(WTEN1)가 활성화된 경우 제2트랜지스터(T2) 및 제5트랜지스터(T5)가 턴온된다. 따라서 제1글로벌 라인의 일단(GA)으로부터 선택된 저장 셀(SC)을 통해 제2글로벌 라인의 일단(GB)으로 전류가 흐른다. 이때 흐르는 전류에 의해 선택된 저장 셀(SC)에 제1데이터가 라이트된다.
제2라이트 신호(WTEN2)가 활성화된 경우 제3트랜지스터(T3) 및 제6트랜지스터(T6)가 턴온된다. 따라서 제2글로벌 라인의 일단(GB)으로부터 선택된 저장 셀(SC)을 통해 제1글로벌 라인의 일단(GA)으로 전류가 흐른다. 이때 흐르는 전류에 의해 선택된 저장 셀(SC)에 제2데이터가 라이트된다.
참고로 도 6에서 각 셀 어레이(610_1 - 610_N)의 일측방향(D1)은 각 셀 어레이(610_1 - 610_N)의 상단을 나타내고, 각 셀 어레이(610_1 - 610_N)의 타측방향(D2)은 각 셀 어레이(610_1 - 610_N)의 하단을 나타낸다. 설계에 따라 제1드라이버(620)가 제1셀 어레이(10)의 하단에 배치되고, 제2드라이버(630)가 셀 어레이(610_N)의 하단에 배치될 수도 있다. 도 6의 반도체 장치에서 제1드라이버(D1) 및 제2드라이버(D2)는 글로벌 라인(GL1, GL2)를 공유한 셀 어레이 세트(610_1 - 610_N)를 기준으로 반대 방향에 배치된다. 따라서 선택된 저장 셀(SC)의 리드 또는 라이트를 위한 전류는 항상 셀 어레이 세트(610_1 - 610_N))의 하단과 상단을 가로질러 흐르게 된다.
도 7은 도 6의 반도체 장치의 효과를 설명하기 위한 도면이다.
도 7에서는 제1셀 어레이(610_1)의 다수의 저장 셀(SC) 중 워드라인(WL1_0)에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트 하는 경우와 제N셀 어레이(610_N)의 다수의 저장 셀(SC) 중 워드라인(WLN_M)에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트하는 경우의 예를 들어 도 6의 반도체 장치의 효과에 대해 설명한다.
먼저 WL1_0에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트하는 경우 제1드라이버(420) 및 제2드라이버(430)에 의해 흐르는 전류의 경로는 제1글로벌 라인의 일단(GA), 제1셀 어레이(610_1)의 제1라인의 일단(A), WL1_0에 대응하는 저장 셀(SC), 제1셀 어레이(610_1)의 제2라인의 일단(B) 및 제2글로벌 라인의 일단(GB)을 포함하는 제1경로(PATH1)를 따라 흐른다.
다음으로 WL1_0에 대응하는 저장 셀(SC)에 데이터를 리드 또는 라이트하는 경우 제1드라이버(420) 및 제2드라이버(430)에 의해 흐르는 전류의 경로는 제1글로벌 라인의 일단(GA), 제1셀 어레이(610_1)의 제1라인의 일단(A), WL1_0에 대응하는 저장 셀(SC), 제1셀 어레이(610_1)의 제2라인의 일단(B) 및 제2글로벌 라인의 일단(GB)을 포함하는 제1경로(PATH1)를 따라 흐른다.
제1경로(PATH1)와 제2경로(PATH2)를 비교해보면 두 경로의 길이가 거의 같다는 것을 알 수 있다. 즉 선택된 저장 셀(SC)의 위치에 상관없이 선택된 저장 셀(SC)에 데이터를 리드 또는 라이트하기 위해 흐르는 전류가 통과하는 경로는 동일하다. 이는 제1드라이버(620) 및 제2드라이버(630)가 제1 내지 제N셀 어레이(610_1 - 610_N)를 기준으로 서로 반대 방향에 배치되어 있고, 각 셀 어레이를 기준으로 당해 셀 어레이에 대응하는 일측 스위치와 타측 스위치가 서로 반대 방향에 배치되어 있기 때문이다. 즉 제1드라이버(620)가 제1셀 어레이(610_1)의 상단에 배치되고, 제2드라이버(630)는 이와 정반대인 제N셀 어레이(610_N)의 하단에 배치되고, 각 셀 어레이에서 일측 스위치는 자신이 대응하는 셀 어레이의 상단에 배치되고, 타측 스위치는 자신이 대응하는 셀 어레이의 하단에 배치되기 때문이다. 따라서 선택된 저장 셀(SC)에 데이터를 리드 또는 라이트하기 위해 흐르는 전류의 크기에 영향을 미치는 기생성분(예를 들면 글로벌 라인(GL1, GL2) 및 각 셀 어레이에 연결된 라인(L1, L2)의 기생저항)도 선택된 저장 셀(SC)의 위치에 관계없이 동일하다.
모든 저장 셀(SC)에 대해 기생성분이 미치는 영향이 동일해지면 라이트 동작시 선택된 저장 셀(SC)에 흐르는 전류의 양은 저장 셀(SC)의 위치에 관계없이 같아지므로 선택된 저장 셀(SC)의 위치에 관계없이 정확하게 데이터를 라이트할 수 있다. 또한 리드 동작시 선택된 저장 셀(SC)에 흐르는 전류의 양의 차이는 기생성분이 아닌 오직 선택된 저장 셀(SC)에 저장된 데이터의 값에 따라 달라지므로 선택된 저장 셀(SC)의 위치에 관계없이 정확하게 데이터를 리드할 수 있다.
도 6을 다시 참조하여 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 6에 도시된 바와 같이, 반도체 장치는 다수의 저장 셀(SC), 다수의 저장 셀(SC)의 일단에 연결된 제1라인(L1) 및 다수의 저장 셀(SC)의 타단에 연결된 제2라인(L2)을 포함하는 제1 내지 제N셀 어레이(610_1 - 610_N), 제1 내지 제N셀 어레이(610_1 - 610_N) 중 선택된 셀 어레이의 제1라인의 일단(A)과 전기적으로 연결되는 제1글로벌 라인(GL1) 및 선택된 셀 어레이의 제2라인의 일단(B)과 전기적으로 연결되는 제2글로벌 라인(GL2)를 포함하고, 리드/라이트 동작시 제1글로벌 라인의 일단(GA) - 제1글로벌 라인의 일단(GA)은 제1셀 어레이(610_1)의 일측 방향(D1)임 - 과 제2글로벌 라인의 일단(GB) - 제2글로벌 라인의 일단(GB)은 제N셀 어레이(610_N)의 타측 방향(D2)임 - 사이에 전류를 흘린다.
반도체 장치는 제1 내지 제N셀 어레이(610_1 - 610_N)의 제1라인의 일단(A)과 제1글로벌 라인(GL1) 사이에 연결되고, 제1 내지 제N셀 어레이(610_1 - 610_N) 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N일측 스위치(SWA1 - SWAN) 및 제1 내지 제N셀 어레이(610_1 - 610_N)의 제2라인의 일단(B)과 제2글로벌 라인(GL2) 사이에 연결되고, 제1 내지 제N셀 어레이(610_1 - 610_N) 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N타측 스위치(SWB1 - SWBN)를 포함한다.
리드 또는 라이트 동작시 반도체 장치의 동작은 도 6의 설명에서 상술한 바와 같다. 반도체 장치는 리드 또는 라이트 동작시 제1글로벌 라인의 일단(GA)과 제2글로벌 라인의 일단(GB) 사이에 전류가 흐르도록 동작하며 이러한 전류는 선택된 저장 셀(SC)을 통해 흐른다. 글로벌 라인들(GL1, GL2) 및 라인들(L1, L2)의 기생성분이 선택된 저장 셀(SC)에 흐르는 전류의 양에 미치는 영향은 선택된 저장 셀(SC)에 흐르는 전류가 지나는 경로의 길이에 비례하는데 본 발명에서 선택된 저장 셀(SC)에 흐르는 전류가 지나는 경로가 선택된 저장 셀(SC)의 위치에 관계없이 동일한 길이를 가지므로 글로벌 라인들(GL1, GL2) 및 라인들(L1, L2)의 기생성분이 선택된 저장 셀(SC)에 흐르는 전류의 양에 미치는 영향은 선택된 저장 셀(SC)의 위치에 관계없이 동일하다.
도 8은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 8에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 기억부(1010)는 라이트/리드 동작의 정확도가 높으므로 마이크로프로세서(1000)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 9에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 캐시 메모리부(1120)는 라이트/리드 동작의 정확도가 높으므로 프로세서(1100)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 10에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 주기억 장치(1220)는 라이트/리드 동작의 정확도가 높으므로 시스템(1200)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 보조기억장치(1230)는 라이트/리드 동작의 정확도가 높여 시스템(1200)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 11에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 저장 장치(1310) 또는 임시 저장 장치(1340)는 라이트/리드 동작의 정확도가 높으므로 데이터 저장 시스템(1300)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 12에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 메모리(1410)는 라이트/리드 동작의 정확도가 높으므로 메모리 시스템(1400)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 다수의 저장 셀을 포함하는 셀 어레이; 상기 다수의 저장 셀의 일단에 연결된 제1라인; 상기 다수의 저장 셀의 타단에 연결된 제2라인; 상기 제1라인의 일단 - 상기 제1라인의 일단은 상기 셀 어레이의 일측 방향임 - 에 연결되며 상기 제1라인의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및 상기 제2라인의 일단 - 상기 제2라인의 일단은 상기 셀 어레이의 타측 방향임 - 에 연결되며 상기 제2라인의 일단에 상기 소스전압 또는 상기 싱크전압을 인가하는 제2드라이버를 포함할 수 있다. 본 실시예에 따른 버퍼 메모리(1440)는 라이트/리드 동작의 정확도가 높으므로 메모리 시스템(1400)에서 발생하는 오류를 줄이고, 성능 및 신뢰도를 높일 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (33)

  1. 다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀의 일단에 연결된 제1라인;
    상기 다수의 저장 셀의 타단에 연결된 제2라인;
    상기 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1라인의 일단을 통해 상기 다수의 저장 셀의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 셀 어레이와 제2드라이버 사이에 위치하는 상기 제2라인의 일단을 통해 상기 다수의 저장 셀의 타단에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버를 포함하되,
    상기 제1라인의 일단과 상기 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1드라이버가 상기 제1라인의 일단에 상기 소스전압을 인가하고 상기 제2드라이버가 상기 제2라인의 일단에 상기 싱크전압을 인가한 경우 상기 다수의 저장 셀 중 선택된 저장 셀을 통해 상기 제1라인의 일단으로부터 상기 제2라인의 일단으로 전류가 흐르고,
    상기 제1드라이버가 상기 제1라인의 일단에 상기 싱크전압을 인가하고 상기 제2드라이버가 상기 제2라인의 일단에 상기 소스전압을 인가한 경우 상기 다수의 저장 셀 중 선택된 저장 셀을 통해 상기 제2라인의 일단으로부터 상기 제1라인의 일단으로 전류가 흐르는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    기준 저항값을 가지는 기준 저장 셀; 및
    상기 제1라인 및 상기 제2라인 중 하나에 제1입력단이 연결되고, 상기 기준 저장 셀에 제2입력단이 연결되고, 리드 동작시 상기 다수의 저장 셀 중 선택된 저장 셀의 저항값과 상기 기준 저항값을 비교한 결과를 출력하는 비교부를 더 포함하고,
    상기 다수의 저장 셀은 저장된 데이터의 값에 따라 저항값이 달라지는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 다수의 저장 셀은 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 제2데이터가 저장된 경우 상기 제1저항값보다 높은 제2저항값을 가지고, 상기 기준 저항값은 상기 제1저항값보다 높고 상기 제2저항값보다 낮은 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    리드 동작시 상기 제1드라이버는 상기 제1라인의 일단에 상기 소스전압 및 상기 싱크전압 중 하나의 전압을 인가하고, 상기 제2드라이버는 상기 제2라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    라이트 동작시 상기 제1드라이버는 상기 다수의 저장 셀 중 선택된 저장 셀에 라이트할 데이터의 값에 따라 상기 제1라인의 일단에 상기 소스전압 및 상기 싱크전압 중 하나의 전압을 인가하고, 상기 제2드라이버는 상기 제2라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 저장 셀에 포함된 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
  8. 다수의 저장 셀, 상기 다수의 저장 셀의 일단에 연결된 제1라인 및 상기 다수의 저장 셀의 타단에 연결된 제2라인을 포함하는 제1 내지 제N셀 어레이;
    상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 제1라인의 일단과 전기적으로 연결되는 제1글로벌 라인;
    상기 선택된 셀 어레이의 상기 제2라인의 일단과 전기적으로 연결되는 제2글로벌 라인;
    상기 제1 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1글로벌 라인의 일단을 통해 상기 제1글로벌 라인에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 제N셀 어레이와 제2드라이버 사이에 위치하는 상기 제2글로벌 라인의 일단을 통해 상기 제2글로벌 라인에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버
    를 포함하되,
    상기 제1글로벌 라인의 일단과 상기 제2글로벌 라인의 일단은 상기 제1 내지 제N셀 어레이를 기준으로 반대방향에 배치되는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제1드라이버가 상기 제1글로벌 라인의 일단에 상기 소스전압을 인가하고 상기 제2드라이버가 상기 제2글로벌 라인의 일단에 상기 싱크전압을 인가한 경우 상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 다수의 저장 셀 중 선택된 저장 셀을 통해 제1글로벌 라인의 일단으로부터 상기 제2글로벌 라인의 일단으로 전류가 흐르고, 상기 제1드라이버가 상기 제1글로벌 라인의 일단에 상기 싱크전압을 인가하고 상기 제2드라이버가 상기 제2글로벌 라인의 일단에 상기 소스전압을 인가한 경우 상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 다수의 저장 셀 중 선택된 저장 셀을 통해 제2글로벌 라인의 일단으로부터 상기 제1글로벌 라인의 일단으로 전류가 흐르는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제1 내지 제N셀 어레이 중 제K(1≤K≤N)셀 어레이의 상기 제1라인의 일단은 상기 제K셀 어레이의 일측 방향이고, 상기 제K셀 어레이의 상기 제2라인의 일단은 상기 제K셀 어레이의 타측 방향인 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 제1 내지 제N셀 어레이의 상기 제1라인의 일단과 상기 제1글로벌 라인 사이에 연결되고, 상기 제1 내지 제N셀 어레이 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N일측 스위치; 및
    상기 제1 내지 제N셀 어레이의 상기 제2라인의 일단과 상기 제2글로벌 라인 사이에 연결되고, 상기 제1 내지 제N셀 어레이 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N타측 스위치
    를 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    기준 저항값을 가지는 기준 저장 셀; 및
    상기 제1글로벌 라인 및 상기 제2글로벌 라인 중 하나에 제1입력단이 연결되고, 상기 기준 저장 셀에 제2입력단이 연결되고, 리드 동작시 상기 제1 내지 제N셀 어레이의 중 선택된 셀 어레이의 상기 다수의 저장 셀 중 선택된 저장 셀의 저항값과 상기 기준 저항값을 비교한 결과를 출력하는 비교부를 더 포함하고,
    상기 제1 내지 제N셀 어레이의 상기 다수의 저장 셀은 저장된 데이터의 값에 따라 저항값이 달라지는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1 내지 제N셀 어레이의 상기 다수의 저장 셀은 제1데이터가 저장된 경우 제1저항값을 가지고, 상기 제1데이터와 다른 제2데이터가 저장된 경우 상기 제1저항값보다 높은 제2저항값을 가지고, 상기 기준 저항값은 상기 제1저항값보다 높고 상기 제2저항값보다 낮은 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    리드 동작시 상기 제1드라이버는 상기 제1라인의 일단에 상기 소스전압 및 상기 싱크전압 중 하나의 전압을 인가하고, 상기 제2드라이버는 상기 제2라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    라이트 동작시 상기 제1드라이버는 상기 선택된 저장 셀에 라이트할 데이터의 값에 따라 상기 제1라인의 일단에 상기 소스전압 및 상기 싱크전압 중 하나의 전압을 인가하고, 상기 제2드라이버는 상기 제2라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 다수의 저장 셀에 포함된 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
  17. 제1 내지 제N 저장 셀을 포함하는 셀 어레이;
    상기 제1 내지 제N 저장 셀의 일단에 연결된 제1라인; 및
    상기 제1 내지 제N 저장 셀의 타단에 연결된 제2라인을 포함하고,
    리드 또는 라이트 동작시 상기 제1라인의 일단과 제2라인의 일단 사이에 전류가 흐르도록 상기 제1라인의 일단과 제2라인의 일단은 전기적으로 연결되되,
    상기 제1라인의 일단은 상기 제1 저장 셀에 인접하게 배치되고 상기 제2라인의 일단은 상기 제N 저장 셀에 인접하게 배치되며, 상기 제1라인의 일단과 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 리드 또는 라이트 동작시 상기 제1라인의 일단과 상기 제2라인의 일단 사이에 전류는 상기 제1 내지 제N 저장 셀 중 선택된 저장 셀을 통해 흐르는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 리드 동작시 상기 제1라인의 일단에 소스전압 및 싱크전압 중 하나의 전압을 인가하고, 상기 제2라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 라이트 동작시 상기 제1 내지 제N 저장 셀 중 선택된 저장 셀에 라이트할 데이터의 값에 따라 상기 제1라인의 일단에 상기 소스전압 및 상기 싱크전압 중 하나의 전압을 인가하고, 상기 제2라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 제1 내지 제N 저장 셀에 포함된 가변 저항 소자는
    금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
  22. 다수의 저장 셀, 상기 다수의 저장 셀의 일단에 연결된 제1라인 및 상기 다수의 저장 셀의 타단에 연결된 제2라인을 포함하는 제1 내지 제N셀 어레이;
    상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 제1라인의 일단과 전기적으로 연결되는 제1글로벌 라인; 및
    상기 선택된 셀 어레이의 상기 제2라인의 일단과 전기적으로 연결되는 제2글로벌 라인을 포함하고,
    리드 또는 라이트 동작시 상기 제1글로벌 라인의 일단과 상기 제2글로벌 라인의 일단 사이에 전류가 흐르도록 상기 제1글로벌 라인의 일단과 제2글로벌 라인의 일단은 전기적으로 연결되되,
    상기 제1글로벌 라인의 일단은 상기 제1 셀 어레이에 인접하게 배치되고, 상기 제2글로벌 라인의 일단은 상기 제N 셀 어레이에 인접하게 배치되며, 상기 제1글로벌 라인의 일단과 제2글로벌 라인의 일단은 상기 제1 내지 제N셀 어레이를 기준으로 반대방향에 배치되는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 리드 또는 라이트 동작시 상기 제1글로벌 라인의 일단과 상기 제2글로벌 라인의 일단 사이에 흐르는 전류는 상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 다수의 저장 셀 중 선택된 저장 셀을 통해 흐르는 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 제1 내지 제N셀 어레이 중 제K(1≤K≤N)셀 어레이의 상기 제1라인의 일단은 상기 제K셀 어레이의 일측 방향이고, 상기 제K셀 어레이의 상기 제2라인의 일단은 상기 제K셀 어레이의 타측 방향인 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서,
    상기 리드 또는 라이트 동작시 상기 제1글로벌 라인의 일단과 상기 제2글로벌 라인의 일단 사이에 흐르는 전류는 상기 제1 내지 제N셀 어레이 중 선택된 셀 어레이의 상기 제1라인의 일단과 상기 제2라인의 일단 사이를 흐르는 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서,
    상기 제1 내지 제N셀 어레이의 상기 제1라인의 일단과 상기 제1글로벌 라인 사이에 연결되고, 상기 제1 내지 제N셀 어레이 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N일측 스위치; 및
    상기 제1 내지 제N셀 어레이의 상기 제2라인의 일단과 상기 제2글로벌 라인 사이에 연결되고, 상기 제1 내지 제N셀 어레이 중 자신에게 연결된 셀 어레이가 선택된 경우 턴온되는 제1 내지 제N타측 스위치
    를 더 포함하는 반도체 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서,
    상기 리드 동작시 상기 제1글로벌 라인의 일단에 소스전압 및 싱크전압 중 하나의 전압을 인가하고, 상기 제2글로벌 라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1글로벌 라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 27항에 있어서,
    상기 라이트 동작시 상기 다수의 저장 셀 중 선택된 저장 셀에 라이트할 데이터의 값에 따라 상기 제1글로벌 라인의 일단에 상기 소스전압 및 상기 싱크전압 중 하나의 전압을 인가하고, 상기 제2글로벌 라인의 일단에 상기 소스전압 및 상기 싱크전압 중 상기 제1글로벌 라인의 일단에 인가되지 않은 전압을 인가하는 반도체 장치.
  29. 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는
    다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀의 일단에 연결된 제1라인;
    상기 다수의 저장 셀의 타단에 연결된 제2라인;
    상기 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1라인의 일단을 통해 상기 다수의 저장 셀의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 셀 어레이와 제2드라이버 사이에 위치하는 상기 제2라인의 일단을 통해 상기 다수의 저장 셀의 타단에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버를 포함하되,
    상기 제1라인의 일단과 상기 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 마이크로프로세서.
  30. 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는
    다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀의 일단에 연결된 제1라인;
    상기 다수의 저장 셀의 타단에 연결된 제2라인;
    상기 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1라인의 일단을 통해 상기 다수의 저장 셀의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 셀 어레이와 제2드라이버 사이에 위치하는 상기 제2라인의 일단을 통해 상기 다수의 저장 셀의 타단에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버를 포함하되,
    상기 제1라인의 일단과 상기 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 프로세서.
  31. 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은
    다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀의 일단에 연결된 제1라인;
    상기 다수의 저장 셀의 타단에 연결된 제2라인;
    상기 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1라인의 일단을 통해 상기 다수의 저장 셀의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 셀 어레이와 제2드라이버 사이에 위치하는 상기 제2라인의 일단을 통해 상기 다수의 저장 셀의 타단에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버를 포함하되,
    상기 제1라인의 일단과 상기 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 시스템.
  32. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은
    다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀의 일단에 연결된 제1라인;
    상기 다수의 저장 셀의 타단에 연결된 제2라인;
    상기 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1라인의 일단을 통해 상기 다수의 저장 셀의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 셀 어레이와 제2드라이버 사이에 위치하는 상기 제2라인의 일단을 통해 상기 다수의 저장 셀의 타단에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버를 포함하되,
    상기 제1라인의 일단과 상기 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 데이터 저장 시스템.
  33. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은
    다수의 저장 셀을 포함하는 셀 어레이;
    상기 다수의 저장 셀의 일단에 연결된 제1라인;
    상기 다수의 저장 셀의 타단에 연결된 제2라인;
    상기 셀 어레이와 제1드라이버 사이에 위치하는 상기 제1라인의 일단을 통해 상기 다수의 저장 셀의 일단에 소스전압 또는 싱크전압을 인가하는 제1드라이버; 및
    상기 셀 어레이와 제2드라이버 사이에 위치하는 상기 제2라인의 일단을 통해 상기 다수의 저장 셀의 타단에 상기 싱크전압 또는 상기 소스전압을 인가하는 제2드라이버를 포함하되,
    상기 제1라인의 일단과 상기 제2라인의 일단은 상기 셀 어레이를 기준으로 반대방향에 배치되는 메모리 시스템.
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