KR20180044582A - 전자 장치 - Google Patents
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- 210000000352 storage cell Anatomy 0.000 claims abstract description 72
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 238000012545 processing Methods 0.000 claims description 41
- 230000005291 magnetic effect Effects 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 30
- 238000004891 communication Methods 0.000 claims description 22
- 238000009966 trimming Methods 0.000 claims description 22
- 238000013500 data storage Methods 0.000 claims description 20
- 210000004027 cell Anatomy 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims description 8
- 238000000605 extraction Methods 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 230000003139 buffering effect Effects 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 4
- 230000001276 controlling effect Effects 0.000 claims 6
- 230000001105 regulatory effect Effects 0.000 claims 2
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 31
- 230000008859 change Effects 0.000 description 15
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- 230000005415 magnetization Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910003321 CoFe Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- -1 nickel (Ni) oxide Chemical class 0.000 description 1
- 150000002923 oximes Chemical class 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003623 transition metal compounds Chemical class 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G06F13/40—Bus structure
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Abstract
반도체 메모리는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는 기준 저항 소자로 사용되는 트랜지스터 소자의 저항값을 소스 전압을 이용하여 제어함으로써 데이터 감지의 기준이 되는 기준 저항값을 온도에 따라 정밀하게 조절되는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다.
상기 데이터 감지부는 제1 및 제2입력단을 포함하고, 상기 제1입력단 및 상기 선택된 저항성 저장 셀을 통해 흐르는 리드 전류와 상기 제2입력단 및 상기 기준 저항 트랜지스터를 통해 흐르는 기준 전류를 비교할 수 있다.
상기 기준 저항 트랜지스터의 게이트에는 바이어스 전압이 인가될 수 있다.
상기 기준 저항 조절부는 상기 소스 전압을 온도에 따라 조절할 수 있다.
상기 기준 저항 조절부는 온도에 따라 레벨이 조절되는 온도 전압을 생성하는 온도 전압 생성부; 및 전압 조절 코드에 따라 결정되는 분배비로 상기 온도 전압을 분배하여 상기 소스 전압을 생성하는 트리밍부를 포함할 수 있다.
상기 기준 저항 조절부는 제1온도 구간에서 온도에 따라 제1기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제1전압 생성부; 제2온도 구간에서 온도에 따라 제2기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제2전압 생성부; 및 상기 제1온도 구간에서 상기 제1전압 생성부를 활성화하고, 상기 제2온도 구간에서 상기 제2전압 생성부를 활성화하는 온도 감지부를 포함할 수 있다.
상기 저항성 메모리는 상기 제1입력단과 상기 하나 이상의 저항성 저장 셀들 사이에 직렬로 연결되고, 각각 리드 인에이블 신호와 클램프 신호에 응답하여 온/오프되는 제1 및 제2트랜지스터; 및 상기 제2입력단과 상기 기준 저항 트랜지스터의 사이에 직렬로 연결되고, 각각 상기 리드 인에이블 신호와 상기 클램프 신호에 응답하여 온/오프되는 제3 및 제4트랜지스터를 더 포함할 수 있다.
상기 저항성 저장 셀 각각은 상기 선택소자; 및 상기 저항성 저장 셀에 저장된 데이터에 따라 저항값이 결정되는 가변 저항 소자를 포함할 수 있다.
상기 가변 저항 소자는 금속 산화물 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 다수의 비트라인 및 다수의 소스라인; 상기 다수의 비트라인 및 상기 다수의 소스라인 중 대응하는 비트라인 및 소스라인 사이에 연결된 다수의 저항성 저장 셀; 다수의 기준 비트라인 및 다수의 기준 소스라인; 상기 다수의 기준 비트라인 및 상기 다수의 기준 소스라인 중 대응하는 기준 비트라인 및 기준 소스라인 사이에 연결된 다수의 기준 저항 트랜지스터; 상기 다수의 비트라인 및 상기 다수의 기준 비트라인 중 대응하는 비트라인 에 흐르는 리드 전류 및 대응하는 기준 비트라인에 흐르는 기준 전류를 비교하여 상기 대응하는 비트라인에 연결된 다수의 저항성 저장 셀 중 선택된 저항성 저장 셀의 데이터를 감지하는 다수의 데이터 감치부; 상기 다수의 기준 소스라인에 인가되는 소스 전압을 조절하여 상기 기준 저항 트랜지스터들의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다.
상기 다수의 데이터 감지부 각각은 제1 및 제2입력단을 포함하고, 상기 저항성 메모리는 상기 데이터 감지부의 제1입력단과 대응하는 비트라인 사이에 직렬로 연결되고, 각각 리드 인에이블 신호와 클램프 신호에 응답하여 온/오프되는 다수의 제1 및 제2트랜지스터; 및 상기 데이터 감지부의 제2입력단과 대응하는 기준 비트라인 사이에 직렬로 연결되고, 각각 리드 인에이블 신호와 클램프 신호에 응답하여 온/오프되는 다수의 제3 및 제4트랜지스터를 더 포함할 수 있다.
상기 다수의 기준 저항 트랜지스터의 게이트에는 바이어스 전압이 인가될 수 있다.
상기 기준 저항 조절부는 상기 소스 전압을 온도에 따라 조절할 수 있다.
상기 기준 저항 조절부는 온도에 따라 레벨이 조절되는 온도 전압을 생성하는 온도 전압 생성부; 및 전압 조절 코드에 따라 결정되는 분배비로 상기 온도 전압을 분배하여 상기 소스 전압을 생성하는 트리밍부를 포함할 수 있다.
상기 기준 저항 조절부는 제1온도 구간에서 온도에 따라 제1기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제1전압 생성부; 제2온도 구간에서 온도에 따라 제2기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제2전압 생성부; 및 상기 제1온도 구간에서 상기 제1전압 생성부를 활성화하고, 상기 제2온도 구간에서 상기 제2전압 생성부를 활성화하는 온도 감지부를 포함할 수 있다.
상기 저항성 저장 셀 각각은 상기 선택소자; 및 상기 저항성 저장 셀에 저장된 데이터에 따라 저항값이 결정되는 가변 저항 소자를 포함할 수 있다.
상기 가변 저항 소자는 금속 산화물 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.
상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 기준 저항 소자로 사용되는 기준 저항 트랜지스터의 저항값을 소스 전압을 이용해 조절함으로써 기준 저항값을 정밀하게 조절할 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예,
도 2a 및 2b는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 5는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 6은 가변 저항 소자(R)의 상태 및 가변 저항 소자(R)의 양단에 인가된 전압에 따른 가변 저항 소자(R)의 저항값의 변화를 나타낸 그래프,
도 7은 온도에 관계없이 기준 저항 트랜지스터(REFT)의 저항값을 일정하게 유지하기 위해 필요한 전압을 나타낸 그래프,
도 8은 일 실시예에 따른 기준 저항 조절부(520)의 구성도,
도 9는 일 실시예에 따른 전압 생성부(810)의 구성도,
도 10은 일 실시예에 따른 트리밍부(820)의 구성도,
도 11은 일 실시예에 따른 기준 저항 조절부(520)의 구성도,
도 12는 도 11의 기준 저항 조절부(520)에서 온도에 따라 서로 다른 전압 생성부(1120, 1130)를 활성화하는 이유를 설명하기 위한 도면,
도 13은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 14는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 15는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예,
도 17은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예,
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예,
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예,
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.
도 2a 및 2b는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 5는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 6은 가변 저항 소자(R)의 상태 및 가변 저항 소자(R)의 양단에 인가된 전압에 따른 가변 저항 소자(R)의 저항값의 변화를 나타낸 그래프,
도 7은 온도에 관계없이 기준 저항 트랜지스터(REFT)의 저항값을 일정하게 유지하기 위해 필요한 전압을 나타낸 그래프,
도 8은 일 실시예에 따른 기준 저항 조절부(520)의 구성도,
도 9는 일 실시예에 따른 전압 생성부(810)의 구성도,
도 10은 일 실시예에 따른 트리밍부(820)의 구성도,
도 11은 일 실시예에 따른 기준 저항 조절부(520)의 구성도,
도 12는 도 11의 기준 저항 조절부(520)에서 온도에 따라 서로 다른 전압 생성부(1120, 1130)를 활성화하는 이유를 설명하기 위한 도면,
도 13은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 14는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 15는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예,
도 17은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예,
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예,
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예,
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예를 들어, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예를 들어, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예를 들어, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PSCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예를 들어, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부 전극으로서의 제1전극층(110)과 하부전극으로서의 제2전극층(120), 한 쌍의 자성층인 제1자성층(112)과 제2자성층(122) 및 한 쌍의 자성층(112, 122) 사이에 형성되는 터널 베리어층(130)을 포함한다.
여기에서, 제1자성층(112)은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층(122)은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(210)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(210)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(210)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(210)를 선택하기 위해 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 일단(251)으로부터 타단(252) 방향, 즉 도 1에서 자기 터널 접합 소자(100)의 상부 전극인 제1전극층(110)으로부터 하부전극인 제2전극층(120)으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층(110)의 방향과 고정 자성층인 제2자성층(122)의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(210)가 저저항 상태가 되며, 가변 저항 소자(210)가 저저항 상태일 때 가변 저항 소자(210)에 '로우'데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(210)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(210)에 연결된 워드라인(230)이 활성화되어 트랜지스터(220)가 턴온된다. 그리고, 타단(252)으로부터 일단(251) 방향, 즉 제2전극층(120)으로부터 제1전극층(110)으로 전류가 흐르게 되면(화살표 방향), 제1자성층(112)의 방향과 제2자성층(122)의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(210)가 고저항 상태를 갖게 되고, 가변 저항 소자(210)가 고저항 상태일 때 가변 저항 소자(210)에 '하이'데이터가 저장된 것으로 정의된다.
가변 저항 소자(210)에 저장된 데이터의 논리값은 가변 저항 소자(210)의 저항값에 따라 달라진다. 가변 저항 소자(210)가 고저항 상태인 경우와 저저항 상태인 경우에 저항값의 차이가 큰 경우에는 가변 저항 소자에 저장된 데이터를 판별하기가 쉬워지며, 가변 저항 소자(210)가 고저항 상태인 경우와 저저항 상태인 경우에 저항값의 차이가 작은 경우에는 가변 저항 소자에 저장된 데이터를 판별하기가 어려워져 데이터 판별에 있어서의 오류가 발생할 확률이 높아진다. 그러므로, 가변 저항 소자의 고저항 상태와 저저항 상태의 저항의 저항값 차이가 적더라도 정확하게 가변 저항 소자에 저장된 데이터를 판별할 수 있는 기술이 요구된다.
도 3, 4, 5, 13, 14, 15는 위에서 설명한 가변 저항 소자를 가지는 메모리 회로(장치)의 실시예들을 도시한다.
도 3은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 3을 참조하면, 메모리 회로(장치)는 다수의 데이터 감지부(310_0 - 310_n, n은 자연수), 다수의 리드 인에이블 트랜지스터(RT1, RT2), 다수의 클램프 트랜지스터(CT1, CT2), 다수의 기준 저항 소자(REF_R)를 포함할 수 있다.
다수의 데이터 감지부(310_0 - 310_n)은 각각 제1 및 제2입력단(I1, I2)을 포함할 수 있다. 제1입력단(I1)은 리드 인에이블 트랜지스터(RT1) 및 클램프 트랜지스터(CT1)를 통해 셀 경로(CELL PATH)와 연결되고, 제2입력단(I2)은 리드 인에이블 트랜지스터(RT2) 및 클램프 트랜지스터(CT2)를 통해 기준 저항 소자(REF_R)와 연결될 수 있다.
리드 인에이블 트랜지스터들(RT1, RT2)은 리드 동작 구간에서 활성화되는 리드 인에이블 신호(REN)가 활성화되면 턴온되고, 리드 인에이블 신호(REN)가 비활성화되면 턴오프될 수 있다. 클램프 트랜지스터(CT1, CT2)는 클램프 신호(CLAMP)가 활성화되면 턴온되고, 클램프 신호(CLAMP)가 비활성화되면 턴오프될 수 있다. 클램프 신호(CLAMP)의 전압 레벨에 따라 제1 및 제2입력단(I1, I2)에 흐르는 전류의 양이 조절될 수 있다.
셀 경로(CELL PATH)는 다수의 저항성 저장 셀(도 3에 미도시 됨) 중 선택된 저항성 저장 셀과 연결된 경로이며, 리드 동작시 제1입력단(I1) 및 셀 경로(CELL PATH)를 통해 리드 전류(IRD)가 흐를 수 있다.
기준 저항 소자(REF_R)는 선택된 저항성 저장 셀의 데이터를 감지하기 위한 기준이되는 저항값을 가질 수 있다. 리드 동작시 제2입력단(I2) 및 기준 저항 소자(REF_R) 사이에 기준 전류(IREF)가 흐를 수 있다.
데이터 감지부(310_0 - 310_n)는 리드 동작시 제1 및 제2입력단(I1, I2)에 각각 흐르는 전류(IRD, IREF)를 비교하여, 셀 경로(CELL PATH)에 포함된 선택된 저항성 저장 셀의 데이터를 감지 및 증폭하여 출력(D0 - Dn)할 수 있다. 예를 들어, 저항성 저장 셀에 0데이터가 저장된 경우 가변 저항 소자가 저저항 상태를 가지고, 저항성 저장 셀에 1데이터가 저장된 경우 가변 저항 소자가 고저항 상태를 가지는 경우 데이터 감지부(310_0 - 310_n)는 리드 전류(IRD)의 전류량이 기준 전류(IREF)의 전류량보다 많으면 저항성 저장 셀의 데이터를 0데이터로 출력(D0 - Dn)하고, 반대의 경우 1데이터로 출력(D0 - Dn)로 출력할 수 있다.
도 3의 메모리 회로(장치)는 다수의 데이터 감지부(310_0 - 310_n)에 각각 대응하는 다수의 기준 저항 소자(REF_R)를 포함하기 때문에 메모리 회로(장치)의 면적이 증가할 수 있다.
도 4는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 4를 참조하면, 메모리 회로(장치)는 다수의 데이터 감지부(410_0 - 410_n, n은 자연수), 다수의 리드 인에이블 트랜지스터(RT1, RT2), 다수의 클램프 트랜지스터(CT1, CT2), 기준 저항 소자(REF_SR)를 포함할 수 있다.
다수의 데이터 감지부(410_0 - 410_n)은 각각 제1 및 제2입력단(I1, I2)을 포함할 수 있다. 제1입력단(I1)은 리드 인에이블 트랜지스터(RT1) 및 클램프 트랜지스터(CT1)를 통해 셀 경로(CELL PATH)와 연결되고, 제2입력단(I2)은 리드 인에이블 트랜지스터(RT2) 및 클램프 트랜지스터(CT2)를 통해 기준 저항 소자(REF_SR)와 연결될 수 있다.
리드 인에이블 트랜지스터들(RT1, RT2)은 리드 동작 구간에서 활성화되는 리드 인에이블 신호(REN)가 활성화되면 턴온되고, 리드 인에이블 신호(REN)가 비활성화되면 턴오프될 수 있다. 클램프 트랜지스터(CT1, CT2)는 클램프 신호(CLAMP)가 활성화되면 턴온되고, 클램프 신호(CLAMP)가 비활성화되면 턴오프될 수 있다. 클램프 신호(CLAMP)의 전압 레벨에 따라 제1 및 제2입력단(I1, I2)에 흐르는 전류의 양이 조절될 수 있다.
셀 경로(CELL PATH)는 다수의 저항성 저장 셀(도 3에 미도시 됨) 중 선택된 저항성 저장 셀과 연결된 경로이며, 리드 동작시 제1입력단(I1) 및 셀 경로(CELL PATH)를 통해 리드 전류(IRD)가 흐를 수 있다.
기준 저항 소자(REF_SR)는 선택된 저항성 저장 셀의 데이터를 감지하기 위한 기준이되는 저항값을 가지며, 다수의 데이터 감지부(410_0 - 410_n)에 의해 공유될 수 있다. 리드 동작시 제2입력단(I2) 및 기준 저항 소자(REF_SR)가 연결된 노드(NO) 사이에 기준 전류(IREF)가 흐를 수 있다. 기준 저항 소자(REF_SR)에는 흐르는 전류(ISREF)의 전류량은 기준 전류(IREF)의 n+1배 일 수 있다.
데이터 감지부(410_0 - 410_n)는 리드 전류(IRD)의 전류량이 기준 전류(IREF)의 전류량보다 많으면 저항성 저장 셀의 데이터를 0데이터로 출력(D0 - Dn)하고, 반대의 경우 1데이터로 출력(D0 - Dn)로 출력할 수 있다.
도 4의 메모리 회로(장치)는 다수의 데이터 감지부(410_0 - 410_n)가 기준 저항 소자(REF_SR)를 공유하기 때문에 면적을 줄일 수 있다는 장점은 있지만 모든 데이터 감지부(410_0 - 410_n)의 제2입력단(I2)이 노드(NO)에 연결되기 때문에 노이즈에 취약해진다는 문제가 있다.
도 5는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 5를 참조하면, 메모리 회로(장치)는 하나 이상의 저항성 저장 셀(SC), 리드 인에이블 트랜지스터(RT1, RT2)들, 클램프 트랜지스터(CT1, CT2)들, 기준 저항 트랜지스터(REFT), 데이터 감지부(510) 및 기준 저항 조절부(520)를 포함할 수 있다.
각각의 저항성 저장 셀들(SC)은 가변 저항 소자(R) 및 가변 저항 소자(R)에 직렬로 연결된 선택 소자(S)를 포함할 수 있다. 가변 저항 소자(R)는 '로우'데이터가 저장된 경우 저저항 상태가 되고, '하이'데이터가 저장된 경우 고저항 상태가 될 수 있다. 또는 가변 저항 소자(R)는 '하이'데이터가 저장된 경우 저저항 상태가 되고, '로우'데이터가 저장된 경우 고저항 상태가 될 수 있다. 이하에서는 전자의 경우에 따른 메모리 회로에 대해 설명한다. 선택 소자(S)는 다수의 워드라인(WL0 - WLx, x는 자연수)의 전압에 응답하여 온/오프될 수 있다. 참고로 도시의 편의를 위해 1개의 저항성 저장 셀(SC)에 대해서만 내부 구성을 도시하였다. 저항성 저장 셀(SC)들은 비트라인(BL)과 소스라인(SL) 사이에 연결될 수 있다.
리드 인에이블 트랜지스터들(RT1, RT2)은 리드 동작 구간에서 활성화되는 리드 인에이블 신호(REN)가 활성화되면 턴온되고, 리드 인에이블 신호(REN)가 비활성화되면 턴오프될 수 있다. 클램프 트랜지스터(CT1, CT2)는 클램프 신호(CLAMP)가 활성화되면 턴온되고, 클램프 신호(CLAMP)가 비활성화되면 턴오프될 수 있다. 클램프 신호(CLAMP)의 전압 레벨에 따라 제1 및 제2입력단(I1, I2)에 흐르는 전류의 양이 조절될 수 있다.
기준 저항 트랜지스터(REFT)는 드레인(drain)이 기준 비트라인(RBL)에 연결되고, 소스(source)가 기준 소스라인(RSL)에 연결될 수 있다. 기준 저항 트랜지스터(REFT)의 게이트에는 바이어스 전압(VBIAS)이 인가될 수 있다. 바이어스 전압(VBIAS)은 고정된 전압 레벨을 가지며 리드 동작시에만 인가될 수 있다. 예를 들어, 바이어스 전압(VBIAS)의 전압 레벨은 1.5V 또는 1.8V가 될 수 있다. 도 5에서는 기준 저항 트랜지스터(REFT)가 엔모스 트랜지스터인 경우를 도시하였으나, 기준 저항 트랜지스터(REFT)는 피모스 트랜지스터일 수도 있다.
데이터 감지부(510)는 제1 및 제2입력단(I1, I2)을 포함할 수 있다. 제1입력단(I1)은 리드 인에이블 트랜지스터(RT1) 및 클램프 트랜지스터(CT1)를 통해 비트라인(BL)과 연결될 수 있다. 제2입력단(I2)는 리드 인에이블 트랜지스터(RT2) 및 클램프 트랜지스터(CT2)를 통해 기준 비트라인(RBL)과 연결될 수 있다. 리드 동작시 리드 인에이블 신호(REN) 및 클램프 신호(CLAMP)가 활성화되고, 리드 인에이블 트랜지스터(RT1, RT2) 및 클램프 트랜지스터(CT1, CT2)가 턴온될 수 있다. 따라서 제1입력단(I1)과 비트라인(BL)이 전기적으로 연결되고, 제2입력단(I2)과 기준 비트라인(RBL)이 전기적으로 연결될 수 있다.
리드 동작시 제1입력단(I1), 리드 인에이블 트랜지스터(RT1), 클램프 트랜지스터(CT1), 비트라인(BL), 선택된 저항성 저장 셀(예, WL0에 대응하는 저항성 저장 셀(SC)임) 및 소스라인(SL)을 통해 리드 전류(IRD)가 흐를 수 있다. 또한 제2입력단(I2), 리드 인에이블 트랜지스터(RT2), 클램프 트랜지스터(CT2), 기준 비트라인(RBL), 기준 저항 트랜지스터(REFT) 및 기준 소스라인(RBL)을 통해 기준 전류(IREF)가 흐를 수 있다.
리드 전류(IRD)의 전류량은 선택된 저항성 저장 셀의 저항값에 따라 결정되고, 기준 전류(IREF)의 전류량은 기준 저항 트랜지스터(REFT)의 저항값에 따라 결정될 수 있다. 데이터 감지부(510)는 리드 전류(IRD)와 기준 전류(IREF)의 전류량을 비교하여 리드 전류(IRD)의 전류량이 기준 전류(IREF)의 전류량보다 크면 0데이터를 출력(D)하고, 반대의 경우 1데이터를 출력(D)할 수 있다.
기준 저항 트랜지스터(REFT)의 저항값은 기준 소스라인(RSL)을 통해 기준 저항 트랜지스터(REFT)의 소스에 인가되는 소스 전압(VS)을 이용하여 조절할 수 있다. 기준 저항 조절부(520)는 소스 전압(VS)을 생성하여, 기준 소스라인(RSL)에 인가하되 메모리 회로(장치)의 동작 조건에 따라 소스 전압(VS)의 전압 레벨을 조절할 수 있다.
기준 저항 조절부(520)는 소스 전압(VS)의 전압 레벨을 온도에 따라 조절할 수 있다. 기준 저항 조절부(520)는 온도가 낮아지면 소스 전압(VS)의 전압 레벨을 높이고, 온도가 높아지면 소스 전압(VS)의 전압 레벨을 낮출 수 있다. 소스 전압(VS)을 조절하여 기준 저항 트랜지스터(REFT)의 저항값을 조절하는 경우 바이어스 전압(VBIAS)을 조절하여 기준 저항 트랜지스터(REFT)의 저항값을 조절하는 것보다 더 적은 전압 변화로 기준 저항 트랜지스터(REFT)의 저항값을 세밀하게 조절할 수 있다.
기준 저항 트랜지스터(REFT)를 통해 흐르는 전류량(이하 IDS라 함)은 다음과 같이 나타낼 수 있다.
IDS = μ·Cox·(W/L)·[(VGS-VT)·VDS-(1/2)·VDS 2]
또한 위 식에서 근사를 통해 (1/2)·VDS 2항을 삭제하면, 기준 저항 트랜지스터의 저항값(이하 R_REF라 함)는 다음과 같이 나타낼 수 있다.
R_REF ≒ L/{μ·Cox·W·(VGS-VT)·VDS}
위 식에서 μ: 이동도, Cox: 게이트 옥사이트 캐패시턴스 값, L: 게이트의 길이(length), W: 게이트의 폭(width), VT: 트랜지스터의 문턱전압, VGS: 트랜지스터의 게이트-소스 전압, VDS: 트랜지스터의 드레인-소스 전압을 각각 나타낼 수 있다.
위 식에 의하면, 기준 저항 트랜지스터(REFT)의 저항값(이하 R_REF라 함)은 VGS 및 VDS와 관계가 있다. 기준 저항 트랜지스터(REFT)의 게이트의 전압을 변화시키는 경우 VGS만 바뀌지만 소스의 전압을 변화시키는 경우 VGS 및 VDS가 모두 바뀌기 때문에 소스의 전압을 변화시키는 것이 게이트의 전압을 변화시키는 것보다 저항을 더 크게 변화시킬 수 있다. 따라서 소스 전압의 조절하는 경우 게이트 전압을 조절하는 경우보다 전압 조절 범위는 줄이면서 더 큰 저항 변화를 일으킬 수 있다. 즉, 적은 소스 전압 변화를 통해 요구되는 큰 저항 변화에 대응할 수 있다.
도 6은 가변 저항 소자(R)의 상태 및 가변 저항 소자(R)의 양단에 인가된 전압에 따른 가변 저항 소자(R)의 저항값의 변화를 나타낸 그래프이다.
도 6은 참조하면, 실선(A)은 온도가 상온(예, 25℃)인 경우 가변 저항 소자(R)의 양단에 인가되는 전압(이하 양단 전압(VR)이라 함)에 따른 가변 저항 소자(R)의 저항값 변화를 나타낸 것이고, 점선(B)은 온도가 고온(예, 90℃)인 경우 양단 전압(VR)에 따른 가변 저항 소자(R)의 저항값 변화를 나타낸 것이다. 또한 'LOW' 영역은 가변 저항 소자(R)가 저저항 상태인 경우 양단 전압(VR)에 따른 가변 저항 소자(R)의 저항값 변화를 나타낸 것이고, 'HIGH' 영역은 가변 저항 소자(R)가 고저항 상태인 경우 양단 전압(VR)에 따른 가변 저항 소자(R)의 저항값 변화를 나타낸 것이다.
가변 저항 소자(R)가 저저항 상태(LOW)인 경우 가변 저항 소자(R)의 저항값은 거의 일정하게 유지될 수 있다. 그러나 가변 저항 소자(R)가 고저항 상태(HIGH)인 경우 가변 저항 소자(R)의 저항값은 온도는 물론 양단 전압(VR)의 전압 레벨에 따라 달라질 수 있다. 참고로 가변 저항 소자(R)의 저항값의 단위는 kΩ이고, 양단 전압(VR)의 단위는 V이다.
도 7은 온도에 관계없이 기준 저항 트랜지스터(REFT)의 저항값을 일정하게 유지하기 위해 필요한 전압을 나타낸 그래프이다.
도 7을 참조하면, 'G1'은 소스 전압(VS)이 고정된 상태(예, 0V)에서 바이어스 전압(VBIAS)을 변화시켜 기준 저항 트랜지스터(REFT)의 저항값을 일정하게 유지하는 경우를 나타낸 것이고, 'G2'은 바이어스 전압(VBIAS)이 고정된 상태(예, 1.8V)에서 소스 전압(VS)을 변화시켜 기준 저항 트랜지스터(REFT)의 저항값을 일정하게 유지하는 경우를 나타낸 것이다. 즉, 'G1'에서 조절되는 전압은 기준 저항 트랜지스터(REFT)의 게이트에 인가되는 바이어스 전압(VBIAS)이고, 'G2'에서 조절되는 전압은 기준 저항 트랜지스터(REFT)의 소스에 인가되는 소스 전압(VS)일 수 있다.
'G1'의 경우 기준 저항 트랜지스터(REFT)의 저항값을 온도에 관계없이 유지하기 위해서는 온도에 따라 바이어스 전압(VBIAS)의 전압 레벨을 최소 1.52V에서 최대 2.19V까지 0.67V만큼 조절해야 한다. 또한 -40℃ - 25℃의 온도 범위에서 바이어스 전압(VBIAS)은 0.28V만큼 조절되고, 25℃ - 90℃의 온도 범위에서 바이어스 전압(VBIAS)은 0.39V만큼 조절되어야 하므로 상온을 기준으로 조절해 주어야 하는 바이어스 전압(VBIAS)의 전압 레벨도 다르다. 즉, 온도의 변화와 조절해 주어야 하는 바이어스 전압(VBIAS)의 전압 레벨이 선형적이지 않다.
반면에, 'G2'의 경우 기준 저항 트랜지스터(REFT)의 저항값을 온도에 관계없이 유지하기 위해서는 온도에 따라 소스 전압(VS)의 전압 레벨을 최소 -0.079V에서 최대 0.7V까지 0.149V만큼 조절해야 한다. 또한 -40℃ - 25℃의 온도 범위에서 소스 전압(VS)은 0.07V만큼 조절되어야 하고, 25℃ - 90℃의 온도 범위에서 소스 전압(VS)은 0.079V만큼 조절되어야 하므로 저항값을 일정하게 유지하기 위해 조절해야 하는 소스 전압(VS)의 전압 레벨이 작을 뿐만 아니라 상온을 기준으로 조절해 주어야 하는 소스 전압(VS)의 전압 레벨이 거의 유사하여 상온을 기준으로 거의 선형에 가깝게 소스 전압(VS)의 전압 레벨이 조절될 수 있다.
이것은 소스 전압(VS)의 전압 레벨을 조절하는 경우 바이어스 전압(VBIAS)의 전압 레벨을 조절하는 경우보다 훨씬 쉬우면서도 정밀하게 온도에 따라 기준 저항 트랜지스터(REFT)의 저항값을 조절할 수 있다는 것을 나타낼 수 있다.
도 5의 메모리 회로(장치)는 가변 저항 소자(R)의 저항값을 판별하기 위한 기준이 되는 기준 저항 소자로서 기준 저항 트랜지스터(REFT)를 이용하되, 기준 저항 트랜지스터(REFT)의 저항값을 게이트에 인가되는 바이어스 전압(VBIAS)이 아닌 소스에 인가되는 소스 전압(VS)을 이용해 조절하므로 동작 온도에 따라 조절해야 하는 소스 전압(VS)의 범위를 줄이고, 메모리 회로(장치)에서 리드 동작시 데이터 감지의 오차를 줄일 수 있다.
도 8은 일 실시예에 따른 기준 저항 조절부(520)의 구성도이다.
도 8을 참조하면, 기준 저항 조절부(520)는 전압 생성부(810) 및 트리밍부(820)를 포함할 수 있다.
전압 생성부(810)는 온도에 따라 전압 레벨이 변하는 제1전압(V1)을 생성할 수 있다. 도 9는 일 실시예에 따른 전압 생성부(810)의 구성도이다. 도 9를 참조하면, 전압 생성부(810)는 피모스 트랜지스터(P1, P2), 엔모스 트랜지스터(N1, N2) 및 저항(RCON)을 포함할 수 있다. 전압 생성부(810)는 일반적인 위들러 회로(Widlar Circuit)를 포함할 수 있다. 피모스 트랜지스터(P1)는 소스에 전원 전압(VDD)이 인가되고, 게이트가 노드(NO1)에 연결되고, 드레인이 노드(NO2)에 연결될 수 있다. 피모스 트랜지스터(P2)는 소스에 전원 전압(VDD)이 인가되고, 게이트가 노드(NO1)에 연결되고, 드레인이 노드(NO1)에 연결될 수 있다. 엔모스 트랜지스터(N1)는 소스에 기저전압(VSS)이 인가되고, 게이트가 노드(NO2)에 연결되고, 드레인이 노드(NO2)에 연결될 수 있다. 엔모스 트랜지스터(N2)는 소스가 저항(RCON)에 연결되고, 게이트가 노드(NO2)에 연결되고, 드레인이 노드(NO1)에 연결될 수 있다. 전압 생성부(810)의 출력인 제1전압(V1)은 저항(RCON)의 양단의 전압일 수 있다.
트랜지스터들(N1, N2, P1, P2)의 게이트의 폭/길이를 각각 (W/L)_N1, (W/L)_N2, (W/L)_P1, (W/L)_P2라 하면, 저항(RCON)의 저항값 및 (W/L)_N1, (W/L)_N2, (W/L)_P1, (W/L)_P2의 값을 조절하여 온도에 따라 원하는 전압 레벨을 가지는 제1전압(V1)을 생성할 수 있다.
트리밍부(820)는 조절 코드(TM<0:3>, TMB<0:3>)의 값에 따라 제1전압(V1)을 적절한 분배비율로 분배하여 소스 전압(VS)을 생성할 수 있다. 도 10은 일 실시예에 따른 트리밍부(820)의 구성도이다. 도 10을 참조하면, 트리밍부(820)는 다수의 트랜지스터들(N3 - N10) 및 저항들(R1 - R4, RL)을 포함할 수 있다. 트랜지스터들(N3 - N10)은 각각 TM<0:3>, TMB<0:3>)에 응답하여 온/오프될 수 있다. TMB<0> - TMB<3>는 각각 TM<0> - TM<3>의 논리값을 반전시킨 신호일 수 있다.
[표 1]은 조절 코드(TM<0:3>, TMB<0:3>)의 값에 따른 소스 전압(VS)과 제1전압(V1)의 비율(VS/V1)을 나타낸 것이다. []안의 값은 R1 - R4의 저항값이 각각 Ra, 2*Ra, 4*Ra, 8*Ra인 경우의 소스 전압(VS)과 제1전압(V1)의 비율(VS/V1)을 나타낸 것이다.
| TM<3> - TM<0> | TMB<3> - TMB<0> | VS/V1 |
| 0000 | 1111 | RL/(R1+R2+R3+R4+RL) [RL/(15*Ra+RL)] |
| 0001 | 1110 | RL/(R2+R3+R4+RL) [RL/(14*Ra+RL)] |
| 0010 | 1101 | RL/(R1+R3+R4+RL) [RL/(13*Ra+RL)] |
| 0011 | 1100 | RL/(R3+R4+RL) [RL/(12*Ra+RL)] |
| 0100 | 1011 | RL/(R1+R2+R4+RL) [RL/(11*Ra+RL)] |
| 0101 | 1010 | RL/(R2+R4+RL) [RL/(10*Ra+RL)] |
| 0110 | 1001 | RL/(R1+R4+RL) [RL/(9*Ra+RL)] |
| 0111 | 1000 | RL/(R4+RL) [RL/(8*Ra+RL)] |
| 1000 | 0111 | RL/(R2+R3+RL) [RL/(7*Ra+RL)] |
| 1001 | 0110 | RL/(R1+R3+RL) [RL/(6*Ra+RL)] |
| 1010 | 0101 | RL/(R1+R3+RL) [RL/(5*Ra+RL)] |
| 1011 | 0100 | RL/(R3+RL) [RL/(4*Ra+RL)] |
| 1100 | 0011 | RL/(R1+R2+RL) [RL/(3*Ra+RL)] |
| 1101 | 0010 | RL/(R2+RL) [RL/(2*Ra+RL)] |
| 1110 | 0001 | RL/(R1+RL) [RL/(1*Ra+RL)] |
| 1111 | 0000 | RL/RL [RL/RL] |
[표 1]과 같이 트리밍부(820)는 조절 코드(TM<0:3>, TMB<0:3>)의 값에 따라 다양한 분배비로 제1전압(V1)을 분배하여 소스 전압(VS)을 생성할 수 있다.
도 11은 일 실시예에 따른 기준 저항 조절부(520)의 구성도이다.
도 11을 참조하면, 기준 저항 조절부(520)는 온도 감지부(1110), 제1 및 제2전압 생성부(1120, 1130), 제1 및 제2트리밍부(1140, 1150)를 포함할 수 있다.
온도 감지부(1110)는 온도를 감지하여 현재 메모리 회로(장치)가 동작하는 온도가 기준온도(예, 상온 25℃) 이상인 경우 제1전압 생성부(1120)를 활성화하고 제2전압 생성부(1130)를 비활성화하고, 현재 메모리 회로(장치)가 동작하는 온도가 기준온도 미만인 경우 제2전압 생성부(1130)를 활성화하고, 제1전압 생성부(1120)를 비활성화할 수 있다.
제1전압 생성부(1120)는 활성화된 경우 온도에 따라 전압 레벨이 변하는 제1전압(V1)을 생성할 수 있다. 제1트리밍부(1140)는 조절 코드(TM0<0:3>, TM0B<0:3>)의 값에 따라 제1전압(V1)을 적절한 분배비율로 분배하여 소스 전압(VS)을 생성할 수 있다.
제2전압 생성부(1130)는 활성화된 경우 온도에 따라 전압 레벨이 변하는 제2전압(V2)을 생성할 수 있다. 제2트리밍부(1150)는 조절 코드(TM1<0:3>, TM1B<0:3>)의 값에 따라 제2전압(V2)을 적절한 분배비율로 분배하여 소스 전압(VS)을 생성할 수 있다.
제1 및 제2전압 생성부(1120, 1130)는 도 9의 전압 생성부(810)와 동일한 구성을 가질 수 있다. 다만 트랜지스터들(N1, N2, P1, P2)의 게이트의 폭/길이를 각각 (W/L)_N1, (W/L)_N2, (W/L)_P1, (W/L)_P2라 하면, 저항(RCON)의 저항값 및 (W/L)_N1, (W/L)_N2, (W/L)_P1, (W/L)_P2의 값은 필요에 따라 다른 값을 가질 수 있다. 게이트의 폭/길이 값 및 저항(RCON)의 저항값을 조절하여 제1 및 제2전압 생성부(1120, 1130)는 온도에 따른 제1 및 제2전압(V1, V2)의 변화량이 다르게 설정될 수 있다. 또한 제1 및 제2트리밍부(1140, 1150)은 도 10의 트리밍부(820)와 동일한 구성을 가질 수 있다.
도 12는 도 11의 기준 저항 조절부(520)에서 온도에 따라 서로 다른 전압 생성부(1120, 1130)를 활성화하는 이유를 설명하기 위한 도면이다.
도 12를 참조하면, 점선(G1)은 실제의 경우 온도에 따라 기준 저항 트랜지스터(REFT)의 저항값을 적절하게 조절하기 위해 필요한 소스 전압(VS)을 나타낸 것이고, 실선1(G2)은 이상적인 경우 기준 저항 트랜지스터(REFT)의 저항값을 적절하게 조절하기 위해 필요한 소스 전압(VS)을 나타낸 것이다.
또한 점선2(G3)는 제1전압 생성부(1120) 및 제1트리밍부(1140)가 활성화된 경우 온도에 따라 제1트리밍부(1140)에서 출력되는 소스 전압(VS)을 나타낸 것이고, 실선2(G4)은 제2전압 생성부(1130) 및 제2트리밍부(1150)가 활성화된 경우 온도에 따라 제2트리밍부(1150)에서 출력되는 소스 전압(VS)을 나타낸 것이다.
이상적인 경우(G2) 온도에 따라 기준 저항 트랜지스터(REFT)의 저항값을 적절하게 조절하기 위해 필요한 소스 전압(VS)이 선형적이기 때문에 제2전압 생성부(1130) 및 제2트리밍부(1150)만으로도 온도에 따라 적절한 소스 전압(VS)을 생성할 수 있다.
그러나 실제의 경우(G1) 온도에 따라 기준 저항 트랜지스터(REFT)의 저항값을 적절하게 조절하기 위해 필요한 소스 전압(VS)의 전압 레벨은 비선형적(상온 부근에서 그래프가 꺽여 기울기가 변하는 점(X)이 존재함)이다. 그러므로 제2전압 생성부(1130) 및 제2트리밍부(1150)만으로는 온도에 따라 적절한 소스 전압(VS)을 생성할 수 없다. 실제의 경우(G1) 온도에 따라 기준 저항 트랜지스터(REFT)의 저항값을 적절하게 조절하기 위해 적절한 전압 레벨을 가지는 소스 전압(VS)을 생성하기 위해 온도가 상온보다 낮은 경우 제2전압 생성부(1130) 및 제2트리밍부(1150)가 활성화하여 소스 전압(VS)을 생성하고, 온도가 상온보다 높은 경우 제1전압 생성부(1120) 및 제1트리밍부(1140)가 활성화하여 소스 전압(VS)을 생성해야 한다.
도 13은 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 13을 참조하면, 메모리 회로(장치)는 다수의 저항성 저장 셀(SC), 리드 인에이블 트랜지스터(RT1, RT2)들, 클램프 트랜지스터(CT1, CT2)들, 기준 저항 트랜지스터들(REFT0 - REFTx), 데이터 감지부(1310) 및 기준 저항 조절부(1320)를 포함할 수 있다.
도 13의 메모리 회로(장치)는 각 저항성 저장 셀(SC)별로 대응하는 다수의 기준 저항 트랜지스터(REFT0 - REFTx)를 포함할 수 있다. 다수의 기준 저항 트랜지스터(REFT0 - REFTx)의 게이트에는 각각 다수의 바이어스 전압(VBIAS0 - VBIASx)가 인가되며, 대응하는 워드라인이 액티브된 경우 대응하는 바이어스 전압이 활성화될 수 있다. 예를 들어, 워드라인(WL0)이 액티브된 경우 다수의 바이어스 전압들(VBIAS0 - VBIASx) 중 바이어스 전압(VBIAS0)만 활성화될 수 있다.
기준 저항 조절부(1320)는 소스 전압(VS)을 생성하되, 온도에 따라 소스 전압(VS)을 조절할 수 있다. 기준 저항 조절부(1320)는 도 8 내지 도 11에서 설명한 것과 같이 설계될 수 있다.
도 14는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 14을 참조하면, 메모리 회로(장치)는 다수의 저항성 저장 셀(SC), 리드 인에이블 트랜지스터(RT1, RT2)들, 클램프 트랜지스터(CT1, CT2)들, 기준 저항 트랜지스터들(REFT0 - REFTy), 다수의 데이터 감지부(1410_0 - 1410_y, y는 자연수) 및 기준 저항 조절부(1420)를 포함할 수 있다.
도 14의 메모리 회로(장치)는 다수의 데이터 감지부(1410_0 - 1410_y) 별로 대응하는 기준 저항 트랜지스터들(REFT0 - REFTy)을 포함할 수 있다. 각각의 데이터 감지부들(1410_0 - 1410_y)은 선택된 저항성 저장 셀에 저장된 데이터를 감지하여 출력(D0 - Dy)할 수 있다.
기준 저항 조절부(1420)는 소스 전압(VS)을 생성하되, 온도에 따라 소스 전압(VS)을 조절할 수 있다. 기준 저항 조절부(1420)는 도 8 내지 도 11에서 설명한 것과 같이 설계될 수 있다.
도 15는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.
도 15를 참조하면, 메모리 회로(장치)는 다수의 저항성 저장 셀(SC), 리드 인에이블 트랜지스터(RT1, RT2)들, 클램프 트랜지스터(CT1, CT2)들, 기준 저항 트랜지스터들(REFT00 - REFTxy), 다수의 데이터 감지부(1510_0 - 1510_y) 및 기준 저항 조절부(1520)를 포함할 수 있다.
도 15의 메모리 회로(장치)는 다수의 데이터 감지부(1510_0 - 1510_y) 별로 대응하는 다수의 기준 저항 트랜지스터들(REFT00 - REFTxy)을 포함할 수 있다. 각각의 데이터 감지부들(1510_0 - 1510_y)은 선택된 저항성 저장 셀에 저장된 데이터를 감지하여 출력(D0 - Dy)할 수 있다.
각 저항성 저장 셀(SC)별로 대응하는 다수의 기준 저항 트랜지스터(REFT00 - REFTxy)를 포함할 수 있다. 다수의 기준 저항 트랜지스터(REFT00 - REFTxy)의 게이트에는 각각 다수의 바이어스 전압(VBIAS0 - VBIASx)가 인가되며, 대응하는 워드라인이 액티브된 경우 대응하는 바이어스 전압이 활성화될 수 있다. 예를 들어, 워드라인(WL0)이 액티브된 경우 다수의 바이어스 전압들(VBIAS0 - VBIASx) 중 바이어스 전압(VBIAS0)만 활성화될 수 있다.
기준 저항 조절부(1520)는 소스 전압(VS)을 생성하되, 온도에 따라 소스 전압(VS)을 조절할 수 있다. 기준 저항 조절부(1520)는 도 8 내지 도 11에서 설명한 것과 같이 설계될 수 있다.
전술한 실시예들 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 16 내지 도 20은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예이다.
도 16을 참조하면, 마이크로프로세서(2000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(2010), 연산부(2020), 제어부(2030) 등을 포함할 수 있다. 마이크로프로세서(2000)는 중앙 처리 장치(CENtral Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(2010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(2000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(2010)는 연산부(2020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(2010)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(2010)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 기억부(2010)의 리드 마진을 증가시킬 수 있다. 결과적으로, 마이크로 프로세서(2000)의 신뢰도를 향상시킬 수 있다.
연산부(2020)는 제어부(2030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(2020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(2030)는 기억부(2010), 연산부(2020), 마이크로프로세서(2000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(2000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(2000)는 기억부(2010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(2040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(2040)는 버스 인터페이스(2050)를 통해 기억부(2010), 연산부(2020) 및 제어부(2030)와 데이터를 주고 받을 수 있다.
도 17은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 17을 참조하면, 프로세서(2100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(2100)는 마이크로프로세서의 역할을 하는 코어부(2110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(2120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(2100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(2110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(2111), 연산부(2112) 및 제어부(2113)를 포함할 수 있다.
기억부(2111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(2100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(2111)는 연산부(2112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(2112)는 프로세서(2100)의 내부에서 연산을 수행하는 부분으로, 제어부(2113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(2112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(2113)는 기억부(2111), 연산부(2112), 프로세서(2100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(2100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(2120)는 고속으로 동작하는 코어부(2110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(2111), 2차 저장부(2122) 및 3차 저장부(2123)를 포함할 수 있다. 일반적으로 캐시 메모리부(2120)는 1차, 2차 저장부(2111, 2122)를 포함하며 고용량이 필요할 경우 3차 저장부(2123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(2120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(2111, 2122, 2123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(2120)의 1차 저장부(2111), 2차 저장부(2122) 및 3차 저장부(2123) 중 하나 이상의 저장부는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(2120)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 캐시 메모리부(2120)의 리드 마진을 증가시킬 수 있다. 결과적으로, 프로세서(2100)의 신뢰도를 향상시킬 수 있다.
도 17에는 1차, 2차, 3차 저장부(2111, 2122, 2123)가 모두 캐시 메모리부(2120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(2120)의 1차, 2차, 3차 저장부(2111, 2122, 2123)는 모두 코어부(2110)의 외부에 구성되어 코어부(2110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(2120)의 1차 저장부(2111)는 코어부(2110)의 내부에 위치할 수 있고, 2차 저장부(2122) 및 3차 저장부(2123)는 코어부(2110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(2111, 2122)는 코어부(2110)의 내부에 위치할 수 있고, 3차 저장부(2123)는 코어부(2110)의 외부에 위치할 수 있다.
버스 인터페이스(2430)는 코어부(2110), 캐시 메모리부(2120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(2100)는 다수의 코어부(2110)를 포함할 수 있으며 다수의 코어부(2110)가 캐시 메모리부(2120)를 공유할 수 있다. 다수의 코어부(2110)와 캐시 메모리부(2120)는 직접 연결되거나, 버스 인터페이스(2430)를 통해 연결될 수 있다. 다수의 코어부(2110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(2100)가 다수의 코어부(2110)를 포함할 경우, 캐시 메모리부(2120)의 1차 저장부(2111)는 다수의 코어부(2110)의 개수에 대응하여 각각의 코어부(2110) 내에 구성되고 2차 저장부(2122)와 3차 저장부(2123)는 다수의 코어부(2110)의 외부에 버스 인터페이스(2130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(2111)의 처리 속도가 2차, 3차 저장부(2122, 2123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(2111)와 2차 저장부(2122)는 다수의 코어부(2110)의 개수에 대응하여 각각의 코어부(2110) 내에 구성되고, 3차 저장부(2123)는 다수의 코어부(2110) 외부에 버스 인터페이스(2130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(2100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(2140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(2150), 외부 기억 장치를 구동하는 메모리 컨트롤부(2160), 외부 인터페이스 장치에 프로세서(2100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(2170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(2130)를 통해 코어부(2110), 캐시 메모리부(2120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(2140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(2150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous ensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(2160)는 프로세서(2100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(2170)는 프로세서(2100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(2170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 18을 참조하면, 시스템(2200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(2200)은 프로세서(2210), 주기억장치(2220), 보조기억장치(2230), 인터페이스 장치(2240) 등을 포함할 수 있다. 본 실시예의 시스템(2200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(2210)는 입력된 명령어의 해석과 시스템(2200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(2220)는 프로그램이 실행될 때 보조기억장치(2230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(2220)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(2220)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 주기억 장치(2220)의 리드 마진을 증가시킬 수 있다. 결과적으로, 시스템(2200)의 신뢰도를 향상시킬 수 있다.
또한, 주기억장치(2220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(2230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(2220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(2230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(2230)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 보조기억장치(2230)의 리드 마진을 증가시킬 수 있다. 결과적으로, 시스템(2200)의 신뢰도를 향상시킬 수 있다.
또한, 보조기억장치(2230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 19의 2300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(2230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 19의 2300 참조)들을 포함할 수 있다.
인터페이스 장치(2240)는 본 실시예의 시스템(2200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous ensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 19를 참조하면, 데이터 저장 시스템(2300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(2310), 이를 제어하는 컨트롤러(2320), 외부 장치와의 연결을 위한 인터페이스(2330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(2340)를 포함할 수 있다. 데이터 저장 시스템(2300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(2310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(2320)는 저장 장치(2310)와 인터페이스(2330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(2320)는 데이터 저장 시스템(2300) 외부에서 인터페이스(2330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(2321)를 포함할 수 있다.
인터페이스(2330)는 데이터 저장 시스템(2300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(2300)이 카드인 경우, 인터페이스(2330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(2300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(2330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(2340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(2330)와 저장 장치(2310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(2340)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(2340)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 임시 저장 장치(2340)의 리드 마진을 증가시킬 수 있다. 결과적으로, 데이터 저장 시스템(2300)의 신뢰도를 향상시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 20을 참조하면, 메모리 시스템(2400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(2410), 이를 제어하는 메모리 컨트롤러(2420), 외부 장치와의 연결을 위한 인터페이스(2430) 등을 포함할 수 있다. 메모리 시스템(2400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(2410)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(2410)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 메모리(2410)의 리드 마진을 증가시킬 수 있다. 결과적으로, 메모리 시스템(2400)의 신뢰도를 향상시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(2420)는 메모리(2410)와 인터페이스(2430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(2420)는 메모리 시스템(2400) 외부에서 인터페이스(2430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(2421)를 포함할 수 있다.
인터페이스(2430)는 메모리 시스템(2400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(2430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(2400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(2430)와 메모리(2410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(2440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(2440)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(2440)는 하나 이상의 저항성 저장 셀; 하나 이상의 기준 저항 트랜지스터; 상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및 상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부를 포함할 수 있다. 이를 통해 버퍼 메모리(2440)의 리드 마진을 증가시킬 수 있다. 결과적으로, 메모리 시스템(2400)의 신뢰도를 향상시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(2440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 16 내지 도 20의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
Claims (27)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는
하나 이상의 저항성 저장 셀;
하나 이상의 기준 저항 트랜지스터;
상기 하나 이상의 저항성 저장 셀 중 선택된 저항성 저장 셀과 상기 기준 저항 트랜지스터의 저항값을 비교하여 상기 선택된 저항성 저장 셀의 데이터를 감지하는 데이터 감지부; 및
상기 기준 저항 트랜지스터의 소스 전압을 조절하여 상기 기준 저항 트랜지스터의 저항값을 조절하는 기준 저항 조절부
를 포함하는 전자 장치.
- 제 1항에 있어서,
상기 데이터 감지부는
제1 및 제2입력단을 포함하고,
상기 제1입력단 및 상기 선택된 저항성 저장 셀을 통해 흐르는 리드 전류와 상기 제2입력단 및 상기 기준 저항 트랜지스터를 통해 흐르는 기준 전류를 비교하는 전자 장치.
- 제 1항에 있어서,
상기 기준 저항 트랜지스터의 게이트에는 바이어스 전압이 인가되는 전자 장치.
- 제 1항에 있어서,
상기 기준 저항 조절부는
상기 소스 전압을 온도에 따라 조절하는 전자 장치.
- 제 4항에 있어서,
상기 기준 저항 조절부는
온도에 따라 레벨이 조절되는 온도 전압을 생성하는 온도 전압 생성부; 및
전압 조절 코드에 따라 결정되는 분배비로 상기 온도 전압을 분배하여 상기 소스 전압을 생성하는 트리밍부
를 포함하는 전자 장치.
- 제 4항에 있어서,
상기 기준 저항 조절부는
제1온도 구간에서 온도에 따라 제1기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제1전압 생성부;
제2온도 구간에서 온도에 따라 제2기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제2전압 생성부; 및
상기 제1온도 구간에서 상기 제1전압 생성부를 활성화하고, 상기 제2온도 구간에서 상기 제2전압 생성부를 활성화하는 온도 감지부
를 포함하는 전자 장치.
- 제 1항에 있어서,
상기 저항성 메모리는
상기 제1입력단과 상기 하나 이상의 저항성 저장 셀들 사이에 직렬로 연결되고, 각각 리드 인에이블 신호와 클램프 신호에 응답하여 온/오프되는 제1 및 제2트랜지스터; 및
상기 제2입력단과 상기 기준 저항 트랜지스터의 사이에 직렬로 연결되고, 각각 상기 리드 인에이블 신호와 상기 클램프 신호에 응답하여 온/오프되는 제3 및 제4트랜지스터
를 더 포함하는 전자 장치.
- 제 1항에 있어서,
상기 저항성 저장 셀 각각은
상기 선택소자; 및
상기 저항성 저장 셀에 저장된 데이터에 따라 저항값이 결정되는 가변 저항 소자를 포함하는 전자 장치.
- 제 8항에 있어서,
상기 가변 저항 소자는
금속 산화물 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
- 제 1항에 있어서,
상기 전자 장치는 마이크로 프로세서를 더 포함하고,
상기 마이크로 프로세서는
상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 글로벌 라인 구동부;
상기 글로벌 라인 구동부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제 1항에 있어서,
상기 전자 장치는 프로세서를 더 포함하고,
상기 프로세서는
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제 1항에 있어서,
상기 전자 장치는 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- 제 1항에 있어서,
상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제 1항에 있어서,
상기 전자 장치는 메모리 시스템을 더 포함하고,
상기 메모리 시스템은
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는
다수의 비트라인 및 다수의 소스라인;
상기 다수의 비트라인 및 상기 다수의 소스라인 중 대응하는 비트라인 및 소스라인 사이에 연결된 다수의 저항성 저장 셀;
다수의 기준 비트라인 및 다수의 기준 소스라인;
상기 다수의 기준 비트라인 및 상기 다수의 기준 소스라인 중 대응하는 기준 비트라인 및 기준 소스라인 사이에 연결된 다수의 기준 저항 트랜지스터;
상기 다수의 비트라인 및 상기 다수의 기준 비트라인 중 대응하는 비트라인 에 흐르는 리드 전류 및 대응하는 기준 비트라인에 흐르는 기준 전류를 비교하여 상기 대응하는 비트라인에 연결된 다수의 저항성 저장 셀 중 선택된 저항성 저장 셀의 데이터를 감지하는 다수의 데이터 감치부; 및
상기 다수의 기준 소스라인에 인가되는 소스 전압을 조절하여 상기 기준 저항 트랜지스터들의 저항값을 조절하는 기준 저항 조절부
를 포함하는 전자 장치.
- 제 15항에 있어서,
상기 다수의 데이터 감지부 각각은
제1 및 제2입력단을 포함하고,
상기 저항성 메모리는
상기 데이터 감지부의 제1입력단과 대응하는 비트라인 사이에 직렬로 연결되고, 각각 리드 인에이블 신호와 클램프 신호에 응답하여 온/오프되는 다수의 제1 및 제2트랜지스터; 및
상기 데이터 감지부의 제2입력단과 대응하는 기준 비트라인 사이에 직렬로 연결되고, 각각 리드 인에이블 신호와 클램프 신호에 응답하여 온/오프되는 다수의 제3 및 제4트랜지스터
를 더 포함하는 전자 장치.
- 제 15항에 있어서,
상기 다수의 기준 저항 트랜지스터의 게이트에는 바이어스 전압이 인가되는 전자 장치.
- 제 15항에 있어서,
상기 기준 저항 조절부는
상기 소스 전압을 온도에 따라 조절하는 전자 장치.
- 제 18항에 있어서,
상기 기준 저항 조절부는
온도에 따라 레벨이 조절되는 온도 전압을 생성하는 온도 전압 생성부; 및
전압 조절 코드에 따라 결정되는 분배비로 상기 온도 전압을 분배하여 상기 소스 전압을 생성하는 트리밍부
를 포함하는 전자 장치.
- 제 18항에 있어서,
상기 기준 저항 조절부는
제1온도 구간에서 온도에 따라 제1기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제1전압 생성부;
제2온도 구간에서 온도에 따라 제2기울기로 전압이 조절되는 상기 소스 전압을 생성하는 제2전압 생성부; 및
상기 제1온도 구간에서 상기 제1전압 생성부를 활성화하고, 상기 제2온도 구간에서 상기 제2전압 생성부를 활성화하는 온도 감지부
를 포함하는 전자 장치.
- 제 15항에 있어서,
상기 저항성 저장 셀 각각은
상기 선택소자; 및
상기 저항성 저장 셀에 저장된 데이터에 따라 저항값이 결정되는 가변 저항 소자를 포함하는 전자 장치.
- 제 15항에 있어서,
상기 가변 저항 소자는
금속 산화물 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
- 제 15항에 있어서,
상기 전자 장치는 마이크로 프로세서를 더 포함하고,
상기 마이크로 프로세서는
상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 글로벌 라인 구동부;
상기 글로벌 라인 구동부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제 15항에 있어서,
상기 전자 장치는 프로세서를 더 포함하고,
상기 프로세서는
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제 15항에 있어서,
상기 전자 장치는 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- 제 15항에 있어서,
상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제 15항에 있어서,
상기 전자 장치는 메모리 시스템을 더 포함하고,
상기 메모리 시스템은
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160138268A KR20180044582A (ko) | 2016-10-24 | 2016-10-24 | 전자 장치 |
| US15/679,045 US10566045B2 (en) | 2016-10-24 | 2017-08-16 | Electronic device includes resistive storage cells and reference resistance transistor, a resistance adjustment block to adjust the resistance value depending on a temperature and a data sensing block to sense the resistive value of the resistive storage cell and the reference transistor resistance value |
| CN201710711765.XA CN107978333B (zh) | 2016-10-24 | 2017-08-18 | 电子设备 |
| TW106133983A TWI738883B (zh) | 2016-10-24 | 2017-10-02 | 電子裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160138268A KR20180044582A (ko) | 2016-10-24 | 2016-10-24 | 전자 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20180044582A true KR20180044582A (ko) | 2018-05-03 |
Family
ID=61969923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160138268A KR20180044582A (ko) | 2016-10-24 | 2016-10-24 | 전자 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10566045B2 (ko) |
| KR (1) | KR20180044582A (ko) |
| CN (1) | CN107978333B (ko) |
| TW (1) | TWI738883B (ko) |
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| KR20150116072A (ko) | 2014-04-04 | 2015-10-15 | 에스케이하이닉스 주식회사 | 전자 장치 |
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| KR20180046580A (ko) * | 2016-10-28 | 2018-05-09 | 에스케이하이닉스 주식회사 | 전자 장치 |
-
2016
- 2016-10-24 KR KR1020160138268A patent/KR20180044582A/ko not_active Application Discontinuation
-
2017
- 2017-08-16 US US15/679,045 patent/US10566045B2/en active Active
- 2017-08-18 CN CN201710711765.XA patent/CN107978333B/zh active Active
- 2017-10-02 TW TW106133983A patent/TWI738883B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| US10566045B2 (en) | 2020-02-18 |
| TWI738883B (zh) | 2021-09-11 |
| CN107978333B (zh) | 2021-09-21 |
| US20180114562A1 (en) | 2018-04-26 |
| TW201816788A (zh) | 2018-05-01 |
| CN107978333A (zh) | 2018-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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