CN108154894B - 电子设备 - Google Patents

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Abstract

一种电子设备包括半导体存储器，该半导体存储器包括：电阻式储存单元；参考电阻单元；比较块，其通过第一输入端子和第二输入端子电耦接到电阻式储存单元和参考电阻单元，从而将流经第一输入端子的单元电流与流经第二输入端子的参考电流进行比较；第一钳位部件，其根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其在充电时段或放电时段期间稳定第一节点的电压；以及切换部件，其在充电时段或放电时段中与第一节点和稳压块电耦接。

Description

电子设备
相关申请的交叉引用
本申请要求2016年12月2日提交的申请号为10-2016-0163322、题为“ELECTRONICDEVICE(电子设备)”的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本专利文献涉及一种存储电路或存储器件及其在电子设备或电子系统中的应用。
背景技术
近来，随着电子电器朝向小型化、低功耗、高性能、多功能等的发展趋势，在本领域中需要能够将信息储存在诸如计算机、便携式通信设备等的各种电子电器中的半导体器件，并且已经对半导体器件进行了研究。这样的半导体器件包括可以使用根据所施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文献中公开的技术包括存储电路或存储器件及其在电子设备或电子系统中的应用以及降低感测过程中的操作噪声的电子设备的各种实施方式。
在一方面中，电子设备包括半导体存储器，该半导体存储器包括：多个电阻式储存单元，每个电阻式储存单元被构造成呈现用于储存数据的不同电阻值；参考电阻单元；比较块，其通过第一输入端子电耦接到多个电阻式储存单元以及通过第二输入端子电耦接到参考电阻单元，比较块能够操作以将流经第一输入端子的单元电流与流经第二输入端子的参考电流进行比较；具有端子的第一钳位部件，该端子包括耦接到多个电阻式储存单元的第一端子、耦接到第一输入端子的第二端子以及耦接到第一节点的第三端子，并且该第一钳位部件能够操作以根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元与第二输入端子之间，并且能够操作以根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其通过第一节点电耦接到第一钳位部件，并且能够操作以在充电时段或放电时段期间稳定第一节点的电压；以及切换部件，其在充电时段或放电时段中与第一节点和稳压块电耦接。
上述方法的实施方式可以包括以下的一个或更多个。
半导体存储器还可以包括：钳位电压发生块，其耦接到第一节点并且能够操作以产生钳位电压并将所产生的钳位电压施加到第一节点。稳压块可以包括：并联耦接的多个电容器；以及稳定钳位电压发生单元，其耦接到电容器的第一端并且能够操作以产生具有与钳位电压相同电平的稳定钳位电压，以及将稳定钳位电压施加到多个电容器的第一端。稳压块可以包括：并联耦接的多个电容器；稳定钳位电压发生单元，其能够操作以产生具有与钳位电压相同电平的稳定钳位电压；以及耦接单元，其耦接在稳定钳位电压发生单元与电容器的第一端之间，并且能够操作以在充电时段或放电时段中，根据电容器两端的电压与稳定钳位电压的比较结果来驱动电容器。充电时段可以包括开始读取操作的时间点，而放电时段包括结束读取操作的时间点。比较块可以通过将单元电流与参考电流进行比较来感测在多个电阻式储存单元之中所选中的电阻式储存单元的数据。半导体存储器还可以包括：多个电阻式储存单元的第一端子所耦接到的位线；以及多个电阻式储存单元的第二端子所耦接到的源极线，以及其中位线与第一钳位部件耦接。半导体存储器还可以包括：多个附加电阻式储存单元，每个附加电阻式储存单元被构造为呈现用于储存数据的不同电阻值；附加参考电阻单元；附加比较块，其通过第三输入端子电耦接到多个附加电阻式储存单元以及通过第四输入端子电耦接到附加参考电阻单元，附加比较块能够操作以将流经第三输入端子的对应单元电流与流经第四输入端子的对应参考电流进行比较；具有端子的附加第一钳位部件，该端子包括耦接到多个附加电阻式储存单元的第一端子、耦接到第三输入端子的第二端子以及耦接到第一节点的第三端子，并且附加第一钳位部件能够操作以根据第一节点的电压电平来控制对应单元电流的最大电流量；以及附加第二钳位部件，其耦接在附加参考电阻单元与第四输入端子之间，并且能够操作以根据第一节点的电压电平来控制对应参考电流的最大电流量。
半导体存储器还可以包括：附加切换部件，其耦接在第一节点与第二节点之间，并且在除了充电时段和放电时段之外的不同时段中被驱动以导通，第二节点与钳位电压发生块连接。钳位电压发生块可以包括：电流源；复制电阻器单元；以及耦接元件，其具有耦接到电流源的第一端子、耦接到复制电阻器单元的第二端子以及耦接到第一节点或第二节点的第三端子。多个电阻式储存单元可以包括电阻式储存单元，该电阻式储存单元包括具有隧道阻挡层介于两个磁性层之间的结构的可变电阻元件。参考电阻单元可以具有在每个电阻式储存单元的不同电阻值之间的电阻值。钳位电压可以在充电时段期间具有最大值，该最大值小于没有稳压块的电子设备的最大值。钳位电压可以在放电时段期间具有最小值，该最小值小于没有稳压块的电子设备的最小值。
电子设备还可以包括微处理器，该微处理器包括：控制单元，其被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或控制微处理器的信号的输入或输出；操作单元，其被配置为基于控制单元对命令进行解码的结果来执行操作；以及存储单元，其被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或用于执行操作的数据的地址；其中半导体存储器是微处理器中的存储单元的一部分。
电子设备还可以包括处理器，该处理器包括：核心单元，其被配置为基于从处理器的外部输入的命令，通过使用数据来执行与命令相对应的操作；高速缓冲存储单元，其被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或用于执行操作的数据的地址；以及总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，其中半导体存储器是处理器中的高速缓冲存储单元的一部分。
电子设备还可以包括处理系统，该处理系统包括：处理器，其被配置为对由处理器接收的命令进行解码，并且基于对命令进行解码的结果来控制针对信息的操作；辅助存储器件，其被配置为储存用于对命令和信息进行解码的程序；主存储器件，其被配置为调用并储存来自辅助存储器件的程序和信息，使得处理器能够在执行程序时使用程序和信息来执行操作；以及接口设备，其被配置为在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中半导体存储器是处理系统中的辅助存储器件或主存储器件的一部分。
电子设备还可以包括数据储存系统，该数据储存系统包括：储存器件，其被配置为储存数据，并保存所储存的数据而与电源无关；控制器，其被配置为根据从外部输入的命令来控制数据向储存器件的输入和数据从储存器件的输出；暂时储存器件，其被配置为暂时储存在储存器件与外部之间交换的数据；以及接口，其被配置为在储存器件、控制器和暂时储存器件中的至少一个与外部之间执行通信，其中半导体存储器是数据储存系统中的储存器件或暂时储存器件的一部分。
电子设备还可以包括存储系统，该存储系统包括：存储器，其被配置为储存数据，保存所储存的数据而与电源无关；存储器控制器，其被配置为根据从外部输入的命令来控制数据向存储器的输入和数据从存储器的输出；缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及接口，其被配置为在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中半导体存储器是存储系统中存储器或缓冲存储器的一部分。
附图说明
图1是示出作为在其中隧道阻挡层介于两个铁磁层之间的结构之一的磁性隧道结(MTJ)的示例的示图。
图2A和图2B是说明将数据储存在可变电阻元件中的原理的视图。
图3是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
图4是有助于说明在图1所示的存储电路(器件)中的读取操作期间可能出现的问题的示图的示例的代表。
图5是示出图2的存储电路(器件)中的读取使能信号REN、单元电流Icell和钳位电压VCLAMP的波形的示例代表的示图。
图6是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
图7是示出根据专利文献的一个实施方式的稳压块630的示例的代表的配置图。
图8是示出根据专利文献的一个实施方式的稳压块630的示例的代表的配置图。
图9是有助于说明在未设置稳压块630的情况与设置有稳压块630的情况中的每个情况下的读取操作期间的钳位电压VCLAMP的波形的示图的示例的代表。
图10是有助于说明图6所示的稳压块630的操作的示图的示例的代表。
图11是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
图12是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
图13是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
图14是基于所公开的技术来实现存储电路的微处理器的配置图的示例。
图15是基于所公开的技术来实现存储电路的处理器的配置图的示例。
图16是基于所公开的技术来实现存储电路的系统的配置图的示例。
图17是基于所公开的技术来实现存储电路的数据储存系统的配置图的示例。
图18是基于所公开的技术来实现存储电路的存储系统的配置图的示例。
具体实施方式
所公开的技术可以在下面参考附图详细描述的各种示例和实施方式中实现。
根据所公开技术的实施方式的半导体存储器件可以包括呈现出可变电阻特性的可变电阻元件，该可变电阻特性允许针对数据储存为表示不同数据而具有不同电阻值的不同电阻状态。可以通过在数据写入操作中施加足够幅度的电压或电流来改变可变电阻元件的电阻状态。因此，可变电阻元件能够储存不同的数据。在该实施方式中，这种可变电阻元件可以包括呈现出可变电阻特性的单层或多层，并且包括在RRAM、PRAM、STTRAM、MRAM或FRAM(例如，铁磁材料)中使用的材料、铁电体材料、相变材料(诸如硫族化物材料)、金属氧化物(诸如钙钛矿材料和/或过渡金属氧化物)。
可变电阻元件可以包括金属氧化物，例如过渡金属氧化物(诸如氧化镍(Ni)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钨(WO)或氧化钴(CoO))和/或钙钛矿材料(诸如氧化钛锶(STO：SrTiO))和/或镨钙锰氧化物(PCMO：PrCaMnO)。
此外，可变电阻元件可以包括相变材料。相变材料可以包括诸如锗-锑-碲(GST：GeSbTe)的硫族化物材料。可变电阻元件通过使用热来改变晶体状态或非晶体状态从而在不同的电阻状态之间切换。
可变电阻元件可以包括两个磁性层和介于两个磁性层之间的隧道阻挡层。磁性层可以包括镍-铁-钴(NiFeCo)或钴-铁(CoFe)等。隧道阻挡层可以包括氧化铝Al2O3。可变电阻元件可以根据磁性层的磁化方向而在两种不同的电阻状态之间切换。例如，当两个磁性层的磁化方向平行时，可变电阻元件可以处于低电阻状态，而当两个磁性层的磁化方向是反向平行时，可变电阻元件可以处于高电阻状态。
图1是示出作为在其中隧道阻挡层介于两个铁磁层之间的结构之一的磁性隧道结(MTJ)的示例的示图。
如图1所示，MTJ 100包括作为顶电极的第一电极层110、作为底电极的第二电极层120、作为一对铁磁层的第一铁磁层112和第二铁磁层122以及形成在一对铁磁层112与122之间的隧道阻挡层130。
第一铁磁层112可以是自由铁磁层或者包括自由铁磁层，该自由铁磁层的磁化方向可以根据施加到MTJ 100的电流的方向而改变，而第二铁磁层122可以是钉扎铁磁层或者包括钉扎铁磁层，该钉扎铁磁层的磁化方向被钉扎。
这种MTJ 100可以被控制为根据在足够高幅度处的电流的方向而改变其电阻值，并且该属性可以被用于储存诸如“0”或“1”的不同数据。
图2A和图2B是说明将数据储存在可变电阻元件210中的原理的视图。可变电阻元件210可以是上面参考图1描述的MTJ 100或者包括上面参考图1描述的MTJ 100。
首先，图2A是说明将具有低逻辑值的数据记录在可变电阻元件210中的原理的示图。为了选择可变电阻元件210以储存数据，电耦接到可变电阻元件210的字线230被激活，并且用作切换晶体管ST的晶体管220被导通。在图2A所示的示例中，这可以通过在耦接到晶体管220的栅极的字线230处施加的电压下导通耦接到可变电阻元件210的晶体管220来实现。一旦晶体管220被导通，则电流可以被引导为从一端251朝向另一端252(如箭头所示的方向)流动(即，从作为图1所示的MTJ 100的顶电极的第一电极层110流向作为底电极的第二电极层120)，作为自由铁磁层的第一铁磁层112的磁化方向与作为钉扎铁磁层的第二铁磁层122的磁化方向变为彼此平行，并且可变电阻元件210具有低电阻状态。当可变电阻元件210为低电阻状态时，被定义为“低”数据被储存在可变电阻元件210中。
接下来，图2B是说明将具有高逻辑值的数据记录在可变电阻元件210中的原理的示图。在类似的方式中，与电耦接到可变电阻元件210的晶体管220耦接的字线230被激活，并且晶体管220被导通。当电流从另一端252朝向一端251(如箭头所示的方向)流动时(即从第二电极层120流向第一电极层110时)，第一铁磁层112的磁化方向与第二铁磁层122的磁化方向变为彼此反向平行，并且可变电阻元件210具有高电阻状态。当可变电阻元件210是高电阻状态时，被定义为“高”数据被储存在可变电阻元件210中。
储存在可变电阻元件210中的数据的逻辑值根据可变电阻元件210的电阻值而改变。在可变电阻元件210的高电阻状态与低电阻状态的电阻值之间的差异大的情况下，容易确定储存在可变电阻元件210中的数据。在可变电阻元件210的高电阻状态与低电阻状态的电阻值之间的差异较小的情况下，难以确定储存在可变电阻元件210中的数据，因此在识别数据中发生错误的概率增加。因此，在本领域中需要一种技术：即使当可变电阻元件的高电阻状态与低电阻状态的电阻值之间的差异较小时，也能够精确地识别储存在可变电阻元件中的数据。
图3是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
参考图3，存储电路(器件)可以包括比较块310、钳位电压发生块320、读取使能晶体管RT1和RT2、钳位晶体管CT1和CT2、电阻式储存单元SC以及参考电阻单元RC。
比较块310可以包括第一输入端子I1和第二输入端子I2。第一输入端子I1可以通过晶体管RT1和CT1与电阻式储存单元SC耦接，而第二输入端子I2可以通过晶体管RT2和CT2与参考电阻单元RC耦接。在读取操作中，单元电流Icell可以流经第一输入端子I1和电阻式储存单元SC，而参考电流Iref可以流经第二输入端子I2和参考电阻单元RC。
当在读取操作时段中激活的读取使能信号REN被激活时，读取使能晶体管RT1和RT2可以被导通，而当读取使能信号REN被去激活时，读取使能晶体管RT1和RT2可以被关断。钳位晶体管CT1和CT2可以根据钳位电压VCLAMP的电压电平来控制单元电流Icell和参考电流Iref的最大电流量。可以通过钳位电压发生块320来产生钳位电压VCLAMP。
电阻式储存单元SC可以包括可变电阻元件R和与可变电阻元件R串联耦接的选择元件S。选择元件S可以具有耦接到对应控制线CL(例如，字线)的栅极。可变电阻元件R为表示不同数据位而具有不同电阻值的不同电阻状态。在一些实施方式中，在储存“低”数据位的情况下，可变电阻元件R可以具有低电阻状态，而在储存“高”数据位的情况下，可变电阻元件R可以具有高电阻状态。可选地，在储存“高”数据位的情况下，可变电阻元件R可以具有低电阻状态，而在储存“低”数据位的情况下，可变电阻元件R可以具有高电阻状态。在下文中，通过举例说明前一种情况，对存储电路的操作进行描述。参考电阻单元RC可以包括参考电阻元件RR，该参考电阻元件RR具有在可变电阻元件R的低电阻状态的电阻值与可变电阻元件R的高电阻状态的电阻值之间的电阻值。
比较块310可以通过在读取操作中将单元电流Icell与参考电流Iref的电流量进行比较来感测并放大电阻式储存单元SC的数据，并且输出其输出D。当单元电流Icell的电流量大于参考电流Iref的电流量时，比较块310可以输出具有“低”数据位(诸如“0”)的输出D，而当单元电流Icell的电流量小于参考电流Iref的电流量时，比较块310可以输出具有“高”数据位(诸如“1”)的输出D。
图4是用于说明在图3所示的存储电路(器件)中在读取操作期间可能发生的问题的示例图的代表。
参考图4，钳位电压发生块320可以包括电流源321、晶体管322以及复制电阻器元件323。
如果读取使能信号REN在读取操作(①)中从“低”电平转换到“高”电平，则电阻式储存单元SC的端子NO1的电压可以在选择元件S被导通的条件下从低电压电平被充电到操作电压电平(②)。如果钳位晶体管CT1的沟道C的电压在端子NO1的电压被充电的瞬态响应时段内瞬间增加，则瞬态响应在节点NO2中产生噪声，在该节点NO2中通过连接在沟道C和栅极G之间的耦接电容Cc的影响而产生钳位电压VCLAMP(③)。
钳位电压VCLAMP中的这种噪声可能导致钳位晶体管CT1失去或负面地影响适当地控制单元电流Icell的最大电流量的功能，从而增加感测待机时间。感测待机时间是指从读取使能信号REN从“低”电平转换到“高”电平时到比较块310开始感测单元电流Icell时的时间。此外，如果噪声严重，则比较块310可以不感测电阻式储存单元SC的数据。
图5是示出图4的存储电路(器件)中的读取使能信号REN、单元电流Icell以及钳位电压VCLAMP的波形的示例的代表的示图。
参考图5，由于读取使能信号REN从“低”电平转换到“高”电平的时段S1或读取使能信号REN从“高”电平转换到“低”电平的时段S2，因此可能在单元电流Icell和钳位电压VCLAMP中产生噪声NOISE。
图6是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
参考图6，存储电路(器件)可以包括多个电阻式储存单元SC、参考电阻单元RC、比较块610、钳位电压发生块620、稳压块630、第一读取使能部件RT1和第二读取使能部件RT2、第一钳位部件CT1和第二钳位部件CT2以及切换部件PT。
每个电阻式储存单元SC可以包括可变电阻元件R和与可变电阻元件R串联耦接的选择元件S。在一些实施方式中，在储存“低”数据位的情况下，可变电阻元件R可以具有低电阻状态，而在储存“高”数据位的情况下，可变电阻元件R可以具有高电阻状态。可选地，在储存“高”数据位的情况下，可变电阻元件R可以具有低电阻状态，而在储存“低”数据位的情况下，可变电阻元件R可以具有高电阻状态。选择元件S可以耦接到多个字线WL0至WLx(x是自然数)中的对应字线。在对应的字线被激活的情况下，选择元件S可以被导通，而在对应的字线被去激活的情况下，选择元件S可以被关断。在图6中，为了便于说明，仅对一个电阻式储存单元SC示出内部配置，对于剩余的电阻式储存单元SC则省略了内部配置。
位线BL可以耦接到多个电阻式储存单元SC的一端，而源极线SL可以耦接到多个电阻式储存单元SC的另一端。多个电阻式储存单元SC、位线BL以及源极线SL可以配置一列COL。第一读取使能部件RT1和第一钳位部件CT1可以串联耦接在比较块610的第一输入端子I1与位线BL之间。第二读取使能部件RT2和第二钳位部件CT2可以串联耦接在比较块610的第二输入端子I2与参考电阻单元RC之间。
当在读取操作时段中激活的读取使能信号REN被激活时，第一读取使能部件RT1和第二读取使能部件RT2可以被导通，而当读取使能信号REN被去激活时，第一读取使能部件RT1和第二读取使能部件RT2被关断。例如，第一读取使能部件RT1和第二读取使能部件RT2中的每个读取使能部件可以包括晶体管。第一钳位部件CT1和第二钳位部件CT2可以根据钳位电压VCLAMP的电压电平来控制单元电流Icell和参考电流Iref的最大电流量。例如，第一钳位部件CT1和第二钳位部件CT2中的每个钳位部件可以包括晶体管。
比较块610可以通过将流经第一输入端子I1的单元电流Icell与流经第二输入端子I2的参考电流Iref进行比较，来感测并放大电阻式储存单元SC的数据。比较块610的操作可以与图3的比较块310的操作相同。
钳位电压发生块620可以产生钳位电压VCLAMP，并且将钳位电压VCLAMP施加到第一节点NO1。钳位电压发生块620可以包括电流源621、耦接元件622以及复制电阻器单元623。电流源621可以产生预定的钳位电流ICLAMP。耦接元件622具有三个端子，该三个端子包括耦接到电流源621的第一端子、耦接到复制电阻器单元623的第二端子以及耦接到第一节点NO1的第三端子。参考图6，耦接到第一节点NO1的第三端子为耦接元件622的栅极，并且耦接到电流源621的第一端子也耦接到第一节点NO1。复制电阻器单元623可以耦接在耦接元件622的第二端子与接地端子之间。复制电阻器单元623可以被建模为具有与可变电阻元件R的低电阻状态的电阻值相同的电阻值。
稳压块630可以在充电时段或放电时段中稳定第一节点NO1的电压。充电时段可以包括开始读取操作的时间点，而放电时段可以包括结束读取操作的时间点。在一些实施方式中，充电时段可以包括包含读取使能信号REN被激活的时间点的预定时段，而放电时段可以包括包含读取使能信号REN被去激活的时间点的预定时段。
稳压块630可以通过切换部件PT与第一节点NO1耦接。切换部件PT可以在其一端耦接到第一节点NO1，在其另一端耦接到稳压块630，以及通过其栅极输入稳定信号EQ。例如，切换部件PT可以包括晶体管。当稳定信号EQ被激活时，切换部件PT可以被导通，而当稳定信号EQ被去激活时，切换部件PT可以被关断。稳定信号EQ可以在充电时段和放电时段内被激活。稳压块630可以在充电时段和放电时段内通过切换部件PT与第一节点NO1电耦接，并减少在第一节点NO1中产生的噪声。后面将参考图7和图8来讨论稳压块630的示例性结构。
如果在钳位电压VCLAMP中产生的噪声在读取操作中被减小，则可以缩短感测待机时间。结果，能够提高操作速度，并且由于因噪声而引起的错误被阻止，因此能够提高操作的精度。
图7是示出根据专利文献的一个实施方式的稳压块630的示例的代表的配置图。
参考图7，稳压块630可以包括多个电容器Cpool和稳定钳位电压发生单元710。
稳定钳位电压发生单元710可以包括电流源711、耦接元件712以及复制电阻器单元713。电流源711可以产生预定的钳位电流ICLAMP。耦接元件712具有三个端子，该三个端子包括耦接到电流源711的第一端子、耦接到复制电阻器单元713的第二端子以及耦接到第二节点NO2的第三栅极端子。耦接到电流源的第一端子也耦接到第二节点NO2。例如，耦接元件712可以包括晶体管。复制电阻器单元713可以耦接在耦接元件712的第二端子与接地端子之间。
多个电容器Cpool可以并联耦接在第二节点NO2与接地端子之间。多个电容器Cpool中的每个电容器可以在其一端耦接到第二节点NO2，并在其另一端耦接到接地端子。稳定钳位电压发生单元710可以产生具有与钳位电压VCLAMP相同的电压电平的稳定钳位电压VCLAMP_pool，并且将稳定钳位电压VCLAMP_pool施加到第二节点NO2。稳定钳位电压发生单元710可以用稳定钳位电压VCLAMP_pool对电容器Cpool并联耦接到的第二节点NO2充电。因此，在第一节点NO1和第二节点NO2电耦接的情况下，稳定钳位电压发生单元710可以快速吸收在第一节点NO1中产生的噪声，并且将第一节点NO1的电压电平稳定到稳定钳位电压VCLAMP_pool的电压电平。
图8是示出根据本专利文献中公开的技术的一个实施方式的稳压块630的示例的代表的配置图。
参考图8，稳压块630可以包括多个电容器Cpool、稳定钳位电压发生单元810以及耦接单元820。
稳定钳位电压发生单元810可以包括电流源811、耦接元件812以及复制电阻器单元813。电流源811可以产生预定的钳位电流ICLAMP。耦接元件812具有耦接到电流源811的第一端子和耦接到复制电阻器单元813的第二端子。耦接元件812的栅极耦接到第三节点NO3。耦接到电流源811的耦接元件812的第一端子也耦接到第三节点NO3。例如，耦接元件812可以包括晶体管。复制电阻器单元813可以耦接在第二端子与接地端子之间。
在图8的稳压块630中，稳定钳位电压发生单元810可以产生稳定钳位电压VCLAMP_pool，并且将稳定钳位电压VCLAMP_pool施加到第三节点NO3。稳压块630还可以包括将第二节点NO2耦接到第三节点NO3的耦接单元820。
耦接单元820连接在第二节点NO2与第三节点NO3之间。多个电容器Cpool可以并联耦接在第二节点NO2与接地端子之间。多个电容器Cpool中的每个电容器连接在耦接到NO2的第一端与耦接到接地端子的第二端之间。在充电时段或放电时段内，耦接单元820可以根据多个电容器Cpool的第一端的电压(即，第二节点NO2的电压)与稳定钳位电压VCLAMP_pool(即，第三节点NO3的电压)的比较结果来驱动多个电容器Cpool的第一端。此外，耦接单元820可以在除了充电时段或放电时段之外的时段内将稳定钳位电压VCLAMP_pool传送到第二节点NO2。
耦接单元820可以包括开关元件821和驱动元件822。控制信号BEN的激活时段可以与稳定信号EQ的激活时段部分重叠或全部重叠。此外，控制信号BEN的激活时段可以与充电时段和放电时段部分重叠或全部重叠。开关元件821可以在反相控制信号/BEN被激活的时段内被导通，而在反相控制信号/BEN被去激活的时段内被关断。
在开关元件821被导通的情况下，第三节点NO3的电压可以通过开关元件821被传送到第二节点NO2。驱动元件822可以在控制信号BEN被激活的时段中被使能，并且当第二节点NO2的电压高于第三节点NO3的电压时，下拉驱动第二节点NO2，而当第二节点NO2的电压低于第三节点NO3的电压时，上拉驱动第二节点NO2。驱动元件822可以以与源极跟随器或单位增益缓冲器相同的方式来操作。作为参考，反相控制信号/BEN与控制信号BEN可以具有相反的逻辑值。
图8的稳压块630可以比图7的稳压块630更快地稳定第一节点NO1的电压。
图9是用于说明在未设置稳压块630的情况和设置有稳压块630的情况中的每个情况下的读取操作期间的钳位电压VCLAMP的波形的示图的示例的代表。
VCLAMP1表示在未设置稳压块630的情况下的读取操作中的钳位电压VCLAMP的波形，而VCLAMP2表示在设置有稳压块630的情况下的读取操作中的钳位电压VCLAMP的波形。
稳定信号EQ可以在预定的充电时段S1和预定的放电时段S2中被激活。读取使能信号REN可以在充电时段S1中被激活，而在放电时段S2中被去激活。当观察波形VCLAMP1时，可以看出，在未设置稳压块630的情况下，由于在第一节点NO1中产生的噪声，钳位电压VCLAMP与在充电时段S1期间的DC值VCLAMP_DC相比增加了大的数量dV1，而与在放电时段S2期间的DC值VCLAMP_DC相比减小了大的数量dV2。当观察波形VCLAMP2时，可以看出，在设置有稳压块630的情况下，由于稳压块630在充电时段S1中将第一节点NO1的电荷放电，而在放电时段S2中对第一节点NO1的电荷进行充电，因此在充电时段S1和放电时段S2期间，钳位电压VCLAMP从DC值VCLAMP_DC改变了小的数量dV1′和dV2′。
图10是用于说明图8所示的稳压块630的操作的示意图的代表。
参考图10，稳定钳位电压发生单元810可以产生稳定钳位电压VCLAMP_pool，并将稳定钳位电压VCLAMP_pool施加到第三节点NO3。由于驱动元件822在控制信号BEN被激活的时段EN中被使能，因为第二节点NO2的电压低于第三节点的电压NO3，因此驱动元件822可以上拉驱动第二节点NO2。因此，第二节点NO2的电压电平可以迅速地收敛到稳定钳位电压VCLAMP_pool的电压电平。当开关元件821在反相控制信号/BEN被激活的时段中被导通时，第三节点NO3的电压可以通过开关元件821被传送到第二节点NO2。结果，只有在控制信号BEN被激活的时段EN中，在稳压块630中使用的功率PW可以变为最大值PW_max，而在除时段EN之外的其它时段中，稳压块630中使用的功率PW可以保持为最小值PW_min。即，如果控制信号BEN被激活，则第二节点NO2的电压可以被控制为稳定钳位电压VCLAMP_pool的电压电平或保持在稳定钳位电压VCLAMP_pool的电压电平处，而如果控制信号BEN被去激活，则驱动元件822可以被去激活以最小化功耗。
图11是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
参考图11，存储电路(器件)可以包括多个列COL0至COLy(y是自然数)、多个参考电阻单元RC0至RCy、多个比较块1110_0至1110_y、钳位电压发生块1120、稳压块1130、多个第一读取使能部件RT1_0至RT1_y、多个第二读取使能部件RT2_0至RT2_y、多个第一钳位部件CT1_0至CT1_y、多个第二钳位部件CT2_0至CT2_y以及切换部件PT。
多个第一钳位部件CT1_0至CT1_y中的每个第一钳位部件可以耦接在多个列COL0至COLy之中的对应列的位线BL与多个比较块1110_0至1110_y之中的对应比较块的第一输入端子I1之间，并且可以根据钳位电压VCLAMP的电压电平来控制单元电流Icell的最大电流量。例如，第一钳位部件CT1_0至CT1_y中的每个第一钳位部件可以由具有耦接到节点NO1的栅极的晶体管构成，该节点NO1被从钳位电压发生块1120施加有钳位电压VCLAMP。多个第二钳位部件CT2_0至CT2_y中的每个第二钳位部件可以耦接在多个参考电阻单元RC0至RCy之中的对应参考电阻单元的一端与多个比较块1110_0至1110_y之中的对应比较块的第二输入端子I2之间，并且可以根据钳位电压VCLAMP的电压电平来控制参考电流Iref的最大电流量。例如，第二钳位部件CT2_0至CT2_y中的每个第二钳位部件可以由具有耦接到节点NO1的栅极的晶体管组成，该节点NO1被从钳位电压发生块1120施加有钳位电压VCLAMP。
多个列COL0至COLy可以包括多个电阻式储存单元SC、耦接到多个电阻式储存单元SC的一端的位线BL0至BLy以及耦接到多个电阻式储存单元SC的另一端的源极线SL0至SLy。
钳位电压发生块1120可以包括产生预定钳位电流ICLAMP的电流源1121、复制电阻器单元1123、包括三个端子的晶体管1122。晶体管1122的第一端子耦接到电流源1121，晶体管1122的第二端子耦接到复制电阻器单元1123，并且作为晶体管1122的栅极的第三端子耦接到节点NO1。晶体管1122的第一端子与第三端子彼此耦接。复制电阻器单元1123可以被建模为具有与电阻式储存单元SC的可变电阻元件R的低电阻状态的电阻值相同的电阻值。
图12是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
参考图12，存储电路(器件)可以包括多个电阻式储存单元SC、参考电阻单元RC、比较块1210、钳位电压发生块1220、稳压块1230、第一读取使能部件RT1和第二读取使能部件RT2、第一钳位部件CT1和第二钳位部件CT2以及第一切换部件PT1和第二切换部件PT2。
第一切换部件PT1可以在充电时段或放电时段中电耦接节点NO1和稳压块1230。例如，第一切换部件PT1可以包括晶体管。第二切换部件PT2可以耦接在节点NO1与NO4之间，并且在除充电时段和放电时段之外的时段中被导通。例如，第二切换部件PT2可以包括晶体管。
钳位电压发生块1220可以产生钳位电压VCLAMP，并且将钳位电压VCLAMP施加到节点NO4。钳位电压发生块1220可以包括产生预定钳位电流ICLAMP的电流源1221、复制电阻器单元1223以及耦接元件1222。耦接元件1222具有三个端子，该三个端子包括耦接到电流源1221的第一端子、耦接到复制电阻器单元1223的第二端子以及耦接到节点NO4的第三栅极端子。耦接元件1222的第一端子也耦接到第三栅极端子。复制电阻器单元1223可以被建模为具有与电阻式储存单元SC的可变电阻元件R的低电阻状态的电阻值相同的电阻值。
稳压块1230可以在充电时段或放电时段中稳定节点NO1的电压。充电时段可以包括开始读取操作的时间点，而放电时段可以包括结束读取操作的时间点。在一些实施方式中，充电时段可以包括读取使能信号REN被激活的时间点，而放电时段可以包括读取使能信号REN被去激活的时间点。
稳压块1230可以通过第一切换部件PT1与节点NO1耦接。第一切换部件PT1可以具有耦接到节点NO1的第一端子以及耦接到稳压块1230的第二端子。在稳定信号EQ被激活的情况下，第一切换部件PT1可以被导通，而在稳定信号EQ被去激活的情况下，第一切换部件PT1可以被关断。稳定信号EQ可以在充电时段和放电时段内被激活。稳压块1230可以在充电时段和放电时段中通过第一切换部件PT1与节点NO1电耦接，并且减少在节点NO1中产生的噪声。
在稳定信号EQ被激活的情况下，第二切换部件PT2可以被关断并且使节点NO1与节点NO4去耦，而在稳定信号EQ被去激活的情况下，第二切换部件PT2可以被导通并且将节点NO1与节点NO4电耦接。
图13是示出包括可变电阻元件的存储电路(器件)的示例的代表的配置图。
参考图13，存储电路(器件)可以包括钳位电压发生块1320和多个存储体BK0至BKn(n为自然数)。在图13中，为了便于说明，仅示出了存储体BK0的内部配置，而省略了剩余存储体BK1至BKn的内部配置。存储体BK1至BKn的配置和操作可以与存储体BK0的配置和操作相同。
存储体BK0至BKn中的每个存储体可以包括阵列1301、稳压块1330以及第一切换部件PT1和第二切换部件PT2。如上参考图11所述，阵列1301可以包括多个列COL0至COLy(y是自然数)、多个参考电阻单元RC0至RCy、多个比较块1110_0至1110_y、多个第一读取使能部件RT1_0至RT1_y、多个第二读取使能部件RT2_0至RT2_y、多个第一钳位部件CT1_0至CT1_y以及多个第二钳位部件CT2_0至CT2_y。
稳压块1330的配置和操作可以与上面参考图6描述的稳压块630的配置和操作相同。
稳压块1330可以通过第一切换部件PT1与节点NO1耦接。第一切换部件PT1可以具有耦接到节点NO1的第一端子以及耦接到稳压块1330的第二端子。在稳定信号EQ0被激活的情况下，第一切换部件PT1可以被导通，而在稳定信号EQ0被去激活的情况下，第一切换部件PT1可以被关断。稳定信号EQ0可以在充电时段和放电时段中被激活。稳压块1302可以在充电时段和放电时段中通过第一切换部件PT1与节点NO1电耦接，并且减少在节点NO1中产生的噪声。
在稳定信号EQ0被激活的情况下，第二切换部件PT2可以被关断并且使节点NO1与节点NO4去耦，而在稳定信号EQ0被去激活的情况下，第二切换部件PT2可以被导通并且将节点NO1与节点NO4电耦接。
钳位电压发生块1320可以产生钳位电压VCLAMP，并且将钳位电压VCLAMP施加到节点NO4。钳位电压发生块1320可以包括产生预定钳位电流ICLAMP的电流源1321、耦接元件1322以及复制电阻器单元1323。耦接元件1322可以具有三个端子，该三个端子包括耦接到电流源1321的第一端子、耦接到复制电阻器单元1323的第二端子以及耦接到节点NO4的第三端子。如图13所示，第一端子和第三端子彼此耦接。复制电阻器单元1323可以被建模为具有与电阻式储存单元SC的可变电阻元件R的低电阻状态的电阻值相同的电阻值。
多个存储体BK0至BKn中的每个存储体可以响应于多个稳定信号EQ0至EQn之中的对应稳定信号来操作，并且与多个存储体BK0至BKn之中选中的存储体(例如，BK1)相对应的稳定信号(例如，EQ1)可以以与上面参考图6描述的稳定信号EQ相同的方式被激活或去激活。与多个存储体BK0至BKn之中未选中的存储体(例如，BK0和BK2至BKn)相对应的稳定信号(例如，EQ0和EQ2至EQn)可以被保持在去激活状态。如果选中的存储体的稳定信号被激活，则因为第二切换部件PT2被关断以及因此与节点NO1的电耦接被切断，所以可以防止由于选中的存储体的操作而产生的噪声被转移到其他存储体。
基于所公开的技术的上述以及其它存储电路或半导体器件可以用于一系列设备或系统。图14-18提供了可以实现本文公开的存储电路的设备或系统的一些示例。
图14是基于所公开的技术来实现存储电路的微处理器的配置图的示例。
参考图14，微处理器2000可以执行用于控制并调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列处理的任务。微处理器2000可以包括存储单元2010、操作单元2020、控制单元2030等。微处理器2000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)以及应用处理器(AP)。
存储单元2010是将数据储存在微处理器2000中的部件，如处理器寄存器等。存储单元2010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元2010可以包括各种寄存器。存储单元2010可以执行暂时储存要由操作单元2020执行操作的数据、执行操作的结果数据以及用于执行操作的数据被储存的地址的功能。存储单元2010可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储单元2010可以包括：多个电阻式储存单元；参考电阻单元；比较块，其适用于将第一输入端子的单元电流与第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，其适用于在充电时段或放电时段中电耦接第一节点与稳压块。由此，能够提高存储单元2010的特性。结果，能够提高微处理器2000的性能特性。
操作单元2020可以根据控制单元2030对命令进行解码的结果，来执行四个算术运算或逻辑运算。操作单元2020可以包括至少一个算术逻辑单元(ALU)等。
控制单元2030可以从存储单元2010、操作单元2020以及微处理器2000的外部设备接收信号，执行命令的提取、解码以及控制微处理器2000的信号的输入和输出，以及执行由程序表示的处理。
根据本实施方式的微处理器2000可以另外包括高速缓冲存储单元2040，该高速缓冲存储单元2040可以暂时储存要从除存储单元2010之外的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元2040可以通过总线接口2050与存储单元2010、操作单元2020以及控制单元2030交换数据。
图15是基于所公开的技术来实现存储电路的处理器的配置图的示例。
参考图15，处理器2100可以通过包括除微处理器的功能之外的各种功能来提高性能并实现多功能性，该微处理器执行用于控制并调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列处理的任务。处理器2100可以包括用作微处理器的核心单元2110、用于暂时储存数据的高速缓冲存储单元2120以及用于在内部设备与外部设备之间传送数据的总线接口2130。处理器2100可以包括诸如多核处理器、图形处理单元(GPU)以及应用处理器(AP)的各种片上系统(SoC)。
本实施方式的核心单元2110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元2111、操作单元2112以及控制单元2113。
存储单元2111是在处理器2100中储存数据的部件，如处理器寄存器、寄存器等。存储单元2111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元2111可以包括各种寄存器。存储单元2111可以执行暂时储存要由操作单元2112执行操作的数据、执行操作的结果数据以及执行操作的数据被储存的地址的功能。操作单元2112是在处理器2100中执行操作的部件。根据控制单元2113对命令进行解码的结果，操作单元2112可以执行四则算术运算、逻辑运算等。操作单元2112可以包括至少一个算术逻辑单元(ALU)等。控制单元2113可以从存储单元2111、操作单元2112以及处理器2100的外部设备接收信号，执行命令的提取、解码以及控制处理器2100的信号的输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元2120是暂时储存数据，以补偿在高速操作的核心单元2110与低速操作的外部设备之间的数据处理速度上的差异的部件。高速缓冲存储单元2120可以包括主储存部2121、次级储存部2122以及第三级储存部2123。通常，高速缓冲存储单元2120包括主储存部2121和次级储存部2122，并且在需要高储存容量的情况下，可以包括第三级储存部2123。当情况需要时，高速缓冲存储单元2120可以包括数量增加的储存部。即，可以根据设计改变包括在高速缓冲存储单元2120中的储存部的数量。主储存部2121、次级储存部2122以及第三级储存部2123储存并区分数据的速度可以相同或不同。在各个储存部2121、2122、2123的速度不同的情况下，主储存部2121的速度可以最大。高速缓冲存储单元2120的主储存部2121、次级储存部2122和第三级储存部2123中的至少一个储存部可以包括根据实施方式的一个或更多个上述半导体器件。例如，高速缓冲存储单元2120可以包括：多个电阻式储存单元；参考电阻单元；比较块，其适用于将第一输入端子的单元电流与第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，其适用于在充电时段或放电时段中电耦接第一节点与稳压块。由此，能够提高高速缓冲存储单元2120的特性。结果，能够提高处理器2100的性能特性。
尽管如图15所示，主储存部2121、次级储存部2122和第三级储存部2123全部被配置在高速缓冲存储单元2120的内部，但是应注意到：高速缓冲存储单元2120的主储存部2121、次级储存部2122和第三级储存部2123可以全部被配置在核心单元2110的外部，并且可以补偿在核心单元2110与外部设备之间的数据处理速度上的差异。同时，应注意到：高速缓冲存储单元2120的主储存部2121可以设置在核心单元2110的内部，而次级储存部2122和第三级储存部2123可以配置在核心单元2110的外部以加强补偿数据处理速度上的差异的功能。在另一个实施方式中，主储存部2121和次级储存部2122可以设置在核心单元2110的内部，而第三级储存部2123可以设置在核心单元2110的外部。
总线接口2130是将核心单元2110、高速缓冲存储单元2120以及外部设备连接并允许高效地传输数据的部件。
根据本实施方式的处理器2100可以包括多个核心单元2110，并且多个核心单元2110可以共享高速缓冲存储单元2120。多个核心单元2110和高速缓冲存储单元2120可以直接连接或通过总线接口2130连接。多个核心单元2110可以以与核心单元2110的上述配置相同的方式来配置。在处理器2100包括多个核心单元2110的情况下，高速缓冲存储单元2120的主储存部2121可以被配置在与多个核心单元2110的数量相对应的每个核心单元2110中，而次级储存部2122和第三级储存部2123可以以通过总线接口2130共享的方式被配置在多个核心单元2110的外部。主储存部2121的处理速度可以大于次级储存部2122和第三级储存部2123的处理速度。在另一个实施方式中，主储存部2121和次级储存部2122可以被配置在与多个核心单元2110的数量相对应的每个核心单元2110中，而第三级储存部2123可以以通过总线接口2130共享的方式被配置在多个核心单元2110的外部。
根据本实施方式的处理器2100还可以包括：储存数据的嵌入式存储单元2140、可以以有线或无线方式向外部设备发送数据并从外部设备接收数据的通信模块单元2150、驱动外部存储设备的存储器控制单元2160，以及处理在处理器2100中处理的数据或从外部输入设备输入的数据并将处理后的数据输出到外部接口设备等的媒体处理单元2170。此外，处理器2100可以包括多个各种模块和各种设备。在这种情况下，所添加的多个模块可以通过总线接口2130与核心单元2110和高速缓冲存储单元2120交换数据，以及彼此交换数据。
嵌入式存储单元2140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元2150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线收发数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下收发数据的各种设备等。
存储器控制单元2160用于管理并处理在处理器2100与根据不同通信标准操作的外部储存设备之间传输的数据。存储器控制单元2160可以包括各种存储器控制器，例如可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。
媒体处理单元2170可以处理在处理器2100中处理的数据或以图像、语音和其它形式从外部输入设备输入的数据，并且将数据输出到外部接口设备。媒体处理单元2170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图16是基于所公开的技术来实现存储电路的系统的配置图的示例。
参考图16，作为用于处理数据的装置的系统2200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统2200可以包括处理器2210、主存储器件2220、辅助存储器件2230、接口设备2240等。本实施方式的系统2200可以是使用处理器操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网页平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器2210可以对输入的命令进行解码并且处理储存在系统2200中的数据的操作、比较等，以及控制这些操作。处理器2210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件2220是储存器，其可以在执行程序时暂时储存、调用并执行来自辅助存储器件2230的程序代码或数据，并且即使当电源被切断时也可以保存已存储的内容。主存储器件2220可以包括根据实施方式的一个或更多个上述半导体器件。例如，主存储器件2220可以包括：多个电阻式储存单元；参考电阻单元；比较块，其适用于将第一输入端子的单元电流与第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，其适用于在充电时段或放电时段中电耦接第一节点与稳压块。由此，能够提高主存储器件2220的特性。结果，能够提高系统2200的性能特性。
此外，主存储器件2220还可以包括当电源切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件2220可以不包括根据实施方式的半导体器件，而可以包括当电源切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件2230是用于储存程序代码或数据的存储器件。当辅助存储器件2230的速度比主存储器件2220慢时，辅助存储器件2230可以储存较大量的数据。辅助存储器件2230可以包括根据实施方式的一个或更多个上述半导体器件。例如，辅助存储器件2230可以包括：多个电阻式储存单元；参考电阻单元；比较块，其适用于将第一输入端子的单元电流与第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，其适用于在充电时段或放电时段中电耦接第一节点与稳压块。由此，能够提高辅助存储器件2230的特性。结果，能够提高系统2200的性能特性。
此外，辅助存储器件2230还可以包括数据储存系统(参见图17的附图标记2300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件2230可以不包括根据实施方式的半导体器件，而可以包括数据储存系统(参见图17的附图标记2300)，诸如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口设备2240可以在本实施方式的系统2200与外部设备之间执行命令和数据的交换。接口设备2240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线收发数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下收发数据的各种设备等。
图17是基于所公开的技术来实现存储电路的数据储存系统的配置图的示例。
参见图17，数据储存系统2300可以包括作为用于储存数据的组件而具有非易失性特性的储存器件2310、控制储存器件2310的控制器2320、用于与外部设备连接的接口2330以及用于暂时储存数据的暂时储存器件2340。数据储存系统2300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等的盘类型，以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等的卡类型。
储存器件2310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器2320可以控制储存器件2310与接口2330之间的数据交换。为此，控制器2320可以包括处理器2321，该处理器2321用于执行处理通过接口2330从数据储存系统2300的外部输入的命令等的操作。
接口2330在数据储存系统2300与外部设备之间执行命令和数据的交换。在数据储存系统2300是卡类型的情况下，接口2330可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等设备中所使用的接口相兼容，或者与类似于以上提及的设备的设备中所使用的接口相兼容。在数据储存系统2300是盘类型的情况下，接口2330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等接口相兼容，或者与类似于以上提及的接口的接口相兼容。接口2330可以与彼此具有不同类型的一个或更多个接口相兼容。
暂时储存器件2340可以暂时储存数据以根据与外部设备、控制器和系统的接口的多样化和高性能而在接口2330与储存器件2310之间高效传输数据。用于暂时储存数据的暂时储存器件2340可以包括根据实施方式的一个或更多个上述半导体器件。例如，暂时储存器件2340可以包括：多个电阻式储存单元；参考电阻单元；比较块，其适用于将第一输入端子的单元电流和第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，其适用于在充电时段或放电时段中电耦接第一节点和稳压块。由此，能够提高暂时储存器件2340的特性。结果，能够提高系统2300的性能特性。
图18是基于所公开的技术来实现存储电路的存储系统的配置图的示例。
参考图18，存储系统2400可以包括作为用于储存数据的组件而具有非易失性特性的存储器2410、控制存储器2410的存储器控制器2420、用于与外部设备连接的接口2430等。存储系统2400可以是诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡类型。
用于储存数据的存储器2410可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储器2410可以包括：多个电阻式储存单元；参考电阻单元；比较块，适用于将第一输入端子的单元电流与第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，适用于在充电时段或放电时段中电耦接第一节点与稳压块。由此，能够提高存储器2410的特性。结果，能够提高微处理器2400的性能特性。
由此，可以通过执行稳定的感测和放大操作来提高存储系统2400的性能。
此外，根据本实施方式的存储器2410还可以包括具有非易失性特性的ROM(只读存储器)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器2420可以控制存储器2410与接口2430之间的数据交换。为此，存储器控制器2420可以包括处理器2421，该处理器2421用于对通过接口2430从存储系统2400的外部输入的命令执行操作并且处理通过接口2430从存储系统2400的外部输入的命令。
接口2430在存储系统2400与外部设备之间执行命令和数据的交换。接口2430可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等设备中所使用的接口相兼容，或者与类似于以上提及的设备的设备中所使用的接口相兼容。接口2430可以与彼此具有不同类型的一个或更多个接口相兼容。
根据本实施方式的存储系统2400还可以包括缓冲存储器2440，该缓冲存储器2440用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，而在接口2430与存储器2410之间高效地传输数据。例如，用于暂时储存数据的缓冲存储器2440可以包括根据实施方式的一个或更多个上述半导体器件。缓冲存储器2440可以包括：多个电阻式储存单元；参考电阻单元；比较块，其适用于将第一输入端子的单元电流与第二输入端子的参考电流进行比较；第一钳位部件，其耦接在多个电阻式储存单元的一端与第一输入端子之间，并且适用于根据第一节点的电压电平来控制单元电流的最大电流量；第二钳位部件，其耦接在参考电阻单元的一端与第二输入端子之间，并且适用于根据第一节点的电压电平来控制参考电流的最大电流量；稳压块，其适用于在充电时段或放电时段中稳定第一节点的电压；以及切换部件，其适用于在充电时段或放电时段中电耦接第一节点与稳压块。由此，能够提高缓冲存储器2440的特性。结果，能够提高微处理器2400的性能特性。
此外，根据本实施方式的缓冲存储器2440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器2440可以不包括根据实施方式的半导体器件，而可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
从上述描述可以看出，在根据实施方式的半导体器件及其制造方法中，电阻可变元件的图案化是容易的，并且可以确保电阻可变元件的特性。
基于本文献中公开的存储器件，图14-18中的电子设备或电子系统的上述示例中的特征可以在各种设备、系统或应用中来实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信功能的手表或其他可穿戴设备。
虽然本专利文献包含很多细节，但是这些不应当被理解为对任何发明的范围或要求保护的内容的限制，而应当被理解为可能专门针对特定发明的特定实施例的特征的描述。本专利文献中所描述的分离的实施例的内容中的某些特征也可以在单个实施例中组合地实施。反之，在单个实施例的内容中描述的各种特征也可以在多个实施例中分开实施或以任何合适的子组合来实施。此外，虽然以上可以将特征描述为以某些组合来起作用，甚至初始要求如此保护，但在某些情况下来自要求保护的组合中的一种或更多种特征可以从该组合中去除，且要求保护的组合可以针对子组合或子组合的变型。
类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以所示的特定次序或以顺序的次序来执行这些操作，或者需要执行所有示出的操作，来取得期望的结果。此外，本专利文献中所描述的实施例中的各种系统组件的分离不应当被理解为在所有的实施例中都需要这种分离。仅描述了若干实施方式和示例。基于本专利文献中所描述的和所示出的，可以作出其他实施方式、改进和变型。

Claims (19)

1.一种包括半导体存储器的电子设备，其中，半导体存储器包括：
多个电阻式储存单元，每个电阻式储存单元被构造成呈现用于储存数据的不同电阻值；
参考电阻单元；
比较块，其通过第一输入端子电耦接到所述多个电阻式储存单元以及通过第二输入端子电耦接到参考电阻单元，比较块能够操作以将流经第一输入端子的单元电流与流经第二输入端子的参考电流进行比较；
具有端子的第一钳位部件，串联耦接在比较块的第一输入端子与所述多个电阻式储存单元之间，所述第一钳位部件的端子包括耦接到所述多个电阻式储存单元的第一端子、耦接到第一输入端子的第二端子以及耦接到第一节点的第三端子，并且所述第一钳位部件能够操作以根据第一节点的电压电平来控制单元电流的最大电流量；
第二钳位部件，其耦接在参考电阻单元与第二输入端子之间，并且能够操作以根据第一节点的电压电平来控制参考电流的最大电流量；
稳压块，其通过第一节点电耦接到第一钳位部件，并且能够操作以在充电时段或放电时段期间稳定第一节点的电压；以及
切换部件，其在充电时段或放电时段中串联电耦接在第一节点与稳压块之间。
2.根据权利要求1所述的电子设备，
其中，半导体存储器还包括：
钳位电压发生块，其耦接到第一节点并且能够操作以产生钳位电压并将所产生的钳位电压施加到第一节点。
3.根据权利要求2所述的电子设备，其中，稳压块包括：
并联耦接的多个电容器；以及
稳定钳位电压发生单元，其耦接到电容器的第一端并且能够操作以产生具有与钳位电压相同电平的稳定钳位电压，并将稳定钳位电压施加到所述多个电容器的第一端。
4.根据权利要求2所述的电子设备，其中，稳压块包括：
并联耦接的多个电容器；
稳定钳位电压发生单元，其能够操作以产生具有与钳位电压相同电平的稳定钳位电压；以及
耦接单元，其耦接在稳定钳位电压发生单元与电容器的第一端之间，并且能够操作以在充电时段或放电时段中，根据电容器两端的电压与稳定钳位电压的比较结果来驱动电容器。
5.根据权利要求1所述的电子设备，其中，充电时段包括开始读取操作的时间点，而放电时段包括结束读取操作的时间点。
6.根据权利要求1所述的电子设备，其中，比较块通过将单元电流与参考电流进行比较来感测在所述多个电阻式储存单元之中所选中的电阻式储存单元的数据。
7.根据权利要求1所述的电子设备，
其中，半导体存储器还包括：
所述多个电阻式储存单元的第一端子所耦接到的位线；以及
所述多个电阻式储存单元的第二端子所耦接到的源极线，以及
其中，位线与第一钳位部件耦接。
8.根据权利要求7所述的电子设备，其中，半导体存储器还包括：
多个附加电阻式储存单元，每个附加电阻式储存单元被构造为呈现用于储存数据的不同电阻值；
附加参考电阻单元；
附加比较块，其通过第三输入端子电耦接到所述多个附加电阻式储存单元以及通过第四输入端子电耦接到附加参考电阻单元，附加比较块能够操作以将流经第三输入端子的对应单元电流与流经第四输入端子的对应参考电流进行比较；
具有端子的附加第一钳位部件，所述附加第一钳位部件的端子包括耦接到所述多个附加电阻式储存单元的第一端子、耦接到第三输入端子的第二端子以及耦接到第一节点的第三端子，并且附加第一钳位部件能够操作以根据第一节点的电压电平来控制对应单元电流的最大电流量；以及
附加第二钳位部件，其耦接在附加参考电阻单元与第四输入端子之间，并且能够操作以根据第一节点的电压电平来控制对应参考电流的最大电流量。
9.根据权利要求1所述的电子设备，还包括微处理器，所述微处理器包括：
控制单元，其被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码或控制微处理器的信号的输入或输出；
操作单元，其被配置为基于控制单元对命令进行解码的结果来执行操作；以及
存储单元，其被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或用于执行操作的数据的地址；
其中，半导体存储器是微处理器中的存储单元的一部分。
10.根据权利要求1所述的电子设备，还包括处理器，所述处理器包括：
核心单元，其被配置为基于从处理器的外部输入的命令，通过使用数据，来执行与命令相对应的操作；
高速缓冲存储单元，其被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或用于执行操作的数据的地址；以及
总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，
其中，半导体存储器是处理器中的高速缓冲存储单元的一部分。
11.根据权利要求1所述的电子设备，还包括处理系统，所述处理系统包括：
处理器，其被配置为对由处理器接收的命令进行解码，并且基于对命令进行解码的结果来控制针对信息的操作；
辅助存储器件，其被配置为储存用于对命令和信息进行解码的程序；
主存储器件，其被配置为调用并储存来自辅助存储器件的程序和信息，使得处理器能够在执行程序时使用程序和信息来执行操作；以及
接口设备，其被配置为在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，
其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的一部分。
12.根据权利要求1所述的电子设备，还包括数据储存系统，所述数据储存系统包括：
储存器件，其被配置为储存数据，并保存所储存的数据而与电源无关；
控制器，其被配置为根据从外部输入的命令来控制数据向储存器件的输入和数据从储存器件的输出；
暂时储存器件，其被配置为暂时储存在储存器件与外部之间交换的数据；以及
接口，其被配置为在储存器件、控制器和暂时储存器件中的至少一个与外部之间执行通信，
其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的一部分。
13.根据权利要求1所述的电子设备，还包括存储系统，所述存储系统包括：
存储器，其被配置为储存数据，并保存所储存的数据而与电源无关；
存储器控制器，其被配置为根据从外部输入的命令来控制数据向存储器的输入和数据从存储器的输出；
缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及
接口，其被配置为在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，
其中，半导体存储器是存储系统中存储器或缓冲存储器的一部分。
14.根据权利要求2所述的电子设备，其中，半导体存储器还包括：
附加切换部件，其耦接在第一节点与第二节点之间，并且在除了充电时段和放电时段之外的不同时段中被驱动以导通，第二节点与钳位电压发生块连接。
15.根据权利要求2所述的电子设备，其中，钳位电压发生块包括：
电流源；
复制电阻器单元；以及
耦接元件，其具有耦接到电流源的第一端子、耦接到复制电阻器单元的第二端子以及耦接到第一节点或第二节点的第三端子。
16.根据权利要求1所述的电子设备，其中，所述多个电阻式储存单元包括电阻式储存单元，所述电阻式储存单元包括具有隧道阻挡层介于两个磁性层之间的结构的可变电阻元件。
17.根据权利要求1所述的电子设备，其中，参考电阻单元具有在每个电阻式储存单元的不同电阻值之间的电阻值。
18.根据权利要求2所述的电子设备，其中，钳位电压在充电时段期间具有最大值，所述最大值小于没有稳压块的电子设备的最大值。
19.根据权利要求2所述的电子设备，其中，钳位电压在放电时段期间具有最小值，所述最小值小于没有稳压块的电子设备的最小值。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018160296A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
CN111916124B (zh) * 2019-05-08 2022-05-13 中芯国际集成电路制造(上海)有限公司 数据读取电路及存储单元
CN111916133B (zh) * 2019-05-08 2022-07-19 中芯国际集成电路制造(上海)有限公司 一种数据读取电路及存储单元
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
CN113948144B (zh) * 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3894030B2 (ja) * 2002-04-17 2007-03-14 ソニー株式会社 抵抗変化記憶素子を用いた記憶装置及び同装置の参照抵抗値決定方法
KR100640156B1 (ko) 2004-10-30 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
US8243542B2 (en) * 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
JP4284343B2 (ja) * 2006-08-09 2009-06-24 株式会社東芝 半導体集積回路
KR100843144B1 (ko) * 2006-12-20 2008-07-02 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR101477045B1 (ko) 2008-10-27 2014-12-30 삼성전자주식회사 커플링 노이즈를 차단하는 가변 저항 메모리 장치
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices
KR20160023338A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 전자 장치
KR20160024503A (ko) * 2014-08-26 2016-03-07 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102446713B1 (ko) * 2016-02-15 2022-09-27 에스케이하이닉스 주식회사 전자 장치

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