JP4284343B2 - 半導体集積回路 - Google Patents

Description

この発明は、半導体集積回路に係り、特にロジック混載メモリＬＳＩにおけるＥＥＰＲＯＭフラッシュメモリに適用して有用な読み出し用バイアス回路に関する。

図５は、従来のＥＥＰＲＯＭフラッシュメモリの読み出し回路系の構成を示している。電流読み出しを行うＥＥＰＲＯＭフラッシュメモリでは、オペアンプＯＰを用いた差動アンプ形式のセンスアンプ３が用いられる。オペアンプＯＰの二つの入力端子（センスノードＳＡと参照ノードＲＥＦ）と電源端子ＶＣＣの間には電流源負荷として例えばダイオード接続されたＰＭＯＳトランジスタＱＰ１，ＱＰ２が設けられている。

センスノードＳＡは、カラムゲート２を介してメモリセルアレイ１のビット線ＢＬに接続される。メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬの交差部に電気的書き換え可能な不揮発性メモリセルＭＣが配置されて構成される。カラムゲート２とセンスノードＳＡの間には、ビット線のバイアス電圧を決定するクランプ用ＮＭＯＳトランジスタＱＮ１が挿入されている。参照ノードＲＥＦは、ダミークランプ用ＮＭＯＳトランジスタＱＮ２を介し、ダミーカラムゲートＱＮ３を介して参照セルＲＭＣに接続されている。

参照ノードＲＥＦ側の電流源負荷トランジスタＱＰ２、クランプ用ＮＭＯＳトランジスタＱＮ２、ダミーカラムゲートＱＮ３及び参照セルＲＭＣの部分は、参照ノードＲＥＦに参照電圧を発生するための参照電圧発生回路４を構成している。即ち参照ノードＲＥＦには、参照セルＲＭＣを基準電流源として、センスノードＳＡに得られる二値データに対応する電圧の中間的な参照電圧が発生される。

クランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートは、バイアス回路５により駆動される。バイアス回路５は、チップイネーブル信号ＣＥが“Ｌ”となって活性化される電流源負荷であるＰＭＯＳトランジスタＱＰ３と、ダイオード接続された二つのＮＭＯＳトランジスタＱＮ５，ＱＮ６とを有する。これらの二つのＮＭＯＳトランジスタＱＮ５，ＱＮ６には並列に、ＣＥの反転信号／ＣＥにより制御されるリセット用ＮＭＯＳトランジスタＱＮ７が設けられている。

バイアス回路５の働きは次の通りである。いま、用いられているＮＭＯＳトランジスタのしきい値電圧をＶｔｈとする。チップイネーブル信号ＣＥが“Ｈ”の間、ＰＭＯＳトランジスタＱＰ３はオフ、ＮＭＯＳトランジスタＱＮ７はオンであり、バイアス回路５の出力バイアス電圧ＶＢは、ＶＢ＝Ｖｔｈである。これによりクランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２はほぼオフの状態に保たれる。チップイネーブル信号ＣＥが“Ｌ”になると、ＰＭＯＳトランジスタＱＰ３がオン、ＮＭＯＳトランジスタＱＮ７がオフとなって、バイアス回路５の出力バイアス電圧ＶＢは、二つのＮＭＯＳトランジスタＱＮ５，ＱＮ６の順方向電圧で決まり、ＶＢ＝２Ｖｔｈとなる。これによりクランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２はオンとなる。

このクランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２は、ソース端子即ちビット線側端子の電圧が２Ｖｔｈ−Ｖｔｈ＝Ｖｔｈまで上昇するとオフになるから、ビット線の電圧上昇レベルをＶｔｈに制限する働きをする。これは、ビット線電圧レベルがある値を越えた場合に問題となるいわゆるソフトライト現象を防止するためである。即ち、ビット線の電圧があるレベルを超えてメモリセルＭＣに電流を流し続けると、メモリセルのしきい値が徐々に高い方にシフトするソフトライト（弱書き込み）現象が生じる。これはメモリセルの読み出し電流の低下をもたらし、従って読み出し速度の低下をもたらす。

図５に示した従来の読み出し回路の特にバイアス回路５については、次のような問題がある。一般に汎用メモリでは、低消費電力性と高速性が強く要求される。このため図５に示したようにチップイネーブル信号ＣＥによりバイアス回路５を制御して、ＣＥ＝“Ｈ”の間クランプ用トランジスタをオフとして、非活性状態でＤＣ電流がほぼゼロの状態を作り、ＣＥ＝“Ｌ”になったときには、速やかにバイアス回路５が所望の電圧レベルを発生するように簡単な構成のバイアス回路５が用いられている。

しかし、ＥＥＰＲＯＭフラッシュメモリをロジック回路と混載するＬＳＩにおいては、事情が異なり、スタンバイ電流の低減よりは、バイアス回路の安定性がより重要になる。この観点からすると、従来のバイアス回路では、バイアス電圧がトランジスタのしきい値電圧により変動するという問題がある。より具体的にバイアス電圧変動の要因は、プロセス的なばらつきや温度変動が考えられる。バイアス電圧の変動は、ビット線の充放電時間の変動をもたらし、読み出しの高速性が損なわれる原因となる。

この発明は、上記事情を考慮してなされたもので、ＥＥＰＲＯＭの読み出し回路系の安定性と高速性を実現した半導体集積回路を提供することを目的としている。

この発明に係る半導体集積回路は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、前記センスノードとビット線との間及び前記参照ノードと基準電流源との間にそれぞれ介在させたクランプ用トランジスタと、これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路と備え、前記バイアス回路は、電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータとを有することを特徴とする。

この発明によれば、ＥＥＰＲＯＭフラッシュメモリのビット線クランプ用トランジスタを駆動するバイアス回路を、電源及び温度に依存しない基準電圧に基づいて、その比例倍の安定したバイアス電圧を発生するようにしている。これにより、クランプ用トランジスタによるビット線バイアス電圧が安定化され、高速読み出しが可能になる。

以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］図１は、この発明の実施の形態１によるＥＥＰＲＯＭフラッシュメモリの読み出し回路系の構成を示している。図５と対応する部分には、図５と同一符号を付してある。センスアンプ３は、オペアンプＯＰと、その二つの入力端子（センスノードＳＡと参照ノードＲＥＦ）と電源端子ＶＣＣの間に電流源負荷として設けられたダイオード接続されたＰＭＯＳトランジスタＱＰ１，ＱＰ２を有する。

センスノードＳＡは、カラムゲート２を介してメモリセルアレイ１のビット線ＢＬに接続される。メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬの交差部に電気的書き換え可能な不揮発性メモリセルＭＣが配置されて構成される。カラムゲート２とセンスノードＳＡの間には、ビット線の電位上昇レベルを抑えるためのクランプ用ＮＭＯＳトランジスタＱＮ１が挿入されている。参照ノードＲＥＦは、クランプ用ＮＭＯＳトランジスタＱＮ２を介し、ダミーカラムゲートＱＮ３を介して参照セルＲＭＣ（基準電流源）に接続されている。

参照ノードＲＥＦ側の電流源負荷トランジスタＱＰ２、クランプ用ＮＭＯＳトランジスタＱＮ２、ダミーカラムゲートＱＮ３及び参照セルＲＭＣの部分は、参照ノードＲＥＦに、センスノードＳＡに得られる二値データに対応する電圧の中間的な参照電圧を発生するように設定された参照電圧発生回路４を構成している。クランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートは、バイアス回路５により駆動される。ここまでの基本構成は、従来と同様である。

バイアス回路５は、電源及び温度に依存しない基準電圧Ｖｒｅｆを発生する基準電圧発生回路であるバンドギャップリファレンス（ＢＧＲ）回路５１と、このＢＧＲ回路５１が出力する基準電圧Ｖｒｅｆに定数を乗算して、クランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートを駆動するバイアス電圧ＶＢを発生させる電圧レギュレータ５２とを有する。

レギュレータ５２は、オペアンプＯＰ１と、このオペアンプＯＰ１の出力により駆動されてカレントミラー回路を構成する、ソースが電源端子ＶＣＣに接続されたＰＭＯＳトランジスタＱＰ３，ＱＰ４と、これらのＰＭＯＳトランジスタＱＰ３，ＱＰ４のドレインと接地端子の間に接続された抵抗Ｒ１，Ｒ２を有する。オペアンプＯＰ１の反転入力端子には基準電圧Ｖｒｅｆが入力され、ＰＭＯＳトランジスタＱＰ３と抵抗Ｒ１の接続ノードＮ１はオペアンプＯＰ１の非反転入力端子に帰還される。

この実施の形態のバイアス回路５の動作は、次の通りである。ＢＧＲ回路５１からは温度及び電源に依存しない基準電圧Ｖｒｅｆが発生され、これがレギュレータ５２のオペアンプＯＰ１の反転入力端子に入る。オペアンプＯＰ１の非反転入力端子は、ＰＭＯＳトランジスタＱＰ３と抵抗Ｒ１の接続ノードＮ１の電圧が帰還されるから、ノードＮ１は基準電圧Ｖｒｅｆとなり、従って抵抗Ｒ１には、次の電流Ｉが流れる。
（数１）Ｉ＝Ｖｒｅｆ／Ｒ１
ＰＭＯＳトランジスタＱＰ３と共にカレントミラーを構成するＰＭＯＳトランジスタＱＰ４、従って抵抗Ｒ２には、ＰＭＯＳトランジスタＱＰ３，ＱＰ４の寸法が同じであれば同じ電流Ｉが流れる。従って、ＰＭＯＳトランジスタＱＰ４と抵抗Ｒ２の接続ノードＮ２に得られるバイアス電圧ＶＢは、次の数２に示すように、基準電圧Ｖｒｅｆに定数（Ｒ２／Ｒ１）を乗算した値になる。
（数２）ＶＢ＝Ｖｒｅｆ（Ｒ２／Ｒ１）
このバイアス回路５のバイアス電圧ＶＢによりクランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートが駆動される。このとき、クランプ用ＮＭＯＳトランジスタＱＮ１のソース端子に接続される選択されたビット線ＢＬのバイアス電圧レベル（上昇可能な電圧レベル）Ｖｂｌは、ＮＭＯＳトランジスタＱＮ１のしきい値電圧をＶｔｈとして、次のように表される。
（数３）Ｖｂｌ＝ＶＢ−Ｖｔｈ
＝Ｖｒｅｆ（Ｒ２／Ｒ１）−Ｖｔｈ
従ってこの実施の形態のＥＰＲＯＭフラッシュメモリでは、データ読み出し時、クランプ用ＮＭＯＳトランジスタＱＮ１のバイアス電圧が電源電圧や温度変動の影響を受けず安定化し、この結果高速読み出しが可能になる。またこの実施の形態は、図４に示すように、ＤＲＡＭ４１、ＥＥＰＲＯＭフラッシュメモリ４２及びロジック回路４３等を集積したロジック混載メモリＬＳＩに適用した場合に特に有効である。

この様なＬＳＩにおいては例えば、各部のスタンバイ電流を比較すると、例えばＤＲＡＭ４１とロジック回路４３は共に、１０数ｍＡ程度であり、これに対してＥＥＰＲＯＭフラッシュメモリ４２では１ｍＡ程度である。即ち、ＥＥＰＲＯＭフラッシュメモリ４２での消費電流は他に比べると小さく、汎用ＥＥＰＲＯＭフラッシュメモリにおける様な低消費電流化の要請は少ない。

一方、ＤＲＡＭ４１は電源を切るとデータが破壊されるから、スタンバイ時にも電流を切ることはできない。従ってこの様なＬＳＩでは、スタンバイ電流を減らすには、図４に示すように、ＥＥＰＲＯＭフラッシュメモリ４２とロジック回路４３について電源スイッチＳＷ１，ＳＷ２を設けることになる。そして、ＥＥＰＲＯＭフラッシュメモリ４２は電源スイッチＳＷ１をオンにすることにより、一定の電源初期化シーケンスに従って、自動的にアクティブモードに入るようにすれば、汎用ＥＥＰＲＯＭにおける様なチップイネーブルＣＥによるスタンバイモード制御を必要としない。この意味から、図１に示すようにチップイネーブルＣＥによる活性化制御ではなく、電源投入により自動的に活性状態に入るバイアス回路が有効になる。

図１に示したビット線バイアス回路は更に次のような効果を有する。ビット線バイアス電圧Ｖｂｌは数３に示したように、しきい値電圧Ｖｔｈに依存する。しきい値電圧Ｖｔｈはよく知られているように、温度が高くなれば負方向に変化するという温度依存性を有する。従って数３のビット線バイアス電圧Ｖｂｌの温度特性は、ΔＶｂｌ／ΔＴ＞０であり、温度が高くなればバイアス電圧ＶＢが大きくなるという関係にある。これは、高速読み出しにとって好ましい。

また、バイアス電圧ＶＢは、トランジスタのしきい値電圧のみにより決まる従来の方式と異なり、抵抗Ｒ１，Ｒ２の比、更にはカレントミラー回路を構成するＰＭＯＳトランジスタＱＰ３，ＱＰ４の寸法比により設定できる。従ってバイアス電圧設定の自由度が高い。
［実施の形態２］図２は、実施の形態２によるＥＥＰＲＯＭフラッシュメモリの読み出し回路系の構成を示している。図１の実施の形態１では、一つのセンスアンプ３に着目して説明したが、センスアンプ３は通常複数個のセンスアンプを配列したセンスアンプ列として用意される。この実施の形態はこの様なセンスアンプ列を持つ場合に好ましいバイアス回路５の構成を示している。

バイアス回路５は、先の実施の形態１と同様に、ＢＧＲ回路５１とその出力を比例倍したバイアス電圧ＶＢ０を発生するレギュレータ５２を有する。この実施の形態の場合、レギュレータ５２の出力には更に、二つの電圧フォロア回路５３ａ，５３ｂが併設されている。

電圧フォロア回路５３ａ，５３ｂは、例えば図３に示すように構成される。差動ＮＭＯＳトランジスタ対ＱＮ３１，ＱＮ３２の共通ソースはバイアスＢＩＡＳが与えられる電流源ＮＭＯＳトランジスタＱＮ３３に接続されている。差動トランジスタ対ＱＮ３１，ＱＮ３２のドレインにはカレントミラー回路を構成するＰＭＯＳトランジスタＱＰ３１，ＱＰ３２が接続されている。ＮＭＯＳトランジスタ対の一方のトランジスタＱＮ３１のゲートにはレギュレータ５２の出力電圧ＶＢ０が入り、他方のトランジスタＱＮ３２のゲートはドレインに接続されている。これにより、トランジスタＱＮ３２のドレインには、レギュレータ５２の出力電圧ＶＢ０に等しいバイアス電圧ＶＢ１，ＶＢ２が得られる。

この電圧フォロア回路５３ａ，５３ｂから得られるバイアス電圧ＶＢ１，ＶＢ２は、二つのグループに分けられたセンスアンプ列３ａ，３ｂにおけるクランプ用ＮＭＯＳトランジスタ列ＱＮ１，ＱＮ２に振り分けられて供給される。

この様な構成とすれば、多数のセンスアンプ列に対してバイアス電圧ＶＢを供給する場合に、バイアス回路５の負荷容量を軽減することができる。またこの結果、クランプ用ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲート・ソース間の容量によるカップリングノイズが低減され、高速読み出しが可能になるという効果が得られる。その他、この実施の形態によっても先の実施の形態と同様の効果が得られる。またこの実施の形態の場合も、図４に示したようなロジック混載メモリＬＳＩのＥＥＰＲＯＭに適用して特に有効である。

この発明は上記実施の形態に限られない。例えば実施の形態では、センスアンプ３の電流源負荷をＰＭＯＳトランジスタとしたが、ＮＭＯＳトランジスタを用いることもできるし、抵抗を用いることもできる。また上の各実施の形態では、センスアンプの参照ノード側の参照電圧発生回路４として、センスノードＳＡ側と同様の電流源負荷ＱＰ２、ダミークランプ用トランジスタＱＮ２、ダミーカラムゲートＱＮ３を設けた。しかしこの部分には、参照ノードＲＥＦに対してセンスノードＳＡに得られる二値データの電圧の間にある電圧を発生させる他の適当な回路構成を適用することが可能である。さらに、実施の形態２では、電圧フォロア回路を二つ設けているが、センスアンプ列の数に応じて、３個以上の電圧フォロア回路を併設することができる。

この発明の実施の形態１によるＥＥＰＲＯＭフラッシュメモリの読み出し回路系の構成を示す図である。 この発明の実施の形態２によるＥＥＰＲＯＭフラッシュメモリの読み出し回路系の構成を示す図である。 実施の形態２に用いられる電圧フォロア回路の構成例を示す図である。 実施の形態１，２が適用されるロジック混載メモリＬＳＩの構成を示す図である。 従来のＥＥＰＲＯＭフラッシュメモリの読み出し回路系の構成を示す図である。

符号の説明

１…メモリセルアレイ、２…カラムゲート、３…センスアンプ、ＯＰ…オペアンプ、ＱＰ１，ＱＰ２…電流源負荷ＰＭＯＳトランジスタ、ＱＮ１，ＱＮ２…クランプ用ＮＭＯＳトランジスタ、５…バイアス回路、５１…ＢＧＲ回路、５２…レギュレータ、５２ａ，５２ｂ…電圧フォロア回路。

Claims (2)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、
   前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、
   前記センスノードとビット線との間及び前記参照ノードと基準電流源との間にそれぞれ介在させたクランプ用トランジスタと、
   これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路と備え、
   前記バイアス回路は、
   電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、
   この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータと
   を有し、
   前記レギュレータの出力段に少なくとも二つの電圧フォロア回路が併設され且つ、これらの電圧フォロア回路から得られる二つのバイアス電圧が、複数のクランプ用トランジスタ列の異なるグループに振り分けられて供給される
   ことを特徴とする半導体集積回路。
2. ロジック回路、ＤＲＡＭ及びＥＥＰＲＯＭフラッシュメモリが集積形成された半導体集積回路において、
   前記ＥＥＰＲＯＭフラッシュメモリは、
   電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、
   前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、
   前記センスノードとビット線との間及び前記参照ノードと基準電流源の間にそれぞれ介在させたクランプ用トランジスタと、
   これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路とを備え、
   前記バイアス回路は、
   電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、
   この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータと
   を有し、
   前記レギュレータの出力段に少なくとも二つの電圧フォロア回路が併設され且つ、これらの電圧フォロア回路から得られる二つのバイアス電圧が、複数のクランプ用トランジスタ列の異なるグループに振り分けられて供給される
   ことを特徴とする半導体集積回路。

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