JP4792034B2 - 半導体装置およびその制御方法 - Google Patents

Description

本発明は半導体装置およびその制御方法に関し、特に参照電圧生成回路を有する半導体装置およびその制御方法に関する。

半導体装置においては、基準となる参照電圧を生成する参照電圧生成回路が用いられている。例えば、半導体記憶装置においては、参照電圧はデータのメモリセルへの書き込み、読み出しに使用する電圧を生成するための基準となる電圧である。そのため、高速に生成でき、温度や電源電圧の変動に対しても安定な参照電圧が求められている。

図１は従来例１に係る参照電圧生成回路７０の回路構成を示した図である。電源Ｖｃｃとグランドとの間にＰ−ＦＥＴ７１、抵抗Ｒ７１、Ｎ−ＦＥＴ７２が直列に接続している。ＦＥＴ７１はＦＮＦＶＲＥＦＢにより参照電圧生成回路７０を動作させるスイッチである。ＦＥＴ７２のゲートはドレインと短絡している。抵抗Ｒ７１とＦＥＴ７２との間に出力ノード７１が設けられ、参照電圧ＦＶＲＥＦが出力する。従来例１においては、電源Ｖｃｃを抵抗Ｒ７１とＦＥＴ７２とで分割し参照電流ＦＶＲＥＦとして出力する。

図２は特許文献１に開示されている参照電圧生成回路８０（従来例２）の回路構成を示した図である。電源ＶＤとグランドの間に接続されるＮ−ＦＥＴ８５とＮ−ＦＥＴ８６との間の出力ノードＮ８１より参照電圧ＶＲＥＦが出力される。ＦＥＴ８６はゲートとドレインが短絡しダイオードとして機能する。電源ＶＤとグランドとの間に抵抗Ｒ８１、Ｒ８２が配置され、ノードＮ８２には電源ＶＤを抵抗Ｒ８１、Ｒ８２で分割した電圧ＶＲが生成する。ＶＲＥＦとＶＲとは差動増幅器８４に入力される。差動増幅器８４はＰ−ＦＥＴ８１、８２、ＮＦＥＴ８３、８４、８８を有している。ＦＥＴ８８は差動増幅器８４の電流源であり、ゲートに電源ＶＤが接続される。差動増幅器８４の出力はＦＥＴ８５のゲートに接続される。

従来例２に係る参照電圧生成回路８０においては、ＶＲが所望の電圧になるよう抵抗Ｒ８１、Ｒ８２を所定の値に設計する。ＶＲＥＦがＶＲより高いと、ＦＥＴ８５の電流は減少しＶＲＥＦは低くなる。一方、ＶＲＥＦがＶＲより低いと、ＦＥＴ８５の電圧は増加しＶＲＥＦは高くなる。このようにし、参照電圧ＶＲＥＦを一定に保つように動作する。

実開昭５６−４２６６号公報

従来例１に係る参照電圧生成回路７０においては、動作信号ＦＮＦＶＲＥＦＢが入力後、短時間で安定する参照電圧を生成することができる。また温度に対し安定な参照電圧を生成することができる。しかしながら、電源Ｖｃｃが変動した場合、参照電圧ＶＦＲＥＦの変動が大きい。このように、高速に生成可能で温度変動に対し安定な参照電圧を生成する参照電圧生成回路においては、電源電圧の変動に対し安定な参照電圧を生成することが難しい。

従来例２に係る参照電圧生成回路８０においては、電源ＶＤを差動増幅器８４の電流源ＦＥＴ８８のゲートに入力している。しかしながら、差動増幅器８４の一方の入力は電源ＶＤを抵抗分割し生成した電圧ＶＲが入力している。このため、電源ＶＤの変動した場合のフィードバックは限定的となる。よって、電源ＶＤが変動した場合、参照電圧ＶＲＥＦは変動してしまう。

本発明は、上記課題に鑑み、電源電圧依存の小さい参照電圧を生成することの可能な参照電圧生成回路を有する半導体装置およびその制御方法を提供することを目的とする。

本発明は、第１の電源と第２の電源との間に直列に接続した第１の抵抗部および第２の抵抗部と、前記第１の抵抗部と前記第２の抵抗部との間に設けられた参照電圧を出力する出力ノードと、前記第１の電源と前記第１の抵抗部との間に設けられたフィードバックノードと、前記出力ノードの電圧と前記フィードバックノードの電圧とを用い前記フィードバックノードの電圧を一定に保持する電圧制御回路と、を具備する半導体装置である。本発明によれば、第１の電源の電圧が変動した場合も、電圧制御回路によりフィードバックノードの電圧が一定に保持される。このため、出力ノードの電圧も一定に保持される。よって、電源電圧依存の小さい参照電圧を生成することができる。

本発明は、前記電圧制御回路は、前記出力ノードの電圧と前記フィードバックノードの電圧とを入力する差動増幅回路と、前記差動増幅回路の出力により、前記第１の電源と前記フィードバックノードとの間の電流を制御する電流制御回路を含む半導体装置とすることができる。本発明によれば、電流制御回路が第１の電源とフィードバックノードとの間を流れる電流を制御することにより、フィードバックノードの電圧が一定に保持される。よって、電源電圧依存の一層小さい参照電圧を生成することができる。

本発明は、前記電流制御回路は、ゲートが前記差動増幅回路の出力に接続し、ソースおよびドレインが前記第１の電源および前記フィードバックノードに接続したＦＥＴを含む半導体装置とすることができる。本発明によれば、ＦＥＴが第１の電源とフィードバックノードとの間を流れる電流を制御することにより、フィードバックノードの電圧が一定に保持される。よって、電源電圧依存の一層小さい参照電圧を生成することができる。

本発明は、前記フィードバックノードの電圧は前記出力ノードと前記フィードバックノードの電圧比に分圧され前記差動増幅回路に入力する半導体装置とすることができる。本発明によれば、フィードバックノードの電圧をより安定にすることができる。よって、電源電圧依存の一層小さい参照電圧を生成することができる。

本発明は、前記第２の抵抗部は前記出力ノードから前記第２の電源方向に順方向であるダイオードである半導体装置とすることができる。本発明によれば、ダイオードの順方向電圧により出力ノードの電圧がクランプされやすくなるため、出力ノードＮ１１の電圧がより安定に保持される。よって、電源電圧依存の一層小さい参照電圧を生成することができる。

本発明は、前記出力のノードに接続するメモリセルを具備する半導体装置とすることができる。本発明によれば、高速に生成し、温度変化および電源電圧の変化に対しても安定な参照電圧を求められるメモリセルに、安定な電圧を供給することができる。

本発明は、前記参照電圧を用い、前記メモリセルに印加する電圧を生成する電圧生成回路を具備する半導体装置とすることができる。本発明によれば、電圧生成回路を用いることにより、参照電圧より所定電圧を生成し、電源電圧Ｖｃｃの変動に対し安定な電圧をメモリセルに印加することができる。

本発明は、前記参照電圧は前記メモリセルからデータを読み出す際用いられる半導体装置とすることができる。本発明によれば、特に高速に安定する参照電圧が求められるメモリセルからデータを読み出す際に、本参照電圧を用いることができる。

本発明は、前記出力ノードに結合し、前記メモリセルを指定するアドレスのチェンジに応じ前記参照電圧の生成を開始させるスイッチを具備する半導体装置とすることができる。本発明によれば、メモリセルのアドレスがチェンジすると参照電圧を生成を開始することができる。

本発明は、第１の電源と第２の電源との間に直列に接続した第１の抵抗部および第２の抵抗部と、前記第１の抵抗部と前記第２の抵抗部との間に設けられ参照電圧を出力する出力ノードと、前記第１の抵抗部と前記第１との電源間に設けられたフィードバックノードとを具備する半導体装置の制御方法において、前記出力ノードの電圧と前記フィードバックノードの電圧とを用い前記フィードバックノードの電圧を一定に保持すべく制御するステップと、前記出力ノードより参照電圧を出力するステップと、を具備する半導体装置の制御方法である。本発明によれば、電圧制御回路によりフィードバックノードの電圧が一定に保持される。このため、第１の電源の電圧が変動した場合でも、出力ノードの電圧が一定に保持される。よって、電源電圧依存の小さい参照電圧を生成することができる。

本発明は、前記参照電圧を用い、メモリセルに印加する電圧を生成するステップを具備する半導体装置の制御方法とすることができる。本発明によれば、参照電圧より所定電圧を生成しメモリセルに印加することができる。

本発明は、前記メモリセルからデータを読み出すステップを具備する半導体装置の制御方法とすることができる。特に高速に安定する参照電圧が求められるメモリセルからデータを読み出す際に、本参照電流を用いることができる。

本発明によれば、電源電圧依存の小さい参照電圧を生成することの可能な参照電圧生成回路を有する半導体装置およびその制御方法を提供することを目的とする。

図１は従来例１に係る参照電圧生成回路の回路図である。 図２は従来例２に係る参照電圧生成回路の回路図である。 図３は実施例１に係る参照電圧生成回路の回路図である。 図４（ａ）は実施例１に係る参照電圧生成回路の時間に対する出力電圧ＦＶＲＥＦの図であり。図４（ｂ）は温度に対する出力電圧ＦＶＲＥＦの図であり、図４（ｃ）は電源電圧Ｖｃｃに対する出力電圧ＦＶＲＥＦの図である。 図５は実施例２に係るフラッシュメモリの参照電圧発生回路およびメモリセルアレイ周辺のブロック図である。 図６は実施例２に係るフラッシュメモリがメモリセルからデータを読み出す際のタイミングチャートである。 図７は実施例２に係るフラッシュメモリの電圧生成回路２０の回路図である。 図８は実施例２に係るフラッシュメモリのカスコード回路３０の回路図である。 図９（ａ）および図９（ｂ）は実施例２に係るフラッシュメモリのブースタ回路４０の回路図である。

以下、図面を用い本発明に係る実施例について説明する。

実施例１は参照電圧生成回路の例である。図３は実施例１に係る参照電圧生成回路１０の回路構成図である。電源Ｖｃｃとグランドとの間に抵抗Ｒ１１とＮ−ＦＥＴ１５とが直列に接続され、抵抗Ｒ１１とＮ−ＦＥＴ１５との間に参照電圧ＦＶＲＥＦを出力する出力ノードＮ１１が設けられる。ＦＥＴ１５はゲートとドレインが短絡し、ソースはグランドに、ドレインは出力ノードＮ１１に接続される。ＦＥＴ１５は、出力ノードＮ１１からグランドの方向が順方向のダイオードとして機能する。出力ノードＮ１１とグランド間にはＮ−ＦＥＴ１６が接続する。電源Ｖｃｃと抵抗Ｒ１１との間には、電圧制御回路１９とＰ−ＦＥＴ１３とが直列に接続される。電圧制御回路１９とＦＥＴ１３との間にフィードバックノードＮ１２が設けられる。つまり、電源Ｖｃｃと抵抗Ｒ１１との間にフィードバックノードＮ１２が設けられる。

電圧制御回路１９は、差動増幅回路１７とＰ−ＦＥＴ１１を有している。グランドとフィードバックノードＮ１２との間に抵抗Ｒ１２、Ｒ１３を直列に接続する。ノードＮ１３がＲ１２とＲ１３との間に設けられる。ノードＮ１３の電圧Ｄ２と、出力ノードの電圧ＦＶＲＥＦとが差動増幅回路１７に入力し、差動増幅回路１７の出力ＣＤＶがＦＥＴ１１のゲートに入力する。フィードバックノードＮ１２と抵抗Ｒ１２との間にＰ−ＦＥＴ１２、ＣＶＤとグランドとの間にＮ−ＦＥＴ１４が接続される。ＦＥＴ１２、１３、１４および１６のゲートには参照電圧生成回路１０の動作信号ＥＮＦＶＲＥＦの補信号ＥＮＦＶＲＥＦＢが入力する。動作信号ＥＮＦＶＲＥＦがハイレベルになると、ＦＥＴ１２、１３はオンし、ＦＥＴ１４、１６はオフする。これにより、参照電圧生成回路１０は参照電圧の生成を開始する。つまり、ＦＥＴ１２ないし１４は参照電圧の生成を起動するスイッチとして機能する。

抵抗Ｒ１１とＦＥＴ１５とはフィードバックノードＮ１２とグランド間の電圧を分割しＦＶＲＥＦを出力する。電源Ｖｃｃは例えば約３Ｖであり、フィードバックノードＮ１２の電圧、出力ノードＮ１１の電圧はそれぞれ例えば２Ｖ、１．１Ｖに設定される。抵抗Ｒ１２およびＲ１３の比を０．９：１．１とするとノードＮ１３の電圧Ｄ２は約１．１Ｖとなる。そこで、Ｄ２とＦＶＲＥＦとを差動増幅回路１７に入力する。そうすると、差動増幅回路１７の出力ＣＶＤはＤ２とＦＶＲＥＦとの差を増幅しＰ−ＦＥＴ１１のゲートに出力する。

ＦＶＲＥＦがＤ２より低いと、ＣＤＶは負に増幅され、ＦＥＴ１１は電流を多く流す。よって、フィードバックノードＮ１２の電圧が上昇する。一方、ＦＶＲＥＦがＤ２より高いと、ＣＤＶは正に増幅され、ＦＥＴ１１は電流を絞る。よって、フィードバックノードＮ１２の電圧が下降する。このように、フィードバックノードＮ１２の電圧が一定になるようにフィードバックされる。これにより、電源Ｖｃｃの電圧が変動しても、フィードバックノードＮ１２の電圧の変動は小さく、ＦＶＲＥＦの変動も小さくなる。また、抵抗Ｒ１１は例えば多結晶シリコンからなり、ＦＥＴ１５と流れる電流の温度係数がほぼ等しい。よって、抵抗Ｒ１１とＦＥＴ１５間の分圧比は温度にほとんど依存しない。

図４（ａ）は実施例１および従来例１に係る参照電圧生成回路１０の出力電圧ＦＶＲＥＦの時間に対する図であり、図４（ｂ）は温度に対する図、図４（ｃ）は電源電圧Ｖｃｃに対する図である。図４（ａ）を参照に、実施例１に係る回路の参照電圧ＦＶＲＥＦが安定するまでの時間は、従来例１とほぼ同じである。図４（ｂ）を参照に、実施例１に係る回路を温度を−４０℃から９０℃まで変化させたときの参照電圧ＦＶＲＥＦの変化も、従来例１とほぼ同じである。図４（ｃ）を参照に、電源電圧Ｖｃｃを２Ｖから４Ｖから変化させたとき、従来例１に係る回路の参照電圧ＦＶＲＥＦは約１Ｖから１．２Ｖまで大きく変動する。これに対し、実施例１に係る回路の参照電圧ＦＶＲＥＦは１．１Ｖ前後で安定している。このように、実施例１では、高速に生成可能で、温度および電源電圧の変動に対し安定な参照電流を生成することができる。

実施例１に係る参照電圧生成回路１０は、電源Ｖｃｃ（第１の電源）とグランド（第２の電源）との間に直列に接続した抵抗Ｒ１１（第１の抵抗部）およびＦＥＴ１５（第２の抵抗部）を有する。Ｒ１１（第１の抵抗部）とＦＥＴ１５（第２の抵抗部）との間に設けられた参照電圧を出力する出力ノードＮ１１を有する。また、電源Ｖｃｃ（第１の電源）とＲ１１（第１の抵抗部）との間に設けられたフィードバックノードＮ１２を有する。さらに、出力ノードＮ１１の電圧ＦＶＲＥＦとフィードバックノードＮ１２の電圧とを用いフィードバックノードＮ１２の電圧を一定に保持すべく制御する電圧制御回路１９を有する。これにより、電源電圧Ｖｃｃが変動した場合であっても、電圧制御回路１９によりフィードバックノードＮ１２の電圧が一定に保持される。このため、出力ノードＮ１１の電圧が一定に保持される。よって、電源電圧依存の少ない参照電圧を生成することができる。

また、電圧制御回路１９は、出力ノードＮ１１の電圧ＦＶＲＥＦとフィードバックノードＮ１２の電圧とを入力する差動増幅回路１７と、差動増幅回路１７の出力により、電源Ｖｃｃ（第１の電源）とフィードバックノードＮ１２との間の電流を制御するＦＥＴ１１（電流制御回路）を有する。また、ＦＥＴ１１（電流制御回路）は、ゲートが差動増幅回路１７の出力に接続し、ソースおよびドレインが電源Ｖｃｃ（第１の電源）およびフィードバックノードＮ１２に接続している。これにより、ＦＥＴ１１が電源Ｖｃｃ（第１の電源）とフィードバックノードＮ１２との間を流れる電流を制御することにより、フィードバックノードＮ１２の電圧が一層一定に保持される。よって、出力ノードＮ１１の電圧が一層一定に保持される。よって、電源電圧依存の一層少ない参照電圧を生成することができる。

さらに、フィードバックノードＮ１２は、出力ノードＮ１１とフィードバックノードＮ１２との電圧比（例えば１．１Ｖと２．０Ｖ）で分圧され、差動増幅回路１７に入力する。分圧された電圧Ｄ２を出力ノードＮ１１の電圧ＦＶＲＥＦと比較し、フィードバックノードＮ１２の電圧を制御することにより、フィードバックノードＮ１２の電圧をより安定にすることができる。よって、電源電圧依存の一層少ない参照電圧を生成することができる。

さらに、ＦＥＴ１５（第２の抵抗部）は出力ノードＮ１１からグランド（第２の電源）方向に順方向であるダイオードである。ダイオードの順方向電圧により出力ノードの電圧がクランプされやすくなるため、出力ノードＮ１１の電圧がより一定に保持される。

実施例１においては、電源として正の電源とグランドを用いたが、これに限らない。異なる任意の電圧を用いることができる。そして、抵抗Ｒ１１ないしＲ１３の抵抗値、ＦＥＴ１５のダイオード特性を選択することにより、２つの電源電圧の間の所望の電圧を出力することができる。

実施例２は実施例１に係る参照電圧生成回路１０をＮＯＲ型のフラッシュメモリに用いた例である。図５は実施例１に係るフラッシュメモリのブロック図である。メモリセルアレイ６０には、メモリセル６１がマトリックス状に配置されている。メモリセル６１を構成するトランジスタのゲートはワードラインＷＬに、ドレインはビットラインＢＬに接続される。ソースはソースラインに接続される。ビットラインＢＬは、Ｙデコーダ６２の選択信号でビットラインＢＬを選択するＹゲート６３に接続する。ワードラインＷＬは、ワードラインＷＬを選択するＸデコーダ５０に接続する。Ｘデコーダ５０およびＹデコーダ６２はアドレスバッファ６４の指示でワードラインＷＬまたはビットラインＢＬを選択する。アドレスバッファ６４にはＡＴＤ回路６５が接続し、ＡＴＤ（アドレス遷移検出）信号を出力する。

ビットラインＢＬはＹゲート６３を介しカスコード回路３０のＤＡＴＡＢに接続する。カスコード回路３０は、メモリセル６１からのデータの読み出しの際、ＤＡＴＡＢよりビットラインＢＬをプリチャージする。また、ビットラインＢＬを流れる電流を電圧に変換し、電圧ＳＡＩをデータラッチ／センスアンプ６６に出力する。外部へのデータの出力は、カスコード回路３０の出力ＳＡＩより、データラッチ／センスアンプ６６がメモリセルのデータが“１”か“０”か、を判定し、入出力バッファ６８にデータを出力する。入出力バッファ６８は外部にデータを出力する。入出力バッファ６８に外部から入力したデータはデータラッチ／センスアンプ６６に入力し、Ｘデコーダ５０およびＹデコーダ６２に選択されたメモリセル６１に書き込まれる。

参照電圧生成回路１０の出力電圧ＦＶＲＥＦは、電圧生成回路２０およびブースタ回路４０に入力する。電圧生成回路２０の出力ＣＡＳＲＥＦはカスコード回路３０に入力し、ブースタ回路４０の出力ＶＢＯＯＳＴはＸデコーダ５０に入力する。

図５および図６を用い、メモリセル６１からデータを読み出す際の動作につき説明する。図６はメモリセル６１からデータを読み出す際のタイミングチャートである。まず、メモリセルを指定するアドレス（図６のアドレス信号ＡＤＤＲＥＳＳ）がチェンジする。ＡＴＤ回路６５はそれを検出してＡＴＤ信号をハイレベルにする。参照電圧生成回路１０の動作信号ＥＮＦＶＲＥＦはＡＴＤ信号に連動しており、動作信号ＥＮＦＶＲＥＦがハイレベルになる。これにより、参照電圧生成回路１０はＦＶＲＥＦとして例えば１．１Ｖを電圧生成回路２０およびブースタ回路４０に出力する。ＦＶＲＥＦが安定した頃ＡＴＤ信号はローレベルとなる。そうすると、カスコード回路３０の動作信号ＰＤＣＡＳＢおよびブースタ回路４０の動作信号ＢＯＯＳＴがハイレベルとなる。電圧生成回路２０は、ＦＶＲＥＦを参照しＣＡＳＲＥＦとして例えば１．４Ｖを生成しカスコード回路３０に出力する。ブースタ回路はＦＶＲＥＦを参照しＶＢＯＯＳＴとして例えば４．５Ｖを生成しＸデコーダ５０に出力する。

カスコード回路３０はＹゲート６３で選択されたビットラインＢＬを１．４Ｖにプリチャージする。Ｘデコーダ５０は、選択したワードラインＷＬを４．５Ｖにする。カスコード回路３０は、選択されたメモリセル６１のソース・ドレイン間を流れる電流を電圧ＳＡＩに変換し、データラッチ／センスアンプ６６に出力する。データラッチ／センスアンプ６６は、ＳＡＩをリファレンスセルの電圧と比較し、メモリセル６１のデータが“０”か“1”か、を判定する。データラッチ／センスアンプ６６は、入出力バッファ６８にデータを出力する。メモリセル６１のデータの読み出しが終了すると、ＥＮＦＶＲＥＦがローレベルになり、ＦＶＲＥＦもローレベルになる。また、ＰＤＣＡＳＢおよびＢＯＯＳＴもローレベルになる。入出力バッファ６８は外部にデータを出力する。

次に、電圧生成回路２０の回路構成と動作について図７を用い説明する。電源Ｖｃｃとグランド間にＰ−ＦＥＴ２５、Ｎ−ＦＥＴ２３、抵抗Ｒ２１、Ｒ２２が直列に接続している。ＦＥＴ２５は動作信号ＥＮＦの補信号ＥＮＦＢによりオンオフするスイッチである。ＦＥＴ２３はゲートが差動増幅回路２９の出力に、ソースとドレインとがそれぞれＦＥＴ２５と抵抗Ｒ２１に接続する。ＦＥＴ２３と抵抗Ｒ２１との間に出力ノードＮ２１が設けられ、出力電圧ＣＡＳＲＥＦが出力する。抵抗Ｒ２１と抵抗Ｒ２２との間にノードＮ２２が設けられる。差動増幅回路２９は、Ｐ−ＦＥＴ２１、２２、Ｎ−ＦＥＴ２６、２７を有する。差動増幅回路２９には、ノードＮ２２の電圧とＦＶＲＥＦが入力する。差動増幅回路２９と電源Ｖｃｃとの間にはＰ−ＦＥＴ２４が接続する。ＦＥＴ２４は動作信号ＥＮＦの補信号ＥＮＦＢによりオンオフするスイッチである。

抵抗Ｒ２１と抵抗Ｒ２２の抵抗値の比を、例えば０．３：１．１とする。そうすると、ノードＮ２２の電圧がＦＶＲＥＦの電圧である例えば１．１ＶとなるようにＦＥＴ２３の電流が制御される。ノードＮ２２の電圧が例えば１．１Ｖとなると、出力ノードＮ２１の電圧ＣＡＳＲＥＦは１．４Ｖとなる。このように、電圧生成回路２０はＦＶＲＥＦを参照しＣＡＳＲＥＦを生成する。抵抗Ｒ２１と抵抗Ｒ２２の抵抗値の比を変えることにより、電源電圧Ｖｃｃとグランドの間の電圧を任意に生成することができる。

次に、カスコード回路３０の回路構成と動作について図８を用い説明する。カスコード回路３０は差動増幅回路３９を有する。差動増幅回路３９は、Ｐ−ＦＥＴ３１、３２、Ｎ−ＦＥＴ３５、３６、３７を有する。ＦＥＴ３７は信号ＣＡＳＢＩＡＳが入力する差動増幅回路３９の電流源である。差動増幅回路３９には電圧生成回路２０の出力ＣＡＳＲＥＦとビットラインＢＬに接続するＤＡＴＡＢとが入力する。さらに、差動増幅回路３９とグランドとの間にＮ−ＦＥＴ３８が接続する。ＦＥＴ３８は、カスコード回路３０の動作信号ＰＤＣＡＳによりオンオフするスイッチである。

電源ＶｃｃとビットラインＢＬに接続するＤＡＴＡＢとの間にはＰ−ＦＥＴ３３のソースとドレインとが接続する。ＦＥＴ３３のゲートには差動増幅回路３９の出力が接続する。このような回路構成により、ＰＤＣＡＳＢがハイレベルになると、ＦＥＴ３３はＤＡＴＡＢの電圧がＣＡＳＲＥＦになるように電流を制御する。よって、ＤＡＴＡＢに接続するビットラインＢＬはＣＡＳＲＥＦの電圧である１．４Ｖに設定される。電源Ｖｃｃとグランドとの間にはＰ−ＦＥＴ３４と抵抗Ｒ３１とが接続する。ＦＥＴ３４のゲートはＦＥＴ３３のゲートと同じ差動増幅回路３９の出力が接続する。ＦＥＴ３３と抵抗Ｒ３１との間のノードＮ３１の電圧ＳＡＩはデータラッチ／センスアンプ６６に出力する。メモリセル６１に電流が流れると、ＦＥＴ３３に電流が流れる。ＦＥＴ３３とＦＥＴ３４のゲートは共通であるため、ＦＥＴ３４にも同様の電流が流れる。この電流が抵抗Ｒ３１を流れ電圧ＳＡＩに変換することができる。このようにして、メモリセル６１を流れる電流を電圧ＳＡＩに変換する。

次に、ブースタ回路４０の回路構成と動作について図９（ａ）および（ｂ）を用い説明する。図９（ａ）を参照に、電源Ｖｃｃとグランドとの間にＦＥＴ４５、抵抗Ｒ４１ないしＲ４５が直列に接続する。各抵抗間のノードＮ４１ないしＮ４４は差動増幅回路および比較回路４１ないし４４にそれぞれ接続する。各差動増幅回路にはＦＶＲＥＦが入力する。各差動増幅回路および比較回路４１ないし４４の各出力ｏｕｔ１ないしｏｕｔ４は、各抵抗間の電圧がＦＶＲＥＦより高ければハイレベルを出力し、低ければローレベルを出力する。図９（ｂ）を参照に、キャパシタＣ４１ないしＣ４４が並列に接続する。キャパシタＣ４１ないしＣ４４にはそれぞれ選択ＦＥＴ４６ないし４９（Ｐ−ＦＥＴ）接続する。各選択ＦＥＴ４６ないし４９とキャパシタＣ４１ないし４４とのセットは並列に接続し、一方からパルスが入力し、他方からＶＢＯＯＳＴが出力する。このパルスは、パルス発生回路（不図示）が信号ＢＯＯＳＴの立ち上がりに応じて生成する信号である。

次にブースタ回路４０の動作について説明する。図９（ａ）において、電源電圧Ｖｃｃが各抵抗Ｒ４１ないしＲ４５で分圧された電圧がノードＮ４１ないしＮ４４に発生する。そこで、仮に、電源電圧Ｖｃｃが通常の電圧の場合、ノードＮ４３の電圧はＦＶＲＥＦより低く、ノードＮ４２の電圧はＦＶＲＥＦより高いとする。このときｏｕｔ３、ｏｕｔ４がローレベル、ｏｕｔ１、ｏｕｔ２がハイレベルとなるとする。よって、図９（ｂ）の選択ＦＥＴ４８、４９はオンし、ＦＥＴ４６、４７はオフする。よって、パルスはキャパシタＣ４３、Ｃ４４を用い昇圧されＶＢＯＯＳＴとして出力される。

電源電圧Ｖｃｃが通常の電圧より低くなった場合、例えばノードＮ４２の電圧もＦＶＲＥＦより低く、ノードＮ４１の電圧がＦＶＲＥＦより高くなる。このとき、ｏｕｔ２、ｏｕｔ３、ｏｕｔ４がローレベル、ｏｕｔ１がハイレベルとなる。よって、選択ＦＥＴ４７、４８、４９はオンし、ＦＥＴ４６はオフする。よって、パルスはキャパシタＣ４２、Ｃ４３、Ｃ４４を用い昇圧されＶＢＯＯＳＴとして出力される。電源電圧Ｖｃｃが通常の電圧より高くなった場合は、例えば、oｕｔ４４がローレベル、ｏｕｔ１、ｏｕｔ２、ｏｕｔ３がハイレベルとなる。よって、パルスはキャパシタＣ４４を用い昇圧されＶＢＯＯＳＴとして出力される。

電源電圧Ｖｃｃが変動すると、パルス発生回路より出力されるパルスの波高値も変動する。その場合、ブースタ回路４０はキャパシタの容量値を変え、ＶＢＯＯＳＴの変動を抑制することができる。このように、ブースタ回路４０は、電源電圧Ｖｃｃの変動に対し安定な参照電圧ＦＶＲＥＦを用いることにより、電源電圧Ｖｃｃの変動に対し安定な電圧を生成することができる。このように、ブースタ回路４０は、電源電圧Ｖｃｃ以上の電圧を生成することができる。

実施例２に係るフラッシュメモリは、参照電圧生成回路１０の出力ノードＮ１１に接続するメモリセル６１を有する。半導体記憶装置は、メモリセルへのデータ書き込みやデータ読み出しの際に、高速に生成し、温度および電源電圧の変動に対しても安定な電圧を供給することが求められる。よって、実施例１のように、参照電圧生成回路１０が生成した参照電圧を半導体記憶装置のメモリセル６１へのデータ記憶（書き込み）やデータ読み出しの際用いることにより、よりその効果を発揮することができる。

さらに、実施例２に係るフラッシュメモリは、参照電圧ＦＶＲＥＦを用い、メモリセル６１に印加する電圧を生成する電圧生成回路２０およびブースタ回路４０を有する。電圧生成回路２０およびブースタ回路４０は、参照電圧ＦＶＲＥＦを用い、所定の電圧を生成することにより、電源電圧Ｖｃｃの変動に対し安定な電圧をメモリセル６１に印加することができる。

参照電圧ＦＶＲＥＦはメモリセル６１からデータを読み出す際用いられる。半導体記憶装置、例えばフラッシュメモリは、メモリセル６１へのデータの読み込みはメモリセル６１毎に行う。このため、高速に生成可能な参照電圧が求められる。よって、参照電圧ＦＶＲＥＦを半導体記憶装置のメモリセル６１からデータを読み出す際用いることにより、よりその効果を発揮することができる。

さらに、実施例２に係るフラッシュメモリは、出力ノードＮ１１に結合し、メモリセルを指定するアドレスのチェンジに応じ参照電圧の生成を開始させるスイッチ（ＦＥＴ１３）を有している。これにより、メモリセルのアドレスがチェンジすると参照電圧の生成を開始することができる。よって、メモリセルからデータを読み出す時間を短縮することができる。

実施例２においては、フラッシュメモリのメモリセル６１からの読み出しの際に、参照電圧生成回路１０が生成する参照電圧を用いる場合の例を示した。この参照電圧は、読み出し以外にも、メモリセル６１データの書き込みや消去に用いることもできる。また、フラッシュメモリ以外の半導体記憶装置の書き込み、読み出し等の参照電圧として使用することもできる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (10)

1. 第１の電源と第２の電源との間に直列に接続した第１の抵抗部および第２の抵抗部と、
   前記第１の抵抗部と前記第２の抵抗部との間に設けられた参照電圧を出力する出力ノードと、
   前記第１の電源と前記第１の抵抗部との間に設けられたフィードバックノードと、
   前記出力ノードの電圧と前記フィードバックノードの電圧とを用い前記フィードバックノードの電圧を一定に保持する電圧制御回路と、
   前記出力ノードに接続するメモリセルと、
   前記出力ノードに結合し、前記メモリセルを指定するアドレスのチェンジに応じ前記参照電圧の生成を開始させるスイッチとを具備する、半導体装置。
2. 前記電圧制御回路は、前記出力ノードの電圧と前記フィードバックノードの電圧とを入力する差動増幅回路と、前記差動増幅回路の出力により、前記第１の電源と前記フィードバックノードとの間の電流を制御する電流制御回路を含む、請求項１に記載の半導体装置。
3. 前記電流制御回路は、ゲートが前記差動増幅回路の出力に接続し、ソースおよびドレインが前記第１の電源および前記フィードバックノードに接続したＦＥＴを含む、請求項２に記載の半導体装置。
4. 前記フィードバックノードの電圧は前記出力ノードと前記フィードバックノードとの電圧比に分圧され前記差動増幅回路に入力する、請求項２または３に記載の半導体装置。
5. 前記第２の抵抗部は前記出力ノードから前記第２の電源方向に順方向であるダイオードである、請求項１から４のいずれか一項に記載の半導体装置。
6. 前記参照電圧を用い、前記メモリセルに印加する電圧を生成する電圧生成回路を具備する、請求項１に記載の半導体装置。
7. 前記参照電圧は前記メモリセルからデータを読み出す際用いられる、請求項１または６に記載の半導体装置。
8. 第１の電源と第２の電源との間に直列に接続した第１の抵抗部および第２の抵抗部と、前記第１の抵抗部と前記第２の抵抗部との間に設けられ参照電圧を出力する出力ノードと、前記第１の抵抗部と前記第１の電源との間に設けられたフィードバックノードと、前記出力ノードに接続するメモリセルとを具備する半導体装置の制御方法において、
   前記出力ノードの電圧と前記フィードバックノードの電圧とを用い前記フィードバックノードの電圧を一定に保持すべく制御するステップと、
   前記出力ノードより参照電圧を出力するステップと、
   前記出力ノードに結合し、前記メモリセルを指定するアドレスのチェンジに応じ前記参照電圧の生成を開始させるステップとを具備する、半導体装置の制御方法。
9. 前記参照電圧を用い、メモリセルに印加する電圧を生成するステップを具備する、請求項８に記載の半導体装置の制御方法。
10. 前記メモリセルからデータを読み出すステップを具備する、請求項８または９に記載の半導体装置の制御方法。

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