JPH0620485A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0620485A JPH0620485A JP19639392A JP19639392A JPH0620485A JP H0620485 A JPH0620485 A JP H0620485A JP 19639392 A JP19639392 A JP 19639392A JP 19639392 A JP19639392 A JP 19639392A JP H0620485 A JPH0620485 A JP H0620485A
- Authority
- JP
- Japan
- Prior art keywords
- write
- memory cell
- nonvolatile semiconductor
- transistor
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 本発明の目的はホットエレクトロン注入を書
き込み方式とする不揮発性半導体記憶装置において、書
き込み動作の単一電源化を実現することである。 【構成】 電源電位ＶＣＣと負荷トランジスタＮＬのソ
ースの間に、昇圧回路２が接続され、そのソースに電荷
蓄積用容量ＣＬが接続される。書き込み動作前に昇圧回
路２を動作させて容量ＣＬに電荷を蓄積させ、書き込み
動作時に負荷トランジスタＮＬを導通して蓄積した電荷
を書き込み電流として使用する。これにより高電圧の書
き込み電源を必要とせず、かつ大きなチップ面積の増大
を引き起こすことなしに、単一電源での書き込みを可能
とする。 【効果】 実装基板上での書き込みが必要とされる不揮
発性半導体記憶装置において、単一電源化が容易であ
る。
き込み方式とする不揮発性半導体記憶装置において、書
き込み動作の単一電源化を実現することである。 【構成】 電源電位ＶＣＣと負荷トランジスタＮＬのソ
ースの間に、昇圧回路２が接続され、そのソースに電荷
蓄積用容量ＣＬが接続される。書き込み動作前に昇圧回
路２を動作させて容量ＣＬに電荷を蓄積させ、書き込み
動作時に負荷トランジスタＮＬを導通して蓄積した電荷
を書き込み電流として使用する。これにより高電圧の書
き込み電源を必要とせず、かつ大きなチップ面積の増大
を引き起こすことなしに、単一電源での書き込みを可能
とする。 【効果】 実装基板上での書き込みが必要とされる不揮
発性半導体記憶装置において、単一電源化が容易であ
る。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に不揮発性半導体記憶装置へのデータの書き
込み技術に関する。
に関し、特に不揮発性半導体記憶装置へのデータの書き
込み技術に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化が進む
につれ、さらに新しい応用分野が開ける可能性が出てき
ている。その１つが不揮発性半導体記憶装置を実装後に
データ書換を行うという技術であり、このために期待さ
れているのがフラッシュメモリである。実装基板上での
書換技術の適用分野の１つとして、メモリカードがあ
り、この分野の市場も大きくなる可能性がある。従っ
て、こういった用途に合致した不揮発性半導体記憶装置
（ＥＰＲＯＭやフラッシュメモリ）の開発が切に望まれ
ている状況である。
につれ、さらに新しい応用分野が開ける可能性が出てき
ている。その１つが不揮発性半導体記憶装置を実装後に
データ書換を行うという技術であり、このために期待さ
れているのがフラッシュメモリである。実装基板上での
書換技術の適用分野の１つとして、メモリカードがあ
り、この分野の市場も大きくなる可能性がある。従っ
て、こういった用途に合致した不揮発性半導体記憶装置
（ＥＰＲＯＭやフラッシュメモリ）の開発が切に望まれ
ている状況である。
【０００３】ところで、上記の要求を満たすための重要
かつ必要な機能が存在しており、それは、読み出しと書
き込み／消去のための電源を共通（１つ）にするという
（例えば、５Ｖ）単一電源化である。現在、大容量化が
可能な不揮発性半導体装置（マスクＲＯＭ以外）のほと
んどが５Ｖと１２Ｖ（もしくは１２．５Ｖ）という２系
統電源を用いており、前者を読み出し用、後者を書き込
み／消去用としているのが通常となっている。
かつ必要な機能が存在しており、それは、読み出しと書
き込み／消去のための電源を共通（１つ）にするという
（例えば、５Ｖ）単一電源化である。現在、大容量化が
可能な不揮発性半導体装置（マスクＲＯＭ以外）のほと
んどが５Ｖと１２Ｖ（もしくは１２．５Ｖ）という２系
統電源を用いており、前者を読み出し用、後者を書き込
み／消去用としているのが通常となっている。
【０００４】ところが、こういった２電源系の不揮発性
半導体装置を使い、前に述べた実装後の書換を実現する
ためには、実装基板上に５Ｖと１２Ｖといった２つの電
源ラインを用意しなければならず、しかもその１２Ｖと
いう高電圧を発生させる必要も生じてくる。これは、世
の中の低電圧化（５Ｖ→３．３Ｖなど）とは逆行してお
り、しかも実装基板の実装密度（効率）も低下するとい
う欠点がある。
半導体装置を使い、前に述べた実装後の書換を実現する
ためには、実装基板上に５Ｖと１２Ｖといった２つの電
源ラインを用意しなければならず、しかもその１２Ｖと
いう高電圧を発生させる必要も生じてくる。これは、世
の中の低電圧化（５Ｖ→３．３Ｖなど）とは逆行してお
り、しかも実装基板の実装密度（効率）も低下するとい
う欠点がある。
【０００５】こういった事情から、これからの不揮発性
半導体記憶装置には単一電源化が強く望まれるわけであ
る。
半導体記憶装置には単一電源化が強く望まれるわけであ
る。
【０００６】ところが、いま、問題にしている従来の不
揮発性半導体記憶装置はＥＥＰＲＯＭを除いて、ＥＰＲ
ＯＭも多くのフラッシュメモリも書き込み方式として、
チャネルホットエレクトロン注入を採用しており、図３
のような構成において、ワード線電位Ｘｎは高電位に、
列選択信号Ｙｍも高電位にして列選択Ｎチャネルトラン
ジスタＮｙｍをオンさせ、かつ負荷トランジスタ制御信
号Ｌｉを書き込み制御回路１で高電圧にして負荷Ｎチャ
ネルトランジスタＮＬをオンさせることによって、メモ
リセルトランジスタＭｍのドレイン側に書き込み電源電
位ＶＰＰを供給するとホットエレクトロンが発生し、ワ
ード線Ｘｎの高電位でフローティングゲートに電子を蓄
積させることで書き込みを行っている。なお、Ｄｉはデ
ータ入力信号である。
揮発性半導体記憶装置はＥＥＰＲＯＭを除いて、ＥＰＲ
ＯＭも多くのフラッシュメモリも書き込み方式として、
チャネルホットエレクトロン注入を採用しており、図３
のような構成において、ワード線電位Ｘｎは高電位に、
列選択信号Ｙｍも高電位にして列選択Ｎチャネルトラン
ジスタＮｙｍをオンさせ、かつ負荷トランジスタ制御信
号Ｌｉを書き込み制御回路１で高電圧にして負荷Ｎチャ
ネルトランジスタＮＬをオンさせることによって、メモ
リセルトランジスタＭｍのドレイン側に書き込み電源電
位ＶＰＰを供給するとホットエレクトロンが発生し、ワ
ード線Ｘｎの高電位でフローティングゲートに電子を蓄
積させることで書き込みを行っている。なお、Ｄｉはデ
ータ入力信号である。
【０００７】この場合のタイミングチャートが図４に示
されている。ここで注意すべきことは、トランジスタＮ
Ｌ，ＮＹｍ，Ｍｎの全てが導通していて、書き込み電源
電位ＶＰＰから、これら３つのトランジスタを介して基
準電位ＧＮＤに電流経路が存在するということである。
この書き込み方式を用いることによって必然的に生じる
この電流経路が、（５Ｖ）単一電源化の実現の大きな障
害となっているのである。
されている。ここで注意すべきことは、トランジスタＮ
Ｌ，ＮＹｍ，Ｍｎの全てが導通していて、書き込み電源
電位ＶＰＰから、これら３つのトランジスタを介して基
準電位ＧＮＤに電流経路が存在するということである。
この書き込み方式を用いることによって必然的に生じる
この電流経路が、（５Ｖ）単一電源化の実現の大きな障
害となっているのである。
【０００８】なぜなら、単一電源化とは、図３における
ＶＰＰ（例えば１２Ｖ）をＶＣＣ（標準５Ｖ）に置き換
えるということであり、この電圧低下は、書き込み時間
の飛躍的な増大を導くといえるからである。これに対す
る手段としては、内部に昇圧回路（チャージポンプ）を
もたせて高電圧を得るというものが一般的である（実
際、フラッシュにおける消去や、ＥＰＲＯＭの書き込み
時のワード線電圧には、これが用いられている）。
ＶＰＰ（例えば１２Ｖ）をＶＣＣ（標準５Ｖ）に置き換
えるということであり、この電圧低下は、書き込み時間
の飛躍的な増大を導くといえるからである。これに対す
る手段としては、内部に昇圧回路（チャージポンプ）を
もたせて高電圧を得るというものが一般的である（実
際、フラッシュにおける消去や、ＥＰＲＯＭの書き込み
時のワード線電圧には、これが用いられている）。
【０００９】ところが、例えば、メモリセル１ビットあ
たり書き込み電流が約７００μＡとした場合、さらに８
個のメモリセルトランジスタを直列に接続した、いわゆ
るＸ８構成の製品を想定すると、トータルの電流は約５
〜６ｍＡにもなってしまい、内部で昇圧するという手段
がとりにくい。
たり書き込み電流が約７００μＡとした場合、さらに８
個のメモリセルトランジスタを直列に接続した、いわゆ
るＸ８構成の製品を想定すると、トータルの電流は約５
〜６ｍＡにもなってしまい、内部で昇圧するという手段
がとりにくい。
【００１０】そこで、考えられる対策は２つある。１つ
は５Ｖの書き込み電圧でも十分書き込みが行えるように
メモリセル特性を向上させるプロセス・デバイス的対策
であり、もう１つは書き込み電圧を昇圧し、かつ、その
昇圧回路の電流供給能力を高いものにする（すなわち、
書き込み電流程度の大きな供給能力を持つチャージポン
プを実現させる）というものである。このどちらについ
ても既に検討がなされており、前者においては、１９９
１年のＶＬＳＩシンポジウム（回路でフラッシュメモリ
の単体セルについて、数件の発表がなされた。また、後
者については、同じく１９９１年のＮＶＳＭワークショ
ップにおいて、Ｃ．Ｃｈｅｖａｌｌｉｅｒ５によって
“Ａ ５１２Ｋ ｂｉｔ ５ｖ Ｆｌａｓｈ Ｍｅｍｏ
ｒｙ，ｗｉｔｈ ｓｅｃｔｏｒ ｅｒａｓｅ”の標題で
発表され、トータルで１０ｍＡの電流供給能力を持つチ
ャージポンプ搭載の５Ｖ単一、５１２Ｋビットフラッシ
ュメモリがカタリスト社より提案されている。
は５Ｖの書き込み電圧でも十分書き込みが行えるように
メモリセル特性を向上させるプロセス・デバイス的対策
であり、もう１つは書き込み電圧を昇圧し、かつ、その
昇圧回路の電流供給能力を高いものにする（すなわち、
書き込み電流程度の大きな供給能力を持つチャージポン
プを実現させる）というものである。このどちらについ
ても既に検討がなされており、前者においては、１９９
１年のＶＬＳＩシンポジウム（回路でフラッシュメモリ
の単体セルについて、数件の発表がなされた。また、後
者については、同じく１９９１年のＮＶＳＭワークショ
ップにおいて、Ｃ．Ｃｈｅｖａｌｌｉｅｒ５によって
“Ａ ５１２Ｋ ｂｉｔ ５ｖ Ｆｌａｓｈ Ｍｅｍｏ
ｒｙ，ｗｉｔｈ ｓｅｃｔｏｒ ｅｒａｓｅ”の標題で
発表され、トータルで１０ｍＡの電流供給能力を持つチ
ャージポンプ搭載の５Ｖ単一、５１２Ｋビットフラッシ
ュメモリがカタリスト社より提案されている。
【００１１】
【発明が解決しようとする課題】ところが、従来例では
前者，後者ともに以下のような問題点があった。前者の
メモリセルのデバイス，プロセス的改善については、満
足のいく書き込み特性を実現するためには、セルの縮小
がまず第１に必要であり、かつ、他の特性（例えば、読
み出し，消去）も損なわないことも考慮すべきであるか
ら、時間もかかり、すぐに達成できるとは期待できな
い。また、５Ｖで十分速く書き込みができるということ
は、読み出し時の誤書き込み等誤動作の危険製も高くな
るという欠点もある。
前者，後者ともに以下のような問題点があった。前者の
メモリセルのデバイス，プロセス的改善については、満
足のいく書き込み特性を実現するためには、セルの縮小
がまず第１に必要であり、かつ、他の特性（例えば、読
み出し，消去）も損なわないことも考慮すべきであるか
ら、時間もかかり、すぐに達成できるとは期待できな
い。また、５Ｖで十分速く書き込みができるということ
は、読み出し時の誤書き込み等誤動作の危険製も高くな
るという欠点もある。
【００１２】後者については、動作の安定性がある程度
保障されているとはいえ、上記発表中でも明らかにされ
たように、高電流供給能力の昇圧回路イコール大きな面
積が必要ということであり、この方式採用におけるチッ
プ面積の増大は約２０％にも達すると思われる。
保障されているとはいえ、上記発表中でも明らかにされ
たように、高電流供給能力の昇圧回路イコール大きな面
積が必要ということであり、この方式採用におけるチッ
プ面積の増大は約２０％にも達すると思われる。
【００１３】
【課題を解決するための手段】本発明の要旨は、蓄積さ
れた電荷の有無でしきい値の変化するメモリトランジス
タを複数個列方向に配したメモリセル列を複数有するメ
モリセルアレイと、複数のメモリセル列にそれぞれ接続
された複数のビット線と、列アドレスにより選択され上
記複数のビット線にそれぞれ接続された複数の列選択ト
ランジスタと、該複数の列選択トランジスタに共通して
接続され負荷制御信号で開閉する負荷トランジスタとを
備えた不揮発性半導体記憶装置において、上記負荷トラ
ンジスタと電源線との間に接続され昇圧制御信号に応答
する昇圧回路と、該昇圧回路と負荷トランジスタとの間
に設けられた電荷蓄積節点に接続された電荷蓄積用容量
素子とを備え、書き込み準備期間には負荷制御信号で負
荷トランジスタをオフさせ昇圧制御信号で電荷蓄積節点
の電圧を電源線を超えて昇圧し、書き込み準備期間に続
く書き込み期間には負荷制御信号に負荷トランジスタを
オンさせ選択されたビット線に昇圧された電圧を供給す
ることである。
れた電荷の有無でしきい値の変化するメモリトランジス
タを複数個列方向に配したメモリセル列を複数有するメ
モリセルアレイと、複数のメモリセル列にそれぞれ接続
された複数のビット線と、列アドレスにより選択され上
記複数のビット線にそれぞれ接続された複数の列選択ト
ランジスタと、該複数の列選択トランジスタに共通して
接続され負荷制御信号で開閉する負荷トランジスタとを
備えた不揮発性半導体記憶装置において、上記負荷トラ
ンジスタと電源線との間に接続され昇圧制御信号に応答
する昇圧回路と、該昇圧回路と負荷トランジスタとの間
に設けられた電荷蓄積節点に接続された電荷蓄積用容量
素子とを備え、書き込み準備期間には負荷制御信号で負
荷トランジスタをオフさせ昇圧制御信号で電荷蓄積節点
の電圧を電源線を超えて昇圧し、書き込み準備期間に続
く書き込み期間には負荷制御信号に負荷トランジスタを
オンさせ選択されたビット線に昇圧された電圧を供給す
ることである。
【００１４】
【発明の作用】したがってこれにより、書き込み信号が
入力されてから実際に書き込みを開始するまでの期間
（書き込み準備期間）には、昇圧回路によって容量に十
分な電荷（これがすなわち高電圧となる）が蓄えられ、
この電荷を実際の書き込み時間に、メモリセルに流すこ
とで単一電源となっても高速の書き込みを実現できる。
入力されてから実際に書き込みを開始するまでの期間
（書き込み準備期間）には、昇圧回路によって容量に十
分な電荷（これがすなわち高電圧となる）が蓄えられ、
この電荷を実際の書き込み時間に、メモリセルに流すこ
とで単一電源となっても高速の書き込みを実現できる。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明をＥＰＲＯＭに適用した第１実施例を
示すブロック図である。図３に示した従来例と異なる箇
所は、Ｎチャネルの負荷トランジスタＮＬと電源電位Ｖ
ＣＣの間に昇圧回路（チャージポンプ）２が接続され、
信号ＣＰＣによって制御されている（もちろん書き込み
電源電位ＶＰＰは存在せずＶＣＣに置き換えられてい
る）点と、チャージポンプ２と負荷トランジスタＮＬの
接続点Ｘに電荷蓄積用の容量ＣＬが接続されている点の
２つである。その他の同一構成には同一符号を付して説
明は省略する。
る。図１は本発明をＥＰＲＯＭに適用した第１実施例を
示すブロック図である。図３に示した従来例と異なる箇
所は、Ｎチャネルの負荷トランジスタＮＬと電源電位Ｖ
ＣＣの間に昇圧回路（チャージポンプ）２が接続され、
信号ＣＰＣによって制御されている（もちろん書き込み
電源電位ＶＰＰは存在せずＶＣＣに置き換えられてい
る）点と、チャージポンプ２と負荷トランジスタＮＬの
接続点Ｘに電荷蓄積用の容量ＣＬが接続されている点の
２つである。その他の同一構成には同一符号を付して説
明は省略する。
【００１６】図２は本実施例の書き込み動作におけるタ
イミングチャートである。外部から見た書き込み時間は
例えば１０μｓであったとしても、実際に製品内部で書
き込みを行っているのは例えば５μｓである。その差で
ある５μｓの間に、負荷トランジスタＮＬは導通させ
ず、ＣＰＣによって昇圧回路２のみを動作させて、容量
ＣＬに電荷を蓄積させ、その結果として節点Ｘを高電圧
にする（例えば１２Ｖ〜１４Ｖ）。
イミングチャートである。外部から見た書き込み時間は
例えば１０μｓであったとしても、実際に製品内部で書
き込みを行っているのは例えば５μｓである。その差で
ある５μｓの間に、負荷トランジスタＮＬは導通させ
ず、ＣＰＣによって昇圧回路２のみを動作させて、容量
ＣＬに電荷を蓄積させ、その結果として節点Ｘを高電圧
にする（例えば１２Ｖ〜１４Ｖ）。
【００１７】５μｓの時間の後、制御信号Ｌｉを所定の
電位（例えば１１Ｖ）に上げることにより、負荷Ｎチャ
ネルトランジスタＮＬを導通させ、書き込みを開始させ
る。この制御信号Ｌｉの電位はメモリセルＭｎの書き込
み特性にしたがって定められるものであり、負荷Ｎチャ
ネルトランジスタＮＬの動作としては飽和領域であっ
て、少なくとも最初の間は定電流源として働くのが望ま
しい。
電位（例えば１１Ｖ）に上げることにより、負荷Ｎチャ
ネルトランジスタＮＬを導通させ、書き込みを開始させ
る。この制御信号Ｌｉの電位はメモリセルＭｎの書き込
み特性にしたがって定められるものであり、負荷Ｎチャ
ネルトランジスタＮＬの動作としては飽和領域であっ
て、少なくとも最初の間は定電流源として働くのが望ま
しい。
【００１８】最初の５μｓの間に電荷蓄積用容量ＣＬに
大量の電荷が蓄えられているので、その後の５μｓ程度
の時間内なら比較的安定に電流をメモリセルＭｎに供給
することが可能である。
大量の電荷が蓄えられているので、その後の５μｓ程度
の時間内なら比較的安定に電流をメモリセルＭｎに供給
することが可能である。
【００１９】さらに、ホットエレクトロン注入は、メモ
リセルＭｎが飽和領域に入ると注入効率が急激に落ちる
ことが知られている。従来のようにメモリセルのドレイ
ン電圧が一定の場合、メモリセルに書き込みが行われて
いく（すなわちフローティングゲートに電子が注入され
ていく）にしたがって、メモリセルは飽和領域に入って
しまうため、書き込みも飽和してしまうことになる。
リセルＭｎが飽和領域に入ると注入効率が急激に落ちる
ことが知られている。従来のようにメモリセルのドレイ
ン電圧が一定の場合、メモリセルに書き込みが行われて
いく（すなわちフローティングゲートに電子が注入され
ていく）にしたがって、メモリセルは飽和領域に入って
しまうため、書き込みも飽和してしまうことになる。
【００２０】ところが図２に示す通り、電荷蓄積用容量
ＣＬに蓄えられた電荷を放電して書き込みを行う（もち
ろん書き込み時も昇圧回路２は動作しているが、電流供
給能力は消費量に追いついてはいない）方式のため、放
電にしたがって徐々に節点Ｘの電位は低下する。このこ
とは、メモリセルＭｎが各時間において飽和領域に入り
にくくなっていることを意味しており、この節点Ｘの電
位低下による書き込み悪化を多少相殺するという効果が
あるので、節点Ｘの電位低下は予想されるほど問題では
ない。
ＣＬに蓄えられた電荷を放電して書き込みを行う（もち
ろん書き込み時も昇圧回路２は動作しているが、電流供
給能力は消費量に追いついてはいない）方式のため、放
電にしたがって徐々に節点Ｘの電位は低下する。このこ
とは、メモリセルＭｎが各時間において飽和領域に入り
にくくなっていることを意味しており、この節点Ｘの電
位低下による書き込み悪化を多少相殺するという効果が
あるので、節点Ｘの電位低下は予想されるほど問題では
ない。
【００２１】次に、具体的にどの程度の容量値や昇圧回
路の能力が必要であるかを、概算する。ここでは、昇圧
回路２に図６に示すような電圧制限回路とプルアップが
備えられており、節点Ｘの上限は１３Ｖ、昇圧回路２の
動作直前にＸは速やかに５Ｖに引き上げられると仮定す
る。図６中、ＮＤはＮチャネルディプレッショントラン
ジスタ、ＤＴはツェナーダイオードを示しており、ディ
プレッショントランジスタＮＤはゲート制御信号ＣＴで
制御されている。また、ここ近年のセル特性の向上によ
り、メモリセルトランジスタＭｎは１ビットあたり０．
７ｍＡの電流で５μｓ（標準）の書き込み特性を持って
いると考えてよいだろう。この場合、ＣＬに蓄えるべき
電荷量は、
路の能力が必要であるかを、概算する。ここでは、昇圧
回路２に図６に示すような電圧制限回路とプルアップが
備えられており、節点Ｘの上限は１３Ｖ、昇圧回路２の
動作直前にＸは速やかに５Ｖに引き上げられると仮定す
る。図６中、ＮＤはＮチャネルディプレッショントラン
ジスタ、ＤＴはツェナーダイオードを示しており、ディ
プレッショントランジスタＮＤはゲート制御信号ＣＴで
制御されている。また、ここ近年のセル特性の向上によ
り、メモリセルトランジスタＭｎは１ビットあたり０．
７ｍＡの電流で５μｓ（標準）の書き込み特性を持って
いると考えてよいだろう。この場合、ＣＬに蓄えるべき
電荷量は、
【００２２】 ０．７ｍＡ×５μｓ＝３．５（ｎ ｃｏｕｌｏｍｂ） 節点Ｘの電位は上限１３Ｖであるから、電荷蓄積用容量
ＣＬの値は、 ３．５（ｎ ｃｏｕｌｏｍｂ）÷１３＝０．２７（ｎＦ） これをゲート容量で実現するためには、約１．６×１０
5μｍ2の面積（約４００μｍ平方）が１ビット当り必要
であるが、従来例のカタリスト社の５１２Ｋビットフラ
ッシュメモリのチップ面積３７．４ｍｍ2（昇圧回路増
加分２０％を４６．７ｍｍ2より引いたもの）に比べて
８ビット分で３．４％に過ぎない。
ＣＬの値は、 ３．５（ｎ ｃｏｕｌｏｍｂ）÷１３＝０．２７（ｎＦ） これをゲート容量で実現するためには、約１．６×１０
5μｍ2の面積（約４００μｍ平方）が１ビット当り必要
であるが、従来例のカタリスト社の５１２Ｋビットフラ
ッシュメモリのチップ面積３７．４ｍｍ2（昇圧回路増
加分２０％を４６．７ｍｍ2より引いたもの）に比べて
８ビット分で３．４％に過ぎない。
【００２３】また、これに伴う昇圧回路の電流供給能力
についても求めてみれば、以下のようになる。（５μｓ
＋５μｓ）の間、昇圧回路は動作し、かつ、５Ｖから１
３Ｖまでの昇圧分を回路が負担するのであるから、 （１３−５）Ｖ×０．２７ｎＦ＝２．１６（ｎ ｃｏｕｌｏｍｂ） の電荷を１０μｓの間に供給する能力があれば良い。し
たがって、約０．２ｍＡ１ビット当りの電流供給能力で
あり、トータルとして約１．７ｍＡとなる。これは、従
来例の昇圧回路の約１／６であり、これが単純に昇圧回
路の占める面積に相当すると仮定すれば、本実施例にお
ける昇圧回路のチップ占有率は、約４．１％（前記カタ
リスト社の製品に対して）、したがって、電荷蓄積用容
量ＣＬの分と合わせると、約７．５％のチップ面積増加
で済む。これに比べてカタリスト社の１０ｍＡ昇圧回路
のチップ面積増加分は２０％であり、本実施例によっ
て、チップ増加分は３／８に抑えられると予想される。
についても求めてみれば、以下のようになる。（５μｓ
＋５μｓ）の間、昇圧回路は動作し、かつ、５Ｖから１
３Ｖまでの昇圧分を回路が負担するのであるから、 （１３−５）Ｖ×０．２７ｎＦ＝２．１６（ｎ ｃｏｕｌｏｍｂ） の電荷を１０μｓの間に供給する能力があれば良い。し
たがって、約０．２ｍＡ１ビット当りの電流供給能力で
あり、トータルとして約１．７ｍＡとなる。これは、従
来例の昇圧回路の約１／６であり、これが単純に昇圧回
路の占める面積に相当すると仮定すれば、本実施例にお
ける昇圧回路のチップ占有率は、約４．１％（前記カタ
リスト社の製品に対して）、したがって、電荷蓄積用容
量ＣＬの分と合わせると、約７．５％のチップ面積増加
で済む。これに比べてカタリスト社の１０ｍＡ昇圧回路
のチップ面積増加分は２０％であり、本実施例によっ
て、チップ増加分は３／８に抑えられると予想される。
【００２４】もちろんもっと大容量の製品に対しては、
チップ面積増加分の占める割合はごく小さなものとなっ
てしまうため、搭載による欠点はほとんど無視できる
（例えば、×８タイプの８ＭビットＥＰＲＯＭの場合、
チップ面積は約１０５ｍｍ2であり、この場合の増加分
はわずかに２．７％である）。
チップ面積増加分の占める割合はごく小さなものとなっ
てしまうため、搭載による欠点はほとんど無視できる
（例えば、×８タイプの８ＭビットＥＰＲＯＭの場合、
チップ面積は約１０５ｍｍ2であり、この場合の増加分
はわずかに２．７％である）。
【００２５】次に本発明の第２実施例について説明す
る。図５は本発明をフラッシュメモリに適用した場合の
書き込み動作におけるタイミングチャートである。ブロ
ック図については図１のメモリセルＭｎをＥＰＲＯＭか
らフラッシュメモリのものに置き換えるだけで、他は何
ら変わるところはない。フラッシュメモリにおいては、
現在コマンド入力によるモード制御方式が一般的であ
り、本実施例もこれに従って説明する。
る。図５は本発明をフラッシュメモリに適用した場合の
書き込み動作におけるタイミングチャートである。ブロ
ック図については図１のメモリセルＭｎをＥＰＲＯＭか
らフラッシュメモリのものに置き換えるだけで、他は何
ら変わるところはない。フラッシュメモリにおいては、
現在コマンド入力によるモード制御方式が一般的であ
り、本実施例もこれに従って説明する。
【００２６】図５に示す通り、まず書き込み動作を開始
するためのコマンドをデータバスから入力し、その後、
書き込みたいデータを入力するという２サイクルのコマ
ンド制御によって、書き込みを行っている。この際、１
サイクル目の入力が終わった時点で昇圧回路２を動作さ
せ、その後のデータ入力（２サイクル目）を経て、実際
の書き込み開始時点では、Ｘの高電位が十分に確保され
ているように設計をすれば良い。
するためのコマンドをデータバスから入力し、その後、
書き込みたいデータを入力するという２サイクルのコマ
ンド制御によって、書き込みを行っている。この際、１
サイクル目の入力が終わった時点で昇圧回路２を動作さ
せ、その後のデータ入力（２サイクル目）を経て、実際
の書き込み開始時点では、Ｘの高電位が十分に確保され
ているように設計をすれば良い。
【００２７】図２のＥＰＲＯＭ用のタイミングに比べ
て、２サイクルのコマンドが必要であるため、この時間
を昇圧回路２の事前動作に有効利用が可能であり、より
効率の良いトータル書き込み時間が得られる。
て、２サイクルのコマンドが必要であるため、この時間
を昇圧回路２の事前動作に有効利用が可能であり、より
効率の良いトータル書き込み時間が得られる。
【００２８】なお、昇圧回路の出力（すなわち、電荷蓄
積節点Ｘ）に図５のような電圧クランプ回路とプルアッ
プ回路を具備することにより、より効率の良い昇圧動作
と、精度の高い書き込み特性制御が可能となる。前者に
ついてはツェナーダイオードＤＴからなり、不純物のイ
オン注入濃度の制御によって所望のＸ点が電圧以上にな
ることを防ぐ。後者としてＮチャネルディプレッション
トランジスタＮＤをＸと電源電位ＶＣＣの間に接続し、
ゲート信号ＣＴを、昇圧回路２を動作させる直前に活性
させるように制御（例えば０Ｖから２Ｖ程度に上げる）
することで、Ｘ点の電位の速やかなＶＣＣへのプルアッ
プを実現する。以上述べてきた不揮発性半導体記憶装置
は、以上のＥＰＲＯＭやフラッシュメモリのみならず単
一電源実現をねらいとした書き込み方式として、ホット
エレクトロン注入を採用する全ての製品、さらに、それ
らのデバイスを内蔵したマイクロプロセッサや、複合メ
モリなど、広範囲に適用されるのはいうまでもない。
積節点Ｘ）に図５のような電圧クランプ回路とプルアッ
プ回路を具備することにより、より効率の良い昇圧動作
と、精度の高い書き込み特性制御が可能となる。前者に
ついてはツェナーダイオードＤＴからなり、不純物のイ
オン注入濃度の制御によって所望のＸ点が電圧以上にな
ることを防ぐ。後者としてＮチャネルディプレッション
トランジスタＮＤをＸと電源電位ＶＣＣの間に接続し、
ゲート信号ＣＴを、昇圧回路２を動作させる直前に活性
させるように制御（例えば０Ｖから２Ｖ程度に上げる）
することで、Ｘ点の電位の速やかなＶＣＣへのプルアッ
プを実現する。以上述べてきた不揮発性半導体記憶装置
は、以上のＥＰＲＯＭやフラッシュメモリのみならず単
一電源実現をねらいとした書き込み方式として、ホット
エレクトロン注入を採用する全ての製品、さらに、それ
らのデバイスを内蔵したマイクロプロセッサや、複合メ
モリなど、広範囲に適用されるのはいうまでもない。
【００２９】
【発明の効果】以上説明したように本発明は、昇圧回路
を通常電源電位と負荷トランジスタの間に接続し、さら
にその負荷トランジスタのソースに容量を接続して、書
き込み動作の前に昇圧回路を動作させて容量に電荷を蓄
え（その結果、負荷トランジスタのソースを高電位に
し）、書き込み動作中は、負荷トランジスタを導通・制
御することで、蓄積した電荷を書き込み電流として使用
できるようにしたので、チップ面積の飛躍的な増大を伴
わずに書き込み電源を使わないで済み、書き込みの単一
電源化を可能にするという効果を有する。
を通常電源電位と負荷トランジスタの間に接続し、さら
にその負荷トランジスタのソースに容量を接続して、書
き込み動作の前に昇圧回路を動作させて容量に電荷を蓄
え（その結果、負荷トランジスタのソースを高電位に
し）、書き込み動作中は、負荷トランジスタを導通・制
御することで、蓄積した電荷を書き込み電流として使用
できるようにしたので、チップ面積の飛躍的な増大を伴
わずに書き込み電源を使わないで済み、書き込みの単一
電源化を可能にするという効果を有する。
【図１】本発明の第１実施例のＥＰＲＯＭを示すブロッ
ク図である。
ク図である。
【図２】第１実施例の書き込み動作におけるタイミング
チャートである。
チャートである。
【図３】従来例のブロック図である。
【図４】従来例の書き込み動作におけるタイミングチャ
ートである。
ートである。
【図５】本発明の第２実施例にかかるフラッシュメモリ
に適用した場合の書き込み動作におけるタイミングチャ
ートである。
に適用した場合の書き込み動作におけるタイミングチャ
ートである。
【図６】本発明の第１実施例の昇圧回路に具備される電
圧クランプ回路とプルアップ回路の回路図である。
圧クランプ回路とプルアップ回路の回路図である。
【符号の説明】 Ｍｎ メモリセルトランジスタ ＮＹｍ 列選択Ｎチャネルトランジスタ ＮＬ 負荷Ｎチャネルトランジスタ １ 書き込み制御回路 ２ 昇圧回路 Ｄｍ ビット線 Ｘ 電荷蓄積節点 ＣＬ 電荷蓄積用容量 ＶＣＣ 電源電位 ＣＰＣ チャージポンプ制御信号 ＰＲＧ 書き込み制御信号 Ｄｉ データ入力信号 Ｘｎ ワード線 Ｙｍ 列選択信号 Ｌｉ 負荷トランジスタ制御信号 ＶＨ Ｘでの最大電位 ＶＰ 書き込み時のＬｉ電位 ＶＤ 書き込み時のビット線最大電位 ＮＤ Ｎチャネルディプレッショントランジスタ ＤＴ ツェナーダイオード ＣＴ ゲート制御信号
Claims (5)
- 【請求項１】 蓄積された電荷の有無でしきい値の変化
するメモリトランジスタを複数個列方向に配したメモリ
セル列を複数有するメモリセルアレイと、複数のメモリ
セル列にそれぞれ接続された複数のビット線と、列アド
レスにより選択され上記複数のビット線にそれぞれ接続
された複数の列選択トランジスタと、該複数の列選択ト
ランジスタに共通して接続され負荷制御信号で開閉する
負荷トランジスタとを備えた不揮発性半導体記憶装置に
おいて、上記負荷トランジスタと電源線との間に接続さ
れ昇圧制御信号に応答する昇圧回路と、該昇圧回路と負
荷トランジスタとの間に設けられた電荷蓄積節点に接続
された電荷蓄積用容量素子とを備え、書き込み準備期間
には負荷制御信号で負荷トランジスタをオフさせ昇圧制
御信号で電荷蓄積節点の電圧を電源線を超えて昇圧し、
書き込み準備期間に続く書き込み期間には負荷制御信号
に負荷トランジスタをオンさせ選択されたビット線に昇
圧された電圧を供給することを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 上記メモリセルトランジスタが紫外線消
去型ＥＰＲＯＭである請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】 上記メモリセルトランジスタがワンタイ
ムＰＲＯＭである請求項１記載の不揮発性半導体記憶装
置。 - 【請求項４】 上記メモリセルトランジスタがフラッシ
ュメモリである請求項１記載の不揮発性半導体記憶装
置。 - 【請求項５】 上記昇圧回路は電圧クランプ回路とプル
アップ回路とを具備する請求項１記載の不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19639392A JPH0620485A (ja) | 1992-06-30 | 1992-06-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19639392A JPH0620485A (ja) | 1992-06-30 | 1992-06-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620485A true JPH0620485A (ja) | 1994-01-28 |
Family
ID=16357127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19639392A Pending JPH0620485A (ja) | 1992-06-30 | 1992-06-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620485A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296561B1 (ko) * | 1997-02-26 | 2001-08-07 | 니시무로 타이죠 | 반도체기억장치 |
| WO2002073623A1 (fr) * | 2001-01-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif de stockage permanent semi-conducteur |
| JP2007018596A (ja) * | 2005-07-07 | 2007-01-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| WO2007013132A1 (ja) * | 2005-07-25 | 2007-02-01 | Spansion Llc | 半導体装置およびその制御方法 |
| JP2007200545A (ja) * | 2001-01-12 | 2007-08-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8699283B2 (en) | 2005-08-08 | 2014-04-15 | Spansion Llc | Semiconductor device and control method of the same |
-
1992
- 1992-06-30 JP JP19639392A patent/JPH0620485A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296561B1 (ko) * | 1997-02-26 | 2001-08-07 | 니시무로 타이죠 | 반도체기억장치 |
| WO2002073623A1 (fr) * | 2001-01-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif de stockage permanent semi-conducteur |
| US6950347B2 (en) | 2001-01-12 | 2005-09-27 | Renesas Technology Corp. | Nonvolatile semiconductor storage device |
| JP2007200545A (ja) * | 2001-01-12 | 2007-08-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7463533B2 (en) | 2001-01-12 | 2008-12-09 | Renesas Technology Corp. | Nonvolatile semiconductor storage device |
| JP2007018596A (ja) * | 2005-07-07 | 2007-01-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| WO2007013132A1 (ja) * | 2005-07-25 | 2007-02-01 | Spansion Llc | 半導体装置およびその制御方法 |
| US7724071B2 (en) | 2005-07-25 | 2010-05-25 | Spansion Llc | Voltage boosting device and method for semiconductor device |
| JP4950049B2 (ja) * | 2005-07-25 | 2012-06-13 | スパンション エルエルシー | 半導体装置およびその制御方法 |
| US8699283B2 (en) | 2005-08-08 | 2014-04-15 | Spansion Llc | Semiconductor device and control method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5844404A (en) | Voltage regulator for semiconductor non-volatile electrically programmable memory device | |
| KR0159448B1 (ko) | 반도체 기억장치 | |
| US7489566B2 (en) | High voltage generator and related flash memory device | |
| EP0114504A2 (en) | Semiconductor memory device | |
| US7391648B2 (en) | Low voltage sense amplifier for operation under a reduced bit line bias voltage | |
| US5333122A (en) | Electrically erasable and programmable non-volatile semiconductor memory device having word line voltage control circuit using internal voltage booster circuit | |
| US6781890B2 (en) | Nonvolatile memory and processing system | |
| US6278639B1 (en) | Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit | |
| US7466605B2 (en) | Semiconductor device and control method therefor | |
| US5153854A (en) | EEPROM memory system having selectable programming voltage for low power readability | |
| US6603700B2 (en) | Non-volatile semiconductor memory device having reduced power requirements | |
| JPH0620485A (ja) | 不揮発性半導体記憶装置 | |
| US8264274B2 (en) | Non-volatile memory device and charge pump circuit for the same | |
| EP1453059B1 (en) | Gate voltage regulation system for a non volatile memory cells and a programming and soft programming phase | |
| JPH10269193A (ja) | フラッシュメモリ及びマイクロコンピュータ | |
| JP2006185530A (ja) | 不揮発性半導体メモリ装置 | |
| JP4071572B2 (ja) | 電圧制御回路及び半導体記憶装置 | |
| JP3205484B2 (ja) | 不揮発性半導体記憶装置 | |
| US7450460B2 (en) | Voltage control circuit and semiconductor device | |
| JP2591324B2 (ja) | 半導体記憶集積回路 | |
| JP3159816B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3145981B2 (ja) | 半導体不揮発性記憶装置 | |
| JP2916364B2 (ja) | 半導体装置の内部電源回路 | |
| JP3087304B2 (ja) | 電気的に消去可能なプログラマブルメモリ | |
| JPH04192196A (ja) | 不揮発性半導体記憶装置 |