JP4950049B2 - 半導体装置およびその制御方法 - Google Patents

Description

本発明は半導体装置およびその制御方法に関し、特にメモリセルに接続されたラインを昇圧するポンプ回路を有する半導体装置およびその制御方法に関する。

半導体記憶装置においては、メモリセルに接続するライン（例えば、ビットラインやワードライン）を電源電圧より昇圧する場合があり、昇圧のためポンプ回路が使用される。例えば、代表的な不揮発性メモリであるフラッシュメモリを例に説明する。フラッシュメモリのメモリセルを構成するトランジスタは電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。電荷蓄積層への電荷の蓄積（書き込み）は、ソース・ドレイン間で高エネルギとなったホットエレクトロンやホットホールを電荷蓄積層に注入することにより行う。そのため、ゲートに接続したワードラインに正電圧を印加し、ドレインに接続したビットラインに高い正電圧を印加する。例えば、電源電圧３Ｖに対し、ビットラインに４Ｖを印加する。

従来のポンプ回路(従来例１)について、図１を用い説明する。図１は昇圧回路の回路構成図である。例えば、ビットラインに４Ｖを供給する際は以下のように動作する。発振器２がポンプ回路８にクロックを出力する。ポンプ回路８はクロックがハイレベルの際、電荷を貯め、電源電圧Ｖｃｃである３Ｖに対しポンプ回路８の出力ノードの電圧ＤＰＵＭＰが約６Ｖとなるまで昇圧する。ＤＰＵＭＰが６Ｖを超えると、ポンプ回路８により昇圧された電荷はレギュレーション回路６よりグランドに流れ、ほぼ一定のレベルを維持する。ポンプ回路８の出力ＤＰＵＭＰはレベル調整回路４により、ビットラインに必要な４Ｖに調整される。

フラッシュメモリには、高記憶容量化のため窒化シリコン層からなるトラップ層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリがある。さらに、その中に、例えば、特許文献１に開示されたフレッシュメモリがある。このメモリセルはソースとドレインを入れ替えて対称的に動作させる仮想接地型構造を有している。このようなフラッシュメモリにおいては、データ書き込みの際、ソースを接地し、ゲートとドレインに高電圧を印加する。これにより、ホットエレクトロンをトラップ層へ注入することによりデータの書き込みを行う。このとき、ドレインには電源電圧以上の電圧を印加する（例えば４Ｖ）。そのため、電源電圧から昇圧する（例えば３Ｖから４Ｖ）ポンプ回路が必要となる。特許文献２には、ポンプ回路の出力ノードにキャパシタを接続された回路(従来例２)が開示されている。

特表２０００−５１４９４６号公報 特開平６−２０４８５号公報

しかしながら、従来例１によれば、例えば、前述のフラッシュメモリにおいて、共通のワードラインに接続された複数のコアセル(例えば１２８ｂｉｔ分)のプログラミングを連続して行う場合、ビットラインを複数本同時に昇圧する。この場合、ポンプ回路８はこの昇圧動作を連続的に行うため、昇圧回路の消費電力が大きくなる。本発明は、昇圧回路の消費電力を抑制することが可能な半導体装置およびその制御方法を提供することを目的とする。

本発明は、メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、前記ポンプ回路にクロックを出力する発振器と、動作信号を前記発振器に出力する検出回路と、を具備し、前記動作信号は前記ポンプ回路の出力ノードの電圧が第１の参照電圧より低い場合、前記発振器を動作させ、前記出力ノードの電圧が第２の参照電圧より高い場合、前記発振器を停止させる信号である半導体装置である。本発明によれば、ポンプ回路の出力ノードの電圧が目標の電圧以上のときは、発振器を停止する。そのため、ポンプ回路も停止する。よって、不要な電荷をグランドに流すことがない。よって、昇圧回路の消費電力を削減することができる。

本発明は、前記出力ノードに結合するキャパシタを具備する半導体装置とすることができる。本発明によれば、ポンプ回路の出力ノードの電圧の低下を小さくすることができる。

本発明は、前記キャパシタの容量値は、前記出力ノードに接続し同時に選択可能なラインの配線容量の和より大きい半導体装置とすることができる。本発明によれば、同時に昇圧することが求められるラインの昇圧するために必要な電荷をキャパシタに蓄積することができる。よって、ポンプ回路の出力ノードの電圧の低下を小さくすることができる。

本発明は、前記クロックの周波数は、前記ポンプ回路の効率が実質的に周波数に依存しなくなる周波数以下である半導体装置とすることができる。本発明によれば、ポンプ回路の効率を上げることができ、消費電力の低減することが可能となる。

本発明は、前記第１の参照電圧は前記第２の参照電圧より低く、前記動作信号は、出力ノードの電圧が前記第１の参照電圧より低くなると、出力ノードの電圧が前記第２の参照電圧より高くなるまで、前記ポンプ回路を動作させ、出力ノードの電圧が前記第２の参照電圧より高くなると、出力ノードの電圧が前記第１の参照電圧より低くなるまで、前記ポンプ回路を停止させる信号である半導体装置とすることができる。本発明によれば、ポンプ回路のオンオフの周期が長くなる。よって、ポンプ回路の効率が向上し、消費電力を低減できる。

本発明は、前記ポンプ回路は複数のサブポンプ回路を有し、前記発振器は各サブポンプ回路に各々位相をシフトしたクロックを出力する半導体装置とすることができる。本発明によれば、実質的に周期を短く回路ポンプの出力ノードを昇圧することができる。よって、回路ポンプの出力ノードの電圧が急激に低下した場合も、昇圧するタイミングを早くすることができる。

本発明は、前記発振器は、前記クロックの位相のシフトと同じ位相をシフトさせ、各クロックを停止させる半導体装置とすることができる。本発明によれば、サブポンプの停止するタイミングがシフトするため、サブポンプが同時に動作することはなく、回路ポンプの出力ノードの電圧が一時的に高くなることを抑制することができる。

本発明は、前記出力ノードに出力電圧を一定に保つように調整するレベル調整器を具備する半導体装置とすることができる。本発明によれば、レベル調整器により、ラインの電圧をより一定に保つことができる。

本発明は、前記メモリセルアレイはフラッシュメモリセルアレイである半導体装置とすることができる。本発明は、前記ポンプ回路は、前記フラッシュメモリセルアレイのプログラム時に前記出力ノードを昇圧する半導体装置とすることができる。本発明は、出力ノードは前記メモリセルアレイのビットラインに接続された半導体装置とすることができる。本発明によれば、これら昇圧回路の消費電力が大きくなる可能性が高い場合も、消費電力を抑制することができる。

本発明は、メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、前記ポンプ回路にクロックを出力する発振器と、を具備する半導体装置の制御方法において、前記ポンプ回路の出力ノードの電圧が第１の参照電圧より低い場合、前記発振器を動作させるステップと、前記出力ノードの電圧が第２の参照電圧より高い場合、前記発振器を停止させるステップと、を有する半導体装置の制御方法である。本発明によれば、ポンプ回路の出力ノードの電圧が目標の電圧以上のときは、発振器を停止する。そのため、ポンプ回路も停止する。よって、不要な電荷をグランドに流すことがない。よって、昇圧回路の消費電力を削減することができる。

本発明は、前記ステップは、前記出力ノードの電圧が前記第１の参照電圧より低くなると、前記出力ノードの電圧が前記第２の参照電圧より高くなるまで、前記ポンプ回路を動作させ、前記出力ノードの電圧が前記第２の参照電圧より高くなると、前記出力ノードの電圧が前記第１の参照電圧より低くなるまで、前記ポンプ回路を停止させるステップである半導体装置の制御方法とすることができる。本発明によれば、ポンプ回路のオンオフの周期が長くなる。よって、ポンプ回路の効率が向上する。

本発明によれば、ポンプ回路の消費電力を抑制することが可能な半導体装置およびその制御方法を提供することができる。

図１は従来例１に係るフラッシュメモリの昇圧回路の構成を示す図である。 図２は実施例１に係るフラッシュメモリの昇圧回路の構成を示す図である。 図３は実施例１に係るフラッシュメモリのメモリセル周辺を示した図である。 図４は従来例１と実施例１におけるプログラミング時の各電圧の時間変化を示した図である。図４（ａ）は従来例１のＤＰＵＭＰおよびビットラインの電圧（ＢＬ）の時間変化、図４（ｂ）は実施例１のＤＰＵＭＰおよびＢＬの時間変化、図４（ｃ）は実施例１のＣｌｏｃｋ＿ｅｎａｂｌｅ信号の電圧を示した図である。 図５は実施例１において、ポンプ回路の出力ノードにキャパシタが設けてある場合におけるプログラミング時の各電圧の時間変化を示した図である。図５（ａ）はキャパシタのない場合、図５（ｂ）はキャパシタのある場合の図である。 図６はポンプ回路の周波数に対する効率を計算した結果を示す図である 図７（ａ）ないしは図７(ｃ)は実施例１に係るフラッシュメモリの検出回路の一部の回路図（その１）である。 図８（ａ）および図８（ｂ）は実施例１に係るフラッシュメモリの検出回路の一部の回路図（その２）である。 図９は実施例１に係るフラッシュメモリの検出回路の一部の回路図（その３）である。 図１０（ａ）および図１０（ｂ）は実施例１に係るフラッシュメモリの検出回路の動作を説明するための図である。 図１１は実施例１に係るフラッシュメモリのサブポンプの回路図である。 図１２（ａ）および図１２（ｂ）は実施例１に係るフラッシュメモリのポンプ回路および発振器の一部の構成を示す図である。 図１３（ａ）および図１３（ｂ）は実施例１に係るフラッシュメモリのポンプ回路の動作を説明するための図である。 図１４は実施例１に係るフラッシュメモリのレベル調整回路の構成を示す図である。

以下、図面を用い本発明に係る実施例について説明する。

実施例１に係るフラッシュメモリは、特許文献１に記載されているＳＯＮＯＳ型フラッシュメモリであり、仮想接地型のアレー方式を採用している。また、ＮＡＮＤ型と同じインターフェースで動作させるフラッシュメモリとして使用する。ＮＡＮＤ型フラッシュメモリはフローティングゲートに電荷を蓄積させるメモリセルを用いすることが一般的である。そして、メモリセルへの書き込みは、フローティングゲート上のコントロールゲートと基板間に高電位を生成しＦＮトンネン現象により行う。このため、ページ単位(例えば２ｋＢｙｔｅ)でデータを一括に書き込むことが可能である。一方、実施例１に係るフラッシュメモリにおいては、ホットエレクロトン現象を用いデータを書き込むため、書き込み時に必要な電流が大きく、同時に書き込めるデータに制限がある。しかし、実施例１に係るフラッシュメモリは、外部とのインターフェースはＮＡＮＤ型フラッシュメモリとして動作させる。そこで、連続してデータをプログラミングする数は、プログラミング速度向上のため可能な限り多くのデータをプログラミングする要請、および、データ書き込み時に多くの電流を必要とした場合、ビットラインの電圧を安定化する要請、を考慮して決められる。実施例１においては、例えば、１２８ｂｉｔ単位で連続してプログラミングが行われる。つまり、同一のワードラインに接続されたコアセル、１２８個連続でプログラミングされる。

図２は実施例１に係るフラッシュメモリの昇圧回路４０の構成図である。発振器１２がクロックをポンプ回路１０に出力する。ポンプ回路１０はメモリセル２２（コアセル）に接続されており、クロックにより、ポンプ回路１０の出力ノード１７を電源電圧Ｖｃｃ（例えば３Ｖ）より高電圧に昇圧する。出力ノード１７の電圧（ＤＰＵＭＰ）は検出回路１６により検出される。検出回路１６は、ＤＰＵＭＰが参照電圧（例えば６Ｖ）より高ければ、動作信号Ｃｌｏｃｋ＿ｅｎａｂｌｅをローレベルにし、ＤＰＵＭＰが参照電圧より低ければ、動作信号Ｃｌｏｃｋ＿ｅｎａｂｌｅをハイレベルにする。発振器１２は動作信号Ｃｌｏｃｋ＿ｅｎａｂｌｅがハイレベルのときはポンプ回路１０にクロックを出力するが、Ｃｌｏｃｋ＿ｅｎａｂｌｅがローレベルのときはクロックを出力しない。

出力ノード１７にはキャパシタ１８が結合しており、ポンプ回路１０により運ばれた電荷を蓄積する。出力ノード１７はレベル調整回路１４に接続される。レベル調整回路１４はビットラインに出力する電圧（４Ｖ）を一定になるように調整し、ビットラインに出力する。

図３は実施例１に係るフラッシュメモリのメモリセルアレイ周辺の構成図である。メモリセルアレイ２０にはコアセル２２がマトリックス状に配置されている。コアセル２２のゲートはワードライン２６に接続され、ソース、ドレインは異なるビットライン２４に接続されている。ワードライン２６は図３の縦方向に、ビットライン２４は横方向に複数配置されている。ビッライン２４ａ、２４ｂ、２４ｃはＦＥＴ２８ａ、２８ｂ，２８ｃを介しライトアンプ３０に接続される。ＦＥＴ２８ａ、２８ｂ、２８ｃはＹデコーダに接続され、プログラミングを行うビットライン２４をライトアンプ３０に接続する。ライトアンプ３０には昇圧回路４０が接続される。

コアセル２２にデータの書き込みを行う際は、まず、書き込みを行うワードライン２６を選択し、正電圧が印加される。昇圧回路４０より電源電圧（３Ｖ）以上に昇圧された電圧（４Ｖ）がライトアンプ３０に供給される。ライトアンプ３０は、ＹデコーダよりＦＥＴ２８ａで選択されたビットライン２４ａを４Ｖとする。これによりコアセル２２ａのトランジスタのドレインが４Ｖとなる。コアセル２２ａのソースは図示していないＦＥＴに選択されグランドに接続される。以上により、コアセル２２ａにデータが書き込みされる。次にコアセル２２ｂにデータを書き込む場合も、コアセル２２ａと同様に行う。同一のワードライン２６に接続されたコアセル２２を例えば１２８個単位で連続してプログラミングする場合、プログラミングする１２８個のコアセル２２のうち、データを書き込むコアセル２２はライトアンプ３０により選択される。そして、選択されたコアセル２２には上記のようにデータが書き込まれる。

このように、例えば１２８ｂｉｔ単位で連続してプログラミングを行う場合、昇圧回路４０は最大で同時に１２８本のビットライン２４を昇圧するため、大きい電荷をチャージできる昇圧回路４０が求められる。これは、書き込みの初期には、メモリセルに大きな書き込み電流がグランドに流れてしまうためである。一方、プログラミングされる１２８ｂｉｔのうち書き込みを行うコアセル２２が比較的少ない場合もありうる。この場合、昇圧するビットライン２４も比較的少なくなる。従来例１においては、このような場合、ＤＰＵＭＰの電圧が高くなると、必要でない電荷はレギュレーション回路６よりグランドに流してしまう。これでは、消費電力が大きくなってしまう。

実施例１に係るフラッシュメモリの昇圧回路４０は、ポンプ回路１０の出力ノード１７の電圧ＤＰＵＭＰが目標とする電圧(第１の参照電圧)より低い場合、発振器１２を動作させ、出力ノード１７電圧ＤＰＵＭＰが目標とする電圧(第２の参照電圧)より高い場合、発振器１０を停止させる動作信号を発振器１０に出力する検出回路１６とを有している。これにより、ＤＰＵＭＰが目標の電圧以上のときは、発振器１２を停止する。そのため、ポンプ回路１０も停止する。よって、従来例１のようにレギュレーション回路６により不要な電荷をグランドに流してしまうことがない。よって、消費電力を削減することができる。ここで、第１の参照電圧と第２の参照電圧とは同じでも良いが異なっていても良い。

また、昇圧回路４０は、出力ノード１７に結合するキャパシタ１８を有している。実施例１のように、１２８本のビットライン２４を昇圧する場合、多くの電荷が必要になる。そこで、ポンプ回路１０が昇圧した電荷をキャパシタ１８に蓄積することにより、書き込み時の電圧の低下を小さくすることができる。

さらに、キャパシタ１８の容量値は、その出力ノードに接続し同時に選択可能なビットライン（ライン）の配線容量の和より大きくすることもできる。これにより、多数同時に昇圧することが求められるビットライン２４の昇圧をするために必要な電荷をキャパシタ１８に蓄積することができる。実施例１においては、ビットライン２４の配線容量は約５ｐＦである。そして、同時に選択可能なビットラインは、連続してプログラミングするため同時に昇圧されうる１２８ｂｉｔ分すなわち１２８本である。そこで、キャパシタ１８の容量値は５ｐＦ×１２８本＝６４０ｐＦ以上とすることが好ましい。

さらに、昇圧回路４０は、出力ノード１７にビットライン２４の電圧を一定に保つように調整するレベル調整器１４を有することができる。レベル調整器１４により、ビットライン２４の電圧をより一定に保つことができる。

図４は実施例１および従来例１に係るフラッシュメモリにおいて、１２８ｂｉｔのプログラミングを連続的に４回行ったときの消費電流をシュミレーションした結果である。図４（ａ）は従来例１のＤＰＵＭＰおよびビットラインの電圧（ＢＬ）の時間変化、図４（ｂ）は実施例１のＤＰＵＭＰおよびＢＬの時間変化を示している。図４（ｃ）は実施例１のＣｌｏｃｋ＿ｅｎａｂｌｅ信号の電圧を示している。図４（ａ）および図４（ｂ）中、両矢印の範囲がプログラミングを４回繰り返したときを示している。

図４（ｂ）および図４（ｃ）を参照に、プログラミング開始と共にＤＰＵＭＰからＢＬに電荷が供給されるため、ＤＰＵＭＰの電圧が低下する。ＤＰＵＭＰが参照電圧以下となると検出回路１６はＣｌｏｃｋ＿ｅｎａｂｌｅをハイレベルとする。Ｃｌｏｃｋ＿ｅｎａｂｌｅを入力した発振器１２が動作し、ポンプ回路１０が動作する。ＤＰＵＭＰからＢＬに電荷が供給され、ＢＬの電圧は上昇する。ＢＬの電圧が一定となり、ＤＰＵＭＰの電圧も回復し参照電圧より高くなると、検出回路１６はＣｌｏｃｋ＿ｅｎａｂｌｅをローレベルとする。発振器１２は動作を停止するため、ポンプ回路１０も動作を停止する。次のプログラミングが開始されると、ＤＰＵＭＰからＢＬに電荷が供給されるため、ＤＰＵＭＰの電圧が低下する。以上を繰り返す。ここで、各電圧の波形が各プログラミングにより、若干異なるのは、プログラミングの際の書き込むビットパターンが異なるためである。

このようにプログラミングを４回繰り返したときの昇圧回路４０の１回あたりの消費電流は、従来例では１５０ｍＡに対し、実施例１では８５ｍＡであった。このように、実施例１によれば、検出回路１６を設けたことにより消費電力を小さくすることができる。

図５は実施例１に係るフラッシュメモリにおいて、キャパシタ１８の有無によるＤＰＵＭＰ、ＢＬの電圧をシュミレーションした結果である。図５（ａ）はキャパシタ１８のない場合、図５（ｂ）はキャパシタ１８のある場合（実施例１）の結果を示している。プログラミングの方法や図の記載は図４と同様である。図５（ａ）を参照し、プログラミング初期のＤＰＵＭＰの電圧が低く、回復が遅い。特に、１回目および３回目のプログラミングの後半では、ポンプ回路１０が停止し、ＤＰＵＭＰが低下したところで、２回目および４回目のプログラミングを開始しているため、ＢＬの上昇が遅い。一方、図５（ｂ）を参照し、実施例１では、ＤＰＵＭＰの低下やＢＬの上昇の遅延は小さい。このように、キャパシタ１８を設けることによりＤＰＵＭＰの電圧低下を小さくし、ＢＬの電圧上昇を早めることができる。

ポンプ回路１０による昇圧を早めるためには発振器１２から出力されるＣｌｏｃｋの周波数を高くする（周期を短くする）ことも考えられる。図６はポンプ回路１０のｃｌｏｃｋの周波数に対する効率を計算した結果である。ここで、ポンプ回路１０の出力電圧をＶｐ、ポンプ回路１０に印加する電源電圧をＶｃｃ、ポンプ回路１０の出力を接地し強制的に電流を流した場合の電流をＩｐ、電源からの消費電流をＩｖｃｃとする。このとき効率であるＥｆｆはＥｆｆ＝（Ｖｐ×Ｉｐ）／（Ｖｃｃ×Ｉｖｃｃ）×１００（％）とする。

図６のように、Ｃｌｏｃｋの周波数が低いとき効率は一定であるが、周波数が高くなると効率は低下する。これは、ポンプ回路１０などのＣＭＯＳがスイッチングする機会が増えるため、ＣＭＯＳにリーク電流が流れてしまうためである。図５（ａ）のようなＤＰＵＭＰの電圧低下を抑制するため、Ｃｌｏｃｋ周波数を高くすると消費電力が高くなってしまう。実施例１によれば、キャパシタ１８を付加することにより、ＤＰＵＭＰの電圧低下を抑制する。これにより、Ｃｌｏｃｋの周波数は、ポンプ回路１０の効率が実質的に周波数に依存しなくなる（すなわち、ポンプ回路１０の効率が消費電力に影響しない程度の）周波数以下とすることができる。これにより、ポンプ回路１０の効率を上げることができ、より消費電力を低減することが可能となる。

次に、実施例１の検出回路１６の例について説明する。図７ないし図９は検出回路１６の回路図である。図７（ａ）はポンプ回路１０の出力ＤＰＵＭＰを抵抗分割し一定比率の電圧に低下させる回路６０である。ポンプ回路１０の出力ノード１７とグランド間に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６およびＲ７が直列に接続されている。抵抗Ｒ１とＲ２の間、Ｒ２とＲ３の間、Ｒ３とＲ４の間、Ｒ４とＲ５の間、Ｒ５とＲ６の間並びにＲ６とＲ７の間には、それぞれ端子ＬＡ、ＵＡ、ＬＢ、ＵＢ、ＬＣおよびＵＣが接続されている。これらは、ビットラインを異なる電圧にチャージするモードＡ、ＢおよびＣ（例え読み出し、消去、書き込みする場合）に相当する端子である。それぞれのモードでポンプ回路１０をオフする基準とオンする基準を有している。ＵＣはＣモードでオフする基準であり、ＬＣはＣモードでオンする基準である。ＵＡ、ＬＡ、ＵＢ、ＬＢも同様である。

図７（ｂ）、図７（ｃ）は各モードのオフする基準、オンする基準を選択する回路６２ａ、６２ｂである。図７（ｂ）を参照に、オフする基準の選択回路６０ａは、各選択ＦＥＴ６４ａ、６６ａおよび６８ａのソースにそれぞれＵＡ、ＵＢおよびＵＣが入力する。そして、ＦＥＴ６４ａ、６６ａおよび６８ａの各ゲートに入力されているＦＥＴ選択信号ＳｅｌＡ、ＳｅｌＢおよびＳｅｌＣにより、一つが選択されＲＥＦＵとしてドレインより出力される。本例では書き込み（Ｃ）モードのアッパリミットであるＵＣが選択される。図７（ｃ）のローアリミットの選択回路６２ｂも同様の構成機能であり、ＬＣが選択されＲＥＦＬとして出力される。

図８（ａ）は、ＤＰＵＭＰが第２の参照電圧より高ければＯＵ信号をハイレベルにし、低ければローレベルとする比較回路７０ａである。カレントミラー型差動増幅器７２ａが電源Ｖｃｃとグランド間に接続されている。差動増幅器７２ａはＰ−ＦＥＴ７６ａ、７８ａ、Ｎ−ＦＥＴ８０ａ、８２ａ、８４ａを有している。ＦＥＴ８４ａはＤＥＦ＿Ｃにより、差動増幅器７２ａに加わる電圧を調整する電流源である。差動増幅器７２ａの入力にＲＥＦＵおよび参照電圧ＶＲＥＦが入力する。ＶＲＥＦとＲＥＦＵの差が増幅され、差動増幅器７２ａの出力に出力する。比較器７４ａが電源Ｖｃｃとグランド間に接続され、Ｐ−ＦＥＴ８６ａ、Ｎ−ＦＥＴ８８ａを有している。差動増幅器７２ａの出力がＦＥＴ８６ａのゲートに入力し、ＤＥＦ＿ＣがＦＥＴ８８ａに入力する。比較器７４ａの出力ノード９４ａは、ＲＥＦＵがＶＲＥＦより高ければローレベル、低ければハイレベルとなる。Ｐ−ＦＥＴ７１ａ、９０ａはポンプ駆動信号ＰＵＭＰ＿ＥＮＢまたはＰＵＭＰ＿ＥＮにより比較回路７２ａをオンオフするスイッチである。比較回路７０ａの出力ＯＵは、出力ノード９４ａよりインバータ９２を介し信号を反転し出力される。よって、ＲＥＦＵがＶＲＥＦより高ければＯＵはハイレベル、低ければローレベルとなる。ＲＥＦＵ（ＵＣ）はＤＰＵＭＰを分圧された電圧であるから、ＲＥＦＵとＶＲＥＦの比較は、ＤＰＵＭＰとＶＲＥＦをこの分圧比で除した電圧との比較と等価となる。よって、ＶＲＥＦを分圧比で除した電圧が第２の参照電圧となる。

図８（ｂ）は、ＤＰＵＭＰが第１の参照電圧より低ければＯＬ信号をハイレベルにし、高ければローレベルとする比較回路７０ｂである。インバータ９２の相当するインバータがないこと以外は比較回路７０ａと同じ構成機能である。よって、ＲＥＦＬがＶＲＥＦより低ければＯＬはハイレベル、高ければローレベルとなる。また、ＶＲＥＦをＲＥＦＬ（ＬＣ）のＤＰＵＭＰに対する分圧比で除した電圧が第１の参照電圧となる。

図９は、ＤＰＵＭＰが第１の参照電圧より低くなると、ＤＰＵＭＰが第２の参照電圧より高くなるまで、Ｃｌｏｃｋ＿ｅｎａｂｌｅをハイレベルとし、ＤＰＵＭＰが第２の参照電圧より高くなると、ＤＰＵＭＰが第１の参照電圧より低くなるまで、Ｃｌｏｃｋ＿ｅｎａｂｌｅをローレベルとする回路１００である。図９を参照に、電源Ｖｃｃとグランドの間にＰ−ＦＥＴ１０４、１０６、１０８およびＮ−ＦＥＴ１１０、１１２、１１４が直列に接続されている。ＦＥＴ１０４および１１４のゲートにはＯＬが入力する。ＦＥＴ１０６および１１２のゲートにはインバータ１０２で反転したＯＵが入力する。ＦＥＴ１０８、１１０のゲートにはポンプ駆動信号ＰＵＭＰ＿ＥＮＢおよびＰＵＭＰ＿ＥＮが入力する。ＦＥＴ１０８と１１０の間のノード１１５にはインバータ１１６、１１８からなるフリップフロップ１２０の入力が接続される。フリップフロップ１２０の出力はインバータ１１２，１２４が接続されＣｌｏｃｋ＿ｅｎａｂｌｅとして出力する。ノード１１５はさらにＦＥＴ１２６を介し接地される。ＦＥＴ１２６にはインバータ１２８を介しＰＵＭＰ＿ＥＮが接続され、ポンプ駆動信号ＰＵＭＰ＿ＥＮによりオンオフされる。

回路１００において、ＯＵがハイレベルおよびＯＬがローレベルのときノード１１５はハイレベルとなる。よって、Ｃｌｏｃｋ＿ｅｎａｂｌｅはローレベルとなる。一方、ＯＵがローレベルおよびＯＬがハイレベルのとき、ノード１１５はローレベルとなり、Ｃｌｏｃｋ＿ｅｎａｂｌｅはハイレベルとなる。ＯＬおよびＯＵが共にローレベルまたはハイレベルのときはノード１１５は電源Ｖｃｃにもグランドにも非接続となる。この場合、Ｃｌｏｃｋ＿ｅｎａｂｌｅはフリップフロップ１２０に設定された前のレベルとなる。

図１０は検出回路１６の動作を説明するための図である。図１０（ａ）は、実施例１の昇圧回路４０の時間に対する出力ノード１７の電圧ＤＰＵＭＰを模式的に描いた図である。ＤＰＵＭＰが第１の参照電圧より低い場合、ＯＵはローレベルおよびＯＬはハイレベルであり、回路１００はＣｌｏｃｋ＿ｅｎａｂｌｅとしてハイレベルを出力する。よって、ポンプ回路１０は動作する。次に、ＤＰＵＭＰが第１の参照電圧より高く、第２の参照電圧より低くなる。このときＯＵおよびＯＬは共にローレベルとなる。回路１００は前のＣｌｏｃｋ＿ｅｎａｂｌｅレベルであるハイレベルを出力する。よって、ポンプ回路１０は動作したままである。次に、ＤＰＵＭＰが第２の参照電圧より高くなる。ＯＵはハイレベルおよびＯＬはローレベルであり、回路１００はＣｌｏｃｋ＿ｅｎａｂｌｅとしてローレベルを出力する。よって、ポンプ回路１０は停止する。次に、ＤＰＵＭＰが第２の参照電圧より低く、第１の参照電圧より高くなる。このときＯＵおよびＯＬは共にローレベルとなる。回路１００は前のＣｌｏｃｋ＿ｅｎａｂｌｅレベルであるローレベルを出力する。よって、ポンプ回路１０は停止したままである。次に、ＤＰＵＭＰが第１の参照電圧より低くなり、Ｃｌｏｃｋ＿ｅｎａｂｌｅはハイレベルとなり、ポンプ回路１０は動作する。

このように、Ｃｌｏｃｋ＿ｅｎａｂｌｅ（動作信号）は、ＤＰＵＭＰ（ポンプ回路の出力ノードの電圧）が第１の参照電圧より低くなると、ＤＰＵＭＰが第２の参照電圧より高くなるまで、ポンプ回路１０を動作させ、ＤＰＵＭＰが第２の参照電圧より高くなると、ＤＰＵＭＰが第１の参照電圧より低くなるまで、ポンプ回路１０を停止させる信号とすることが好ましい。

ポンプ回路１０を実施例１のように動作させた場合の効果について説明する。図１０（ｂ）はＤＰＵＭＰと１つの参照電圧のみでポンプ回路１０を制御した場合の時間に対するＤＰＵＭＰの模式図である。この場合、Ｃｌｏｃｋ＿ｅｎａｂｌｅはＤＰＵＭＰが参照電圧より低いとハイレベル、高いとローレベルとなる。よって、ポンプ回路１０は、ＤＰＵＭＰが参照電圧より低いと動作し、高いと停止する。このように、ポンプ回路１０のオンオフ周期が短くなる。この場合、ポンプ回路１０をスイッチングするとＣＭＯＳに電流が流れる。これより、図６において説明した発振器１２の周波数が高い場合と同様に、ポンプ回路１０の効率が低下する。

一方、ポンプ回路１０を実施例１のように動作させた場合、ＤＰＵＭＰが第２の参照電圧より高くなり、ポンプ回路が停止したのち、ＤＰＵＭＰが第１の参照電圧を下回るまでポンプは動作しない。ＤＰＵＭＰが第１の参照電圧より低くなり、ポンプ回路１０が動作した場合、ＤＰＵＭＰが第２の参照電圧より高くなるまでポンプ回路１０は停止しない。このように、ポンプ回路のオンオフの周期が長くなる。よって、図６において説明したように、発振器１２の周波数が低い場合に対応し、ポンプ回路１０の効率が向上する。

次に、実施例１のポンプ回路１０の例について説明する。図１１ないし図１３はポンプ回路１０を説明するための図である。ポンプ回路１０は複数のサブポンプ１３０を有している。図１１の上の図はサブポンプ１３０の回路図である。サブポンプ１３０はＦＥＴ１３４と複数の昇圧段１３２_１〜１３２_ｎを有する。図１１の下の図は発振器１２の一部１３６の構成図である。発振器１２の一部１３６はＣｌｏｃｋ＿ｅｎａｂｌｅがハイレベルになると、互いに相補的なＣｌｏｃｋであるＯＳＣ０とＯＳＣ０Ｂを出力する。ＦＥＴ１３４は電源Ｖｃｃと昇圧段１３２_１の間に設けられ、ゲートにポンプ動作信号ＰＵＭＰ＿ＥＮが入力する。ポンプ動作信号ＰＵＭＰ＿ＥＮによりサブポンプ１３０をオンするスイッチである。昇圧段１３２_１は電源ＶｃｃからノードＮ１０に順方向にダイオードＤ１が接続され、ノードＮ１０とＣｌｏｃｋＯＳＣ０との間にキャパシタＣ１１が接続されている。Ｎ１０から次段昇圧段１３２_２のノードＮ１０に順方向にダイオードＤ１２が接続されている。次段昇圧段１３２_２はキャパシタＣ１１にＯＳＣ０Ｂが接続されている以外は昇圧段１３２_１と同様に構成される。このようにして、ｎ段の昇圧段が接続し、ｎ段目の昇圧段１３２_ｎからＤＰＵＭＰに出力される。

昇圧段１３２_１のノードＮ１０はダイオードＤ１により、Ｖｃｃ−Ｖｔｈ（ダイオードの順方向高圧電圧）にプリチャージされている。ＯＳＣ０がハイレベルになるとキャパシタＣ１１が昇圧される。このとき次段のＣ１１に接続されたＯＳＣＢ０はローレベルのため、Ｃ１１にチャージされていた電荷がダイオードＤ１２を介し次段昇圧段１３２_２のキャパシタＣ１１にチャージされる。同様にＯＳＣＢ０がハイレベルになると、昇圧段１３２_２のキャパシタＣ１１にチャージされていた電荷が次段昇圧段１３２_３のキャパシタＣ１１にチャージされる。このときダイオードＤ１２により、前段昇圧段１３２_１には流れない。このようにして、ノードＮ１０の電圧は昇圧段を経るごとに昇圧され、ｎ段の昇圧段を経て昇圧された電圧がＤＰＵＭＰとなる。

図１２（ａ）はポンプ回路１０の構成を示した図である。ポンプ回路１０は図１１で説明したサブポンプ１３０を複数有している。複数のサブポンプ１５１〜１５８は並列に接続されている。それぞれのサブポンプ１５１〜１５８にはＣｌｏｃｋとして、ＯＳＣ０、ＯＳＣ０Ｂ、ＯＳＣ１、ＯＳＣ１Ｂ、ＯＳＣ２、ＯＳＣ２Ｂ、ＯＳＣ３およびＯＳＣ３Ｂが入力している。実際は、図１１で説明したように、各サブポンプには、各Ｃｌｏｃｋの相補的なＣｌｏｃｋも入力しているが、説明を簡単にするために、相補的なＣｌｏｃｋの入力は説明していない。

図１２（ｂ）は発振器１０の一部を示した構成図である。まず、発振Ｃｌｏｃｋ信号ＯＳＣとＣｌｏｃｋ＿ｅｎａｂｌｅがＡＮＤ回路１４１に入力する。これにより、Ｃｌｏｃｋ＿ｅｎａｂｌｅがハイレベルのとき発振Ｃｌｏｃｋ信号ＯＳＣがＡＮＤ回路１４１を出力する。この出力をＯＳＣ０とする。ＯＳＣ０は位相シフタ１４２を通過し位相をシフトしＯＳＣ１となる。さらに、ＯＳＣ１は位相シフタ１４３を通過しＯＳＣ２となる。さらにＯＳＣ２は位相シフタ１４４を通過しＯＳＣ３となる。位相シフタ１４２〜１４４はそれぞれ位相を４５°シフトする位相シフタである。ＯＳＣ０、ＯＳＣ１、ＯＳＣ２およびＯＳＣ３をそれぞれインバータ１４６、１４７、１４８および１４９を通過し相補的なＯＳＣ０Ｂ、ＯＳＣ１Ｂ、ＯＳＣ２ＢおよびＯＳＣ３Ｂを出力する。このようにして出力されたＯＳＣ０、ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ０Ｂ、ＯＳＣ１Ｂ、ＯＳＣ２ＢおよびＯＳＣ３Ｂは位相が４５°づつシフトしたＣｌｏｃｋとなる。

以上のように、ポンプ回路１０は複数のサブポンプ１５１〜１５８を有し、発振器１０は各サブポンプ１５１〜１５８に各々位相をシフトしたクロックを出力する。これにより、周期を短くＤＰＵＭＰを昇圧することができる。よって、ＤＰＵＭＰが急激に低下した場合も、昇圧するタイミングを早くすることができる。図１２（ａ）および図１２（ｂ）においては、サブポンプ１５１〜１５８が８個の場合を説明したが、８個に限られるものではない。サブポンプの個数を増やせば、昇圧する周期を短くできるが、回路サイズは大きくなる。これらを考慮し、サブポンプの個数は決定される。

さらに、図１２（ａ）の構成のポンプ回路１０においては、発振器１２はＣｌｏｃｋ＿ｅｎａｂｌｅ信号によりＣｌｏｃｋを停止させる場合、Ｃｌｏｃｋの位相のシフトと同じ位相をシフトさせ、Ｃｌｏｃｋを停止させている。図１３（ａ）および図１３（ｂ）は、この構成による効果を説明するための図である。図１３（ａ）は、Ｃｌｏｃｋ＿ｅｎａｂｌｅ信号がローレベルになると、ＯＳＣ０〜ＯＳＣ４がローレベルとなる場合のタイムチャートである。Ｃｌｏｃｋ＿ｅｎａｂｌｅ信号がローレベルになると、ＯＳＣ０〜ＯＳＣ４はハイレベルの途中であるが残りのハイレベル（図中破線）を出力せずに、ＯＳＣ０〜ＯＳＣ４が同時にローレベルとなる。このため、サブポンプ１５１〜１５８は同時に動作する。よって、ＤＰＵＭＰは一時的に高くなる。

一方、図１３（ｂ）は、図１２（ａ）のポンプ回路１０において、ＯＳＣ０〜ＯＳＣ３を停止させる場合のタイムチャートである。Ｃｌｏｃｋ＿ｅｎａｂｌｅ信号がローレベルになると、ＯＳＣ０はハイレベルの途中であるが、残り時間のハイレベル（図中破線）を出力せずにローレベルになる。ＯＣＳ１はＣｌｏｃｋのＯＳＣ０からの位相シフトの分の時間ｔ１分ＯＳＣ０より遅れている。そしてＣｌｏｃｋ＿ｅｎａｂｌｅ信号がローレベルになると、ＯＳＣ１はＣｌｏｃｋ＿ｅｎａｂｌｅ信号よりｔ１遅れてローレベルになる。同様に、ＯＳＣ２、ＯＳＣ３はそれぞれ、ＯＳＣ０からの位相シフトの分の時間ｔ２、ｔ３遅れてローレベルになる。このように、ポンプ回路１０を停止する際、サブポンプ１５１〜１５８の停止時間をシフトして停止させている。

このように、各サブポンプ１５１〜１５８の停止するタイミングがシフトするため、サブポンプ１５１〜１５８が同時に動作することはなく、ＤＰＵＭＰが一時的に高くなることを抑制することができる。

最後に、レベル調整回路１４の構成を説明する。図１４はレベル調整回路１４の構成を示す図である。ビットラインに出力される電圧（ＶＰＲＯＧ）とグランド間をキャパシタ１６６と１６８を直列に接続し、ＶＰＲＯＧをＶＣＯＭに分圧する。キャパシタ１６８は、ビットライン２４を異なる電圧にチャージするモードＡ、ＢおよびＣ（例え読み出し、消去、書き込み等に相当する）毎に、それぞれ、キャパシタ１６８ａ、１６８ｂおよび１６８ｃがそれぞれスイッチ１６９ａ、１６９ｂおよび１６９ｃによって選択される。これにより、ＶＣＯＭＰを各モードに対応する電圧に分圧している。本例では、書き込みのモードであるキャパシタ１６８ｃが選択される。ＶＣＯＭＰは差動増幅器１６２の正入力に、参照電圧ＶＲＥＦが差動増幅器１６２の負入力に入力する。差動増幅器１６２の電源はＤＰＵＭＰに接続される。差動増幅器１６２の出力がＰ−ＦＥＴ１６４のゲートに入力し、Ｐ−ＦＥＴ１６４のソース、ドレインはそれぞれ、ＶＰＲＯＧ、ＤＰＵＭＰに接続される。以上により、ＶＣＯＭＰがＶＲＥＦより低い場合、差動増幅器１６２の出力は低くなり、ＦＥＴ１６４を流れる電流が大きくなる。よって、ＶＰＲＯＧの電圧は上昇する。一方、ＶＣＯＭＰがＶＲＥＦより高い場合、ＦＥＴ１６４を流れる電流は小さくなる。このように、レベル調整器１４は、ＶＣＯＰＭとＶＲＥＦが等しくなるように制御する。ＶＣＯＭＰはＶＰＲＯＧを分圧した電圧である。これより、ＶＣＯＭＰとＶＲＥＦの比較は、ＶＰＲＯＧとＶＲＥＦを分圧比で除した電圧との比較に相当する。

以上にように、ポンプ回路１０の出力ノード１７に電圧を一定に保つように調整するレベル調整器１４を設けることにより、ビットラインの電圧を一定に保つことができる。

実施例１においては、フラッジュメモリのプログラムの際、ビットラインを昇圧する昇圧ポンプ４０を例に説明した。本発明の適用はフラッシュメモリに限られるものではない。しかし、フラッシュメモリは電荷蓄積層に電荷を蓄積させる際、高電圧が求められる。そこで、本発明をメモリセルアレイ２０がフラッシュメモリセルアレイである半導体装置に適用することにより、昇圧回路４０の消費電力を、より抑制することができる。

また、本発明の適用はプログラミングに限られるものではなく、読み出しや消去にも提供することができる。しかし、プログラミングは読み出しに比べ大きな電圧が必要である。さらに、実施例１に示したＳＯＮＯＳ型の仮想接地型アレー方式を有するフラッシュメモリを、ＮＡＮＤ型インターフェースとして使用する場合は、同時にプログラミングするｂｉｔ分のビットラインを昇圧することが求められる。このため、昇圧回路は大きい電荷を求められる。このような理由から、昇圧回路４０は、フラッシュメモリセルアレイ２０のプログラム時に出力ノード１７を昇圧することにより、昇圧回路４０の消費電力を、より抑制することができる。

さらに、本発明の適用はビットラインに限られるものではなく、例えばワードラインにも適用することができる。しかし、実施例１に示した、ＳＯＮＯＳ型の仮想接地型アレー方式を有するフラッシュメモリを、ＮＡＮＤ型インターフェースとして使用する場合は、同時にプログラミングするｂｉｔ分のビットライン２４を昇圧することが求められる。このため、出力ノード１７はメモリセルアレイ２０のビットライン２４に接続された場合、昇圧回路４０の消費電力を、より抑制することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (9)

1. メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、
   前記ポンプ回路にクロックを出力する発振器と、
   動作信号を前記発振器に出力する検出回路と、
   前記出力ノードに結合するキャパシタとを具備し、
   前記動作信号は前記ポンプ回路の出力ノードの電圧が第１の参照電圧より低い場合、前記発振器を動作させ、前記出力ノードの電圧が第２の参照電圧より高い場合、前記発振器を停止させる信号であり、
   前記キャパシタの容量値は、前記出力ノードに接続し同時に選択可能なラインの配線容量の和より大きく、
   前記ポンプ回路は複数のサブポンプ回路を有し、前記発振器は各サブポンプ回路に各々位相をシフトしたクロックを出力し、
   前記発振器は、前記動作信号による前記発振器の停止の指示と同期して前記複数のサブポンプ回路のうちの第１番目のサブポンプ回路に与えられるクロックを停止し、前記位相のシフトに対応する時間の経過後に、残りのサブポンプ回路に与えられるクロックを停止させる、半導体装置。
2. 前記クロックの周波数は、前記ポンプ回路の効率が実質的に周波数に依存しなくなる周波数以下である請求項１記載の半導体装置。
3. 前記第１の参照電圧は前記第２の参照電圧より低く、
   前記動作信号は、前記出力ノードの電圧が前記第１の参照電圧より低くなると、前記出力ノードの電圧が前記第２の参照電圧より高くなるまで、前記ポンプ回路を動作させ、
   前記出力ノードの電圧が前記第２の参照電圧より高くなると、前記出力ノードの電圧が前記第１の参照電圧より低くなるまで、前記ポンプ回路を停止させる信号である請求項１または２記載の半導体装置。
4. 前記出力ノードに接続され、出力電圧を所定電圧を保つように調整するレベル調整器を具備する請求項１から３のいずれか一項記載の半導体装置。
5. 前記メモリセルアレイはフラッシュメモリセルアレイである請求項１から４のいずれか一項記載の半導体装置。
6. 前記ポンプ回路は、前記フラッシュメモリセルアレイのプログラム時に前記出力ノードを昇圧する請求項５記載の半導体装置。
7. 前記出力ノードは前記メモリセルアレイのビットラインに接続された請求項５または６記載の半導体装置。
8. メモリセルアレイに接続された出力ノードを昇圧するポンプ回路と、前記ポンプ回路にクロックを出力する発振器と、前記出力ノードに結合するキャパシタとを具備する半導体装置の制御方法において、
   前記ポンプ回路の出力ノードの電圧が第１の参照電圧より低い場合、前記発振器を動作させるステップと、
   前記出力ノードの電圧が第２の参照電圧より高い場合、前記発振器を停止させるステップと、を有し、
   前記キャパシタの容量値は、前記出力ノードに接続し同時に選択可能なラインの配線容量の和より大きく、
   前記ポンプ回路は複数のサブポンプ回路を有し、
   前記発振器を動作させるステップは、前記発振器が各サブポンプ回路に各々位相をシフトしたクロックを出力するステップを有し、
   前記発振器を停止させるステップは、動作信号による前記発振器の停止の指示と同期して前記複数のサブポンプ回路のうちの第１番目のサブポンプ回路に与えられるクロックをまず停止させ、第１番目のサブポンプ回路に与えられるクロックの停止から前記位相のシフトに対応する時間の経過後に、残りのサブポンプ回路に与えられるクロックを停止させるステップを有する、半導体装置の制御方法。
9. 前記発振器を動作させるステップは、前記出力ノードの電圧が前記第１の参照電圧より低くなると、前記出力ノードの電圧が前記第２の参照電圧より高くなるまで、前記ポンプ回路を動作させるステップであり、
   前記発振器を停止させるステップは、前記出力ノードの電圧が前記第２の参照電圧より高くなると、前記出力ノードの電圧が前記第１の参照電圧より低くなるまで、前記ポンプ回路を停止させるステップである請求項８記載の半導体装置の制御方法。

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