JPH06259981A - ドレイン電源 - Google Patents

ドレイン電源

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JPH06259981A
JPH06259981A JP26323693A JP26323693A JPH06259981A JP H06259981 A JPH06259981 A JP H06259981A JP 26323693 A JP26323693 A JP 26323693A JP 26323693 A JP26323693 A JP 26323693A JP H06259981 A JPH06259981 A JP H06259981A
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Abstract

(57)【要約】 【目的】 プログラミングの間に、調整された正電位を
生成しかつそれをフラッシュＥＥＰＲＯＭメモリセルの
アレイのビットラインを通して、選択されたメモリセル
のドレイン領域に与えるためのドレイン電源を提供す
る。 【構成】 ドレイン電源は、複数の互い違いにされたク
ロック信号のうちの１つにより駆動される複数のチャー
ジポンプ部分（２０ａないし２０ｈ）からなり、適度に
ハイレベルの正電圧を生成するためのチャージポンプ手
段（２０）を含む。相殺手段（２６、２８）は複数のチ
ャージポンプ部分の各々に結合されてチャージポンプ回
路におけるしきい値電圧降下を効果的に相殺する。出力
ノードでの調整された正電位および基準電圧に応答する
調整器回路（２２）が与えられて制御電圧を生成し出力
ノード上のハイレベルの正電圧を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は一般的には、フラッシュＥＥ
ＰＲＯＭ（電気的に消去可能かつプログラム可能な読出
専用メモリ）セルのアレイのようなフローティングゲー
トメモリ装置に関する。より特定的には、この発明はプ
ログラミングの間に、調整された正電位を生成しかつそ
れをフラッシュＥＥＰＲＯＭメモリセルのアレイのビッ
トラインを通して、選択されたメモリセルのドレイン領
域に与えるための改良されたドレイン電源に関する。
【０００２】
【先行技術に関する論議】サミア・エス・ハダド（Same
er S. Haddad) らに、１９９１年１２月３１日に発行さ
れた、米国特許第5,077,691 号では、正のドレイン電圧
チャージポンプ２０１を含むフラッシュＥＥＰＲＯＭア
レイが開示されている。′６９１号特許はこの発明と同
一の譲受人に譲渡され、かつ引用により援用される。動
作のセクタプログラミングモードの間、′６９１特許の
図２Ｂのチャージポンプ２０１はハイレベルの正電位
（すなわち＋６Ｖ）を生成し、それは選択されたセクタ
のビットラインを通してドレイン領域に与えられ、一方
では非選択セクタのメモリセルのドレイン領域はフロー
ティング状態である。さらに、選択されたセクタのすべ
てのトランジスタのコントロールゲートは約＋１２ボル
トの比較的高い正電圧に上昇させられ、かつそのソース
領域はゼロボルトの接地電位に引かれる。′６９１特許
の図５Ｃでは、＋６ボルトを生成するための単一の正電
圧チャージポンプ段５０２を有するチャージポンプ回路
の概略図が示されている。図５Ｃのチャージポンプ回路
は′６９１特許の図２Ｂに示されるチャージポンプブロ
ック２０１に用いられる。
【０００３】アントニオ・ジェイ・モンタルボ(Antonio
J. Montalvo) らに、１９９２年６月３０日に発行され
た、米国特許第5,126,808 号では、これも正のドレイン
電圧チャージポンプを含むページ消去アーキテクチュア
を備えたフラッシュＥＥＰＲＯＭアレイが開示されてい
る。′８０８号特許もこの発明と同一の譲受人に譲渡さ
れ、かつ引用により援用される。′８０８号特許の図７
Ｆでは、′６９１号特許の図５Ｃと類似した、約＋６ボ
ルトのハイレベルの正電位を生成するための単一の正電
圧チャージポンプ段５７０からなるチャージポンプ回路
５７６の概略図が示されている。
【０００４】この発明は、上述のそれぞれ′６９１号お
よび′８０８号特許に示されるチャージポンプ回路に加
えられる重大な改良を示す。この発明のドレイン電源
は、プログラミングの間に、調整された正電位の生成
し、かつそれをフラッシュＥＥＰＲＯＭメモリセルのア
レイのビットラインを通して、選択されたメモリセルの
ドレイン領域に与えるのに用いられる。この発明のドレ
イン電源は約６ｍＡを与えるべく設計されているが、軍
用温度および電源範囲にわたって＋６．５Ｖと＋６．９
Ｖとの間で調整できる。
【０００５】ドレイン電源は、各々が複数の互い違いに
されたクロック信号のうちの１つにより駆動される。複
数のチャージポンプ部分からなり、適度にハイレベルの
正電圧を生成するための正のチャージポンプ回路を含
む。相殺回路は複数のチャージポンプ部分の各々に結合
されて、チャージポンプ回路におけるしきい値電圧降下
を効果的に相殺する。ドレイン電源はさらに、出力ノー
ドでの調整された正電位および基準電圧に応答して、徐
々に増加してハイレベルの正電圧を減じ、かつ徐々に減
少してハイレベルの正電圧を出力ノードに対し増す制御
電圧を出力ノードに生成するための調整回路を含む。こ
の発明のドレイン電源は、増したポンプ効率、ＶＣＣお
よびＶＳＳノイズの低減、リプル低減、および従来利用
可能であったそれらの電源よりも低い電力消散を有す
る。
【０００６】
【発明の概要】したがって、この発明の一般的な目的
は、プログラミングの間に、調整された正電位を生成し
かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイ
のビットラインを通して、選択されたメモリセルのドレ
イン領域に与える、しかし先行技術の電源の欠点を克服
する、改良されたドレイン電源を提供することである。
【０００７】この発明の目的は、増された効率、より少
ないリプル、減じられたＶＣＣおよびＶＳＳノイズ、お
よび従来利用可能であったそれらの電源よりも低い電力
消費を有する、調整された正電位を生成しかつ与えるた
めの改良されたドレイン電源を提供することである。
【０００８】この発明のさらなる目的は、各々が複数の
互い違いにされたクロック信号のうちの１つにより駆動
される複数のチャージポンプ部分からなり、適度にハイ
レベルの正電圧を生成するための正のチャージポンプ回
路、およびチャージポンプ回路においてしきい値電圧降
下を効果的に相殺するための相殺回路を含む、調整され
た正電位を生成しかつ与えるための改良されたドレイン
電源を提供することである。
【０００９】この発明のさらなる目的は、徐々に増加さ
れるかまたは減じられてハイレベルの正電圧を調整する
制御電圧を生成するための正の調整器回路を含む、調整
された正電位を生成しかつ与えるための改良されたドレ
イン電源を提供することである。
【００１０】これらの狙いおよび目的によると、この発
明はプログラミングの間に、調整された正電位を生成し
かつそれをフラッシュＥＥＰＲＯＭメモリセルのアレイ
のビットラインを通して、選択されたメモリセルのドレ
イン領域に与えるためのドレイン電源の提供に関する。
ドレイン電源は複数の互い違いにされたクロック信号を
生成するためのクロック回路、および外部電源電位ＶＣ
Ｃと複数の互い違いにされたクロック信号とに応答して
適度にハイレベルの正電圧を生成するためのチャージポ
ンプ回路を含む。チャージポンプ回路は複数のチャージ
ポンプ部分からなる。複数のチャージポンプ部分の各々
の入力は複数の互い違いにされたクロック信号のそれぞ
れ１つを受け取るべく接続され、かつその出力はポンピ
ングアップされたノードに接続される。
【００１１】相殺回路は複数のチャージポンプ部分の各
々に結合されて、複数のチャージポンプ部分の各々にお
けるしきい値電圧降下を効果的に相殺する。正の調整器
回路は出力ノードでの調整された正電位および基準電圧
に応答して、徐々に増加してハイレベルの正電圧を減じ
かつ徐々に減少してハイレベルの正電圧を増す制御電圧
を出力ノードに生成する。
【００１２】この発明のこれらおよび他の目的ならびに
利点は、全体を通して対応する部分を示す同じ参照番号
が付けられた添付図面を見ながら、以下の詳細な記述を
読むと、より十分に明らかとなるだろう。
【００１３】
【実施例の詳細な説明】ここで図面をよく参照すると、
図１にはこの発明の原理により構成される、動作のプロ
グラミングモードの間に、調整された正電位を生成しか
つそれをビットラインを通して、選択されたメモリセル
のドレイン領域に与えるためのドレイン電源１０の一般
的な全体の簡略化されたブロック図が示される。ドレイ
ン電源１０は、多数のフラッシュＥＥＰＲＯＭメモリセ
ルがＮ×Ｍマトリックスとして配列されたアレイを含む
１個の集積回路チップ（図示せず）の一部として形成さ
れる。典型的には＋５．０Ｖの外部またはオフチップ電
源電位ＶＣＣ（これも図示せず）が集積回路チップに与
えられ、かつドレイン電源１０の入力に与えられる。
【００１４】フラッシュＥＥＰＲＯＭメモリセルのアレ
イは基板上に形成されて列および行を規定するが、そこ
では基板は少なくとも行の１つに沿って延びる共通ソー
スラインおよびそれぞれの列に沿って延びる複数のビッ
トラインを含む。メモリセルの各々は共通ソースライン
に結合されたＮ型ソース領域、コントロールゲート、フ
ローティングゲート、ビットラインのそれぞれ１つに結
合されたＮ型ドレイン領域およびチャネル領域を含む。
さらに、メモリセルの各々は主としてホットエレクトロ
ンをそのフローティングゲートに転送することによりプ
ログラム可能であり、かつ主としてエレクトロンをその
フローティングゲートからそのソース領域にトンネリン
グすることにより消去可能である。
【００１５】ドレイン電源１０は調整された正電位ＶＰ
ＲＯＧを生成し、それはデータ入力バッファ回路１２お
よびＰチャネルプルアップトランジスタ１４を介しデー
タビットラインＤＡＴＡＢｎに与えられる。プログラミ
ングの間に、データ入力バッファ回路１２はビットライ
ンを通して選択されたメモリセルトランジスタのドレイ
ン領域に調整された正電位ＶＰＲＯＧを与えるべく動作
する。バッファ回路はさらに、非選択メモリセルのドレ
イン領域に結合されたビットラインにゼロボルトが印加
されるようにする。ドレイン電源１０は調整された正電
位を生成するためのドレイン電圧発生および調整回路１
６を含む。図１のドレイン電圧発生および調整回路１６
についてのより詳しいブロック図は、図２に示される。
【００１６】図２に見られるように、ドレイン電圧発生
および調整回路１６は、互い違いにされた位相またはク
ロック発生器１８、ドレインチャージポンプ回路２０、
および電圧プログラミング調整器回路２２からなる。チ
ャージポンプ回路２０は８の小さなポンプ部分２０ａ、
２０ｂないし２０ｇ、および２０ｈからなり、それらは
並列に接続されて、ポンピングアップされたノード２４
で適度にハイレベルの正電圧ＤＰＵＭＰを生成する。チ
ャージポンプ回路２０は、多段ポンプではなく小さな８
の単一段ポンプ部分により形成される。８のポンプ部分
２０ａないし２０ｈはクロック発生器１８により生成さ
れた互い違いにされたクロック信号により駆動され、Ｖ
ＣＣおよびＶＳＳ電源ライン上のノイズを低減する。さ
らに、いずれか所与の時間において切換えられるのは２
つのポンプ部分のみであり、その一方はオンに切換えら
れかつ他方はオフに切換えられて、さらにノイズを低減
する。互い違いにされたクロック信号が用いられている
ので、各ポンプ部分によるノード２４への電荷のダンピ
ングにより生じる摂動はより少なくなり、それによりリ
プルを低減する。
【００１７】ポンプ効率を増すために、ポンプ部分の各
々が、パストランジスタＴ１におけるしきい値降下Ｖtp
を効果的に相殺するための第１の相殺回路２６、および
パストランジスタＴ２におけるしきい値降下Ｖtpを効果
的に相殺するための第２の相殺回路２８を含むことに留
意されたい。図３では、例示の波形Ｐｎ、Ｑｎ、および
Ｒｎが示され、それらはポンプ部分の、それぞれ入力ノ
ード、パストランジスタＴ１のゲート、およびパストラ
ンジスタＴ２のゲートを駆動する。電圧プログラミング
調整器回路２２は直列型調整器であり、出力ノード３２
での調整された正電位ＶＰＲＯＧを生成するための差動
コンパレータ３０を含む。
【００１８】図４では、図２のブロック１８、２０およ
び２２についてのより詳細な概略図が示されている。互
い違いにされたクロック発生器１８は、ドライバ部分１
８ａおよび遅延部分１８ｂを含む。ドライバ部分はＮＡ
ＮＤ論理ゲートＧ１およびインバータゲートＧ２を含
む。論理ゲートＧ１はその入力上で２０ＭＨｚクロック
信号ＯＳＣ、プログラムモード信号ＰＧＭ、およびイネ
ーブルポーリング信号ＥＮＰＯＬＬを受け取る。ライン
３４上の論理ゲートＧ１の出力はインバータゲートＧ２
の入力に与えられる。インバータゲートＧ２の出力は第
１のクロック位相信号Ｐ０を与える。
【００１９】遅延部分１８ｂはインバータゲートＧ３な
いしＧ６および遅延素子Ｇ７ないしＧ９からなる。イン
バータゲートＧ３の入力はインバータゲートＧ２の出力
に接続されてライン３６上の第１のクロック位相信号Ｐ
０を受け取り、かつその出力（ライン３８）上に第２の
クロック位相信号Ｐ１を生成する。遅延素子Ｇ７の入力
はインバータゲートＧ３の出力に接続され、第３のクロ
ック位相信号Ｐ２を規定するその出力（ライン４０）は
インバータゲートＧ４の入力に接続される。遅延素子Ｇ
８の入力は第４のクロック位相信号Ｐ３を規定するイン
バータゲートＧ４の出力（ライン４２）に接続され、第
５のクロック位相信号Ｐ４を規定するその出力（ライン
４４）はインバータゲートＧ５の入力に接続される。遅
延素子Ｇ９の入力は第６のクロック位相信号Ｐ５を規定
するインバータゲートＧ５の出力（ライン４６）に接続
され、第７のクロック位相信号Ｐ６を規定するその出力
（ライン４８）はインバータゲートＧ６の入力に接続さ
れる。インバータゲートＧ６の出力（ライン５０）は第
８のクロック位相信号Ｐ７を与える。
【００２０】互い違いにされたクロック位相信号Ｐ０な
いしＰ７の波形は図５の（ａ）ないし（ｈ）に示されて
いる。遅延素子Ｇ７がクロック位相信号Ｐ１を遅延させ
かつ反転させて、遅延されたクロック位相信号Ｐ２を生
成することに留意されたい。同様に、遅延素子Ｇ８は遅
延されたクロック位相信号Ｐ３を遅延させかつ反転させ
て、遅延されたクロック位相信号Ｐ４を生成する。最後
に、遅延素子Ｇ９は遅延されたクロック位相信号Ｐ５を
遅延させかつ反転させて、遅延されたクロック位相信号
Ｐ６を生成する。
【００２１】ポンプ部分２０ａの入力はライン３６に接
続されて第１のクロック位相信号Ｐ０を受け取り、かつ
ポンプ部分２０ｂの入力はライン３８に接続されて第２
のクロック位相信号Ｐ１を受け取る。同様に、ポンプ部
分２０ｃないし２０ｈの入力はそれぞれライン４０、４
２、４４、４６、４８、５０に接続されて対応する第３
ないし第８のクロック位相信号Ｐ２ないしＰ７を受け取
る。それぞれのライン５２−６６上のポンプ部分２０ａ
ないし２０ｈの出力は、ポンピングアップされたノード
２４に接続され、適度にハイレベルの正電圧ＤＰＵＭＰ
を与える。
【００２２】電圧プログラミング調整器回路２２はその
入力としてライン６８上のクロック信号ＯＳＣ、ライン
７０上の制御信号ＡＰＤＢ、ライン７２上のテスト信号
ＶＴＢ、ライン７４上のイネーブルポーリング信号ＥＮ
ＰＯＬＬ、ライン７６上のプログラムモード信号ＰＧ
Ｍ、ノード７７ないしライン７８上のハイレベルの正電
圧ＤＰＵＭＰ、およびライン８０上の基準電位ＶＲＥＦ
を受け取る。調整器回路２２は出力ノード３２での調整
された正（ドレイン）電位ＶＰＲＯＧを生成する。トラ
ンジスタＮ３０１は、プログラミングの後に正電位ＶＰ
ＲＯＧを放電するのに用いられる。
【００２３】前に戻って図２を参照すると、プログラミ
ングモードに先立って信号ＩＮＩＴＩＡＬＩＺＥが与え
られ、約＋２．０ボルトの基準電圧ＶＲＥＦがキャパシ
タＣｎを充電して上げることを可能にする。さらに、キ
ャパシタＣｐは最初のうちは接地電位（ゼロボルト）に
充電される。プログラミングモードの間に、差動コンパ
レータ３０は、ノード８２での電圧ＶＣＤＶをノード８
４での基準電圧ＶＲＥＦと比較するのに用いられる。電
圧ＶＣＤＶが電圧ＶＲＥＦよりも大きければ、コンパレ
ータの出力電圧ＶＯＵＴは徐々に増加してＰチャネルプ
ルアップトランジスタ８６の導通をより少なくさせ、そ
れにより出力ノード３２からの電圧ＤＰＵＭＰを減じ
る。他方では、電圧ＶＣＤＶが基準電圧ＶＲＥＦよりも
小さければ、出力電圧ＶＯＵＴは徐々に減じられてトラ
ンジスタ８６の導通をより少なくさせ、それにより出力
ノードをハイの正電圧ＤＰＵＭＰにプルアップまたは増
加させる。
【００２４】ここで図６を参照すると、図２および図４
における、ポンピングアップされたノード２４でのハイ
レベルの正電圧ＤＰＵＭＰ（曲線Ａ）および出力ノード
３２での調整された正電圧ＶＰＲＯＧ（曲線Ｂ）の出力
波形が示されている。差動コンパレータ３０はノード８
２での電圧ＶＣＤＶ（曲線Ｃ）を基準電圧ＶＲＥＦと比
較する。比較に応じて、出力電圧ＶＯＵＴ（曲線Ｄ）は
コンパレータの出力で生成される。電圧ＶＯＵＴはノー
ド１１８（図１０）での制御電圧であり、それはパスト
ランジスタＰ９０３（図２の８６）のゲート電圧を変え
るのに用いられる。この態様では、調整された正電圧Ｖ
ＰＲＯＧは制御電圧の変化により生成されるだろう。
【００２５】図２および図４の８のポンプ部分２０ａ−
２０ｈの各々がその構造および動作において同一である
ので、ポンプ部分のただ１つについて詳細に述べるだけ
で十分である。したがって、ポンプ部分２０ａの詳細な
概略回路図が図８に示されている。ポンプ部分２０ａは
インバータゲートＧ１０ないしＧ１７からなるポンプク
ロックドライバ８８、ＮＯＲ論理ゲートＧ１８、および
ＮＡＮＤ論理ゲートＧ１９を含む。クロックドライバ８
８はクロック位相信号Ｐ０をライン８９上でドライバ部
分１８ａから受け取り、かつ応答してライン５２上のハ
イの正電圧ＤＰＵＭＰと内部クロック位相ＰＨＩ１、Ｐ
ＨＩ２およびＰＨＩ３を生成する。ポンプ部分２０ａは
さらに、パストランジスタＴ１、Ｔ２、ポンプキャパシ
タＣ７０１、第１の相殺回路２６、第２の相殺回路２
８、逆チャージ防止トランジスタＴ３、およびブースタ
ダイオード接続トランジスタＴ４を含む。
【００２６】第１の相殺回路２６は初期化トランジスタ
Ｔ５および結合キャパシタＣ７０２により形成され、パ
ストランジスタＴ１にかかるしきい値降下Ｖtpを相殺す
る。第２の相殺回路２８は初期化トランジスタＴ６およ
び結合キャパシタＣ７０３により形成され、パストラン
ジスタＴ２にかかるしきい値電圧降下Ｖtpを相殺する。
内部クロック位相ＰＨＩ２、ＰＨＩ１およびＰＨＩ３は
それぞれキャパシタＣ７０２、Ｃ７０１、およびＣ７０
３の一方の側に接続される。結合キャパシタＣ７０２の
他方の側はノード９０でパストランジスタＴ１のゲート
に接続される。ポンプキャパシタＣ７０１の他方の側は
ノードＰＭＰに接続され、かつ結合キャパシタＣ７０３
の他方の側はパストランジスタＴ２のゲートに接続され
る。
【００２７】図８に示されるポンプ部分２０ａの動作は
ここでは図７の波形に関して示される。最初は、ノード
９０は初期化トランジスタＴ５により時間ｔ１で約＋４
ボルトにプリチャージされたと仮定する。したがって、
ノードＢがハイになれば、ノード９０での電位も時間ｔ
２で上昇させられる。さらにこれによりノードＰＭＰ
も、パストランジスタＴ１にかかるしきい値降下の損失
なしで電源電位ＶＣＣにプリチャージされるだろう。し
たがって、内部クロック位相ＰＨＩ１がハイになり逆チ
ャージを妨げると、時間ｔ３の前にパストランジスタＴ
１はオフにされるだろう。逆チャージ防止トランジスタ
Ｔ３もノードＰＭＰゲートをプリチャージするのに用い
られ、かつそれをサイクル間で電源電位ＶＣＣに放電す
るのに用いられて逆チャージを妨げることが注目され
る。初期化トランジスタＴ６もノードＰＭＰゲートをプ
リチャージするのに用いられる。
【００２８】内部クロック位相ＰＨＩ１が時間ｔ３でハ
イになると、ノードＰＭＰは約＋８ボルトに上昇させら
れる。次に、内部クロック位相ＰＨＩ３が時間ｔ４でハ
イになると、ノードＰＭＰゲートも上昇させられてパス
トランジスタＴ２をオンにし、それによりしきい値降下
の損失なしにノードＰＭＰでの電圧をノード２４（ＤＰ
ＵＭＰ）に渡す。ブースタダイオード接続トランジスタ
Ｔ４はノードＰＭＰゲートに対しさらなるプリチャージ
を与えるのに役立つ。ノード２４（ＤＰＵＭＰ）が重度
に負荷されるかもしれず、したがってノードＰＭＰゲー
トを適度なレベルにプリチャージしないかもしれないの
で、このさらなるプリチャージが要求される。時間ｔ３
でのプリチャージにより、時間ｔ４でノードＰＭＰゲー
ト上の電圧がより高くキックアップされることが可能と
なる。
【００２９】ポンプ部分２０ｂが、信号Ｐ０の反転され
たものである第２のクロック位相信号Ｐ１により駆動さ
れるので、ポンプ部分２０ａがオンにされる間にポンプ
部分２０ｂはオフにされる。同様に、他のポンプ部分２
０ｄ、２０ｆおよび２０ｈは、対応するポンプ部分２０
ｃ、２０ｅ、および２０ｇがオンにされる間にオフにさ
れる。クロック信号を連続するポンプ部分の各々に対し
遅延させることにより、常に電流をポンピングアップさ
れたノード２４に運び、リプル効果を低減する１つのポ
ンプ部分が存在する。
【００３０】遅延素子Ｇ７ないしＧ９の各々がその構造
および動作において同一であるので、遅延素子の１つだ
けについて詳しく述べるだけで十分である。したがっ
て、遅延素子Ｇ７の詳細な概略回路図が図９に示されて
いる。遅延素子Ｇ７はＲＣ遅延回路９２およびシュミッ
トトリガ回路９４を含む。ＲＣ遅延回路はインバータ９
６、抵抗器９８、およびキャパシタ１００からなる。イ
ンバータ９６の入力は遅延素子Ｇ７の入力を規定する。
抵抗器９８およびキャパシタ１００の接合はライン１０
２上の入力信号からの遅延され反転された信号を与え
る。シュミットトリガ回路はＰチャネルトランジスタＰ
８０１、Ｐ８０２およびＰ８０３、Ｎチャネルトランジ
スタＮ８０１、Ｎ８０２およびＮ８０３、インバータ１
０４、ならびにソース縮退抵抗器１０６、１０８を含
む。トランジスタＰ８０１およびＮ８０１のゲートによ
り規定されたシュミットトリガ回路の入力は、遅延され
た反転された信号を受け取る。シュミットトリガ回路の
出力はインバータ１０４の出力により規定される。
【００３１】ノードＬ１でのトリップポイントはトラン
ジスタＮ８０３の、トランジスタＮ８０２と抵抗器１０
８との直列組合せに対する比率により決定される。ノー
ドＵ１でのトリップポイントはトランジスタＰ８０３
の、トランジスタＰ８０２と抵抗器１０６との直列組合
せに対する比率により決定される。抵抗器１０６および
１０８がトランジスタＰ８０２およびＮ８０２の温度係
数と比較してより小さい正の温度係数を有するので、抵
抗器はシュミットトリガ回路のためのおよび温度補償Ｖ
ＣＣを与えるのに役立つ。
【００３２】図４の電圧プログラミング調整器回路２２
はテストレベル回路部分２２ａおよびプログラミング調
整部分２２ｂからなる。テストレベル回路部分２２ａは
クロックドライバ部分１１０、およびドライバ部分によ
り駆動されるチャージポンプ部分１１２を含む。テスト
モードの間に、ノードＰＲＥゲートは高周波クロック信
号ＯＳＣにより約＋８ボルトにポンピングアップされる
だろう。結果として、プルアップトランジスタＮ９０１
はオンにされ、ノード２４（ＤＰＵＭＰ）を電源電位Ｖ
ＣＣに引く。イネーブル信号ＥＮＰＲがハイであれば
（すなわち、プログラミングモードの間に）、ノードＰ
ＲＥゲートはトランジスタＮ９０２を介し接地電位に引
かれるだろう。
【００３３】プログラミング調整部分２２ｂは、プログ
ラミングの間に、出力ノード３２で調整された（ドレイ
ン）正電位ＶＰＲＯＧを与えるのに用いられる。調整部
分２２ｂは基準電圧ＶＲＥＦ、プリチャージ回路９０
１、差動コンパレータ９０２、直列パスＰチャネルトラ
ンジスタＰ９０３、およびキャパシタＣ９０１からな
る。基準電圧はライン８０上で与えられ、かつ約＋２ボ
ルトである。プリチャージ回路９０１はプリチャージト
ランジスタＮ９０３、Ｎ９０４、Ｎウェル型キャパシタ
Ｃｐ、ＭＯＳキャパシタＣｎ、およびセンストランジス
タＰ９０４を含む。プログラミングモードに入るのに先
立ち、信号ＥＮＰＲＢおよびＥＮＰＲＢＰは初めはハイ
にされ、ノードＶＲＧを約＋２ボルトにプリチャージし
かつノード１１４を接地電位にプリチャージする。した
がって、信号ＥＮＰＲＢおよびＥＮＰＲＢＰはローにさ
れ、基準電圧を分離する。見られるように、キャパシタ
ＣｎはノードＶＲＧとノード１１４との間に接続され、
キャパシタＣｐはノード１１４と接地電位との間に接続
される。センストランジスタＰ９０４がプログラミング
の間にオンにされるので、電圧ＶＰＲＯＧはキャパシタ
ＣｎおよびＣｐにより形成される容量性分割器により分
割されてノード１１４でより小さな電圧ＶＣＤＶを与え
る。基準電圧はさらにライン１１６に与えられる。
【００３４】動作においても、差動コンパレータ９０２
は、調整された正電位ＶＰＲＯＧに比例するノード１１
４での電圧（ＶＣＤＶ）をライン１１６上の基準電圧Ｖ
ＲＥＦと比較し、かつノード１１８でその出力上にコン
トロールゲート電圧を生成する。このゲート電圧は直列
パストランジスタＰ９０３のゲートに接続される。ノー
ド１１４での電圧（ＶＣＤＶ）がライン１１６上の基準
電圧ＶＲＥＦよりも高ければ、ゲート電圧は徐々に増加
してトランジスタＰ９０３の導通をより少なくし、それ
により、より少ないハイの正電圧ＤＰＵＭＰを出力ノー
ド３２（ＶＰＲＯＧ）に与える。他方では、ノード１１
４での電圧がライン１１６上の基準電圧よりも小さけれ
ば、ゲート電圧は徐々に減少してトランジスタＰ９０４
がより多く導通するようにし、それにより、より大きな
電圧ＤＰＵＭＰを出力ノード３２に与える。この態様
で、差動コンパレータは出力ノード３２で調整された正
電位ＶＰＲＯＧを与える。
【００３５】差動コンパレータ９０２が、熱切換保護の
ためにそのゲートが電源電位ＶＣＣに接続される２つの
ＮチャネルトランジスタＮ９０５およびＮ９０６を含む
ことに留意されたい。キャパシタＣ９０１はノード１１
８とノード３２（ＶＰＲＯＧ）との間に接続され、補償
を与える。さらに、キャパシタＣ９０２はポンピングア
ップされたノード２４（ＶＰＵＭＰ）と接地電位との間
で接続され、チャージポンプ回路２０の出力におけるい
かなるリプルをも低減する。
【００３６】ここで図１１を参照すると、図１のデータ
入力バッファ回路１２の回路図が示されている。データ
バッファ回路は選択されたメモリセルトランジスタのド
レイン領域に結合されたデータビットラインが、プログ
ラミングの間に調整された正電位ＶＰＲＯＧを与えられ
ることを可能にする。データバッファ回路はさらに、非
選択メモリセルトランジスタのドレイン領域に結合され
たデータビットラインがゼロボルトを与えられるように
する。バッファ回路はインバータゲートＧ２０、Ｇ２
１、キャパシタＣ１０１、Ｄラッチ回路１２０、ＡＮＤ
論理ゲートＧ２２、ＮＯＲ論理ゲートＧ２３、２つのＮ
チャネルパストランジスタ１２２、１２４、およびレベ
ルシフト回路１２６を含む。データ入力信号ＩＮｎはラ
イン１２８に与えられ、かつインバータＧ２０、Ｇ２１
およびキャパシタＣ１０１によりＤラッチ回路１２０の
データ端子ＤＩＮに対し遅延される。端子ＣＫＢ上のク
ロック信号ＤＬＢがハイレベルであれば、端子ＤＩＮ上
のデータ信号は出力端子ＱＢを通して渡される。クロッ
ク信号ＤＬＢがローになれば、データは出力端子ＱＢ上
でラッチされる。レベルシフト回路１２６はＰチャネル
トランジスタ１３０、１３２およびＮチャネルトランジ
スタ１３４からなる。
【００３７】プログラミングモードの間に、信号ＰＧＭ
はハイとなって出力端子ＱＢを可能化する。データ信号
ＩＮｎが選択されたメモリセルに対しローレベル（ＱＢ
＝１）であるので、ＮＯＲゲートＧ２３の出力はローと
なる。したがってこのローはトランジスタ１２２、１２
４を介し渡されかつプルアップトランジスタ１４のゲー
トに与えられ、それによりそれをオンにする。結果とし
て、出力ノード３２上の調整された正電位ＶＰＲＯＧは
データビットラインＤＡＴＡＢｎに渡される。他方で
は、データ信号ＩＮｎは非選択メモリセルに対しハイレ
ベル（ＱＢ＝０）である。したがって、ＮＯＲゲートＧ
２３の出力はハイとなる。このハイは再びトランジスタ
１２２、１２４を介し渡されかつトランジスタ１４のゲ
ートに与えられ、それによりそれをオフにする。結果と
して、ゼロボルトがデータビットラインに与えられる。
【００３８】パストランジスタ１２２のゲートが調整さ
れた正電圧ＶＰＲＯＧに接続され、かつパストランジス
タ１２４のゲートが電源電位ＶＣＣに接続されてラッチ
アップ保護回路を形成することに留意されたい。電圧Ｖ
ＰＲＯＧが電源電圧ＶＣＣより下に降下するかまたは電
源電位ＶＣＣより上に増加されるかいずれかであるなら
ば、２つのトランジスタ１２２、１２４はパストランジ
スタのいずれの側の接合についても順方向バイアスを妨
げる。放電トランジスタ１３６は、プログラムリセット
モードの間にデータビットラインＤＡＴＡＢｎを放電す
るのに用いられる。図１２では、図１１のＤラッチ回路
１２０の回路図が示されている。Ｄラッチ回路はＮチャ
ネルパストランジスタ１３８およびインバータゲートＧ
２４、Ｇ２５、およびＧ２６を含む。パストランジスタ
１３８の導通経路電極のうちの１つは入力端子ＤＩＮに
接続されて遅延されたデータ信号を受け取り、かつその
導通経路電極のうちの他の１つはノード１４０に接続さ
れる。トランジスタ１３８のゲートは端子ＣＫＢに接続
されてクロック信号ＤＬＢを受け取る。インバータＧ２
４の入力はノード１４０に接続されかつその出力はノー
ド１４２とインバータＧ２５の入力とに接続される。イ
ンバータＧ２５の出力はまたノード１４０に接続され
る。ノード１４２はまたインバータＧ２６の入力とＤラ
ッチ回路の出力を規定する出力端子ＱＢとに接続され
る。インバータＧ２６の出力は別の出力端子Ｑに接続さ
れる。
【００３９】前述の詳細な説明から、この発明がプログ
ラミングの間に、調整された正電位を生成しかつそれを
フラッシュＥＥＰＲＯＭメモリセルのアレイのビットラ
インを通して、選択されたメモリセルのドレイン領域に
与えるための改良されたドレイン電源を提供することが
わかる。ドレイン電源は、各々が複数の互い違いにされ
たクロック信号のうちの１つにより駆動される複数のチ
ャージポンプ部分からなり、適度にハイレベルの正電圧
を生成するためのチャージポンプ回路を含む。相殺回路
は複数のチャージポンプ部分の各々に結合されて、チャ
ージポンプ回路におけるしきい値電圧降下を効果的に相
殺する。さらに、調整器回路が与えられて、徐々に増加
して出力ノード上のハイレベルの正電圧を減じかつ徐々
に減少して出力ノードに対しハイレベルの正電圧を増す
制御電圧を生成する。
【００４０】目下この発明の好ましい実施例として考え
られているものが図示され述べられてきたが、様々な変
更および修正がなされ得ることが当業者により理解さ
れ、均等物はこの発明の真の範囲から逸脱することなく
その要素の代わりに用いられてもよい。さらに、主要な
範囲から逸脱することなく、特定の状況または物質をこ
の発明の教示に適合させるべく多くの修正がなされても
よい。したがって、この発明は発明の実施にあたって考
慮された最良の態様として開示される特定の実施例に限
定されないことを意図するものであるが、この発明は前
掲の特許請求の範囲内のすべての実施例を含むことが意
図される。
【図面の簡単な説明】
【図１】この発明の原理により構成された、ドレイン電
源の一般的な全体のブロック図である。
【図２】図１のドレイン電圧発生および調整回路のブロ
ック図である。
【図３】例示の波形、Ｐｎ、Ｑｎ、およびＲｎを示す図
である。
【図４】図１のドレイン電圧発生および調整回路のより
詳しい概略図である。
【図５】図４のクロック発生器回路により生成されたク
ロック信号の互い違いにされた位相についてのタイミン
グ図である。
【図６】この発明の動作を理解するのに役立つ、図２お
よび図４の様々な信号の状態を示すタイミング図であ
る。
【図７】図８のチャージポンプ部分の、ある内部ノード
での様々な信号の状態を示すタイミング図である。
【図８】図４のチャージポンプ部分のうちの１つの詳細
な概略回路図である。
【図９】図４の遅延素子のうちの１つについての概略図
である。
【図１０】図４の電圧プログラミング調整器回路につい
ての概略図である。
【図１１】図１のデータ入力バッファ回路のより詳細な
概略図である。
【図１２】図１１のＤラッチ回路についての概略図であ
る。
【符号の説明】
ＶＣＣ 電源電位 １８ クロック発生器 ２０ チャージポンプ回路 ２２ 電圧プログラミング調整器回路 ２６ 第１の相殺回路 ２８ 第２の相殺回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・エイ・バン・バスカーク アメリカ合衆国、95124 カリフォルニア 州、サン・ホーゼイ、ファビアン・ドライ ブ、1742 (72)発明者 ジョニー・チャン−リー・チェン アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、ウエストリン・ウェ イ、1038 (72)発明者 チュン・ケイ・チャン アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、サン・ファン・ドライ ブ、627、ナンバー・４ (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870 (72)発明者 アントニオ・モンタルボ アメリカ合衆国、27607 ノース・カロラ イナ州、ラレイ、バン・ダイク・アベニ ュ、2402

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 プログラミングの間に、調整された正電
    位を生成しかつそれをフラッシュＥＥＰＲＯＭメモリセ
    ルのアレイのビットラインを通して、選択されたメモリ
    セルのドレイン領域に与えるためのドレイン電源であっ
    て、 複数の互い違いにされたクロック信号を生成するための
    クロック手段（１８）と、 外部電源電位（ＶＣＣ）と前記複数の互い違いにされた
    クロック信号とに応答して適度にハイレベルの正電圧を
    生成するためのチャージポンプ手段（２０）とを含み、 前記チャージポンプ手段は複数のチャージポンプ部分
    （２０ａないし２０ｈ）からなり、前記複数のチャージ
    ポンプ部分の各々の入力が前記複数の互い違いにされた
    クロック信号のうちのそれぞれ１つを受け取るべく接続
    されかつその出力がポンピングアップされたノードに接
    続され、 さらに、前記複数のチャージポンプ部分の各々に結合さ
    れて前記複数のチャージポンプ部分におけるしきい値電
    圧降下を効果的に相殺するための相殺手段（２６、２
    ８）と、 出力ノードでの前記調整された正電位および基準電圧に
    応答して、徐々に増加してハイレベルの正電圧を出力ノ
    ードに対し減じかつ徐々に減少してハイレベルの正電圧
    を出力ノードに対し増す制御電圧を生成するための調整
    手段（２２）とを含む、ドレイン電源。
  2. 【請求項２】 前記調整された正電位が約＋６．５ボル
    トである、請求項１に記載のドレイン電源。
  3. 【請求項３】 前記複数のチャージポンプ部分の各々が
    第１のＮチャネルパストランジスタ（Ｔ１）、ポンプキ
    ャパシタ（Ｃ７０１）、および第２のＮチャネルパスト
    ランジスタ（Ｔ２）からなり、前記第１のトランジスタ
    のドレインが電源電位（ＶＣＣ）に接続されかつそのソ
    ースがプリチャージノードに接続され、前記ポンプキャ
    パシタの一方の側がプリチャージノードに接続されかつ
    その他方の側が第１の内部クロック位相を受け取るべく
    接続され、前記第２のトランジスタのドレインがプリチ
    ャージノードに接続されかつそのソースが出力ノードに
    接続され、前記第１のトランジスタのゲートが第１の内
    部ノードに接続され、前記第２のトランジスタのゲート
    が第２の内部ノードに接続される、請求項１に記載のド
    レイン電源。
  4. 【請求項４】 前記相殺手段が、第１の内部ノードに結
    合された第１の結合キャパシタ（Ｃ７０２）および第１
    のＮチャネル初期化トランジスタ（Ｔ５）と、第２の内
    部ノードに結合された第２の結合キャパシタ（Ｃ７０
    ３）および第２のＮチャネル初期化トランジスタ（Ｔ
    ６）とからなる、請求項３に記載のドレイン電源。
  5. 【請求項５】 前記調整手段が非反転入力、反転入力、
    出力、および直列パスＰチャネルトランジスタ（Ｐ９０
    ３）を有する差動コンパレータ（９０２）からなり、前
    記差動コンパレータの非反転入力が基準電圧に結合さ
    れ、その反転入力が前記調整された正電位に結合され、
    かつその出力が前記直列パストランジスタのゲートに結
    合され、前記直列パストランジスタのソースが前記ハイ
    レベルの正電圧に接続されかつそのドレインが出力ノー
    ドに接続されて前記調整された正電位を与える、請求項
    １に記載のドレイン電源。
  6. 【請求項６】 前記調整手段が、動作のテストモードの
    間に、前記ポンピングアップされたノードを電源電位に
    引くためのテストレベル手段（２２ａ）を含む、請求項
    １に記載のドレイン電源。
  7. 【請求項７】 前記クロック手段が、高周波クロック信
    号に応答してクロック位相信号を生成するためのドライ
    バ手段（１８ａ）および前記クロック位相信号に応答し
    て、前のものと比較して各々が遅延される前記複数の互
    い違いにされたクロック信号を生成するための遅延手段
    （１８ｂ）からなる、請求項１に記載のドレイン電源。
  8. 【請求項８】 前記遅延手段が複数のインバータ（Ｇ３
    ないしＧ６）および遅延素子（Ｇ７ないしＧ９）からな
    り、前記複数の遅延素子の各々がＲＣ遅延回路（９２）
    およびシュミットトリガ回路（９４）を含み、前記ＲＣ
    回路の入力が入力信号および出力に接続され、前記シュ
    ミットトリガの入力が前記ＲＣ遅延回路の出力に接続さ
    れかつその出力が前記入力信号に関し反転され遅延され
    る出力信号を与える、請求項７に記載のドレイン電源。
  9. 【請求項９】 前記複数のチャージポンプ部分の各々が
    前記電源電位（ＶＣＣ）と前記第２の内部ノードとの間
    に結合された逆チャージトランジスタ（Ｔ３）および前
    記プリチャージノードと前記第２の内部ノードとの間に
    結合されたブースタダイオード接続トランジスタ（Ｔ
    ４）をさらに含む、請求項３に記載のドレイン電源。
  10. 【請求項１０】 基板上に形成されて列および行を規定
    するフラッシュＥＥＰＲＯＭメモリセルのアレイであっ
    て、基板は行の少なくとも１つに沿って延びる共通ソー
    スライン、それぞれの列に沿って延びる複数のビットラ
    インを含み、各メモリセルは共通ソースラインに結合さ
    れたＮ型ソース領域、コントロールゲート、フローティ
    ングゲート、ビットラインのそれぞれ１つに結合された
    Ｎ型ドレイン領域およびチャネル領域を含み、各メモリ
    セルが主としてホットエレクトロンをそのフローティン
    グゲートに転送することによりプログラム可能である、
    アレイにおいて、プログラミングの間に、調整された正
    電位を生成しかつそれをビットラインを通して、選択さ
    れたメモリセルのドレイン領域に与えるためのドレイン
    電源であって、 複数の互い違いにされたクロック信号を生成するための
    クロック手段（１８）と、 外部電源電位（ＶＣＣ）と前記複数の互い違いにされた
    クロック信号とに応答して適度にハイレベルの正電圧を
    生成するためのチャージポンプ手段（２０）とを含み、 前記チャージポンプ手段が複数のチャージポンプ部分
    （２０ａないし２０ｈ）からなり、前記複数のチャージ
    ポンプ部分の各々の入力が前記複数の互い違いにされた
    クロック信号のうちのそれぞれ１つを受け取るべく接続
    されかつその出力がポンピングアップされたノードに接
    続され、 さらに、 前記複数のチャージポンプ部分の各々に結合されて前記
    複数のチャージポンプ部分におけるしきい値電圧降下を
    効果的に相殺するための相殺手段（２６、２８）と、 出力ノードでの前記調整された正電位および基準電圧に
    応答して、徐々に増加してハイレベルの正電圧を出力ノ
    ードに対し減じかつ徐々に減少してハイレベルの正電圧
    を出力ノードに対し増す制御電圧を生成するための調整
    手段（２２）とを含む、ドレイン電源。
  11. 【請求項１１】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記調整された正電位が約６．５ボル
    トである、請求項１０に記載のドレイン電源。
  12. 【請求項１２】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記複数のチャージポンプ部分の各々
    が第１のＮチャネルパストランジスタ（Ｔ１）、ポンプ
    キャパシタ（Ｃ７０１）、および第２のＮチャネルパス
    トランジスタ（Ｔ２）からなり、前記第１のトランジス
    タのドレインが電源電位（ＶＣＣ）に接続されかつその
    ソースがプリチャージノードに接続され、前記ポンプキ
    ャパシタの一方の側がプリチャージノードに接続されか
    つその他方の側が第１の内部クロック位相を受け取るべ
    く接続され、前記第２のトランジスタのドレインがプリ
    チャージノードに接続されかつそのソースが出力ノード
    に接続され、前記第１のトランジスタのゲートが第１の
    内部ノードに接続され、前記第２のトランジスタのゲー
    トが第２の内部ノードに接続される、請求項１０に記載
    のドレイン電源。
  13. 【請求項１３】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記相殺手段が第１の内部ノードに結
    合された第１の結合キャパシタ（Ｃ７０２）および第１
    のＮチャネル初期化トランジスタ（Ｔ５）と、第２の内
    部ノードに結合された第２の結合キャパシタ（Ｃ７０
    ３）および第２のＮチャネル初期化トランジスタ（Ｔ
    ６）とからなる、請求項１２に記載のドレイン電源。
  14. 【請求項１４】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記調整手段が、非反転入力、反転入
    力、出力、および直列パスＰチャネルトランジスタ（Ｐ
    ９０３）を有する差動コンパレータ（９０２）からな
    り、前記差動コンパレータの非反転入力が基準電圧に結
    合され、その反転入力が前記調整された正電位に結合さ
    れ、かつその出力が前記直列パストランジスタのゲート
    に結合され、前記直列パストランジスタのソースが前記
    ハイレベルの正電圧に接続されかつそのドレインが出力
    ノードに接続されて前記調整された正電位を与える、請
    求項１０に記載のドレイン電源。
  15. 【請求項１５】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記調整手段が、動作のテストモード
    の間に、前記ポンピングアップされたノードを電源電位
    に引くためのテストレベル手段（２２）を含む、請求項
    １０に記載のドレイン電源。
  16. 【請求項１６】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記クロック手段が、高周波クロック
    信号に応答してクロック位相信号を生成するためのドラ
    イバ手段（１８ａ）、および前記クロック位相信号に応
    答して、前のものと比較して各々が遅延される前記複数
    の互い違いにされたクロック信号を生成するための遅延
    手段（１８ｂ）からなる、請求項１０に記載のドレイン
    電源。
  17. 【請求項１７】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記遅延手段が複数のインバータ（Ｇ
    ３ないしＧ６）および遅延素子（Ｇ７ないしＧ９）から
    なり、前記複数の遅延素子の各々がＲＣ遅延回路（９
    ２）およびシュミットトリガ回路（９４）を含み、前記
    ＲＣ回路の入力が入力信号および出力に接続され、前記
    シュミットトリガの入力が前記ＲＣ遅延回路の出力に接
    続されかつその出力が前記入力信号に関して反転され遅
    延される出力信号を与える、請求項１６に記載のドレイ
    ン電源。
  18. 【請求項１８】 フラッシュＥＥＰＲＯＭメモリセルの
    アレイにおいて、前記複数のチャージポンプ部分の各々
    が前記電源電位（ＶＣＣ）と前記第２の内部ノードとの
    間に結合された逆チャージトランジスタ（Ｔ３）および
    前記プリチャージノードと前記第２の内部ノードとの間
    に結合されたブースタダイオード接続トランジスタ（Ｔ
    ４）をさらに含む、請求項１２に記載のドレイン電源。
  19. 【請求項１９】 プログラミングの間に、調整された正
    電位を生成しかつそれをフラッシュＥＥＰＲＯＭのメモ
    リセルのアレイのビットラインを通して、選択されたメ
    モリセルのドレイン領域に与えるためのドレイン電源で
    あって、 外部電源電位（ＶＣＣ）と複数の互い違いにされたクロ
    ック信号とに応答して適度にハイレベルの正電圧を生成
    するためのチャージポンプ手段（２０）と、 前記チャージポンプ手段に結合されて前記チャージポン
    プ手段におけるしきい値電圧降下を効果的に相殺するた
    めの相殺手段（２６、２８）と、 出力ノードでの前記調整された正電位および基準電圧に
    応答して徐々に増加してハイレベルの正電圧を出力ノー
    ドに対し減じかつ徐々に減少してハイレベルの正電圧を
    出力ノードに対し増す制御電圧を生成するための調整手
    段（２２）とを含む、ドレイン電源。
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