JP3043201B2 - 昇圧回路 - Google Patents

昇圧回路

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JP3043201B2
JP3043201B2 JP9619793A JP9619793A JP3043201B2 JP 3043201 B2 JP3043201 B2 JP 3043201B2 JP 9619793 A JP9619793 A JP 9619793A JP 9619793 A JP9619793 A JP 9619793A JP 3043201 B2 JP3043201 B2 JP 3043201B2
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06Modifications for ensuring a fully conducting state
    • H03K17/063Modifications for ensuring a fully conducting state in field-effect transistor switches

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路に形成
され、入力電圧を昇圧して高電圧を発生させるための昇
圧回路に係り、例えば不揮発性半導体メモリの消去・書
き込み時に必要な高電圧を発生させるために使用される
ものである。
【0002】
【従来の技術】図9は、従来の不揮発生メモリにおいて
消去・書き込み時に必要な高電圧を発生させるために形
成されている昇圧回路の一例を示す。この昇圧回路は、
昇圧入力電圧(電源電圧Vcc)ノードにドレイン・ゲー
ト相互が接続され、ソースが第1のノードaに接続され
た常時オン状態のNチャネルMOSトランジスタT0
と、上記第1のノードaと昇圧出力電圧(高電圧Vpp)
ノードとの間に直列に接続され、それぞれドレイン・ゲ
ート相互が接続された複数個のMOSトランジスタT
1、T2と、上記直列に接続された複数個のMOSトラ
ンジスタのうちの奇数番目のMOSトランジスタT1の
ドレイン・ゲート相互接続ノードと第1のクロック信号
(φ1 )印加ノードdとの間にそれぞれ対応して接続さ
れた複数個の第1の昇圧容量素子C1と、前記複数個の
MOSトランジスタのうちの偶数番目のMOSトランジ
スタT2のドレイン・ゲート相互接続ノードと第2のク
ロック信号(φ2 )印加ノードeとの間にそれぞれ対応
して接続された複数個の第2の昇圧容量素子C2とを具
備している。
【0003】前記クロック信号φ1 、φ2 は、互いの
“H”レベル期間が重ならないようにタイミングが設定
されており、例えば図10に示すような波形を有する。
次に、図9中の昇圧基本回路10の一段分の動作につい
て、図11を参照しながら説明する。
【0004】クロック信号φ1 、φ2 が共に“L”レベ
ルの時には、トランジスタT1、T2が共にオフ状態で
あり、第1のノ−ドaはそれ以前の電位Vaを維持し、
第2のノ−ドbはそれ以前の電位Vbを維持する。
【0005】次に、クロック信号φ1 が“H”レベル、
φ2 が“L”レベルの時には、ノ−ドaの電位は、昇圧
容量C1を介してクロック信号φ1 の振幅Vφ(Vccに
等しい)だけ上昇し、(Va+Vφ)となる。この時、
上記トランジスタT1がオン状態となって電流を放電す
るので、このトランジスタT1の放電電流による電圧低
下分をVL とすると、ノ−ドbは(Va+Vφ−Vth−
VL )まで充電される。ここで、VthはトランジスタT
1の閾値電圧である。
【0006】次に、再び、クロック信号φ1 、φ2 が共
に“L”レベルになると、トランジスタT1、T2が共
にオフ状態になり、ノ−ドa、ノ−ドbはそれぞれ以前
の電位を維持する。
【0007】次に、クロック信号φ1 が“L”レベル、
φ2 が“H”レベルの時には、ノ−ドbの電位は、昇圧
容量C2を介してクロック信号φ2 の振幅Vφ分だけ上
昇し、Vb+Vφとなる。この時、トランジスタT1は
オフ状態、トランジスタT2はオン状態となって電流を
放電するので、このトランジスタT2の放電電流による
電圧低下分をVL とすると、第3のノ−ドc(トランジ
スタT2のソース側)は(Vb+Vφ−Vth−VL )ま
で充電される。ここで、VthはトランジスタT2の閾値
電圧である。
【0008】以下、上記したような動作が繰り返される
ことにより、昇圧基本回路10の一段当りで2(Vφ−
Vth−VL )の電位だけ昇圧され、最終的に必要な高電
圧Vppが得られる。
【0009】即ち、図9の昇圧回路によれば、電源電圧
Vccがクロック信号φ1 、φ2 に同期して順次昇圧さ
れ、高電圧Vppが得られる。上記昇圧回路の仕様が、電
源電圧Vcc=例えば2V、出力電圧Vpp=例えば20V
である場合、昇圧基本回路10の1段で1Vずつ昇圧さ
れると仮定すると、昇圧基本回路10を20段接続する
必要がある。
【0010】ところで、前記昇圧基本回路10のMOS
トランジスタT1、T2の閾値電圧Vthのバックゲート
効果は、昇圧回路における昇圧基本回路10が最終段に
近付くほど順次大きくなる。上記MOSトランジスタT
1、T2として、初期の閾値電圧が0V程度のイントリ
ンシック型のものを使用した場合でも、最悪の場合、そ
の閾値電圧は1V程度になる。また、前述したようにM
OSトランジスタT1、T2に放電電流が流れることに
よる電圧低下分VL が存在する。
【0011】従って、図9の昇圧回路において、例えば
2V程度の低い電源電圧Vccから20V程度の高電圧V
ppを得ようとすると、各昇圧基本回路10の昇圧分が小
さな値になるので、昇圧基本回路10の接続段数を大幅
に増やす必要がある。
【0012】いま、動作電源電圧が例えば2V〜5Vの
ように広い範囲を有する昇圧回路を得ようとする場合を
考える。前述のように例えば2V程度の低い電源電圧の
時に所望の高電圧Vppが得られるように昇圧基本回路1
0の接続段数を設定しておくと、5V程度の高い電源電
圧の時に各昇圧基本回路10における昇圧分が増加する
ので、昇圧回路が過剰な昇圧能力を持つことになる。
【0013】しかし、不揮発生メモリにおいては、メモ
リセルに過大な電圧が印加されると、メモリセルの信頼
性に悪影響を与えることになる。そこで、昇圧回路の出
力側に高電圧Vppの振幅を制限するためのVppリミッタ
を接続することが考えられるが、これは消費電流の浪費
をまねくことになる。
【0014】また、図9の昇圧回路において、クロック
信号φ1 、φ2 の供給源である駆動バッファ回路(図示
せず)は、昇圧基本回路10の接続段数の増加に伴って
駆動能力を大きくする必要があるが、電源電圧が高い時
に駆動バッファ回路の充放電電流、貫通電流が大きくな
る。これは、電源ノイズの増大など、LSI特性を悪化
させる要因ともなる。
【0015】
【発明が解決しようとする課題】上記したように従来の
昇圧回路は、その動作電源電圧範囲を広く設定しようと
すると、電源電圧が高い領域で無駄な消費電流および電
源ノイズの増大をまねくという問題があった。
【0016】本発明は、上記の問題点を解決すべくなさ
れたもので、動作電源電圧範囲を広く設定でき、かつ、
無駄な消費電流および電源ノイズの増大を抑制し得る昇
圧回路を提供することを目的とする。
【0017】
【課題を解決するための手段】本発明は、昇圧入力電圧
が与えられる第1のノードと昇圧出力ノードとの間に直
列に接続され、それぞれドレイン・ゲート相互が接続さ
れた複数個のMOSトランジスタと、上記直列に接続さ
れた複数個のMOSトランジスタのうちの奇数番目のM
OSトランジスタのドレイン・ゲート相互接続ノードと
第1のクロック信号印加ノードとの間にそれぞれ対応し
て接続された複数個の第1の昇圧容量素子と、前記複数
個のMOSトランジスタのうちの偶数番目のMOSトラ
ンジスタのドレイン・ゲート相互接続ノードと第2のク
ロック信号印加ノードとの間にそれぞれ対応して接続さ
れた複数個の第2の昇圧容量素子と、第1のクロック信
号が入力し、電源電圧が所定のレベルに達すると、この
クロック信号の振幅が一定となるように制御し、この振
幅が制御されたクロック信号を前記第1のクロック信号
印加ノードに供給する第1のクロック振幅制御回路と、
前記第1のクロック信号とはパルス期間が重複しない第
2のクロック信号が入力し、電源電圧が所定のレベルに
達すると、このクロック信号の位相は変えずに、振幅が
一定となるように制御し、この振幅が制御されたクロッ
ク信号を前記第2のクロック信号印加ノードに供給する
第2のクロック振幅制御回路とを具備することを特徴と
する。
【0018】
【作用】電源電圧が所定のレベルに達すると、一定とな
るように振幅が制御されたクロック信号が昇圧容量素子
の電極に印加されるので、昇圧基本回路の各段の昇圧分
が上記クロック信号のレベルに応じて制限される。
【0019】従って、電源電圧が高い領域における過剰
な昇圧を回避し、無駄な消費電流の浪費を抑制すること
が可能となる。なお、クロック信号の振幅を電源電圧以
下にレベルシフトするように制御することにより、クロ
ック信号駆動用バッファ回路の充放電電流、貫通電流を
抑制し、電源ノイズの増大を抑制することが可能とな
る。
【0020】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係る不揮発
性メモリに形成された昇圧回路を示している。
【0021】この昇圧回路は、図9を参照して前述した
従来の昇圧回路と比べて、それぞれ対応してクロック信
号φ1 、φ2 の振幅を電源電圧Vccのレベルに応じて制
御する第1のクロック振幅制御回路11、第2のクロッ
ク振幅制御回路12が付加されており、このクロック振
幅制御回路11、12により振幅が制御されたクロック
信号φ1'、φ2'をそれぞれ対応して前記昇圧容量素子C
1、C2に印加する点が異なり、その他は同じであるの
で、図9中と同一符号を付している。
【0022】即ち、図1の昇圧回路は、昇圧入力電圧ノ
ードと第1のノードaとの間に常時オン状態のMOSト
ランジスタT0が接続されている。そして、上記第1の
ノードaと昇圧出力ノードとの間に直列に接続され、そ
れぞれドレイン・ゲート相互が接続された複数個のMO
SトランジスタT1、T2と、上記直列に接続された複
数個のMOSトランジスタのうちの奇数番目のMOSト
ランジスタT1のドレイン・ゲート相互接続ノードと第
1のクロック信号印加ノードdとの間にそれぞれ対応し
て接続された複数個の第1の昇圧容量素子C1と、前記
複数個のMOSトランジスタのうちの偶数番目のMOS
トランジスタT2のドレイン・ゲート相互接続ノードと
第2のクロック信号印加ノードeとの間にそれぞれ対応
して接続された複数個の第2の昇圧容量素子C2とを有
する。
【0023】さらに、第1のクロック信号φ1 が第1の
クロック信号入力線13から入力し、このクロック信号
の振幅を電源電圧のレベルに応じて制御し、この振幅が
制御されたクロック信号φ1'を第1のクロック信号出力
線14を介して第1のクロック信号印加ノードdに供給
する第1のクロック振幅制御回路11と、前記第1のク
ロック信号φ1 とはパルス期間が重複しない第2のクロ
ック信号φ2 が第2のクロック信号入力線15から入力
し、このクロック信号の振幅を電源電圧のレベルに応じ
て制御し、この振幅が制御されたクロック信号φ2'を第
2のクロック信号出力線16を介して第2のクロック信
号印加ノードeに供給する第2のクロック振幅制御回路
12とを具備することを特徴とする。
【0024】即ち、図1の昇圧回路は、基本的な構成と
して、昇圧入力電圧が与えられる第1のノードaと第1
のクロック印加ノードdとの間に挿入された第1の昇圧
容量C1と、上記第1のノードaと第2のノードbとの
間に挿入され、上記第1のノードaの電位に応じて導通
制御される第1のMOSトランジスタT1と、上記第2
のノードbと第2のクロック印加ノードeとの間に挿入
された第2の昇圧容量C2と、上記第2のノードbと第
3のノードcとの間に挿入され、上記第2のノードbの
電位に応じて導通制御される第2のMOSトランジスタ
T2とを含む昇圧基本回路10が複数個縦続接続されて
いる。そして、各段の昇圧基本回路10の第1のクロッ
ク印加ノードdおよび第2のクロック印加ノードeに第
1のクロック振幅制御回路11および第2のクロック振
幅制御回路12から対応してクロック信号φ1'、φ2'が
供給されている。
【0025】図2は、前記クロック振幅制御回路11、
12の入力クロック信号φ1 、φ2および出力クロック
信号φ1'、φ2'のタイミング波形を示す。上記クロック
振幅制御回路11、12は、入力クロック信号φ1 、φ
2 の振幅Vφ(Vccに等しい)を電源電圧レベルに応じ
て制御し、振幅Vφ' を有する出力クロック信号φ1'、
φ2'を昇圧基本回路10の昇圧容量C1、C2に印加す
る。これにより、前述した従来例の昇圧回路と同様の動
作により、電源電圧Vccがクロック信号φ1'、φ2'に同
期して順次昇圧され、高電圧Vppが得られる。
【0026】この場合、昇圧基本回路10の一段当りの
昇圧分が2(Vφ' −Vth−VL )に制限されるので、
特に、電源電圧Vccが高い領域における過剰な昇圧を回
避し、無駄な消費電流の浪費を抑制することが可能とな
る。
【0027】なお、クロック信号φ1'、φ2'の振幅を電
源電圧以下にレベルシフトするように制御することによ
り、クロック信号駆動用バッファ回路の充放電電流、貫
通電流を抑制し、電源ノイズの増大を抑制することが可
能となる。
【0028】図3は、図1中の第1のクロック振幅制御
回路11、第2のクロック振幅制御回路12のそれぞれ
の一具体例を示している。このクロック振幅制御回路
は、Vccノ−ドにドレインが接続され、ゲートに接地電
位(Vss)が与えられる第3のMOSトランジスタT3
と、この第3のトランジスタのソースとVssノードとの
間に第4のMOSトランジスタT4および第5のMOS
トランジスタT5が直列に接続されている。そして、こ
の第4のトランジスタおよび第5のトランジスタの各ゲ
ートに前記第1のクロック信号入力線13あるいは第2
のクロック信号入力線15からクロック信号φ(φ1 、
φ2 を代表して示す)が入力し、上記第4のトランジス
タおよび第5のトランジスタの各ドレイン相互接続ノー
ドから第1のクロック信号出力線14あるいは第2のク
ロック信号出力線16にクロック信号φ' (φ1'、φ2'
を代表して示す)が出力する。
【0029】本例では、前記第3のMOSトランジスタ
T3としてNチャネルディプレッション型トランジス
タ、前記第4のMOSトランジスタT4としてPチャネ
ルトランジスタ、前記第5のMOSトランジスタT5と
してNチャネルトランジスタが用いられており、第4の
MOSトランジスタおよび第5のNチャネルMOSトラ
ンジスタはCMOSインバータ回路を構成している。
【0030】図4は、図3のクロック振幅制御回路の振
幅制御特性(電源電圧Vcc対クロック信号出力振幅V
φ' )の一例を示す図である。図5は、図1中のクロッ
ク振幅制御回路を図2のように構成した場合の昇圧特性
(電源電圧Vcc対出力電圧Vpp)の一例を示す図であ
る。
【0031】次に、図3のクロック振幅制御回路の動作
および図1の昇圧回路の特性について図4および図5に
示す特性図を参照しながら説明する。図3のクロック振
幅制御回路において、Nチャネルディプレッション型ト
ランジスタT3の閾値電圧をVthd で表わすと、このト
ランジスタT3は、そのソース(ノードf)の電位が|
Vthd |になるとオフ状態になる。これにより、ノード
fの電位は、|Vthd |で制限され、それ以上には上が
らない。
【0032】そして、CMOSインバータ回路のPチャ
ネルトランジスタT4のソースは前記ノードfに接続さ
れているので、上記CMOSインバータ回路の出力信号
(クロック信号φ' )のレベルVφ' は、電源電圧Vcc
に正比例するのではなく、前記|Vthd |で制限され
る。
【0033】昇圧基本回路10の一段当りの昇圧電圧は
前述したように2(Vφ' −Vth−VL )であり、Vth
およびVL が一定であるとすれば、電源電圧Vccが|V
thd|以上ではクロック信号φ' のレベルVφ' は|Vt
hd |で一定となり、出力電圧Vppも一定に抑えること
が可能となる。
【0034】なお、前記Vthd を任意の値に設定するこ
とにより、クロック信号φ' の振幅Vφ' および出力電
圧Vppを所望の値に設定することが容易に可能である。
この場合、クロック信号の振幅Vφ' を電源電圧Vcc以
下に設定することにより、クロック信号駆動用バッファ
回路の充放電電流、貫通電流を抑制し、電源ノイズの増
大を抑制することが可能となる。
【0035】図6は、図3のクロック振幅制御回路の変
形例を示している。このクロック振幅制御回路は、図3
を参照して前述したクロック振幅制御回路と比べて、前
記第3のMOSトランジスタ(Nチャネルディプレッシ
ョン型トランジスタ)T3のゲート電位がVss電位に固
定されていない点、Vccノードと上記第3のトランジス
タT3のゲートとの間に第6とMOSトランジスタT6
としてNチャネルディプレッション型トランジスタのド
レイン・ソース間が接続され、この第6のトランジスタ
T6のゲートにVss電位が与えられる点が異なり、その
他は同じであるので、図3中と同一符号を付している。
【0036】図7は、図5のクロック振幅制御回路の振
幅制御特性(電源電圧Vcc対クロック信号出力振幅V
φ' )の一例を示す図である。図8は、図1中のクロッ
ク振幅制御回路を図6のように構成した場合の昇圧特性
(電源電圧Vcc対出力電圧Vpp)の一例を示す図であ
る。
【0037】図6のクロック振幅制御回路の動作は、基
本的には、前述した図3のクロック振幅制御回路の動作
(図4を参照)と同じであるが、ディプレッション型ト
ランジスタT6が付加されていることにより次に述べる
ような動作が得られる。
【0038】即ち、第6のトランジスタT6の閾値電圧
をVthd で表わすと、この第6のトランジスタT6は、
そのソース(ノードg)の電位が|Vthd |になるとオ
フ状態になる。これにより、第3のトランジスタT3の
ゲートの電位は、|Vthd |で制限され、それ以上には
上がらない。
【0039】従って、第3のトランジスタT3は、その
ソース(ノードf)の電位が|Vthd |+|Vthd |=
2|Vthd |になるとオフ状態になる。これにより、ノ
ードfの電位は、2|Vthd |で制限され、それ以上に
は上がらない。
【0040】そして、CMOSインバータ回路のPチャ
ネルトランジスタT4のソースが前記ノードfに接続さ
れているので、上記CMOSインバータ回路の出力信号
(クロック信号φ' )のレベルVφ' は、電源電圧Vcc
に正比例するのではなく、前記2|Vthd |で制限され
る。
【0041】昇圧基本回路10の一段当りの昇圧電圧は
2(Vφ' −Vth−VL )であり、VthおよびVL が一
定であるとすれば、電源電圧Vccが2|Vthd |以上で
はクロック信号φ' のレベルVφ' は2|Vthd |で一
定となり、出力電圧Vppも一定に抑えることが可能とな
る。なお、図6の昇圧回路においても、前記Vthd を任
意の値に設定することにより、出力電圧Vppを所望の値
に設定することが容易に可能である。
【0042】
【発明の効果】上述したように本発明によれば、動作電
源電圧範囲を広く設定でき、かつ、無駄な消費電流およ
び電源ノイズの増大を抑制し得る昇圧回路を実現するこ
とができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る昇圧回路を示す回路
図。
【図2】図2は、図1中のクロック振幅制御回路の入力
クロック信号φ1 、φ2 および出力クロック信号φ1'、
φ2'を示すタイミング波形図。
【図3】図1中のクロック振幅制御回路の一具体例を示
す回路図。
【図4】図3のクロック振幅制御回路の制御特性(電源
電圧Vcc対クロック信号出力振幅Vφ' )の一例を示す
図。
【図5】図1の昇圧回路が図3のクロック振幅制御回路
を有する場合の昇圧特性(電源電圧Vcc対出力電圧Vp
p)の一例を示す図。
【図6】図3のクロック振幅制御回路の変形例を示す断
面図。
【図7】図6のクロック振幅制御回路の制御特性(電源
電圧Vcc対クロック信号出力振幅Vφ' )の一例を示す
図。
【図8】図1の昇圧回路が図6のクロック振幅制御回路
を有する場合の昇圧特性(電源電圧Vcc対出力電圧Vp
p)の一例を示す図。
【図9】従来の昇圧回路の一例を示す回路図。
【図10】図9の昇圧回路に印加されるクロック信号φ
1 、φ2 の一例を示すタイミング波形図。
【図11】図9中の昇圧基本回路の一段分の動作例を示
す電圧波形図。
【符号の説明】
T0、T1、T2…縦続接続されたMOSトランジス
タ、C1、C2…昇圧容量、10…昇圧基本回路、11
…第1のクロック振幅制御回路、12…第2のクロック
振幅制御回路、13、15…クロック信号入力線、1
4、16…クロック信号出力線、T3、T6…Nチャネ
ルディプレッション型トランジスタ、T4…Pチャネル
トランジスタ、T5…Nチャネルトランジスタ。
フロントページの続き (56)参考文献 特開 昭64−39263(JP,A) 特開 平1−259751(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02M 3/07

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 昇圧入力電圧が与えられる第1のノード
    と昇圧出力ノードとの間に直列に接続され、それぞれド
    レイン・ゲート相互が接続された複数個のMOSトラン
    ジスタと、 上記直列に接続された複数個のMOSトランジスタのう
    ちの奇数番目のMOSトランジスタのドレイン・ゲート
    相互接続ノードと第1のクロック信号印加ノードとの間
    にそれぞれ対応して接続された複数個の第1の昇圧容量
    素子と、 前記複数個のMOSトランジスタのうちの偶数番目のM
    OSトランジスタのドレイン・ゲート相互接続ノードと
    第2のクロック信号印加ノードとの間にそれぞれ対応し
    て接続された複数個の第2の昇圧容量素子と、 第1のクロック信号が入力し、電源電圧が所定のレベル
    に達すると、このクロック信号の振幅が一定となるよう
    制御し、この振幅が制御されたクロック信号を前記第
    1のクロック信号印加ノードに供給する第1のクロック
    振幅制御回路と、 前記第1のクロック信号とはパルス期間が重複しない第
    2のクロック信号が入力し、電源電圧が所定のレベルに
    達すると、このクロック信号の位相は変えずに、振幅が
    一定となるように制御し、この振幅が制御されたクロッ
    ク信号を前記第2のクロック信号印加ノードに供給する
    第2のクロック振幅制御回路とを具備することを特徴と
    する昇圧回路。
  2. 【請求項2】 請求項1記載の昇圧回路において、 前記第1、第2のクロック振幅制御回路のそれぞれは、 一端が電源電圧ノ−ドに接続され、ゲートに接地電位が
    与えられる第3のMOSトランジスタと、 この第3のトランジスタの他端に一端が接続され、ゲー
    トがクロック信号入力線に接続され、他端がクロック信
    号出力線に接続された第4のMOSトランジスタと、 この第4のMOSトランジスタの他端に一端が接続さ
    れ、ゲートが前記クロック信号入力線に接続され、他端
    が接地ノードに接続された第5のMOSトランジスタと
    を有することを特徴とする昇圧回路。
  3. 【請求項3】 請求項2記載の昇圧回路において、 前記第3のMOSトランジスタがNチャネルディプレッ
    ション型トランジスタ、前記第4のMOSトランジスタ
    がPチャネルトランジスタ、前記第5のMOSトランジ
    スタがNチャネルトランジスタであることを特徴とする
    昇圧回路。
  4. 【請求項4】 請求項2記載の昇圧回路において、 前記第1、第2のクロック振幅制御回路のそれぞれは、 一端が電源電圧ノ−ドに接続された第3のMOSトラン
    ジスタと、 この第3のトランジスタの他端に一端が接続され、ゲー
    トがクロック信号入力線に接続され、他端がクロック信
    号出力線に接続された第4のMOSトランジスタと、 この第4のMOSトランジスタの他端に一端が接続さ
    れ、ゲートが前記クロック信号入力線に接続され、他端
    が接地ノードに接続された第5のMOSトランジスタ
    と、 一端が電源電圧ノ−ドに接続され、ゲートに接地電位が
    与えられ、他端が前記第3のMOSトランジスタのゲー
    トに接続された第6のMOSトランジスタとを有するこ
    とを特徴とする昇圧回路。
  5. 【請求項5】 請求項4記載の昇圧回路において、 前記第3のMOSトランジスタおよび第6のMOSトラ
    ンジスタがNチャネルディプレッション型トランジス
    タ、前記第4のMOSトランジスタがPチャネルトラン
    ジスタ、前記第5のMOSトランジスタがNチャネルト
    ランジスタであることを特徴とする昇圧回路。
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