KR100277136B1 - 드레인 파워서플라이 - Google Patents

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청리 첸 쟈니
케이. 창 청
이. 클리브랜드 리
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미키오 이시마루
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Abstract

프로그래밍하는 동안 플래시 EEPROM 메모리셀 어레이내 비트선을 통해 선택된 메모리셀의 드레인영역에 조절된 포지티브전위를 발생하고 공급하기 위한 파워서플라이는 적절한 고레벨 포지티브전압을 발생하는 다수의 스태거된 클럭신호중 한 신호로 구동되는 다수의 충전펌프부(20a-20h)로 구성된 충전펌프수단(20)을 포함한다. 소거수단(26, 28)은 충전 펌프회로내에서 문턱전압강하를 효과적으로 소거하기 위하여 다수의 충전 펌프부 각각에 연결된다. 출력노드상에 조절된 포지티브전위와 기준전압에 대응하는 조절기회로(22)는 출력노드상에서 고레벨 포지티브전압을 제어하기 위하여 제어전압을 발생하는데 제공된다.

Description

드레인 파워서플라이
제1도는 본 발명의 주요사항에 따라 제조된 드레인 파워서플라이의 일반적인 전체 블록도.
제2도는 제1도의 드레인 전압발생 및 조절회로의 블록도.
제3도는 제1도의 드레인 전압발생 및 조절회로를 더욱 상세하게 도시한 개략도.
제4도는 제3도의 클럭발생기회로에 의해 발생된 클럭신호의 스태거된 위상을 도시한 타이밍도.
제5도는 본 발명의 동작을 이해하고 사용하는 제2도 및 제3도에 있는 여러신호의 상태를 나타낸 타이밍도.
제6도는 제7도에 있는 충전펌프부의 특정한 내부노드에서 여러신호의 상태를 나타낸 타이밍도.
제7도는 제3도의 충전펌프부중 한 충전펌프부를 상세히 도시한 개략도.
제8도는 제3도의 지연소자중 하나를 도시한 개략도.
제9도는 제3도의 전압 프로그래밍 조절기회로의 개략도.
제10도는 제1도의 데이타 입력 버퍼회로를 더욱 상세히 도시한 개략도.
제11도는 제10도의 D-래치 회로의 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 드레인 파워서플라이 16 : 전압발생 및 조절회로
18 : 클럭발생기 20 : 드레인 충전펌프회로
22 : 전압 프로그래밍 조절회로 26 : 제1 소거회로
28 : 제2 소거회로 30, 902 : 차동비교기
88 : 펌프 클럭드라이버 92 : RC 지연회로
94 : 슈미트트리거회로 901 : 예비충전회로
본 발명은 일반적으로 전기적으로 소거가 가능한 프로그램가능 플래시 판독전용 기억장치(EEPROM)셀의 어레이와 같은 부동게이트 메모리기기에 관한 것이다. 특히, 본 발명은 프로그래밍하는 동안 프래시 EEPROM 메모리셀 어레이에 있는 비트선을 경유하여 선택된 메모리셀의 드레인영역까지 조절된 포지티브전위를 발생하여 공급하는 개선된 드레인 파워서플라이에 관한 것이다.
1991년 12월 31일 공고된 미국특허 제5,077,691호(새미어 에스. 해대드 외)에서는 포지티브 드레인전압 충전펌프(201)를 포함한 플래시 EEPROM 어레이를 공지하였다. 미국특허 제5,077,691호는 본 발명과 동일한 양수인에게 양도되었으며, 이하 참고로써 인용된다. 섹터-프로그래밍 모드를 동작하는 동안, 제5,077,691호의 제2B도에 있는 충전펌프(201)는 고레벨 포지티브전위(즉, +6볼트)를 발생한다. 고레벨 포지티브전위는 선택된 섹터의 비트선을 경유하여 드레인영역에 인가되는 반면, 선택되지 않은 섹터내 메모리셀의 드레인영역은 부동이다. 더욱이, 선택된 섹터내에 있는 모든 트랜지스터의 제어게이트는 대략 +12볼트의 비교적 높은 포지티브전압으로 올라가며, 그 소오스영역은 0볼트인 접지전위까지 내려간다. 제5,077,691호의 제5C도에서는 +6볼트를 발생하기 위하여 단일 포지티브전압 충전펌프단계(502)를 구비한 충전펌프회로의 개략도를 공지하였다. 제5C도의 충전펌프회로는 제5,077,691호의 제2B도에 도시된 충전펌프블록(201)에 사용된다.
1992년 6월 30일 공고된 미국특허 제5,126,808호(안토니오 제이. 몬탤보 외)에서는 또한 포지티브 드레인전압 충전펌프를 포함한 페이지 소거구조로된 플래시 EEPROM 어레이를 공지하였다. 제5,126,808호는 또한 본 발명과 동일한 양수인에게 양도되었으며 여기에서 참고로써 인용된다. 제5,126,808호의 제7E도에서는 제5,077,691호의 제5C도와 유사한 대략 +6볼트의 고레벨 포지티브전위를 발생하는 단일 포지티브전압 충전펌프단계(570)로 형성된 충전펌프회로(576)의 개략도를 도시하였다.
본 발명은 위에 공지된 제5,077,691호와 제5,126,808호에 도시된 충전펌프회로보다 현저하게 개선된 것을 각각 나타낸다. 본 발명의 드레인 파워서플라이는 프로그래밍하는 동안 플래시 EEPROM 메모리셀의 어레이에 있는 비트선을 경유하여 선택된 메모리셀의 드레인영역까지 조절된 포지티브전위를 발생하여 공급하는데 사용된다. 본 발명의 드레인 파워서플라이는 대략 6mA를 공급하도록 설계되었으며, 밀리터리(military) 온도 및 파워서플라이 범위 이상인 +6.5V 및 +6.9V 사이에서 조절이 가능하다.
드레인 파워서플라이는 다수의 충전펌프부로 형성된 포지티브 충전펌프회로를 포함한다. 다수의 충전펌프부는 적당하게 고레벨 포지티브전압을 발행하는 다수의 스태거된 클럭신호중 한 신호에 의해 각기 구동된다. 소거회로(cancellation circuit)는 충전펌프회로에서 문턱전압강하를 효과적으로 없애는 다수의 충전펌프부 각각에 연결되어 있다. 드레인 파워서플라이는 또한 출력노드에서 조절된 포지티브전위와 제어전압을 발생하는 기준전압에 대응한다. 제어전압은 고레벨 포지티브전압을 출력노드에서 감소시키기 위하여 더욱 더 증가하고, 고레벨 포지티브전압을 출력노드에서 증가시키기 위하여 더욱 감소한다. 본 발명의 드레인 파워서플라이는 증가된 펌프효율성, VOC 및 VSS잡음의 감소, 리플(ripple) 감소 및 통상적으로 이용한 파워서플라이보다 적어진 파워소산을 가진다.
따라서, 본 발명의 일반적인 목적은 프로그래밍하는 동안 플래시 EEPROM 메모리셀의 어레이에 있는 비트선을 경유하여 선택된 메모리셀의 드레인영역까지 조절된 포지티브전위를 발생하여 공급하면서도 종래 기술분야의 파워서플라이의 단점을 극복한 개선된 드레인 파워서플라이를 제공하는데 있다.
본 발명의 일목적은 증가된 효율, 적은 리플, 감소된 VCC 및 VSS 잡음 및 종래에 이용했던 파워서플라이보다 적어진 파워소산을 가지는 조절된 포지티브전위를 발생하며 공급하는 개선된 드레인 파워서플라이를 제공하는데 있다.
본 발명의 다른 목적은 조절된 포지티브전위를 발생하여 공급하며, 적절한 고레벨 포지티브전압을 발생하는 다수의 스태거된 클럭신호중 한 신호에 의해 각기 구동되는 다수의 충전펌프부로 형성된 포지티브 충전펌프회로와 충전펌프회로에 있는 문턱전압강하를 효과적으로 소거할 수 있는 소거회로를 포함하는 개선된 드레인 파워서플라이를 제공하는데 있다.
본 발명의 또다른 목적은 고레벨 포지티브전압을 조정하기 위하여 더욱 증가하거나 감소하는 제어전압을 발생하기 위한 포지티브 조절기 회로를 포함하는 조절된 포지티브전위를 발생하며 공급하는 개선된 드레인 파워서플라이를 제공하는데 있다.
이러한 목적 및 의도에 따라서, 본 발명은 프로그래밍하는 동안 조절된 포지티브전위를 플래시 EEPROM 메모리셀의 어레이에 있는 비트선을 경유하여 선택된 메모리셀의 드레인영역까지 발생하여 공급하는 드레인 파워서플라이의 설비에 관련된 것이다. 드레인 파워서플라이는 다수의 스태거된 클럭신호를 발생하기 위한 클럭회로와 외부 파워서플라이전위(VCC) 및 적절한 고레벨 포지티브전압을 발생하기 위한 다수의 스태거된 클럭신호에 응답하는 충전펌프회로로 이루어진다. 충전펌프회로는 다수의 충전펌프부로 형성된다. 각기 다수의 충전펌프부는 다수의 스태거된 클럭신호중 한 신호를 수신하기 위해 연결된 입력을 가지며, 펌프업 노드에 연결된 출력을 가진다.
소거회로는 각기 다수의 충전펌프부에서 문턱전압강하를 효과적으로 소거하기 위하여 각기 다수의 충전펌프부에 연결된다. 포지티브 조절기 회로는 출력노드에서 조절된 포지티브전위와 제어전압을 발생하기 위한 기준전압에 대응한다. 제어전압은 고레벨 포지티브전압을 출력노드에서 감소시키기 위하여 더욱더 증가되고, 고레벨 포지티브전압을 출력노드에서 증가시키기 위하여 더욱더 증가된다.
본 발명의 상기 또는 그밖에 목적 및 이점은 도면을 참조한 이하의 상세한 설명에서 한층 분명해질 것이다. 도면에서 서로 일치하는 부분은 도면전체에서 동일한 도면부호로 나타낸다.
도면을 상세히 참조하면, 제1도에는 프로그래밍모드를 동작하는 동안 조절된 포지티브전위를 발생하여 비트선을 통해 선택된 메모리셀 트랜지스터의 드레인 영역까지 공급하기 위한 드레인 파워서플라이(10)의 일반적으로 전체를 간략화한 블록도를 도시하였다. 이 드레인 파워서플라이는 본 발명의 주요점에 따라 제조된다. 드레인 파워서플라이(10)는 NxM 매트릭스로 배열된 플래시 EEPROM 메모리셀을 구비한 어레이를 갖춘 단일 집적회로 칩(도시하지 않음)의 일부분으로 형성된다. 외부 즉, 오프-칩 파워서플라이전위(VCC) (또한 도시하지 않음)는 전형적으로 +5.0V이며, 집적회로 칩에 제공되고 드레인 파워서플라이(10)의 입력에 공급된다.
플래시 EEPROM 메모리셀의 어레이는 행과 열을 한정하기 위하여 기판위에 형성된다. 기판은 적어도 하나의 행을 따라 확장한 공통소오스 선과 각각의 열을 따라 확장한 다수의 비트선을 포함한다. 각각의 메모리셀은 공통소오스선에 연결된 N-타입 소오스영역, 제어게이트, 부동게이트, 채널영역 및 각각 하나의 비트선에 연결된 N-타입 드레인영역으로 이루어진다. 또한, 각각의 메모리셀은 열전자를 그 부동게이트안으로 전이시킴으로써 우세하게 프로그램가능하며, 그 부동게이트에서 그 소오스영역까지 전자를 터널링함으로써 우세하게 소거할 수 있다.
드레인 파워서플라이(10)는 데이타입력 버퍼회로(12)와 P-채널 풀업트랜지스터(14)를 통해 데이타 비트선(DATABn)에 연결되어 있는 조절된 포지티브전위(VPROG)를 발생한다. 데이타입력 버퍼회로(12)는 프로그래밍 하는 동안 조절된 포지티브 전위(VPROG)를 비트선을 통해 선택된 메모리셀 트랜지스터의 드레인영역에 공급하기 위하여 작동한다. 버퍼회로는 또한 선택되지 않은 메모리셀 트랜지스터의 드레인영역에 연결된 비트선을 0볼트로 인가한다. 드레인 파워서플라이(10)는 조절된 포지티브 전위를 발생하기 위하여 드레인 전압발생 및 조절회로(16)를 포함한다. 제1도에 도시된 드레인전압 발생 및 조절회로(16)의 더욱 상세한 블록도가 제2도에 예시되어 있다.
제2도에서 알 수 있듯이, 드레인 전압발생 및 조절회로(6)는 스태거된 위상 즉, 클럭발생기(18), 드레인 충전펌프회로(20) 및 전압 프로그래밍 조절기회로(22)로 형성된다. 충전펌프회로(20)는 적절한 고레벨 포지티브전압(DPUMP)을 펌프업 노드(24)에서 발생하기 위하여 병렬로 연결된 8개의 작은 펌프부(20a-20h)로 이루어진다. 충전펌프회로(20)는 다단계 펌프보다는 8개의 작은 단일단계 펌프로 형성하는 것이 낫다. 8개 펌프부(20a-20h)는 VCC와 VSS 파워서플라이전위에 잡음을 감소하기 위하여 클럭발생기(18)로 발생되어진 스태거된 클럭신호로 구동된다. 더욱이, 단지 두개의 펌프부만이 주어진 어느 시간에서라도 그 위치되는 바, 그중 하나는 온상태이고 나머지 하나는 오프상태가 되어 추가적인 잡음의 감소를 가져온다. 스태거된 클럭신호가 사용되므로, 각 펌프부의 노드(24)안의 충전의 덤핑(dumping)때문에 발생한 섭동이 줄어들어 리플은 감소된다.
펌프효율을 증가하기 위하여, 각각의 펌프부는 통과트랜지스터(T1)내에 문턱전압강하(Vtp)를 효과적으로 소거하는 제1소거회로(26)와 통과 트랜지스터(T2)내에 문턱전압강하(Vtp)를 효과적으로 소거하는 제2소거회로(28)를 포함하는 것에 주목해야 한다. 제2도의 왼쪽 하단부에는 각 입력노드, 통과트랜지스터(T1)의 게이트 및 펌프부안에 통과트랜지스터(T2)의 게이트를 구동하는 예시적인 파형 (Pn), (Qn), (Rn)이 도시되어 있다. 전압 프로그래밍 조절기회로(22)는 출력노드(32)에서 조절된 포지티브전위(VPROG)를 발생하는 차동비교기(30)를 포함하는 직렬형 조절기이다.
제3도에서는 제2도에 있는 블록(18, 20, 22)의 더욱 상세한 개략도를 도시하였다. 스태거된 클럭발생기(18)는 드라이버부(18a)와 지연부(18b)로 이루어진다. 드라이버부는 NAND 논리게이트(G1)와 인버터게이트(G2)를 포함한다. 논리게이트(G1)는 20MHz 클럭신호(OSC), 프로그램 모드신호(PGM) 및 인에이블 폴링신호(ENPOLL)등의 입력을 수신한다. 논리게이트(G1)의 출력은 선(34)을 통해 인버터게이트(G2)의 입력에 공급된다. 인버터게이트(G2)의 출력은 제1클럭위상신호(PO)를 제공한다.
지연부(18b)는 인버터게이트(G3-G6)와 지연소자(G7-G9)로 구성된다. 인버터게이트(G3)의 입력은 선(36)위의 제1클럭위상신호(PO)를 수신하는 인버터게이트(G2)의 출력에 연결되며, 그 출력(선38)위에 제2클럭위상신호(P1)를 발생한다. 지연소자(G7)의 입력은 인버터게이트(G3)의 출력에 연결되며, 그 출력(선40)은 인버터게이트(G4)의 입력에 연결된 제3클럭위상신호(P2)를 한정한다. 지연소자(G8)의 입력은 제4클럭위상신호(P3)를 한정하는 인버터게이트(G4)의 출력(선42)에 연결되며, 그 출력(선44)은 인버터게이트(G5)의 입력에 연결된 제5클럭위상신호(P4)를 한정한다. 지연소자(G9)의 입력은 제6클럭위상신호(P5)를 한정하는 인버터게이트(G5)의 출력(선46)에 연결되며, 그 출력(48)은 인버터게이트(G6)의 입력에 연결된 제7클럭위상신호(P6)를 한정한다. 인버터게이트(G6)의 출력(선50)은 제8클럭위상신호(P7)를 제공한다.
스태거된 클럭위상신호(P0-P7)의 파형을 제4(a)도-제4(h)도에 예시하였다. 지연소자(G7)는 클럭위상신호(P1)를 지연시키고 역전시켜서 지연된 클럭위상신호(P2)를 발생함을 주목해야 한다. 이와 유사하게, 지연소자(G8)는 지연된 클럭위상신호(P3)를 지연시키고 역전시켜서 지연된 클럭위상신호(P3)를 발생한다. 마지막으로, 지연소자(G9)는 지연된 클럭위상신호(P5)를 지연시키고 역전시켜서 지연된 클럭위상신호(P6)를 발생한다.
펌프부(20a)는 제1클럭위상신호(PO)를 수신하기 위하여 선(36)에 연결된 입력을 가지며, 펌프부(20b)는 제2클럭위상신호(P1)를 수신하기 위하여 선(38)에 연결된 입력을 가진다. 이와 유사하게, 펌프부(20c-20h)는 대응하는 제3내지 제8클럭위상신호(P2-P7)를 수신하기 위한 각각의 선(40, 42, 44, 46, 48, 50)에 연결된 입력을 가진다. 각각의 선(52-56)위에 펌프부(20a-20h)의 출력은 펌프업 노드(24)에 연결되어 적절한 고레벨 포지티브전압 (DPUMP)을 제공한다.
전압 프로그래밍 조절기회로(22)는 선(68)위의 클럭신호(OSC), 선(70)위의 제어신호(APDB), 선(72)위의 테스트신호(VTB), 선(74)위의 인에이블폴링신호(ENPOLL), 선(76)위의 프로그램 모드신호(PGM), 선(78)을 경유하는 노드(77)위의 고레벨 포지티브전압(DPUMP) 및 선(80)위의 기준전압(VREF)등과 같은 입력을 수신한다. 조절기회로(22)는 출력노드(32)에서 조절된 포지티브(드레인) 전위(VPROG)를 발생한다. 트랜지스터(N301)는 프로그래밍후에 포지티브전위(VPROG)를 방전하는데 사용한다.
다시 제2도를 참조하면, 신호(INITIALIZE)가 프로그래밍 모드 이전에 인가됨으로써 대략 +2.0볼트의 기준전압(VREF)을 캐패시터(Cn)에 충전시킨다. 또한, 캐패시터(Cp)는 초기에 접지전위(0볼트)로 충전된다. 프로그래밍모드시, 차동비교기(30)는 노드(82)의 전압(VCVD)과 노드(84)의 기준전압(VREF)를 비교하는데 사용된다. 전압(VCVD)이 기준전압(VREF)보다 클 경우, 비교기의 출력전압(VOUT)은 더욱더 다양해지고 P-채널 풀업트랜지스터(86)를 낮게 전도가 되게 하여 출력노드(32)로 부터 전압(DPUMP)을 감소시킨다. 이와는 달리, 전압(VCDV)이 기준전압(VREF)보다 작을 때, 출력전압(VOUT)은 더욱 더 감소하며, 트랜지스터(86)의 전도를 더욱 낮게하여, 높은 포지티브전압(DPUMP)까지 출력노드를 끌어올리거나 증가시키는 것이다.
제5도를 참조하면, 제2도 및 제3도에 펌프업 노드(24)의 고레벨 포지티브전압(DPUMP)(곡선A)과 출력노드(32)의 조절된 포지티브전압(VPROG) (곡선B)의 출력파형을 도시하였다. 차동비교기(30)는 노드(82)의 전압(VCDV) (곡선 C)과 기준전압(VREF)를 비교한다. 이러한 비교에 응답하여, 출력전압(VOUT) (곡선 D)은 비교기의 출력에서 발생된다. 전압(VOUT)은 노드(118) (제9도)의 제어전압이며, 제어전압은 통과트랜지스터 (P903) (제2도의 86)의 게이트전압(VPROG)을 변화시키는데 사용된다. 이러한 방식으로, 조절된 포지티브전압(VPROG)은 제어전압의 변화에 의해 발생될 것이다.
제2도 및 제3도에 있는 각기 8개의 펌프부(20a-20h)는 그 구조 및 동작이 동일하기 때문에, 단지 하나의 펌프부만을 상세히 설명하는 것으로도 충분할 것이다. 따라서, 펌프부(20a)의 상세한 개략회로도는 제7도에 나타내었다. 펌프부(20a)는 인버터게이트(G11-G17)로 구성된 펌프 클럭드라이버(88), NOR 논리게이트(G18) 및 NAND 논리게이트(G19)로 이루어진다. 클럭드라이버(88)는 선(89)위에 드라이버부(18a)에서 나온 클럭위상신호(PO)를 수신하며, 내부클럭위상 (PHI1, PHI2, PHI3)뿐만아니라 선(52)위의 높은 포지티브전압(DPUMP)에 대응하여 발생한다. 펌프부(20a)는 또한 통과트랜지스터(T1, T2), 펌프캐패시터(C701), 제1소거회로(26), 제2소거회로(28), 역충전방지 트랜지스터(T3) 및 부스터(booster) 다이오드연결 트랜지스터(T4)등을 포함한다.
제1소거회로(26)는 초기설정 트랜지스터(T5)와 커플링 캐패시터(C702)로 구성되어 통과트랜지스터 (T1)를 지나는 문턱전압강화(Ntp)를 소거한다. 제2소거회로(28)는 초기설정 트랜지스터(T6)와 커플링 캐패시터(C703)로 구성되어 통과트랜지스터(T2)를 지나는 문턱전압강하(Vtp)를 소거한다. 내부위상클럭(PHI1, PHI2, PHI3)은 각각의 캐패시터(C701, C702, C703)의 한쪽단에 연결되어 있다. 커플링 캐패시터(702)의 다른쪽은 노드(90)에서 통과트랜지스터(T1)의 게이트에 연결되어 있다. 펌프캐패시터(C701)의 다른쪽은 노드(pmp)에 연결되어 있으며, 커플링 캐패시터(703)의 다른쪽은 통과트랜지스터(T2)의 게이트에 연결되어 있다.
제7도에 도시된 펌프부(20a)의 동작은 제6도의 파형을 참조하여 설명할 것이다. 우선, 노드(90)가 초기설정 트랜지스터(T5)에 의해 시간(t1)에서 대략 +4볼트로 미리 충전되어진다고 가정한다. 따라서, 노드(B)가 하이가 될 때, 노드(90)의 전위는 또한 시간(t2)에서 상승될 것이다. 이는 또한 노드(pmp)로 하여금 공급전위(VCC)를 통과트랜지스터(T1)를 지나 문턱전압 강하를 손실하지 않으면서 미리 충전시킬 것이다. 그러면, 통과트랜지스터(T1)는 역충전을 방지하기 위하여 내부클럭위상(PHI1)이 하이가 될 때 시간(t3) 이전에 턴오프될 것이다. 역충전 방지트랜지스터(T3) 는 또한 노드(pmpgate)를 미리 충전하는데 사용하며, 역충전을 방지하기 위하여 사이클 사이에 공급전위(VCC)와 동일한 전압을 방전하는데 사용된다. 초기설정 트랜지스터(T6)는 또한 노드(pmpgate)를 미리 충전하는데 사용한다.
내부클럭위상(PHI1)이 시간(t3)에서 하이가 될 때, 노드(pmp)는 대략 +8볼트까지 상승한다. 그 다음에, 내부클럭위상(PHI3)이 시간(t4)에서 하이가 될 때, 노드(pmpgate)는 통과트랜지스터(T2)를 턴온하기 위하여 또한 상승되며, 이로써 문턱전압강하의 손실없이 노드(pmp)의 전압은 노드(24) (DPUMP)까지 통과한다. 부스터 다이오드연결 트랜지스터(T4)는 노드(pmpgate)에 추가의 예비충전을 제공하기 위하여 이용한다. 이러한 추가 예비충전은 노드(24) (DPUMP)가 과도하게 부하되어 노드(pmpgate)를 적정한 레벨로 예비충전할 수 없기 때문에 필요하다. 시간(t3) 에서 예비충전하기 때문에, 이는 노드(pmpgate)의 전압을 시간(t4)에서 보다 더 높게 상승되는 것을 허용한다.
펌프부(20b)가 신호(PO)의 역전된 버전인 제2클럭위상신호(P1)에 의해 구동되기 때문에, 펌프부(20b)는 턴오프되는 반면에, 펌프부(20a)는 턴온된다. 이와 유사하게, 나머지 펌프부(20d, 20f, 20h)는 턴오프되는 반면에 대응하는 펌프부(20c, 20e, 20g)는 턴온된다. 클럭신호를 연속적인 펌프부 각각에 대해 지연시킴으로써, 리플효과를 감소시키기 위하여 전류를 펌프업 노드(24)까지 유도하는 하나의 펌프부가 항상 존재할 것이다.
각기 지연소자(G7-G9)는 그 구조 및 동작이 동일하기 때문에, 단지 하나의 지연소자만을 상세히 설명하는 것으로도 충분할 것이다. 따라서, 지연소자(G7)의 상세한 개략회로도가 제8도에 예시되었다. 지연소자(G7)는 RC지연회로(92)와 슈미트트리거회로(94)로 이루어진다. RC지연회로는 인버터(96), 저항(98) 및 캐패시터(100)로 구성된다. 인버터(96)의 입력은 지연소자(G7)의 입력을 결정한다. 저항(98)과 캐패시터(100)의 접합은 선(102)위의 입력신호에서 나온 지연되고 역전된 신호를 제공한다. 슈미트트리거회로는 P-채널 트랜지스터(P801, P802, P803), N-채널 트랜지스터(N801, N802, N803), 인버터(104) 및 소오스 축퇴저항(106, 108)을 포함한다. 트랜지스터(P801, N801)의 게이트로 한정된 슈미트트리거회로의 입력은 지연되고 역전된 신호를 수신한다. 슈미트트리거회로의 출력은 인버터(104)의 출력으로 한정된다.
노드(L1)의 트립포인트(trip point)는 트랜지스터(N802)와 저항(108)의 직렬연결에 대한 트랜지스터(N803)의 비율로 결정된다. 노드(U1)의 트립포인트는 트랜지스터(802)와 저항(106)의 직렬연결에 대한 트랜지스터(P803)의 비율로 결정된다. 저항(106, 108)이 트랜지스터(P802, N802)의 온도계수에 비하여 작은 온도계수를 가지기 때문에, 저항은 VCC 및 슈미거트리거회로용 온도보강을 제공하는데 사용된다.
제3도의 전압 프로그래밍 조절기회로(22)는 테스트레벨회로부(22a)와 프로그래밍 조절부(2b)로 이루어진다. 테스트레벨회로부(22a)는 클럭드라이버부(110)와 드라이버부로 구동되는 충전펌프부(112)를 포함한다. 테스트모드 동안에, 노드(prggate)는 고주파수 클럭신호(OSC)에 의해 대략 +8볼트까지 올라갈 것이다. 그 결과, 풀업 트랜지스터(N901)는 노드(24) (DPUMP)를 파워서플라이전위(VCC)로 끌어올리기 위하여 턴온된다. 인에이블신호(ENPR)가 하이일 때(즉, 프로그래밍 모드동안에), 노드(prggate)는 트랜지스터(N902)를 통해 접지전위가 된다.
프로그래밍 조절부(22b)는 프로그래밍하는 동안 출력노드(32)에서 조절된 (드레인) 포지티브전위(VPROG)를 제공하는데 사용된다. 조절부(22b)는 기준전압(VREF), 예비충전회로(901), 차동비교기(902), 직력통과 P-채널 트랜지스터(P903) 및 캐패시터(C901)등으로 이루어진다. 기준전압은 대략 +2 볼트로 선(80)위에 인가된다. 예비충전회로(901)는 예비충전 트랜지스터(N903, N904), N-우물타입 캐패시터(Cp), MOS 캐패시터(Cn) 및 감지트랜지스터(P904)를 포함한다. 프로그래밍 모드로 들어가기 전에, 신호(ENPRB, ENPRBP)는 노드(VRG)를 대략 +2 볼트로, 노드(114)를 접지전위로 예비충전하기 위하여 초기에 하이가 될 것이다. 그러므로, 신호(ENPRB, ENPRBP)는 기준전압을 분리시키기 위하여 로우가 될 것이다. 도시된 바와같이, 캐패시터(Cn)는 노드(VRG)와 노드(114) 사이에 연결되며, 캐패시터(Cp)는 노드(114)와 접지전위 사이에 연결된다. 감지트랜지스터(P904)가 프로그래밍하는 동안 턴온될 것이므로, 전압(VPROG)은 캐패시터(Cn, Cp)로 구성된 용량성 디바이더로 분압됨으로써 노드(114)에서 작아진 전압(VCDV)을 제공한다. 기준전압은 또한 선(116)에 인가된다.
동작시, 차동비교기(902)는 조절된 포지티브전위(VPROG)에 비례하는 노드(114) (VCDV)의 전압과 선(116)위의 기준전압(VREF)을 비교한다. 또한 차동비교기(902)는 노드(118)에서 출력상에 제어게이트전압을 발생한다. 이러한 게이트전압은 직렬 통과트랜지스터(P903)의 게이트에 연결된다. 노드(114) (VCVD)의 전압이 선(116)위의 기준전압(VREF)보다 크다면, 게이트전압은 더욱 더 변화되어 트랜지스터( P903)가 적은 전도성을 가지게 한다. 이로써, 출력노드(32) (VPROG)에 높은 포지티브전압(DPUMP)보다 적은 전압을 인가한다. 이와는 반대로, 노드(114)의 전압이 선(116)위의 기준전압보다 작다면, 게이트 전압은 점점 감소하게 되어 트랜지스터(P904)가 큰 전도성을 가지게 함으로써 출력노드(32)에 커진전압(DPUMP)을 공급한다. 이러한 방식으로, 차동비교기는 출력노드(32)의 조절된 포지티브전위(VPROG)를 제공한다.
차동비교기(902)가 두개의 N-채널 트랜지스터(N905, N906)를 포함하며, 그 게이트는 열스위치 보호를 위해 파워서플라이전위(VCC)에 연결됨에 주목해야 한다. 캐패시터(901)는 보상하기 위하여 노드(118) 및 노드(32) (VPROG)사이에 연결되어 있다. 더욱이, 캐패시터(C902)는 충전펌프회로(20)의 출력에 있는 어떠한 리플이라도 감소시키기 위하여 펌프업 노드(24) (VPROG)와 접지전위 사이에 연결되어 있다.
제10도를 참조하면, 제1도의 데이타 입력버퍼회로(12)의 회로도를 도시하였다. 데이타 버퍼회로는 프로그래밍하는 동안 선택된 메모리셀트랜지스터의 드레인영역에 연결된 데이타 비트선에 조절된 포지티브전위(VPROG)를 공급하도록 한다. 데이타 버퍼회로는 또한 선택되지 않은 메모리셀의 드레인영역에 연결된 데이타 비트선으로 하여금 0 볼트를 공급하도록 한다. 버퍼회로는 인버터게이트(G20, G21), 캐패시터(C101), D-래치회로(120), AND 논리게이트(G22), NOR 논리게이트(G23), 두개의 N-채널 통과트랜지스터(122, 124) 및 레벨편이회로(126)를 포함한다. 데이타 입력신호(INn)는 선(128)에 인가되며, 인버터(G20, G21) 및 캐패시터(C101)에 의해 지연되어 D-래치회로(120)의 데이타 터미널(DIN)로 들어간다. 터미널(CKB)상의 클럭신호(DLB)가 하이레벨에 있을 때, 터미널(DIN)상의 데이타신호는 출력터미널(QB)을 통해 지나갈 것이다. 클럭신호(DLB)가 로우가 될 때, 데이타는 출력터미널(QB)상에서 래치된다. 레벨편이회로(126)는 P-채널 트랜지스터(130, 132) 및 N-채널 트랜지스터(134)로 구성된다.
프로그래밍모드 동안, 신호(NPGM)는 하이가 되어 출력터미널(QB)을 인에이블한다. 데이타신호(INn)가 선택된 메모리셀을 위해 로우레벨(QB=1)에 있기 때문에 NOR 게이트(G23)의 출력은 로우가 될 것이다. 그 다음에, 이러한 로우도 또한 트랜지스터(122,124)를 통해 지나가며, 풀업 트랜지스터(14)의 게이트에 인가됨으로써, 동일한 것을 턴온시킨다. 그 결과, 출력노드(32)위의 조절된 포지티브전위(VPROG)는 데이타 비트선(DATARn)까지 지나간다. 이와는 반대로, 데이타신호(INn)는 선택되지 않은 메모리셀을 위해 하이레벨(QB=0)에 있다. 따라서 NOR 게이트(G23)의 출력은 하이일 것이다. 이러한 하이는 또한 트렌지스터(122, 124)를 통해 지나가며, 트랜지스터(14)의 게이트에 인가됨으로써, 동일한 것을 턴오프한다. 그 결과, 0 볼트가 데이타 비트선에 인가될 것이다.
통과트랜지스터(122)는 조절된 포지티브전압(VPROG)에 연결된 게이트를 구비하며, 통과트랜지스터(124)는 래치업 보호회로를 형성하기 위하여 파워서풀라이전위(VCC)에 연결된 게이트를 구비한다. 전압(VPROG)이 파워서플라이전위(VCC) 이하로 떨어지거나 파워서플라이전위(VCC) 이상으로 증가한다면, 두개의 트랜지스터(122, 124)는 통과트랜지스터의 어느쪽 측면에서든 순방향 바이어스 접합을 방지할 것이다. 방전트랜지스터(136)는 프로그램 리세트모드 동안 데이타 비트선(DATABn)을 방전하는데 사용된다.
제11도에는 제10도에 있는 D-래치회로의 회로도를 도시하였다. D-래치회로는 N-채널 통과트랜지스터(138)와 인버터게이트(G24, G25, G26)를 포함한다. 통과트랜지스터(138)는 지연된 데이타신호를 수신하기 위해 입력터미널(DIN)에 연결된 하나의 전도선로 전극과 노드(140)에 연결된 나머지 하나의 전도선로 전극을 구비한다. 트랜지스터(138)의 게이트는 클럭신호(DLB)를 수신하기 위하여 터미널(CKB)에 연결된다. 인버터(G24)의 입력은 노드(140)에 연결되고 그 출력은 노드(142)와 인버터(G25)의 입력에 연결된다. 인버터(G25)의 출력은 또한 노드(140)에 연결된다. 노드(142)는 인버터(G26)의 입력과 D-래치회로의 출력을 한정하는 출력터미널(QB)에 연결된다. 인버터(G26)의 출력은 다른 출력터미널(Q)에 연결된다.
앞서 공지한 상세한 설명으로 부터, 본 발명이 프로그래밍하는 동안 조절된 포지티브전위를 발생하여 이를 플래서 EEPROM 메모리셀 어레이에 있는 비트선을 경유하여 선택된 메모리셀의 드레인영역에 공급하기 위한 개선된 드레인 파워서플라이를 제공함을 알 수 있다. 드레인 파워서플라이는 다수의 충전펌프부로 형성된 충전펌프회로를 포함한다. 다수의 충전펌프부는 각기 적절한 고레벨 포지티브전압을 발생하기 위하여 다수의 스태거된 클럭신호중 하나의 신호에 의해 구동된다. 소거회로는 다수의 충전펌프부 각각에 연결되어 충전펌프회로에 있는 문턱전압강하를 효과적으로 소거한다. 더욱이, 조절기회로는 제어전압을 발생하기 위해 제공된다. 제어전압이 더욱더 증가함으로써, 출력노드상에 고레벨 포지티브전압은 감소되고, 제어전압이 점점 감소함으로써 출력노드까지의 고레벨 포지티브 전압은 증가한다.
본 발명의 바람직한 실시예에 관련하여 예시하고 공지하였듯이, 본 기술분야에서 숙련된 자들에 의하여 본 발명의 진정한 범위에서 벗어남이 없이 다양한 변이 및 수정이 가능함을 알 수 있고, 소자를 등가물로 대체할 수 있음을 알 수 있다. 게다가, 많은 변형이 본 발명의 중심정신으로 부터 벗어나지 않는 한도에서 특정상황 혹은 물질을 본 발명의 교지에 응용할 수 있다. 따라서, 본 발명은 본 발명을 수행하는 최상의 완전한 모드로 공지된 특정실시예로 제한되지 않으며, 본 발명은 첨부된 특허청구의 정신내에 해당하는 모든 실시예를 포함할 것이다.

Claims (19)

  1. 프로그래밍하는 동안 플래시 EEPROM 메모리셀 어레이내 비트선을 통해 선택된 메모리셀의 드레인영역에 조절된 포지티브전위를 발생하고 공급하기 위한 드레인 파워서플라이로서, 다수의 스태거된 클럭신호를 발생하기 위한 클럭수단(18), 외부 파워서플라이전위(VCC)와 적절한 고레벨 포지티브전압을 발생하는 상기 다수의 스태거된 클럭신호에 응답하며, 각기 상기 다수의 스태거된 클럭신호중에서 각 하나를 수신하기 위해 연결된 입력과 펌프업 노드에 연결된 출력을 구비한 다수의 충전펌프부(20a-20h)로 구성된 충전펌프수단(20), 상기 다수의 충전펌프부에서 문턱전압강하를 효과적으로 소거하기 위하여 상기 다수의 충전펌프부 각각에 연결된 소거수단(26, 28) 및, 출력노드의 상기 조절된 포지티브전위 및 고레벨 포지티브전압을 출력노드까지 감소시키기 위하여 더욱 더 증가되며, 고레벨 포지티브전압을 출력노드까지 증가시키기 위하여 점점 감소하는 제어전압을 발생하기 위한 기준전압에 대응하는 조절수단(22)등으로 이루어짐을 특징으로 하는 드레인 파워서플라이.
  2. 제1항에 있어서, 상기 조절된 포지티브전위는 대략 +6.5 볼트임을 특징으로 하는 드레인 파워서플라이.
  3. 제1항에 있어서, 상기 다수의 충전펌프부는 각기 제1N-채널 통과트랜지스터(T1), 펌프캐패시터(C701) 및 제2N-채널 통과트랜지스터(T2)로 이루어지며, 상기 제1트랜지스터에서 드레인은 파워서플라이전위(VOC)에 연결되고, 소오스는 예비충전노드에 연결되며, 게이트는 제1내부 노드에 연결되어 있으며, 상기 펌프캐패시터의 한 단부는 예비충전 노드에 연결되고, 다른 단부는 제1내부클럭위상을 수신하기 위해 연결되어 있으며, 상기 제2트랜지스터에서 드레인은 예비충전노드에 연결되고, 소오스는 출력노드에 연결되며, 게이트는 제2내부노드에 연결되어 있음을 특징으로 하는 드레인 파워서플라이.
  4. 제3항에 있어서, 상기 소거수단은 제1내부노드에 연결된 제1N-채널 초기설정 트랜지스터(T5)와 제1커플링 캐패시터(C702) 및 제2내부노드에 연결된 제2N-채널 초기설정 트랜지스터(T6)와 제2커플링 캐패시터(C703)로 이루어짐을 특징으로 하는 드레인 파워서플라이.
  5. 제1항에 있어서, 상기 조절수단은 비반전입력, 반전입력, 출력 및 직렬 P-채널 통과 트랜지스터(P903)를 구비한 차동비교기(902)로 이루어지며, 상기 차동비교기에서 비반전 입력은 비반전 입력은 기준전압에 연결되고, 반전입력은 상기 조절된 포지티브전위에 연결되며, 그 출력은 상기 직렬 통과트랜지스터의 게이트에 연결되며, 상기 직렬 통과트랜지스터에서 소오스는 상기 고레벨 포지티브전압에 연결되고 드레인은 상기 조절된 포지티브전위를 제공하기 위하여 출력노드에 연결됨을 특징으로 하는 드레인 파워서플라이.
  6. 제1항에 있어서, 상기 조절수단은 테스트모드를 동작하는 동안 상기 펌프업 노드를 파워서플라이전위까지 끌어올리기 위하여 테스트레벨 수단(22a)을 포함함을 특징으로 하는 드레인 파워서플라이.
  7. 제1항에 있어서, 상기 클럭수단은 클럭위상신호를 발생하기 위하여 고주파수 클럭신호에 응답하는 드라이버수단(18a)과 이전 신호에 대하여 각기 지연된 상기 다수의 스태거된 클럭신호를 발생하기 위하여 상기 클럭위상신호에 응답하는 지연수단(18b)으로 이루어짐을 특징으로 하는 드레인 파워서플라이.
  8. 제7항에 있어서, 상기 지연수단은 다수의 인버터(G3-G6)와 지연소자(G7-G9)로 이루어지며, 상기 다수의 지연소자는 각기 RC 지연회로(92)와 슈미트트리거회로(94)를 포함하며, 상기 RC회로는 입력신호에 연결된 입력과 출력을 구비하고, 상기 슈미트트리거회로는 상기 RC 지연회로의 출력에 연결된 입력과 상기 입력신호에 대하여 지연되고 반전된 출력신호를 제공하는 출력을 구비함을 특징으로 하는 드레인 파워서플라이.
  9. 제3항에 있어서, 상기 다수의 충전펌프부는 각기 상기 파워서플라이전위(VCC)와 상기 제2내부노드 사이에 연결된 역충전 트랜지스터(T3) 및 상기 예비충전노드와 상기 제2내부노드 사이에 연결된 부스터 다이오드연결 트랜지스터(T4)를 포함함을 특징으로 하는 드레인 파워서플라이.
  10. 행과 열을 한정하기 위하여 기판위에 구성된 플래시 EEPROM 메모리셀의 어레이로서, 기판은 적어도 하나의 행을 따라 확장하는 공통 소오스선과 각각의 열을 따라 확장하는 다수의 비트선 및 프로그램하는 동안 비트선을 통해 선택된 메모리셀의 드레인영역에 조절된 포지티브전위를 발생하고 공급하기 위한 드레인 파워서플라이를 포함하며, 여기서 각각의 메모리셀은 공통 소오스선에 연결된 N-타입 소오스영역, 제어게이트, 부동게이트, 채널영역 및 하나의 비트선에 연결된 N-타입 드레인 영역을 포함하고, 또한 열전자를 부동게이트만으로 전이시킴으로써 우세하게 프로그램할 수 있으며, 상기 드레인 파워서플라이는 다수의 스태거된 클럭신호를 발생하기 위한 클럭수단(18), 외부 파워서플라이전위(VCC)와 적절한 고레벨 포지티브전압을 발생하는 상기 다수의 스태거된 클럭신호에 응답하며, 각기 상기 다수의 스태거된 클럭신호중에서 각 하나를 수신하기 위해 연결된 입력과 펌프업 노드에 연결된 출력을 구비한 다수의 충전펌프부(20a-20h)로 구성된 충전펌프수단(20), 상기 다수의 충전펌프부에서 문턱전압강하를 효과적으로 소거하기 위하여 상기 다수의 충전펌프부 각각에 연결된 소거수단(26, 28) 및, 출력노드의 상기 조절된 포지티브전위 및 고레벨 포지티브전압을 출력노드까지 감소시키기 위하여 더욱 더 증가되며, 고레벨 포지티브전압을 출력노드까지 증가시키기 위하여 점점 감소하는 제어전압을 발생하기 위한 기준전압에 대응하는 조절수단(22)등으로 이루어짐을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  11. 제10항에 있어서, 상기 조절된 포지티브전위는 대략 +6.5 볼트임을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  12. 제10항에 있어서, 상기 다수의 충전펌프부는 각기 제1N-채널 통과트랜지스터(T1), 펌프캐패시터(C701) 및 제2N-채널 통과트랜지스터(T2)로 이루어지며, 상기 제1트랜지스터에서 드레인은 파워서플라이전위(VCC)에 연결되고, 소오스는 예비충전노드에 연결되며, 게이트는 제1내부 노드에 연결되어 있으며, 상기 펌프캐패시터의 한 단부는 예비충전 노드에 연결되고, 다른 단부는 제1내부클럭위상을 수신하기 위해 연결되어 있으며, 상기 제2트랜지스터에서 드레인은 예비충전노드에 연결되고, 소오스는 출력노드에 연결되며, 게이트는 제2내부노드에 연결되어 있음을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  13. 제12항에 있어서, 상기 소거수단은 제1내부노드에 연결된 제1N-채널 초기설정 트랜지스터(T5)와 제1커플링 캐패시터(C702) 및 제2내부노드에 연결된 제2N-채널 초기설정 트랜지스터(T6)와 제2커플링캐패시터(C703)로 이루어짐을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  14. 제10항에 있어서, 상기 조절수단은 비반전입력, 반전입력, 출력 및 직렬 P-채널 통과 트랜지스터(P903)를 구비한 차동비교기(902)로 이루어지며, 상기 차동비교기에서 비반전 입력은 기준전압에 연결되고, 반전입력은 상기 조절된 포지티브전위에 연결되며, 그 출력은 상기 직렬 통과트랜지스터의 게이트에 연결되며, 상기 직렬 통과트랜지스터에서 소오스는 상기 고레벨 포지티브전압에 연결되고 드레인은 상기 조절된 포지티브전위를 제공하기 위하여 출력노드에 연결됨을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  15. 제10항에 있어서, 상기 조절수단은 테스트모드를 동작하는 동안 상기 펌프업 노드를 파워서플라이전위까지 끌어올리기 위하여 테스트레벨수단(22a)을 포함함을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  16. 제10항에 있어서, 상기 클럭수단은 클럭위상신호를 발생하기 위하여 고주파수 클럭신호에 응답하는 드라이버수단(18a)과 이전 신호에 대응하여 각기 지연된 상기 다수의 스태거된 클럭신호를 발생하기 위하여 상기 클럭위상신호에 응답하는 지연수단(18b)으로 이루어짐을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  17. 제16항에 있어서, 상기 지연수단은 다수의 인버터(G3-G6)와 지연소자(G7-G9)로 이루어지며, 상기 다수의 지연소자는 각기 RC지연회로(92)와 슈미트트리거회로(94)를 포함하며, 상기 RC회로는 입력신호에 연결된 입력과 출력을 구비하고 상기 슈미트트리거회로는 상기 RC 지연회로의 출력에 연결된 입력과 상기 입력신호에 대하여 지연되고 반전된 출력신호를 제공하는 출력을 구비함을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  18. 제12항에 있어서, 상기 다수의 충전펌프부는 각기 상기 파워서플라이전위(VCC)와 상기 제2내부노드 사이에 연결된 역충전 트랜지스터(T3) 및 상기 예비충전노드와 상기 제2내부노드 사이에 연결된 부스터 다이오드연결 트랜지스터(T4)를 포함함을 특징으로 하는 플래시 EEPROM 메모리셀 어레이.
  19. 프로그래밍하는 동안 플래시 EEPROM 메모리셀 어레이내 비트선을 통해 선택된 메모리셀의 드레인영역에 조절된 포지티브전위를 발생하고 공급하기 위한 드레인 파워서플라이로서, 외부 파워서플라이전위(VCC)와 적절한 고레벨 포지티브전압을 발생하는 상기 다수의 스태거된 클럭신호에 대응하는 충전펌프수단(20), 상기 충전펌프수단에서 문턱전압강하를 효과적으로 소거하기 위하여 상기 다수의 충전펌프수단에 연결된 소거수단(26, 28) 및, 출력노드의 상기 조절된 포지티브전위 및 고레벨 포지티브전압을 출력노드까지 감소시키기 위하여 더욱 더 증가되며, 고레벨 포지티브전압을 출력노드까지 증가시키기 위하여 점점 감소하는 제어전압을 발생하기 위한 기준전압에 대응하는 조절수단(22)등으로 이루어짐을 특징으로 하는 드레인 파워서플라이.
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