KR100395771B1

KR100395771B1 - 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR100395771B1
Application number: KR10-2001-0034188A
Authority: KR
Inventors: 이영택; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2001-06-16
Filing date: 2001-06-16
Publication date: 2003-08-21
Also published as: KR20020095876A; US6611460B2; JP2003059278A; JP4097017B2; US20020191443A1

Abstract

본 발명에 따른 불휘발성 반도체 메모리 장치는 웰 전압 검출 회로를 포함하며, 상기 웰 전압 검출 회로는, 프로그램 동작 동안, 포켓 P웰 전압이 소정의 검출 전압 (예를 들면, 0.1V)과 동일하거나 낮은 지의 여부를 검출하고, 검출 결과로서 하이 레벨 또는 로우 레벨의 검출 신호를 출력한다. 상기 포켓 P웰 전압이 상기 검출 전압과 동일하거나 낮을 때, 워드 라인 선택 신호 발생 회로는 상기 웰 전압 검출 회로로부터 출력되는 상기 인에이블 신호에 응답하여 상기 행들 각각에 대응하는 행 선택 신호들을 발생한다. 이러한 장치에 의하면, 상기 포켓 P웰 영역의 웰 전압이 선택되지 않은 비트 라인으로의 전압 인가로 인해 증가되는 경우, 그렇게 증가된 웰 전압이 웰 전압 검출 회로의 검출 전압 (예를 들면, 0.1V)보다 낮아지는 시점에서 워드 라인으로 프로그램/패스 전압이 인가된다.

Description

불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 비트 라인 셋업 구간에서 생기는 기판 전압 바운싱으로 인한 프로그램 디스터브를 방지할 수 있는 낸드형 플래시 메모리 장치에 관한 것이다.

반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일예가 NAND형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예를 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.

NAND형 플래시 메모리 장치와 같은 불 휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 롬 셀들 (Electrically Erasable and Programmable Read-Only Memory cells)을 포함하며, "플래시 EEPROM 셀들"이라 불린다. 통상적으로, 플래시 EEPROM 셀은 셀 트랜지스터 또는 부유 게이트 트랜지스터 (floating gate transistor)를 포함하며, 상기 트랜지스터는 기판으로서 포켓 P-웰 영역에 형성되며, 서로 소정 간격 떨어진 N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 (source and drain regions) 사이의 채널 영역 상에 위치하며 전하들을 저장하는 부유 게이트 (floating gate), 그리고 부유 게이트 상에 위치한 제어 게이트 (control gate)를 포함한다.

이 분야에 잘 알려진 낸드형 플래시 메모리 장치의 어레이 구조가 도 1에 도시되어 있다. 도 1을 참조하면, 메모리 셀 어레이는 포켓 P-웰 영역 (PPWELL)에 형성되며, 비트 라인들에 각각 대응하는 복수 개의 셀 스트링들 (10)을 포함한다. 포켓 P-웰 영역 (PPWELL)은 P형 반도체 기판에 형성된 N-웰 영역 (NWELL) 내에 형성된다. 도시의 편의상, 도 1에는 2개의 비트 라인들 (BL0, BL1) 및 그에 대응하는 2개의 셀 스트링들 (10)이 도시되어 있다. 각 셀 스트링 (10)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (GST), 그리고 상기 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCm) (m=0-15)로 구성된다. 상기 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 상기 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 그리고, 상기 스트링 선택 트랜지스터 (SSL)의 소오스 및 상기 접지 선택 트랜지스터 (GSL)의 드레인 사이에는 상기 플래시 EEPROM 셀들 (MC15-MC0)이 직렬 연결되며, 상기 셀들 (MC0-MC15)은 대응하는 워드 라인들 (WL0-WL15)에 각각 연결된다.

초기에, 메모리 셀 어레이의 플래시 EEPROM 셀들은, 예를 들면, -3V의 문턱 전압을 갖도록 소거된다. 그 다음에, 플래시 EEPROM 셀들을 프로그램하기 위해서, 소정 시간 동안 선택된 플래시 EEPROM 셀의 워드 라인에 프로그램 전압 (Vpgm)을 그리고 비선택된 워드 라인들에 패스 전압 (Vpass)을 인가함으로써 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 나머지 (선택되지 않은) EEPROM 셀들의 문턱 전압들은 변화되지 않는다.

상기 선택된 워드 라인 상에 연결된 선택되지 않은 플래시 EEPROM 셀들을 프로그램하지 않고 동일한 워드 라인 상에 연결된 선택된 메모리 셀(들)을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 상기 선택된 워드 라인에 프로그램 전압이 인가될 때, 상기 프로그램 전압은 상기 선택된 플래시 EEPROM 셀 뿐만 아니라 동일한 워드 라인을 따라 배열된 선택되지 않은 플래시 EEPROM 셀들에도 인가된다. 상기 워드 라인 상에 연결된 선택되지 않은 플래시 EEPROM 셀, 특히, 상기 선택된 셀에 인접한 플래시 EEPROM 셀이 프로그램된다. 선택된 워드 라인에 연결된 비선택 셀의 의도하지 않은 프로그램은 "프로그램 디스터브 (program disturb)"라 불린다.

상기 프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프-부스팅 스킴 (self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.

상기 셀프-부스팅 스킴을 이용한 메모리 셀의 프로그램 금지는 다음과 같이 이루어진다. 접지 선택 트랜지스터 (GST)의 게이트에 0V의 전압을 인가함으로써 접지 경로가 차단된다. 선택 비트 라인 (예들 들면, BL0)에는 0V의 전압이 인가되고, 비선택 비트 라인 (예들 들면, BL1)에는 3.3V 또는 5V의 전원 전압 (VCC)이 인가된다. 동시에, 비트 라인 (BL1)에 연결된 스트링 선택 트랜지스터 (SST)의 게이트에 전원 전압을 인가함으로써 스트링 선택 트랜지스터 (SST)의 소오스 (또는 프로그램 금지된 셀 트랜지스터의 채널)가 (VCC-Vth) (Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된다. 이때, 상기 스트링 선택 트랜지스터 (SST)는 사실상 차단된다 (또는, 셧 오프된다). 상술한 일련의 동작이 수행되는 구간은 "비트 라인 셋업 구간"이라 불린다.

그 다음에, 선택된 워드 라인에 프로그램 전압 (Vpgm)을 인가하고 선택되지 않은 워드 라인들에 패스 전압 (Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 프로그램 금지된 셀 트랜지스터의 채널 전압은,예를 들면, 약 8V까지 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다. 상술한 일련의 동작이 수행되는 구간은 "프로그램 구간"이라 불린다. 선택된 메모리 셀의 프로그램이 완료되면, 비트 라인의 전위를 방전하는 방전 동작이 수행된다. 비트 라인 셋업, 프로그램 및 방전 구간 동안 포켓 P-웰 영역 (PPWELL)과 N-웰 영역 (NWELL)은 접지 전압으로 바이어스된다.

앞서 설명된 프로그램 방법에 의하면, 기생 필드 트랜지스터 (parasitic field transistor) (또는 기생 모오스 트랜지스터, parasitic MOS transistor)를 통해 흐르는 누설 전류로 인해 프로그램될 플래시 EEPROM 셀에 인접한 프로그램 금지될 플래시 EEPROM 셀이 "프로그램 디스터브"를 받으며, 이는 이하 상세히 설명된다.

도 1의 점선 A-A'을 따라 절단된 어레이 구조의 단면을 보여주는 도 2를 참조하면, 동일한 워드 라인 (예를 들면, WL14)에 연결된 플래시 EEPROM 셀들은 포켓 P-웰 영역 (PPWELL)에 형성된 필드 영역들 또는 필드 산화막 영역들 (12)에 의해서 전기적으로 절연되어 있다. 이러한 구조에서는, 인접한 플래시 EEPROM 셀들, 워드 라인 (WL14), 그리고 벌크로서 포켓 P-웰 영역 (PPWELL)은 기생 필드 트랜지스터를 형성한다. 인접한 플래시 EEPROM 셀들 중 프로그램 금지될 셀의 채널 영역은 기생 필드 트랜지스터의 드레인 영역으로 작용하고, 프로그램될 셀의 채널 영역은 기생 필드 트랜지스터의 소오스 영역으로 작용하며, 상기 워드 라인 (WL14)은 기생 필드 트랜지스터의 게이트로 작용한다. 그리고, 기생 필드 트랜지스터의 소오스 및 드레인 영역들 사이의 필드 영역 (12)에 접한 포켓 P-웰 영역은 기생 필드 트랜지스터의 채널 영역으로 작용한다.

상기 워드 라인 (WL14)에 인가되는 프로그램 전압 (Vpgm)이 기생 필드 트랜지스터의 문턱 전압보다 높은 경우 (또는 기생 필드 트랜지스터의 문턱 전압이 낮아지는 경우), 기생 필드 트랜지스터가 턴 온된다. 이는 프로그램 금지될 셀의 채널 영역에서 프로그램될 셀의 채널 영역으로 턴 온된 기생 모오스 트랜지스터를 통해 누설 전류가 흐르게 한다. 그러므로, 상기 프로그램 금지될 셀의 셀프-부스팅된 채널 전압이 낮아지며, 그 결과 상기 프로그램 금지될 플래시 EEPROM 셀은 프로그램 디스터브를 받는다.

기생 필드 트랜지스터의 문턱 전압이 낮아지는 이유들 중 하나는 비트 라인 셋업 구간에서 비트 라인(들)을 전원 전압으로 충전할 때 포켓 P웰 영역 (PPWELL)의 웰 전압이 0V에서 양의 전압으로 증가되기(bounced) 때문이다. 웰 전압의 증가는 비트 라인과 포켓 P웰 사이에 존재하는 커플링 커패시터 (예를 들면, 비트 라인과 컨택되는 스트링 선택 트랜지스터의 드레인과 포켓 P웰 사이의 커플링 커패시터 및 비트 라인과 포켓 P웰 영역 사이의 커플링 커패시터)에 의한 것이다. 메모리 장치의 집적도가 증가할수록 웰 전압의 증가 정도도 증가된다. 이는 동시에 전원 전압으로 충전되는 비트 라인들의 수가 증가되기 때문이다.

포켓 P웰 영역 (PPWELL)의 전압이 증가됨에 따라 생기는, 기생 필드 트랜지스터를 통해 흐르는, 누설로 인한 프로그램 디스터브를 방지하기 위해서, 비트 라인을 전원 전압으로 충전하고 소정 시간이 경과한 후 프로그램 및 패스 전압과 같은 워드 라인 전압 (V_WL)이 대응하는 워드 라인들로 인가된다. 즉, 포켓 P웰 영역의 전압이 충분히 낮아진 후, 프로그램 전압 및 패스 전압이 워드 라인들로 공급된다. 포켓 P웰 영역 (PPWELL)의 전압 (V_PPWELL)이 충분히 낮아지지 않은 상태에서 워드 라인 전압 (V_WL)이 공급되는 경우, 도 3에 도시된 바와 같이, 프로그램 금지된 셀의 채널 전압이 요구되는 전압 (도면에서 점선으로 표시된 전압)까지 부스팅되지 않는다. 즉, 채널 전압이 △V만큼 낮아진다. 그러므로, 채널 전압이 요구되는 전압까지 충분히 부스팅되도록, 도 4에 도시된 바와 같이, 워드 라인 전압의 인가 시점이 지연되어야 한다.

워드 라인 전압의 인가 시점 (또는 워드 라인 활성화 시점)은, 바람직하게, 증가된 웰 전압 (V_PPWELL)이 0V이 되는 도 4에서 t1 시점이다. 상기 워드 라인 활성화 시점의 바람직한 지연 시간은 △tA (예를 들면, 약 2㎲)이다. 하지만, 웰 전압 (V_PPWELL)이 안정화되는 시점 (t1)이 각 메모리 장치에 따라 다르기 때문에, t1 시점을 정확하게 예측하는 것이 불가능하다. 이러한 이유때문에, 비트 라인 활성화 시점 (t0)과 워드 라인 활성화 시점 (t2) 사이에는 충분한 마진 (△tB)이 확보되어야 한다. 결론적으로, 전체적인 프로그램 시간이 증가된다.

워드 라인 전압의 인가 시점의 지연 시간에 의한 프로그램 시간의 증가는 웰 전압의 바운싱을 억제함으로써 단축 가능하다. 웰 전압의 바운싱 억제는 포켓 P웰 영역 (PPWELL)의 저항을 줄임으로써 달성될 수 있다. 포켓 P웰 영역 (PPWELL)의 저항을 줄일 수 있는 한가지 기술이 스트랩핑(strapping) 기술이다. 스트랩핑이란, 도 5에 도시된 바와 같이, 메모리 셀 어레이 즉, 포켓 P웰 영역 (PPWELL)상에 메탈 라인들을 병렬로 배열하고 그렇게 배열된 메탈 라인들 각각을 포켓 P웰 영역 (PPWELL)과 전기적으로 연결(contact)하는 것을 의미한다. 그러한 메탈 라인을 "스트랩핑 라인" (strapping line)이라 칭한다.

포켓 P웰 영역에는, 도 6에 도시된 바와 같이, 포켓 P웰 영역과 비트 라인들 사이에 생기는 커플링 커패시터 그리고 포켓 P웰 영역의 저항이 존재한다. 그러한 포켓 P웰 영역의 저항은 포켓 P웰 영역 상에 큰 전도성을 갖는 스트랩핑 라인들을 배치함으로써 감소될 수 있다. 스트랩핑 라인 수와 웰 전압과의 관계를 보여주는 도 7a를 참조하면, 스트랩핑 라인들의 수가 증가하면 할수록 웰 전압의 충전 레벨이 더욱 감소된다. 마찬가지로, 스트랩핑 라인들의 수가 증가하면 할수록 충전된 웰 전압의 방전 시간이 더욱 단축된다. 도 7a에 도시된 실험 결과는 도 7b에 도시된 변수들을 이용하여 얻어진 것이다. 결과적으로, 스트랩핑 라인들의 수를 증가시킴에 따라 워드 라인 활성화 시점이 앞당겨진다 (또는 지연 시간이 단축된다). 이는 전반적인 프로그램 시간의 단축을 의미한다.

하지만, 스트랩핑 라인들을 과도하게 배치하는 경우, 그에 비례하여 어레이 크기가 증가하여 칩 크기가 증가될 수 있다. 스트랩핑 라인들을 배치함으로써 비트 라인의 충전에 의한 포켓 P웰 전압의 바운싱은 어느 정도 감소될 수 있지만, 비트 라인 활성화 시점과 워드 라인 활성화 시점 사이에는 여전히 충분한 시간차가 필요하다.

본 발명의 목적은 기판 전압 증가로 인한 프로그램 디스터브 없이 최적의 프로그램 시간을 확보할 수 있는 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

도 1은 낸드형 플래시 메모리 장치의 어레이 구조를 보여주는 도면;

도 2는 도 1의 점선 A-A'을 따라 절단된 단면을 보여주는 단면도;

도 3 및 도 4는 프로그램시 비트 라인 셋업 시점과 워드 라인 활성화 시점에 따른 웰 전압 변화와 채널 부스팅 전압의 변화를 보여주는 도면;

도 5는 포켓 P웰의 저항을 줄이기 위한 스트랩핑 라인들의 배치 구조를 보여주는 도면;

도 6은 포켓 P웰과 비트 라인 사이에 존재하는 커플링 커패시터의 모델링을 보여주는 도면;

도 7a는 스트랩핑 라인 수에 따른 포켓 P웰 전압의 변화를 보여주는 도면;

도 7b는 도 7a의 실험 결과에 사용된 조건들을 보여주는 도면;

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블럭도;

도 9는 도 8에 도시된 웰 전압 검출 회로의 바람직한 실시예;

도 10은 도 8에 도시된 워드 라인 선택 신호 발생 회로를 보여주는 블럭도;

도 11은 도 10에 도시된 워드 라인 선택 신호 발생기의 바람직한 실시예; 그리고

도 12는 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 동작 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 메모리 셀 어레이 120 : 블럭 선택 회로

140 : 스위치 회로 160 : 웰 전압 검출 회로

180 : 워드 라인 선택 신호 발생 회로 200 : 페이지 버퍼 회로

220 : Y-디코더 회로

(구성)

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불휘발성 반도체 메모리 장치는 행들과 열들로 배열되고 포켓 P웰에 형성된 메모리 셀들의 메모리 블럭을 포함한다. 포켓 P웰 전압 레벨 (또는 라인)이 복수의 스트랩핑 라인들을 통해 상기 포켓 P웰에 연결되고, 상기 포켓 P웰에 웰 전압을 공급한다. 웰 전압 검출 회로는, 프로그램 동작 동안, 상기 포켓 P웰 전압이 소정의 검출 전압 (예를 들면, 0.1V)과 동일하거나 낮은 지의 여부를 검출하고, 검출 결과로서 하이 레벨 또는 로우 레벨의 검출 신호를 출력한다. 상기 포켓 P웰 전압이 상기 검출 전압과 동일하거나 낮을 때, 워드 라인 선택 신호 발생 회로는 상기 웰 전압 검출 회로로부터 출력되는 상기 인에이블 신호에 응답하여 상기 행들 각각에 대응하는 행 선택 신호들을 발생한다.

이 실시예에 있어서, 상기 메모리 셀들은 복수 개의 셀 스트링들로 구성되며, 각 셀 스트링은 대응하는 비트 라인에 연결되고 각 셀 스트링의 메모리 셀들은 대응하는 워드 라인들에 각각 연결된다.

이 실시예에 있어서, 상기 각 메모리 셀은 단일-비트 데이터를 저장하거나,멀티-비트 데이터를 저장한다.

이 실시예에 있어서, 상기 행 선택 신호들 중 하나의 행 선택 신호는 프로그램 전압을 갖고 나머지 행 선택 신호들은 패스 전압을 각각 갖는다.

이 실시예에 있어서, 상기 웰 전압 검출 회로는 바이어스 전압을 발생하는 바이어스 회로와; 상기 바이어스 전압에 의해서 동작되며, 소정 전압만큼 증가되도록 상기 웰 전압의 레벨을 쉬프트시키는 레벨 쉬프터와; 상기 바이어스 전압에 의해서 동작되며, 상기 기준 전압을 발생하는 기준 전압 발생기와; 그리고 상기 레벨 쉬프터의 출력과 상기 기준 전압을 비교하고, 비교 결과로서 상기 인에이블 신호를 출력하는 비교기를 포함한다.

본 발명의 다른 특징에 따르면, 불휘발성 반도체 메모리 장치에 데이터를 기입하는 방법이 제공된다. 상기 불휘발성 반도체 메모리 장치는 복수 개의 셀 스트링들의 메모리 블럭을 포함하되, 상기 셀 스트링들은 대응하는 비트 라인들에 연결되고, 각 셀 스트링은 대응하는 워드 라인들에 연결된 복수의 메모리 셀들을 가지며, 상기 메모리 블럭의 메모리 셀들은 N웰 내에 형성된 포켓 P웰에 형성된다. 상기 방법에 의하면, 먼저, 상기 비트 라인들이 제 1 및 제 2 공급 전압들 중 어느 하나로 각각 충전된다. 상기 포켓 P웰의 전압을 검출한 후, 상기 포켓 P웰의 전압이 소정의 검출 전압과 같거나 낮을 때, 선택된 워드 라인으로 프로그램 전압이 그리고 나머지 워드 라인들으로 각각 패스 전압이 충전된다.

(작용)

이러한 장치 및 방법에 의하면, 상기 포켓 P웰 영역의 웰 전압이 선택되지않은 비트 라인으로의 전압 인가로 인해 증가되는 경우, 그렇게 증가된 웰 전압이 웰 전압 검출 회로의 검출 전압 (예를 들면, 0.1V)보다 낮아지는 시점에서 워드 라인으로 프로그램/패스 전압이 인가된다.

(실시예)

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

본 발명의 불휘발성 반도체 메모리 장치는 페이지 단위로 독출 및 프로그램 동작을 수행하고 메모리 블럭 단위로 소거 동작을 수행하는 낸드형 플래시 메모리 장치를 이용하여 구현되었다. 낸드형 플래시 메모리 장치는 CMOS 공정 기술을 이용하여 제조되며, 상기 메모리 장치의 주변 회로를 구성하는 반도체 소자들 (예를 들면, PMOS 및 NMOS 트랜지스터들)은 P형 반도체 기판에 형성된다. 만약 별도의 공정없이 메모리 셀 어레이를 구성하는 메모리 셀들 역시 P형 반도체 기판에 형성되면, 소거 동작시 메모리 셀들의 기판 또는 벌크에만 고전압을 가할 수 없게 된다. 이러한 이유때문에, 메모리 셀 어레이는 포켓 P웰 영역에 형성되며, 상기 포켓 P웰 영역은 P형 반도체 기판 상에 형성된 N-웰에 잘 알려진 이온 주입 공정을 이용하여 형성된다. 그러한 포켓 P웰 영역은 독출 및 프로그램 동작시 0V로 그리고 소거 동작시 높은 전압 (예를 들면, 20V)으로 바어어스된다.

앞서 설명된 바와 같이, 비트 라인 셋업 구간에서 비트 라인을 전원 전압으로 충전할 때 포켓 P웰 영역의 웰 전압이 증가되기 때문에, 증가된 웰 전압이 안정된 후 워드 라인으로 프로그램/패스 전압이 인가되어야 한다. 웰 전압이 안정되는데 필요한 시간 (이후, "지연 시간"이라 칭함)만큼 프로그램 시간이 증가한다. 그러한 원인에 따라 필수 불가결한 지연 시간을 최적화시킴으로써 프로그램 시간의 증가를 최대한 억제할 수 있다. 본 발명은, 그러므로, 비트 라인 셋업 구간, 프로그램 구간 및 방전 구간으로 이루어진 프로그램 동작에 소요되는 프로그램 시간을 최적화시킬 수 있는 회로 구조를 포함한다. 그러한 회로 구조를 갖는 낸드형 플래시 메모리 장치가 이후 상세히 설명된다.

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치를 보여주는 블럭도이다. 도 8를 참조하면, 낸드형 플래시 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이 (100)를 포함하며, 상기 메모리 셀 어레이 (100)는 N웰 (NWELL) 상의 포켓 P웰 영역 (PPWELL)에 형성된다. 도 8에 도시된 메모리 셀 어레이 (100)는 상기 낸드형 플래시 메모리 장치에 구현되는 메모리 블럭들 (도 5 참조) 중 하나의 메모리 블럭에 대응한다. 도 8에는, 하나의 메모리 블럭에 관련된 블럭 선택 회로 (120)와 스위치 회로 (140)가 도시되어 있다. 도 8에 도시된 나머지 구성 요소들은 메모리 셀 어레이를 구성하는 모든 메모리 블럭들과 공유된다.

상기 어레이 (100)는 대응하는 비트 라인들 (BL0-BLm)에 각각 연결된 복수 개의 셀 스트링들 (101)을 가지며, 각 셀 스트링 (101)은 스트링 선택 트랜지스터 (SST), 접지 선택 트랜지스터 (GST), 그리고 상기 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCm) (m=0-15) (이후, "메모리 셀"이라 칭함)로 구성된다. 상기 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인 및 스트링 선택 라인 (SSL)에 연결된 게이트를 가지며, 상기접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (CSL)에 연결된 소오스 및 접지 선택 라인 (GSL)에 연결된 게이트를 갖는다. 그리고, 상기 스트링 선택 트랜지스터 (SSL)의 소오스 및 상기 접지 선택 트랜지스터 (GSL)의 드레인 사이에는 상기 메모리 셀들 (MC15-MC0)이 직렬 연결되며, 상기 메모리 셀들 (MC0-MC15)은 대응하는 워드 라인들 (WL0-WL15)에 각각 연결된다.

상기 포켓 P웰 영역 (PPWELL)에 웰 전압 (V_PPWELL)을 공급하고 상기 포켓 P웰 영역 (PPWELL)의 저항을 줄이기 위한 스트랩핑 라인들 (102)이 포켓 P웰 영역 (PPWELL) 상에 병렬로 배치된다. 상기 스트랩핑 라인들 (102)은 포켓 P웰 영역 (PPWELL)과 전기적으로 연결된다(컨택된다). 상기 스트랩핑 라인들 (102)은 웰 전압 (V_PPWELL)을 전달하기 위한 웰 전압 공급 라인 (또는 레일) (104)에 공통으로 연결되어 있다.

상기 블럭 선택 회로 (120)는, 블럭 어드레스 정보에 따라 대응하는 메모리 블럭이 선택될 때, 메모리 블럭을 선택하기 위한 블럭 선택 신호 (BS), 상기 선택된 메모리 블럭의 스트링 선택 라인 (SSL)을 선택하기 위한 스트링 선택 신호 (SS), 그리고 상기 선택된 메모리 블럭의 접지 선택 라인 (GSL)을 선택하기 위한 접지 선택 신호 (GS)를 발생한다. 상기 스위치 회로 (140)는 스트링 선택 라인 (SSL), 복수의 워드 라인들 (WL15-WL0) 그리고 접지 선택 라인 (GSL)에 각각 대응하는 복수의 패스 트랜지스터들 (T0-T17)로 구성되며, 상기 패스 트랜지스터들 (T0-T17)은 상기 블럭 선택 회로 (120)로부터 출력되는 블럭 선택 신호 (BS)에 따라 동시에 스위치 온/오프된다. 상기 패스 트랜지스터들 (T0-T17)은 상기 접지 선택 신호 (GS), 워드 라인 선택 신호 발생 회로 (180)로부터의 워드 라인 선택 신호들 (S0-S15) 그리고 상기 스트링 선택 신호 (SS)를 대응하는 라인들 (GSL, WL0-WL15, SSL)로 전달하도록 연결된다.

상기 웰 전압 공급 라인 (104)에 연결된 웰 전압 검출 회로 (160)는 상기 웰 전압 공급 라인 (104) 상의 웰 전압 (V_PPWELL)을 검출하여 검출 결과에 따라 하이 레벨 또는 로우 레벨의 검출 신호 (Detout)를 출력한다. 예컨대, 상기 웰 전압 (V_PPWELL)이 특정 전압 (예를 들면, 0.1V) 이상일 때 웰 전압 검출 회로 (160)는 로우 레벨의 검출 신호 (Detout)를 출력한다. 상기 웰 전압 (V_PPWELL)이 특정 전압 이하일 때 웰 전압 검출 회로 (160)는 하이 레벨의 검출 신호 (Detout)를 출력한다. 본 발명에 있어서, 상기 검출 신호 (Detout)가 하이 레벨이 되는 시점이 워드 라인 전압이 공급되는 시점이 된다. 이는 워드 라인 활성화 시점에 대한 지연 시간 (증가된 웰 전압이 안정화되는 데 필요한 시간)이 불필요하게 확보될 필요가 없음을 의미하며, 결국 프로그램 시간이 최적화될 수 있다.

상기 워드 라인 선택 신호 발생 회로 (180)는 상기 웰 전압 검출 회로 (160)로부터의 검출 신호 (Detout)에 따라 동작하며, 활성화될 때 프로그램 전압 (Vpgm)과 패스 전압 (Vpass) 중 하나를 갖는 워드 라인 선택 신호들 (S0-S15)을 출력한다. 즉, 워드 라인 선택 신호 발생 회로 (180)는 웰 전압 검출 회로 (160)가 하이 레벨의 검출 신호 (Detout)를 출력할 때 활성화되고, 상기 스위치 회로 (140)를 통해 대응하는 워드 라인들 (WL0-WL15)로 전달될 워드 라인 선택 신호들 (S0-S15)을 출력한다.

계속해서 도 8을 참조하면, 상기 비트 라인들 (BL0-BLm)에는 페이지 버퍼 회로 (200)가 연결되고, 상기 페이지 버퍼 회로 (200)는 이 분야에 잘 알려진 페이지 버퍼들로 구성된다. 페이지 버퍼의 일예가 U.S. Patent No. 5,748,536에 "DATA READ CIRCUIT FOR A NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 각 페이지 버퍼는, 독출/검증 동작시, 대응하는 비트 라인을 통해 선택된 메모리 셀에 저장된 데이터를 래치하고, 그렇게 래치된 데이터는 열 디코더 회로 (220)를 통해 데이터 (또는 입출력) 라인 버스로 출력된다. 상기 각 페이지 버퍼는, 프로그램 동작시, 상기 열 디코더 회로 (220)를 통해 제공되는 프로그램 데이터를 래치한다.

도 9를 참조하면, 도 8에 도시된 웰 전압 검출 회로의 바람직한 실시예가 도시되어 있다. 웰 전압 검출 회로 (160)는 3개의 PMOS 트랜지스터들 (MP10, MP11, MP12), 전류원 (I), 다이오드로서 동작하는 2개의 NMOS 트랜지스터들 (MN10, MN11), 저항기 (R), 그리고 비교기 (COMP)로 구성된다. 상기 PMOS 트랜지스터 (MP10)는 전원 전압 (VCC)에 연결된 소오스 및 상호 연결된 게이트 및 드레인을 가지며, 상기 PMOS 트랜지스터 (MP10)의 드레인과 접지 전압 (GND) 사이에 전류원 (I)이 연결된다. 상기 PMOS 트랜지스터 (MP10)와 상기 전류원 (I)은 바이어스 전압 (V_BIAS)을 출력하는 바이어스 회로로서 동작한다.

상기 PMOS 트랜지스터 (MP11)는 전원 전압 (VCC)에 연결된 소오스, 상기 바이어스 전압 (V_BIAS)을 받아들이는 게이트 및 N1 노드에 연결된 드레인을 갖는다. 상기 NMOS 트랜지스터 (MN10)는 상기 N1 노드에 공통 연결된 게이트 및 드레인과 상기 저항기 (R)를 통해 접지된 소오스를 갖는다. 상기 PMOS 트랜지스터 (MP11), 상기 NMOS 트랜지스터 (MN10) 그리고 상기 저항기 (R)는 기준 전압 (Vref)을 발생하는 기준 전압 발생기로서 동작한다. 상기 기준 전압 (Vref)은 상기 NMOS 트랜지스터 (MN10)의 양단 전압 (Vthd)과 상기 저항기 (R)의 양단 전압의 합과 같다 (Vref:Vthd+IR).

상기 PMOS 트랜지스터 (MP12)는 전원 전압 (VCC)에 연결된 소오스, 상기 바이어스 전압 (V_BIAS)에 연결된 게이트, 그리고 N2 노드에 연결된 드레인을 갖는다. 상기 NMOS 트랜지스터 (MN11)는 상기 N2 노드에 공통 연결된 드레인 및 게이트와 상기 웰 전압 (V_PPWELL)에 연결된 소오스를 갖는다. 이러한 구조에 의하면, 웰 전압 (V_PPWELL)이 다이오드-연결된 NMOS 트랜지스터 (MN11)의 양단 전압 (Vthd)만큼 증가되고, 그렇게 증가된 전압 (Vshift)이 N2 노드 상에 나타난다. 상기 PMOS 트랜지스터 (MP12)와 상기 NMOS 트랜지스터 (MN11)는 상기 웰 전압 (V_PPWELL)을 증가시키기 위한 레벨 쉬프터로서 동작한다. 검출하고자 하는 웰 전압 (V_PPWELL)이 0V에 가까운 낮은 전압 (예를 들면, 0.1V)이기 때문에, 차동 증폭기를 이용한 비교기가 정상적으로 동작하도록 레벨 쉬프터가 사용되는 것이다.

상기 비교기 (COMP)는 상기 N1 노드의 전압 즉, 기준 전압 (Vref:Vthd+IR)을 받아들이도록 연결된 (+) 단자, 상기 N2 노드의 전압 (Vshift:Vthd+V_PPWELL)을 받아들이도록 연결된 (-) 단자, 그리고 상기 검출 신호 (Detout)를 출력하는 출력 단자를 갖는다. 상기 (+) 단자의 Vref 전압이 상기 (-) 단자의 Vshift 전압보다 낮으면, 로우 레벨의 검출 신호 (Detout)가 출력된다. 상기 (+) 단자의 Vref 전압이 상기 (-) 단자의 Vshift 전압보다 높으면, 하이 레벨의 검출 신호 (Detout)가 출력된다.

이 실시예에 있어서, NMOS 트랜지스터들 (MN10, MN11)은 동일한 크기를 갖도록 구성된다. 상기 NMOS 트랜지스터들 (MN10, MN11) 각각이, 도면의 점선 부분으로 표시된 바와 같이, 복수 개의 다이오드-연결된 NMOS 트랜지스터들로 대체될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 웰 전압 검출 회로 (160)의 검출 전압 레벨이 정전류 (I)의 크기와 저항기 (R)의 저항값에 의해서 원하는 크기로 조절될 수 있다.

도 10은 도 8에 도시된 워드 라인 선택 신호 발생 회로를 보여주는 블럭도이다. 도 10에 도시된 바와 같이, 워드 라인 선택 신호 발생 회로 (180)는 워드 라인들 (WL0-WL15)에 각각 대응하는 워드 라인 선택 신호 발생기들 (180_0)-(180_15)로 구성된다. 워드 라인 선택 신호 발생기들 (180_0)-(180_15)에는 별도의 고전압 발생기들로부터 각각 공급되는 프로그램 전압 (Vpgm) 및 패스 전압 (Vpass)과 발진 신호 (OSC)가 공통으로 제공된다. 워드 라인 선택 신호 발생기들 (180_i) (i=0-15) 각각에는 대응하는 VPASSENi 및 VPGMENi 신호들이 인가된다. 워드 라인 선택 신호발생기들 (180_0)-(180_15)은 웰 전압 검출 회로 (160)로부터 출력되는 검출 신호 (Detout)에 의해서 동시에 활성화/비활성화된다.

예컨대, 상기 검출 신호 (Detout)가 로우 레벨일 때 (또는 웰 전압이 특정 전압보다 높을 때), 비록 대응하는 VPASSENi/VPGMENi 신호가 활성화되더라고, 각 워드 라인 선택 신호 발생기는 비활성화된다. 상기 검출 신호 (Detout)가 하이 레벨일 때 (또는 웰 전압이 특정 전압보다 낮을 때), 각 워드 라인 선택 신호 발생기의 출력 신호는 활성화되는 VPASSENi/VPGMENi 신호에 따라 프로그램 전압 (Vpgm) 또는 패스 전압 (Vpass)을 갖는다.

상기 VPASSENi 및 VPGMENi 신호들은 워드 라인 선택용 어드레스의 디코딩 정보에 따라 활성화/비활성화된다. 예컨대, 프로그램 동작시 워드 라인 (WL0)을 선택하는 경우, 워드 라인 (WL0)에 대응하는 워드 라인 선택 신호 발생기 (180_0)의 입력 신호 (VPGMEN0)는 활성화된다. 이때, 나머지 워드 라인들 (WL1-WL15)에 대응하는 워드 라인 선택 신호 발생기들 (180_1)-(180_15)의 입력 신호들 (VPGMEN1-VPGMEN15)은 비활성화되는 반면에, 나머지 워드 라인들 (WL1-WL15)에 대응하는 워드 라인 선택 신호 발생기들 (180_1)-(180_15)의 입력 신호들 (VPASSEN1-VPASSEN15)은 활성화된다. 이에 따라, 워드 라인 (WL0)에는 프로그램 전압 (Vpgm)의 워드 라인 선택 신호 (S0)가 인가되고, 나머지 워드 라인들 (WL1-WL15)에는 패스 전압 (Vpass)의 워드 라인 선택 신호들 (S1-S15)이 각각 인가된다. 이러한 기능을 수행하는 각 워드 라인 신호 발생기를 보여주는 블럭도가 도 11에 도시되어 있다.

도 11을 참조하면, 워드 라인 선택 신호 발생기 (180_i)는 두개의 AND 게이트들 (G1, G2), 2개의 NMOS 트랜지스터들 (MN20, MN22), 그리고 2개의 스위치 펌프들 (182a, 182b)로 구성된다. 상기 검출 신호 (Detout)가 로우 레벨일 때 (또는 웰 전압이 특정 전압보다 높으면), VPASSENi/VPGMENi 신호의 활성화에 관계없이 스위치 펌프들 (182a, 182b)은 비활성화된다. 만약 검출 신호 (Detout)가 로우 레벨에서 하이 레벨로 천이하면 (웰 전압이 특정 전압보다 낮으면), VPASSENi/VPGMENi 신호의 활성화에 따라 스위치 펌프가 동작하여 프로그램 전압 (Vpgm) 또는 패스 전압 (Vpass)이 출력 단자 (Si)로 전달된다.

도 12는 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 동작 타이밍도이다. 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작이 참도 도면들에 의거하여 이후 상세히 설명된다.

낸드형 플래시 메모리 장치의 프로그램 과정은, 앞서 설명된 바와 같이, 비트 라인 셋업 구간, 프로그램 구간 그리고 방전 구간으로 구분된다. 상기 비트 라인 셋업 구간 동안, 페이지 버퍼 회로에 로딩된 데이터 비트에 따라 비트 라인이 전원 전압 또는 접지 전압으로 충전된다. 예컨대, 로딩된 데이터 비트가 "1"인 경우 비트 라인은 전원 전압으로 충전되고, 로딩된 데이터 비트가 "0"인 경우 비트 라인은 접지된다. 여기서, 접지 전압이 인가되는 비트 라인은 "선택 비트 라인"이라 칭하고, 전원 전압이 인가되는 비트 라인은 "비선택 비트 라인"이라 칭한다. 그리고, 프로그램 전압이 인가되는 워드 라인은 "선택 워드 라인"이라 칭하고, 패스 전압이 인가되는 워드 라인은 "비선택 워드 라인"이라 칭한다.

상기 블럭 선택 회로 (120)는 블럭 선택 정보에 따라 고전압을 갖는 블럭 선택 신호 (BS), 전원 전압 (예컨대, 3.3V 또는 5V)을 갖는 스트링 선택 신호 (SS) 그리고 접지 전압을 갖는 접지 선택 신호 (GS)를 출력한다. 상기 선택 회로 (140)의 패스 트랜지스터들 (T0-T17)은 블럭 선택 신호 (BS)에 의해서 동시에 턴 온되며, 스트링 선택 신호 (SS)는 턴 온된 패스 트랜지스터 (T17)를 통해 스트링 선택 라인 (SSL)으로 전달되고 접지 선택 신호 (GS)는 턴 온된 패스 트랜지스터 (T0)를 통해 접지 선택 라인 (GSL)으로 전달된다. 접지 선택 트랜지스터 (GST)의 게이트에는 접지 전압이 인가됨에 됨에 따라 접지 경로가 차단된다.

계속해서, 선택 비트 라인(들)에는 0V의 전압이 인가되고, 비선택 비트 라인(들)에는 3.3V 또는 5V의 전원 전압 (VCC)이 인가된다. 비선택 비트 라인에 전원 전압이 인가될 때, 도 12에 도시된 바와 같이, 포켓 P웰 영역 (PPWELL)의 전압은 비선택 비트 라인(들)과 포켓 P웰 영역 (PPWELL) 사이의 커플링 커패시터를 통해 0V 이상으로 증가된다. 이때, 워드 라인 선택 신호 발생 회로 (180)에 인가되는 VPASSENi 및 VPGMENi 신호들이 워드 라인 선택 정보에 따라 활성화되더라도, 워드 라인 선택 신호들 (S0-S15)은 프로그램/패스 전압을 갖지 못한다. 왜냐하면, 웰 전압 검출 회로 (160)로부터 출력되는 검출 신호 (Detout)가 로우 레벨로 유지되기 때문이다.

상기 선택 비트 라인으로의 전압 인가에 의해서 증가된 웰 전압 (V_PPWELL)은 시간이 경과함에 따라 0V으로 낮아진다. 상기 웰 전압 (VPPWELL)이 상기 웰 전압검출 회로 (160)의 검출 전압 (예를 들면, 0.1V) 이하로 낮아질 때, 검출 신호 (Detout)는 로우 레벨에서 하이 레벨로 천이한다. 워드 라인 선택 신호 발생기들 (180_0)-(180_15)은 검출 신호 (Detout)의 로우-하이 천이에 따라 활성화되고, 선택 워드 라인에는 프로그램 전압 (Vpgm)의 워드 라인 선택 신호가 그리고 비선택 워드 라인에는 패스 전압 (Vpass)이 각각 인가된다.

상기 비선택 비트 라인에 연결된 스트링 선택 트랜지스터 (SST)의 게이트에 전원 전압이 인가되기 때문에, 스트링 선택 트랜지스터 (SST)의 소오스 (또는 프로그램 금지된 셀 트랜지스터의 채널)가 (VCC-Vth) (Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된다. 이때, 상기 스트링 선택 트랜지스터 (SST)는 사실상 차단된다 (또는, 셧 오프된다).

이러한 상태에서, 선택 워드 라인(들)에 프로그램 전압 (Vpgm)이 인가되고 비선택 워드 라인(들)에 패스 전압 (Vpass)이 인가됨에 따라, 프로그램 금지된 셀 트랜지스터의 채널 전압 (Vchannel)이 기생 필드 트랜지스터를 통한 누설없이, 예를 들면, 약 8V까지 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다. 선택된 메모리 셀의 프로그램이 완료되면, 비트 라인의 전위를 방전하는 방전 동작이 수행된다.

상기 포켓 P웰 영역 (PPWELL)의 웰 전압 (V_PPWELL)이 비선택 비트 라인으로의 전압 인가로 인해 증가되는(bounced) 경우, 그렇게 증가된 웰 전압이 웰 전압 검출회로 (160)의 검출 전압 (예를 들면, 0.1V)보다 낮아지는 시점에서 워드 라인으로 프로그램/패스 전압이 인가된다. 이러한 이유때문에, 본 발명에 따른 낸드형 플래시 메모리 장치에 있어서, 워드 라인 활성화 시점의 불필요한 마진을 확보할 필요가 없다.

본 발명이 단일-비트 낸드형 플래시 메모리 장치를 이용하여 설명되었지만, 메모리 셀 당 N-비트 데이터 (N은 2 또는 그 보다 큰 정수)를 저장할 수 있는 멀티-비트(멀티-레벨 또는 멀티-상태) 낸드형 플래시 메모리 장치에도 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 멀티-비트 낸드형 플래시 메모리 장치는 U.S. Patent No. 5,768,188에 "MULTI-STATE NON-VOLATILE SEMICONDUCTOR MEMORY AND METHOD FOR DRIVING THE SAME" (assigned to Samsun Electronics Co., LTD.)라는 제목으로 게재되어 있으며, 레퍼런스로 참조된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 비트 라인 셋업 구간에 생기는 포켓 P웰 전압의 바운싱 노이즈에 의한 프로그램 디스터브를 방지할 수 있을 뿐만 아니라, 프로그램 시간(또는 속도)이 단축되도록 비트 라인 셋업 시점과 워드 라인 활성화 시점 사이의 지연 시간을 최적화할 수 있다.

Claims

행들과 열들로 배열되고 포켓 P웰에 형성된 메모리 셀들의 메모리 블럭과;

상기 포켓 P웰에 연결되고, 상기 포켓 P웰에 웰 전압을 공급하는 포켓 P웰 전압 레일과;

프로그램 동작 동안, 상기 포켓 P웰 전압이 소정의 검출 전압과 동일하거나 낮은 지의 여부를 검출하고, 검출 결과로서 인에이블 신호를 출력하는 웰 전압 검출 회로와; 그리고

상기 포켓 P웰 전압이 상기 검출 전압과 동일하거나 낮을 때 상기 웰 전압 검출 회로로부터 출력되는 상기 인에이블 신호에 응답하여 상기 행들 각각에 대응하는 행 선택 신호들을 발생하는 선택 신호 발생 회로를 포함하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들은 복수 개의 셀 스트링들로 구성되며, 각 셀 스트링은 대응하는 비트 라인에 연결되고 각 셀 스트링의 메모리 셀들은 대응하는 워드 라인들에 각각 연결되는 불휘발성 반도체 메모리 장치.
제 2 항에 있어서,

상기 각 메모리 셀은 단일-비트 데이터를 저장하는 불휘발성 반도체 메모리장치.
제 2 항에 있어서,

상기 각 메모리 셀은 멀티-비트 데이터를 저장하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 행 선택 신호들 중 하나의 행 선택 신호는 프로그램 전압을 갖고 나머지 행 선택 신호들은 패스 전압을 각각 갖는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 웰 전압 검출 회로는

바이어스 전압을 발생하는 바이어스 회로와;

상기 바이어스 전압에 의해서 동작되며, 소정 전압만큼 증가되도록 상기 웰 전압의 레벨을 쉬프트시키는 레벨 쉬프터와;

상기 바이어스 전압에 의해서 동작되며, 상기 기준 전압을 발생하는 기준 전압 발생기와; 그리고

상기 레벨 쉬프터의 출력과 상기 기준 전압을 비교하고, 비교 결과로서 상기 인에이블 신호를 출력하는 비교기를 포함하는 불휘발성 반도체 메모리 장치.
제 6 항에 있어서,

상기 레벨 쉬프터는

상기 바이어스 전압을 받아들이도록 연결된 게이트, 전원 전압에 연결된 소오스, 그리고 드레인을 갖는 PMOS 트랜지스터와; 그리고

상기 PMOS 트랜지스터의 드레인에 공통으로 연결된 게이트 및 드레인과 상기 포켓 P웰 전압 레일에 연결된 소오스를 갖는 NMOS 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
제 7 항에 있어서,

상기 레벨 쉬프터의 출력 전압은 상기 포켓 P웰 전압과 상기 NMOS 트랜지스터의 문턱 전압의 합과 같은 불휘발성 반도체 메모리 장치.
제 7 항에 있어서,

하나 또는 그 보다 많은 다이오드-연결된 NMOS 트랜지스터들이 상기 NMOS 트랜지스터와 상기 포켓 P웰 전압 레일 사이에 더 연결되는 불휘발성 반도체 메모리 장치.
제 6 항에 있어서,

상기 기준 전압 발생기는

전원 전압에 연결된 소오스, 상기 바이어스 전압을 받아들이도록 연결된 게이트, 그리고 드레인을 갖는 PMOS 트랜지스터와; 그리고

상기 PMOS 트랜지스터의 드레인에 공통으로 연결된 게이트 및 드레인과, 저항을 통해 접지 전압에 연결된 소오스를 갖는 NMOS 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

상기 기준 전압은 상기 NMOS 트랜지스터의 문턱 전압과 상기 저항 양단에 걸리는 전압의 합과 같은 불휘발성 반도체 메모리 장치.
제 10 항에 있어서,

하나 또는 그 보다 많은 다이오드-연결된 NMOS 트랜지스터들이 상기 NMOS 트랜지스터와 상기 저항 사이에 더 연결되는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 검출 전압은 0.1V인 불휘발성 반도체 메모리 장치.
제 7 항 또는 제 10 항에 있어서,

상기 기준 전압 발생기의 NMOS 트랜지스터와 상기 레벨 쉬프터의 NMOS 트랜지스터는 동일한 크기를 갖는 불휘발성 반도체 메모리 장치.
복수 개의 셀 스트링들의 메모리 블럭을 포함하되, 상기 셀 스트링들은 대응하는 비트 라인들에 연결되고, 각 셀 스트링은 대응하는 워드 라인들에 연결된 복수의 메모리 셀들을 가지며, 상기 메모리 블럭의 메모리 셀들은 N웰 내에 형성된 포켓 P웰에 형성되는 불휘발성 메모리 장치에 데이터를 기입하는 방법에 있어서:

제 1 및 제 2 공급 전압들 중 어느 하나로 상기 비트 라인들을 각각 충전하는 단계와;

상기 포켓 P웰의 전압을 검출하는 단계와; 그리고

상기 포켓 P웰의 전압이 소정의 검출 전압과 같거나 낮을 때 선택된 워드 라인을 프로그램 전압으로 그리고 나머지 워드 라인들을 각각 패스 전압으로 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서,

상기 제 1 공급 전압은 접지 전압이고 상기 제 2 공급 전압은 전원 전압인 것을 특징으로 하는 방법.
제 15 항에 있어서,

상기 각 메모리 셀은 단일-비트 데이터를 저장하는 것을 특징으로 하는 방법.
제 15 항에 있어서,

상기 각 메모리 셀은 멀티-비트 데이터를 저장하는 것을 특징으로 하는 방법.
제 15 항에 있어서,

상기 검출 전압은 0.1V인 것을 특징으로 하는 방법.