KR101715048B1 - 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템 - Google Patents

부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템 Download PDF

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Abstract

본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 동일 레벨의 머지 전압을 인가하기 위한 머지 드라이버를 포함할 수 있다.

Description

부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템{MEMORY DEVICE FOR REDUCING BOOSTING CHARGE LEAKAGES AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 부스팅 전하 누설(Boosting Charge Leakage)을 효율적으로 감소시키기 위한 반도체 메모리 장치 및 이를 포함하는 시스템에 관한 것이다.
EEPROM의 일 예로써 사용되는 플래시(flash) 메모리는 데이터의 프로그램과 소거가 자유로운 RAM(Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존할 수 있는 ROM(Read Only Memory)의 장점을 동시에 지니고 있다.
따라서, 플래시 메모리는 디지털 카메라, PDA(personal digital assistant), 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 3차원 메모리 장치에서 부스팅 전하 누설(Boosting Charge Leakage)을 효율적으로 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 동일 레벨의 머지 전압을 인가하기 위한 머지 드라이버를 포함할 수 있다.
또한, 상기 벌크는 상기 메모리 셀 어레이의 PP웰에 해당할 수 있다.
또한, 상기 머지 드라이버는 상기 3차원 비휘발성 메모리 장치의 리드 동작, 프로그램 동작 또는 소거 동작 시에 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 동일 레벨의 머지 전압을 인가할 수 있다.
또한, 상기 머지 드라이버는 상기 리드 또는 프로그램 동작 시에 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 접지 전압을 인가할 수 있다.
또한, 상기 머지 드라이버는 상기 소거 동작 시에 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 소거 전압을 인가할 수 있다.
또한, 상기 메모리 셀 어레이는 적어도 하나의 비트 라인에 연결된 적어도 하나의 셀 스트링을 포함하고, 상기 셀 스트링은 제1 선택 트랜지스터, 복수의 메모리 셀들 및 제2 선택 트랜지스터를 포함하고, 상기 제1 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 제2 선택 트랜지스터는 접지 선택 라인 및 공통 소스 라인에 연결되고, 상기 머지 드라이버는 상기 3차원 비휘발성 메모리 장치의 리드 동작, 프로그램 동작 또는 소거 동작 시에 상기 공통 소스 라인 및 상기 메모리 셀 어레이의 PP웰에 동일 레벨의 머지 전압을 인가할 수 있다.
또한, 상기 3차원 비휘발성 메모리 장치는 상기 머지 드라이버를 제어하는 칩 컨트롤러를 더 포함할 수 있다.
또한, 상기 3차원 비휘발성 메모리 장치는 상기 머지 드라이버에 적어도 하나 이상의 전압을 출력하는 전압 발생기를 더 포함할 수 있다.
또한, 상기 머지 전압은 양의 전압 및 음의 전압 중 어느 하나를 포함할 수 있다.
또한, 상기 비휘발성 메모리는 낸드(NAND)형 플래시 메모리에 해당할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 상기 3차원 비휘발성 메모리 장치; 및 상기 3차원 비휘발성 메모리 장치를 컨트롤하기 위한 메모리 컨트롤러를 포함할 수 있다.
또한, 상기 제3차원 비휘발성 메모리 장치는 상기 메모리 컨트롤러와 인터페이스하기 위한 입출력 회로를 포함할 수 있다.
또한, 상기 메모리 시스템은 SSD(solid state drive)에 해당할 수 있다.
또한, 상기 메모리 시스템은 이동 통신 장치에 해당할 수 있다.
본 발명의 일 실시예에 따른 메모리 카드는 카드 인터페이스; 상기 카드 인터페이스와 제1항 내지 제8항의 3차원 비휘발성 메모리 장치 사이에서 데이터의 교환을 제어하기 위한 컨트롤러를 포함할 수 있다.
본 발명의 일 실시예에 따른 데이터 저장 시스템은 RAID 어레이를 구성하며, 각각이 복수의 3차원 비휘발성 메모리 장치들과 상기 복수의 3차원 비휘발성 메모리 장치들의 동작을 제어하기 위한 메모리 컨트롤러는 포함하는 복수의 메모리 모듈들; 및 상기 복수의 메모리 모듈들의 동작을 제어하기 위한 RAID 컨트롤러를 포함하며, 상기 복수의 3차원 비휘발성 메모리 장치들 각각은, 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 동일 레벨의 머지 전압을 인가하기 위한 머지 드라이버를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 3차원 메모리 장치에서 사용하는 경우에 부스팅 전하 누설(Boosting Charge Leakage)을 효율적으로 감소시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도를 나타내는 도면이다.
도 1b는 도 1a의 메모리 셀 어레이, 공통 소스 라인 드라이버 및 벌크 드라이버의 연결을 보다 구체적으로 나타낸 도면이다.
도 2는 도 1a의 메모리 셀 어레이가 2차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이다.
도 3은 도 1a의 메모리 셀 어레이가 3차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이다.
도 4는 도 2의 2차원 메모리 셀 어레이에 구현된 복수의 레이어들 중 제1레이어 및 제2레이어에 구현된 셀 스트링들을 도시한 도면이다.
도 5는 도 3의 3차원 메모리 셀 어레이에 구현된 셀 스트링들 중 일부 스트링을 도시한 도면이다.
도 6a는 본 발명의 비교 예에 따른 비휘발성 메모리 시스템의 블록도이다.
도 6b는 도 6a의 메모리 셀 어레이 및 머지 드라이버의 연결을 보다 구체적으로 나타낸 도면이다.
도 7 내지 도 10은 도 6a에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 실시 예들을 나타낸다.
도 11은 도 10에 도시된 메모리 시스템을 포함하는 데이터 저장 장치의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템의 블록도이다. 이를 참조하면, 비휘발성 메모리 시스템(100)은 비휘발성 메모리 장치(120) 및 상기 메모리 장치(120)를 컨트롤하는 메모리 컨트롤러(110)를 포함한다. 이때, 상기 비휘발성 메모리는 NOR형 플래시 메모리 또는 NAND형 플래시일 수 있으나, 이에 한정되지는 않는다.
메모리 장치(120)는 머지 드라이버(Merge Driver)(205), 메모리 셀 어레이(Memory Array)(230), 로우 디코더(Row Decoder)(240), 기입 드라이버/센스앰프(Write Driver/SA)회로(250), 칩 컨트롤러(Chip Controller)(260), 전압 발생기(Voltage Generator)(270) 및 입출력 회로(I/O Circuit)(280)를 포함한다.
머지 드라이버(205)는 전압 발생기(270) 및 칩 컨트롤러(260)에 따라 메모리 셀 어레이(230) 및 메모리 셀 어레이(230)에 연결된 공통 소스 라인(도 2에 도시된 CSL)에 머지 전압을 공급할 수 있다. 이로써, 메모리 셀 어레이(230)의 PP웰 및 메모리 셀 어레이(230)에 연결된 공통 소스 라인에는 동일한 전압(예컨대, 머지 전압)이 인가될 수 있다.
로우 디코더(240)는 로우 어드레스들에 응답하여 다수의 워드라인들 중에서 하나의 워드라인을 선택하고, 선택된 워드 라인으로 제1동작 전압을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압을 공급할 수 있다. 예컨대, 프로그램 동작 모드에서, 로우 디코더(240)는 선택된 워드라인으로 제1동작 전압(예컨대, 프로그램 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 패스 전압)을 공급할 수 있다. 또한, 읽기 동작 모드에서 로우 디코더(240)는 선택된 워드라인으로 제1동작 전압(예컨대, 접지 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 판독 전압)을 공급할 수 있다.
기입 드라이버/센스앰프 회로(250)는 다수의 비트라인들에 선택적으로 연결되어, 지정된 메모리 셀들로 데이터를 기입(즉, 프로그램)하거나 지정된 메모리 셀들로부터 데이터를 감지 증폭함으로써 판독(Read)한다. 기입 드라이버/센스앰프회로(250)는 프로그램 동작시 프로그램될 데이터 셋을 저장하고, 판독 동작시 메모리 셀들로부터 리드된 데이터 셋를 저장하기 위한 다수의 데이터 저장 장치들(미도시)을 구비할 수 있다. 다수의 데이터 저장 장치들(미도시) 각각은 다수의 래치들로 구현될 수 있다. 다수의 데이터 저장 장치들(미도시)은 또한 프로그램 검증 동작시 리드된 데이터 셋을 저장할 수 있다.
기입 드라이버/센스앰프 회로(250)와 메모리셀 어레이(230) 사이에는 기입 드라이버 또는 센스앰프를 다수의 비트라인들에 선택적으로 연결하기 위한 스위칭 블록(미도시)이 더 구비될 수 있다.
칩 컨트롤러(260)는 외부에서 제공된 커맨드에 응답하여 메모리 장치의 동작(예컨대, 프로그램 동작, 소거 동작, 판독 동작 등)을 제어하기 위한 내부 제어 신호들(미도시)을 출력한다. 전압 발생기(270)는 메모리 장치(120)의 동작에 필요한 전압(예컨대, 프로그램 전압, 패스 전압, 판독 전압 등)을 생성한다.
입출력 회로(280)는 외부(예컨대, 메모리 컨트롤러(110))와의 인터페이스 기능을 수행한다. 구체적으로는 외부로부터 커맨드 및 프로그램할 데이터를 수신하고, 상태 신호 및 판독된 데이터를 외부로 전송할 수 있다.
메모리 컨트롤러(110)는 호스트(Host)와 메모리 장치(120)간의 제반 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(110)는 호스트(Host)의 제어에 따라 메모리 장치(120)를 제어하여 데이터를 기록하거나 데이터를 판독한다.
도 1b는 도 1a의 메모리 셀 어레이 및 머지 드라이버(Merge Drive)(205)의 연결을 보다 구체적으로 나타낸 도면이다.
머지 드라이버(205)는 P형 기판에 형성된 N웰 내부의 PP웰 및 공통 소스 라인(CSL)에 동일 레벨의 머지 전압을 인가한다. 이때, 인가되는 머지 전압은 양의 전압 또는 음의 전압에 해당할 수 있다. 도 1b에서 참조번호 291은 PP웰로 인가되는 전압을 수신하기 위한 액티브 영역이다.
예를 들면, 리드 또는 프로그램 동작시, 상기 머지 드라이버(205)는 접지 전압을 PP웰 및 공통 소스 라인에 인가하고, 소거 동작시, 소거 전압(예컨대, 20V)을 PP웰 및 공통 소스 라인에 인가할 수 있다. 결국, 상기 머지 드라이버(205)는 동일 레벨의 전압을 상기 PP웰 및 공통 소스 라인에 인가할 수 있다. 본 발명과 같은 머지 드라이버(205)를 이용하면, 비교 예와 달리 단일 드라이버를 사용하기 때문에 보다 효율적이다.
도 2는 도 1a의 메모리 셀 어레이가 2차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이고, 도 3은 도 1a의 메모리 셀 어레이가 3차원 메모리 셀 어레이로 구현되는 경우를 나타내는 도면이다.
도 2를 참고하면, 메모리 셀 어레이(230)는 복수의 셀 스트링들(20-1, 20-2, ..., 20-m; m은 자연수)을 포함한다. 복수의 셀 스트링들(20-1, 20-2, ..., 20-m) 각각은 복수의 비휘발성 메모리 셀들을 포함한다.
도 2에 도시된 바와 같이 각 셀 스트링(20-1, 20-2, ..., 20-m)은 2차원적으로 동일한 평면에 배치(또는 구현)될 수 있고, 또한 도 3에 도시된 바와 같이 3차원적으로 서로 다른 평면 또는 레이어(layer)에 배치(또는 구현)될 수도 있다.
도 2에 도시된 셀 스트링(20-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(ST1), 접지에 접속된 제2선택 트랜지스터(ST2), 및 제1선택 트랜지스터(ST1)와 제2선택 트랜지스터(ST2) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 셀 스트링(20-2)은 비트 라인(BL2)에 접속된 제3선택 트랜지스터(ST3), 접지에 접속된 제4선택 트랜지스터(ST4), 및 제3선택 트랜지스터(ST3)와 제4선택 트랜지스터(ST4) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 셀 스트링(20-m)은 비트 라인(BLm)에 접속된 제5선택 트랜지스터(ST5), 접지에 접속된 제6선택 트랜지스터(ST6), 및 제5선택 트랜지스터(ST5)와 제6선택 트랜지스터(ST6) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들을 포함한다.
상기 각 셀 스트링(20-1, 20-2, ..., 20-m)에 포함된 복수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 EEPROM (Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다. 실시 예에 따라, 상기 복수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 있는 NAND 플래시 메모리, 예컨대 SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다. 따라서 각 셀 스트링(20-1, 20-2, ..., 20-m)은 NAND 스트링이라고 불릴 수 있다.
도 3을 참고하면, 복수의 레이어들(21-1, 21-2, ..., 21-k; k는 자연수) 각각은 복수의 셀 스트링들을 포함한다.
도 3에 도시된 바와 같이, 제1셀 스트링(20'-1)은 제1레이어(21-1)에 배치될 수 있고, 제2셀 스트링(21'-1)은 제1레이어(21-1)와 서로 다른 제2레이어(21-2)에 배치될 수 있고, 제k셀 스트링(2k'-1)은 제2레이어(21-2)와 서로 다른 레이어(21-k)에 3차원적으로 배치될 수 있다.
제1레이어(21-1)에 구현되는 제1셀 스트링(20'-1)은 복수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제2레이어(21-2)에 구현되는 제2셀 스트링(21'-1)은 복수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제k레이어(21-k)에 구현되는 제k셀 스트링(2k'-1)은 복수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
도 3에 도시된 로우 디코더(240')는 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)의 각 게이트에 접속된 각 스트링 선택 라인(SSL1, SSL2, ..., SSLk)으로 각 선택 신호(예컨대, 읽기 동작 시에는 읽기 전압(Vread), 프로그램 동작 시에는 전원 전압(Vcc), 또는 소거 동작 시에는 0V 등)를 공급할 수 있다. 따라서, 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)는 선택적으로 턴-온 또는 턴-오프될 수 있다.
또한, 로우 디코더(240')는 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)의 각 게이트에 접속된 각 접지 선택 라인(GSL1, GSL2, ..., GSLk)으로 각 선택 신호(예컨대, 읽기 동작 시에는 읽기 전압(Vread) 또는 프로그램 동작과 소거 동작 시에는 0V 등)를 공급할 수 있다. 따라서 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)는 선택적으로 턴-온 또는 턴-오프될 수 있다. 즉, 각 레이어(21-1, 21-2, ..., 21-k)에 구현된 각 셀 스트링(20'-1, 21'-1, ..., 2k'-1)은 로우 디코더(240')에 의하여 선택될 수 있다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 21'-1, ..., 2k'-1)은 복수의 워드 라인들(WL1 내지 WLn), 공통 소스 라인(CSL), 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(21-1 내지 21-k)에서 대응되는 위치에 구현된 각 셀 스트링은 기입 드라이버/센스앰프 회로(250')에 구현된 각 페이지 버퍼(71-1, 71-2, ..., 71-m)에 접속될 수 있다.
도 4는 도 2의 2차원 메모리 셀 어레이(230)에 구현된 복수의 레이어들(21-1 내지 21-k) 중 제1레이어(21-1) 및 제2레이어(21-2)에 구현된 셀 스트링들(20-1 및 20-2)을 도시한 도면이다.
도 4를 참고하면, 전압 발생기(270)로부터 출력되는 프로그램 검증 전압(Vpgm)이 복수의 워드 라인들(WL1 내지 WLn) 중에서 선택된 워드 라인(WL2)으로 공급되고, 패스 전압(Vpass)이 나머지 워드 라인들(WL1, 및 WL3 내지 WLn)에 공급된다.
프로그램 선택 셀(21)이 속한 선택 비트라인(selected BL)에는 접지 전압이, 비선택 비트라인(unselected BL)에는 전원 전압(Vcc)이 인가된다. 여기서, 제1선택 트랜지스터(ST1) 및 제3선택 트랜지스터(ST3)의 게이트에 접속된 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가되고, 제2선택 트랜지스터(ST2) 및 제4선택 트랜지스터(ST4)의 게이트에 접속된 접지 선택 라인(GSL)으로 접지 전압(GND)이 인가된다. 이로써, 비선택 비트라인(unselected BL)의 셀 스트링은 셧-오프(shut-off) 조건을 갖춘다.
일반적으로, 부스팅 전하 누설(Boosting Charge Leakage)은 제3선택 트랜지스터(ST3) 및 제4선택 트랜지스터(ST4)를 통해 발생될 수 있다. 특히, 게이트에 접지 전압(GND)이 인가되는 제4선택 트랜지스터(ST4)에서 게이트에 전원 전압(Vcc)이 인가되는 제3선택 트랜지스터(ST3)보다 더 큰 부스팅 전하 누설(Boosting Charge Leakage)이 발생될 수 있다. 따라서, 이를 방지하기 위해 공통 소스 라인(CSL)에 접지 전압이 아닌 소정의 바이어스 전압(Vbias)을 인가한다.
도 5는 도 3의 3차원 메모리 셀 어레이(230')에 구현된 셀 스트링들 중 일부 스트링(20'-1, 21'-1 및 21'-2)을 도시한 도면이다.
도 5를 참고하면, 전압 발생기(270)로부터 출력되는 프로그램 검증 전압(Vpgm)이 복수의 워드 라인들(WL1 내지 WLn) 중에서 선택된 워드 라인(WL2)으로 공급되고, 패스 전압(Vpass)이 나머지 워드 라인들(WL1, 및 WL3 내지 WLn)에 공급된다.
프로그램 선택 셀(21')이 속한 선택 비트라인(selected BL)에는 접지 전압이, 비선택 비트라인(unselected BL)에는 전원 전압(Vcc)이 인가된다. 여기서, 제1선택 트랜지스터(ST1) 및 제3선택 트랜지스터(ST3)의 게이트에 접속된 제1 스트링 선택 라인(SSL1)에 전원 전압(Vcc)이 인가되고, 제2선택 트랜지스터(ST2) 및 제4선택 트랜지스터(ST4)의 게이트에 접속된 접지 선택 라인(GSL)으로 접지 전압(GND)이 인가된다. 또한, 프로그램 선택 셀(21')이 속하지 않는, 제7선택 트랜지스터(ST7)의 게이트에 접속된 제2 스트링 선택 라인(SSL2)에 프로그램 금지(Program Inhibit)을 위해 접지 전압(GND)이 인가되고, 상기 제7선택 트랜지스터(ST7)가 포함된 셀 스트링(20'-1) 내에 포함되는 제8선택 트랜지스터(ST8)의 게이트에 접속된 접지 선택 라인(GSL)으로 접지 전압(GND)이 인가된다.
도 5에서는 부스팅 전하 누설(Boosting Charge Leakage)과 관련하여, 도 4의 2차원 메모리 셀 어레이에 비해 제7선택 트랜지스터(ST7) 및 제8선택 트랜지스터(ST8)를 더 고려해야한다.
제8선택 트랜지스터(ST8)는 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)을 제4 트랜지스터(ST4)와 공유한다. 따라서, 제4 트랜지스터(ST4) 및 제8선택 트랜지스터(ST8)는 동일한 부스팅 전하 누설 조건을 갖는다.
제7트랜지스터(ST7)의 경우, 제2 스트링 선택 라인(SSL2)에는 접지 전압(GND)이 인가되어 제7트랜지스터(ST7)의 게이트에 접지 전압(GND)이 인가되며, 선택 비트라인(selected BL)에 접지 전압이 인가된다. 3차원 메모리 셀 어레이에서, 제7트랜지스터(ST7)의 경우, 상기와 같은 조건을 갖더라도 부스팅 전하 누설에 관한 큰 문제가 발생하지 않을 수 있다. 이 경우, 제4선택 트랜지스터(ST4) 및 제8선택 트랜지스터(ST8)는 상기 제7트랜지스터(ST7)의 경우와 유사한 조건을 갖기 때문에, 부스팅 전하 누설의 감소를 위하여 공통 소스 라인(CSL)에 별도의 바이어스 전압을 드라이브할 필요가 없다.
즉, 3차원 메모리 셀 어레이(230')에서는 제4선택 트랜지스터(ST4) 및 제8선택 트랜지스터(ST8)는 도 4에서와 같이 부스팅 전하 누설을 위하여 공통 소스 라인(CSL)에 별도의 바이어스 전압을 드라이브할 필요가 없으며, 공통 소스 라인(CSL)에 PP웰에 인가되는 전압과 동일 레벨의 전압을 인가해도 무방하다.
따라서, 본 발명은 이하 도 6a 및 도 6b에 도시된 비교 예와 같이 벌크 드라이버(210) 및 공통 소스 라인 드라이버(220)를 모두 사용하지 않고 통합된 하나의 드라이버만 사용하여 부스팅 전하 누설(Boosting Charge Leakage)을 효율적으로 개선할 수 있다.
도 6a는 본 발명의 비교 예에 따른 비휘발성 메모리 시스템의 블록도이다. 이를 참조하면, 비휘발성 메모리 시스템(100'')은 비휘발성 메모리 장치(120'') 및 상기 메모리 장치(120'')를 컨트롤하는 메모리 컨트롤러(110'')를 포함한다.
메모리 장치(120'')는 벌크 드라이버(Bulk Driver)(210), 공통 소스 라인 드라이버(CSL Driver:Common Source Line Driver)(220), 메모리 셀 어레이(Memory Array)(230''), 로우 디코더(Row Decoder)(240''), 기입 드라이버/센스앰프(Write Driver/SA) 회로(250''), 칩 컨트롤러(Chip Controller)(260''), 전압 발생기(Voltage Generator)(270'') 및 입출력 회로(I/O Circuit)(280'')를 포함한다. 나머지 회로는 도 1a에서 설명한바 있으므로, 여기서는 벌크 드라이버(210) 및 공통 소스 라인 드라이버(220)에 대해서만 설명하기로 한다.
벌크 드라이버(210)는 전압 발생기(270'') 및 칩 컨트롤러(260'')에 따라 메모리 셀 어레이(230'')에 벌크 전압을 공급할 수 있고, 공통 소스 라인 드라이버(220)는 전압 발생기(270'') 및 칩 컨트롤러(260'')에 따라 메모리 셀 어레이(230'')에 연결된 공통 소스 라인(도 2에 도시된 CSL)에 바이어스 전압을 공급할 수 있다. 이에 대한 구체적인 설명은 도 6b에서 하기로 한다.
도 6b는 도 6a의 메모리 셀 어레이, 벌크 드라이버 및 공통 소스 라인 드라이버의 연결을 보다 구체적으로 나타낸 도면이다.
벌크 드라이버(210)는 P형 기판에 형성된 N웰 내부의 PP웰(본 명세서에서는 벌크로 표현)에 벌크 전압을 인가한다. 이때, 인가되는 벌크 전압은 양의 전압 또는 음의 전압에 해당할 수 있다. 도 1b에서 참조번호 291'은 PP웰로 인가되는 벌크전압을 수신하기 위한 액티브 영역이다.
공통 소스 라인 드라이버(220)는 공통 소스 라인(CSL)의 전위를 높이기 위하여 바이어스 전압을 인가할 수 있고, 이를 통해, 접지 선택 라인(GSL)에 연결된 선택 트랜지스터들의 부스팅 전하 누설을 감소시킬 수 있다.
예를 들면, 프로그램 동작시, 상기 벌크 드라이버(210)는 접지 전압을 PP웰에 인가하고, 상기 공통 소스 라인 드라이버(220)는 바이어스 전압(예컨대, 1V)을 공통 소스 라인에 인가하며, 소거 동작시, 상기 벌크 드라이버(210)는 소거 전압(예컨대, 20V)을 PP웰에 인가하고, 상기 공통 소스 라인 드라이버(220)는 상기 접지 선택 라인(GSL)을 플로팅(floating) 시킨다. 결국, 상기 벌크 드라이버(210) 및 공통 소스 라인 드라이버(220)은 서로 다른 전압을 상기 PP웰 및 공통 소스 라인에 인가할 수 있다.
본 발명의 비교 예는 부스팅 전하 누설을 개선하기 위해 본 발명과 달리 두 종류의 드라이버를 사용하기 때문에 보다 비효율적일 수 있다.
도 7은 도 6a에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 실시 예를 나타낸다.
도 7에 도시된 메모리 시스템(700)은 플래시 메모리 카드(flash memory card)로 구현될 수 있고, 선택된 워드 라인으로 공급되는 동작 전압에 따라 동작시간을 조절할 수 있는 반도체 장치(120), 메모리 컨트롤러(710), 및 카드 인터페이스(720)를 포함한다.
메모리 컨트롤러(710)는 비휘발성 메모리 장치(120)와 카드 인터페이스(720) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(700)는 스마트 카드(smart card)로 구현될 수 있다. 실시 예에 따라 카드 인터페이스(720)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스 일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(720)는 호스트의 종류에 따라 호스트와 메모리 컨트롤러(710) 사이에서 데이터의 교환을 제어할 수 있다.
메모리 시스템(700)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋탑 박스와 같은 상기 호스트와 접속될 때 메모리 시스템(700)의 메모리 컨트롤러(710)와 상기 호스트에 구현된 컨트롤러는 비휘발성 메모리 장치(120)에 저장된 데이터를 주거나 받을 수 있다.
도 8은 도 6a에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 8을 참조하면, 메모리 시스템(800)은 플래시 메모리 장치로 구현될 수 있고, 선택된 워드 라인으로 공급되는 동작 전압에 따라 동작시간을 조절할 수 있는 비휘발성 메모리 장치(120), 및 비휘발성 메모리 장치(120)의 동작을 제어할 수 있는 메모리 컨트롤러(810)를 포함한다.
메모리 컨트롤러(810)는 CPU(813)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(811)를 포함한다. 메모리 장치(10)는 DRAM 또는 SRAM으로 구현될 수 있다.
호스트 인터페이스(815)는 메모리 시스템(800)에 접속된 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(10) 사이에서 데이터의 교환을 인터페이스할 수 있다.
ECC(error correction code) 블록(817)은 비휘발성 메모리 장치(120)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다. 메모리 인터페이스(819)는 비휘발성 메모리 장치(120)와 메모리 컨트롤러(810) 사이에서 데이터의 교환을 인터페이스할 수 있다.
CPU(813)는 버스(812)를 통하여 메모리 장치(811), 호스트 인터페이스(815), ECC 블록(817), 및 메모리 인터페이스(819) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 시스템(800)은 USB(Universal Serial Bus) 플래시 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 9는 도 6a에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 9를 참조하면, 메모리 시스템(300)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 디지털 카메라, 포터블 게임 콘솔(portable game console), MP3 플레이어, HDTV(High-definition television), GPS(Global Positioning System), 네비게이터(navigator), CE (consumer equipment), 디지털 셋탑 박스(digital settop box) 또는 IT (information technology(IT)) 장치로 구현될 수 있다.
메모리 시스템(300)은 버스(301)를 통하여 서로 접속된 CPU(310)와 비휘발성 메모리 장치(10)를 포함할 수 있다. 실시 예에 따라, 메모리 시스템(300)은 버스 (301)를 통하여 서로 접속된 CPU(310)와 도 7 또는 도 8에 도시된 메모리 시스템 (700 또는 800)을 포함할 수 있다.
CPU(310)는 비휘발성 메모리 장치(120) 또는 메모리 시스템(700, 또는 800)의 동작들, 예컨대 프로그램 동작, 읽기 동작, 소거 동작, 검증 동작, 또는 데이터를 호스트로 전송할 수 있는 동작을 제어할 수 있다.
버스(301)에 접속된 메모리 장치(320)는 CPU(310)의 동작 메모리(operation memory)로서 사용될 수 있다. 메모리 장치(320)는 DRAM 또는 SRAM으로 구현될 수 있다. 메모리 장치(320)는 도 6a에 도시된 복수의 비휘발성 메모리 장치(120)를 포함하는 메모리 모듈, 예컨대 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module)일 수 있다.
메모리 시스템(300)은 디스플레이 또는 터치 패드와 같은 제1사용자 인터페이스(330)를 더 포함할 수 있다. 또한, 메모리 시스템(300)은 입출력 인터페이스와 같은 제2사용자 인터페이스(340)를 더 포함할 수 있다. 제2사용자 인터페이스(340)는 프린터와 같은 출력 장치이거나 키보드 또는 마우스와 같은 입력 장치일 수 있다.
실시 예에 따라 제1사용자 인터페이스(330)는 CMOS 이미지 센서로 대체될 수 있다. 따라서, CMOS 이미지 센서는 CPU(310)의 제어하에 광학 영상을 디지털 영상으로 변환하고 변환된 디지털 영상을 메모리 장치(120) 또는 메모리 시스템(700,또는 800)에 저장할 수 있다.
도 10은 도 6a에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 10을 참조하면, 메모리 시스템(400)은 SSD(solid state drive)로 구현될 수 있다. 메모리 시스템(400)은 복수의 비휘발성 메모리 장치들(120)과 복수의 비휘발성 메모리 장치들(120) 각각의 동작을 제어할 수 있는 메모리 컨트롤러(410)를 포함할 수 있다. 복수의 비휘발성 메모리 장치들(120) 각각은 메모리 컨트롤러(410)의 제어하에 복수의 비휘발성 메모리 장치들(120) 각각에 구현된 복수의 비휘발성 메모리 셀들 중에서 선택된 비휘발성 메모리 셀이 프로그램되었는지의 여부 또는 소거되었는지의 여부를 판단 또는 검증하기 위한 동작시간을 적응적으로 조절할 수 있다.
도 11은 도 10에 도시된 메모리 시스템을 포함하는 데이터 저장 장치의 블록도를 나타낸다.
도 10과 도 11을 참조하면, RAID 시스템으로 구현될 수 있는 데이터 저장 장치(500)는 RAID 컨트롤러(510)와 복수의 메모리 모듈들(400-1 내지 400-S; S는 자연수)을 포함할 수 있다.
복수의 메모리 모듈들(400-1 내지 400-S) 각각은 도 10에 도시된 메모리 시스템 (400)일 수 있다. 복수의 메모리 모듈들(400-1 내지 400-S; S는 자연수)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(500)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
RAID 시스템으로 구현될 수 있는 데이터 저장 장치(500)는 RAID 어레이를 구성하며, 각각이 복수의 비휘발성 메모리 장치들(120)과 복수의 비휘발성 메모리 장치들(120)의 동작을 제어하기 위한 메모리 컨트롤러(410)를 포함하는 복수의 메모리 모듈들(400-1 내지 400-S)과, 복수의 메모리 모듈들(400-1 내지 400-S)의 동작을 제어하기 위한 RAID 컨트롤러 (510)를 포함한다.
라이트 동작시(또는 프로그램 동작시) RAID(redundant array of independent disks) 컨트롤러(510)는, 호스트로부터 출력된 라이트 명령(또는 프로그램 명령)에 응답하여, 상기 호스트로부터 출력된 라이트 데이터(또는 프로그램 데이터)를 RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(400-1 내지 400-S) 중에서 어느 하나의 메모리 모듈로 출력할 수 있다.
또한, 읽기 동작시, RAID 컨트롤러(510)는, 호스트로부터 출력된 읽기 명령에 응답하여, RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(400-1 내지 400-S) 중에서 어느 하나의 메모리 모듈로부터 읽혀진 데이터를 상기 호스트로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템(100')
메모리 컨트롤러(110'')
메모리 장치(120'')
머지 드라이버(205)
메모리 셀 어레이(230'')
로우 디코더(240'')
기입 드라이버/센스앰프 회로(250'')
칩 컨트롤러(260'')
전압 발생기(270'')
입출력 회로(280'')

Claims (10)

  1. 3차원 비휘발성 메모리 장치에 있어서,
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 공통으로 접속되어, 상기 공통 소스 라인 및 상기 벌크로 동일 레벨의 머지 전압을 공통적으로 인가하는 머지 드라이버를 포함하고,
    상기 벌크는 상기 메모리 셀 어레이의 웰(well) 영역을 포함하며,
    상기 머지 드라이버는
    통합된 하나의 드라이버인 것을 특징으로 하는 3차원 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 벌크는 상기 메모리 셀 어레이의 PP웰에 해당하는 3차원 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 머지 드라이버는
    상기 3차원 비휘발성 메모리 장치의 리드 동작, 프로그램 동작 또는 소거 동작 시에 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 동일 레벨의 머지 전압을 인가하는 3차원 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 머지 드라이버는
    상기 리드 또는 프로그램 동작 시에 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 접지 전압을 인가하는 3차원 비휘발성 메모리 장치.
  5. 제3항에 있어서, 상기 머지 드라이버는
    상기 소거 동작 시에 상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 소거 전압을 인가하는 3차원 비휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 3차원 비휘발성 메모리 장치는
    상기 머지 드라이버를 제어하는 칩 컨트롤러를 더 포함하는 3차원 비휘발성 메모리 장치.
  7. 제5항에 있어서, 상기 3차원 비휘발성 메모리 장치는
    상기 머지 드라이버에 적어도 하나 이상의 전압을 출력하는 전압 발생기를 더 포함하는 3차원 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 비휘발성 메모리는 낸드(NAND)형 플래시 메모리에 해당하는 3차원 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 셀 어레이는 적어도 하나의 비트 라인에 연결된 적어도 하나의 셀 스트링을 포함하고,
    상기 셀 스트링은 제1 선택 트랜지스터, 복수의 메모리 셀들 및 제2 선택 트랜지스터를 포함하고,
    상기 제1 선택 트랜지스터는 스트링 선택 라인에 연결되고,
    상기 제2 선택 트랜지스터는 접지 선택 라인 및 공통 소스 라인에 연결되고,
    상기 머지 드라이버는 상기 3차원 비휘발성 메모리 장치의 리드 동작, 프로그램 동작 또는 소거 동작 시에 상기 공통 소스 라인 및 상기 메모리 셀 어레이의 PP웰에 동일 레벨의 머지 전압을 인가하는 3차원 비휘발성 메모리 장치.
  10. 3차원 비휘발성 메모리 장치; 및
    상기 3차원 비휘발성 메모리 장치를 컨트롤하기 위한 메모리 컨트롤러를 포함하며,
    상기 3차원 비휘발성 메모리 장치는
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 공통 소스 라인 및 벌크에 공통으로 접속되어, 상기 공통 소스 라인 및 상기 벌크로 동일 레벨의 머지 전압을 공통적으로 인가하는 머지 드라이버를 포함하고,
    상기 벌크는 상기 메모리 셀 어레이의 웰(well) 영역을 포함하며,
    상기 머지 드라이버는
    통합된 하나의 드라이버인 것을 특징으로 하는 메모리 시스템.
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