KR20090010481A - 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 낸드 플래시 메모리 장치를 프로그램할 때, 선택 트랜지스터는 열 전자 주입 방식으로 프로그램하고, 메모리 셀을 F-N 터널링을 이용하여 프로그램한다.
본 발명에 따른 선택 트랜지스터의 열전자 주입 방식의 프로그램은 선택 트랜지스터의 문턱 전압 산포를 줄여준다.
플로팅 게이트(floating gate) 방식의 트랜지스터를 이용한 낸드 플래시 메모리의 경우, 본 발명에 따른 프로그램은 선택 트랜지스터가 플로팅 게이트를 가져도 오동작이 발생하지 않도록 해준다. 즉, 본 발명에 따른 프로그램은 각 선택 트랜지스터가 MOS 트랜지스터 구조를 갖도록 가공하는 공정을 생략할 수 있게 한다.
전하 트랩(charge trap) 방식의 트랜지스터를 이용한 낸드 플래시 메모리의 경우, 본 발명에 따른 프로그램은 문턱 전압 산포를 줄여 선택 트랜지스터의 오동작을 방지한다. 따라서, 수율 및 신뢰성의 향상이 이루어진다.

Description

선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법{NAND FLASH MEMORY DEVICE PROGRAMMING SELECTION TRANSISTOR AND PROGRAMMING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 크게 낸드(NAND) 타입(type) 과 노아(NOR) 타입으로 구분된다. 낸드 플래시 메모리 장치는 노아 플래시 메모리 장치에 비해 집적도가 매우 높다.
도 1은 일반적인 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 낸드 플래시 메모리 장치(10)는 메모리 셀 어레이(12), 행 디코더(14), 그리고 페이지 버퍼(16)를 포함한다.
메모리 셀 어레이(12)는 워드 라인(WL0~WLn -1) 및 비트 라인(BL0~BLm -1)에 연결된 복수의 메모리 셀을 포함한다. 워드 라인(WL0~WLn -1)은 행 디코더(14)에 의해서 구동되고, 비트라인(BL0~BLm-1)은 페이지 버퍼(16)에 의해서 구동된다.
메모리 셀 어레이(12)는 복수의 셀 스트링(cell string)으로 구성된다. 각각의 셀 스트링에는 접지 선택 트랜지스터, 복수의 메모리 셀, 그리고 스트링 선택 트랜지스터가 직렬로 연결되어 있다. 접지 선택 트랜지스터는 접지 선택 라인(GSL)에 연결되고, 메모리 셀은 워드 라인에 연결되며, 스트링 선택 트랜지스터는 스트링 선택 라인(SSL)에 연결된다.
도 1을 참조하면, 메모리 셀은 컨트롤 게이트와 플로팅 게이트를 갖는다. 반면에, 선택 트랜지스터는 별도의 플로팅 게이트를 갖지 않은 MOS 트랜지스터로 구성된다. 낸드 플래시 메모리 장치에서, 선택 트랜지스터를 MOS 트랜지스터로 구현하기 위해서는 별도의 추가 공정이 필요하다. 또한, 선택 트랜지스터는 누설 전류 등을 방지하기 위해 메모리 셀보다 크게 제조된다. 이와 같이 종래의 낸드 플래시 메모리 장치는 선택 트랜지스터 때문에, 제조 공정상 여러 어려움을 갖는다.
이러한 제조 공정상의 어려움을 극복하기 위하여, 선택 트랜지스터가 일반 메모리 셀과 마찬가지 구조를 가지도록 설계될 수 있다. 예를 들면, 전하 트랩 플래시 메모리(CTF)는 플로팅 게이트를 대신하여 트랩을 전하 저장층으로 사용한다. 전하 트랩 플래시 메모리(CTF)에서는 선택 트랜지스터도 전하 저장층을 가지도록 설계될 수 있다.
그런데, 선택 트랜지스터가 전하 저장층을 가질 때, 선택 트랜지스터의 전하 저장층에도 전하가 충전될 수 있다. 선택 트랜지스터의 전하 저장층에 충전된 전하는 선택 트랜지스터의 문턱 전압을 변화시킨다. 즉, 선택 트랜지스터의 전하 저장층에 의도하지 않은 전하의 충전이 발생하면 선택 트랜지스터의 문턱 전압이 변하게 되고, 이는 낸드 플래시 메모리 장치의 오동작을 유발하는 원인이 된다. 따라서, 선택 트랜지스터가 전하 저장층을 가질 때, 낸드 플래시 메모리가 정상적으로 동작하기 위해서는 선택 트랜지스터의 문턱 전압이 일정하게 조절되어야 한다.
본 발명의 목적은 전하 저장층을 가지는 선택 트랜지스터의 문턱 전압 산포를 줄이는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데에 있다.
낸드 플래시 메모리 장치를 프로그램할 때, 선택 트랜지스터는 열 전자 주입 방식으로 프로그램하고, 메모리 셀은 F-N 터널링을 이용하여 프로그램한다.
이 실시 예에서, 선택 트랜지스터는 낸드 플래시 메모리 장치의 메모리 셀과 동일한 구조를 가진다. 즉, 선택 트랜지스터는 메모리 셀과 마찬가지로 전하 저장층을 가진다. 프로그램할 선택 트랜지스터는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터이다.
우선, 스트링 선택 트랜지스터를 프로그램하는 단계에서는, 워드 라인과 접지 선택 라인에 패스 전압이 인가되고, 비트 라인에 비트 라인 전압이 인가되고, 스트링 선택 라인에 프로그램 전압이 인가되고, 비트 라인 전압은 스트링 선택 트랜지스터의 프로그램 여부에 따라 제 1 전압 또는 제 2 전압을 갖는다.
스트링 선택 라인에 인가되는 프로그램 전압은 점진적으로 증가한다. 제 1 전압은 스트링 선택 트랜지스터의 프로그램 금지를 위한 전압이고, 제 2 전압은 스트링 선택 트랜지스터의 프로그램을 위한 전압이며, 제 2 전압은 점진적으로 증가한다.
접지 선택 트랜지스터를 프로그램하는 단계에서는, 워드 라인과 스트링 선택 라인에 패스 전압이 인가되고, 공통 소스 라인에 공통 소스 라인 전압이 인가되고, 비트 라인에 비트 라인 전압이 인가되고, 접지 선택 라인에 프로그램 전압이 인가되고, 비트 라인 전압은 접지 선택 트랜지스터의 프로그램 여부에 따라 제 3 전압 또는 제 4 전압을 갖는다.
프로그램 전압은 점진적으로 증가하고, 공통 소스 라인 전압은 점진적으로 증가한다. 제 3 전압은 접지 선택 트랜지스터의 프로그램 금지를 위한 전압이고, 제 4 전압은 접지 선택 트랜지스터의 프로그램을 위한 전압이다.
플래시 메모리 장치를 프로그램 하는 단계는, 선택된 메모리 블록의 선택 트랜지스터를 소거하는 단계, 선택 트랜지스터를 프로그램하기 위한 데이터를 페이지 버퍼로 로드하는 단계, 선택 트랜지스터를 열 전자 주입 방식으로 프로그램하는 단계, 그리고 선택 메모리 셀을 F-N 터널링을 이용하여 프로그램하는 단계를 포함한다.
이 실시예에서, 선택 트랜지스터는 낸드 플래시 메모리 장치의 메모리 셀과 동일한 구조를 갖는다. 즉, 선택 트랜지스터는 셀 트랜지스터와 마찬가지로 전하 저장층을 갖는다.
선택 트랜지스터의 소거는 선택적으로 수행된다. 선택 트랜지스터를 소거하는 단계는, 워드 라인에 접지 전압이 인가되고, 스트링 선택 라인과 접지 선택 라인에 제 5 전압이 인가되고, 벌크에 소거 전압이 인가되는 단계를 포함한다. 제 5 전압은 선택 트랜지스터가 과소거 되는 것을 방지하는 전압이다.
본 발명에 따른 선택 트랜지스터의 열전자 주입 방식의 프로그램은 선택 트랜지스터의 문턱 전압 산포를 줄여준다.
플로팅 게이트(floating gate) 방식의 트랜지스터를 이용한 낸드 플래시 메모리의 경우, 본 발명에 따른 프로그램은 선택 트랜지스터가 플로팅 게이트를 가져도 오동작이 발생하지 않도록 해준다. 즉, 본 발명에 따른 프로그램은 각 선택 트랜지스터가 MOS 트랜지스터 구조를 갖도록 가공하는 공정을 생략할 수 있게 한다.
전하 트랩(charge trap) 방식의 트랜지스터를 이용한 낸드 플래시 메모리의 경우, 본 발명에 따른 프로그램은 문턱 전압 산포를 줄여 선택 트랜지스터의 오동작을 방지한다. 따라서, 수율 및 신뢰성의 향상이 이루어진다.
본 발명은 전하 저장층을 가지는 선택 트랜지스터를 열전자 주입 프로그램하여 선택 트랜지스터의 문턱 전압 산포를 줄이는 방법을 포함한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 낸드 플래시 메모리의 셀 스트링(cell string) 구조를 보여주는 단면도이다. 도 2를 참조하면, 셀 스트링(cell string)은 스트링 선택 트랜지스터(GST), 복수의 메모리 셀(MC0~MC31), 그리고 접지 선택 트랜지스터(GST)로 구성된다. 그리고, 선택 트랜지스터(SST, GST)는 메모리 셀(MC0~MC31)과 동일한 구조를 가진다. 즉, 선택 트랜지스터(SST, GST)도 전하 저장층으로 플로팅 게이트(floating gate) 또는 전하 트랩(charge trap)을 가진다.
도 3은 선택 트랜지스터의 문턱 전압 산포를 나타낸 그래프이다. 도 3을 참조하면, 참조 번호 11은 선택 트랜지스터의 정상적인 문턱 전압 산포를 보여주고, 참조 번호 12는 비정상적인 문턱 전압 산포를 보여준다. 여기에서, 정상적인 문턱 전압이란 플래시 메모리 장치가 정상적으로 동작하기 위한 선택 트랜지스터의 문턱 전압 산포를 의미한다. 도 3에서는 정상적인 문턱 전압이 0.7V로 예시되었다.
참조 번호 13은 선택 트랜지스터의 문턱 전압 산포가 정상적인 범위(11)보다 낮은 경우를 보여준다. 선택 트랜지스터의 문턱 전압이 낮으면, 프로그램 금지 셀이 원치않게 프로그램되는 문제가 발생한다. 즉, 프로그램 금지를 위해 채널(channel)을 부스팅(boosting) 할 때, 부스팅된 채널의 전하가 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)를 통해 누설될 수 있다. 따라서, 프로그램 금지 특성은 현저하게 저하된다.
참조 번호 14는 선택 트랜지스터의 문턱 전압 산포가 정상적인 범위(11)보다 높은 경우를 보여준다. 선택 트랜지스터의 문턱 전압이 높으면, 선택 트랜지스터가 정상적으로 턴-온(turn-on)되지 않을 수 있다.
예를 들어, 프로그램 금지를 위해 선택 트랜지스터의 게이트 및 드레인에 전원 전압(Vcc)이 인가된다고 가정하자. 이 경우에 선택 트랜지스터가 정상적으로 턴 온되지 않으면, 프로그램 금지 셀 스트링의 채널 전압은 상승하지 못하게 된다. 또한, 프로그램될 셀 스트링의 채널은 플로팅 상태가 되어, 정상적인 프로그램 동작 을 수행할 수 없게 된다. 셀에 저장되어 있는 데이터를 읽는 경우에도 문제가 발생한다. 선택 트랜지스터가 턴 온 되지 않으면, 높은 저항으로 인해 셀의 데이터가 정상적으로 읽어지지 않을 수도 있다.
다시 말하면, 선택 트랜지스터의 문턱 전압 산포가 참조 번호 12와 같은 경우에, 낸드 플래시 메모리 장치는 프로그램 및 읽기 동작 시에 오동작을 발생하게 된다. 프로그램 금지 셀이 프로그램되거나, 프로그램 셀이 프로그램되지 않을 수 있으며, 저장된 데이터가 읽어지지 않는 경우도 발생할 수 있다. 이러한 문제점을 해결하기 위하여, 본 발명은 열 전자 주입 방법을 사용하여 선택 트랜지스터의 문턱 전압 산포가 참조 번호 11과 같이 되도록 한다.
도 4는 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치(100)를 보여주는 블록도이다. 도 4를 참조하면, 낸드 플래시 메모리 장치(100)는 셀 어레이(110), 블록 선택 회로(115), 행 디코더(120), 페이지 버퍼(130), 데이터 입출력 회로(140), 그리고 고전압 발생 및 제어회로(150)로 구성된다.
셀 어레이(110)는 복수의 메모리 블록(memory block)으로 이루어진다. 도 4에는 그 중 하나의 메모리 블록(memory block)이 도시되어 있다. 각각의 메모리 블록(memory block)은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀(MC0~MC31)로 구성된다. 낸드 플래시 메모리 장치(100)에서, 메모리 블록(memory block)은 소거의 단위이고, 페이지(page)는 읽기 또는 쓰기의 단위이다.
한편, 각각의 메모리 블록(memory block)은 복수의 셀 스트링(cell string)으로 구성된다. 각각의 셀 스트링(cell string)은 접지 선택 트랜지스터(GST), 복 수의 메모리 셀(MC0~MC31), 그리고 스트링 선택 트랜지스터(SST)로 구성된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되고, 메모리 셀(MC0~MC31)은 워드 라인(WL0~WL31)에 연결되며, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결된다. 셀 스트링은 대응하는 비트 라인(예를 들면, BL1)과 공통 소스 라인(CSL) 사이에 연결된다.
각각의 메모리 셀(memory cell)은 컨트롤 게이트(control gate)와 전하 저장층(chage storage layer)으로 구성된다. 전하 저장층에는 전하 트랩(charge trap) 또는 플로팅 게이트(floating gate)가 있다.
선택 트랜지스터(GST, SST)는 메모리 셀과 동일한 구조를 갖는다. 즉, 선택 트랜지스터(GST, SST)는 컨트롤 게이트와 전하 저장층을 갖는다. 본 발명에서, 선택 트랜지스터는 메모리 셀과 프로그램 방식을 달리한다. 메모리 셀은 F-N 터널링(tunneling) 방법을 사용하여 프로그램되지만, 선택 트랜지스터는 열전자 주입(channel hot electron injection) 방법을 사용하여 프로그램된다. 이는 이하에서 상세하게 설명된다.
계속해서 도 4를 참조하면, 셀 어레이(110)와 행 디코더(120) 사이에 블록 선택 회로(115)가 연결된다. 블록 선택 회로(115)는 접지 패스 트랜지스터(GPT), 복수의 블록 트랜지스터(BT0~BT31), 그리고 스트링 패스 트랜지스터(SPT)로 구성된다.
접지 패스 트랜지스터(GPT)의 게이트에는 접지 패스 라인(GPL)이 연결되고, 드레인에는 행 디코더(120)가 연결되며, 소스에는 접지 선택 라인(GSL)이 연결된 다. 접지 패스 트랜지스터(GPT)는 접지 패스 라인(GPL)의 전압 레벨에 따라, 온 또는 오프 된다.
복수의 워드 라인(WL0~WL31)과 행 디코더(120) 사이에는 블록 트랜지스터(BT0~BT31)가 연결된다. 블록 트랜지스터(BT0~BT31)의 게이트에는 블록 선택 라인(BSL)이 연결된다. 블록 선택 라인(BSL)은 행 디코더(120)로 인가되는 블록 어드레스(block address)에 응답하여 구동된다. 블록 선택 트랜지스터(BT0~BT31)는 전원 전압(Vcc)보다 높은 고전압에 대해 내구성을 갖는 고전압 트랜지스터(high voltage transistor)로 구성된다.
스트링 패스 트랜지스터(SPT)의 게이트에는 스트링 패스 라인(SPL)이 연결된다. 스트링 패스 트랜지스터(SPT)의 드레인은 행 디코더(120)에 연결되고, 소스는 스트링 선택 라인(SSL)에 연결된다. 스트링 패스 트랜지스터(SPT)는 스트링 패스 라인(SPL)의 전압 레벨에 따라, 온 또는 오프 된다.
계속해서 도 4를 참조하면, 행 디코더(120)는 블록 선택 회로(115)를 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 고전압 발생 및 제어 회로(150)의 제어에 따라 동작한다. 행 디코더(120)는 어드레스(ADDR)를 입력받고, 워드 라인을 선택한다. 예를 들면, 행 디코더(120)는 블록 어드레스를 입력받고 블록 선택 라인(BSL)을 구동하고, 페이지 어드레스를 입력받고 특정 워드 라인을 구동한다.
행 디코더(120)는 접지 패스 트랜지스터(GPT), 블록 트랜지스터(BT0~BT31), 그리고 스트링 패스 트랜지스터(SPT)를 제어한다. 또한, 접지 패스 트랜지스 터(GPT), 블록 트랜지스터(BT), 그리고 스트링 패스 트랜지스터(SPT)를 통해 각각 접지 선택 라인(GSL), 워드 라인(WL0~WL31), 그리고 스트링 선택 라인(SSL)에 전압을 인가한다.
페이지 버퍼(130)는 메모리 셀 어레이(110)와 데이터 입출력 회로(140) 사이에 연결된다. 페이지 버퍼(130)는 복수의 비트 라인(BL1~BLn)을 통해 메모리 셀 어레이(110)와 연결되며, 복수의 데이터 라인(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 페이지 버퍼(130)는 고전압 발생 및 제어 회로(150)에 의해 제어된다. 페이지 버퍼(130)는 셀 어레이에 프로그램될 데이터를 저장하거나, 셀 어레이로부터 읽은 데이터를 저장한다.
페이지 버퍼(130)는 복수의 페이지 버퍼 유닛(131~13n)으로 구성된다. 각각의 페이지 버퍼 유닛(131~13n)은 래치(latch)를 포함한다. 페이지 버퍼(120)는 프로그램될 데이터 또는 읽은 데이터를 래치에 임시로 저장한다. 래치는 일반적으로 두 개의 인버터로 구성되며, 비트 라인(BL1~BLn)과 연결되는 센싱 노드(N1~Nn)를 갖는다.
메모리 셀을 프로그램하는 경우에, 센싱 노드의 전압 레벨은 접지 전압(0V)을 갖는다. 반면에, 선택 트랜지스터를 프로그램하는 경우에, 센싱 노드의 전압 레벨은 프로그램 전압을 갖는다. 메모리 셀은 F-N 터널링 방식에 의해 프로그램되고, 선택 트랜지스터는 열 전자 주입법에 의해 프로그램되기 때문이다. 이는 이하에서 상세하게 설명된다.
데이터 입출력 회로(140)는 데이터 라인(DL)을 통해 페이지 버퍼(131~13n)와 연결된다. 데이터 입출력 회로(140)는 외부에서 입력된 데이터를 페이지 버퍼(130)로 전송하거나, 페이지 버퍼(130)로부터 제공된 데이터를 외부로 출력한다. 데이터 입출력 회로(140)는 고전압 발생 및 제어 회로(150)에 의해 제어된다.
고전압 발생 및 제어회로(150)는 낸드 플래시 메모리 장치(100)의 제반 동작을 제어한다. 고전압 발생 및 제어회로(150)는 행 디코더(120), 페이지 버퍼(130), 데이터 입출력 회로(140)를 제어한다. 고전압 발생 및 제어 회로(150)는 프로그램 동작 시에 프로그램 전압을 발생하고, 읽기 동작 시에 읽기 전압을 발생하며, 소거 동작 시에 소거 전압을 발생한다.
도 4를 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀과 동일한 구조를 갖는 선택 트랜지스터를 포함한다. 본 발명에서 메모리 셀은 F-N 터널링 방식으로 프로그램 되고, 선택 트랜지스터는 열전자 주입 방법으로 프로그램 된다. 본 발명에 의하면, 선택 트랜지스터를 열전자 주입 방법으로 프로그램하므로 선택 트랜지스터의 문턱 전압 산포를 줄일 수 있다.
도 5는 도 4에 도시된 스트링 선택 트랜지스터(SST)의 프로그램 바이어스 조건을 예시적으로 설명하기 위한 단면도이다. 도 5에는, 바이어스 조건을 설명하기 위해, 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC31), 그리고 비트 라인(BL)만이 도시되었다.
도 5를 참조하면, 공통 소스 라인(CSL)은 접지된다. 그리고 메모리 셀(MC0~MC31, 도 4 참조)의 워드 라인(WL0~WL31, 도 4 참조)에는 패스 전압(VPASS, 예를 들면, 5V)이 인가된다. 접지 선택 라인(GSL, 도 4 참조)에도 패스 전압(VPASS)이 인가된다. 이러한 바이어스 조건에서, 스트링 선택 트랜지스터(SST)의 소스(S)에는 접지 전압이 인가된다.
비트 라인에는 비트 라인 전압(VBL, 예를 들면, 1.5V~5.5V)이 인가된다. 그 다음에, 스트링 선택 트랜지스터(SST)의 게이트에 프로그램 전압(VPGM, 예를 들면, 5V)이 인가된다. 여기에서, 스트링 선택 트랜지스터(SST)의 게이트 전압 또는 비트 라인 전압은 점진적으로 증가할 수 있다. 이는 도 6 및 도 7을 참조하여 상세히 설명된다.
이러한 바이어스 조건에서, 스트링 선택 트랜지스터(SST)는 열 전자 주입(channel hot electron injection) 방법에 의해 프로그램된다. 한편, 벌크(PPWELL)에 0V 또는 -1.5V가 인가된다. 여기에서, 벌크에 음의 전압을 인가하는 이유는 스트링 선택 트랜지스터의 게이트와 채널 사이에 전계(electric field)를 높이기 위함이다.
도 6은 스트링 선택 라인의 전압을 점진적으로 증가하면서, 스트링 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
먼저, 비트 라인(BL)에는 비트 라인 전압(VBL)이 인가된다. 비트 라인 전압(VBL)은 스트링 선택 트랜지스터(SST)가 열 전자 주입 방식으로 프로그램될 정도로 충분히 높은 전압(예를 들면, 1.5~5.5V)이다. 그리고, 각 워드 라인(WL)에는 패 스 전압(VPASS. 예를 들면, 5V)이 인가된다. 스트링 선택 라인(SSL, 도 4 참조)에는 약 5V의 프로그램 전압(VPGM)이 인가된다. 이때 스트링 선택 라인(SSL)을 공유하는 스트링 선택 트랜지스터(SST)들은 동시에 프로그램된다. 그리고, 프로그램 전압(VPGM)은 점진적으로 증가한다. 한편, 벌크(PPWELL)에 0V 또는 -1.5V가 인가된다. 여기에서, 벌크에 음의 전압을 인가하는 이유는 스트링 선택 트랜지스터의 게이트와 채널 사이에 전계(electric field)를 높이기 위함이다.
모든 스트링 선택 트랜지스터(SST)는 일정 레벨의 문턱 전압(예를 들면, 0.7V) 이상으로 프로그램되어야 한다. 여기에서, 일정 레벨의 문턱 전압은 검증 전압(verify voltage)이라고 한다.
다음으로, 프로그램 검증 동작이 수행된다. 이때, 비트 라인(BL)에는 소정의 전압(예를 들면, 0.7V)이 인가된다. 그리고, 스트링 선택 라인(SSL)에는 검증 전압(예를 들면, 0.7V)이 인가된다. 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가된다.
프로그램 검증 결과, 프로그램 패스된 스트링 선택 트랜지스터(SST)는 더 이상 프로그램 동작을 수행하지 않는다. 이때 프로그램 패스된 스트링 선택 트랜지스터(SST)의 비트 라인(BL)에는 프로그램 금지전압(VBL=VIHB)이 인가된다. 프로그램 금지 전압(VIHB)은 스트링 선택 트랜지스터(SST)가 열 전자 주입 방법에 의해 프로그램되지 않을 정도로 충분히 낮은 전압(예를 들면, 0V)이다.
스트링 선택 트랜지스터(SST)의 프로그램 전압(VPGM) 또는 프로그램 금지 전압(VIHB)은 페이지 버퍼(도 4 참조, 130)의 래치에 의해 제어된다. 즉, 프로그램 검증 결과, 프로그램 패스이면 래치의 센싱 노드(예를 들면, N1)는 프로그램 금지 전압(VIHB, 0V)으로 바뀌게 된다. 이것은 메모리 셀의 프로그램 방식과 반대이다. 메모리 셀의 경우에는, 프로그램 패스이면 래치의 센싱 노드(N1)는 전원 전압(Vcc)으로 바뀌게 된다.
프로그램 검증 결과, 프로그램 페일된 스트링 선택 트랜지스터(SST)가 존재하는 경우에는, 프로그램 전압(VPGM)을 증가하고 다시 프로그램 동작을 수행한다. 이와 같은 동작을 반복하면서, 모든 스트링 선택 트랜지스터(SST)가 도 3의 참조 번호 11의 문턱 전압 산포를 갖도록 한다.
도 7은 비트 라인의 전압을 점진적으로 증가하면서, 스트링 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
먼저, 모든 비트 라인(BL1~BLn, 도 4 참조)에는 약 1.5V의 비트 라인 전압(VBL)이 인가된다. 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가되고, 스트링 선택 라인(SSL)에는 프로그램 전압(VPGM. 예를 들면, 5V)이 인가된다. 한편, 벌크(PPWELL)에 0V 또는 -1.5V가 인가된다. 여기에서, 벌크에 음의 전압을 인가하는 이유는 스트링 선택 트랜지스터의 게이트와 채널 사이에 전계(electric field)를 높이기 위함이다. 이때 모든 스트링 선택 트랜지스터(SST)의 문턱 전압은 상승한다.
다음으로, 프로그램 검증 동작이 수행된다. 비트 라인(BL)에는 소정의 전압(예를 들면, 0.7V)이인가된다. 스트링 전택 라인(SSL)에는 검증 전압(예를 들면, 0.7V)이 인가되고, 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가된다.
프로그램 검증 결과, 프로그램 패스된 스트링 선택 트랜지스터(SST)는 더 이상 프로그램 동작을 수행하지 않는다. 이를 위해, 프로그램 패스된 스트링 선택 트랜지스터(SST)와 연결된 비트 라인(BL)에는 프로그램 금지 전압(VIHB. 예를 들면, 0V)이 인가된다. 만약 프로그램 페일된 스트링 선택 트랜지스터(SST)가 존재하는 경우에는, 비트 라인 전압(VBL)을 증가하고 다시 프로그램 동작을 수행한다. 이와 같은 동작을 반복하면서, 모든 스트링 선택 트랜지스터(SST)가 도 3의 참조 번호 11의 문턱 전압 산포를 갖도록 한다.
도 8은 도 4에 도시된 접지 선택 트랜지스터(GST)의 프로그램 바이어스 조건을 예시적으로 설명하기 위한 단면도이다. 도 8에는, 바이어스 조건을 설명하기 위해, 접지 선택 트랜지스터(GST)와 인접한 메모리 셀(MC0), 그리고 공통 소스 라인(CSL)만이 도시되었다.
도 8을 참조하면, 비트 라인(BL0~BLn, 도 4 참조)은 접지된다. 그리고 메모리 셀(MC0~MC31, 도 4 참조)의 워드 라인(WL0~WL31, 도 4 참조)에는 패스 전압(VPASS, 예를 들면, 5V)이 인가된다. 스트링 선택 라인(SSL, 도 4 참조)에도 패스 전압(VPASS)이 인가된다. 이러한 바이어스 조건에서, 접지 선택 트랜지스터(GST)의 드레인(D)에는 접지 전압이 인가된다.
공통 소스 라인(CSL)에는 공통 소스 라인 전압(VCSL, 예를 들면, 1.5V~5.5V)이 인가된다. 그 다음에, 접지 선택 트랜지스터(GST)의 게이트에 프로그램 전압(VPGM, 예를 들면, 5V)이 인가된다. 여기에서, 접지 선택 트랜지스터(GST)의 게이트 전압 또는 공통 소스 라인 전압은 점진적으로 증가할 수 있다. 이는 도 9 및 도 10을 참조하여 상세히 설명된다.
이러한 바이어스 조건에서, 접지 선택 트랜지스터(GST)는 열 전자 주입(channel hot electron injection) 방법에 의해 프로그램된다. 한편, 벌크(PPWELL)에 0V 또는 -1.5V가 인가된다. 여기에서, 벌크에 음의 전압을 인가하는 이유는 스트링 선택 트랜지스터의 게이트와 채널 사이에 전계(electric field)를 높이기 위함이다.
도 9는 접지 선택 라인의 전압을 점진적으로 증가하면서, 접지 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
먼저, 공통 소스 라인(CSL, 도 4 참조)에는 공통 소스 라인 전압(VCSL. 예를 들면, 1.5~5.5V)이 인가되고, 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가된다. 그리고, 비트 라인(BL)에는 접지 전압이 인가된다. 그리고, 접지 선택 라인(GSL, 도 4 참조)에는 약 5V의 프로그램 전압(VPGM)이 인가된다. 이때 접 지 선택 라인(GSL)을 공유하는 접지 선택 트랜지스터(GST)들은 동시에 프로그램된다. 한편, 벌크(PPWELL)에 0V 또는 -1.5V가 인가된다. 여기에서, 벌크에 음의 전압을 인가하는 이유는 스트링 선택 트랜지스터의 게이트와 채널 사이에 전계(electric field)를 높이기 위함이다.
모든 접지 선택 트랜지스터(GST)는 일정 레벨의 문턱 전압(예를 들면, 0.7V) 이상으로 프로그램되어야 한다. 여기에서, 일정 레벨의 문턱 전압은 검증 전압(verify voltage)이라고 한다.
다음으로, 프로그램 검증 동작이 수행된다. 공통 소스 라인(CSL)에는 소정의 전압(예를 들면, 0.7V)이 인가된다. 접지 선택 라인(GSL)에는 검증 전압(예를 들면, 0.7V)이 인가되고, 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가된다. 그리고, 비트 라인(BL)에는 접지 전압이 인가된다.
프로그램 검증 결과, 프로그램 패스된 접지 선택 트랜지스터(GST)는 더 이상 프로그램 동작을 수행하지 않는다. 이때 프로그램 패스된 접지 선택 트랜지스터(GST)의 비트 라인(BL)에는 프로그램 금지 전압(VBL=VIHB)이 인가된다. 프로그램 금지 전압(VIHB)은 접지 선택 트랜지스터(SST)가 열 전자 주입 방법에 의해 프로그램되지 않을 정도로 충분히 높은 전압(예를 들면, 1.5V~5.5V)이다.
프로그램 검증 결과, 프로그램 페일된 접지 선택 트랜지스터(GST)가 존재하는 경우에는, 프로그램 전압(VPGM)을 증가하고 다시 프로그램 동작을 수행한다. 이와 같은 동작을 반복하면서, 모든 접지 선택 트랜지스터(GST)가 도 3의 참조 번호 11의 문턱 전압 산포를 갖도록 한다.
도 10은 공통 소스 라인의 전압을 점진적으로 증가하면서, 접지 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
먼저, 모든 공통 소스 라인(CSL, 도 4 참조)에는 약 1.5V의 공통 소스 라인 전압(VCSL)이 인가된다. 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가되고, 비트 라인(BL)에는 접지 전압이 인가된다. 그리고, 접지 선택 라인(GSL)에 프로그램 전압(VPGM. 예를 들면, 5V)이 인가된다. 이때 모든 접지 선택 트랜지스터(GST)의 문턱 전압은 상승한다. 한편, 벌크(PPWELL)에 0V 또는 -1.5V가 인가된다. 여기에서, 벌크에 음의 전압을 인가하는 이유는 스트링 선택 트랜지스터의 게이트와 채널 사이에 전계(electric field)를 높이기 위함이다.
다음으로, 프로그램 검증 동작이 수행된다. 공통 소스 라인(CSL)에는 소정의 전압(예를 들면, 0.7V)이 인가된다. 접지 선택 라인(GSL)에는 검증 전압(예를 들면, 0.7V)이 인가되고, 각 워드 라인(WL)에는 패스 전압(VPASS. 예를 들면, 5V)이 인가된다. 그리고, 비트 라인(BL)에는 접지 전압이 인가된다.
프로그램 검증 결과, 프로그램 패스된 접지 선택 트랜지스터(GST)는 더 이상 프로그램 동작을 수행하지 않는다. 즉, 프로그램 패스된 접지 선택 트랜지스터(GSL)에 연결된 비트 라인(BL)에는 프로그램 금지 전압(VIHB. 예를 들면, 1.5V)이 인가된다. 프로그램 금지 전압(VIHB)은 공통 소스 라인 전압(VCSL)이 점진적으로 증가 함에 따라, 점진적으로 증가하는 전압이다.
만약 프로그램 페일된 접지 선택 트랜지스터(GST)가 존재하는 경우에는, 공통 소스 라인 전압(VCSL)을 증가하고 다시 프로그램 동작을 수행한다. 이와 같은 동작을 반복하면서, 모든 접지 선택 트랜지스터(GST)가 도 3의 참조 번호 11의 문턱 전압 산포를 갖도록 한다.
도 11은 도 4에 도시된 낸드 플래시 메모리 장치의 선택 트랜지스터를 프로그램하는 방법을 설명하기 위한 순서도이다. 이하에서는 도 4 및 도 11을 참조하여, 본 발명에 따른 낸드 플래시 메모리 장치의 선택 트랜지스터를 프로그램하는 방법이 설명된다.
S210 단계에서는, 메모리 블록이 선택된다. 도 4에서 설명한 바와 같이, 메모리 블록은 블록 어드레스에 의해 선택된다. 도 11에서는 예로서, 첫 번째 블록 어드레스(n=1)부터 마지막 블록 어드레스까지 순차적으로 선택되는 것을 보여주고 있다.
S220 단계에서, 선택된 메모리 블록의 선택 트랜지스터(SST 또는 GST)가 소거된다. 이때 메모리 셀은 소거되지 않고, 선택 트랜지스터만 소거된다. 메모리 셀의 소거를 금지하기 위해서, 워드 라인(WL0~WL31)에 연결된 블록 트랜지스터(BT0~BT31, 도 4 참조)는 턴 오프 된다. 이때 메모리 셀의 게이트는 플로팅 상태로 된다. 따라서 벌크(PPWELL)에 소거 전압(예를 들면, 20V)이 인가되어도 메모리 셀은 소거되지 않는다.
한편, 선택 트랜지스터(SST 또는 GST)를 소거하기 위해서, 선택 라인(SSL 또는 GSL)에는 소정의 전압(예를 들면, 0V) 또는 양의 전압(예를 들면, 10V)이 인가된다. 여기에서, 경우에 따라 선택 라인(SSL 또는 GSL)에 양의 전압을 인가하는 이유는 선택 트랜지스터가 과소거(over erase) 되는 것을 방지하기 위함이다.
다른 실시 예로서, 메모리 셀과 선택 트랜지스터는 동시에 소거될 수 있다. 모든 트랜지스터가 소거되는 경우, 워드 라인(WL0~WL31)에는 낮은 전압(예를 들면, 0V)이 인가된다. 그리고, 스트링 선택라인(SSL)과 접지 선택라인(GSL)에는 양의 전압(예를 들면, 10V)이 인가된다. 따라서, PPWELL에 소거전압(예를 들면, 20V)이 인가되면, 모든 트랜지스터가 소거된다.
한편, 경우에 따라 S220 단계는 생략될 수 있다. 예를 들면, 선택 트랜지스터(SST 또는 GST)의 문턱 전압이 도 3의 참조번호 14의 영역에 산포되지 않은 경우에는 S220 단계가 생략된다.
S230 단계에서, 선택 트랜지스터를 프로그램하기 위한 데이터가 페이지 버퍼(130, 도 4 참조)에 저장된다. 프로그램 데이터는 데이터 입출력 회로(140, 도 4 참조)를 통해 외부로부터 입력될 수 있다. 또한, 프로그램 데이터는 페이지 버퍼(130)의 센싱 노드를 제어함으로써 내부적으로 설정될 수도 있다. 즉, 페이지 버퍼(130)의 센싱 노드가 모두 전원 전압을 갖도록 설정할 수 있다.
S240 단계에서, 선택 트랜지스터(SST 또는 GST)의 검증 동작이 수행된다. 검증 결과, 선택 트랜지스터(SST 또는 GST)가 프로그램 페일이면 페이지 버퍼에는 전원 전압(Vcc)이 저장된다. 그리고, S260 단계가 수행된다. 검증 결과, 선택 트랜지 스터(SST 또는 GST)가 프로그램 패스이면 페이지 버퍼에는 접지 전압이 저장된다. 그리고, S270 단계가 수행된다.
S260 단계에서, 선택 트랜지스터(SST 또는 GST)는 열전자 주입 방법으로 프로그램된다. 이때, 선택 트랜지스터(SST 또는 GST)의 문턱 전압은 상승한다. 그 다음에, 프로그램 검증을 위해 S240 단계가 다시 수행된다. 프로그램 검증 결과(S250), 프로그램 페일된 선택 트랜지스터가 존재하면 프로그램 전압(VPGM)을 증가하고, 다시 프로그램 동작을 수행한다(S260).
이때 스트링 선택 트랜지스터(SST)의 경우에는, 비트 라인 전압(VBL)을 증가하고 프로그램 동작을 수행할 수 있다. 그리고 접지 선택 트랜지스터(GST)의 경우에는, 공통 소스 라인(VCSL) 전압을 증가하고 프로그램 동작을 수행할 수 있다.
S270 단계에서, 모든 선택 트랜지스터의 프로그램 여부가 판단된다. 스트링 선택 트랜지스터(SST)의 프로그램만 완료되었다면, S230 단계로 되돌아가서 접지 선택 트랜지스터(GST)의 프로그램이 수행된다. 반대로, 접지 선택 트랜지스터(GST)의 프로그램만 완료되었다면, 스트링 선택 트랜지스터(SST)의 프로그램이 수행된다.
S280 단계에서, 모든 메모리 블록의 선택 트랜지스터 프로그램이 완료되었는지 판정된다. 프로그램될 메모리 블록이 남았다면, 다음 메모리 블록이 선택된다(S290). 더 이상 프로그램될 메모리 블록이 없다면, 프로그램은 종료된다.
상술한 실시 예에서는, 낸드 플래시 메모리 장치에서 선택 트랜지스터가 전 하 저장층을 갖는 경우, 선택 트랜지스터를 열 전자 주입 방식으로 프로그램하는 방법이 설명되었다. 그러나, 낸드 플래시 메모리 장치 외에도, 선택 트랜지스터가 전하 저장층을 갖는 메모리 장치인 경우, 선택 트랜지스터는 열전자 주입 방식으로 프로그램될 수 있다.
예를 들면, 2T-FN-NOR 방식으로 배열된 EEPROM(Electrically erasable and programmable ROM)을 갖는 메모리 장치의 경우, 두 개의 트랜지스터가 하나의 메모리 셀을 형성한다. 그리고, 각 메모리 셀은 플로팅 게이트와 컨트롤 게이트를 가지며, F-N 터널링 방식으로 프로그램된다. 반면에, 선택 트랜지스터는 별도의 플로팅 게이트를 갖지 않은 MOS 트랜지스터로 구성된다. 2T-FN-NOR 방식의 EEPROM의 선택 트랜지스터가 플로팅 게이트 또는 전하 트랩층을 갖는 경우, 선택 트랜지스터는 본 발명에 따른 열 전자 주입 방식으로 프로그램될 수 있다.
도 12는 본 발명의 플래시 메모리 장치를 구비하는 메모리 카드를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(300)는 본 발명에 따른 플래시 메모리 장치(310)를 장착한다. 본 발명에 따른 메모리 카드(300)는 호스트(Host)와 플래시 메모리 장치(310) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(320)를 포함한다.
SRAM(321)은 프로세싱 유닛(322)의 동작 메모리로써 사용된다. 호스트 인터페이스(323)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(324)은 멀티 비트 플래시 메모리 장치(310)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(325)는 본 발명의 플래시 메모리 장치(310)와 인터페이싱 한다.
프로세싱 유닛(322)은 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 13은 본 발명에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(400)은 플래시 메모리 시스템(410), 전원(420), 중앙처리장치(430), 램(440), 유저 인터페이스(450), 그리고 시스템 버스(460)를을 포함한다
플래시 메모리 시스템(410)은 메모리 컨트롤러(412) 및 플래시 메모리 장치(411)를 포함한다. 플래시 메모리 시스템(410)은 시스템 버스(460)를 통해, 전원(420), 중앙처리장치(430), 램(440), 그리고 유저 인터페이스(450)에 전기적으로 연결된다. 플래시 메모리 장치(411)에는 유저 인터페이스(450)를 통해서 제공되거나 또는, 중앙처리장치(430)에 의해서 처리된 데이터가 메모리 컨트롤러(412)를 통해 저장된다.
만일 플래시 메모리 시스템(410)이 반도체 디스크 장치(SSD)로 장착되는 경우, 시스템(400)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통 상적인 지식을 습득한 자들에게 자명하다.
상술한 바와 같이, 본 발명은 메모리 셀 어레이의 비트 라인, 접지 선택 라인, 워드 라인, 그리고 스트링 선택 라인을 각각 소정의 전압으로 바이어스 하는 방법을 제공한다. 이를 통해, 선택 트랜지스터(SST 또는 GST)는 열 전자 주입 방법으로 프로그램된다. 그리고, 프로그램된 선택 트랜지스터(SST 또는 GST)의 문턱 전압 산포는 정상적인 범위로 조정된다. 결과적으로, 선택 트랜지스터(SST 또는 GST)가 전하 저장층을 갖는 경우에도, 낸드 플래시 메모리 장치는 정상적으로 동작하게 된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 낸드 플래시 메모리의 셀 스트링 구조를 보여주는 단면도이다.
도 3은 선택 트랜지스터의 문턱 전압 산포를 나타낸 그래프이다.
도 4는 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 스트링 선택 트랜지스터의 프로그램 바이어스 조건을 예시적으로 설명하기 위한 단면도이다.
도 6은 스트링 선택 라인의 전압을 점진적으로 증가하면서, 스트링 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
도 7은 비트 라인의 전압을 점진적으로 증가하면서, 스트링 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
도 8은 도 4에 도시된 접지 선택 트랜지스터의 프로그램 바이어스 조건을 예시적으로 설명하기 위한 단면도이다.
도 9는 접지 선택 라인의 전압을 점진적으로 증가하면서, 접지 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
도 10은 공통 소스 라인의 전압을 점진적으로 증가하면서, 접지 선택 트랜지스터를 프로그램하는 방법을 보여주는 다이어그램이다.
도 11은 도 4에 도시된 낸드 플래시 메모리 장치의 선택 트랜지스터를 프로그램하는 방법을 설명하기 위한 순서도이다.
도 12는 본 발명에 따른 낸드 플래시 메모리 장치를 구비한 메모리 카드를 보여주는 블록도이다.
도 13은 본 발명에 따른 낸드 플래시 메모리 장치를 포함한 메모리 시스템을 보여주는 블록도이다.

Claims (23)

  1. 낸드 플래시 메모리 장치의 프로그램 방법에 있어서:
    선택 트랜지스터를 열 전자 주입 방식으로 프로그램하고;
    선택된 메모리 셀을 F-N 터널링을 이용하여 프로그램하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터는 상기 낸드 플래시 메모리 장치의 메모리 셀과 동일한 구조를 갖는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 선택 트랜지스터는 전하 저장층을 갖는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 선택 트랜지스터는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터인 것을 특징으로 하는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 스트링 선택 트랜지스터를 프로그램하는 단계에서는,
    워드 라인과 접지 선택 라인에 패스 전압이 인가되고, 비트 라인에 비트 라 인 전압이 인가되고, 스트링 선택 라인에 프로그램 전압이 인가되고,
    상기 비트 라인 전압은 상기 스트링 선택 트랜지스터의 프로그램 여부에 따라 제 1 전압 또는 제 2 전압을 갖는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 스트링 선택 라인에 인가되는 프로그램 전압은 점진적으로 증가하는 프로그램 방법.
  7. 제 5 항에 있어서,
    상기 제 1 전압은 상기 스트링 선택 트랜지스터의 프로그램 금지를 위한 전압이고, 상기 제 2 전압은 상기 스트링 선택 트랜지스터의 프로그램을 위한 전압이며, 상기 제 2 전압은 점진적으로 증가하는 프로그램 방법.
  8. 제 4 항에 있어서,
    상기 접지 선택 트랜지스터를 프로그램하는 단계에서는,
    워드 라인과 스트링 선택 라인에 패스 전압이 인가되고, 공통 소스 라인에 공통 소스 라인 전압이 인가되고, 비트 라인에 비트 라인 전압이 인가되고, 접지 선택 라인에 프로그램 전압이 인가되고,
    상기 비트 라인 전압은 상기 접지 선택 트랜지스터의 프로그램 여부에 따라 제 3 전압 또는 제 4 전압을 갖는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 프로그램 전압은 점진적으로 증가하는 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 공통 소스 라인 전압은 점진적으로 증가하는 프로그램 방법.
  11. 제 8 항에 있어서,
    상기 제 3 전압은 상기 접지 선택 트랜지스터의 프로그램 금지를 위한 전압이고, 상기 제 4 전압은 상기 접지 선택 트랜지스터의 프로그램을 위한 전압인 프로그램 방법.
  12. 낸드 플래시 메모리 장치의 프로그램 방법에 있어서,
    선택된 메모리 블록의 선택 트랜지스터를 소거하는 단계;
    상기 선택 트랜지스터를 프로그램하기 위한 데이터를 페이지 버퍼로 로드하는 단계;
    상기 선택 트랜지스터를 열 전자 주입 방식으로 프로그램하는 단계; 및
    선택 메모리 셀을 F-N 터널링을 이용하여 프로그램하는 단계를 포함하는 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 선택 트랜지스터는 상기 낸드 플래시 메모리 장치의 메모리 셀과 동일한 구조를 갖는 프로그램 방법.
  14. 제 12 항에 있어서,
    상기 선택 트랜지스터는 전하 저장층을 갖는 프로그램 방법.
  15. 제 12항에 있어서,
    상기 선택 트랜지스터의 소거는 선택적으로 수행되는 프로그램 방법.
  16. 제 12 항에 있어서,
    상기 선택 트랜지스터를 소거하는 단계는,
    워드 라인에 접지 전압이 인가되고, 스트링 선택 라인과 접지 선택 라인에 제 5 전압이 인가되고, 벌크에 소거 전압이 인가되는 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 제 5 전압은 선택 트랜지스터가 과소거 되는 것을 방지하는 전압
  18. 직렬 연결된 복수의 메모리 셀을 갖는 셀 스트링; 및
    상기 셀 스트링과 직렬 연결된 선택 트랜지스터를 포함하되,
    상기 선택 트랜지스터는 상기 메모리 셀과 동일한 구조를 가지며, 열 전자 주입 방식에 의해 프로그램되는 낸드 플래시 메모리 장치.
  19. 메모리 시스템에 있어서:
    낸드 플래시 메모리 장치; 및
    상기 낸드 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하고,
    상기 낸드 플래시 메모리 장치는
    직렬 연결된 복수의 메모리 셀을 갖는 셀 스트링; 및
    상기 셀 스트링과 직렬 연결된 선택 트랜지스터를 포함하되,
    상기 선택 트랜지스터는 상기 메모리 셀과 동일한 구조를 가지며, 열 전자 주입 방식에 의해 프로그램되는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 낸드 플래시 메모리 장치 및 상기 메모리 컨트롤러는 하나의 메모리 카드로 집적되는 메모리 시스템.
  21. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택 트랜지스터를 열 전자 주입 방식으로 프로그램하고;
    선택된 메모리 셀을 F-N 터널링을 이용하여 프로그램하는 프로그램 방법.
  22. 제 21 항에 있어서,
    상기 선택 트랜지스터는 전하 저장층을 갖는 프로그램 방법.
  23. 제 21 항에 있어서,
    상기 불휘발성 메모리 장치는 메모리 셀이 F-N 터널링 방식으로 프로그램되는 노어 메모리 장치인 프로그램 방법.
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