KR101668340B1

KR101668340B1 - Nand형 플래시 메모리 및 그의 프로그래밍 방법

Info

Publication number: KR101668340B1
Application number: KR1020150052633A
Authority: KR
Inventors: 마사루 야노
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2014-10-30
Filing date: 2015-04-14
Publication date: 2016-10-21
Also published as: TWI549134B; US9514826B2; US20160125947A1; JP5804584B1; CN105006251A; KR20160051530A; JP2016091569A; CN105006251B; TW201546810A

Abstract

[과제] 데이터의 개서에 의한 신뢰성의 열화를 억제하는 NAND형 플래시 메모리의 프로그래밍 방법을 제공하는 것을 목적으로 한다.
[해결 수단] 본 발명의 NAND형 플래시 메모리의 프로그래밍 방법은, 블록 내의 복수의 페이지에의 프로그램을 실행하는 블록 프로그램 모드로 이행한 때, 프로그래밍해야 할 데이터가 캐시 메모리에 로드되는 사이에, 선택된 블록을 소거하고, 캐시 메모리에 로드된 프로그래밍해야 할 데이터를, 소거된 블록에 프로그래밍한다.

Description

NAND형 플래시 메모리 및 그의 프로그래밍 방법{NAND TYPE FLASH MEMORY AND PROGRAMMING METHOD THEREOF}

본 발명은, NAND형 플래시 메모리의 프로그래밍 방법에 관한 것으로, 특히, 기입 소거를 반복해도 신뢰성 열화가 적은 플래시 메모리에 관한 것이다.

NAND형 플래시 메모리의 셀 어레이의 등가 회로를 도 1에 나타낸다. P웰 내에는, NAND 스트링을 구성하는 복수의 트랜지스터가 형성된다. 1개의 NAND 스트링은, 직렬로 접속된 복수의 메모리 셀과, 메모리 셀의 한쪽 단부에 접속된 소스선 선택 트랜지스터와, 다른 쪽 단부에 접속된 비트선 선택 트랜지스터를 구비한다. P웰 내에, NAND 스트링이 행방향으로 복수 형성되고, 1개의 P웰 내의 복수의 NAND 스트링이 1개의 블록을 구성한다.

소스선(SL)은 소스선 선택 트랜지스터의 확산 영역(소스 영역)에 전기적으로 접속되고, 비트선(BL)은 비트선 선택 트랜지스터의 확산 영역(드레인 영역)에 전기적으로 접속된다. NAND 스트링과 교차하는 행방향으로 복수의 워드선(WL1, WL 2...WLn)이 형성되고, 각 워드선(WL)은, 행방향의 대응하는 메모리 셀의 제어 게이트에 공통으로 접속된다. 선택 게이트선(SGS)은 행방향의 소스선 선택 트랜지스터의 선택 게이트에 공통으로 접속되고, 선택 게이트(DSG)는 행방향의 비트선 선택 트랜지스터의 선택 게이트에 공통으로 접속된다. 선택 게이트선(SGS)에 의해서 소스선 선택 트랜지스터가 도통될 때, NAND 스트링이 소스선(SL)에 전기적으로 접속되고, 선택 게이트선(DSG)에 의해서 비트선 선택 트랜지스터가 도통될 때, NAND 스트링이 비트선(BL)에 전기적으로 접속된다.

NAND형 플래시 메모리에서는, 데이터 소거가 블록 단위로 행해진다. 이때, 선택된 블록의 워드선을 0V 또는 P웰보다 낮은 전압으로 하고, 메모리 셀 어레이를 형성하는 P웰에 정전압의 소거 펄스를 인가한다. 프로그램(기입)에서는, P웰을 0V로 하고, 선택된 워드선에 고전압을 부여한다. 비트선(BL)에, 0V 또는 양의 전위를 부여하지만, 0V의 경우, 선택 셀의 실리콘 표면이 0V로 되어, 실리콘 기판보다 부유 게이트에 전자의 터널 전류가 흘러, 메모리 셀의 역치가 어떤 규정치보다 높아진다(특허문헌 1).

JP

2014-049149

A

종래의 NAND형 플래시 메모리에 있어서, 기입/소거를 반복하면 부유 게이트 하의 산화막의 막질 열화가 일어나, 기입 불량 혹은 데이터 기입 후의 방치에서의 데이터 오류 등의 불량이 발생하고, 그 결과, 데이터 개서 횟수에 제한이 있어, 횟수가 제한 이상이 되면 신뢰성은 보증되지 않는다는 과제가 있다. 산화막 열화의 요인은 몇 가지인가 있지만, 1가지 요인은, P웰에의 소거 펄스 인가 후에 기입으로 이행할 때까지의 사이의 산화막 열화가 있는 것은 판명되어 있다. P웰에의 소거 펄스 인가 후, 워드선에의 기입 펄스 인가까지의 간격을 변화시켜 데이터 개서를 반복하여, 셀의 Ｉ-V 특성을 측정한 때의 측정 결과를 도 2에 나타낸다. 구체적으로는, 초기의 Ｉ-V 특성과, 소거로부터 기입까지의 간격을 0.05초(실선), 0.5초(파선), 5초(점선)의 3종류로 1만회 데이터의 개서 후의 Ｉ-V 특성을 나타내고 있다. 상기 그래프로부터, 1만회의 데이터 개서 후의 Ｉ-V 특성에서는, 간격이 커질수록, I-V 특성의 변화가 초기에 비해서 큰 것을 알 수 있다. 즉, 소거로부터 기입까지의 간격이 길어지면, 실리콘 계면의 트랩 준위가 증가하고, 이것에 의해 I-V 특성의 제어 게이트 전위 의존성이 감소한다. 따라서, 소거 펄스 인가 후의 방치가 산화막의 열화를 일으키는 것으로 여겨진다. 이러한 산화막의 열화는, 미세화된 메모리 셀의 신뢰성을 열화시켜, 신뢰성을 보증할 수 있는 데이터 개서 횟수를 감소시켜 버린다.

본 발명은, 이러한 종래의 과제를 해결하여, 데이터의 개서에 의한 신뢰성의 열화를 억제하는 NAND형 플래시 메모리의 프로그래밍 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 NAND형 플래시 메모리의 프로그래밍 방법은, 블록 내의 복수의 페이지에의 프로그램을 실행하는 블록 프로그램 모드인 것으로 판정된 경우에, 프로그래밍해야 할 데이터를 기억부에 로드하는 사이에, 메모리 어레이로부터 블록을 선택하고, 또한 해당 선택된 블록을 소거하고, 상기 소거된 블록에, 상기 기억부에 로드된 프로그래밍해야 할 데이터를 프로그래밍한다.

바람직하게는, 상기 선택된 블록을 소거한 직후에, 프로그래밍해야 할 데이터를 프로그래밍한다. 바람직하게는 상기 소거된 블록의 선두 페이지로부터 순서대로, 프로그래밍해야 할 데이터를 프로그래밍한다.

바람직하게는 프로그래밍 방법은 소거가능한 것을 나타내는 소거 플래그를 블록에 설정하는 단계를 더 포함하고, 상기 소거 플래그에 의거해서 메모리 어레이 중에서 소거해야 할 블록을 선택한다. 바람직하게는 상기 블록을 선택하는 단계는, 소거로부터 프로그램까지의 기간이 가장 큰 블록을 메모리 어레이 중에서 선택한다. 바람직하게는 상기 기억부는, NAND형 플래시 메모리의 내외 중 어느 쪽의 캐시 메모리이어도 되고, 예를 들면, 기억부가 NAND형 플래시 메모리 내의 캐시 메모리일 때, 해당 캐시 메모리에 프로그래밍해야 할 데이터를 로드하고 있는 사이에, 블록의 선택 및 소거가 실행된다. 또 상기 기억부가 NAND형 플래시 메모리의 외부에 접속된 캐시 메모리일 때, 해당 캐시 메모리에 프로그래밍해야 할 데이터를 로드하고 있는 사이에, 블록의 선택 및 소거가 실행된다.

본 발명에 따른 NAND형 플래시 메모리는, NAND형 스트링을 포함하는 메모리 어레이와, 상기 메모리 어레이의 블록을 선택하는 선택 수단과, 블록 내의 복수의 페이지에의 프로그램을 실행하는 블록 프로그램 모드를 판정하는 판정 수단과, 상기 블록 프로그램 모드인 것으로 판정된 경우, 프로그래밍해야 할 데이터가 캐시 메모리에 로드되는 사이에, 상기 선택 수단에 의해 선택된 블록을 소거하는 소거 수단과, 상기 소거 수단에 의해 소거된 블록에, 상기 캐시 메모리에 로드된 프로그래밍해야 할 데이터를 프로그래밍하는 프로그램 수단을 구비한다.

본 발명에 따르면, 블록을 소거한 후에, 해당 블록에의 프로그램을 행함으로써, 소거로부터 프로그램까지의 간격을 단축시키며, 그 때문에, 산화막의 열화가 완화되어, 신뢰성을 보증할 수 있는 데이터 개서 횟수를 증가시키는 것이 가능해진다. 또한, 프로그래밍해야 할 데이터를 기억부에 로드하고 있는 사이에, 선택 블록을 소거함으로써, 블록 프로그램에 요하는 시간을 단축하여, 프로그램의 고속화를 도모할 수 있다.

도 1은 NAND형 플래시 메모리의 셀 어레이부의 등가 회로도;
도 2는 메모리 셀의 Ｉ-V 특성의 소거로부터 기입까지의 간격 의존성을 나타내는 그래프;
도 3은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 전체 구성의 일례를 도시한 블록도;
도 4는 플래시 메모리의 동작 시에 각 부에 인가되는 전압의 일례를 도시한 도면;
도 5는 본 발명의 제1 실시예에 따른 프로그래밍 방법을 설명하는 순서도;
도 6은 캐시 메모리에의 데이터 로드를 설명하는 도면;
도 7은 본 실시예의 소거 블록 관리 테이블의 일례를 도시한 도면;
도 8은 도 5에 도시한 캐시 프로그램(cache program)의 동작을 설명하는 순서도;
도 9은 본 발명의 제2 실시예에 따른 메모리 장치의 구성예를 도시한 도면.

이하, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 또, 도면은, 이해하기 쉽게 하기 위해서 각 부를 강조해서 표시하고 있어, 실제의 디바이스의 척도와는 동일하지 않은 것에 유의해야 한다.

도 3은 본 실시예에 따른 NAND형의 플래시 메모리의 일 구성예를 나타낸 블록도이다. 해당 도면에 나타낸 바와 같이, 플래시 메모리(100)는, 행렬 형상으로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자 I/O에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력되는 데이터를 보유하는 캐시 메모리(140)와, 입출력 버퍼(120)로부터의 커맨드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블이나 어드레스 래치 인에이블 등)에 의거해서 각 부를 제어하는 제어 신호(C1, C2, C3) 등을 생성하는 제어기(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하여 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(160)와, 비트선을 개재해서 판독된 데이터를 보유하거나, 비트선을 개재해서 프로그램 데이터 등을 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코딩하여 해당 디코딩 결과에 의거해서 비트선의 선택 등을 행하는 열 선택회로(180)와, 데이터의 판독, 프로그램(기입) 및 소거 등을 위하여 필요한 전압(프로그램 전압(Vpgm), 패스 전압(Vpass), 판독 전압(Vread), 소거 전압(Vers)(소거 펄스를 포함함)을 생성하는 내부전압 발생회로(190)와, 내부 시스템 클록(CLK)을 발생하는 시스템 클록 발생회로(200)를 포함해서 구성된다.

메모리 어레이(110)는, 도 1에 나타낸 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링으로 구성된다. 메모리 셀은, P웰 내에 형성된 n+ 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 부유 게이트(전하 축적층)와, 부유 게이트 상에 유전체막을 개재해서 형성된 제어 게이트를 포함하는 MOS 구조를 구비한다. 전형적으로, 부유 게이트에 정전하가 축적되어 있을 때, 즉, 데이터 「1」이 기입되어 있을 때, 역치는 음의 상태에 있고, 메모리 셀은, 제어 게이트가 0V로 온(on) 상태이다. 부유 게이트에 전자가 축적되었을 때, 즉, 데이터 「0」이 기입되어 있을 때, 역치는 양(正)으로 시프트하고, 메모리 셀은, 제어 게이트가 0V로 오프(off) 상태이다. 단, 메모리 셀은, 단일 비트를 기억하는 것에 한정되지 않고, 다비트를 기억하는 것이어도 된다.

도 4는 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 판독 동작에서는, 비트선에 어떤 양의 전압을 인가하고, 선택된 워드선에 어떤 전압(예를 들면 0V)을 인가하며, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들면 4.5V)을 인가하며, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온 상태로 하여, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vpgm)(15 내지 20V)을 인가하고, 비선택 워드선에 중간의 패스 전압(예를 들면 10V)을 인가하여, 비트선 선택 트랜지스터(TD)를 온시키고, 소스선 선택 트랜지스터(TS)를 오프시켜, 「0」 또는 「1」의 데이터에 따른 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선, 즉, 제어 게이트에 어떤 전압(예를 들면 0V)을 인가하고, P웰에 고전압(예를 들면 20V)의 소거 펄스를 인가하여, 부유 게이트의 전자를 기판에 인출함으로써, 블록 단위로 데이터를 소거한다.

다음에, 본 발명의 제1 실시예에 따른 프로그래밍 방법에 대해서 설명한다. 본 실시예의 바람직한 양상에서는, 메모리 셀의 개서 성능(내구(endurance) 성능)을 향상시키기 위하여, 동일 블록 내에서의 소거로부터 프로그램(기입)까지의 기간을 될 수 있는 한 단축시킨다. 더욱 바람직한 양상에서는, 동일 블록 내에서의 기입으로부터 소거까지의 기간을 될 수 있는 한 길게 해서, 메모리 셀의 터널 산화막의 회복을 조장하여, 개서 성능을 향상시킨다.

도 5는 제1 실시예의 프로그래밍 방법을 설명하는 순서도이다. 우선, 제어기(150)는, 외부의 호스트 장치로부터 입출력 버퍼(120)를 개재해서 수취한 커맨드에 의거해서 블록 프로그램 모드로 이행할 것인지의 여부를 판정한다. 본 실시예에 있어서의 블록 프로그램이란, 1개의 블록 내의 복수의 페이지에 데이터를 연속적으로 페이지 프로그래밍하는 모드이다. 예를 들면, 1개의 블록이 64페이지로 구성될 때, 블록 프로그램 모드에서는, 최대로 64페이지에 연속적인 프로그램을 실행하는 것이 가능하다.

제어기(150)는, 블록 프로그램 모드의 엔트리(entry)인 것으로 판정하면(S100), 프로그래밍해야 할 데이터 로드를 개시하고(S102), 로드한 데이터를 캐시 메모리(140)에 격납한다(S104).

블록의 페이지수를 n이라 했을 때, n페이지 분의 데이터가 캐시 메모리(140)에 격납된다. 캐시 메모리(140)는, 특별히 한정되지 않지만, 예를 들면, 고속동작이 가능한 SRAM으로 구성된다. 바람직한 양상에서는, 캐시 메모리(140)에의 데이터의 기입, 거기에서의 데이터의 판독은, 제어기(150)에 의해서 제어된다. 도 6은 캐시 메모리(140)에의 데이터 로드를 설명하는 도면이다. 우선, 블록의 선두의 페이지 1에 상당하는 프로그래밍해야 할 데이터가 입출력 버퍼(120)로부터 받아들여지고, 이 데이터가 캐시 메모리(140)에 격납된다. 페이지 1의 프로그래밍해야 할 데이터의 격납이 종료되면, 다음에, 페이지 2에 상당하는 프로그래밍해야 할 데이터가 입출력 버퍼(120)로부터 받아들여지고, 이 데이터가 캐시 메모리(140)에 격납된다. 이와 같이 해서, 페이지 1로부터 페이지 n까지의 프로그래밍해야 할 데이터가 순차 페이지 단위로 캐시 메모리(140)에 격납된다. 캐시 메모리(140)가 복수 페이지를 기억하는 구성일 때, 데이터의 판독 기록이 더욱 고속화되도록 파이프라인 구조에 의해 구성되어도 된다. 또, 캐시 메모리(140)는, 후술하는 바와 같이, 반드시 n페이지 분의 데이터를 기억하는 용량을 갖추고 있지 않아도 된다.

제어기(150)는, 또한, 프로그래밍해야 할 데이터를 캐시 메모리(140)에 로드하고 있는 기간 동안에, 소거해야 할 블록을 선택한다(S108). 바람직한 양상에서는, 제어기(150)는 메모리 어레이(110) 내의 소거가능한 블록을 선택한다. 소거가능한 블록은, 예를 들면, 외부의 호스트 장치로부터 소거가 지시된 블록, 혹은 특정 블록에의 개서가 집중되지 않도록 웨어 레벨링(wear levelling)을 실시했을 때 생긴 소거가능한 블록(즉, 사용 중인 블록의 페이지를, 개서 횟수가 적은 블록에 복사했을 때, 사용 중인 블록이 소거 가능하게 됨) 등이다.

제어기(150)는, 이러한 소거가능한 블록을 관리하기 위한 소거 블록 관리 테이블을 포함할 수 있다. 소거 블록 관리 테이블의 일례를 도 7에 나타낸다. 소거 블록 관리 테이블은, 블록마다 소거 가능인지의 여부를 나타내는 플래그가 설정되며, 도 7에 도시한 예에서는, 블록 3과 블록 5가 소거가능한 것을 나타내는 소거 플래그 "1"이 설정되어 있다. 제어기(150)는, 소거 블록 관리 테이블을 참조하여, 예를 들면, 블록 0으로부터 블록 m을 향해서, 혹은 그 반대로 블록 m으로부터 블록 0을 향해서 소거가능한 블록을 검색하고, 최초에 소거 플래그 "1"이 설정된 블록을 선택한다. 다음에, 블록을 선택할 경우에는, 전회(前回)의 블록을 선택한 위치에서부터 같은 방향을 향해서 블록을 검색해도 되고, 재차, 블록 0 또는 블록 m으로부터 검색해도 된다.

또한, 블록의 선택은, 다른 알고리즘에 의한 것이어도 된다. 예를 들면, 웨어 레벨링을 실시하고 있을 경우에는, 블록의 소거 횟수를 카운트해 두고, 소거가능한 블록 중에서, 가장 카운트수가 작은 블록을 선택하도록 해도 된다. 또한 다른 알고리즘에서는, 프로그램으로부터 소거까지의 기간이 가장 큰, 소거가능한 블록을 선택하도록 해도 된다. 프로그램으로부터 소거까지의 기간이 큰 쪽이, 메모리 셀의 산화막의 회복이 양호해지는 경향이 있기 때문이다. 이 경우, 프로그램으로부터 소거까지의 시간적인 순위를 알 수 있는 바와 같은 소거 플래그(예를 들면, 복수 비트)를 블록에 설정할 수 있다.

제어기(150)는, 소거해야 할 블록을 선택하면, 다음에, 해당 선택된 블록을 소거한다(S110). 구체적으로는, 도 4에 나타낸 바와 같이, 선택된 블록의 선택 워드선에, 예를 들면, 0V를 인가하고, P웰 영역에, 예를 들면, 20V를 인가하여, 비선택 워드선, 선택 게이트선(SGD, SGS), 소스선을 플로팅(floating)으로 한다.

캐시 메모리(140)에의 전체 페이지의 데이터의 격납이 종료되고(S106), 또한 선택 블록의 소거가 완료되면(S110), 다음에, 제어기(150)는 캐시 메모리로부터 선택 블록에의 프로그램을 실행한다(S112).

도 8은 스텝 S112의 캐시 프로그램의 동작을 설명하는 순서도이다. 우선, 제어기(150)는, 도 6에 나타낸 바와 같이, 캐시 메모리(140)의 페이지 1에 격납되어 있는 데이터를 판독하고, 이것을 페이지 버퍼/센스 회로(170)에 전송한다(S200). 다음에, 워드선 선택회로(160)는, 도 4에 도시한 바와 같은 바이어스 전압을 인가하고, 즉, 선택 블록의 페이지 1에 상당하는 선택 워드선에 프로그램 펄스를 인가하며, 다른 비선택 워드선에 중간전압을 인가하고, 페이지0에의 프로그램을 행한다(S202). 그 후, 페이지 0의 판독 검증(verify)을 실시하여(S204), 불합격이면, 프로그램 펄스를 +ΔV만큼 업해서 프로그램이 행해지고(S206), 합격하면, 페이지 2의 프로그램이 행해진다. 즉, 워드선 선택회로(160)는, 페이지 2에 상당하는 선택 워드선에 프로그램 펄스를 인가한다. 이와 같이 해서, 페이지 1로부터 페이지 m까지의 전체 페이지의 데이터가 연속적으로 선택 블록 내에 프로그래밍된다(S208). 1개의 양상에서는, 제어기(150)는, 블록 프로그램 모드를 실시할 때, 페이지 프로그램의 횟수를 카운트하고, 카운트 값이 블록의 페이지수에 일치했을 때, 이전 페이지의 데이터 프로그램이 종료되었다고 판정하여, 블록 프로그램을 종료한다.

이와 같이 본 실시예에 따르면, 블록 프로그램을 실행할 때, 프로그램해야 할 블록을 선택하고, 해당 선택 블록을 소거하고 나서 거기에 프로그램을 행함으로써, 소거로부터 프로그램까지의 기간을 항상 짧게 설정할 수 있다. 예를 들면, 1블록이 64페이지일 때, 소거로부터 프로그램까지의 기간은, 50밀리초 이하로 할 수 있다. 이것에 의해, 메모리 셀의 내구성능을 개선시킬 수 있다. 또한, 캐시 메모리에 프로그래밍해야 할 데이터를 로드하고 있는 사이에, 블록의 선택 및 소거를 실행함으로써, 블록 프로그램의 고속화를 도모할 수 있다.

다음에, 본 발명의 제2 실시예에 대해서 설명한다. 제1 실시예는, NAND 플래시 메모리가 캐시 메모리(140)를 내장하고, 캐시 메모리(140)에 1개의 블록의 페이지수에 상당하는 데이터를 격납하는 예를 나타내었지만, 제2 실시예는 플래시 메모리(100)의 외부에 접속된 캐시 메모리를 이용하는 것이다.

도 9는 본 발명의 제2 실시예에 따른 메모리 장치의 일례를 도시한 도면이다. 도 9에 나타낸 바와 같이, 메모리 장치는, 플래시 메모리(100)와, 캐시 메모리(300)와, 이들 메모리에 버스(310)를 개재해서 접속된 호스트 장치(320)를 구비한다. 플래시 메모리(100)에 내장되는 캐시 메모리(140)는, 1 페이지 또는 수 페이지의 데이터를 기억하는 용량을 지니고, 캐시 메모리(140)는, 제1 실시예의 때와 마찬가지로, 페이지 버퍼/센스 회로(170) 사이에서 데이터의 송수신이 가능하다. 한편, 플래시 메모리(100)의 외부에 접속된 캐시 메모리(300)는, 예를 들면, 1개의 블록의 n 페이지 분의 데이터를 기억하는 용량을 갖출 수 있고, 플래시 메모리(100) 사이에서 데이터의 송수신이 가능하다. 호스트 장치(320)는, 플래시 메모리(100)를 제어하는 동시에, 캐시 메모리(300)의 데이터의 판독 기록을 제어한다.

우선, 플래시 메모리(100)에 블록 프로그램을 실행시킬 때, 호스트 장치(320)는, 플래시 메모리(100)에 대해서, 블록 프로그램의 커맨드나 제어 신호 등을 송신한다. 플래시 메모리(100)의 제어기(150)는, 받은 커맨드를 해독함으로써, 블록 프로그램 모드로의 이행이 발생했다고 판정한다. 호스트 장치(320)는, 블록 프로그램을 플래시 메모리(100)에 지시하는 한편, 캐시 메모리(300)에 프로그래밍해야 할 데이터를 로드한다. 호스트 장치(320)로부터 캐시 메모리(300)에 프로그래밍해야 할 데이터가 로드되고 있는 사이에, 제어기(150)는, 제1 실시예의 때와 마찬가지로, 프로그래밍해야 할 블록을 선택하고(도 5의 S108), 선택된 블록을 소거한다(S110). 선택 블록의 소거가 종료된 시점에서, 캐시 메모리(300)에의 로드는 완료되어 있다.

다음에, 제어기(150)는, 선택 블록의 소거를 종료하면, 캐시 프로그램을 실행한다. 1개의 양상에서는, 제어기(150)는, 선택 블록의 소거가 종료되면, 예를 들면, 준비(Ready) 신호 등의 플래시 메모리의 상태를 나타내는 제어 신호를 호스트 장치(320)에 출력하고, 플래시 메모리가 캐시 프로그램가능한 상태에 있는 것을 알린다. 혹은, 호스트 장치(320)는, 준비 신호와 같은 제어 신호와는 무관하게, 캐시 메모리(300)에의 로드가 종료하자마자, 블록 프로그램을 위한 커맨드를 캐시 메모리(300)에 송신하도록 해도 된다.

캐시 프로그램이 개시되면, 호스트 장치(320)는 캐시 메모리(300)로부터 데이터의 판독을 행한다. 구체적으로는, 우선, 호스트 장치(320)는, 페이지 1에 상당하는 데이터를 캐시 메모리(300)로부터 판독하고, 플래시 메모리(100)는, 입출력 버퍼(120)를 개재해서 페이지 1의 데이터를 받아들이고, 페이지 1의 데이터가 캐시 메모리(140)에 로드된다. 계속해서, 캐시 메모리(140)에 로드된 데이터가 페이지 버퍼/센스 회로(170)에 전송되고, 그 후, 제1 실시예의 때와 마찬가지로, 페이지 1의 프로그램이 행해진다. 이것과 병행해서, 캐시 메모리(300)로부터 페이지 2의 데이터가 판독되고, 페이지 2의 데이터가 입출력 버퍼(120)를 개재해서 캐시 메모리(140)에 로드되어, 페이지 1의 프로그램의 종료 후에, 페이지 2의 프로그램이 행해진다. 이와 같이 해서, 페이지 1로부터 페이지 m까지의 데이터가 선택 블록에 연속적으로 프로그래밍된다.

이와 같이 제2 실시예에 따르면, 플래시 메모리(100)의 외부에 접속된 캐시 메모리(300)에 프로그래밍해야 할 데이터를 로드시키고 있는 사이에, 선택된 블록의 소거를 행하고, 캐시 메모리(300)에 로드된 데이터를, 소거된 블록에 즉석에서 프로그래밍시킬 수 있다. 이것에 의해, 메모리 셀의 데이터 개서에 의한 열화를 억제할 수 있다.

또, 제2 실시예에서는, 플래시 메모리(100)의 외부에 캐시 메모리(300)가 접속되고, 또한 플래시 메모리(100)의 내부에 캐시 메모리(140)가 포함되는 예를 나타내었지만, 블록 프로그램에 의한 프로그램 시간을 고속화하기 위하여, 환언하면, 캐시 메모리(300)로부터 페이지 버퍼/센스 회로(170)로의 데이터 로드시간을 단축시키기 위하여, 캐시 프로그램이 개시되기 전에, 캐시 메모리(300)로부터 캐시 메모리(140) 또는 페이지 버퍼/센스 회로(170)에 데이터를 받아들이도록 해도 된다. 또한, 플래시 메모리(100)의 외부에 캐시 메모리(300)가 접속될 경우에는, 플래시 메모리(100)의 캐시 메모리(140)는 필수적이지 않다. 이 경우, 캐시 메모리(300)로부터 판독된 데이터는, 입출력 버퍼(120)를 개재해서 페이지 버퍼/센스 회로(170)에 로드된다.

상기 실시예에서는, 메모리 셀이 1비트의 데이터를 기억하는 예를 나타내었지만, 메모리 셀은 다비트의 데이터를 기억하는 것이어도 된다. 또 상기 실시예에서는, NAND 스트링이 기판 표면에 형성되는 예를 나타내었지만, NAND 스트링이 기판 표면에 입체적으로 형성되는 것이어도 된다.

이상과 같이 본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.

100: 플래시 메모리 110: 메모리 어레이
120: 입출력 버퍼 130: 어드레스 레지스터
140: 캐시 메모리 150: 제어기
160: 워드선 선택회로 170: 페이지 버퍼/센스 회로
180: 열선택회로 190: 내부전압 발생회로
200: 시스템 클록 발생회로 300: 캐시 메모리
310: 버스 320: 호스트 장치

Claims

NAND형 플래시 메모리의 프로그래밍 방법으로서,
블록 내의 복수의 페이지에의 프로그래밍을 실행하는 블록 프로그램 모드인 것으로 판정된 경우에, 프로그래밍해야 할 데이터를 캐시 메모리에 로드하는 사이에, 메모리 어레이로부터 블록을 선택하고, 선택된 해당 블록을 소거하는 단계; 및
페이지 버퍼를 통하여 상기 소거된 블록에, 상기 캐시 메모리에 로드된 프로그래밍해야 할 데이터를 프로그래밍하는 단계를 포함하되,
상기 프로그래밍해야 할 데이터의 복수의 페이지 전부가 상기 캐시 메모리에 로드되는 직후, 상기 프로그래밍해야 할 데이터가 프로그래밍되는, 프로그래밍 방법.
제1항에 있어서, 상기 선택된 블록을 소거한 직후에, 프로그래밍해야 할 데이터를 프로그래밍하는, 프로그래밍 방법.
제1항 또는 제2항에 있어서, 상기 소거된 블록의 선두 페이지로부터 순서대로, 프로그래밍해야 할 데이터를 프로그래밍하는, 프로그래밍 방법.
제1항에 있어서, 상기 프로그래밍 방법은, 소거가능한 것을 나타내는 소거 플래그를 블록에 설정하는 단계를 포함하고,
상기 소거 플래그에 의거해서 메모리 어레이 중에서 소거해야 할 블록을 선택하는, 프로그래밍 방법.
제1항에 있어서, 상기 블록을 선택하는 단계는, 이전 소거동작으로부터 상기 이전 소거동작에 잇따르는 이전 프로그래밍동작까지의 기간이 가장 긴 블록을 메모리 어레이 중에서 선택하는 것인, 프로그래밍 방법.
제1항에 있어서, 상기 캐시 메모리는 NAND형 플래시 메모리 내에 구축되는 것인, 프로그래밍 방법.
제1항에 있어서, 상기 캐시 메모리는 NAND형 플래시 메모리의 외부에 접속되는 것인, 프로그래밍 방법.
NAND형 스트링을 포함하는 메모리 어레이;
상기 메모리 어레이의 블록 내의 복수의 페이지에의 프로그래밍을 실행하는 블록 프로그램 모드를 판정하는 판정 수단;
상기 블록 프로그램 모드인 것으로 판정된 경우, 프로그래밍해야 할 데이터가 캐시 메모리에 로드되는 사이에 메모리 어레이의 블록을 선택하는 선택 수단;
상기 프로그래밍해야 할 데이터가 상기 캐시 메모리에 로드되는 사이에, 상기 선택 수단에 의해서 선택된 블록을 소거하는 소거 수단; 및
페이지 버퍼를 통하여 상기 소거 수단에 의해 소거된 블록에, 상기 캐시 메모리에 로드된 프로그래밍해야 할 데이터를 프로그래밍하는 프로그램 수단을 포함하되,
상기 프로그래밍해야 할 데이터의 복수의 페이지 전부가 상기 캐시 메모리에 로드되는 직후, 상기 프로그래밍해야 할 데이터가 프로그래밍되는, NAND형 플래시 메모리.
제8항에 있어서, 상기 선택 수단은, 소거가능한 것을 나타내는 소거 플래그가 부가된 블록을 메모리 어레이 중에서 선택하는 것인, NAND형 플래시 메모리.
제8항에 있어서, 상기 프로그램 수단은, 캐시 메모리에 로드된 데이터를 선택된 블록의 선두 페이지로부터 순서대로 프로그래밍하는 NAND형 플래시 메모리.