KR100632947B1 - 불 휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

복수 개의 메모리 블록들을 갖는 불 휘발성 메모리 장치를 프로그램하는 방법이 제공된다. 본 발명의 프로그램 방법에 의하면, 멀티-페이지 프로그램 동작에 응답하여 상기 메모리 블록들 각각의 행을 선택하기 위한 제 1 어드레스가 생성된다. 메모리 블록을 선택하기 위한 제 2 어드레스가 입력되고 입력된 제 2 어드레스는 레지스터에 래치된다. 제 2 어드레스의 입력 과정은 선택될 메모리 블록들의 제 2 어드레스들이 모두 입력될 때까지 반복된다. 상기 래치된 제 2 어드레스들의 메모리 블록들이 선택되고, 그 다음에 상기 제 1 어드레스에 응답하여 상기 각 선택된 메모리 블록들의 동일한 행들이 동시에 활성화된다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF PROGRAMMING THE SAME}
도 1은 일반적인 불 휘발성 메모리 장치의 어레이 구조를 보여주는 도면;
도 2는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 3은 도 2에 도시된 행 디코더 회로를 개략적으로 보여주는 블록도;
도 4는 도 3에 도시된 어드레스 발생 회로의 예시적인 실시예를 보여주는 회로도;
도 5는 도 3에 도시된 블록 디코더 회로의 예시적인 실시예를 보여주는 회로도; 그리고
도 6은 본 발명에 따른 불 휘발성 메모리 장치의 멀티-페이지 프로그램 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 메모리 셀 어레이 120 : 어드레스 버퍼 회로
130 : 행 디코더 회로 140 : 제어 로직
150 : 페이지 버퍼 회로 160 : 열 디코더 회로
170 : 열 게이트 회로 180 : 입출력 버퍼 회로
190 : 패스/페일 체크 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치와 같은 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리 장치라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 장치들 중에서도 낸드형(NAND-type) 플래시 메모리 장치는 NOR 플래시 메모리 장치에 비해 집적도가 매우 높다.
낸드 플래시 메모리 장치와 같은 불 휘발성 메모리 장치는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array)를 포함하며, 도 1에 도시된 바와 같이, 메모리 셀 어레이는 복수 개의 메모리 블록들 (BLK0∼BLKn)로 구성된다. 각 메모리 블록은 메인 필드 (main field) (10)와 스페어 필드 (spare field) (20)로 구분된다. 각 메모리 블록의 스페어 필드 (20)에는 대응하는 메인 필드 및 불 휘발성 메모리 장치와 관련된 정보 (예를 들면, 에러 정정 코드, 디바이스 코드, 메이커 코드, 블럭 정보, 페이지 정보, 등)가 저장된다. 각 메모리 블록은 도 1에 도시된 바와 같이 구성되는 셀 스트링들 또는 낸드 스트링들을 포함한다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리 장치에는 페이지 버퍼 회로 (또는 래치 및 감지 증폭기 회로라 불림)가 제공된다. 낸드형 플래시 메모리 장치의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, US. Patent No. 5,696,717에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다.
일반적으로, 각 메모리 블록의 읽기/소거/프로그램 동작이 독립적으로 수행되기 때문에, 복수의 메모리 블록들을 소거하는 데 걸리는 시간은 플래시 메모리 장치의 성능 뿐만 아니라 플래시 메모리 장치를 포함한 시스템의 성능을 제한하는 요인이 된다. 복수의 메모리 블록들을 소거하는 데 걸리는 시간으로 인한 메모리 장치의 성능 저하를 방지하기 위해서, 복수 개의 메모리 블록들을 동시에 소거하는 기술이 제안되어 오고 있다. 메모리 블록들을 동시에 소거하는 기술은 U.S. Patent No. 5,999,446에 "MULTI-STATE FLASH EEPROM SYSTEM WITH SELECTIVE MULTI-SECTOR ERASE"라는 제목으로, U.S. Patent No. 6,748,482에 "MULTIPLE NON-CONTIGUOUS BLOCK ERASE IN FLASH MEMORY"라는 제목으로, 그리고 U.S. Patent No. 6,735,116에 "NAND-TYPE FLASH MEMORY DEVICE WITH MULTI-PAGE PROGRAM, MULTI-PAGE READ, MULTI-BLOCK ERASE OPERATIONS"라는 제목으로 각각 게재되어 있다.
일단 메모리 블록들이 동시에 소거되면, 메모리 블록이 소거되었음을 나타내는 정보 (이하, "블록 정보"라 칭함)가 소거된 메모리 블록의 스페어 필드에 저장된다. 다시 말해서, 스페어 필드의 특정 위치에는 대응하는 메모리 블록의 블록 정보가 저장된다. 블록 정보는 1-비트 데이터이다. 모든 메모리 블록들에 있어서, 그러한 블록 정보는 대응하는 메모리 블록의 스페어 영역의 동일한 위치에 저장된다. 예를 들면, 도 1에 도시된 바와 같이, 각 메모리 블록의 첫 번째 워드 라인 (WL0)과 스페어 비트 라인 (SBL0)의 교차 영역에 위치한 메모리 셀 (도 1에서 점선으로 표기된 메모리 셀)에는 대응하는 메모리 블록의 블록 정보가 저장된다. 앞서 언급된 바와 같이, 각 메모리 블록의 읽기/프로그램 동작이 독립적으로 수행되기 때문에, 각 메모리 블록의 스페어 필드에 블록 정보를 저장하기 위해서는 소거된 메모리 블록들의 수만큼 프로그램 동작이 수행되어야 한다. 따라서, 다수의 메모리 블록들에 대한 블록 정보를 프로그램하기 위한 앞서의 프로그램 방식은 플래시 메모리 장치의 성능 저하 (또는 동작 속도 저하) 뿐만 아니라 플래시 메모리 장치를 포함하는 시스템의 성능 저하 (또는 동작 속도 저하)의 원인이 된다.
본 발명의 목적은 동작 속도를 향상시킬 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 복수의 메모리 블록들에 관련된 블록 정보를 동시에 저장할 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 복수 개의 메모리 블록들을 갖는 불 휘발성 메모리 장치를 프로그램하는 방법이 제공된다. 프로그램 방법은 멀티-페이지 프로그램 동작에 응답하여 상기 메모리 블록들 각각의 행을 선택하기 위한 제 1 어드레스를 발생하는 단계와; 메모리 블록을 선택하기 위한 제 2 어드레스를 입력받아 래치하는 단계와; 상기 래치 단계는 선택될 메모리 블록들의 제 2 어드레스들이 모두 입력될 때까지 반복되며; 그리고 상기 래치된 제 2 어드레스들의 메모리 블록들을 선택하고 상기 제 1 어드레스에 응답하여 상기 각 선택된 메모리 블록들의 동일한 행들을 동시에 활성화시키는 단계를 포함한다.
이 실시예에 있어서, 상기 선택된 메모리 블록들의 동일한 행들이 동시에 활성화될 때, 상기 활성화된 행들 및 열의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램된다.
이 실시예에 있어서, 상기 열은 스페어 필드에 배치되고 상기 메모리 셀들에 의해서 공유된다.
이 실시예에 있어서, 상기 멀티-페이지 프로그램 동작시, 대응하는 메모리 블록이 소거되었는 지의 여부를 나타내는 데이터를 저장하도록 메모리 블록 당 하나의 메모리 셀이 프로그램된다.
이 실시예에 있어서, 상기 멀티-페이지 프로그램 동작시, 상기 선택된 메모 리 블록들 각각의 활성화된 행은 프로그램 전압을 공급받고 상기 선택된 메모리 블록들 각각의 비활성화된 행들은 패스 전압을 공급받는다.
이 실시예에 있어서, 상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스없이 내부적으로 생성되거나, 상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스에 의해서 생성된다.
본 발명의 다른 특징에 따르면, 복수 개의 메모리 블록들을 갖는 불 휘발성 메모리 장치를 프로그램하는 방법은 메모리 블록을 선택하기 위한 블록 어드레스를 입력받고 행 디코더 회로의 래치들 중 대응하는 래치에 상기 입력된 블록 어드레스를 임시 저장하는 단계와; 상기 행 디코더 회로의 래치들은 상기 메모리 블록들에 각각 대응하며; 선택된 메모리 블록들의 블록 어드레스들이 모두 입력될 때까지 상기 입력 단계를 반복하는 단계와; 상기 메모리 블록들 각각에 속하는 동일한 행을 선택하기 위한 페이지 어드레스를 발생하는 단계와; 그리고 상기 임시 저장된 블록 어드레스들에 응답하여 메모리 블록들을 동시에 선택하는 단계를 포함하며, 상기 임시 저장된 블록 어드레스들의 메모리 블록들이 동시에 선택될 때, 상기 각 선택된 메모리 블록들의 동일한 행들은 동시에 활성화되며, 그 결과 상기 활성화된 행들 및 열의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램된다.
이 실시예에 있어서, 상기 열은 스페어 필드에 배치되고 상기 메모리 셀들에 의해서 공유된다.
이 실시예에 있어서, 상기 멀티-페이지 프로그램 동작시, 대응하는 메모리 블록이 소거되었는 지의 여부를 나타내는 데이터를 저장하도록 메모리 블록 당 하 나의 메모리 셀이 프로그램된다.
이 실시예에 있어서, 상기 멀티-페이지 프로그램 동작시, 상기 선택된 메모리 블록들 각각의 활성화된 행은 프로그램 전압을 공급받고 상기 선택된 메모리 블록들 각각의 비활성화된 행들은 패스 전압을 공급받는다.
상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스없이 내부적으로 생성되거나, 상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스에 의해서 생성된다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 각각이 복수 개의 워드 라인들을 포함하는 복수 개의 메모리 블록들과; 그리고 멀티-페이지 프로그램 동작시, 선택될 메모리 블록들의 블록 어드레스들을 저장하도록 그리고 상기 메모리 블록들 각각의 워드 라인을 선택하기 위한 페이지 어드레스를 발생하도록 구성된 행 디코더 회로를 포함한다.
이 실시예에 있어서, 불 휘발성 메모리 장치는 상기 저장된 블록 어드레스들에 대응하는 메모리 블록들의 동일한 워드 라인들이 상기 멀티-페이지 프로그램 동작 동안 동시에 활성화되도록 상기 행 디코더 회로를 제어하는 제어 로직을 더 포함한다.
이 실시예에 있어서, 상기 저장된 블록 어드레스들에 대응하는 메모리 블록들의 동일한 워드 라인들이 동시에 활성화될 때, 상기 활성화된 워드 라인들 및 열의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램된다.
이 실시예에 있어서, 상기 열은 스페어 필드에 배치되고 상기 메모리 셀들에 의해서 공유된다.
이 실시예에 있어서, 상기 행 디코더 회로는 상기 메모리 블록들에 각각 대응하고 대응하는 메모리 블록들의 블록 어드레스들을 래치하는 래치들을 포함하며, 상기 제어 로직은 선택될 메모리 블록들의 블록 어드레스들이 상기 멀티-페이지 프로그램 동작 동안 대응하는 래치들에 각각 저장되도록 상기 행 디코더 회로를 제어한다. 상기 제어 로직은 멀티-페이지 선택 명령이 상기 멀티-페이지 프로그램 동작시 입력될 때 상기 행 디코더 회로 내의 래치들을 초기화시킨다.
이 실시예에 있어서, 상기 제어 로직은 단일-페이지 프로그램 동작시 블록 어드레스의 저장없이 메모리 블록이 선택되도록 상기 행 디코더 회로를 제어한다.
이 실시예에 있어서, 상기 페이지 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스없이 내부적으로 생성되거나, 상기 페이지 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스에 의해서 생성된다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 각각이 복수 개의 워드 라인들을 갖는 복수 개의 메모리 블록들과; 멀티-페이지 프로그램 동작시 페이지 어드레스를 발생하도록 구성된 어드레스 발생 회로와; 그리고 상기 멀티-페이지 프로그램 동작시 선택될 메모리 블록들의 블록 어드레스들을 저장하도록 구성된 블록 디코더 회로를 포함하며, 선택될 메모리 블록의 블록 어드레스들이 상기 블록 디코더 회로에 모두 저장될 때, 상기 저장된 블록 어드레스들에 대응하는 메모리 블록들의 동일한 워드 라인들이 상기 페이지 어드레스에 의해서 동시에 활성화되며, 그 결과 상기 활성화된 워드 라인들 및 비트 라인의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램된다.
이 실시예에 있어서, 불 휘발성 메모리 장치는 상기 멀티-페이지 프로그램 동작 동안 상기 어드레스 발생 회로 및 상기 블록 디코더 회로를 제어하는 제어 로직을 더 포함한다.
이 실시예에 있어서, 상기 비트 라인은 스페어 필드에 배치되고 상기 메모리 블록들에 의해서 공유된다.
이 실시예에 있어서, 상기 블록 디코더 회로는 상기 메모리 블록들에 각각 대응하는 래치들을 포함한다. 상기 제어 로직은 선택될 메모리 블록들의 블록 어드레스들이 상기 멀티-페이지 프로그램 동작 동안 대응하는 래치들에 각각 저장되도록 상기 블록 디코더 회로를 제어한다. 상기 제어 로직은 멀티-페이지 선택 명령이 상기 멀티-페이지 프로그램 동작시 입력될 때 상기 행 디코더 회로 내의 래치들을 초기화시킨다. 또한, 상기 제어 로직은 단일-페이지 프로그램 동작시 블록 어드레스의 저장없이 메모리 블록이 선택되도록 상기 블록 디코더 회로를 제어한다.
본 발명의 예시적인 실시예들이 참조도면들에 의거하여 이하 상세히 설명될 것이다.
도 2는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NAND형 플래시 메모리 장치이다. 하지만, 본 발명이 다른 반도체 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 2를 참조하면, 불 휘발성 메모리 장치 (100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (110)를 포함한다. 메모리 셀 어레이 (110)는 복수 개의 메모리 블록들을 포함하며, 각 메모리 블록은 메인 필드 (110M)와 스페어 필드 (110S)로 구분된다. 각 메모리 블록의 메인 및 스페어 필드들 (110M, 110S)은 도 1에 도시된 것과 동일하게 구성되며, 그것에 대한 설명은, 그러므로, 여기서 생략된다. 본 발명에 따른 불 휘발성 메모리 장치 (100)는 어드레스 버퍼 회로 (120), 행 디코더 회로 (130), 제어 로직 (140), 페이지 버퍼 회로 (150), 열 디코더 회로 (160), 열 게이트 회로 (170), 입출력 버퍼 회로 (180), 그리고 패스/페일 체크 회로 (190)를 더 포함한다.
어드레스 버퍼 회로 (120)는 제어 로직 (140)에 의해서 제어되며, 정해진 타이밍에 따라 입출력 핀들 (I/O)을 통해 입력되는 열 및 행 어드레스들을 입력받는다. 행 디코더 회로 (130)는 제어 로직 (140)에 의해서 제어되며, 어드레스 버퍼 회로 (120)로부터 출력되는 행 어드레스에 응답하여 동작한다. 행 어드레스는, 단일-페이지 프로그램 동작시, 메모리 블록을 선택하기 위한 블록 어드레스 정보 및 선택된 메모리 블록의 페이지들 (또는 워드 라인들)을 선택하기 위한 페이지 어드레스 정보를 포함한다. 이에 반해서, 행 어드레스는, 멀티-페이지 프로그램 동작시, 메모리 블록을 선택하기 위한 블록 어드레스 정보만을 포함한다. 이는 이후 상세히 설명될 것이다. 행 디코더 회로 (130)는 입력된 행 어드레스에 응답하여 메모리 블록들 중 하나를 선택하며, 동작 모드에 따라 선택된 메모리 블록의 워드 라인들 (또는 페이지들)을 대응하는 워드 라인 전압들로 구동한다.
본 발명에 따른 행 디코더 회로 (130)는 레지스터 (131)를 포함하며, 상기 레지스터 (131)에는 멀티-페이지 프로그램 동작시 메모리 블록들 모두 또는 일부를 각각 선택하기 위한 블록 어드레스들이 임시적으로 저장된다. 멀티-페이지 프로그램 동작시 레지스터 (131)에 저장된 블록 어드레스들은 다수의 메모리 블록들을 동시에 선택하는 데 사용된다. 본 발명에 따른 행 디코더 회로 (130)는, 또한, 멀티-페이지 프로그램 동작시 내부적으로 페이지 어드레스를 발생한다. 따라서, 행 디코더 회로 (130)는 레지스터 (131)에 저장된 블록 어드레스들을 이용하여 복수의 메모리 블록들을 동시에 선택하고, 내부적으로 생성된 페이지 어드레스에 따라 상기 선택된 메모리 블록들 각각의 특정 워드 라인을 활성화시킨다. 즉, 멀티-페이지 프로그램 동작시, 선택된 메모리 블록들의 동일한 워드 라인들이 동시에 활성화된다.
계속해서, 페이지 버퍼 회로 (150)는 비트 라인들 (모든 메모리 블록들에 의해서 공유됨)에 각각 연결된 복수 개의 페이지 버퍼들을 포함하며, 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼 회로 (150)는, 읽기 동작시, 비트 라인들을 통해 선택된 메모리 블록 (예를 들면, 메인 및 스페어 필드들 또는 스페어 필드)으로부터 데이터를 감지한다. 페이지 버퍼 회로 (150)는, 단일-페이지/멀티-페이지 프로그램 동작시, 프로그램될 데이터를 래치하고 래치된 데이터에 따라 비트 라인들을 프로그램 전압 (예를 들면, 접지 전압) 또는 프로그램 금지 전압 (예를 들면, 전원 전압)으로 각각 구동한다. 열 디코더 회로 (160)는 어드레스 버퍼 회로 (120)로부터 출력되는 열 어드레스를 디코딩하고, 열 게이트 회로 (170)는 열 디코더 회로 (160)로부터 출력되는 디코딩된 어 드레스 신호들에 응답하여 페이지 버퍼 회로 (150)의 페이지 버퍼들을 비트 구조 단위로 선택한다. 읽기 동작시, 페이지 버퍼 회로 (150)에 의해서 읽혀진 데이터는 열 게이트 회로 (170) 및 입출력 버퍼 회로 (180)를 통해 외부로 출력된다. 단일-페이지/멀티-페이지 프로그램 동작시, 프로그램될 데이터는 열 게이트 회로 (170) 및 입출력 버퍼 회로 (180)를 통해 페이지 버퍼 회로 (150)로 전달된다. 패스/페일 체크 회로 (190)는 검증 동작시 페이지 버퍼 회로 (150)에 의해서 읽혀진 데이터 비트들을 입력받고, 입력된 데이터 비트들이 동일한 값 (즉, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 패스/페일 체크 회로 (190)의 판별 결과는 제어 로직 (140)으로 전달된다.
예시적인 페이지 버퍼 및 패스/페일 체크 회로가 U.S. Patent No. 5,299,162에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND AN OPTIMIZING PROGRAMMING METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
비록 도면에는 도시되지 않았지만, 열 디코더 회로 (160)는 어드레스 카운터를 포함하며, 어드레스 카운터는 초기 열 어드레스를 순차적으로 증가시켜 연속적으로 열 어드레스들을 발생한다. 이는 프로그램될/읽혀진 페이지 데이터가 비트 구조 단위로 열 게이트 회로 (170)를 통해 순차적으로 전달됨을 의미한다.
계속해서 도 2를 참조하면, 제어 로직 (140)은 메모리 셀 어레이 (110)의 메모리 블록들 모두 또는 일부가 동시에 선택되고 선택된 메모리 블록들의 동일한 워드 라인들이 동시에 활성화되는 멀티-페이지 프로그램 모드를 제어하도록 구성된다. 또한, 제어 로직 (140)은 임의의 메모리 블록이 선택되고 선택된 메모리 블록 의 워드 라인이 활성화되는 단일-페이지 프로그램 모드를 제어하도록 구성된다. 제어 로직 (140)은 제어 신호들 (예를 들면, CLE, ALE, /CE, /RE, /WE)에 응답하여 어드레스, 명령, 또는 데이터 입력 타이밍을 판별한다. 멀티-페이지 프로그램 동작시, 제어 로직 (140)은 메모리 블록들 모두 또는 일부를 선택하기 위한 블록 어드레스들이 어드레스 버퍼 회로 (120)를 통해 행 디코더 회로 (130)의 레지스터 (131)에 순차적으로 저장되도록 어드레스 버퍼 회로 (120) 및 행 디코더 회로 (140)를 제어한다. 제어 로직 (140)은 레지스터 (131)에 저장된 블록 어드레스들의 메모리 블록들이 동시에 선택되고 선택된 메모리 블록들 각각의 특정 워드 라인이 프로그램 전압으로 구동되도록 행 디코더 회로 (130)를 제어하며, 이는 이후 상세히 설명될 것이다.
도 3은 도 2에 도시된 행 디코더 회로를 개략적으로 보여주는 블록도이고, 도 4는 도 3에 도시된 어드레스 발생 회로를 보여주는 회로도이다.
먼저 도 3을 참조하면, 본 발명에 따른 행 디코더 회로 (130)는 스위치 회로 (132), 어드레스 발생 회로 (133), 프리-디코더 회로 (134), 페이지 디코더 회로 (135), 블록 디코더 회로 (136)를 포함한다. 스위치 회로 (132)는 스트링 선택 라인 (SSL), 워드 라인들 (WLm∼WL0), 그리고 접지 선택 라인 (GSL)에 각각 대응하는 선택 트랜지스터들 (P0∼P4)을 포함한다. 스트링 선택 라인 (SSL), 워드 라인들 (WLm∼WL0), 그리고 접지 선택 라인 (GSL)은 대응하는 선택 트랜지스터들 (P0∼P4)을 통해 대응하는 선택 라인들 (SS, Sm∼S0, GS)에 각각 연결된다. 어드레스 발생 회로 (133)는 멀티-페이지 프로그램 신호 (MULTI_PPGM)에 응답하여 페이지 어드레 스를 발생한다.
예를 들면, 도 4를 참조하면, 어드레스 발생 회로 (133)는 멀티-페이지 프로그램 신호 (MULTI_PPGM)가 단일-페이지 프로그램 동작을 나타내는 로우 레벨을 가질 때 어드레스 버퍼 회로 (120)로부터의 페이지 어드레스 (PA)를 변경없이 프리-디코더 회로 (134)로 전달한다. 멀티-페이지 프로그램 신호 (MULTI_PPGM)가 멀티-페이지 프로그램 동작을 나타내는 하이 레벨을 가질 때, 어드레스 발생 회로 (133)는 어드레스 버퍼 회로 (120)로부터의 페이지 어드레스 (PA)에 관계없이 특정 워드 라인 (예를 들면, WL0)을 선택하기 위한 페이지 어드레스를 출력한다. 즉, 멀티-페이지 프로그램 동작시, 외부로부터의 페이지 어드레스없이 각 메모리 블록의 특정 워드 라인 (이 실시예에서 각 메모리 블록의 WL0)이 선택될 것이다. 멀티-페이지 프로그램 신호 (MULTI_PPGM)는 도 2의 제어 로직 (140)에서 생성되는 것으로, 멀티-페이지 선택 명령 (도 6의 CMD1)의 입력시 활성화되고 멀티-페이지 프로그램 동작이 종료될 때 비활성화된다.
다시 도 3을 참조하면, 프리-디코더 회로 (134)는 어드레스 버퍼 회로 (120)로부터의 블록 어드레스 (BA) 및 어드레스 발생 회로 (133)로부터의 페이지 어드레스 (PA)를 디코딩한다. 디코딩된 어드레스는 블록 선택 정보 (즉, 블록 어드레스) 및 페이지 선택 정보 (즉, 페이지 어드레스)를 포함한다. 디코딩된 어드레스 중 페이지 어드레스 (DRAj)는 페이지 디코더 회로 (135)로 출력되고, 디코딩된 어드레스 중 블록 어드레스 (DRAi)는 블록 디코더 회로 (136)로 출력된다.
페이지 디코더 회로 (135)는 프리-디코더 회로 (134)로부터의 페이지 어드레 스 (DRAj)에 응답하여 워드 라인들 (WL0-WLm)에 각각 대응하는 선택 라인들 (S0-Sm)을 워드 라인 전압들로 각각 구동한다. 예를 들면, 단일-페이지/멀티-페이지 프로그램 동작시, 페이지 디코더 회로 (135)는 페이지 어드레스에 대응하는 선택 라인으로 프로그램 전압을 공급하고 나머지 선택 라인들로 패스 전압을 공급한다. 읽기 모드시, 페이지 디코더 회로 (135)는 페이지 어드레스에 대응하는 선택 라인으로 읽기 전압을 공급하고 나머지 선택 라인들로 패스 전압을 공급한다.
블록 디코더 회로 (136)는 프리-디코더 회로 (134)로부터의 블록 어드레스 (DRAi)에 응답하여 블록 선택 신호 (BLK0)를 활성화/비활성화시킨다. 선택 트랜지스터들 (P0∼P4)은 블록 선택 신호 (BLK0)에 의해서 공통으로 제어된다. 활성화된 블록 선택 신호 (BLK0)는 선택 라인들의 고전압들이 전압강하없이 대응하는 워드 라인들로 전달되도록 충분히 높은 전압을 갖는다. 블록 디코더 회로 (136)는, 또한, 블록 어드레스 (DRAi)에 응답하여 선택 라인들 (SS, GS)의 활성화를 제어한다. 특히, 본 발명에 따른 블록 디코더 회로 (136)는 멀티-페이지 프로그램 동작시 대응하는 메모리 블록의 블록 어드레스를 저장하기 위한 래치 (LAT)를 포함한다.
페이지 디코더 회로 (135)는 메모리 블록들 (BLK0∼BLKn)에 의해서 공유되는 반면에, 블록 디코더 회로 (136)는 하나의 메모리 블록에만 사용된다. 다시 말해서, 페이지 디코더 회로 (135)에서 생성된 선택 신호들 (S0∼Sm)은 메모리 블록들에 공통으로 인가되는 반면에, 블록 디코더 회로 (136)에서 생성된 블록 선택 신호 및 선택 신호들 (SS, GS)은 대응하는 메모리 블록에만 인가된다.
도 5는 도 3에 도시된 블록 디코더 회로의 예시적인 실시예를 보여주는 회로 도이다.
도 5를 참조하면, 블록 디코더 회로 (136)는 NAND 게이트 (G4), PMOS 트랜지스터들 (MP1, MP2), NMOS 트랜지스터 (MN1), 인버터들 (INV1, INV2)로 구성된 래치 (LAT), 전달 게이트들 (TG1, TG2), 그리고 레벨 쉬프터 (LS)를 포함한다. 메모리 블록들 (BLK0∼BLKn)에 각각 대응하는 블록 디코더 회로들의 래치들 (LAT)은 도 2에 도시된 행 디코더 회로 (130)의 레지스터 (131)를 구성한다. NAND 게이트 (G4)에는 도 3의 프리-디코더 회로 (134)로부터 출력되는 디코딩된 블록 어드레스 (DRAi)가 인가된다. PMOS 트랜지스터들 (MP1, MP2)은 전원 전압과 래치 (LAT)의 입력 노드 (ND1) 사이에 직렬 연결되어 있다. PMOS 트랜지스터 (MP1)의 게이트는 NAND 게이트 (G4)의 출력 단자에 연결되며, PMOS 트랜지스터 (MP2)의 게이트는 제어 신호 (nBLK_IN)를 받아들이도록 연결되어 있다. NMOS 트랜지스터 (MN1)는 래치 (LAT)의 입력 노드 (ND1)와 접지 전압 사이에 연결되며, 제어 신호 (BLK_RST)에 의해서 제어된다. 전달 게이트 (TG1)는 제어 신호 (MLT_EN)에 의해서 제어되며, 래치 (LAT)의 출력을 레벨 쉬프터 (LS)로 전달한다. 전달 게이트 (TG2)는 제어 신호 (NOR_EN)에 의해서 제어되며, NAND 게이트 (G4)의 출력을 레벨 쉬프터 (LS)로 전달한다. 레벨 쉬프터 (LS)는 입력 신호에 응답하여 블록 선택 신호 (BLK0)을 활성화시킨다. 블록 선택 신호 (BLK0)는 선택 라인들 (S0∼Sm)의 고전압들이 전압강하없이 대응하는 워드 라인들 (WL0∼WLm)로 각각 전달되도록 충분히 높은 전압을 갖는다.
이 실시예에 있어서, 제어 신호들 (nBLK_IN, BLK_RST, NOR_EN, MLT_EN)은 도 2의 제어 로직 (140)에 의해서 생성되며, 이는 이후 상세히 설명될 것이다.
도 6은 본 발명에 따른 불 휘발성 메모리 장치의 멀티-페이지 프로그램 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 멀티-페이지 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 멀티-페이지 프로그램 모드에서는 스페어 필드에 메인 필드와 관련된 정보 (예를 들면, 메모리 블록의 소거 여부를 나타내는 블록 정보)가 프로그램된다. 종래 기술과 달리, 본 발명의 불 휘발성 메모리 장치는 메모리 블록들과 관련된 블록 정보를 메모리 블록들 각각의 스페어 필드에 한번에 저장할 수 있다.
도 6을 참조하면, 멀티-페이지 선택 명령으로서 제 1 명령 (CMD1)이 입력되면, 제어 로직 (140)은 제어 신호 (BLK_RST)를 활성화시킨다. 제어 신호 (BLK_RST)의 활성화에 따라 블록 디코더 회로 (136)의 NMOS 트랜지스터 (MN1)가 턴 온되며, 그 결과 래치 (LAT)가 초기화된다. 이때, 제어 신호들 (MLT_EN, NOR_EN)은 로우 레벨로 유지된다. 이는 도 5에 도시된 전달 게이트들 (TG1, TG2)이 비활성화됨을 의미한다. 제어 로직 (140)은, 동시에, 제 1 명령 (CMD1)의 입력에 응답하여 멀티-페이지 프로그램 신호 (MULTI_PPGM)를 활성화시킨다. 이는 도 3의 어드레스 발생 회로 (133)가 외부 어드레스에 관계없이 (또는 외부 어드레스의 입력없이) 특정 워드 라인 (예를 들면, 각 메모리 블록의 WL0)을 선택하기 위한 페이지 어드레스 (PA)를 생성하게 한다.
그 다음에, 메모리 블록을 선택하기 위한 블록 어드레스 (ADD1)가 입출력 핀들 (I/Oi)에 인가된다. 입력된 블록 어드레스 (BA)는 어드레스 발생 회로 (133)로 부터의 페이지 어드레스와 함께 프리-디코더 회로 (134)에 의해서 디코딩된다. 디코딩된 어드레스 중 블록 어드레스 (DRAi)는 블록 디코더 회로 (136)의 NAND 게이트 (G4)에 입력된다. 이와 동시에, 디코딩된 어드레스 중 페이지 어드레스 (DRAj)는 페이지 디코더 회로 (135)로 전달된다.
도 6에서 알 수 있듯이, 블록 어드레스 (ADD1)가 입력될 때 (또는 블록 어드레스가 디코딩될 때), 제어 로직 (140)은 제어 신호 (nBLK_IN)를 활성화시킨다. 만약 디코딩된 블록 어드레스 신호들 (DRAi)이 모두 '1'일 때, NAND 게이트 (G4)의 출력은 로우가 되어 PMOS 트랜지스터 (MP1)가 턴 온된다. 따라서, 제어 신호 (nBLK_IN)가 활성화되어 있는 동안, 래치 (LAT)의 입력 노드 (ND1)는 로우 레벨에서 하이 레벨로 천이한다. 이때, 전달 게이트들 (TG1, TG2)이 비활성화되어 있기 때문에, 블록 선택 라인 (BLK0)은 레벨 쉬프터 (LS)에 의해서 구동되지 않는다.
앞서의 설명에 따르면, 멀티-페이지 프로그램 명령으로서 제 1 명령 (CMD1) 다음에 블록 어드레스가 입력되면, 입력된 블록 어드레스는 제어 로직 (140)의 제어에 따라 대응하는 블록 디코더 회로 (136)의 래치 (LAT)에 저장된다. 이러한 동작은 선택될 메모리 블록들의 블록 어드레스들이 대응하는 블록 디코더 회로들에 모두 저장될 때까지 반복적으로 수행된다.
도 6에 도시된 바와 같이, 제 1 명령 (CMD1)이 입력된 후, 블록 어드레스를 블록 디코더 회로 (136)에 저장하기 위해서 제 2 명령 (CMD2)이 입력된다. 제 2 명령 (CMD2)은 연속해서 어드레스가 입력됨을 알리는 명령이다. 제 2 명령 대신에 제 1 명령 (CMD1)이 사용될 수도 있다. 어드레스 및 데이터의 입력을 알리는 명령으로 서 제 3 명령 (CMD3)의 입력에 따라 프로그램될 데이터가 입출력 버퍼 회로 (180) 및 열 게이트 회로 (170)를 통해 페이지 버퍼 회로 (150)에 로딩된다. 제 3 명령 (CMD3) 다음에 입력되는 어드레스에는 블록 어드레스 및 열 어드레스가 포함된다. 열 어드레스는 스페어 필드의 특정 열 (예를 들면, SBL0)을 선택하는 데 사용된다. 즉, 프로그램될 데이터는 스페어 필드에 대응하는 페이지 버퍼 회로의 페이지 버퍼(들)에 로딩될 것이다.
이 실시예에 있어서, 프로그램될 데이터는 메모리 블록이 소거되었는 지의 여부를 나타내는 블록 정보이다. 따라서, 각 메모리 블록의 스페어 필드에 프로그램될 데이터는 동일한 데이터 값을 갖는다.
선택될 메모리 블록들의 블록 어드레스들이 대응하는 블록 디코더 회로들에 모두 저장되면, 제어 로직 (140)은 멀티-페이지 프로그램 명령 (또는 멀티-페이지 프로그램 확인 명령)으로서 제 4 명령 (CMD4)에 응답하여 제어 신호 (MLT_EN)를 활성화시킨다. 제어 신호 (MLT_EN)가 활성화됨에 따라, 래치 (LAT)에 저장된 값이 전달 게이트 (TG1)를 통해 레벨 쉬프터 (LS)로 전달된다. 레벨 쉬프터 (LS)는 입력 신호에 응답하여 블록 선택 라인 (BLK0)을 고전압으로 구동한다.
예를 들면, 3개의 메모리 블록들 (BLK0, BLK1, BLKn)을 선택하기 위한 블록 어드레스들이 대응하는 블록 디코더 회로들에 각각 저장되었다고 가정하자. 이러한 가정에 따르면, 블록 선택 라인들 (BLK0, BLK1, BLKn)이 활성화될 것이다. 블록 선택 라인들 (BLK0, BLK1, BLKn)이 활성화됨에 따라, 메모리 블록들 (BLK0, BLK1, BLMn) 각각의 특정 워드 라인 (WL0)이 페이지 디코더 회로 (135)에 의해서 활성화 될 것이다. 앞서 설명된 바와 같이, 페이지 디코더 회로 (135)는 메모리 블록들에 의해서 공유되기 때문에, 어드레스 발생 회로 (133)에서 생성된 페이지 어드레스에 따라 선택 라인 (S0)이 페이지 디코더 회로 (135)에 의해서 프로그램 전압으로 구동된다. 따라서, 선택 라인 (S0)의 프로그램 전압은 선택된 메모리 블록들 (BLK0, BLK1, BLKn) 각각의 워드 라인 (WL0)에 동시에 공급된다. 이와 동시에, 스페어 필드의 스페어 비트 라인 (SBL0)에 대응하는 페이지 버퍼에 로딩된 데이터 값에 따라 스페어 비트 라인 (SBL0)에는 프로그램 전압 (예를 들면, 접지 전압)이 공급된다.
이후, 프로그램 전압을 갖는 워드 라인들 즉, 선택된 메모리 블록들의 활성화된 워드 라인들 및 스페어 비트 라인의 교차 영역들에 배열된 메모리 셀들 (도 1에서 점선으로 표기된 메모리 셀들)은 동일한 데이터를 갖도록 동시에 프로그램된다. 프로그램 시간 동안 R/nB 신호가 로우로 활성화된다.
일단 프로그램 동작이 종료되면, 잘 알려진 바와 같이, 선택된 (또는 프로그램된) 메모리 셀들이 올바르게 프로그램되었는 지의 여부를 확인하기 위한 검증 동작이 수행될 것이다. 잘 알려진 바와 같이, 검증 동작은 페이지 버퍼 회로에 의해서 읽혀진 데이터가 패스/페일 체크 회로 (190)로 출력된다는 점을 제외하면 읽기 동작과 동일하며, 그것에 대한 설명은 여기서 생략될 것이다. 패스-페일 체크 회로 (190)의 판별 결과는 제어 로직 (140)의 상태 레지스터 (미도시됨)에 저장되며, 상태 레지스터에 저장된 판별 결과는 잘 알려진 상태 읽기 동작을 통해 외부로 출력된다.
본 발명에 따른 멀티-페이지 프로그램 방식에 의하면, 블록 정보를 저장하기 위해서 단지 한번의 프로그램 동작만이 수행된다. 한번의 프로그램 동작에 의해서 메모리 셀이 충분히 프로그램될 수 있도록 본 발명의 불 휘발성 메모리 장치는 오버-프로그램을 허용한다는 점에 주목하여야 한다. 검증 동작의 판별 결과로서 프로그램 페일이 발생하는 경우, 어느 메모리 블록에서 프로그램 페일이 생겼는 지의 여부를 확인하기 위해서 메모리 블록들 (BLK0, BLK1, BLKn) 각각에 대한 읽기 동작이 독립적으로 수행될 수 있다. 어느 메모리 블록에서 프로그램 페일이 생겼는 지의 여부를 확인하기 위한 동작이 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 앞서 언급된 바와 같이, 오버-프로그램이 허용되는 경우, 불 휘발성 메모리 장치의 메모리 셀들은 단지 한번의 프로그램 동작에 의해서도 충분히 원하는 문턱 전압을 갖도록 프로그램될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 소거된 메모리 블록들에 대한 블록 정보를 한 번에 프로그램함으로써 불 휘발성 메모리 장치의 성능 (또는 동작 속도)을 향상시킬 수 있다.

Claims (34)

  1. 복수 개의 메모리 블록들을 갖는 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:
    멀티-페이지 프로그램 동작에 응답하여 상기 메모리 블록들 각각의 행을 선택하기 위한 제 1 어드레스를 발생하는 단계와;
    메모리 블록을 선택하기 위한 제 2 어드레스를 입력받아 래치하는 단계와;
    상기 래치 단계는 선택될 메모리 블록들의 제 2 어드레스들이 모두 입력될 때까지 반복되며; 그리고
    상기 래치된 제 2 어드레스들의 메모리 블록들을 선택하고 상기 제 1 어드레스에 응답하여 상기 각 선택된 메모리 블록들의 동일한 행들을 동시에 활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 블록들의 동일한 행들이 동시에 활성화될 때, 상기 활성화된 행들 및 열의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 열은 스페어 필드에 배치되고 상기 메모리 셀들에 의해서 공유되는 것 을 특징으로 하는 방법.
  4. 제 2 항에 있어서,
    상기 멀티-페이지 프로그램 동작시, 대응하는 메모리 블록이 소거되었는 지의 여부를 나타내는 데이터를 저장하도록 메모리 블록 당 하나의 메모리 셀이 프로그램되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 멀티-페이지 프로그램 동작시, 상기 선택된 메모리 블록들 각각의 활성화된 행은 프로그램 전압을 공급받고 상기 선택된 메모리 블록들 각각의 비활성화된 행들은 패스 전압을 공급받는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스없이 내부적으로 생성되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스에 의해서 생성되는 것을 특징으로 하는 방법.
  9. 복수 개의 메모리 블록들을 갖는 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:
    메모리 블록을 선택하기 위한 블록 어드레스를 입력받고 행 디코더 회로의 래치들 중 대응하는 래치에 상기 입력된 블록 어드레스를 임시 저장하는 단계와;
    상기 행 디코더 회로의 래치들은 상기 메모리 블록들에 각각 대응하며;
    선택된 메모리 블록들의 블록 어드레스들이 모두 입력될 때까지 상기 입력 단계를 반복하는 단계와;
    상기 메모리 블록들 각각에 속하는 동일한 행을 선택하기 위한 페이지 어드레스를 발생하는 단계와; 그리고
    상기 임시 저장된 블록 어드레스들에 응답하여 메모리 블록들을 동시에 선택하는 단계를 포함하며,
    상기 임시 저장된 블록 어드레스들의 메모리 블록들이 동시에 선택될 때, 상기 각 선택된 메모리 블록들의 동일한 행들은 동시에 활성화되며, 그 결과 상기 활성화된 행들 및 열의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램되는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 열은 스페어 필드에 배치되고 상기 메모리 셀들에 의해서 공유되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 멀티-페이지 프로그램 동작시, 대응하는 메모리 블록이 소거되었는 지의 여부를 나타내는 데이터를 저장하도록 메모리 블록 당 하나의 메모리 셀이 프로그램되는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치를 포함하는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서,
    상기 멀티-페이지 프로그램 동작시, 상기 선택된 메모리 블록들 각각의 활성화된 행은 프로그램 전압을 공급받고 상기 선택된 메모리 블록들 각각의 비활성화된 행들은 패스 전압을 공급받는 것을 특징으로 하는 방법.
  14. 제 9 항에 있어서,
    상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스 없이 내부적으로 생성되는 것을 특징으로 하는 방법.
  15. 제 9 항에 있어서,
    상기 제 1 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스에 의해서 생성되는 것을 특징으로 하는 방법.
  16. 각각이 복수 개의 워드 라인들을 포함하는 복수 개의 메모리 블록들과;
    멀티-페이지 프로그램 동작시, 선택될 메모리 블록들의 블록 어드레스들을 저장하도록 구성되고, 상기 메모리 블록들 각각의 워드 라인을 선택하기 위한 페이지 어드레스를 발생하는 어드레스 발생 회로를 구비한 행 디코더 회로와; 그리고
    상기 저장된 블록 어드레스들에 대응하는 메모리 블록들의 동일한 워드 라인들이 상기 멀티-페이지 프로그램 동작 동안 상기 페이지 어드레스에 의해서 동시에 활성화되도록 상기 행 디코더 회로를 제어하는 제어 로직을 포함하는 불 휘발성 메모리 장치.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 저장된 블록 어드레스들에 대응하는 메모리 블록들의 동일한 워드 라인들이 동시에 활성화될 때, 상기 활성화된 워드 라인들 및 열의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램되는 불 휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 열은 스페어 필드에 배치되고 상기 메모리 셀들에 의해서 공유되는 불 휘발성 메모리 장치.
  20. 제 16 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치를 포함하는 불 휘발성 메모리 장치.
  21. 제 16 항에 있어서,
    상기 행 디코더 회로는 상기 메모리 블록들에 각각 대응하고 대응하는 메모리 블록들의 블록 어드레스들을 래치하는 래치들을 포함하는 불 휘발성 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제어 로직은 선택될 메모리 블록들의 블록 어드레스들이 상기 멀티-페이지 프로그램 동작 동안 대응하는 래치들에 각각 저장되도록 상기 행 디코더 회로를 제어하는 불 휘발성 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제어 로직은 멀티-페이지 선택 명령이 상기 멀티-페이지 프로그램 동작시 입력될 때 상기 행 디코더 회로 내의 래치들을 초기화시키는 불 휘발성 메모리 장치.
  24. 제 16 항에 있어서,
    상기 제어 로직은 단일-페이지 프로그램 동작시 블록 어드레스의 저장없이 메모리 블록이 선택되도록 상기 행 디코더 회로를 제어하는 불 휘발성 메모리 장치.
  25. 제 16 항에 있어서,
    상기 페이지 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스없이 내부적으로 생성되는 불 휘발성 메모리 장치.
  26. 제 16 항에 있어서,
    상기 페이지 어드레스는 상기 멀티-페이지 프로그램 동작 동안 외부 어드레스에 의해서 생성되는 불 휘발성 메모리 장치.
  27. 각각이 복수 개의 워드 라인들을 갖는 복수 개의 메모리 블록들과;
    멀티-페이지 프로그램 동작시 페이지 어드레스를 발생하도록 구성된 어드레스 발생 회로와;
    상기 멀티-페이지 프로그램 동작시 선택될 메모리 블록들의 블록 어드레스들을 저장하도록 구성된 블록 디코더 회로와; 그리고
    상기 멀티-페이지 프로그램 동작 동안 상기 어드레스 발생 회로 및 상기 블록 디코더 회로를 제어하는 제어 로직을 포함하며,
    선택될 메모리 블록의 블록 어드레스들이 상기 블록 디코더 회로에 모두 저장될 때, 상기 저장된 블록 어드레스들에 대응하는 메모리 블록들의 동일한 워드 라인들이 상기 제어 로직의 제어에 따라 상기 페이지 어드레스에 의해서 동시에 활성화되며, 그 결과 상기 활성화된 워드 라인들 및 비트 라인의 교차 영역들에 배치된 메모리 셀들에는 동일한 데이터가 프로그램되는 불 휘발성 메모리 장치.
  28. 삭제
  29. 제 27 항에 있어서,
    상기 비트 라인은 스페어 필드에 배치되고 상기 메모리 블록들에 의해서 공유되는 불 휘발성 메모리 장치.
  30. 제 27 항에 있어서,
    상기 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치인 불 휘발성 메모리 장치.
  31. 제 27 항에 있어서,
    상기 블록 디코더 회로는 상기 메모리 블록들에 각각 대응하는 래치들을 포함하는 불 휘발성 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제어 로직은 선택될 메모리 블록들의 블록 어드레스들이 상기 멀티-페이지 프로그램 동작 동안 대응하는 래치들에 각각 저장되도록 상기 블록 디코더 회로를 제어하는 불 휘발성 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제어 로직은 멀티-페이지 선택 명령이 상기 멀티-페이지 프로그램 동작시 입력될 때 상기 행 디코더 회로 내의 래치들을 초기화시키는 불 휘발성 메모리 장치.
  34. 제 27 항에 있어서,
    상기 제어 로직은 단일-페이지 프로그램 동작시 블록 어드레스의 저장없이 메모리 블록이 선택되도록 상기 블록 디코더 회로를 제어하는 불 휘발성 메모리 장치.
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