CN101145396A - 编程多位闪存设备和相关设备的方法 - Google Patents

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Abstract

提供了编程多位非易失性存储器设备的方法。多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件。将多位数据的第一位(FB)从存储部件编程到存储单元阵列中的多个存储单元的其中一个。利用数据反相将多位数据的第二位(SB)从存储部件编程到存储单元阵列中的多个存储单元的其中一个。还提供了相关的存储器设备。

Description

编程多位闪存设备和相关设备的方法
技术领域
本发明总体上涉及闪存设备，并且具体涉及多位闪存设备和对其编程的方法。
背景技术
包括电可擦可编程只读存储器(EEPROM)的NAND闪存已被推荐为电可重写非易失性半导体存储器。在NAND闪存中，并排安置的存储单元的源极和漏极是串联连接的，并且存储单元的串联连接作为一个单元连接到位线。此外，沿行方向设置的所有或一半单元被同时写入其中或从中读出。最近，已经研发了能够使数据项保存在NAND闪速存储器中的一个单元的多值存储器。
常规多值存储器可以包括，例如，三个存储单元或状态“0”、“1”、“2”、“3”。当存储单元被擦除时，存储单元中的数据处于状态“0”。写入操作导致存储单元的阈值电压提到更高电平。当2位数据被保存在单个存储单元时，该2位数据被分成第一和第二页面数据。第一页面数据和第二页面数据是用地址切换的。
当数据被写入存储单元时，第一页面数据被写入然后第二页面数据被写入。当构成第一页面或第二页面数据的写数据是“1”时，存储单元的阈值电压在写入操作过程中不发生变化，从而存储单元中的数据保持不变。即数据没有被写入。当构成第一页面或第二页面数据的写数据是“0”时，存储单元的阈值电压在写入操作中发生改变。因此，存储单元中的数据发生变化，使得数据被写入。
通常假定处于擦除状态的存储单元中的数据是状态“0”，换言之，第一页面是“1”并且第二页面是“1”，导致“11”。首先，第一页面数据被写入存储单元。当写数据是“1”时，存储单元中的数据保持在状态“0”。当写数据是“0”时，存储单元中的数据转向状态“1”。
接下来，第二页面数据被写入。在这时候，当写数据“0”被从外部提供给由于第一页写入操作而其中数据已经变成状态“1”的存储单元时，存储单元中的数据处于状态“3”或“00”。而且，当数据“0”被从外部提供给由于第一页写入操作而其数据已保持在状态“0”的存储单元时，存储单元中的数据被置处于“2”或“01”。
此外，当数据“1”被从外部提供给由于第一页写入操作而其数据已变成状态“1”的存储单元时，存储单元中的数据被允许保持在状态“1”或“10”。此外，当数据“1”被从外部提供给由于第一页写入操作而其数据已保持在状态“0”的存储单元时，存储单元中的数据被允许保持在状态“0”或“11”。
在读出操作期间，首先读取第二页面数据然后读取第一页面数据。这样，当第二页面数据被读取时，如果存储单元中的数据处于状态“0”或状态“1”，则读出数据将是“1”。而且，如果存储单元中的数据处于状态“2”或状态“3”，则读出数据将是“0”。为此，当第二页面数据被读取时，仅仅通过一次判断操作就能够确定存储单元中的数据是处于状态“1”或低于状态“1”还是处于状态“2”或状态“2”以上。
相反，当第一页数据被读取时，如果存储单元中的数据处于状态“0”或状态“2”，则将要被读取的数据是“1”。如果存储单元中的数据处于状态“1”或状态“3”，则将要被读取的数据是“0”。因此，为了以下确定第一页需要总共三次读取操作：确定存储单元中的数据处于是状态“0”还是状态“1”或以上，确定存储单元中的数据是处于状态“1”或低于状态“1”还是处于状态“2”或状态“2”以上，以及确定存储单元中的数据是处于状态“2”或低于状态“2”还是处于状态“3”。
因此，常规存储器设备需要至少三个读取操作来确定存储单元中数据的状态。在美国专利6,288,935和6,522,580中讨论了试图确定常规操作中的读取次数的编程/读取多位数据的方法。然而，仍需要一种将多位数据编程到存储单元中的改进方法。
发明内容
本发明的一些实施例提供了编程多位非易失性存储器设备的方法。所述多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件。多位数据的第一位(FB)编程为从存储部件到存储单元阵列中的多个存储单元之一中。多位数据的第二位(SB)编程为使用数据反相从存储部件到存储单元阵列中的多个存储单元之一中。
在本发明进一步的实施例中，编程多位数据的第二位可以包括使用数据反相执行第一SB程序，执行第二SB程序和执行第三SB程序来提供多位数据的已编程第二位。
在本发明更进一步的实施例中，使用数据反相的第一SB编程操作可以包括在第一SB编程操作之后，将在第一SB编程操作之前其数据处于FB状态“10”的其中一个存储单元中的数据置为SB状态“10”。
在本发明的一些实施例中，存储部件中的数据可以被反相，并且执行第一SB程序可以包括使用所述反相的数据执行第一SB程序。在本发明的某些实施例中，在数据反相之后，数据“0”被禁止并且数据“1”被编程。
在本发明的进一步实施例中，第二SB编程操作可以包括在第二SB程序之后将在第二SB程序之前其数据处于FB状态“10”的其中一个存储单元置为状态“00”。
在本发明更进一步的实施例中，第三SB编程操作可以包括在第三SB编程操作之后将在第三SB编程操作之前其数据处于状态“11”的其中一个存储单元置为状态“01”，以提供多位数据的已编程第二位。
在本发明的一些实施例中，使用数据反相编程可以允许多位数据的第二位被编程为具有两个读取操作的存储单元。
在本发明进一步的实施例中，使用两个读取操作读取多位数据的第二位还包括将第一读取电压施加到其中一个存储单元并且将第二读取电压施加到其中一个存储单元以读取其中一个存储单元中多位数据的第二位。
在本发明更进一步的实施例中，可以通过将读取电压施加到其中一个存储单元来读取多位数据的第一位，以读取多位数据的第一位。
在本发明的一些实施例中，多位数据的第一位可以对应于所述多位数据的最低有效位(LSB)，而多位数据的第二位可以对应于所述多位数据的最高有效位(MSB)。多位数据可以包括具有状态“0”、状态“1”、状态“2”和状态“3”其中之一的数据，其中每个状态具有不同的阈值电压，并且其中状态“0”的MSB是1并且状态“0”的LSB是1，状态“1”的MSB是0并且状态“1”的LSB是1，状态“2”的MSB是0并且状态“2”的LSB是0，状态“3”的MSB是1并且状态“3”的LSB是0。
在本发明进一步的实施例中，编程多位数据的第二位可以包括从存储部件加载反相数据，并且基于载入的反相数据将多位数据的第二位编程到多个存储单元的其中一个，如此使得多位数据的第二位被编程为最大具有两个读取操作。
在本发明更进一步的实施例中，编程存储部件中多位数据的第一位可以包括加载多位数据并且将多位数据的第一位编程到多个存储单元的其中一个。可以确定多位数据的第一位是否已经被正确编程。如果多位数据的第一位没有被正确编程，那么多位数据的已编程第一位的电平可以逐渐地被改变，直到确定多位数据的第一位已经被正确编程或已经超出检验周期的最大数。在本发明的某些实施例中，在多位数据被加载之前可以复位存储部件。
在本发明的一些实施例中，存储部件可以包括单个锁存页缓冲器和缓冲器随机存取存储器(RAM)的组合。多位数据的第一位可以存储在单个锁存页缓冲器而多位数据的第二位可以存储在缓冲器RAM中。在本发明的某些实施例中，预编程的数据还可以存储在单个锁存页缓冲器中。
在本发明进一步的实施例中，存储部件可以包括第一和第二页缓冲器。多位数据的第一位可以存储在第一页缓冲器而多位数据的第二位可以存储在第二页缓冲器。在本发明的某些实施例中，第一页缓冲器可以是上部页缓冲器并且第二页缓冲器可以是下部页缓冲器。
在本发明更进一步的实施例中，存储部件可以包括具有第一和第二锁存器的双锁存页缓冲器。多位数据的第一位可以存储在双锁存页缓冲器的第一锁存器中，并且多位数据的第二位可以存储在双锁存页缓冲器的第二锁存器中。
本发明的某些实施例提供了编程多位非易失性存储器设备的方法。所述多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件。所述方法包括将多位数据的第一位编程为从存储部件到存储单元阵列中的多个存储单元之一中。可以使用数据反相将多位数据的第二位编程为从存储部件到存储单元阵列中的多个存储单元之一中。使用数据反相编程多位数据的第二位可以包括反相多位数据的第二位并且执行多位数据程序的反相第二位。
本发明的进一步实施例提供了具有存储单元阵列和存储部件的多位非易失性存储器设备。所述存储单元阵列包括多个存储单元。所述存储部件电耦合至所述存储单元阵列。存储器设备被配置为将多位数据的第一位从存储部件编程到存储单元阵列中多个存储单元的其中一个，并且使用数据反相将多位数据的第二位从存储单元编程到存储单元阵列中多个存储单元的其中一个。
在本发明更进一步的实施例中，存储部件可以包括单个锁存页缓冲器和缓冲器随机存取存储器(RAM)的组合。多位数据的第一位可以存储在单个锁存页缓冲器而多位数据的第二位是存储在缓冲器RAM中。预编程的数据可以存储在单个锁存页缓冲器中。
在本发明的一些实施例中，存储部件可以包括第一和第二页缓冲器。多位数据的第一位可以存储在第一页缓冲器而多位数据的第二位可以存储在第二页缓冲器。第一页缓冲器可以是上部页缓冲器并且第二页缓冲器可以是下部页缓冲器。
在本发明进一步的实施例中，存储部件可以包括具有第一和第二锁存器的双锁存页缓冲器。多位数据的第一位可以存储在双锁存页缓冲器的第一锁存器中，并且多位数据的第二位可以存储在双锁存页缓冲器的第二锁存器中。
在本发明更进一步的实施例中，使用数据反相可以允许多位数据的第二位被编程为具有两个读取操作的存储单元。
在本发明的一些实施例中，存储器设备还可以进一步被配置为使用数据反相执行第一SB程序，执行第二SB程序并且执行第三SB程序来提供多位数据的第二位。
附图说明
图1是示出根据本发明某些实施例包括多电平单元(MLC)闪存的闪存系统的框图。
图2是示出根据本发明某些实施例的图1的MLC闪存的更详细的方块图。
图3是示出根据本发明某些实施例的页缓冲器的框图。
图4是示出根据本发明某些实施例的多位闪存的多位程序的运行的流程图。
图5是示出根据本发明某些实施例的图4的LSB程序的运行的流程图。
图6是示出根据本发明某些实施例的图4的MSB程序的运行的流程图。
图7是示出图5至7中所示的根据本发明实施例的闪存状态分布的示意图。
图8是示出图5至7中所示的根据本发明实施例的闪存状态分布的示意图。
图9是示出根据本发明某些实施例的图5的LSB编程期间页缓冲器操作的示意性框图。
图10是示出根据本发明某些实施例的图6的MSB“10”编程的流程图。
图11是示出根据本发明某些实施例的图10的MSB“10”页缓冲器操作的示意性框图。
图12是根据本发明某些实施例的图6的MSB“00”编程的流程图。
图13是示出根据本发明某些实施例的图12的MSB“00”页缓冲器操作的示意性框图。
图14是示出根据本发明某些实施例的图6的MSB“01”编程的流程图。
图15是示出根据本发明某些实施例的图14的MSB“01”页缓冲器操作的示意性框图。
图16是示出根据本发明其他实施例的闪存设备的方块图。
图17是示出根据本发明更进一步实施例的闪存设备的方块图。
图18是示出根据本发明某些实施例的图17中所示的闪存设备的操作的流程图。
图19是示出根据本发明某些实施例的图18的LSB编程的操作的流程图。
图20是示出根据本发明某些实施例的图18的MSB编程的操作的流程图。
具体实施方式
以下参考附图更加充分地描述本发明，其中示出了本发明的实施例。然而，本发明可以以不同形式嵌入并且不应该被看作是局限于本文所示出的实施例。然而，提供这些实施例仅仅是为了使此公开内容全面并且完整，并且将本发明的范围充分传送给本领域技术人员。在所述附图中，为了清楚起见，元件的大小配置可以理想化或夸大。
应该理解的是，当元件被称为“连接至”或“耦合至”另一元件时，可以是直接连接的或耦合至另一个元件或可以提供插入元件。相反，当元件被称为“直接连接至”或“直接耦合至”另一元件时，没有插入元件存在。相同的编号始终涉及相同的元件。正如此处使用的那样，术语“和/或”包括一个或多个相关联所列项目的任何和所有组合。
应该理解的是，尽管此处使用了术语第一、第二、第三等等来描述各个元件，组件和/或部分，但是这些元件、组件和/或部分不应该受到这些术语的限制。这些术语只用于区别一个元件、组件、或部分与另一个元件、组件或部分。因此，下面讨论的第一元件，组件或部分在不脱离本发明的范围的情况下可以称作第二元件，组件或部分。
此处使用的术语只是为了描述特殊实施例而不是想限制本发明。正如此处使用的那样，单数形式“a”，“an”和“the”意思是也包括复数形式，除非所述背景清楚地表明了。可以进一步理解为，当在本说明书中使用术语“包括”和/或“包含”时，特指所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他的特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。
除非另作说明，否则此处使用的所有术语(包括技术和科学名词)的含义与本发明所属技术领域的技术人员通常理解的含义相同。可以进一步理解的是，诸如通用词典中定义的那些术语应该解释为具有与相关领域背景和本说明书中的上下文意思相一致的意思，并且不能被理想化或过度形式化地解释，除非此处明确地这样定义。
如以下参照图1至20所讨论的，本发明的某些实施例提供了编程多位非易失性存储器设备的方法和相关设备的方法。所述多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件。多位数据的第一位(FB)被编程为从存储部件到存储单元阵列中多个存储单元的其中一个，而多位数据的第二位(SB)被编程为使用数据反相从存储部件到存储单元阵列中多个存储单元的其中一个。根据本发明某些实施例使用数据反相来编程多位数据的第二位可以允许只通过两个读取操作来读取多位数据，从而减少常规方法中所需要的读取次数，如此处将参照图1至20进一步讨论的。
首先参看图1，将讨论根据本发明某些实施例的、包括多电平单元(MLC)闪存的闪存系统100。如图1所示，系统100包括耦合至外部主机设备120的多位闪存设备105。如图1中进一步示出的，闪存设备105包括存储器110，存储接口160，缓冲器RAM180，控制逻辑170和主机接口190。在本发明的一些实施例中，多位闪存设备105和外部主机设备120之间的主机接口190可以是NOR接口。应该理解的是，闪存设备105可以是能够如本文所述那样运行的任何闪存设备。例如，在本发明的一些实施例中，在不脱离本发明的范围的情况下，闪存设备可以是NAND或NOR闪存设备。在本发明的一些实施例中，闪存设备105可以是OneNAND闪存设备。OneNAND闪存设备包括NAND单元阵列和闪存设备105和主机120之间的NOR接口。
如图1中进一步示出的，根据本发明某些实施例，存储器110可以包括页缓冲器140。现在参考图2，将讨论根据本发明某些实施例的、图1的MLC闪存的更详细的方块图。如图2所示，存储器210可以包括存储单元阵列225，行译码器230和页缓冲器240。如进一步示出的，存储单元阵列225可以包括一个或多个存储单元。在本发明的一些实施例中，存储单元阵列225可以包括NAND闪存的字符串单元。页缓冲器240电耦合至存储单元阵列225和缓冲器RAM180(图1的)。在本发明的一些实施例中，页缓冲器240可以包括一个或多个单锁存器245，其被配置为存储多位数据的第一位，该多位数据的第一位将被写入到存储单元阵列225的其中一个存储单元或从存储单元阵列225的其中一个存储单元中读出。在本发明的一些实施例中，多位数据的第一位可以是多位数据的最低有效位(LSB)。页缓冲器240还配置为在编程操作(写操作)期间存储中间程序数据，如以下将进一步讨论的。因此，根据本发明某些实施例的页缓冲器240在写入(编程)操作期间可以作为驱动器运作，在读取操作期间作为读出放大器运作。
现在参考图1和2，如进一步示出的，缓冲器RAM180电耦合至页缓冲器240。缓冲器RAM180被配置为存储多位数据的第二位，该多位数据的第二位将被写入到存储单元阵列225的其中一个存储单元中或从存储单元阵列225的其中一个存储单元中读出。在本发明的一些实施例中，多位数据的第二位是多位数据的最高有效位(MSB)。在本发明的一些实施例中，程序数据可以包括MSB中间编程(写入)数据，正如以下将要进一步讨论的。在本发明的一些实施例中，缓冲器RAM180可以包括静态RAM(SRAM)或动态RAM(DRAM)。
在于2007年5月11日申请的、申请号为11/801,792、标题为MULTI-BITFLASH MEMORY DEVICES HAVING A SINGLE LATCH STRUCTURE ANDRELATED PROGRAMMING METHODS，SYSTEMS AND MEMORY CARDS的正常转让的美国专利申请中详细地讨论了根据本发明某些实施例的单个锁存器页缓冲器相结合使用的缓冲器RAM，其全部公开内容并入本文之中，以供参考。如在其中所讨论的，缓冲器RAM比页缓冲器的锁存器占用明显较少的空间。因此，通过只包括具有单个锁存器的页缓冲器240而不是常规的双锁存器，本发明的某些实施例可以提供更加紧凑的和集成的存储器设备。因此，根据本发明某些实施例的存储器设备可以适用于小型便携式设备，诸如移动终端等等。
再次参照图1，控制逻辑单元170包含控制信号，所述控制信号配置为开始和结束编程(写入)操作和/或读取操作。例如，缓冲器RAM180可以配置为响应于控制逻辑单元170产生的控制信号，临时存储从存储单元阵列225至页缓冲器140的数据。控制逻辑单元的操作对于本领域普通技术人员来说是公知的，因此为了简洁将不在此处更加详细地讨论。
尽管参照图1和2讨论的本发明实施例包括缓冲器RAM180和页缓冲器140作为存储部件，但是本发明的实施例并不局限于这些配置。应该理解的是，本发明的实施例可以包括根据本发明实施例配置的任何存储部件。存储部件电耦合至存储单元阵列225并且配置为存储多位数据。
例如，在本发明的一些实施例中，如上所述以及在以上纳入本申请中以供参考的美国专利申请11/801,792中，存储部件包括单个锁存器页缓冲器和缓冲器随机存取存储器(RAM)的组合，存储在单个锁存器页缓冲器中的多位数据的第一位和存储在缓冲器RAM中的多位数据的第二位。在本发明的这些实施例中，预编程的数据可以存储在单个锁存器页缓冲器中。
在本发明进一步的实施例中，存储部件可以包括如16图所示的第一和第二页缓冲器1640和1643。特别地，在图16示出的本发明实施例中，多位数据的第一位可以存储在页缓冲器1640、1643的其中一个，而多位数据的第二位可以存储在页缓冲器1640、1643的另外一个。在本发明的一些实施例中，第一和第二页缓冲器可以是上部1643和下部1640页缓冲器，如图16所示。
在本发明进一步的实施例中，存储部件可以包括具有第一和第二锁存器的双锁存页缓冲器1750，如图17所示。多位数据的第一位可以存储在双锁存页缓冲器的第一锁存器1751中，并且多位数据1753的第二位可以存储在双锁存页缓冲器1750的第二锁存器中。
尽管以上参照具有MSB和LSB的两位多位数据讨论了本发明实施例，但是本发明实施例并不局限于这些配置。在不脱离本发明的范围的情况下可以使用三位或更多位多位数据。
现在参考图3将讨论根据本发明某些实施例的页缓冲器的示意性框图。如图3所示，页缓冲器300包括PMOS晶体管M2，第一至第七NMOS晶体管M1和M3至M8以及三个相连的反相器INV1至INV3，如图3所示。根据本发明实施例的单个锁存器结构307包括相连的第一和第二反相器INV1和INV2，如图所示。应该理解的是，图3举例说明了单个页缓冲器单元。根据本实施例的存储器设备可以包括多个图2的页缓冲器245所示的这些单元。页缓冲器响应于预先充电信号PRE、在位线(BL)上从存储单元阵列225(图2)接收的数据、位线选择信号(BLSLT)、数据和反相数据信号NDi，Di，DIOp和DIOr以及锁存器信号(LCH)而运行。应该理解的是，当DIOp为高时，执行编程操作，而当DIOr为高时，执行读取操作。诸如图3的页缓冲器之类的电路对于本领域普通技术人员而言是公知的，因此为了简洁此处将省略对其操作的详细说明。
现在参考图4将讨论示出根据本发明某些实施例的编程方法(写操作)的操作的流程图。根据本发明某些实施例的编程多位非易失性存储器设备的方法是在多位非易失性存储器设备中执行的，所述多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至所述存储单元阵列的存储部件，如上参照图1至3以及16和17所述。如图4所示，操作从块400开始，将多位数据的第一位(FB)编程为从存储部件到存储单元阵列中的多个存储单元之一中。根据本发明的某些实施例，多位数据的第一位可以是最低有效位(LSB)。因此，块400的操作可以执行LSB编程，如以下将进一步讨论的。在块420操作继续，使用数据反相将多位数据的第二位(SB)编程为从存储部件到存储单元阵列中的多个存储单元之一中。在本发明的一些实施例中，多位数据的第二位可以是最高有效位(MSB)。因此，块420的操作可以是使用数据反相执行MSB编程。应该理解的是，根据本发明的某些实施例，执行MSB编程(块420)时，数据可以从缓冲器RAM180(图1)中重新加载到页缓冲器140。
现在将参照图5和7讨论根据本发明某些实施例的LSB编程的操作。如图5所示，操作从块505开始，重置页缓冲器然后加载数据(块515)。执行LSB编程(块525)。如图7所示，单元阈值电压分配从“11”701(擦除状态)开始。验证读取是使用读取字线电压(Vvrfl)执行的，如图7所示(块535)。可以确定，对于LSB编程是否已经达到循环的最大数(块545)。如果确定已经达到循环的最大数(块545)，则LSB编程的操作终止。相反，如果确定没有达到循环的最大数(块545)，则确定单元阈值电压分配是否是“10”(图7的602)(块555)。如果确定单元阈值电压分配是“10”(块555)，则LSB编程已经通过并且LSB编程的操作被终止。相反，如果确定单元阈值分配不是“10”(块555)，则字线电压被升高(块565)并且块525至555的操作被重复直到达到循环的最大数(块545)或者达到单元阈值电压分配“10”(块555)。在本发明的一些实施例中，升高程序(块565)可以是递增脉冲程序(ISPP)，然而本发明的实施例并不局限于这些配置。
换言之，如图7的示出LSB编程700的框图中所示那样，LSB编程从单元阈值配电电压“11”701(擦除状态)开始，并且在单元阈值分配的“10”702结束。如图5的流程图所示，该变换不会在一个编程步骤中发生，可能会在最终状态“10”实现之前，即在通过(块555)被产生之前进行多次程序循环。
现在将参照图6和7讨论根据本发明某些实施例的MSB编程的操作。首先参看图6来讨论示出根据本发明某些实施例的最高有效位(MSB)编程的操作的流程图。如图6所示，操作从块607开始，利用数据反相执行MSB“10”编程。具体来讲，如图7所示，利用数据反相710的MSB“10”编程包括在MSB“10”编程操作之后，将在MSB“10”编程操作之前其数据处于LSB状态“10”(703)的其中一个存储单元中的数据置为MSB状态“10”(704)。应该理解的是，存储部件中的数据可以是反相的并且MSB“10”编程可以利用反相数据执行。因此，根据本发明实施例，数据反相之后数据“0”被禁止而数据“1”被编程。
一旦利用数据反相的MSB“10”编程被完成，则执行MSB“00”编程(块617)。如图7中进一步示出的，MSB“00”编程操作720包括在MSB“00”编程之后，将在MSB“00”编程之前其数据处于LSB状态“10”(706)的其中一个存储单元中的数据置为状态“00”(707)。
最后，一旦MSB“00”编程完成，则执行MSB“01”程序(块627)，其提供多位数据的第二位。如图7所示，MSB“01”编程操作730包括在MSB“01”编程操作之后，将在MSB“01”编程操作之前其数据处于状态“11”(708)的其中一个存储单元中的数据置为状态“01”(709)，以提供多位数据的编程第二位。
应该理解的是，图5至7基于具有LSB和MSB的两位多位数据的实施例。本发明的实施例不局限于这些配置。例如，在不脱离本发明的范围的情况下可以使用三位或更多位的多位数据。
因此，根据本发明的某些实施例，使用如上所述的数据反相可以使多位数据的第二位(或MSB)编程到具有两个读取操作的存储单元中。例如图8的程序状态分配表示出了这一点。具体来讲，使用两个读取操作读取多位数据的第二位可以包括将第一读取电压施加到其中一个存储单元以确定单元的状态是开或关。然后，将第二读取电压施加到其中一个存储单元以读取其中一个存储单元中的多位数据的第二位。图8还示出了根据本发明实施例将读取电压施加到其中一个存储单元以读取多位数据的第一位(LSB)。
如此处讨论的，所述多位数据包括具有状态“0”、状态“1”、状态“2”和状态“3”其中一个的数据。每个状态具有不同的阈值电压。在本发明的一些实施例中，状态“0”的MSB是1而状态“0”的LSB是1，状态“1”的MSB是0而状态“1”的LSB是1，状态“2”的MSB是0而状态“2”的LSB是0并且状态“3”的MSB是1而状态“3”的LSB是0。
现在将参照图9，11，13和15的页缓冲器的示意图以及图10，12和14的流程图讨论根据本发明某些实施例的操作。应该理解的是，图9，11，13和15中示出的页缓冲器和图3中示出的页缓冲器相同，但是包括关于各种编程阶段的附加信息，如此处将进一步讨论的。
首先参看图9，将讨论示出根据本发明某些实施例在LSB编程期间的页缓冲器的示意图。下面将结合图5的流程图讨论页缓冲器900的操作。如图9所示，标记为(1)和(1’)的路径对应于页缓冲器900的复位。图9中示出的局部电路910示出了在复位操作期间第一至第三反相器INV1至INV3周围的数值。复位操作对应于图5的块505。
页缓冲器900的标记为(2)的第二路径对应于数据通路。如局部电路915和920所示，举例说明了数据加载期间第一至第三反相器INV1至INV3周围的数值。当程序数据是“1”时NDi是一直低(“0”)而Di是逻辑低(“0”或“L”)，并且当程序数据是“0”时是逻辑高(“1”)。此时，数据“1”被禁止而数据“0”被编程。页缓冲器900的数据加载操作对应于图5的流程图的块515。
最后，页缓冲器900的标记为(3)的第三路径对应于编程存储单元阵列中的存储单元的编程路径。编程对应于图5的流程图的块525。
现在参考图10的流程图和图11的页缓冲器将讨论根据本发明某些实施例在MSB“10”编程期间页缓冲器的操作。如图11所示，标记为(1)和(1’)的路径对应于页缓冲器1100的复位以及图10的流程图的块1009。图11中示出的局部电路1110示出了在复位操作期间第一至第三反相器INV1至INV3周围的数值。
页缓冲器1100的标记为(2)的第一路径对应于数据被加载之前存储单元的先前数据读取操作。图11中的局部电路1120举例说明了在预先读取操作期间第一至第三反相器INV1至INV3周围的可替换数值。预先读取操作的操作对应于图10的流程图的块1019。
页缓冲器1100的标记为(3)的第二路径对应于数据通路。如局部电路1130和1140所示，举例说明了编程操作期间第一至第三反相器INV1至INV3周围的数值，当程序数据是“0”时Di一直是低并且NDi是逻辑高(“1”)，而当程序数据是“1”时是逻辑低(“0”或“L”)。如上所述，在MSB“10”操作期间加载到页缓冲器中的数据被反向。因此，根据本发明某些实施例在MSB“10”操作之后数据“0”被禁止而数据“1”被编程。图11的页缓冲器1100的数据加载操作对应于图10的流程图的块1029。
最后，页缓冲器1100的标记为(4)的第四路径对应于编程存储单元阵列中的存储单元的电流通路，其对应于图10的流程图的块1039。
参见图10的流程图，如上参照图5所述，确定是否已经达到MSB“10”编程的循环的最大数(块1049)。如果确定已经达到循环的最大数(块1049)，则MSB“10”编程的操作终止。相反如果确定没有达到循环的最大数(块1049)，则字线电压被升高并且操作被重复直到达到循环的最大数(块1049)或者达到期望的单元阈值电压分配。
现在参考图12的流程图和图13的页缓冲器将讨论根据本发明某些实施例在MSB“00”编程期间页缓冲器的操作。如图13所示，标记为(1)的路径对应于页缓冲器1300的第一先前数据读取。图13中示出的局部电路1310示出了在第一先前数据读取操作期间第一至第三反相器INV1至INV3周围的数值。第一先前数据读取操作的操作对应于图12的流程图的块1202。
页缓冲器1300的标记为(2)的第一路径对应于存储单元的第二预先读取。图13中的局部电路1320举例说明了在第二预先读取操作期间第一至第三反相器INV1至INV3周围的可替换数值。第二先前数据读取操作的操作对应于图12的流程图的块1212。
最后，页缓冲器1300的标记为(3)的第三路径对应于编程存储单元阵列中的存储单元的电流通路。页缓冲器1300的编程操作对应于图12的块1222。
参见图12的流程图，确定是否已经达到MSB“00”编程的循环的最大数(块1232)。如果确定已经达到循环的最大数(块1232)，则MSB“00”编程的操作终止。相反，如果确定没有达到循环的最大数(块1232)，则字线电压被升高并且操作被重复直到达到循环的另一个最大数(块1232)或达到期望的单元阈值电压分配。
现在参考图14的流程图和图15的页缓冲器将讨论根据本发明某些实施例在MSB“01”编程期间页缓冲器的操作。如图15所示，标记为(3)和(3’)的路径对应于页缓冲器1500的复位。图15中示出的局部电路1510示出了在复位操作期间第一至第三反相器INV1至INV3周围的数值。复位的操作对应于图14的流程图的块1404。
标记为(1)的第一路径举例说明了根据本发明某些实施例的先前数据读取。图15中的局部电路1520举例说明了在先前数据读取期间第一至第三反相器INV1至INV3周围的可替换数值。数据预先读取的操作对应于图14的流程图的块1414。
页缓冲器1500的标记为(2)的第二路径对应于存储单元的数据加载。图15中的局部电路1530和1540举例说明了在数据加载操作期间第一至第三反相器INV1至INV3周围的可替换数值。数据加载操作的操作对应于图14的流程图的块1424。
最后，页缓冲器1500的标记为(4)的第四路径对应于编程存储单元阵列中的存储单元的电流通路。编程操作对应于图14的流程图的块1434。
参见图14的流程图，确定是否已经达到MSB“01”编程的循环的最大数(块1444)。如果确定已经达到循环的最大数(块1444)，则MSB“01”编程的操作终止。相反，如果确定没有达到循环的最大数(块1444)，则字线电压被升高并且操作被重复直到达到循环的最大数(块1444)或者达到期望的单元阈值电压分配。
现在参考图18，将讨论根据本发明实施例包括如图17所示的双锁存页缓冲器的操作的流程图。操作从块1800开始，执行LSB编程。以下将参照图19的流程图进一步讨论执行LSB编程过程中的处理步骤。MSB编程是使用数据反相执行的，其中MSB数据通过两个(双)锁存页缓冲器被重新加载。下面将参照图20进一步讨论MSB编程的操作。
现在参考图19，将讨论实施例中具有双锁存页缓冲器的LSB编程的操作的流程图。操作从块1905开始，复位双锁存页缓冲器的第一锁存器然后将数据加载到双锁存页缓冲器的第一锁存器中(块1915)。同样，复位双锁存页缓冲器的第二锁存器(块1925)并且加载双锁存页缓冲器的第二锁存器(块1935)。执行LSB编程(块1945)。如图7所示，单元阈值电压分配从“11”701(擦除状态)开始。验证读取是利用读取字线电压(Vvrfl)执行的，如图7所示(块1955)。确定是否已经达到LSB编程的循环的最大数(块1965)。如果确定已经达到循环的最大数(块1965)，则LSB编程的操作终止。相反，如果确定没有达到循环的最大数(块1965)，则确定单元阈值电压分配是否是“10”(图7的602)(块1975)。如果确定单元阈值电压分配是“10”(块1975)，则LSB编程已经通过并且LSB编程的操作终止。相反，如果确定单元阈值分配不是“10”(块1975)，则字线电压被升高(块1985)并且块1945至1985的操作被重复直到达到循环的最大数(块1965)或者达到单元阈值电压分配“10”(块1975)。在本发明的一些实施例中，升高编程(块1985)可以是递增脉冲编程(ISPP)，然而本发明的实施例并不局限于这些配置。
现在将参照图20的流程图讨论根据本发明实施例的具有双锁存页缓冲器的MSB编程的操作。操作从块2007开始，利用数据反相经由双锁存页缓冲器执行MSB“10”编程。一旦利用数据反相的MSB“10”编程被完成，则执行经由双锁存器的MSB“00”编程(块2017)。最后，一旦MSB“00”编程完成，则执行经由双锁存器的MSB“01”编程(块2027)，其提供多位数据的第二位。
以上是本发明的示例性说明而不被认为是对其的限制。虽然已经详细描述了本发明的一些示例性实施例，但是本领域技术人员将易于理解的是，在本质上不脱离本发明的新颖教导和优势的情况下，示例性实施例中可能存在许多修改。因此，所有这种修改都被认为包括在权利要求所定义的本发明的范围内。因此，应该理解的是，以上是对本发明的示例性说明并不被认为是限制于公开的特定实施例，而且对公开实施例以及其它实施例的修改都包括在所附权利要求书的范围内。
本申请请求于2006年8月24日申请的韩国专利申请2006-0080698的优先权，其全部公开内容被引用于此以供参考。

Claims (29)

1.一种编程多位非易失性存储器设备的方法，所述多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件，所述方法包括：
将多位数据的第一位(FB)从存储部件编程到存储单元阵列中的多个存储单元的其中一个；和
利用数据反相将多位数据的第二位(SB)从存储部件编程到存储单元阵列中的多个存储单元的其中一个。
2.如权利要求1所述的方法，其中编程多位数据的第二位包括：
利用数据反相执行第一SB编程；
执行第二SB编程；和
执行第三SB编程以提供多位数据的已编程第二位。
3.如权利要求2所述的方法，其中利用数据反相的第一SB编程操作包括在第一SB编程操作之后将第一SB编程操作之前其数据处于FB状态“10”的其中一个存储单元中的数据置为SB状态“10”。
4.如权利要求3所述的方法，其中存储部件中的数据被反相并且其中执行第一SB编程包括利用反相数据执行第一SB编程。
5.如权利要求3所述的方法，其中数据反相之后数据“0”被禁止而其中数据“1”被编程。
6.如权利要求2所述的方法，其中第二SB编程操作包括在第二SB程序之后将第二SB编程之前其数据处于FB状态“10”(已编程的LSB)的其中一个存储单元置为状态“00”。
7.如权利要求2所述的方法，其中第三SB编程操作包括在第三SB编程操作之后将在第三SB编程操作之前其数据处于状态“11”的其中一个存储单元置为状态“01”，以提供多位数据的已编程第二位。
8.如权利要求1所述的方法，其中利用数据反相编程使得多位数据的第二位被编程到具有两个读取操作的存储单元中。
9.如权利要求8所述的方法，其中利用两个读取操作读取多位数据的第二位进一步包括：
将第一读取电压施加到其中一个存储单元；以及
将第二读取电压施加到其中一个存储单元以读取其中一个存储单元中的多位数据的第二位。
10.如权利要求1所述的方法，进一步包括通过将读取电压施加到其中一个存储单元来读取多位数据的第一位，以读取多位数据的第一位。
11.如权利要求1所述的方法，其中多位数据的第一位对应于多位数据的最低有效位(LSB)并且其中多位数据的第二位对应于多位数据的最高有效位(MSB)。
12.如权利要求11所述的方法，其中多位数据包括具有状态“0”、状态“1”、状态“2”和状态“3”其中一个的数据，其中每个状态具有不同的阈值电压并且其中状态“0”的MSB是1而状态“0”的LSB是1，状态“1”的MSB是0而状态“1”的LSB是1，状态“2”的MSB是0而状态“2”的LSB是0，并且状态“3”的MSB是1而状态“3”的LSB是0。
13.如权利要求1所述的方法，其中编程多位数据的第二位包括：
从存储部件加载反相数据；
基于加载的反相数据将多位数据的第二位编程到多个存储单元的其中一个，使得多位数据的第二位通过最多两次读取操作被编程。
14.如权利要求1所述的方法，其中从存储部件编程多位数据的第一位包括：
加载所述多位数据；
将多位数据的第一位编程到多个存储单元的其中一个；
确定是否已经正确地编程了多位数据的第一位；以及
如果多位数据的第一位没有被正确地编程，则逐渐增长地改变多位数据的已编程第一位的电平，直到确定多位数据的第一位已经被正确地编程或者已经超出验证周期的最大数。
15.如权利要求14所述的方法，其中加载所述多位数据是在复位存储部件之前进行的。
16.如权利要求1所述的方法，其中存储部件包括单个锁存页缓冲器和缓冲器随机存取存储器(RAM)的组合，多位数据的第一位被存储在单个锁存页缓冲器而多位数据的第二位被存储在缓冲器RAM中。
17.如权利要求16所述的方法，其中预编程的数据还存储在单个锁存页缓冲器。
18.如权利要求1所述的方法，其中存储部件包括第一和第二页缓冲器，其中多位数据的第一位存储在第一页缓冲器而多位数据的第二位存储在第二页缓冲器。
19.如权利要求18所述的方法，其中第一页缓冲器是上部页缓冲器而第二页缓冲器是下部页缓冲器。
20.如权利要求1所述的方法，其中存储部件包括具有第一和第二锁存器的双锁存页缓冲器，多位数据的第一位被存储在双锁存页缓冲器的第一锁存器中，而多位数据的第二位被存储在双锁存页缓冲器的第二锁存器中。
21.一种编程多位非易失性存储器设备的方法，所述多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件，所述方法包括：
将多位数据的第一位从存储部件编程到存储单元阵列中的多个存储单元的其中一个；以及
利用数据反相将多位数据的第二位从存储部件编程到存储单元阵列中的多个存储单元的其中一个，其中利用数据反相编程多位数据的第二位包括：
反相多位数据的第二位；以及
执行反相的多位数据的第二位的程序。
22.一种多位非易失性存储器设备包括：
具有多个存储单元的存储单元阵列；
电耦合至存储单元阵列的存储部件，其中所述存储器设备被配置为将多位数据的第一位从存储部件编程到存储单元阵列中的多个存储单元的其中一个并且利用数据反相将多位数据的第二位从存储部件编程到存储单元阵列中多个存储单元的其中一个。
23.如权利要求22所述的存储器设备，其中存储部件包括单个锁存页缓冲器和缓冲器随机存取存储器(RAM)的组合，多位数据的第一位被存储在单个锁存页缓冲器而多位数据的第二位被存储在缓冲器RAM。
24.如权利要求23所述的存储器设备，其中预编程的数据存储在单个锁存页缓冲器。
25.如权利要求22所述的存储器设备，其中存储部件包括第一和第二页缓冲器，其中多位数据的第一位存储在第一页缓冲器而多位数据的第二位存储在第二页缓冲器。
26.如权利要求25所述的存储器设备，其中第一页缓冲器是上部页缓冲器而第二页缓冲器是下部页缓冲器。
27.如权利要求22所述的存储器设备，其中存储部件包括具有第一和第二锁存器的双锁存页缓冲器，多位数据的第一位被存储在双锁存页缓冲器的第一锁存器中，而多位数据的第二位被存储在双锁存页缓冲器的第二锁存器中。
28.如权利要求22所述的存储器设备，其中利用数据反相使得多位数据的第二位利用两次读取操作被编程到存储单元中。
29.如权利要求22所述的存储器设备，其中所述存储器设备还被配置为：
利用数据反相执行第一SB编程；
执行第二SB编程；和
执行第三SB编程以提供多位数据的第二位。
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Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020060080698A KR100919156B1 (ko) 2006-08-24 2006-08-24 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR80698/06 2006-08-24
US11/843,219 2007-08-22
US11/843,219 US7684238B2 (en) 2006-08-24 2007-08-22 Methods of programming multi-bit flash memory devices and related devices

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996679A (zh) * 2009-08-13 2011-03-30 旺宏电子股份有限公司 一种增进存储器编程效能的方法与装置
CN102099864A (zh) * 2008-07-02 2011-06-15 莫塞德技术公司 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法
CN107705815A (zh) * 2016-08-08 2018-02-16 新唐科技股份有限公司 使用数据编码以减少存储器装置的编程时间的方法和装置
CN109859683A (zh) * 2019-04-12 2019-06-07 深圳市德普微电子有限公司 一种led显示屏单双锁存自动切换芯片

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009095902A2 (en) 2008-01-31 2009-08-06 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
KR101292574B1 (ko) * 2007-10-08 2013-08-16 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
US7679972B2 (en) * 2007-11-19 2010-03-16 Spansion Llc High reliable and low power static random access memory
WO2009072101A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. Apparatus and methods for generating row-specific reading thresholds in flash memory
WO2009074978A2 (en) 2007-12-12 2009-06-18 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
US8972472B2 (en) 2008-03-25 2015-03-03 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
JP2010140521A (ja) * 2008-12-09 2010-06-24 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその読み出し方法
KR20100107294A (ko) 2009-03-25 2010-10-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치의 프로그램 방법
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8458574B2 (en) * 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US20100332922A1 (en) * 2009-06-30 2010-12-30 Mediatek Inc. Method for managing device and solid state disk drive utilizing the same
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US9037777B2 (en) * 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
KR101829208B1 (ko) 2009-12-31 2018-02-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
KR101626080B1 (ko) * 2010-02-17 2016-06-01 삼성전자주식회사 페이지 버퍼 관리 방법과 상기 방법을 수행할 수 있는 장치들
US8516274B2 (en) * 2010-04-06 2013-08-20 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US8468431B2 (en) 2010-07-01 2013-06-18 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8508992B2 (en) * 2010-07-09 2013-08-13 SK Hynix Inc. Semiconductor memory device and method of operating the same
CN103155044A (zh) * 2010-07-21 2013-06-12 莫塞德技术公司 用于闪速存储器的多页编程方案
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
JP2013041634A (ja) * 2011-08-11 2013-02-28 Fujitsu Ltd 不揮発性半導体記憶装置
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
KR102040904B1 (ko) 2012-11-05 2019-11-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US8885405B2 (en) * 2013-01-31 2014-11-11 Ememory Technology Inc. Flash memory and associated programming method
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
KR20160044923A (ko) * 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
KR102239868B1 (ko) * 2014-11-28 2021-04-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102271462B1 (ko) 2015-01-13 2021-07-05 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
JP2016173868A (ja) * 2015-03-17 2016-09-29 株式会社東芝 不揮発性半導体記憶装置
TWI550612B (zh) * 2015-03-23 2016-09-21 群聯電子股份有限公司 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
US10466908B2 (en) * 2015-08-25 2019-11-05 Toshiba Memory Corporation Memory system that buffers data before writing to nonvolatile memory
KR102329800B1 (ko) * 2015-10-22 2021-11-22 삼성전자주식회사 메모리 장치 및 메모리 장치의 에지 워드라인 관리 방법
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
JP2018005959A (ja) * 2016-06-30 2018-01-11 東芝メモリ株式会社 メモリシステムおよび書き込み方法
KR20200048318A (ko) 2018-10-29 2020-05-08 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
JP2020102286A (ja) * 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP3153730B2 (ja) * 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
KR0172408B1 (ko) 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
US5724284A (en) 1996-06-24 1998-03-03 Advanced Micro Devices, Inc. Multiple bits-per-cell flash shift register page buffer
WO1998001861A1 (fr) 1996-07-10 1998-01-15 Hitachi, Ltd. Memoire remanente a semi-conducteurs
US6335878B1 (en) 1998-07-28 2002-01-01 Hitachi, Ltd. Non-volatile multi-level semiconductor flash memory device and method of driving same
JPH1092186A (ja) * 1996-09-12 1998-04-10 Hitachi Ltd 半導体記憶装置
KR100205240B1 (ko) 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
KR100206709B1 (ko) 1996-09-21 1999-07-01 윤종용 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
US5862074A (en) 1996-10-04 1999-01-19 Samsung Electronics Co., Ltd. Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same
KR100259972B1 (ko) 1997-01-21 2000-06-15 윤종용 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
JP3156636B2 (ja) * 1997-05-30 2001-04-16 日本電気株式会社 不揮発性半導体記憶装置
JPH11144479A (ja) 1997-11-10 1999-05-28 New Koa Technology Kk 不揮発性半導体多値メモリ装置
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
KR100266745B1 (ko) 1997-12-29 2000-09-15 윤종용 멀티-비트 데이터를 저장하기 위한 반도체 메모리 장치
KR100266744B1 (ko) 1997-12-29 2000-09-15 윤종용 고집적 가능한 멀티-비트 데이터 래치 회로를 갖는 반도체 메모리 장치
KR100295135B1 (ko) 1997-12-31 2001-07-12 윤종용 멀티-비트 셀 구조를 갖는 비휘발성 메모리 장치
US5930172A (en) 1998-06-23 1999-07-27 Advanced Micro Devices, Inc. Page buffer for a multi-level flash memory with a limited number of latches per memory cell
JP2000215679A (ja) * 1999-01-18 2000-08-04 Taito Corp 半導体記憶装置
KR100347866B1 (ko) * 1999-03-08 2002-08-09 삼성전자 주식회사 낸드 플래시 메모리 장치
JP2001093288A (ja) 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
KR20010068554A (ko) 2000-01-06 2001-07-23 김헌배 차량 엔진의 고장상태를 진단하는 장치
US6266273B1 (en) 2000-08-21 2001-07-24 Sandisk Corporation Method and structure for reliable data copy operation for non-volatile memories
KR100386296B1 (ko) * 2000-12-30 2003-06-02 주식회사 하이닉스반도체 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
KR100390959B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 센싱회로를 이용한 멀티레벨 플래시 메모리 프로그램/리드방법
JP2003030993A (ja) 2001-07-17 2003-01-31 Toshiba Corp 半導体記憶装置
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
JP4122750B2 (ja) * 2001-10-24 2008-07-23 沖電気工業株式会社 半導体記憶装置および半導体記憶装置のデータ書き込み方法
KR100855504B1 (ko) 2001-12-08 2008-09-01 엘지디스플레이 주식회사 액정표시소자의 제조방법
US6687158B2 (en) * 2001-12-21 2004-02-03 Fujitsu Limited Gapless programming for a NAND type flash memory
KR100437461B1 (ko) 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100466980B1 (ko) 2002-01-15 2005-01-24 삼성전자주식회사 낸드 플래시 메모리 장치
JP4082913B2 (ja) 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
US6549457B1 (en) * 2002-02-15 2003-04-15 Intel Corporation Using multiple status bits per cell for handling power failures during write operations
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP4294977B2 (ja) * 2003-02-28 2009-07-15 株式会社ルネサステクノロジ 不揮発性記憶装置
JP4563715B2 (ja) 2003-04-29 2010-10-13 三星電子株式会社 パーシャルコピーバック動作モードを有するフラッシュメモリ装置
KR100512181B1 (ko) 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP4041057B2 (ja) * 2003-11-13 2008-01-30 株式会社東芝 不揮発性半導体記憶装置
KR100541819B1 (ko) 2003-12-30 2006-01-10 삼성전자주식회사 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성반도체 메모리 장치 및 그에 따른 프로그램 방법
KR100528482B1 (ko) 2003-12-31 2005-11-15 삼성전자주식회사 데이타를 섹터 단위로 랜덤하게 입출력할 수 있는 플래시메모리 시스템
KR100525004B1 (ko) * 2004-02-26 2005-10-31 삼성전자주식회사 멀티레벨 셀（Ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）플래쉬메모리장치 및 이의 프로그램 방법
JP2005353171A (ja) 2004-06-10 2005-12-22 Toshiba Corp 半導体記憶装置及びそのブランクページ検索方法
KR100568116B1 (ko) 2004-09-13 2006-04-05 삼성전자주식회사 전압 조절 수단을 구비한 플래시 메모리 장치
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
US7298648B2 (en) * 2004-11-19 2007-11-20 Samsung Electronics Co., Ltd. Page buffer and multi-state nonvolatile memory device including the same
JP4768256B2 (ja) * 2004-12-16 2011-09-07 株式会社東芝 半導体記憶装置
KR100597788B1 (ko) * 2004-12-17 2006-07-06 삼성전자주식회사 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법
US7187583B2 (en) 2005-01-25 2007-03-06 Phison Electronics Corp. Method for reducing data error when flash memory storage device using copy back command
KR100672148B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
KR100597063B1 (ko) 2005-04-08 2006-07-06 후지쯔 가부시끼가이샤 플래시 메모리 및 메모리 제어 방법
JP4874566B2 (ja) * 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置
KR100721012B1 (ko) * 2005-07-12 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7023737B1 (en) * 2005-08-01 2006-04-04 Sandisk Corporation System for programming non-volatile memory with self-adjusting maximum program loop
KR101247247B1 (ko) 2005-11-30 2013-03-25 삼성전자주식회사 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102099864A (zh) * 2008-07-02 2011-06-15 莫塞德技术公司 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法
CN102099864B (zh) * 2008-07-02 2015-02-04 考文森智财管理公司 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法
CN101996679A (zh) * 2009-08-13 2011-03-30 旺宏电子股份有限公司 一种增进存储器编程效能的方法与装置
CN107705815A (zh) * 2016-08-08 2018-02-16 新唐科技股份有限公司 使用数据编码以减少存储器装置的编程时间的方法和装置
CN109859683A (zh) * 2019-04-12 2019-06-07 深圳市德普微电子有限公司 一种led显示屏单双锁存自动切换芯片

Also Published As

Publication number Publication date
EP1892721A2 (en) 2008-02-27
KR20080018495A (ko) 2008-02-28
CN101145396B (zh) 2013-09-18
KR100919156B1 (ko) 2009-09-28
JP5825749B2 (ja) 2015-12-02
US7684238B2 (en) 2010-03-23
JP2008052899A (ja) 2008-03-06
US20080049497A1 (en) 2008-02-28
EP1892721A3 (en) 2008-07-30

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