JP2016173868A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】読み出し精度の向上と、読み出し動作の回数の低減を図ることができる不揮発性半導体記憶装置を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセル、複数のビット線、複数のワード線、複数のワード線に印加される信号を制御する制御部を備えている。
制御部は、所望のワード線に接続されたメモリセルのうち第２状態にあるメモリセルを検出する。
所望のワード線に接続されたメモリセルのうち第３状態または第４状態にあるメモリセルを検出することで第１状態にあるメモリセルを検出する。
読み出し対象のメモリセルが第１状態であり、所望のワード線が延びる方向において、読み出し対象のメモリセルの両側に隣接するメモリセルが第２状態である場合には、所望のワード線に対して、第４状態にあるメモリセルを検出した際に印加した電圧よりも高い電圧を印加する。
【選択図】図５

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリは、複数のメモリセルを有し、メモリセルから電子を引き抜くことで消去動作を行い、メモリセルに電子を注入することで書き込み動作を行っている。
また、書き込み動作の際に、複数種類の閾値電圧を設定して複数ビットのデータを記憶する多値メモリが提案されている。
ここで、読み出し対象のメモリセル（以降、読み出しセルと称する）においては、隣接するメモリセルからの干渉（例えば、寄生ゲート効果、寄生容量効果など）により閾値電圧が変動する。隣接するメモリセルからの干渉は、微細化が進むに従い大きくなる。
そのため、読み出しセルがワード線ＷＬｎに接続されたメモリセルである場合に、ワード線ＷＬｎ＋１に接続されたメモリセルのデータと、ワード線ＷＬｎ−１に接続されたメモリセルのデータとを読み出し、これらのデータに基づいて読み出しセルにおける読み出し電圧レベルを補正する技術が提案されている。
しかしながら、ワード線ＷＬｎに接続された読み出しセルにおける読み出し電圧レベルを決定する際に、ワード線ＷＬｎ＋１およびワード線ＷＬｎ−１に対しても読み出し動作が必要となり読み出し動作の回数が増加することになる。
そのため、読み出し精度の向上と、読み出し動作の回数の低減を図ることができる不揮発性半導体記憶装置の開発が望まれていた。

特開２０１１−１４６０８８号公報

本発明が解決しようとする課題は、読み出し精度の向上と、読み出し動作の回数の低減を図ることができる不揮発性半導体記憶装置を提供することである。

実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のメモリセルに接続され、前記複数のビット線が延びる方向と交差する方向に延びる複数のワード線と、前記複数のビット線、および前記複数のワード線に印加される信号を制御する制御部と、を備えている。
前記複数のメモリセルのそれぞれは、第１閾値分布を有する第１状態と、前記第１閾値分布よりも高い電圧の第２閾値分布を有する第２状態と、前記第１閾値分布と、前記第２閾値分布との間の電圧の第３閾値分布を有する第３状態と、前記第１閾値分布と、前記第３閾値分布との間の電圧の第４閾値分布を有する第４状態と、に設定可能である。
前記制御部は、所望の前記ワード線に接続された前記複数のメモリセルのうち前記第２状態にある前記メモリセルを検出する。
前記所望の前記ワード線に接続された前記複数のメモリセルのうち前記第３状態または前記第４状態にある前記メモリセルを検出することで前記第１状態にある前記メモリセルを検出する。
前記所望の前記ワード線に接続された読み出し対象の前記メモリセルが前記第１状態であり、前記所望の前記ワード線が延びる方向において、前記読み出し対象の前記メモリセルの両側に隣接する前記メモリセルが前記第２状態である場合には、前記所望の前記ワード線に対して、前記第４状態にある前記メモリセルを検出した際に印加した電圧よりも高い電圧を印加する。

本実施の形態に係る不揮発性半導体記憶装置１を例示するためのブロック図である。 メモリセルアレイ１１及びビット線制御回路１３を例示するための回路図である。 （ａ）〜（ｃ）は、メモリセルＭＣを例示するための模式図である。 メモリセルＭＣの特性を例示するための模式グラフ図である。 本実施の形態に係るＵｐｐｅｒ Ｒｅａｄを例示するためのフローチャートである。

以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
なお、以下においては、一例として、本実施の形態に係る不揮発性半導体記憶装置が、４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリである場合を例示する。
ただし、本実施の形態に係る不揮発性半導体記憶装置は、２ビットを超えるデータを記憶するＮＡＮＤ型フラッシュメモリであってもよい。

図１は、本実施の形態に係る不揮発性半導体記憶装置１を例示するためのブロック図である。
図１に示すように、不揮発性半導体記憶装置１は、メモリセルアレイ１１と、制御部１２を有する。
メモリセルアレイ１１は、複数のビット線と、複数のワード線と、共通ソース線を有する。
複数のビット線は、複数のメモリセルに接続されている。
複数のワード線は、複数のメモリセルに接続されている。複数のワード線は、複数のビット線が延びる方向と交差する方向に延びている。
本実施の形態においては、複数のビット線と複数のワード線の交点に対応した位置にメモリセルが設けられている。
複数のメモリセルは、マトリクス状に配置されている。
メモリセルは、データを記憶する機能を有し、且つ、電気的にデータを書き換え可能な記憶素子である。

制御部１２は、複数のビット線、および複数のワード線に印加する信号を制御する。 すなわち、制御部１２は、メモリセルアレイ１１に設けられた複数のメモリセルに印加する信号を制御する。
制御部１２は、ビット線制御回路１３、カラムデコーダ１４、データ入出力バッファ１５、データ入出力端子１６、ワード線制御回路１７、制御回路１８、および制御信号入力端子１９を有する。

ビット線制御回路１３は、メモリセルアレイ１１に設けられた複数のビット線と接続されている。
ビット線制御回路１３は、ビット線を介して読み出しセルＭＣ１（読み出し対象のメモリセル）からデータを読み出す。
なお、読み出し動作に関する詳細は後述する。
また、ビット線制御回路１３は、ビット線を介して書き込み対象のメモリセルに書き込み制御電圧を印加して、メモリセルにデータを書き込む。

ビット線制御回路１３には、カラムデコーダ１４、データ入出力バッファ１５及びデータ入出力端子１６が接続されている。
メモリセルから読み出されたデータは、ビット線制御回路１３、およびデータ入出力バッファ１５を介してデータ入出力端子１６から外部へ出力される。
また、外部からデータ入出力端子１６に入力された書き込みデータは、データ入出力バッファ１５を介してビット線制御回路１３に入力され、カラムデコーダ１４により指定されたメモリセルへ書き込まれる。

ワード線制御回路１７は、メモリセルアレイ１１に設けられた複数のワード線と接続されている。
ワード線制御回路１７は、ワード線を選択し、データの読み出しを行う際には選択されたワード線に読み出しに必要な電圧を印加する。
ワード線制御回路１７は、データの書き込みを行う際には、選択されたワード線に書き込みに必要な電圧を印加する。
ワード線制御回路１７は、データの消去を行う際には、選択されたワード線に消去に必要な電圧を印加する。
制御回路１８は、メモリセルアレイ１１、ビット線制御回路１３、カラムデコーダ１４、データ入出力バッファ１５及びワード線制御回路１７と接続されている。
制御回路１８は、制御信号入力端子１９に入力された制御信号に基づいて、メモリセルアレイ１１、ビット線制御回路１３、カラムデコーダ１４、データ入出力バッファ１５及びワード線制御回路１７を制御するための制御信号及び制御電圧を発生させる。

図２は、メモリセルアレイ１１及びビット線制御回路１３を例示するための回路図である。
図２に示すように、メモリセルアレイ１１は、ＮＡＮＤセル型メモリセルアレイである。メモリセルアレイ１１は、複数のＮＡＮＤセルを有する。
１つのＮＡＮＤセルは、直列に接続された複数のメモリセルＭＣ（例えば、ＥＥＰＲＯＭ）と、複数のメモリセルＭＣの列の両端に接続された第１選択ゲートＦＳ及び第２選択ゲートＳＳを有する。

第１選択ゲートＦＳは、ビット線ＢＬ０に接続されている。
第２選択ゲートＳＳは、ソース線ＳＲＣに接続されている。
同一のロウに配置されたメモリセルＭＣの制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に共通接続される。また、第１選択ゲートＦＳは、第１セレクト線ＳＧ１に共通接続され、第２選択ゲートＳＳは、第２セレクト線ＳＧ２に共通接続されている。

また、メモリセルアレイ１１は、複数のメモリセルブロック１１ａを有するものとすることができる。
複数のメモリセルブロック１１ａのそれぞれは、複数のメモリセルＭＣを含む複数のＮＡＮＤセルを有する。
すなわち、メモリセルアレイ１１に設けられた複数のメモリセルＭＣは、いくつかのグループに分割され、その分割されたグループがメモリセルブロック１１ａとなっている。

ビット線制御回路１３は、複数のデータ記憶回路２０及びフラグ用データ記憶回路２０ａを有する。複数のデータ記憶回路２０のそれぞれ及びフラグ用データ記憶回路２０ａには、一対のビット線（（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、（ＢＬ、ＢＬ））が接続されている。なお、ｉは、０以上の整数である。複数のデータ記憶回路２０のそれぞれは、メモリセルＭＣから読み出されたデータを保持する機能を有する。複数のデータ記憶回路２０のそれぞれは、メモリセルＭＣに書き込まれるデータを保持する機能を有する。複数のデータ記憶回路２０のそれぞれは、多値記憶を行なう際に内部データを操作する機能を有する。

データの消去を行う際には、メモリセルブロック１１ａの単位でデータが消去される。 データの消去動作は、例えば、データ記憶回路２０及びフラグ用データ記憶回路２０ａに接続されている２本のビット線について同時に行なわれる。
また、１つのワード線に接続された複数のメモリセルは、１つのセクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。

また、複数のワード線のそれぞれには、フラグデータを記憶するためのフラグセルＦＣが接続されている。

読み出し動作、ベリファイ動作及び書き込み動作時において、データ記憶回路２０に接続されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち外部より指定されたアドレス信号（ＹＡ１、ＹＡ２、…、ＹＡｉ、ＹＡＦｌａｇ）に応じて、１本のビット線が選択される。さらに、外部より指定されたアドレス信号に応じて、１本のワード線が選択されて、１セクタが選択される。

図３（ａ）〜（ｃ）は、メモリセルＭＣを例示するための模式図である。
図３（ａ）は、複数のメモリセルＭＣの配置を例示するための模式平面図である。
図３（ｂ）は、図３（ａ）におけるＡ−Ａ’線断面図である。
図３（ｃ）は、図３（ａ）におけるＢ−Ｂ’線断面図である。

図３（ａ）に示すように、ワード線ＷＬｎ−１、ワード線ＷＬｎ及びワード線ＷＬｎ＋１と、ビット線ＢＬｍ−１、ビット線ＢＬｍ及びビット線ＢＬｍ＋１と、の交点に対応した位置にメモリセルＭＣが設けられている。なお、ｎおよびｍは、１以上の整数である。

図３（ｂ）及び図３（ｃ）に示すように、メモリセルＭＣは、基板４１（半導体基板）と、基板４１の主面に設けられた複数の拡散領域４２と、複数の拡散領域４２どうしの間に設けられたチャネル領域４２ａと、チャネル領域４２ａの上に設けられた浮遊ゲート４４（浮遊ゲートＦＧ）と、浮遊ゲート４４の上に設けられた制御ゲート４６（制御ゲートＣＧ）と、チャネル領域４２ａと浮遊ゲート４４との間に設けられた第１絶縁膜４３と、浮遊ゲート４４と制御ゲート４６との間に設けられた第２絶縁膜４５と、を有している。

すなわち、メモリセルＭＣは、浮遊ゲートを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。拡散領域４２は、ＭＯＳＦＥＴのソース領域及びドレイン領域として機能する。拡散領域４２は、例えば、ｎ形導電層とすることができる。
また、浮遊ゲート４４は、記憶層として機能する。

ただし、メモリセルＭＣは、ＭＯＳＦＥＴに限定されるわけではない。メモリセルＭＣは、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造等を有するものとすることもできる。
メモリセルＭＣが、ＭＯＮＯＳ構造を有する場合には、電荷蓄積層が記憶層として機能する。
なお、以下においては、メモリセルＭＣが浮遊ゲート４４を有する場合、すなわち、記憶層が浮遊ゲート４４である場合について説明する。

図３（ｂ）及び図３（ｃ）に示すように、隣接するメモリセルＭＣどうしは、容量結合され得る。
メモリセルＭＣには、例えば、４０ｎｍ（ナノメートル）以下のデザインルールが適用されるので、隣接するメモリセルＭＣどうしの間の距離が短くなる。
そのため、容量結合によって、１つのメモリセルＭＣの浮遊ゲート４４の電位は、そのメモリセルＭＣに隣接する他のメモリセルＭＣの浮遊ゲート４４の電位の影響を受けて変化し得る。

図４は、メモリセルＭＣの特性を例示するための模式グラフ図である。
図４の横軸は、メモリセルＭＣにおける閾値電圧Ｖｔｈを表し、縦軸は発生頻度Ｎ１を表している。
図４に示すように、メモリセルＭＣは、多値のメモリ状態を有することができる。
すなわち、メモリセルＭＣの閾値電圧は、第１閾値分布Ｄ１を有する第１状態と、第２閾値分布Ｄ２を有する第２状態と、第３閾値分布Ｄ３を有する第３状態と、第４閾値分布Ｄ４を有する第４状態とに設定可能である。

第１閾値分布Ｄ１は、最も電圧が低い。第２閾値分布Ｄ２は、第１閾値分布Ｄ１よりも電圧が高い。第２閾値分布Ｄ２は、最も電圧が高い。第３閾値分布Ｄ３は、第１閾値分布Ｄ１と第２閾値分布Ｄ２との間の電圧である。第４閾値分布Ｄ４は、第１閾値分布Ｄ１と第３閾値分布Ｄ３との間の電圧である。

この場合、第１閾値分布Ｄ１は、消去ベリファイ電圧Ｖｅｖ未満の電圧を有する。第２閾値分布Ｄ２は、Ｃレベルベリファイ電圧ＶＣ以上の電圧を有する。第３閾値分布Ｄ３は、Ｂレベルベリファイ電圧ＶＢ以上でＣレベルベリファイ電圧ＶＣ未満の電圧を有する。第４閾値分布Ｄ４は、Ａレベルベリファイ電圧ＶＡ以上でＢレベルベリファイ電圧ＶＢ未満の電圧を有する。

また、第１閾値分布Ｄ１を有する第１状態は、Ｅｒレベル（消去状態）である。
なお、第１閾値分布Ｄ１は、例えば、負の電圧とすることもできる。
第２閾値分布Ｄ２を有する第２状態は、Ｃレベル（書き込み状態）である。
第３閾値分布Ｄ３を有する第３状態は、Ｂレベル（書き込み状態）である。
第４閾値分布Ｄ４を有する第４状態は、Ａレベル（書き込み状態）である。

すなわち、複数のメモリセルＭＣのそれぞれにおいて、消去動作はメモリセルＭＣを第１状態にすることであり、Ｃレベル書き込みはメモリセルＭＣを第２状態にすることであり、Ｂレベル書き込みはメモリセルＭＣを第３状態にすることであり、Ａレベル書き込みはメモリセルＭＣを第４状態にすることである。

なお、本実施の形態は、メモリセルＭＣが４値のメモリ状態（Ｅｒ＜Ａ＜Ｂ＜Ｃ）を有する場合である。
すなわち、本実施の形態は、メモリセルＭＣが２ビットのデータ（（１１）、（０１）、（００）、（１０））を記憶する場合である。
ただし、メモリ状態の数は例示をしたものに限定されるわけではない。

消去動作は、例えば、制御ゲート４６に対して正極性の消去電圧を基板４１に印加することで行う。なお、正極性の電圧の印加により、制御ゲート４６の電位は、基板４１の電位よりも低い電位になる。

Ｃレベル書き込みは、例えば、基板４１に対して正極性のＣレベル電圧を制御ゲート４６に印加することで行う。なお、正極性の電圧の印加により、制御ゲート４６の電位は、基板４１の電位よりも高い電位になる。Ｂレベル書き込みは、例えば、基板４１に対して正極性であり、Ｃレベル電圧よりも低いＢレベル電圧を制御ゲート４６に印加することで行う。Ａレベル書き込みは、例えば、基板４１に対して正極性であり、Ｂレベル電圧よりも低いＡレベル電圧を制御ゲート４６に印加することで行う。

次に、比較例に係る読み出し動作について説明する。
読み出し動作においては、１Ｂｉｔ目を読むＬｏｗｅｒ Ｒｅａｄ（２ビットのデータのうちの下位ページデータの読み出し）と、２Ｂｉｔ目を読むＵｐｐｅｒ Ｒｅａｄ（２ビットのデータのうちの上位ページデータの読み出し）が行われる。
Ｌｏｗｅｒ Ｒｅａｄにおいては、読み出しセルの閾値電圧ＶｔｈがＢレベルベリファイ電圧ＶＢより高いか否かで１Ｂｉｔ目を判定する。
例えば、図４に例示をしたものの場合には、閾値電圧ＶｔｈがＢレベルベリファイ電圧ＶＢより高ければ、１Ｂｉｔ目は「０」となる。
閾値電圧ＶｔｈがＢレベルベリファイ電圧ＶＢより低ければ、１Ｂｉｔ目は「１」となる。

Ｕｐｐｅｒ Ｒｅａｄにおいては、読み出しセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内にあるか否かで２Ｂｉｔ目を判定する。
例えば、図４に例示をしたものの場合には、読み出しセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内にあれば、２Ｂｉｔ目は「０」となる。
読み出しセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内になければ、２Ｂｉｔ目は「１」となる。

比較例に係る読み出し動作におけるＵｐｐｅｒ Ｒｅａｄは、例えば、以下の様な手順で行うことができる。
ここでは、ワード線ＷＬｎに接続された複数のメモリセルからデータを読み出すものとする。
まず、制御部１２（ビット線制御回路１３およびワード線制御回路１７）は、ワード線ＷＬｎ、および全ビット線ＢＬに対して、読み出し動作を行う。
ビット線制御回路１３は、ワード線ＷＬｎに接続された複数のメモリセルのそれぞれの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上であるか否かを判定する。
ビット線制御回路１３（データ記憶回路２０）は、判定結果を記憶する。

次に、制御部１２（ビット線制御回路１３およびワード線制御回路１７）は、ワード線ＷＬｎ、および全ビット線ＢＬに対して、再度読み出し動作を行う。
ビット線制御回路１３は、ワード線ＷＬｎに接続された複数のメモリセルのそれぞれの閾値電圧ＶｔｈがＣレベルベリファイ電圧ＶＣ以下であるか否かを判定する。
ビット線制御回路１３（データ記憶回路２０）は、判定結果を記憶する。

ビット線制御回路１３は、メモリセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内にあれば、２Ｂｉｔ目は「０」と判定する。
ビット線制御回路１３は、メモリセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内になければ、２Ｂｉｔ目は「１」と判定する。

以上のようにして、Ｕｐｐｅｒ Ｒｅａｄを行うことができる。
なお、Ｌｏｗｅｒ Ｒｅａｄも同様にして行うことができる。
すなわち、制御部１２（ビット線制御回路１３およびワード線制御回路１７）は、Ｌｏｗｅｒ ＲｅａｄおよびＵｐｐｅｒ Ｒｅａｄを行いワード線ＷＬｎに接続された複数のメモリセルからデータを読み出す。

ここで、読み出しセルの閾値電圧Ｖｔｈは、隣接するメモリセルからの干渉によりその値が変動する。
そして、読み出しセルがＥｒレベルであり、ワード線Ｗｎが延びる方向において、読み出しセルの両側に隣接するメモリセルがＣレベルである場合が最も影響が大きくなる。
この場合、図４に示すように、第１閾値分布Ｄ１が第４閾値分布Ｄ４側にずれて、第１閾値分布Ｄ１と第４閾値分布Ｄ４とが重なる領域が生ずる場合がある。
そのため、比較例に係る読み出し動作では、Ｕｐｐｅｒ Ｒｅａｄを行う際に、第１閾値分布Ｄ１と第４閾値分布Ｄ４とが重なる領域において、２Ｂｉｔ目の判定が困難となる。

そのため、本実施の形態に係る制御部１２は、以下の様にしてＵｐｐｅｒ Ｒｅａｄを行うようにしている。
すなわち、制御部１２は、以下の様にして２ビットのデータのうちの上位ページデータの読み込みを行う。
なお、ワード線ＷＬｎに接続された複数のメモリセルからデータを読み出すものとする。
ビット線は、ＢＬ１〜ＢＬｍｍａｘとする。
また、図３に示すように、読み出しセルＭＣ１は、ワード線ＷＬｎとビット線ＢＬｍに接続されている。
ワード線Ｗｎが延びる方向において、読み出しセルＭＣ１の両側に隣接するメモリセルＭＣ２、ＭＣ３は、ワード線ＷＬｎとビット線ＢＬｍ＋１、ＢＬｍ−１に接続されている。

図５は、本実施の形態に係るＵｐｐｅｒ Ｒｅａｄを例示するためのフローチャートである。
まず、Ｃレベル（第２状態）となっているメモリセルを検出する。
すなわち、制御部１２は、所望のワード線ＷＬｎに接続された複数のメモリセルのうち第２状態となっているメモリセルを検出する。
例えば、制御部１２（ビット線制御回路１３およびワード線制御回路１７）は、ワード線ＷＬｎ、および全ビット線ＢＬ１〜ＢＬｍｍａｘに対して、読み出し動作を行う。
ビット線制御回路１３は、ワード線ＷＬｎに接続された複数のメモリセルのそれぞれの閾値電圧ＶｔｈがＣレベルベリファイ電圧ＶＣ以上であるか否かを判定する。
すなわち、図５に示すように、ワード線ＷＬｎ、ビット線ＢＬ１〜ＢＬｍｍａｘに対して、Verify Cリードを行う（ステップＳ１）。

ビット線制御回路１３は、閾値電圧ＶｔｈがＣレベルベリファイ電圧ＶＣ以上である場合は、Ｃレベルとなっているメモリセルと判定する。
ビット線制御回路１３（データ記憶回路２０）は、判定結果、すなわち、Ｃレベルとなっているメモリセルのアドレスを記憶する。
すなわち、図５に示すように、メモリセルの閾値電圧がVerify C（Ｃレベルベリファイ電圧ＶＣ）以上か否かを判定し、判定結果を保存する（ステップＳ２）。

次に、Ｅｒレベル（第１状態）となっていないメモリセルを検出することで、間接的にＥｒレベルとなっているメモリセルを検出する。
すなわち、制御部１２は、所望のワード線ＷＬｎに接続された複数のメモリセルのうち第３状態または第４状態にあるメモリセルを検出することで第１状態にあるメモリセルを検出する。
例えば、制御部１２（ビット線制御回路１３およびワード線制御回路１７）は、ワード線ＷＬｎ、および全ビット線ＢＬに対して、再度読み出し動作を行う。
ビット線制御回路１３は、ワード線ＷＬｎに接続された複数のメモリセルのそれぞれの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上であるか否かを判定する。
ビット線制御回路１３は、閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上である場合は、Ｅｒレベルとなっていないメモリセルと判定する。
この場合、Ｅｒレベルとなっていないメモリセル以外のメモリセルは、Ｅｒレベルとなっているメモリセルとなる。
そのため、Ｅｒレベルとなっているメモリセルが間接的に検出される。
ビット線制御回路１３（データ記憶回路２０）は、判定結果、すなわち、Ｅｒレベルとなっていないメモリセルのアドレス、または、Ｅｒレベルとなっているメモリセルのアドレスを記憶する。

以上のようにして、ワード線ＷＬｎ、ビット線ＢＬ１〜ＢＬｍｍａｘに対して、Verify Aリードを行う（ステップＳ３）。
続いて、メモリセルの閾値電圧がVerify A（Ａレベルベリファイ電圧ＶＡ）以上か否かを判定し、判定結果を保存する（ステップＳ４）。

前述したように、読み出しセルＭＣの閾値電圧Ｖｔｈの変動が最も大きくなるのは、読み出しセルＭＣ１がＥｒレベルとなっており、ワード線Ｗｎが延びる方向において、読み出しセルＭＣ１の両側に隣接するメモリセルＭＣ１、ＭＣ２がＣレベルとなっている場合である。
そのため、次に、読み出しセルＭＣがこの様な場合に該当するか否かを検出する。
すなわち、ビット線制御回路１３は、読み出しセルＭＣ１がＥｒレベルとなっており、且つ、両側に隣接するメモリセルＭＣ２、ＭＣ３がＣレベルとなっているか否かを検出する。
例えば、ビット線制御回路１３は、閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ未満のメモリセルであって、且つ、両側に隣接するメモリセルの閾値電圧ＶｔｈがＣレベルベリファイ電圧ＶＣ以上であるか否かを検出する。
すなわち、ワード線ＷＬｎに関して、ビット線ＢＬｍの閾値電圧ＶｔｈがVerify A未満、且つ、ビット線ＢＬｍ＋１、ＢＬｍ−１の閾値電圧ＶｔｈがVerify C以上か否かを判定する（ステップＳ５）。

読み出しセルＭＣ１が、Ｅｒレベルとなっていない場合、または、読み出しセルＭＣ１が、Ｅｒレベルとなっていても、両側に隣接するメモリセルＭＣ２、ＭＣ３がともにＣレベルとなっていない場合は、前述した場合と同様にして２Ｂｉｔ目が「０」か「１」かを判定する。
すなわち、ワード線ＷＬｎ、およびビット線ＢＬｍに接続されたメモリセルＭＣ１の閾値電圧ＶｔｈがVerify A以上、Verify C以下か否かを判定する（ステップＳ６）。

この場合、ビット線制御回路１３は、当該メモリセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内にあれば、２Ｂｉｔ目は「０」と判定する。
すなわち、メモリセルＭＣ１の閾値電圧ＶｔｈがVerify A以上、Verify C以下の場合には、２Ｂｉｔ目は「０」と判定する（ステップＳ７）。

ビット線制御回路１３は、当該メモリセルの閾値電圧ＶｔｈがＡレベルベリファイ電圧ＶＡ以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内になければ、２Ｂｉｔ目は「１」と判定する。
すなわち、メモリセルＭＣ１の閾値電圧ＶｔｈがVerify A以上、Verify C以下ではない場合には、２Ｂｉｔ目は「１」と判定する（ステップＳ８）。

一方、読み出しセルＭＣ１が、Ｅｒレベルとなっており、且つ、両側に隣接するメモリセルＭＣ２、ＭＣ３がＣレベルとなっている場合は、以下の様にして２Ｂｉｔ目が「０」か「１」かを判定する。
制御部１２（ビット線制御回路１３およびワード線制御回路１７）は、ワード線ＷＬｎ、および全ビット線ＢＬに対して、再度読み出し動作を行う。
この際、ワード線ＷＬｎに対して、Ａレベルベリファイ電圧ＶＡよりδＶだけ高い電圧ＶＡ’を印加する。
すなわち、制御部１２は、所望のワード線ＷＬｎに接続された読み出しセルＭＣ１が第１状態であり、ワード線ＷＬｎが延びる方向において、読み出しセルＭＣ１の両側に隣接するメモリセルＭＣ２、ＭＣ３が第２状態である場合には、ワード線ＷＬｎに対して、第４状態にあるメモリセルを検出した際に印加した電圧よりも高い電圧を印加する。

そして、ビット線制御回路１３は、Ｅｒレベルとされた読み出しセルＭＣ１の閾値電圧Ｖｔｈが、電圧ＶＡ’以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内にあれば、２Ｂｉｔ目は「０」と判定する。
ビット線制御回路１３は、Ｅｒレベルとされた読み出しセルＭＣ１の閾値電圧Ｖｔｈが、電圧ＶＡ’以上、Ｃレベルベリファイ電圧ＶＣ以下の範囲内になければ、２Ｂｉｔ目は「１」と判定する。
すなわち、ワード線ＷＬｎ、ビット線ＢＬ１〜ＢＬｍｍａｘに対して、閾値電圧ＶｔｈがVerify Aリードの場合よりδＶだけ高いVerify A’リードを行う（ステップＳ９）。
続いて、ワード線ＷＬｎ、およびビット線ＢＬｍに接続されたメモリセルＭＣ１の閾値電圧ＶｔｈがVerify A’以上、Verify C以下か否かを判定する（ステップＳ１０）。
続いて、メモリセルＭＣ１の閾値電圧ＶｔｈがVerify A’以上、Verify C以下の場合は２Ｂｉｔ目は「０」と判定する（ステップＳ１１）。
メモリセルＭＣ１の閾値電圧ＶｔｈがVerify A’以上、Verify C以下ではない場合は２Ｂｉｔ目は「１」と判定する（ステップＳ１２）。
なお、δＶの適正値は、メモリセル間の距離や材料などの影響を受ける。そのため、δＶは、実験やシミュレーションなどを行うことで予め求めるようにすることが好ましい。
以上の様にして、制御部１２は、第４状態にあるメモリセルを検出した際に印加した電圧よりも高い電圧と、第２状態にあるメモリセルを検出した際に印加した電圧と、に基づいて、読み出したデータの判定を行う。

また、制御部１２は、Ｌｏｗｅｒ Ｒｅａｄを行うこともできる。
すなわち、制御部１２は、２ビットのデータのうちの下位ページデータの判定を行うことができる。
例えば、制御部１２は、所望のワード線ＷＬｎに接続された読み出しセルＭＣ１が第２状態、または第３状態にあるか否かで下位ページデータの判定を行うことができる。
例えば、読み出しセルＭＣ１の閾値電圧ＶｔｈがＢレベルベリファイ電圧ＶＢより高いか否かで１Ｂｉｔ目を判定する。
図４に例示をしたものの場合には、閾値電圧ＶｔｈがＢレベルベリファイ電圧ＶＢより高ければ、１Ｂｉｔ目は「０」となる。
閾値電圧ＶｔｈがＢレベルベリファイ電圧ＶＢより低ければ、１Ｂｉｔ目は「１」となる。

本実施の形態によれば、読み出しセルＭＣ１が接続されたワード線ＷＬｎに対する読み出し動作を行うだけで精度の高い読み出しを行うことができる。
すなわち、隣接するワード線ＷＬｎ＋１およびワード線ＷＬｎ−１に対する読み出し動作を行う必要がなく、読み出し動作の回数が増加するのを抑制することができる。
そのため、読み出し精度の向上と、読み出し動作の回数の低減を図ることができる。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１ 不揮発性半導体記憶装置、１１ メモリセルアレイ、１２ 制御部、１３ ビット線制御回路、１４ カラムデコーダ、１５ データ入出力バッファ、１６ データ入出力端子、１７ ワード線制御回路、１８ 制御回路、１９ 制御信号入力端子、ＢＬｍ ビット線、ＢＬｍ−１ ビット線、ＢＬｍ＋１ ビット線、Ｄ１ 第１閾値分布、Ｄ２ 第２閾値分布、Ｄ３ 第３閾値分布、Ｄ４ 第４閾値分布、ＭＣ１ 読み出しセル、ＭＣ２ メモリセル、ＭＣ３ メモリセル、ＷＬｎ ワード線、ＷＬｎ−１ ワード線、ＷＬｎ＋１ ワード線

Claims (5)

1. 複数のメモリセルと、
   前記複数のメモリセルに接続された複数のビット線と、
   前記複数のメモリセルに接続され、前記複数のビット線が延びる方向と交差する方向に延びる複数のワード線と、
   前記複数のビット線、および前記複数のワード線に印加される信号を制御する制御部と、
   を備え、
   前記複数のメモリセルのそれぞれは、
   第１閾値分布を有する第１状態と、
   前記第１閾値分布よりも高い電圧の第２閾値分布を有する第２状態と、
   前記第１閾値分布と、前記第２閾値分布との間の電圧の第３閾値分布を有する第３状態と、
   前記第１閾値分布と、前記第３閾値分布との間の電圧の第４閾値分布を有する第４状態と、
   に設定可能であり、
   前記制御部は、所望の前記ワード線に接続された前記複数のメモリセルのうち前記第２状態にある前記メモリセルを検出し、
   前記所望の前記ワード線に接続された前記複数のメモリセルのうち前記第３状態または前記第４状態にある前記メモリセルを検出することで前記第１状態にある前記メモリセルを検出し、
   前記所望の前記ワード線に接続された読み出し対象の前記メモリセルが前記第１状態であり、前記所望の前記ワード線が延びる方向において、前記読み出し対象の前記メモリセルの両側に隣接する前記メモリセルが前記第２状態である場合には、前記所望の前記ワード線に対して、前記第４状態にある前記メモリセルを検出した際に印加した電圧よりも高い電圧を印加する不揮発性半導体記憶装置。
2. 前記制御部は、前記第４状態にある前記メモリセルを検出した際に印加した電圧よりも高い前記電圧と、前記第２状態にある前記メモリセルを検出した際に印加した電圧と、に基づいて、読み出したデータの判定を行う請求項１記載の不揮発性半導体記憶装置。
3. 前記制御部は、２ビットのデータのうちの上位ページデータの判定を行う請求項２記載の不揮発性半導体記憶装置。
4. 前記制御部は、２ビットのデータのうちの下位ページデータの判定をさらに行う請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. 前記制御部は、前記所望の前記ワード線に接続された読み出し対象の前記メモリセルが前記第２状態、または前記第３状態にあるか否かで前記下位ページデータの判定を行う請求項４記載の不揮発性半導体記憶装置。

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