JP2014006940A - 半導体記憶装置 - Google Patents

Abstract

【課題】読出動作が高速であり、読み出しの精度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置においては、制御回路が、ワード線に第１の読出電位を印加しつつ、前記ワード線に接続された複数のメモリセルトランジスタに記憶されたデータを複数の読出条件で判別し、各読出条件で判別された結果を各データラッチにそれぞれ保存する。また、前記制御回路は、前記ワード線に第２の読出電位を印加しつつ、前記ワード線に接続された前記メモリセルトランジスタに記憶されたデータを判別する。更に、前記制御回路は、一の前記メモリセルトランジスタの隣に配置された前記メモリセルトランジスタについて、前記第２の読出電位を印加したときの判別結果に基づいて、前記一のメモリセルトランジスタについて、前記複数のデータラッチに保存された結果のいずれかを採用する。
【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリにおいては、電荷蓄積層に電荷を蓄積させてメモリセルトランジスタの閾値を変化させることにより、データを書き込んでいる。一方、メモリセルトランジスタの制御電極に所定の電位を印加し、このメモリセルトランジスタがオン状態となるかオフ状態となるかを判定することにより、書き込まれたデータを読み出している。

しかしながら、ＮＡＮＤ型フラッシュメモリの微細化が進むと、隣り合うメモリセルトランジスタ間において、電荷蓄積層間の距離が短くなり、隣接セル効果（Ｙｕｐｉｎ効果）が生じ、データを読み出す際の精度が低くなる。一方、ＮＡＮＤ型フラッシュメモリにおいては、読出動作の高速化も要求されている。

特開２００７−１８４０４０号公報

本実施形態は、読出動作が高速であり、読み出しの精度が高い半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、複数の不揮発性のメモリセルトランジスタと、複数のセンスアンプと、各前記センスアンプを各前記メモリセルトランジスタに接続する複数本のビット線と、前記メモリセルトランジスタのゲートに共通接続されたワード線と、制御回路と、を備える。各前記センスアンプは、複数のデータラッチを有する。そして、前記制御回路は、前記ワード線に第１の読出電位を印加しつつ、前記ワード線に接続された複数の前記メモリセルトランジスタに記憶されたデータを複数の読出条件で判別し、各読出条件で判別された結果を各前記データラッチにそれぞれ保存する。また、前記制御回路は、前記ワード線に第２の読出電位を印加しつつ、前記ワード線に接続された前記メモリセルトランジスタに記憶されたデータを判別する。更に、前記制御回路は、一の前記メモリセルトランジスタの隣に配置された前記メモリセルトランジスタについて、前記第２の読出電位を印加したときの判別結果に基づいて、前記一のメモリセルトランジスタについて、前記複数のデータラッチに保存された結果のいずれかを採用する。

第１の実施形態に係る半導体記憶装置を例示する回路図である。 第１の実施形態に係る半導体記憶装置のセンスアンプを例示する回路図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置のメモリセルトランジスタを例示する断面図である。 （ａ）〜（ｄ）は、横軸にメモリセルトランジスタの閾値をとり、縦軸にメモリセルトランジスタの数をとって、メモリセルトランジスタの閾値分布の変化を例示するグラフ図であり、（ａ）は消去状態を示し、（ｂ）はＬページ書込後の状態を示し、（ｃ）はＵページ書込後の状態を示し、（ｄ）はＵページ書込後の閾値分布とメモリセルトランジスタの値との関係を示す。 各ブロック内におけるページの書込順序を例示するグラフ図である。 横軸に時間をとり、縦軸に書込電位をとって、Ｕページ書込における書込電位の変化を例示するグラフ図である。 （ａ）〜（ｅ）は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、Ｕページ書込におけるメモリセルトランジスタの閾値分布の変化を例示するグラフ図である。 対象セルの値と隣接セルの値との組合せが、対象セルの閾値の変動に及ぼす影響の程度を示す図である。 （ａ）及び（ｂ）は、センスアンプの動作を例示する回路図であり、（ａ）はセンス動作を示し、（ｂ）はセンス結果を転送する動作を示す。 横軸に時間をとり、縦軸にキャパシタの正極側の電位をとって、センス時の電位変化を例示するグラフ図である。 （ａ）は、横軸に閾値をとり、縦軸にメモリセルトランジスタの数をとって、隣接セルに起因する対象セルの閾値分布の変動を例示するグラフ図であり、（ｂ）は、横軸に制御ゲートの電位をとり、縦軸にソース−ドレイン間に流れる電流をとって、メモリセルトランジスタのＩ−Ｖ特性を例示するグラフ図である。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、第１の実施形態におけるＬページ読出の動作を例示するタイミングチャートである。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、第１の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、第１の比較例におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、第２の比較例におけるＬページ読出の動作を例示するタイミングチャートである。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、第２の比較例におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第２の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第３の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、第４の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第６の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する回路図であり、
図２は、本実施形態に係る半導体記憶装置のセンスアンプを例示する回路図であり、
図３（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置のメモリセルトランジスタを例示する断面図である。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。

先ず、半導体記憶装置１の構成を、回路の面から説明する。
図１に示すように、本実施形態に係る半導体記憶装置１は、データを記憶するメモリセルアレイＭＡと、ロウデコーダＲＤと、複数のセンスアンプＳＡ０〜ＳＡＭ（以下、総称して「センスアンプＳＡ」ともいう、Ｍは１以上の整数）と、ロウデコーダＲＤ及びセンスアンプＳＡを介してメモリセルアレイＭＡに対してデータの書込、読出及び消去等を行う制御回路ＣＮＴと、を有する。メモリセルアレイＭＡには、複数個のブロックＢＬＫ０〜ＢＬＫＬ（以下、総称して「ブロックＢＬＫ」ともいう、Ｌは０以上の整数）が設けられている。

また、半導体記憶装置１は、複数本のビット線ＢＬ０〜ＢＬＭ（以下、総称して「ビット線ＢＬ」ともいう）、複数本のワード線ＷＬ０〜ＷＬＮ（以下、総称して「ワード線ＷＬ」ともいう、Ｎは１以上の整数）、ソース線ＳＬ、選択ゲート線ＳＧ、ビット線制御線ＢＬＳを有する。ビット線ＢＬとソース線ＳＬとの間には、１つの選択トランジスタＳＴ、Ｎ個のメモリセルトランジスタＭＴ、１つの選択トランジスタＳＴがこの順に直列に接続されて、ＮＡＮＤストリングＮＳが構成されている。選択トランジスタＳＴのゲート電極は選択ゲート線ＳＧに接続され、メモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬに接続される。１本のソース線ＳＬに接続されたＭ本のＮＡＮＤストリングＮＳにより、１つのブロックＢＬＫが構成されている。また、１本のワード線ＷＬを共有するＭ個のメモリセルトランジスタＭＴから、「ページ」が構成されている。

ワード線ＷＬ及び選択ゲート線ＳＧはロウデコーダＲＤに接続されており、各ビット線ＢＬは各センスアンプＳＡに接続されている。センスアンプＳＡとビット線ＢＬとの間には、ビット線制御トランジスタＢＬＴが接続されており、ビット線制御トランジスタＢＬＴのゲート電極はビット線制御線ＢＬＳに接続されている。センスアンプＳＡは、ビット線ＢＬに電位を印加すると共に、メモリセルトランジスタＭＴがオン状態であるかオフ状態であるかを判定して、メモリセルトランジスタＭＴに書き込まれたデータを読み出す回路である。

図２に示すように、センスアンプＳＡは、トランジスタＨＬＬ、トランジスタＸＸＬ及びトランジスタＢＬＸを有する。トランジスタＨＬＬの一端は電源電位ＶＤＤに接続され、他端はトランジスタＸＸＬの一端に接続されている。また、トランジスタＢＬＸの一端も電源電位ＶＤＤに接続されている。トランジスタＸＸＬの他端とトランジスタＢＬＸの他端は共通のノードＣＯＭに接続され、ノードＣＯＭは上述のビット線制御トランジスタＢＬＴの一端に接続されている。また、トランジスタＨＬＬとトランジスタＸＬＬとの接続点はノードＳＥＮとなっており、ノードＳＥＮと接地電位ＧＮＤとの間には、キャパシタＣＰが接続されている。更に、ノードＳＥＮにはアナログ／デジタルコンバータＡＤの入力が接続されており、アナログ／デジタルコンバータＡＤの出力には、データラッチＤＬ１〜ＤＬ４（以下、総称して「データラッチＤＬ」ともいう）がそれぞれ接続されている。なお、センスアンプＳＡは、上記以外の構成要素を有していてもよく、例えば、データラッチＤＬ１〜ＤＬ４以外のデータラッチを有していてもよい。

次に、メモリアレイＭＡの構成を、デバイスの面から説明する。
図３（ａ）及び（ｂ）に示すように、半導体記憶装置１は、シリコン基板１０、ＳＴＩ（shallow trench isolation）１１、ゲート絶縁膜１３、電荷蓄積層１４、ワード線ＷＬ、選択ゲート線ＳＧ、ソース線ＳＬ、ビット線ＢＬ及び層間絶縁膜１６を有する。
シリコン基板１０の上層部分には、一方向（以下、「ＢＬ方向」という）に延びる複数本のＳＴＩ１１が形成されており、シリコン基板１０の上層部分におけるＳＴＩ１１間の部分がアクティブエリア１２となっている。アクティブエリア１２上にはゲート絶縁膜１３が配置されており、その上には電荷蓄積層１４が配置されている。各アクティブエリア１２の直上域において、電荷蓄積層１４はＢＬ方向に沿って断続的に配列されており、従って、複数本のアクティブエリア１２の直上域において、電荷蓄積層１４は、ＢＬ方向及びＢＬ方向に対して直交する方向（以下、「ＷＬ方向」という）の双方に沿ってマトリクス状に配列されている。

電荷蓄積層１４上には、上述のワード線ＷＬが配置されており、ＷＬ方向に延びている。また、Ｎ本のワード線ＷＬからなる組の両側には、ＷＬ方向に延びる選択ゲート線ＳＧが配置されている。更に、Ｎ本のワード線ＷＬからなる組及びその両側に配置された一対の選択ゲート線ＳＧを含むグループから見て一方の側には、ＢＬ方向及びＷＬ方向に対して直交する方向（以下、「上下方向」という）に延びるビット線コンタクト（図示せず）が設けられており、その下端はアクティブエリア１２に接続されている。一方、上述のグループから見て他方の側には、ＷＬ方向に延びるソース線ＳＬが配置されており、その下端はアクティブエリア１２に接続されている。ワード線ＷＬ、選択ゲート線ＳＧ及びソース線ＳＬの上方における各アクティブエリア１２の直上域には、上述のビット線ＢＬが配置されている。ビット線ＢＬはＢＬ方向に延び、ビット線コンタクトの上端に接続されている。層間絶縁膜１６は、シリコン基板１０上に位置し、電荷蓄積層１４、ワード線ＷＬ、選択ゲート線ＳＧ、ソース線ＳＬ及びビット線ＢＬを覆っている。

これにより、各ブロックにおいては、各アクティブエリア１２と各ワード線ＷＬとの交差部分毎に、１枚の電荷蓄積層１４を含むメモリセルトランジスタＭＴが構成される。従って、半導体記憶装置１のメモリセルアレイＭＡにおいては、複数のメモリセルトランジスタＭＴがＢＬ方向及びＷＬ方向に沿ってマトリクス状に配列されている。また、各アクティブエリア１２と各選択ゲート線ＳＧとの交差部分毎に、選択トランジスタＳＴが構成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、例えばｎチャネル形トランジスタである。

次に、本実施形態に係る半導体記憶装置の動作について説明する。
以下に説明する動作は、全て制御回路ＣＮＴにより行う。
先ず、データの書込動作について説明する。
図４（ａ）〜（ｄ）は、横軸にメモリセルトランジスタの閾値をとり、縦軸にメモリセルトランジスタの数（セル数）をとって、メモリセルトランジスタの閾値分布の変化を例示するグラフ図であり、（ａ）は消去状態を示し、（ｂ）はＬページ書込後の状態を示し、（ｃ）はＵページ書込後の状態を示し、（ｄ）はＵページ書込後の閾値分布とメモリセルトランジスタの値との関係を示し、
図５は、各ブロック内におけるページの書込順序を例示するグラフ図である。

図１、図２、図３（ａ）及び（ｂ）に示すように、各メモリセルトランジスタＭＴ（以下、単に「セル」ともいう）に対してデータを書き込む際には、ある１本のワード線ＷＬに正の書込電位を印加し、他のワード線ＷＬにセルをオン状態とするような通過電位を印加する。そして、外部から入力されたデータに従い、値を書き込もうとするセル、すなわち、閾値を上昇させようとするセルに接続されたビット線ＢＬに、例えば接地電位ＧＮＤを印加し、アクティブエリア１２の電位を接地電位とする。これにより、アクティブエリア１２から電荷蓄積層１４に電子が注入され、このセルの閾値分布が正側にシフトする。一方、値を書き込まないセル、すなわち、閾値を上昇させないセルについては、ビット線ＢＬに電源電位ＶＤＤを印加した上で、アクティブエリア１２を浮遊状態とする。これにより、アクティブエリア１２の電位がワード線ＷＬとのカップリングにより上昇し、ワード線ＷＬに書込電位が印加されたセルにおいても、電荷蓄積層１４に電子が注入されなくなる。値の書込が終了したセルについても同様にして、それ以上の書込を禁止する。

以下、ｎチャネル形のメモリセルトランジスタＭＴに４値のデータを書き込む場合について説明する。
図４（ａ）〜（ｄ）に示すように、本実施形態においては、データの書込を２段階に分けて行う。データの値は、メモリセルトランジスタＭＴの閾値が低い順から、「Ｅ」、「Ａ」、「Ｂ」、「Ｃ」とする。例えば、値「Ｅ」の閾値は負であり、値「Ａ」、「Ｂ」、「Ｃ」の閾値は正である。
図４（ａ）に示すように、これからデータが書き込まれるセルは全て、データが消去された消去状態とされている。消去状態においては、値が「Ｅ」となっている。

この状態から、図４（ｂ）に示すように、複数本のビット線ＢＬに選択的に電位を印加することにより、１本のワード線ＷＬを共有する複数のメモリセルトランジスタＭＴ、すなわち、１つのページに属する複数のセルのうち、一部のセルについて、電荷蓄積層１４に電子を注入する。これにより、このセルの閾値が増加して、閾値分布が正側にシフトする。閾値分布がシフトした後の状態を、便宜上、中間値「ＬＭ」という。本明細書においては、この１回目の書込を、「Ｌページ書込」（Lower page program）という。Ｌページ書込後においては、セルの閾値分布は、値「Ｅ」と中間値「ＬＭ」とに分離される。

次に、図４（ｃ）に示すように、値「Ｅ」のセルの一部について、電荷蓄積層１４に電荷を注入し、値を「Ａ」とする。また、中間値「ＬＭ」のセルの一部に電荷を注入し、値を「Ｂ」とする。更に、中間値「ＬＭ」のセルの残りに電荷を注入し、値を「Ｃ」とする。本明細書においては、この２回目の書込を、「Ｕページ書込」（Upper page program）という。Ｕページ書込後においては、閾値分布は、値「Ｅ」、「Ａ」、「Ｂ」、「Ｃ」の４水準に分離される。Ｕページ書込において、値「Ｅ」を維持するときの電荷の注入量はほぼゼロであり、値を「ＬＭ」から「Ｂ」に変化させるときの電荷の注入量は比較的少ない。これに対して、値を「Ｅ」から「Ａ」に変化させるとき、及び、値を「ＬＭ」から「Ｃ」に変化させるときの電荷の注入量は比較的多い。

図４（ｄ）に示すように、４値のデータをそれぞれ２値の２枚のページのデータとして扱うこともできる。例えば、値「Ｅ」及び値「Ａ」のとき、Ｌページデータを「１」とし、値「Ｂ」及び値「Ｃ」のとき、Ｌページデータを「０」とする。また、値「Ｅ」及び値「Ｃ」のとき、Ｕページデータを「１」とし、値「Ａ」及び値「Ｂ」のとき、Ｕページデータを「０」とする。

このような「Ｌページ書込」及び「Ｕページ書込」は、例えば、ソース線ＳＬ側からビット線ＢＬ側に向かってページ毎に行うが、同一のページについて、Ｌページ書込とＵページ書込を連続して実行することはほとんどない。その理由は、図３（ａ）に示すように、ＢＬ方向において隣り合う電荷蓄積層１４同士は容量結合しているため、ＢＬ方向において隣り合うセル間には隣接セル効果が発生し、先に書き込まれたセルの閾値分布が、その後に実行される隣のセルの書込動作の影響を受けて変動するからである。具体的には、あるセルに電荷が注入されることにより、その隣のセルの電荷蓄積層１４の電位が容量結合により低下し、このセルの閾値が上昇する。

従って、仮に、あるページについてＬページ書込及びＵページ書込を行うことにより、このページに属する各セルに値「Ｅ」、「Ａ」、「Ｂ」又は「Ｃ」を書き込んだ後、隣のページについてＬページ書込及びＵページ書込を行うと、先に書き込んだセルの閾値分布は、隣のセルについてのＬページ書込及びＵページ書込の双方の影響を受けてしまい、閾値分布が大きく変動する。このような隣接セル効果に起因する閾値の変動量は、周囲のセルのデータパターン、隣のセルの閾値変動量、周囲のセルとのカップリング比等に依存するため、セル間で一様ではない。従って、隣のセルに対する書込の影響を受ける度に、セルの閾値分布は広がってしまう。セルの閾値分布が広がると、閾値分布間の電位の幅が狭くなる。この結果、値の判定が困難になり、読出動作の信頼性が低下してしまう。

このため、本実施形態においては、図５に示すように、＜１＞ワード線ＷＬ０に対してＬページ書込を行った後、＜２＞ワード線ＷＬ１に対してＬページ書込を行い、その後、＜３＞ワード線ＷＬ０に対してＵページ書込を行っている。一般的には、ｎを２〜（Ｎ−１）の整数としたとき、＜２ｎ＞あるワード線ＷＬｎに対してＬページ書込を行った後、＜２ｎ＋１＞１つ前のワード線ＷＬｎ−１に対してＵページ書込を行い、＜２ｎ＋２＞１つ後のワード線ＷＬｎ＋１に対してＬページ書込を行い、その後、＜２ｎ＋３＞ワード線ＷＬｎに対してＵページ書込を行う。すなわち、あるページに対するＬページ書込とＵページ書込との間に、１つ前のページに対するＵページ書込及び１つ後のページに対するＬページ書込を済ませておく。そうすると、あるページに対してＵページ書込を行い、値「Ａ」、「Ｂ」、「Ｃ」の閾値分布を設定した後で、このページが受ける隣のセルの影響は、１つ後のページに対するＵページ書込だけとなり、閾値分布の変動を抑制することができる。

次に、同じページに属する隣のセルから受ける隣接セル効果について説明する。
図３（ｂ）に示すように、ＷＬ方向において隣り合う電荷蓄積層１４同士も、ＢＬ方向において隣り合う電荷蓄積層１４同士と同様に、容量結合している。このため、ＷＬ方向において隣り合うセル間にも隣接セル効果が発生する。上述の如く、同じページに属するセルに対しては、同じタイミングでデータが書き込まれる。しかしながら、書き込まれる値によって、書き込みが終了するタイミングは異なる。このため、値の書き込みが終了したセルが、その後も書き込みを継続している隣のセルの影響を受けて、閾値が変動する場合がある。以下、この現象について説明する。

図６は、横軸に時間をとり、縦軸に書込電位をとって、Ｕページ書込における書込電位の変化を例示するグラフ図であり、
図７（ａ）〜（ｅ）は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、Ｕページ書込におけるメモリセルトランジスタの閾値分布の変化を例示するグラフ図である。

図６に示すように、書込動作においては、ワード線ＷＬに対して、パルス状の書込電位を、次第に電位を増加させながら、断続的に印加する。これにより、電荷蓄積層１４に電荷が注入され、メモリセルトランジスタの閾値が徐々に増加していく。
図７（ａ）に示すように、Ｌページ書込終了後、Ｕページ書込前の時点（時刻ｔ_０）においては、閾値分布は値「Ｅ」の分布と中間値「ＬＭ」の分布に二分されている。値「Ｅ」の閾値分布は、この段階において既に確定されている。

この状態から、図６に示すように書込電位を印加していくと、図７（ｂ）に示すように、値「Ａ」を書き込む予定のメモリセルトランジスタの閾値は、値「Ｅ」の閾値分布から正の方向に移動し始める。図７（ｂ）においては、この閾値分布を便宜上、「ＥＡ」と表す。そして、図７（ｃ）に示すように、時刻ｔ_Ａにおいて、値「Ａ」を書き込む予定のメモリセルトランジスタの閾値が所望の閾値を超えると確定し、値「Ａ」の閾値分布となる。この段階において、中間値「ＬＭ」の閾値分布も広がる。引き続き、書込電位の印加を続けていくと、図７（ｄ）に示すように、時刻ｔ_Ｂにおいて、値「Ｂ」を書き込む予定のメモリセルトランジスタの閾値が所望の閾値を超えると確定し、値「Ｂ」の閾値分布となる。この段階においては、値「Ｃ」となる予定の閾値分布は、正の方向に移動中である。図７（ｄ）においては、この閾値分布を便宜上、「ＢＣ」と表す。そして、図７（ｅ）に示すように、時刻ｔ_Ｃにおいて、値「Ｃ」を書き込む予定のメモリセルトランジスタの閾値が所望の閾値を超えると確定し、値「Ｃ」の閾値分布となる。これにより、Ｕページ書込が終了する。

このように、各セルにおいては、閾値が低い値から順に確定していく。このため、あるセル（以下、「対象セル」という）に書き込まれた値よりも、ＷＬ方向において対象セルの隣に配置されたセル（以下、「隣接セル」という）に書き込まれた値の方が高い場合には、対象セルは、隣接セルに対する書き込みの影響を受けて、値が変動してしまう。そして、対象セルの閾値の変動量は、対象セルの値と隣接セルの値との組合せによって異なる。このため、対象セルの閾値分布は、閾値が高い方向に広がるように変動する。

図８は、対象セルの値と隣接セルの値との組合せが、対象セルの閾値の変動に及ぼす影響の程度を示す図である。
上述の如く、対象セルと隣接セルとは同じワード線ＷＬを共有し、同じページに属している。

図８に示すように、対象セルの値が「Ｅ」であり、隣接セルの値も「Ｅ」である場合は、隣接セルに対して電荷はほとんど注入されないため、隣接セルが対象セルに及ぼす隣接セル効果はほとんどない。以下、このように隣接セル効果がほとんど無いか、全く無い場合を、図８において「無」と表す。

対象セルの値が「Ｅ」であり、隣接セルの値が「Ａ」である場合には、対象セルは、隣接セルの値が「Ｅ」から「Ａ」に変化するときに影響を受ける。すなわち、対象セルは、電荷の注入量が比較的大きい値「Ｅ」から値「Ａ」への変化の影響を１回受ける。以下、このように、電荷の注入量が比較的大きい変化を１回のみ受けている場合を、隣接セル効果が中程度であるとして、図８において「中」と表す。

対象セルの値が「Ｅ」であり、隣接セルの値が「Ｂ」である場合には、対象セルは、隣接セルの値がＬページ書込において「Ｅ」から「ＬＭ」に変化するときの影響、及び、Ｕページ書込において「ＬＭ」から「Ｂ」に変化するときの影響を受ける。すなわち、対象セルは、電荷の注入量が比較的大きい値「Ｅ」から中間値「ＬＭ」への変化の影響を１回受け、電荷の注入量が比較的小さい中間値「ＬＭ」から値「Ｂ」への変化の影響を１回受ける。この場合も、電荷の注入量が比較的大きい変化は１回のみであるため、図８において「中」と表す。

対象セルの値が「Ｅ」であり、隣接セルの値が「Ｃ」である場合には、対象セルは、隣接セルの値がＬページ書込において「Ｅ」から「ＬＭ」に変化するときの影響、及び、Ｕページ書込において「ＬＭ」から「Ｃ」に変化するときの影響を受ける。この場合は、電荷の注入量が比較的大きい変化を２回受けており、隣接セル効果が大きいため、図８において「大」と表す。

対象セルの値が「Ａ」であり、隣接セルの値が「Ｅ」又は「Ａ」である場合には、対象セルの書込終了後に隣接セルに対する書込は行われないため、隣接セル効果はほとんどない。従って、図８において「無」と表す。

対象セルの値が「Ａ」であり、隣接セルの値が「Ｂ」である場合には、対象セルは、隣接セルの値が「ＬＭ」から「Ｂ」に変化するときの影響を受ける。すなわち、対象セルは、電荷の注入量が比較的小さい中間値「ＬＭ」から値「Ｂ」への変化の影響を１回受ける。このように、電荷の注入量が比較的小さい変化のみを受けている場合を、隣接セル効果が小程度であるとして、図８において「小」と表す。

対象セルの値が「Ａ」であり、隣接セルの値が「Ｃ」である場合には、対象セルは、隣接セルの値が「ＬＭ」から「Ｃ」に変化するときの影響を受ける。すなわち、対象セルは、電荷の注入量が比較的大きい中間値「ＬＭ」から「Ｃ」への変化の影響を１回受ける。従って、図８において「中」と表す。

対象セルの値が「Ｂ」であり、隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」である場合には、対象セルの書込終了後に隣接セルに対する書込は行われないため、隣接セル効果はほとんどない。従って、図８において「無」と表す。

対象セルの値が「Ｂ」であり、隣接セルの値が「Ｃ」である場合には、対象セルは、隣接セルの値が「Ｂ」から「Ｃ」に変化するときの影響を受ける。すなわち、対象セルは、電荷の注入量が比較的大きい値「Ｂ」から「Ｃ」への変化の影響を１回受けているため、図８において「中」と表す。

対象セルの値が「Ｃ」であり、隣接セルの値が「Ｅ」、「Ａ」、「Ｂ」又は「Ｃ」である場合には、対象セルの書込終了後に隣接セルに対する書込は行われないため、隣接セル効果はほとんどない。従って、図８において「無」と表す。

このように、ＷＬ方向において隣り合うセル間で隣接セル効果が最も大きくなる場合は、対象セルの値が「Ｅ」であり、隣接セルの値が「Ｃ」である場合である。従って、読出動作において、閾値分布の変動の影響を特に受けやすい場合は、隣接セルの値が「Ｃ」であり、対象セルの値が「Ｅ」であるか否かを判別する場合である。このように、隣接セル効果の大きさは、対象セルの値が「Ｅ」である可能性がある場合において、隣接セルの値が「Ｃ」であるか「Ｃ」以外の値であるかによって、区別することができる。

また、対象セルが受ける隣接セル効果の影響は、両隣に位置する２つの隣接セルの値の組合せによって、３通りのケースに場合分けすることができる。すなわち、対象セルが受ける影響は、両隣に位置する２つの隣接セルの値が両方とも「Ｃ」である場合が最も大きく、両隣の隣接セルのうちの一方の値が「Ｃ」であり、他方の値が「Ｃ」以外の値である場合が次いで大きく、両隣の隣接セルの値が両方とも「Ｃ」以外の値である場合が、最も小さい。

次に、データの読出動作について説明する。
図９（ａ）及び（ｂ）は、センスアンプの動作を例示する回路図であり、（ａ）はセンス動作を示し、（ｂ）はセンス結果を転送する動作を示し、
図１０は、横軸に時間をとり、縦軸にキャパシタの正極側の電位をとって、センス時の電位変化を例示するグラフ図である。

後述するように、セルに書き込まれたデータを読み出す際には、そのセルの閾値が基準値と比較して高いか低いかの判別を複数回行う。各判別においては、ワード線ＷＬに所定の読出電位を印加して、セルがオン状態になるかオフ状態になるかを判定する。
先ず、閾値の判別に共通する動作について説明する。

図２に示すように、セルに書き込まれたデータを読み出す際には、トランジスタＢＬＸ、ＢＬＴ、ＸＸＬをオフ状態とし、トランジスタＨＬＬをオン状態とすることにより、ノードＳＥＮの配線を充電し、キャパシタＣＰに電荷を蓄積させる。これにより、ノードＳＥＮの電位は、ほぼ電源電位ＶＤＤとなる。

次に、ワード線ＷＬに所定の読出電位を印加する。図４（ｄ）に示すように、この読出電位は、例えば、セルの値が「Ｅ」であるか「Ｅ」以外であるかを判別する場合には、値「Ｅ」が書き込まれたセルの閾値分布の上限よりも高く、値「Ａ」が書き込まれたセルの閾値分布の下限よりも低い電位Ａ−Ｒｅａｄとする。また、残りのワード線ＷＬには、メモリセルトランジスタＭＴがその値に拘わらずオン状態となるような十分に高い通過電位を印加する。

この状態で、図９（ａ）に示すように、センスアンプＳＡのトランジスタＨＬＬをオフ状態とし、トランジスタＸＸＬ、ＢＬＸ、ＢＬＣをオン状態とする。これにより、キャパシタＣＰに蓄積された電荷が、セル電流Ｉｄとして、トランジスタＸＸＬ、トランジスタＢＬＴ、ビット線ＢＬ、アクティブエリア１２を経由して、ソース線ＳＬに流れる。セル電流Ｉｄが流れ、キャパシタＣＰに蓄積された電荷が放電されることにより、ノードＳＥＮの電位は電源電位ＶＤＤから低下し、ノードＣＯＭと同じ電位、すなわち、電源電位ＶＤＤと接地電位ＧＮＤとが、トランジスタＢＬＸの抵抗と、トランジスタＢＬＴ及びＮＡＮＤストリングＮＳの合計抵抗とによって抵抗分割された電位まで低下する。

このとき、図１０に示すように、読出電位が例えば電位Ａ−Ｒｅａｄである場合、読出対象としたセルに値「Ｅ」が書き込まれていれば、このセルはオン状態となるため、セル電流Ｉｄは相対的に大きくなる。これにより、キャパシタＣＰに蓄積された一定量の電荷は、相対的に短い時間で放電され、ノードＳＥＮの電位の低下速度は大きくなる。一方、セルに値「Ｅ」以外の値が書き込まれていれば、このセルはオフ状態となるため、電流Ｉｄは相対的に小さくなる。これにより、キャパシタＣＰに蓄積された一定量の電荷は、相対的に長い時間で放電され、ノードＳＥＮの電位の低下速度が小さくなる。電位の変化量をΔＶとし、セル電流の大きさをＩとし、キャパシタＣＰから放電される電荷量をＣとし、時間をｔとするとき、電位の変化量ΔＶは、ΔＶ＝Ｉ×ｔ／Ｃで表される。

そして、図９（ｂ）及び図１０に示すように、ある時刻にトランジスタＸＸＬをオフ状態とすることにより、ノードＳＥＮをＮＡＮＤストリングＮＳから電気的に分離した上で、アナログ／デジタルコンバータＡＤをアクティブにする。これにより、ノードＳＥＮの電位が、アナログ／デジタルコンバータＡＤに入力される。アナログ／デジタルコンバータＡＤは、入力されたアナログ信号をデジタル信号に変換して出力する。これにより、ノードＳＥＮの電位、すなわち、キャパシタＣＰの正極側の電位を測定し、対象セルの値を判別することができる。すなわち、ノードＳＥＮの電位が基準値よりも低ければ、対象セルは「オン状態」にあり、従って、その値は「Ｅ」であると判定することができる。一方、ノードＳＥＮの電位が基準値よりも高ければ、対象セルは「オフ状態」にあり、従って、その値は「Ｅ」以外の値であると判定することができる。上述の動作は、読出電位がＢ−Ｒｅａｄの場合、及び、Ｃ−Ｒｅａｄの場合についても同様である。

但し、上述の如く、セルの閾値分布は隣接セルの影響を受けて変動する。そして、この影響は、対象セルの値が「Ｅ」であり、隣接セルの値が「Ｃ」である場合に特に大きい。以下、このような場合に、隣接セルの値がノードＳＥＮの電位の測定のタイミングに及ぼす影響について説明する。
図１１（ａ）は、横軸に閾値をとり、縦軸にメモリセルトランジスタの数（セル数）をとって、隣接セルに起因する対象セルの閾値分布の変動を例示するグラフ図であり、（ｂ）は、横軸に制御ゲートの電位をとり、縦軸にソース−ドレイン間に流れる電流をとって、メモリセルトランジスタのＩ−Ｖ特性を例示するグラフ図である。

図１１（ａ）に示すように、両側の隣接セルの値がともに「Ｃ」以外の値である場合（以下、「両側Ｃ以外」ともいう）の閾値分布と比較して、両側の隣接セルのうち一方の値が「Ｃ」であり他方の値が「Ｃ」以外の値である場合（以下、「片側Ｃ」ともいう）の閾値分布は正側にシフトし、両側の隣接セルの値がともに「Ｃ」である場合（以下、「両側Ｃ」ともいう）の閾値分布は更に正側にシフトする。このため、図１１（ｂ）に示すように、ワード線ＷＬに同じ電位Ａ−Ｒｅａｄを印加しても、「両側Ｃ以外」のときに流れるセル電流Ｉｄ１と比較して、「片側Ｃ」のときに流れるセル電流Ｉｄ２は小さく、「両側Ｃ」のときに流れるセル電流Ｉｄ３はさらに小さい。

この結果、図１０に示すように、「両側Ｃ以外」のときのノードＳＥＮの電位変化（実線Ｌ１及びＬ２）と比較して、「片側Ｃ」のときの電位変化（破線Ｌ３及びＬ４）は緩やかであり、「両側Ｃ」のときの電位変化（一点鎖線Ｌ５及びＬ６）は更に緩やかである。従って、「両側Ｃ以外」のときにセンスに適した時刻ｔＡ１と比較して、「片側Ｃ」のときにセンスに適した時刻ｔＡ２はより後の時刻であり、「両側Ｃ」のときにセンスに適した時刻ｔＡ３は更に後の時刻である。

次に、読出動作全体のシーケンスについて説明する。
図１２（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＬページ読出の動作を例示するタイミングチャートであり、
図１３（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。
図４（ｄ）に示すように、本実施形態においては、本来４値であるデータを、２値のＬページデータと２値のＵページデータとに分けて読み出す。

図１２（ａ）及び（ｂ）に示すように、Ｌページ読出においては、読出対象とするワード線ＷＬｎ（ｎは１〜Ｎの整数）に、読出電位として、値「Ａ」の閾値分布と値「Ｂ」の閾値分布との間の電位Ｂ−Ｒｅａｄを印加する。一方、ワード線ＷＬｎ以外のワード線には、記憶された値に拘わらずメモリセルトランジスタをオン状態とする通過電位ＶＲＥＡＤを印加する。この状態で、上述の如く、各センスアンプＳＡからセル電流ＩｄをＮＡＮＤストリングに流し、時刻ｔＢにおいて、上述の動作により、アナログ／デジタルコンバータＡＤがノードＳＥＮの電位をデジタル信号に変換し、対象セルの状態を判定する（Ｓｅｎｓｅ Ｂ）。そして、対象セルが「オン状態」であれば、「Ｌページデータ」を値「１」とする。一方、対象セルが「オフ状態」であれば、「Ｌページデータ」を値「０」とする。

このようにして、対象セルの値が、閾値分布が最も低い値「Ｅ」及び２番目に低い値「Ａ」からなる第１群（Ｌページデータ：１）であるか、閾値分布が３番目に低い値「Ｂ」及び最も高い値「Ｃ」からなる第２群（Ｌページデータ：０）であるか、を判別する。以下、このようにワード線ＷＬｎに読出電位Ｂ−Ｒｅａｄを印加して行うセルの判別を、「Ｂ−Ｒｅａｄ判別」ともいう。その後、全てのワード線ＷＬの電位を接地電位ＧＮＤに戻す。

図１３（ａ）及び（ｂ）に示すように、Ｕページ読出においては、先ず、読出対象とするワード線ＷＬｎに、読出電位として、値「Ｅ」の閾値分布と値「Ａ」の閾値分布との間の電位Ａ−Ｒｅａｄを印加する。一方、ワード線ＷＬｎ以外のワード線には通過電位ＶＲＥＡＤを印加する。そして、各センスアンプＳＡからセル電流ＩｄをＮＡＮＤストリングに流し、時刻ｔＡ１、ｔＡ２、ｔＡ３のそれぞれにおいて、アナログ／デジタルコンバータＡＤがノードＳＥＮの電位をデジタル信号に変換する。これにより、対象セルの値が「Ｅ」であるか、「Ｅ」以外の値であるかが判別される（Ｓｅｎｓｅ Ａ１、Ｓｅｎｓｅ Ａ２、Ｓｅｎｓｅ Ａ３）。このようにワード線ＷＬｎに読出電位Ａ−Ｒｅａｄを印加して行うセルの判別を、「Ａ−Ｒｅａｄ判別」ともいう。そして、これらの判別結果を、それぞれデータラッチＤＬ１、ＤＬ２、ＤＬ３に保存する。

このように、本実施形態においては、制御回路ＣＮＴが、「両側Ｃ以外」のときにＡ−Ｒｅａｄ判別が可能となる第１の条件で、対象セルの値を判別し、その結果をデータラッチＤＬ１に保存し、「片側Ｃ」のときにＡ−Ｒｅａｄ判別が可能となる第２の条件で、対象セルの値を判別し、その結果をデータラッチＤＬ２に保存し、「両側Ｃ」のときにＡ−Ｒｅａｄ判別が可能となる第３の条件で、対象セルの値を判別し、その結果をデータラッチＤＬ３に保存する。従って、Ａ−Ｒｅａｄ判別において、ノードＳＥＮの電位を３回測定する。

次に、ワード線ＷＬｎ以外のワード線の電位を通過電位ＶＲＥＡＤに維持したまま、ワード線ＷＬｎの電位を、値「Ｂ」の閾値分布と値「Ｃ」の閾値分布との間の電位Ｃ−Ｒｅａｄに上昇させる。この状態で、時刻ｔＣにおいて、上述の読出動作を行い、対象セルの状態を判定する。これにより、対象セルの値が「Ｃ」以外の値であるか、「Ｃ」であるかを判別する（Ｓｅｎｓｅ Ｃ）。以下、このようにワード線ＷＬｎに読出電位Ｃ−Ｒｅａｄを印加して行うセルの判別を、「Ｃ−Ｒｅａｄ判別」ともいう。そして、このＣ−Ｒｅａｄ判別の結果を、データラッチＤＬ４に保存する。

この時点で、読出対象としているページに属する各セルの値が「Ｃ」であるか「Ｃ」以外であるかが判明する。従って、ある対象セルに関して、両隣の隣接セルの値が「Ｃ」であるか否かが判明する。そして、制御回路ＣＮＴは、対象セルのＡ−Ｒｅａｄ判別（値が「Ｅ」であるか「Ｅ」以外の値であるかの判別）の結果として、「両側Ｃ以外」の場合には、データラッチＤＬ１に保存された結果、すなわち、時刻ｔＡ１において検出された結果を採用し、「片側Ｃ」の場合には、データラッチＤＬ２に保存された結果、すなわち、時刻ｔＡ２において検出された結果を採用し、「両側Ｃ」の場合には、データラッチＤＬ３に保存された結果、すなわち、時刻ｔＡ３において検出された結果を採用する。

そして、読出電位を電位Ａ−Ｒｅａｄとしたときに対象セルがオン状態となった場合、すなわち、対象セルの値が「Ｅ」である場合、及び、読出電位を電位Ｃ−Ｒｅａｄとしたときに対象セルがオフ状態となった場合、すなわち、対象セルの値が「Ｃ」である場合には、「Ｕページデータ」を値「１」とする。一方、読出電位を電位Ａ−Ｒｅａｄとしたときにオフ状態となり、且つ、読出電位を電位Ｃ−Ｒｅａｄとしたときにオン状態となった場合、すなわち、対象セルの値が「Ａ」又は「Ｂ」である場合には、「Ｕページデータ」を値「０」とする。これにより、読出動作が終了する。

なお、時刻ｔＡ１、ｔＡ２、ｔＡ３のいずれにおいても「オン状態」であったセルについては、Ｃ−Ｒｅａｄ判別を行って隣接セルの値を評価するまでもなく、値が「Ｅ」であることが確定される。従って、このセルに接続されたビット線ＢＬについては、時刻ｔＡ３の後に、電位を接地電位ＧＮＤに落としてもよい。

次に、本実施形態の効果について説明する。
本実施形態においては、図１３（ｂ）に示すように、時刻ｔＡ１、ｔＡ２、ｔＡ３において、それぞれＡ−Ｒｅａｄ判別を行い、その結果をデータラッチＤＬ１〜ＤＬ３に保存する。これにより、図１１（ａ）及び（ｂ）に示すように、「両側Ｃ以外」、「片側Ｃ」及び「両側Ｃ」のいずれの場合についても、それぞれの閾値分布に応じた適切な条件で、Ａ−Ｒｅａｄ判別を行うことができる。その後、Ｃ−Ｒｅａｄ判別を行い、隣接セルの値が「Ｃ」であるか否かを判別した後、隣接セルの値の組合せに基づいて、データラッチＤＬ１〜ＤＬ３に記憶された３種類のＡ−Ｒｅａｄ判別の結果のうち、最も適当な結果を採用する。これにより、閾値分布の変動を特に受けやすい場合、すなわち、隣接セルの値が「Ｃ」であり、対象セルについてＡ−Ｒｅａｄ判別を行う場合においても、データを精度よく読み出すことができる。

また、本実施形態においては、読出対象とするページのワード線ＷＬｎの電位を読出電位Ａ−Ｒｅａｄに固定し、それ以外のワード線ＷＬの電位を通過電位ＶＲＥＡＤに固定した状態で、時刻ｔＡ１、ｔＡ２、ｔＡ３において判別を行う。このため、時刻ｔＡ１、ｔＡ２、ｔＡ３の相互間において、ワード線ＷＬの電位を変化させる必要がない。この結果、ワード線を充電するための時間が不要となり、読出動作を短時間で行うことができる。

更に、本実施形態においては、閾値分布の変動の影響を特に受けやすい場合、すなわち、隣接セルの値が「Ｃ」であり、対象セルについてＡ−Ｒｅａｄ判別を行う場合に限って、３種類の判別結果を取得している。これにより、読出時間を大幅に増加させることなく、読出動作の精度を効率的に向上させることができる。

更にまた、本実施形態においては、読出対象とするページのワード線ＷＬｎの電位を、先ず読出電位Ａ−Ｒｅａｄとし、その後、読出電位Ｃ−Ｒｅａｄとしている。ワード線ＷＬｎの電位を読出電位Ａ−Ｒｅａｄとしたときは、値が「Ｅ」のセルのみにセル電流が流れる。一方、ワード線ＷＬｎの電位を読出電位Ｃ−Ｒｅａｄとしたときは、値が「Ｅ」、「Ａ」及び「Ｂ」のセルにセル電流が流れる。このため、上述の如く、時刻ｔＡ３の判別の時点で値が「Ｅ」であることが確定したセルについて、ビット線ＢＬの電位を接地電位ＧＮＤに落とすことにより、装置全体の消費電流を抑制することができる。

次に、第１の比較例について説明する。
図１４（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例におけるＵページ読出の動作を例示するタイミングチャートである。
図１４（ａ）及び（ｂ）に示すように、本比較例においては、Ｕページ読出において、時刻ｔＡにおいてＡ−Ｒｅａｄ判別を行い、時刻ｔＣにおいてＣ−Ｒｅａｄ判別を行っている。このとき、Ａ−Ｒｅａｄ判別の結果はセル毎に１つのみ取得し、Ｃ−Ｒｅａｄ判別の結果に基づいて選択されることはない。このため、対象セルの値が「Ｅ」であり、隣接セルの値が「Ｃ」である場合には、閾値分布のシフト量が大きくなり、本来の値が「Ｅ」であるセルの一部が、値「Ａ」と判定される可能性が高い。従って、本比較例は、読み出しの精度が低い。

次に、第２の比較例について説明する。
図１５（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例におけるＬページ読出の動作を例示するタイミングチャートであり、
図１６（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例におけるＵページ読出の動作を例示するタイミングチャートである。

図１５（ａ）及び（ｂ）並びに図１６（ａ）及び（ｂ）に示すように、本比較例においては、Ｌページ読出及びＵページ読出にそれぞれ予備読出期間及び本読出期間を設けている。各予備読出期間においては、ワード線ＷＬｎに電位Ａ−Ｒｅａｄ、Ｂ−Ｒｅａｄ及びＣ−Ｒｅａｄを順次印加し、セルの値を暫定的に判定する。

Ｌページ読出においては、本読出期間において、ワード線ＷＬｎに電位Ｂ−Ｒｅａｄを印加し、時刻ｔＢ１、ｔＢ２、ｔＢ３において、それぞれ、Ｂ−Ｒｅａｄ判別を行う。そして、予備読出期間における判定の結果、対象セルの両側に配置された隣接セルの値が両方とも「Ｅ」又は「Ｂ」である場合には、時刻ｔＢ１において判別された結果を取り込み、一方が「Ｅ」又は「Ｂ」で他方が「Ａ」又は「Ｃ」である場合には、時刻ｔＢ２において判別された結果を取り込み、両方とも「Ａ」又は「Ｃ」である場合には、時刻ｔＢ３において判別された結果を取り込む。

同様に、Ｕページ読出においては、本読出期間において、ワード線ＷＬｎに電位Ａ−Ｒｅａｄを印加し、時刻ｔＡ１、ｔＡ２、ｔＡ３において、それぞれＡ−Ｒｅａｄ判別を行い、予備読出期間において得られた隣接セルの値に基づいて、いずれかの判別結果を取り込む。次に、ワード線ＷＬｎに電位Ｃ−Ｒｅａｄを印加し、時刻ｔＣ１、ｔＣ２、ｔＣ３において、それぞれＣ−Ｒｅａｄ判別を行い、予備読出期間において得られた隣接セルの値に基づいて、いずれかの判別結果を取り込む。

本比較例によれば、本読出期間の前に予備読出期間を設けることにより、予備読出期間において暫定的に判定された隣接セルの値に基づいて、本読出期間における読出条件を補正して、データを読み出すことができる。しかしながら、本比較例においては、セルの値の判別を２回行っているため、読出動作に要する時間が極めて長くなってしまう。従って、本比較例は、読出動作の速度が低い。

また、本比較例のように、隣接セルの値のみに基づいて読出条件を補正すると、読出動作の精度がかえって低下してしまう場合がある。例えば、対象セルの値が「Ｃ」であり、隣接セルの値が両方とも「Ｃ」である場合には、図８に示したように、対象セルが受ける隣接セル効果は小さい。しかしながら、このような場合に、時刻ｔＣ３においてセルの状態を判別すると、読出条件を過剰に補正することになり、精度が低下してしまう。

これに対して、前述の第１の実施形態によれば、予備読出期間を設けることなく、本来の読出動作において、Ｃ−Ｒｅａｄ判別の結果を利用して、Ａ−Ｒｅａｄ判別の結果を選択しているため、読出時間の増加が少ない。従って、第２の比較例と比較して、読出動作が高速である。第１の比較例と比較して、第１の実施形態の読出動作に要する時間の増加分は、センスアンプＳＡの動作に要する時間Ｔ１と、Ｃ−Ｒｅａｄ判別の結果に基づいて、データラッチＤＬ１〜ＤＬ３のいずれか１つからＡ−Ｒｅａｄ判別の結果を取り込むための時間Ｔ２のみである。

また、第１の実施形態においては、隣接セル効果が読出動作に及ぼす影響が特に大きい場合に限って読出条件を補正しているため、読出動作に要する時間を大きく増加させることなく、読出動作の精度を効果的に向上させることができる。更に、隣接セル効果が小さい場合に読出条件を過剰に補正することがない。従って、読み出しの精度が高い。

次に、第２の実施形態について説明する。
図１７（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。
図１７（ａ）〜（ｃ）に示すように、本実施形態においては、Ｕページ読出において、Ａ−Ｒｅａｄ判別を２回行った後、Ｃ−Ｒｅａｄ判別を２回行っている。

１回目のＡ−Ｒｅａｄ判別においては、読出電位Ａ−Ｒｅａｄを低めに設定し、精度が粗い判別を行う。この場合、値が「Ｅ」であるセルのうちでも、閾値が相対的に低いセルのみが「オン状態」となり、それ以外のセルは「オフ状態」となる。このため、「オン状態」となったセルについては、確実に値が「Ｅ」であると判定することができる。値が「Ｅ」であると判定されたセルについては、ビット線ＢＬの電位を接地電位ＣＮＤに落とす。
そして、２回目のＡ−Ｒｅａｄ判別において、上述の時刻ｔＡ１、ｔＡ２、ｔＡ３における判別を行い、その結果をデータラッチＤＬ１〜ＤＬ３にそれぞれ保存する。このとき、時刻ｔＡ１、ｔＡ２、ｔＡ３のいずれの判別結果においても値が「Ｅ」であると判定されたセルについては、ビット線ＢＬの電位を接地電位ＣＮＤに落とす。

１回目のＣ−Ｒｅａｄ判別においては、読出電位Ｃ−Ｒｅａｄを高めに設定し、精度が粗い判別を行う。この場合、値が「Ｃ」であるセルのうちでも、閾値が相対的に高いセルのみが「オフ状態」となり、それ以外のセルは「オン状態」となる。このため、「オフ状態」となったセルについては、確実に値が「Ｃ」であると判定することができる。値が「Ｃ」であると判定されたセルについては、ビット線ＢＬの電位を接地電位ＣＮＤに落とす。そして、２回目のＣ−Ｒｅａｄ判別を行い、その結果を用いて、上述の時刻ｔＡ１、ｔＡ２、ｔＡ３におけるＡ−Ｒｅａｄ判別の結果うち、１つの結果を採用する。

本実施形態によれば、判別の度に、値が確定したセルについて、ビット線の電位を接地電位に落としているため、全体として消費電流を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第３の実施形態について説明する。
図１８（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。
図１８（ａ）〜（ｃ）に示すように、本実施形態においても、前述の第２の実施形態と同様に、Ｕページ読出において、Ａ−Ｒｅａｄ判別を２回行った後、Ｃ−Ｒｅａｄ判別を２回行っている。但し、本実施形態においては、１回目のＣ−Ｒｅａｄ判別の結果に基づいて、Ａ−Ｒｅａｄ判別の結果を選択している。

本実施形態によれば、１回目のＣ−Ｒｅａｄ判別の結果に基づくＡ−Ｒｅａｄ判別の結果の選択を、２回目のＣ−Ｒｅａｄ判別と並行して実施することができる。このため、前述の第２の実施形態と比較して、Ｕページ読出に要する時間が時間Ｔ２だけ短くなる。これにより、読出動作のより一層の高速化を図ることができる。一方、前述の第２の実施形態においては、全てのセルの値が確定された後、その結果を用いてＡ−Ｒｅａｄ判別の結果を選択しているため、読み出しの精度がより高い。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。

次に、第４の実施形態について説明する。
図１９（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。

図１９（ａ）及び（ｂ）に示すように、本実施形態においては、Ａ−Ｒｅａｄ判別において、時刻ｔＡ１及びｔＡ２の２回のタイミングでノードＳＥＮの電位を検出し、時刻ｔＡ１における検出結果をデータラッチＤＬ１に保存し、時刻ｔＡ１における検出結果をデータラッチＤＬ２に保存する。次に、Ｃ−Ｒｅａｄ判別を行い、セルの値が「Ｃ」であれば、ラッチ値「１」をデータラッチＤＬ３に保存し、セルの値が「Ｃ」以外の値であれば、ラッチ値「０」をデータラッチＤＬ３に保存する。このように、本実施形態においては、Ａ−Ｒｅａｄ判別において、ノードＳＥＮの電位を２回測定する。

そして、対象セルの両側に配置された一対の隣接セルのラッチ値について、その論理和（ＯＲ）が「０」である場合、すなわち、隣接セルの値が両方とも「Ｃ」以外の値であり、ラッチ値が両方とも「０」である場合には、Ａ−Ｒｅａｄ判別の結果として、データラッチＤＬ１に保存された結果を採用する。一方、上記論理和（ＯＲ）が「１」である場合、すなわち、一方又は両方の隣接セルの値が「Ｃ」であり、少なくとも一方のラッチ値が「１」である場合には、Ａ−Ｒｅａｄ判別の結果として、データラッチＤＬ２に保存された結果を採用する。つまり、「両側Ｃ以外」の場合には時刻ｔＡ１において検出された結果を採用し、「片側Ｃ」及び「両側Ｃ」の場合には、時刻ｔＡ２において検出された結果を採用する。

本実施形態においては、Ａ−Ｒｅａｄ判別において、ノードＳＥＮの電位の検出を、時刻ｔＡ１及びｔＡ２の２回のみ行っているため、前述の第１の実施形態と比較して、時間Ｔ１を短縮することができる。これにより、読出動作のより一層の高速化を図ることができる。また、前述の第１の実施形態と比較して、各センスアンプＳＡに設けるデータラッチＤＬの数を１つ低減することができる。一方、前述の第１の実施形態によれば、隣接セルの値の組合せを３通りに場合分けしているため、隣接セル効果をより精密に考慮し、読み出しの精度をより一層向上させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第５の実施形態について説明する。
本実施形態は、前述の第４の実施形態と比較して、一対の隣接セルのラッチ値の論理和（ＯＲ）ではなく、論理積（ＡＮＤ）を用いて、Ａ−Ｒｅａｄ判別の結果を選択する点が異なっている。本実施形態においては、ラッチ値の論理積（ＡＮＤ）が「０」である場合、すなわち、「両側Ｃ以外」及び「片側Ｃ」であり、少なくとも一方のラッチ値が「０」である場合には、時刻ｔＡ１において検出された結果を取り込む。一方、ラッチ値の論理積（ＡＮＤ）が「１」である場合、すなわち、「両側Ｃ」であり、ラッチ値が両方とも「１」である場合には、時刻ｔＡ２において検出された結果を取り込む。本実施形態における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。

次に、第６の実施形態について説明する。
図２０（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。
図２０（ａ）〜（ｃ）に示すように、本実施形態は、前述の第２の実施形態と第４の実施形態とを組み合わせた例である。すなわち、本実施形態においては、Ｕページ読出において、Ａ−Ｒｅａｄ判別を２回行った後、Ｃ−Ｒｅａｄ判別を２回行う。そして、２回目のＡ−Ｒｅａｄ判別において、時刻ｔＡ１及びｔＡ２の２回のタイミングでノードＳＥＮの電位を測定し、２回目のＣ−Ｒｅａｄ判別の結果に基づいて、Ａ−Ｒｅａｄ判別の結果を選択する。本実施形態における上記以外の構成、動作及び効果は、前述の第２及び第４の実施形態と同様である。なお、本実施形態と同様に、前述の第２の実施形態を第５の実施形態と組み合わせてもよく、第３の実施形態を第４又は第５の実施形態と組み合わせてもよい。

前述の各実施形態においては、ノードＳＥＮの電位を測定するタイミングを異ならせることにより、隣接セル効果の大きさに応じた複数水準の読出条件を実現する例を示したが、本発明はこれには限定されず、他の因子を異ならせることにより、複数水準の読出条件を実現してもよい。例えば、読出対象とするページのワード線ＷＬｎの読出電位を異ならせてもよい。この場合は、例えば、Ａ−Ｒｅａｄ判別において、ワード線ＷＬｎに読出電位Ａ−Ｒｅａｄ１を印加した状態でセルのデータを読み出してデータラッチＤＬ１に保存し、次に、ワード線ＷＬｎに読出電位Ａ−Ｒｅａｄ１よりも高い読出電位Ａ−Ｒｅａｄ２を印加した状態でデータを読み出してデータラッチＤＬ２に保存し、次に、ワード線ＷＬｎに読出電位Ａ−Ｒｅａｄ２よりも高い読出電位Ａ−Ｒｅａｄ３を印加した状態でデータを読み出してデータラッチＤＬ３に保存する。そして、Ｃ−Ｒｅａｄ判別を行い、「両側Ｃ以外」のときはデータラッチＤＬ１に保存された値を採用し、「片側Ｃ」のときはデータラッチＤＬ２に保存された値を採用し、「両側Ｃ」のときはデータラッチＤＬ３に保存された値を採用する。又は、ワード線ＷＬｎの隣のワード線ＷＬｎ＋１の通過電位ＶＲＥＡＤを異ならせることにより、カップリング効果により、ワード線ＷＬｎの電位を異ならせてもよい。

以上説明した実施形態によれば、読出動作が高速であり、読み出しの精度が高い半導体記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

本発明は、以下の態様を含む。
（付記１）
第１方向に延びる複数本のアクティブエリアが形成された半導体基板と、
前記半導体基板上に設けられ、第２方向に延びる複数本のワード線と、
前記アクティブエリアにそれぞれ接続された複数本のビット線と、
前記複数本のアクティブエリアに接続されたソース線と、
各前記アクティブエリアと各前記ワード線との間に配置された電荷蓄積層と、
制御回路と、
を備え、
前記制御回路は、各前記ビット線に接続されたセンスアンプを有し、
各前記センスアンプは、複数のデータラッチを有し、
各前記アクティブエリアと各前記ワード線との交差部分に、複数水準の値を持つデータが書き込まれるメモリセルトランジスタが形成されており、
前記制御回路は、一の前記ワード線に第１の読出電位を印加しつつ、前記一のワード線が構成する複数の前記メモリセルトランジスタに記憶されたデータを複数の読出条件で判別し、各読出条件で判別された結果を各前記データラッチにそれぞれ保存し、
前記制御回路は、前記一のワード線に第２の読出電位を印加しつつ、前記一のワード線が構成する前記メモリセルトランジスタに記憶されたデータを判別し、
前記制御回路は、一の前記メモリセルトランジスタの隣に配置された前記メモリセルトランジスタについて、前記第２の読出電位を印加したときの判別結果に基づいて、前記一のメモリセルトランジスタについて、前記複数のデータラッチに保存された結果のいずれかを採用する半導体記憶装置。

１：半導体記憶装置、１０：シリコン基板、１１：ＳＴＩ、１２：アクティブエリア、１３：ゲート絶縁膜、１４：浮遊ゲート電極、１６：層間絶縁膜、ＡＤ：アナログ／デジタルコンバータ、ＢＬ、ＢＬ０〜ＢＬＭ：ビット線、ＢＬＫ、ＢＬＫ０〜ＢＬＫＬ：ブロック、ＢＬＳ：ビット線制御線、ＢＬＴ：ビット線制御トランジスタ、ＢＬＸ：トランジスタ、ＣＮＴ：制御回路、ＣＯＭ：ノード、ＣＰ：キャパシタ、ＤＬ、ＤＬ１〜ＤＬ４：データラッチ、ＨＬＬ：トランジスタ、Ｉｄ：セル電流、ＭＡ：メモリセルアレイ、ＭＴ：メモリセルトランジスタ、ＮＳ：ＮＡＮＤストリング、ＲＤ：ロウデコーダ、ＳＡ、ＳＡ０〜ＳＡＭ：センスアンプ、ＳＥＮ：ノード、ＳＧ：選択ゲート線、ＳＬ：ソース線、ＳＴ：選択トランジスタ、ＷＬ、ＷＬ０〜ＷＬＮ：ワード線、ＸＸＬ：トランジスタ

Claims (7)

1. 複数の不揮発性のメモリセルトランジスタと、
   複数のセンスアンプと、
   各前記センスアンプを各前記メモリセルトランジスタに接続する複数本のビット線と、
   前記メモリセルトランジスタのゲートに共通接続されたワード線と、
   制御回路と、
   を備え、
   各前記センスアンプは、
   第１〜第３のデータラッチと、
   キャパシタと、
   を有し、
   前記制御回路は、前記ワード線に第１の読出電位を印加しつつ、
   前記キャパシタに蓄積された電荷を前記メモリセルトランジスタに流し始めてから第１の時間経過後に、前記キャパシタの正極側の電位を測定することにより、前記メモリセルトランジスタの値を判別し、その結果を前記第１のデータラッチに保存し、
   前記キャパシタに蓄積された電荷を前記メモリセルトランジスタに流し始めてから前記第１の時間よりも長い第２の時間経過後に、前記キャパシタの正極側の電位を測定することにより、前記メモリセルトランジスタの値を判別し、その結果を前記第２のデータラッチに保存し、
   前記キャパシタに蓄積された電荷を前記メモリセルトランジスタに流し始めてから前記第２の時間よりも長い第３の時間経過後に、前記キャパシタの正極側の電位を測定することにより、前記メモリセルトランジスタの値を判別し、その結果を前記第３のデータラッチに保存し、
   前記制御回路は、前記ワード線に前記第１の読出電位よりも高い第２の読出電位を印加しつつ、前記ワード線が構成する前記メモリセルトランジスタの値が最も高い値であるか否かを判別し、
   前記制御回路は、一の前記メモリセルトランジスタの両隣に配置された２つの前記メモリセルトランジスタの値が両方とも前記最も高い値以外の値であるときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第１のデータラッチに保存された結果を採用し、前記２つのメモリセルトランジスタのうち、一方の値が前記最も高い値であり、他方の値が前記最も高い値でないときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第２のデータラッチに保存された結果を採用し、前記２つのメモリセルトランジスタの値が両方とも前記最も高い値であるときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第３のデータラッチに保存された結果を採用する半導体記憶装置。
2. 複数の不揮発性のメモリセルトランジスタと、
   複数のセンスアンプと、
   各前記センスアンプを各前記メモリセルトランジスタに接続する複数本のビット線と、
   前記メモリセルトランジスタのゲートに共通接続されたワード線と、
   制御回路と、
   を備え、
   各前記センスアンプは、複数のデータラッチを有し、
   前記制御回路は、前記ワード線に第１の読出電位を印加しつつ、前記ワード線に接続された複数の前記メモリセルトランジスタに記憶されたデータを複数の読出条件で判別し、各読出条件で判別された結果を各前記データラッチにそれぞれ保存し、
   前記制御回路は、前記ワード線に第２の読出電位を印加しつつ、前記ワード線に接続された前記メモリセルトランジスタに記憶されたデータを判別し、
   前記制御回路は、一の前記メモリセルトランジスタの隣に配置された前記メモリセルトランジスタについて、前記第２の読出電位を印加したときの判別結果に基づいて、前記一のメモリセルトランジスタについて、前記複数のデータラッチに保存された結果のいずれかを採用する半導体記憶装置。
3. 前記複数のデータラッチには、第１及び第２のデータラッチが含まれており、
   前記第２の読出電位は前記第１の読出電位よりも高く、
   前記複数の読出条件は、前記一のワード線が構成する複数の前記メモリセルトランジスタのうち、前記一のメモリセルトランジスタの両隣に配置された２つの前記メモリセルトランジスタの値が両方とも閾値が最も高い値以外の値であるときに、前記一のメモリセルトランジスタの値が閾値が最も低い値であるか否かを判別できる第１の条件、及び、前記２つの前記メモリセルトランジスタの値が両方とも前記最も高い値であるときに、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かを判別できる第２の条件、を含み、
   前記制御回路は、前記第１の条件における判別結果を前記第１のデータラッチに保存し、前記第２の条件における判別結果を前記第２のデータラッチに保存し、
   前記制御回路は、前記第２の読出電位を印加したときに、前記２つのメモリセルトランジスタの値が両方とも前記最も高い値以外の値であるときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第１のデータラッチに保存された結果を採用し、前記２つのメモリセルトランジスタの値が両方とも前記最も高い値であるときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第２のデータラッチに保存された結果を採用する請求項２記載の半導体記憶装置。
4. 前記複数のデータラッチには、第３のデータラッチがさらに含まれ、
   前記制御回路は、前記一のワード線に前記第１の読出電位を印加するときに、
   前記２つのメモリセルトランジスタのうち、一方の値が前記最も高い値であり、他方の値が前記最も高い値でないときに、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かを判別できる第３の条件で、前記一のメモリセルトランジスタの値を判別し、その結果を前記第３のデータラッチに保存し、
   前記制御回路は、前記２つのメモリセルトランジスタのうち、一方の値が前記最も高い値であり、他方の値が前記最も高い値でないときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第３のデータラッチに保存された結果を採用する請求項３記載の半導体記憶装置。
5. 前記２つのメモリセルトランジスタのうち、一方の値が前記最も高い値であり、他方の値が前記最も高い値でないときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第１のデータラッチに保存された結果を採用する請求項３記載の半導体記憶装置。
6. 前記２つのメモリセルトランジスタのうち、一方の値が前記最も高い値であり、他方の値が前記最も高い値でないときは、前記一のメモリセルトランジスタの値が前記最も低い値であるか否かの判別結果として、前記第２のデータラッチに保存された結果を採用する請求項３記載の半導体記憶装置。
7. 各前記センスアンプは、キャパシタをさらに有し、
   前記第１の条件においては、前記キャパシタに蓄積された電荷を前記メモリセルトランジスタに流し始めてから第１の時間経過後に、前記キャパシタの正極側の電位を測定し、
   前記第２の条件においては、前記キャパシタに蓄積された電荷を前記メモリセルトランジスタに流し始めてから前記第１の時間よりも長い第２の時間経過後に、前記キャパシタの正極側の電位を測定する請求項２〜６のいずれか１つに記載の半導体記憶装置。

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