TWI384484B - 非揮發性儲存器之阻抗感測及補償 - Google Patents

Description

非揮發性儲存器之阻抗感測及補償

本發明係關於用於非揮發性儲存器之技術。

交叉參照以下申請案，並將其全文以引用的方式併入本文中：Nima Mokhlesi及Raul-Adrian Cernea在與本申請案之同一天申請之名為"具有阻抗感測及補償之非揮發性儲存系統(Non-Volatile Storage System With Resistance Sensing And Compensation)"之美國專利申請案11/617,981號[代理人檔案號碼SAND-01124US1]，其全文以引用之方式併入本文中。

半導體記憶體已風行於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可擦可程式化唯讀記憶體(EEPROM)及快閃記憶體為最為風行之非揮發性半導體記憶體。

EEPROM及快閃記憶體均利用定位於半導體基板中之通道區域上方且與半導體基板中之通道區域絕緣的浮動閘極。將浮動閘極定位於源極區域與汲極區域之間。控制閘極經提供於浮動閘極上方且與浮動閘極絕緣。藉由保持於浮動閘極上的電荷之量來控制電晶體之臨限電壓。亦即，藉由浮動閘極上的電荷之位準來控制在接通電晶體以允許其源極與汲極之間的導通之前必須施加至控制閘極的電壓之最小量。

在對EEPROM或快閃記憶體裝置(諸如NAND快閃記憶體裝置)進行程式化時，通常向控制閘極施加程式化電壓且位元線接地。來自通道之電子注入浮動閘極中。當電子於浮動閘極中累積時，浮動閘極變得帶負電，且記憶體單元之臨限電壓升高以使得記憶體單元處於程式化狀態。可在題為"Source Side Self Boosting Technique For Non-Volatile Memory"之美國專利第6,859,397號中、題為"Detecting Over Programmed Memory"之美國專利第6,917,542號中及題為"Programming Non-Volatile Memory"之美國專利第6,888,758號中找到關於程式化之較多資訊，所有三個引用之專利均以全文引用之方式而併入本文中。

在許多情況下，將程式化電壓作為一系列脈衝(稱為程式化脈衝)而施加至控制閘極，其中脈衝之量值在每一脈衝處遞增。在程式化脈衝之間，執行一或多個驗證操作之集合來判定所程式化之記憶體單元是否已達到其目標位準。若記憶體單元已達到其目標位準，則程式化對於彼記憶體單元停止。若記憶體單元尚未達到其目標位準，則程式化對於彼記憶體單元將繼續。

快閃記憶體系統之一實例使用NAND結構，其包括在兩個選擇閘極之間串聯配置多個電晶體。將串聯之電晶體及選擇閘極稱為NAND串。

在典型NAND快閃記憶體裝置中，以某一次序而對記憶體單元進行程式化，其中首先對鄰接於源極側選擇閘極之字線上的記憶體單元進行程式化。隨後，對鄰近字線上之記憶體單元進行程式化，隨後對下一鄰近字線上之記憶體 單元進行程式化，等等，直至鄰接於汲極側選擇閘極的最後一字線上之記憶體單元經程式化。

隨著NAND串中之較多記憶體單元經程式化，未選定字線下的通道區域之傳導性將下降，因為經程式化之記憶體單元具有比處於擦除狀態中之記憶體單元高的臨限電壓。通道阻抗之此增大改變記憶體單元之IV特性。在對特定記憶體單元進行程式化(及驗證)時，高於選定字線(較接近於汲極側選擇閘極)之字線上的所有記憶體單元仍處於擦除狀態中。因此，彼等字線下之通道區域非常良好地傳導，從而導致在實際驗證操作期間相對較高的單元電流。然而，在將NAND串之所有記憶體單元程式化為其所要狀態之後，彼等字線下之通道區域的傳導性通常下降，因為多數單元將被程式化為程式化狀態中之一者(而平均25%之較小數目的單元將保持於擦除狀態中)。因此，IV特性改變，因為與在程式化期間執行之先前驗證操作相比，將存在較小電流。降低之電流造成記憶體單元之臨限電壓的虛假偏移，其可導致在讀取資料時的錯誤。將此效應稱為背式圖案(back pattern)效應。

建議考慮到背式圖案效應的用於讀取非揮發性儲存器之技術。在自為連接之非揮發性儲存器元件之一群組之部分的非揮發性儲存器元件讀取資料時，對於該群組量測阻抗資訊。基於量測得之阻抗資訊設定一或多個讀取參數。接著使用該一或多個參數而執行讀取過程。

一實施例包括量測連接之非揮發性儲存器元件之一或多 個群組之阻抗資訊及藉由使用該阻抗資訊而自每一群組的一或多個非揮發性儲存器元件讀取資料。

一實施例包括量測一或多個NAND串之阻抗資訊，基於阻抗資訊而對於每一NAND串單獨地選擇參數，及藉由使用所選參數對於每一NAND串之至少一非揮發性儲存器元件執行一或多個讀取操作。NAND串中之每一者包括一組非揮發性儲存器元件。

一實施例包括量測連接之非揮發性儲存器元件之一或多個群組之阻抗資訊。連接之非揮發性儲存器元件之每一群組包括目標非揮發性儲存器元件及鄰接於目標非揮發性儲存器元件的鄰接非揮發性儲存器元件。該過程亦包括判定鄰接非揮發性儲存器元件之狀況資訊及在向鄰接非揮發性儲存器元件提供補償的同時對於目標非揮發性儲存器元件執行一或多個讀取操作。補償係基於狀況資訊及阻抗資訊。狀況資訊指示鄰接非揮發性儲存器元件之狀況。

一實施例包括量測連接之非揮發性儲存器元件之群組之阻抗資訊，基於鄰接非揮發性儲存器元件之資料儲存狀況判定鄰接非揮發性儲存器元件之狀況資料及在阻抗資訊指示第一阻抗狀況的情況下調整狀況資料。在調整狀況資料之後，若阻抗資訊指示第一阻抗狀況，則對於目標非揮發性儲存器元件執行一或多個讀取操作。讀取操作包括向目標非揮發性儲存器元件施加讀取電壓，同時向鄰接非揮發性儲存器元件施加第一電壓且向該群組之其他未選定非揮發性儲存器元件施加第二電壓。第一電壓係基於狀況資料。

一實施例包括向一或多個NAND串上之非揮發性儲存器元件之第一子集施加第一電壓，向該一或多個NAND串上的非揮發性儲存器元件之第二子集施加第二電壓，及基於NAND串中回應於施加第一電壓及第二電壓而流動的電流感測該一或多個NAND串之阻抗資訊。

一實例實施包含複數個非揮發性儲存器元件及與該複數個非揮發性儲存器元件通信以執行本文所論述之過程的一或多個管理電路。

快閃記憶體系統之一實例使用NAND結構，其包括串聯配置夾於兩個選擇閘極之間的多個電晶體。將串聯之電晶體及選擇閘極稱為NAND串。圖1為展示一NAND串之俯視圖。圖2為其等效電路。圖1及圖2描繪之NAND串包括串聯且夾於第一(或汲極側)選擇閘極120與第二(或源極側)選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120經由位元線接觸點126而使NAND串連接至位元線。選擇閘極122使NAND串連接至源極線128。藉由向選擇線SGD施加適當電壓而控制選擇閘極120。藉由向選擇線SGS施加適當電壓而控制選擇閘極122。電晶體100、102、104及106中之每一者具有控制閘極及浮動閘極。舉例而言，電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極 104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。

注意，雖然圖1及圖2展示NAND串中之四個記憶體單元，但四個電晶體之使用僅被提供作為實例。NAND串可具有四個以下記憶體單元或四個以上記憶體單元。舉例而言，一些NAND串將包括八個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元、128個記憶體單元等等。本文中之論述不限於NAND串中之記憶體單元的任何特定數目。

使用NAND結構之快閃記憶體系統的典型架構將包括若干NAND串。每一NAND串藉由其受選擇線SGS控制的源極選擇閘極而連接至源極線，且藉由其受選擇線SGD控制的汲極選擇閘極而連接至其相關聯之位元線。每一位元線及經由位元線接觸點連接至彼位元線的各別NAND串構成記憶體單元之陣列之行。多個NAND串共用位元線。通常，位元線在NAND串之頂部上在垂直於字線之方向上延伸且連接至一或多個感測放大器。

每一記憶體單元可儲存資料(類比或數位)。當儲存一位元之數位資料時(稱為二進位記憶體單元)，記憶體單元之可能臨限電壓的範圍經劃分為被指派邏輯資料"1"及"0"之兩個範圍。在NAND型快閃記憶體之一實例中，記憶體單元經擦除之後的臨限電壓為負的，且經界定為邏輯"1"。程式化之後的臨限電壓為正的，且經界定為邏輯"0"。當臨限電壓為負且藉由向控制閘極施加0伏特而嘗試讀取時，記憶體單元將接通以指示正儲存邏輯1。當臨限電壓 為正且藉由向控制閘極施加0伏特而嘗試讀取操作時，記憶體單元將不接通，其指示儲存邏輯零。

記憶體單元亦可儲存多個層級之資訊(稱為多狀態記憶體單元)。在儲存多級資料之情況下，將可能臨限電壓之範圍劃分為資料之層級的數目。舉例而言，若儲存四級資訊(兩位元之資料)，則將存在四個臨限電壓範圍，將其指派給資料值"11"、"10"、'01"及"00"。在NAND型記憶體之一實例中，在擦除操作之後的臨限電壓為負的，且經界定為"11"。正臨限電壓用於資料狀態"10"、"01"及"00"。若儲存八級資訊(或狀態)(例如，關於三位元之資料)，則將存在八個臨限電壓範圍，將其指派給資料值"000"、"001"、"010"、"011"、"100"、"101"、"110"及"111"。經程式化至記憶體單元中之資料與單元之臨限電壓位準之間的特定關係取決於對於單元所採用的資料編碼機制。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號(其兩者均以全文引用之方式併入本文中)描述用於多狀態快閃記憶體單元之各種資料編碼機制。在一實施例中，藉由使用格雷碼指派而將資料值指派給臨限電壓範圍以使得若浮動閘極之臨限電壓錯誤地偏移至其鄰接實體狀態，則將僅影響一個位元。在一些實施例中，可對於不同字線改變資料編碼機制，可隨時間而改變資料編碼機制，或可反轉隨機字線之資料位元以減小資料圖案敏感性及記憶體單元上之均勻磨損。

NAND型快閃記憶體之相關實例及其操作提供於以下美國專利/專利申請案中，其均以引用方式併入本文中：美 國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US2003/0002348號。本文中之論述亦可應用於除NAND之外的其他類型之快閃記憶體以及其他類型之非揮發性記憶體。

亦可使用除NAND快閃記憶體之外的其他類型之非揮發性儲存器裝置。舉例而言，亦可配合本發明而使用所謂的TANOS結構(由矽基板上之TaN-Al₂ O₃ -SiN-SiO₂ 的堆疊層組成)，其基本上為使用電荷在氮化物層(替代浮動閘極)中之捕集的記憶體單元。在快閃EEPROM系統中有用的另一類記憶體單元利用非傳導介電材料來替代傳導浮動閘極從而以非揮發性方式儲存電荷。該單元描述於Chan等人所著之文章"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"，IEEE Electron Device Letters，第EDL-8卷，第3號，1987年3月，第93-95頁中。將由氧化矽、氮化矽及氧化矽("ONO")形成之三層介電質夾於傳導控制閘極與半導體基板之表面之間記憶體單元通道以上。藉由自單元通道向氮化物中注入電子而對單元進行程式化，在氮化物中將電子捕集並儲存於有限區域中。此儲存之電荷接著以可偵測之方式而改變單元之通道之一部分的臨限電壓。藉由向氮化物中注入熱電洞而對單元進行擦除。亦參看Nozaki等人之"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"，IEEE Journal of Solid-State Circuits，第26卷，第4號，1991年4月，第497-501頁，其描述採取分裂閘極組態之類似單元，其中摻雜多晶 矽閘極在記憶體單元通道之一部分上延伸以形成單獨的選擇電晶體。前述兩篇文章以全文引用之方式併入本文中。在由William D. Brown及Joe E. Brewer編輯之"Nonvolatile Semiconductor Memory Technology"，IEEE Press, 1998(其以引用方式併入本文中)的章節1.2中提及之程式化技術亦在彼章節中經描述為可應用於介電電荷捕集裝置。亦可使用其他類型之記憶體裝置。

圖3說明具有用於並行讀取並程式化記憶體單元(例如，NAND多狀態快閃記憶體)之頁面的讀取/寫入電路之記憶體裝置210。記憶體裝置210可包括一或多個記憶體晶粒或晶片212。記憶體晶粒212包括記憶體單元之陣列(二維或三維)200、控制電路220及讀取/寫入電路230A及230B。在一實施例中，在陣列之相對兩側以對稱方式實施藉由各種周邊電路而進行的對記憶體陣列200之存取，從而使每一側上的存取線路及電路之密度減半。讀取/寫入電路230A及230B包括多個感測區塊300，其允許並行讀取或程式化記憶體單元之頁面。可藉由字線經由列解碼器240A及240B且藉由位元線經由行解碼器242A及242B對記憶體陣列100定址。在典型實施例中，控制器244與一或多個記憶體晶粒212包括於同一記憶體裝置210(例如，可抽取式儲存卡或封裝)中。經由線路232在主機與控制器244之間且經由線路234在控制器與一或多個記憶體晶粒212之間轉移命令及資料。

控制電路220與讀取/寫入電路230A及230B合作以對記憶 體陣列200執行記憶體操作。控制電路220包括狀態機222、晶片上位址解碼器224及功率控制模組226。狀態機222提供對記憶體操作之晶片級控制。晶片上位址解碼器224提供主機或記憶體控制器所使用之位址與解碼器240A、240B、242A及242B使用之硬體位址之間的位址介面。功率控制模組226控制在記憶體操作期間供應至字線及位元線的功率及電壓。在一實施例中，功率控制模組226包括可產生比電源電壓大之電壓的一或多個電荷泵。

在一實施例中，控制電路221、功率控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244中之一者或任一組合可稱為一或多個管理電路。

圖4描繪記憶體單元陣列200之例示性結構。在一實施例中，將記憶體單元之陣列劃分為大量記憶體單元區塊。如對於快閃EEPROM系統為常見的，區塊為擦除之單位。亦即，每一區塊含有一同經擦除的最小數目之記憶體單元。通常將每一區塊劃分為許多個頁面。頁面為程式化之單位。通常將資料之一或多個頁面儲存於一列記憶體單元中。頁面可儲存一或多個區段。區段包括使用者資料及附加項資料。附加項資料通常包括已根據區段之使用者資料而計算出的錯誤校正碼(ECC)。控制器(在下文中得到描述)之部分在資料經程式化至陣列中時計算ECC，且亦在資料被自陣列讀取時檢查ECC。或者，將ECC及/或其他附加 項資料儲存於與其所關於之使用者資料不同的頁面中或甚至不同的區塊中。使用者資料之區段通常為512位元組，其對應於磁碟機中磁區之大小。大量頁面形成區塊，在(例如)8個頁面至高達32個、64個、128個或128個以上頁面之間。亦可使用不同大小之區塊。

在另一實施例中，將位元線劃分為偶數位元線及奇數位元線。在奇數/偶數位元線架構中，同時對沿共同字線且連接至奇數位元線之記憶體單元進行程式化，而在另一時間對沿共同字線且連接至偶數位元線之記憶體單元進行程式化。

圖4展示串聯連接以形成NAND串之四個記憶體單元。雖然展示每一NAND串中包括四個單元，但可使用四個以上或以下之單元(例如，16個、32個、64個、128個或另一數目之記憶體單元可處於一NAND串上)。NAND串之一端子經由汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至相應位元線，且另一端子經由源極選擇閘極(連接至選擇閘極源極線SGS)連接至源極線。

圖5為個別感測區塊300之方塊圖，將其分割為稱為感測模組480之核心部分及共同部分490。在一實施例中，將存在對於每一位元線的單獨的感測模組480及對於多個感測模組480之集合的一共同部分490。在一實例中，感測區塊將包括一個共同部分490及八個感測模組480。群組中之感測模組中之每一者將與相關聯的共同部分經由資料匯流排472通信。關於其他細節，參看以全文引用方式併入本文 中之美國專利申請公開案第2006/0140007號。

感測模組480包含感測電路470，其判定所連接之位元線中的傳導電流是否在預定臨限位準以上或以下。在一些實施例中，感測模組480包括通常稱為感測放大器之電路。感測模組480亦包括用以設定所連接之位元線上的電壓狀況之位元線鎖存器482。舉例而言，鎖存於位元線鎖存器482中之預定狀態將導致所連接之位元線被拉至表示程式化抑制的狀態(例如，Vdd)。

共同部分490包含處理器492、資料鎖存器之集合494及耦合於資料鎖存器之集合494與資料匯流排420之間的I/O介面496。處理器492執行計算。舉例而言，其功能中之一者為判定儲存於所感測之記憶體單元中的資料及將所判定之資料儲存於資料鎖存器之集合中。資料鎖存器之集合494用以儲存在讀取操作期間由處理器492判定之資料位元。其亦用以儲存在程式化操作期間自資料匯流排420匯入之資料位元。所匯入之資料位元表示意欲經程式化至記憶體中的寫入資料。I/O介面496在資料鎖存器494與資料匯流排420之間提供介面。

在讀取或感測期間，系統之操作處於狀態機222之控制下，該狀態機222控制不同控制閘極電壓向經定址之單元的供應。隨著該電壓步進經過對應於記憶體所支援之各種記憶體狀態的各種預定義控制閘極電壓，感測模組480可在此等電壓中之一者處跳脫(trip)，且輸出將自感測模組480經由匯流排472而被提供至處理器492。在彼點處，處 理器492藉由對感測模組之跳脫事件的考慮及關於自狀態機經由輸入線路493施加之控制閘極電壓的資訊而判定所得記憶體狀態。其接著計算針對記憶體狀態之二進位編碼且將所得資料位元儲存至資料鎖存器494中。在核心部分之另一實施例中，位元線鎖存器482服務於雙重用途，作為用於鎖存感測模組480之輸出的鎖存器且亦作為如上文描述之位元線鎖存器。

預期一些實施將包括多個處理器492。在一實施例中，每一處理器492將包括一輸出線路(圖5中未描繪)以使得輸出線路中之每一者被有線邏輯或地連接至一起。在一些實施例中，輸出線路在連接至有線邏輯或線路之前經反轉。此組態致能在程式化驗證過程期間對程式化過程何時完成的快速判定，因為接收有線邏輯或線路之狀態機可判定所程式化之所有位元何時已達到所要位準。舉例而言，當每一位元已達到其所要位準時，彼位元之邏輯零將被發送至有線邏輯或線路(或者資料1經反轉)。當所有位元輸出資料0(或經反轉之資料1)時，狀態機就知曉需終止程式化過程。在每一處理器與八個感測模組通信之實施例中，狀態機可能(在一些實施例中)需要讀取有線邏輯或線路八次，或者邏輯經添加至處理器492以累計相關聯之位元線的結果以使得狀態機僅需讀取有線邏輯或線路一次。

在程式化或驗證期間，將待經程式化之資料自資料匯流排420儲存於資料鎖存器之集合494中。在狀態機之控制下的程式化操作包含施加至經定址之記憶體單元之控制閘極 的一系列程式化電壓脈衝(其具有遞增之量值)。每一程式化脈衝之後為一用以判定記憶體單元是否已被程式化至所要狀態的驗證過程。處理器492對照所要記憶體狀態監視驗證之記憶體狀態。當兩者一致時，處理器492設定位元線鎖存器482以使得將位元線拉至表示程式化抑制之狀態。此抑制耦合至位元線之單元使其免於進一步的程式化，即使其在其控制閘極上經受程式化脈衝。在其他實施例中，處理器最初載入位元線鎖存器482且感測電路在驗證過程期間將其設定為抑制值。

資料鎖存器堆疊494含有對應於感測模組的資料鎖存器之堆疊。在一實施例中，對於每一感測模組480存在三個(或四個，或另一數目)資料鎖存器。由於感測模組與位元線(且因此，NAND串)相關聯，因此對於每一NAND串存在三個資料鎖存器(例如，L1、L2及L3)。因此，特定記憶體單元及其在同一NAND串上之鄰接者共用三個鎖存器之共同集合。在一實施例中，鎖存器各為一個位元。

在一些實施中(但未作要求)，將資料鎖存器實施為移位暫存器以使得儲存於其中之並行資料經轉換為串行資料以用於資料匯流排420，且反之亦然。在一較佳實施例中，對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器可被鏈接至一起以形成區塊移位暫存器以使得可藉由串行轉移而輸入或輸出資料之區塊。特定言之，讀取/寫入模組之組經調適以使得其資料鎖存器之集合中的每一者將順序地將資料移至資料匯流排中或移出資料匯流排，如同其 為整個讀取/寫入區塊之移位暫存器的部分一般。

圖6說明感測模組480之實例；然而，亦可使用其他實施。感測模組480包含位元線隔離電晶體512、位元線下拉電路(電晶體522及550)、位元線電壓箝位電晶體612、讀出匯流排轉移閘極530、感測放大器600及位元線鎖存器482。位元線隔離電晶體512之一端連接至位元線BL及電容器510。位元線隔離電晶體512之另一端連接至位元線電壓箝位電晶體612及位元線下拉電晶體522。位元線隔離電晶體512之閘極接收標記為BLS之信號。位元線電壓箝位電晶體612之閘極接收標記為BLC之信號。位元線電壓箝位電晶體612於節點SEN2處連接至讀出匯流排轉移閘極530。讀出匯流排轉移閘極530連接至讀出匯流排532。位元線電壓箝位電晶體512於節點SEN2處連接至感測放大器600。在圖6之實施例中，感測放大器600包括電晶體612、634、641、642、643、654、656及658以及電容器Csa，位元線鎖存器482包括電晶體661、662、663、664、666及668。

一般而言，並行操作沿一字線之記憶體單元。因此，相應數目之感測模組並行操作。在一實施例中，狀態機222及/或處理器492向並行操作之感測模組提供控制及時序信號。在一些實施例中，將沿一字線之資料劃分為多個頁面，且每次一頁面或每次多個頁面地讀取資料。

在位元線隔離電晶體512藉由信號BLS致能時，感測模組480可連接至記憶體單元之位元線(例如，位元線BL)。 感測模組480經由感測放大器600來感測記憶體單元之傳導電流，且於感測節點SEN2處將讀取結果鎖存為數位電壓位準並經由閘極530而將其輸出至讀出匯流排532。

感測放大器600包含第二電壓箝位(電晶體613及634)、預充電電路(電晶體641、642及643)及鑑別器或比較電路(電晶體654、656及658；及電容器Csa)。在一實施例中，向所讀取之記憶體單元的控制閘極施加參考電壓。若參考電壓大於記憶體單元之臨限電壓，則記憶體單元將接通且在其源極與汲極之間傳導電流。若參考電壓不大於記憶體單元之臨限電壓，則記憶體單元將不接通且將不在其源極與汲極之間傳導電流。在許多實施中，接通/斷開可為連續轉變，從而記憶體單元將回應於不同控制閘極電壓而傳導不同電流。若記憶體單元接通且傳導電流，則所傳導之電流將使得節點SEN上之電壓一降，有效地使跨越電容器Csa之電壓充電或上升，該電容器Csa之另一端子可處於Vdd。若節點SEN上之電壓在預定感測時期期間放電至預定位準，則感測放大器600回應於控制閘極電壓而報告記憶體單元接通。

感測模組480之一特徵為在感測期間至位元線之恆定電壓供應的併入。此較佳地藉由位元線電壓箝位電晶體612實施，該位元線電壓箝位電晶體612如同具有與位元線BL串聯之電晶體612之二極體箝位一般而操作。其閘極經偏壓為在其臨限電壓Vt以上的等於所要位元線電壓VBL之恆定電壓BLC。以此方式，其使位元線與節點SEN隔離，且 在程式化驗證或讀取期間對於位元線設定恆定電壓位準，諸如所要VBL=0.5至0.7伏特。一般而言，將位元線電壓位準設定為一位準以使得其足夠低來避免長預充電時間，然而足夠高來避免接地雜訊及其他因素。

感測放大器600經由感測節點SEN來感測傳導電流且判定傳導電流是否在預定值以上或以下。感測放大器將所感測之結果以數位形式作為信號SEN2輸出至讀出匯流排532。

實質上可為SEN2處之信號之反轉狀態的數位控制信號INV亦被輸出以控制下拉電路。當所感測之傳導電流高於預定值時，INV將為高且SEN2將為低。此結果由下拉電路加強。下拉電路包括由控制信號INV控制之n電晶體522及由控制信號GRS控制之另一n電晶體550。GRS信號在為低時允許位元線BL浮動，而不考慮INV信號之狀態。在程式化期間，GRS信號走高以允許位元線BL被拉至接地且由INV控制。當需要位元線BL浮動時，GRS信號走低。注意，亦可使用感測模組、感測放大器及鎖存器之其他設計。

在一實施例中，讀取/寫入電路365同時對一頁面之記憶體單元加以操作。讀取/寫入電路365中之每一感測模組480經由位元線而耦接至相應單元。在一實施例中，傳導電流自感測模組經由位元線而流至記憶體單元之汲極中且在經由源極線而進入接地端之前離開源極。在積體電路晶片中，記憶體陣列中之單元的源極作為連接至記憶體晶片 之一些外部接地墊(例如，Vss墊)的源極線之多個分支而被系於一起。即使在使用金屬捆紮材料來減小源極線之阻抗時，有限阻抗R仍處於記，憶體單元之源電極與接地墊之間。通常，接地迴路阻抗R為50 ohm左右。

可在以下文獻中找到關於讀取操作及感測放大器之額外資訊：(1)於2004年3月25日發表的美國專利申請公開案第2004/0057287號，"Non-Volatile Memory And Method With Reduced Source Line Bias Errors";(2)於2004年6月10日發表的美國專利申請公開案第2004/0109357號，"Non-Volatile Memory And Method with Improved Sensing";(3)美國專利申請公開案第20050169082號；(4)於2005年4月5日申請，發明者為Jian Chen的題為"Compensating for Coupling During Read Operations of Non-Volatile Memory"之美國專利公開案第2006/0221692號；及(5)於2005年12月28日申請，發明者為Siu Lung Chan及Raul-Adrian Cernea 的題為"Reference Sense Amplifier For Non-Volatile Memory"之美國專利申請案第11/321,953號。所有五個以上列出之專利文獻均以全文引用之方式併入本文中。

在成功程式化過程(連同驗證)之末尾，記憶體單元之臨限電壓應處於適當地用於經程式化之記憶體單元之臨限電壓的一或多個分布內或用於經擦除之記憶體單元之臨限電壓的分布內。圖7說明當每一記憶體單元儲存兩位元資料時，記憶體單元陣列之實例臨限電壓分布(或資料狀態)。然而，其他實施例可對於每一記憶體單元使用兩個以上或 以下位元之資料(例如，對於每一記憶體單元三位元之資料)。圖7展示經擦除之記憶體單元的第一臨限電壓分布E。亦描繪經程式化之記憶體單元的三個臨限電壓分布A、B及C。在一實施例中，E分布中之臨限電壓為負且A、B及C分布中之臨限電壓為正。

圖7之每一不同臨限電壓範圍對應於資料位元之集合的預定值。經程式化至記憶體單元中之資料與單元之臨限電壓位準之間的特定關係取決於對於單元所採用的資料編碼機制。在一實施例中，藉由使用格雷碼指派而將資料值指派給臨限電壓範圍以使得若浮動閘極之臨限電壓錯誤地偏移至其鄰接實體狀態，則將僅影響一個位元。一實例向臨限電壓範圍E(狀態E)指派"11"，向臨限電壓範圍A(狀態A)指派"10"，向臨限電壓範圍B(狀態B)指派"00"且向臨限電壓範圍C(狀態C)指派''01"。然而，在其他實施例中，不使用格雷碼。

在一實施例中，對於每一狀態之兩位元資料處於不同頁面中。參看圖7之狀態E，兩個頁面均儲存"1"。參看狀態A，上部頁面儲存位元1且下部頁面儲存位元0。參看狀態B，兩個頁面均儲存"0"。參看狀態C，上部頁面儲存位元0且下部頁面儲存位元1。

在另一實施例中，對於每一狀態之兩位元資料處於同一頁面中。雖然圖7展示四個狀態，但亦可配合其他多狀態結構(包括彼等包括四個以上或四個以下之狀態的結構)來使用本發明。舉例而言，儲存三位元之資料的記憶體單元 可使用八個資料狀態。

圖7亦展示用於自記憶體單元讀取資料之三個讀取參考電壓Vra、Vrb及Vrc。藉由測試給定記憶體單元之臨限電壓是否在Vra、Vrb及Vrc以上或以下，系統可判定記憶體單元處於何種狀態。Vra、Vrb及Vrc之實例值分別為0.0 V、1.25 V及2.5 V。其他實例包括Vra=0.0 v、Vrb=1.25 v且Vrc=265 v；或Vra=0.0 v、Vrb=1.35 v且Vrc=2.60 v。

圖7亦展示三個驗證參考電壓Vva、Vvb及Vvc。在將記憶體單元程式化至狀態A時，系統將測試彼等記憶體單元是否具有大於或等於Vva之臨限電壓。在將記憶體單元程式化至狀態B時，系統將測試記憶體單元是否具有大於或等於Vvb之臨限電壓。在將記憶體單元程式化至狀態C時，系統將判定記憶體單元之臨限電壓是否大於或等於Vvc。Vva、Vvb及Vvc之實例值分別為0.5 V、1.8 V及3.2 V。其他實例包括Vva=0.40 v、Vvb=1.80 v且Vvc=3.35 v；或Vva=0.5 v、Vvb=1.9 v且Vvc=3.3 v。

在一實施例中，作為通常所說的全序列程式化，可直接將記憶體單元自擦除狀態E程式化為程式化狀態A、B或C中之任一者。舉例而言，待經程式化的記憶體單元之群體可首先經擦除以使得群體中之所有記憶體單元處於擦除狀態E中。在將一些記憶體單元自狀態E程式化為狀態A的同時，將其他記憶體單元自狀態E程式化為狀態B且/或自狀態E程式化為狀態C。藉由圖7之三個彎箭頭來以圖形描繪全序列程式化。

圖8A至圖8C揭示用於程式化非揮發性記憶體之另一過程，其藉由對於任一特定記憶體單元，在關於先前頁面寫入至鄰近記憶體單元之後關於特定頁面寫入至彼特定記憶體單元而減小浮動閘極與浮動閘極之耦合效應。在由圖8A至圖8C教示之過程之實施的一實例中，非揮發性記憶體單元藉由使用四個資料狀態而對於每一記憶體單元儲存兩位元資料。舉例而言，假設狀態E為擦除狀態且狀態A、B及C為程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。此為非格雷編碼之實例，因為兩個位元均在鄰近狀態A與B之間改變。亦可使用資料至實體資料狀態之其他編碼。每一記憶體單元在兩個頁面中儲存資料。出於參考目的，此等資料頁面將被稱為上部頁面及下部頁面；然而，可給予其其他標籤。參看圖8A至圖8C之過程的狀態A，上部頁面儲存位元0且下部頁面儲存位元1。參看狀態B，上部頁面儲存位元1且下部頁面儲存位元0。參看狀態C，兩個頁面均儲存位元資料0。

圖8A至圖8C之程式化過程為兩步過程。在第一步驟中，對下部頁面進行程式化。若下部頁面待保持資料1，則記憶體單元狀態保持於狀態E。若資料待經程式化為0，則記憶體單元之電壓的臨限升高以使得記憶體單元經程式化為狀態B'。因此，圖8A展示記憶體單元自狀態E至狀態B'之程式化。圖8A中描繪之狀態B'為中間狀態B；因此，將驗證點描繪為低於Vvb之Vvb'。

在一實施例中，在將記憶體單元自狀態E程式化為狀態B'之後，其在NAND串中之鄰接記憶體單元(連接至WLn+1)接著將關於其下部頁面而經程式化。舉例而言，在對連接至WL0之記憶體單元的下部頁面進行程式化之後，處於同一NAND串上但連接至WL1之記憶體單元(鄰接記憶體單元)的下部頁面將被程式化。在對鄰接記憶體單元進行程式化之後，浮動閘極與浮動閘極之耦合效應將使得較早被程式化之記憶體單元的表觀臨限電壓升高(若彼較早記憶體單元具有自狀態E升高至狀態B'之臨限電壓)。此將具有加寬狀態B'之臨限電壓分布的效應，如圖8B之中間臨限電壓分布700所描繪。臨限電壓分布之此明顯加寬將在對上部頁面進行程式化時得到矯正。

圖8C描繪對上部頁面進行程式化之過程。若記憶體單元處於擦除狀態E中且上部頁面待保持於1，則記憶體單元將保持於狀態E中。若記憶體單元處於狀態E中且其上部頁面資料待經程式化為0，則記憶體單元之臨限電壓將升高以使得記憶體單元處於狀態A中。若記憶體單元處於中間臨限電壓分布700中且上部頁面資料待保持於1，則記憶體單元將經程式化為最終狀態B。若記憶體單元處於中間臨限電壓分布700中且上部頁面資料待變為資料0，則記憶體單元之臨限電壓將升高以使得記憶體單元處於狀態C中。圖8A至圖8C所描繪之過程減小浮動閘極之間的耦合效應，因為僅鄰接記憶體單元之上部頁面程式化將具有對給定記憶體單元之表觀臨限電壓的影響。

圖9為描述藉由利用圖8A至圖8C之程式化方法而對記憶體單元進行程式化的次序之一實施例之表。對於連接至字線WL0之記憶體單元，下部頁面形成頁面0且上部頁面形成頁面2。對於連接至字線WL1之記憶體單元，下部頁面形成頁面1且上部頁面形成頁面4。對於連接至字線WL2之記憶體單元，下部頁面形成頁面3且上部頁面形成頁面6。對於連接至字線WL3之記憶體單元，下部頁面形成頁面5且上部頁面形成頁面7。根據自頁面0至頁面7之頁面號碼而對記憶體單元進行程式化。在其他實施例中，亦可使用程式化之其他次序。

在一實施例中，若寫入足夠資料而填滿字線，則系統可經設置以執行全序列寫入。若無足夠資料被寫入，則程式化過程可藉由所接收之資料來對下部頁面進行程式化。當接收後續資料時，系統接著將對上部頁面進行程式化。在又一實施例中，系統可以對下部頁面進行程式化之模式而開始寫入且在隨後接收到足夠資料以填充整個(或大部分)字線之記憶體單元的情況下轉換為全序列程式化模式。該實施例之較多細節經揭示於在12/14/04申請，發明者為Sergy Anatolievich Gorobets及Yan Li的題為"Pipelined Programming of Non-Volatile Memories Using Early Data"之美國專利申請公開案第2006/0126390號中，該公開案以全文引用方式併入本文中。

雖然圖7至圖9描繪使用四個資料狀態來對於每一記憶體單元儲存兩位元資料，但其他實施例可使用不同數目之資 料狀態來對於每一記憶體單元儲存不同(或相同)數目之位元的資料。在一實例中，使用八個資料狀態來儲存三位元之資料。

圖10為描述用於對連接至選定字線之記憶體單元進行程式化的程式化過程之流程圖。因此，使用圖10之過程來實施圖7之全序列程式化，或實施圖8A至圖8C的二次進程(two pass)程式化技術之一次進程(第一次進程或第二次進程)。圖10之過程亦可作為對於資料之三個頁面(例如，對於每一記憶體單元三位元之資料)的三次進程(three pass)程式化技術之一次進程或作為另一多次進程程式化技術之一次進程而經執行。可配合本發明而使用許多不同的程式化技術。在一實施例中，藉由控制電路220或在控制電路220之指引下(狀態機222提供控制且功率控制器226提供適當信號)且/或在控制器244之指引下執行圖10之過程。因為程式化過程可包括對多個頁面進行程式化，因此程式化過程可包括執行圖9之過程多次。

注意，在一些(但並非全部)實施例中，可自源極側至汲極側而對記憶體單元進行程式化。舉例而言，觀察圖4，首先對字線WL0進行程式化，隨後對WL1進行程式化，隨後對WL2進行程式化等等。

在圖10之過程的一實施中，在程式化之前擦除記憶體單元(以區塊或其他單位)(步驟720)。在一實施例中，藉由使p井升高至擦除電壓(例如，20伏特)歷時充足時期且在源極及位元線為浮動的同時使選定區塊之字線接地而擦除記憶 體單元。歸因於電容耦合，未選定之字線、位元線、選擇線及源極亦升高至擦除電壓之相當大部分。因此向選定記憶體單元之隧道氧化層施加強電場，且在通常藉由福勒-諾爾德哈姆(Fowler-Nordheim)穿隧機制而將浮動閘極之電子發射至基板側時擦除選定記憶體單元之資料。隨著電子自浮動閘極轉移至p井區域，選定單元之臨限電壓降低。可對整個記憶體陣列、一區塊或單元之另一單位執行擦除。在擦除記憶體單元之區塊之後，可如本文所描述而對各種記憶體單元進行程式化。注意，在步驟720中執行之擦除無需在區塊之每一字線經程式化之前執行。更正確的情況為，可擦除區塊且接著可在無後續重複擦除之情況下對每一字線進行程式化。

在步驟722中，執行軟性程式化以使經擦除之記憶體單元的擦除臨限電壓之分布變窄。一些記憶體單元可由於擦除過程而處於比必要深的擦除狀態中。軟性程式化可施加較小程式化脈衝來使經擦除之記憶體單元的臨限電壓移動至較狹窄的臨限電壓分布。注意，可在對每一頁面進行程式化之前對於一區塊執行一次擦除及軟性程式化。

在步驟724中，藉由控制器244發布"資料載入"命令且將其輸入至狀態機222。在步驟726中，向解碼器電路提供表示頁面位址之位址資料。在步驟728中，輸入經定址之頁面的程式化資料之頁面用於程式化。舉例而言，在一實施例中可輸入528位元組之資料。將彼資料鎖存於用於選定位元線之適當暫存器/鎖存器中。在一些實施例中，亦將 資料鎖存於用於選定位元線之第二暫存器中以用於驗證操作。在步驟730中，自控制器244接收"程式化"命令且將其提供給狀態機222。

藉由"程式化"命令所觸發，將藉由使用施加至適當字線的脈衝之集合而將在步驟728中經鎖存之資料程式化至受狀態機222控制之選定記，憶體單元中。在步驟732中，將程式化電壓信號(例如，脈衝之集合)初始化為起始量值(例如，～12 V或另一合適位準)，且將由狀態機222維護之程式化計數器PC初始化於0。在步驟734中，向選定字線施加程式化信號Vpgm之脈衝。

在步驟736中，藉由使用目標位準之適當集合(例如，Vva、Vvb、Vvc)而驗證選定記憶體單元之資料狀態。若偵測得選定記憶體單元之臨限電壓已達到適當目標位準，則藉由升高記憶體單元之位元線電壓而使其排除於圖10之過程的剩餘部分之未來程式化以外。若經程式化之所有記憶體單元均已達到其目標資料狀態(步驟738)，則程式化過程完成且成功，因為所有選定記憶體單元均經程式化並經驗證為至其目標狀態。在步驟740中報告"通過"之狀態。注意，在步驟738之一些實施中，檢查是否至少預定數目之記憶體單元已被驗證為已達到其目標狀態。此預定數目可小於所有記憶體單元之數目，藉此允許程式化過程在所有記憶體單元達到其適當驗證位準之前停止。可在讀取過程期間藉由使用錯誤校正來校正未經成功程式化之記憶體單元。

若在步驟738處，判定並非所有記憶體單元均已達到其目標狀態，則程式化過程繼續。在步驟750中，對照程式化極限值而檢查程式化計數器PC。程式化極限值之一實例為20；然而，在各種實施中可使用其他值。若程式化計數器PC不小於程式化極限值，在步驟766中判定尚未經成功程式化之記憶體單元的數目是否等於或小於預定數目。若未經成功程式化之記憶體單元的數目等於或小於預定數目，則將程式化過程標記為通過，且在步驟768中報告通過之狀態。在許多情況下，可在讀取過程期間藉由使用錯誤校正來校正未經成功程式化之記憶體單元。然而，若未經成功程式化之記憶體單元的數目大於預定數目，則將程式化過程標記為失敗，且在步驟770中報告失敗之狀態。若程式化計數器PC小於程式化極限值，則在步驟762中，Vpgm脈衝之量值以步長(例如，0.2伏特至0.4伏特之步長)而增大且程式化計數器PC遞增。在步驟762之後，過程返回至步驟734以施加下一Vpgm脈衝。

圖11為描繪各種信號在驗證或讀取操作期間之行為的時序圖。舉例而言，若記憶體單元為二進位記憶體單元，則可在步驟736之迭代期間執行圖11之操作。若記憶體單元為具有四個狀態(例如，E、A、B及C)之多狀態記憶體單元，則可在步驟736之迭代期間執行圖11之操作三次或在讀取過程期間執行三次。

一般而言，在讀取及驗證操作期間，選定字線連接至一電壓，對於每一讀取及驗證操作規定該電壓之位準以判定 所關注之記憶體單元的臨限電壓是否已達到該位準。在施加字線電壓之後，量測記憶體單元之傳導電流以判定是否回應於施加至字線之電壓而接通記憶體單元。若傳導電流經量測為大於特定值，則假設記憶體單元接通且施加至字線之電壓大於記憶體單元之臨限電壓。若傳導電流未經量測為大於該特定值，則假設記憶體單元未接通且施加至字線之電壓不大於記憶體單元之臨限電壓。

存在許多方式來在讀取或驗證操作期間量測記憶體單元之傳導電流。在一實例中，根據記憶體單元使感測放大器中之專用電容器放電或充電之速率而量測其傳導電流。在另一實例中，選定記憶體單元之傳導電流允許(或未能允許)包括記憶體單元之NAND串使位元線放電。在一時期之後量測位元線上之電荷以觀察其是否已放電。圖11闡述兩個實例。

圖11展示信號SGD、WL_unsel、WLn+1、WLn、SGS、-選定BL、BLC及源極(其開始於Vss(近似0伏特))。SGD表示汲極側選擇閘極之閘極。SGS為源極側選擇閘極之閘極。WLn為經選擇用於讀取/驗證之字線。WLn+1為未選定字線，其為WLn之汲極側鄰接字線。舉例而言，WL3為WL2之汲極側鄰接者。WL_unsel表示除WLn+1以外的未選定字線。選定BL為經選擇用於讀取/驗證之位元線。源極為記憶體單元之源極線。在上文參看圖6而論述了BLC。注意，圖11描繪SGS、選定BL及BLC之兩個版本。此等信號之一集合SGS(B)、選定BL(B)及BLC(B)描繪對記憶體單 元之陣列的讀取/驗證操作，其藉由判定位元線是否已放電而量測記憶體單元之傳導電流。此等信號之另一集合SGS(C)、選定BL(C)及BLC(C)描繪對記憶體單元之陣列的讀取/驗證操作，其藉由記憶體單元使感測放大器中之專用電容器充電之速率而量測其傳導電流。

首先，將參看SGS(B)、選定BL(B)及BLC(B)來論述在藉由判定位元線是否已放電而量測記憶體單元之傳導電流中所涉及的感測電路及記憶體單元之陣列之行為。在圖11之時間t1處，SGD升高至Vdd(例如，近似3.5伏特)，未選定字線WL_unsel升高至Vread(例如，近似5.5至5.75伏特)，未選定汲極側鄰接字線WLn+1升高至VrdX(如下文所論述，其可為近似5.5至5.75伏特或另一值)，選定字線WLn升高至用於驗證操作之驗證位準Vcgv(例如，圖7之Vva、Vvb或Vvc)或用於讀取操作之讀取比較位準Vcgr(例如，圖7之Vra、Vrb或Vrc)，且BLC(B)升高至預充電電壓以對選定位元線"選定BL(B)"進行預充電(例如，至近似0.7伏特)。電壓Vread及VrdX充當傳遞(或過驅動)電壓，因為其使得未選定記憶體單元接通且充當傳遞閘極。在時間t2處，BLC(B)降低至Vss，因此NAND串可控制位元線。亦在時間t2處，藉由使SGS(B)升高至Vdd而接通源極側選擇閘極。此提供在位元線上消耗電荷之途徑。若經選定用於讀取的記憶體單元之臨限電壓大於Vcgr或Vcgv，則選定記憶體單元將不接通，且位元線將不放電，如由信號線780所描繪。若經選定用於讀取的記憶體單元中之臨限電壓低 於Vcgr或低於Vcgv，則選定記憶體單元將接通(傳導)，且位元線電壓將消耗，如由曲線782所描繪。在時間t2之後及時間t3之前的某一點(感測時期之末端)處(由特定實施所判定)，感測放大器將判定位元線是否已消耗充分量。在t2與t3之間，BLC(B)升高以使得感測放大器量測所評估之BL電壓且接著下降，如圖10中所描繪。在時間t3處，所描繪之信號將降低至Vss(或用於待命或恢復之另一值)。注意，在其他實施例中，可改變信號中之一些的時序(例如，使施加至鄰接者之信號偏移)。

接著，將參看SGS(C)、選定BL(C)及BLC(C)來論述藉由記憶體單元使感測放大器中之專用電容器充電之速率而量測記憶體單元之傳導電流的感測電路及記憶體單元之陣列之行為。在圖11之時間t1處，SGD升高至Vdd(例如，近似3.5伏特)，未選定字線WL_unsel升高至Vread，未選定汲極側鄰接字線WLn+1升高至VrdX，選定字線WLn升高至用於驗證操作之Vcgv(例如，圖7之Vva、Vvb或Vvc)或用於讀取操作之Vcgr(例如，圖7之Vra、Vrb或Vrc)，且BLC(C)升高。在此情況下，感測放大器將位元線電壓保持為恆定，從而感測放大器以位元線"箝位"至彼電壓而量測流動之電流。因此，BLC(C)在t1處升高且自t1至t3不改變。在時間t1之後及時間t3之前的某一點(感測時期之末端)處(由特定實施所判定)，感測放大器將判定感測放大器中之電容器是否已充電充分量。在時間t3處，所描繪之信號將降低至Vss(或用於待命或恢復之另一值)。注意，在其他實施例 中，可改變信號中之一些的時序。

圖12描繪NAND串及在圖11所描繪之典型讀取或驗證操作期間施加至NAND串的一組電壓。圖12之NAND串包括八個記憶體單元864、866、868、870、872、874、876及878。彼等八個記憶體單元中之每一者包括浮動閘極(FG)及控制閘極(CG)。在浮動閘極中之每一者之間為源極/汲極區域890。在一些實施中，存在P型基板(例如，矽)、基板內之N井及N井內之P井(其均未描繪以使得圖式較為清楚)。注意，P井可含有通常為P型植入的所謂通道植入，其判定或有助於判定臨限電壓及記憶體單元之其他特性。源極/汲極區域890為形成於P井中之N+擴散區域。在NAND串之一端處為汲極側選擇閘極884。汲極選擇閘極884經由位元線接觸點894而使NAND串連接至相應位元線。在NAND串之另一端處為源極選擇閘極882。源極選擇閘極882使NAND串連接至共同源極線892。選定記憶體單元870於其控制閘極處接收Vcgr或Vcgv(經由選定字線WLn)。未選定記憶體單元864、866、868、872、874、876及878均被描繪為於其控制閘極處經由未選定字線接收Vread。注意，圖12假設VrdX=Vread。在其他實施例中，如下文所描繪，VrdX≠Vread。

圖13為描述回應於接收讀取資料之請求而執行之過程的一實施例之流程圖。在步驟950中，藉由控制器244發布讀取命令且將其輸入至狀態機222。在步驟952中，向解碼器電路提供表示頁面位址之位址資料。基於頁面位址，將一 字線表示/定址為選定字線WLn。後續讀取過程將自連接至WLn之記憶體單元讀取資料。在步驟954中，對於每一NAND串量測阻抗資訊。在一實施例中，對於每一NAND串判定類比阻抗值。在另一實施例中，測試每一NAND串以判定其阻抗是否在某一位準以上或以下。在另一實施例中，測試每一NAND串以判定其阻抗是否在一組位準以上或以下以使得可將NAND串分類為阻抗值之許多類別中之一者。亦可執行對於阻抗資訊之其他測試。

用於量測阻抗資訊之過程的一實例(圖13之步驟954)為執行圖11之過程之具有修改的修改版本，該等修改包括向選定記憶體單元之控制閘極施加Vread(例如，藉由向WLn施加Vread)，向位於NAND串上選定記憶體單元與源極側選擇閘極之間的未選定記憶體單元施加Vread及向位於NAND串上選定記憶體單元與汲極側選擇閘極之間的未選定記憶體單元施加VreadL(低於Vread之過驅動電壓)。圖14中以圖形方式描繪用於量測NAND串之阻抗資訊的此過程，其展示圖12之具有記憶體單元864、866、868、870、872、874、876及878的NAND串。

應注意，在一實施例中，用於評估上部NAND串阻抗之位元線電壓應為比在正常讀取操作期間所使用之值低的值。此在將由同時讀取之所有單元耗費之總電流保持於所需極限以下為有用的，因為所有位元線均將在阻抗讀取操作中接通。在阻抗感測期間降低位元線電壓之另一原因為使得能夠將待分類為處於高阻抗狀態中之彼等NAND串與 待分類為處於低阻抗狀態中之彼等NAND串之間的分離標準(cut-off criteria)置於感測之標稱跳脫點處。換言之，藉由降低位元線電壓，高阻抗NAND串將具有低於100 nA之電流且低阻抗NAND串將具有高於100 nA之電流，其中臨限跳脫點經設定於100 nA，其中100 na亦為用於在規律讀取操作期間在接通記憶體單元與斷開記憶體單元之間進行區分的跳脫點電流。

在另一實施例中，替代降低位元線電壓，可出於阻抗感測目的而配合較短的整合時間使用相同位元線電壓。整合時間為用於在讀取或驗證過程期間感測位元線之電壓(或電流)的增大或減小之時間週期。

在圖11之過程的時間t2處，記憶體單元864、866、868及870於其控制閘極處接收Vread，而記憶體單元872、874、876及878於其控制閘極處接收VreadL。若節點SEN(參看圖6)上之電壓在預定感測時期期間放電至預定位準(感測放大器跳脫點)，則感測放大器600報告NAND串處於低阻抗狀態中。若節點SEN上之電壓未在預定感測時期期間放電至感測放大器跳脫點，則感測放大器600報告NAND串處於高阻抗狀態中。其他實施例可使用不同配置來進行量測。

在一實施例中，VreadL近似為4.5伏特。然而，應對於每一設計判定VreadL之確切值。VreadL應為足夠高之電壓以使得具有最高臨限電壓之記憶體單元接通，但為足夠低之電壓以能夠集中基於歸因於選定記憶體單元與汲極側選 擇閘極之間的記憶體單元之阻抗差異而進行的對感測放大器是否感測到跳脫點之量測。亦需將VreadL校正至感測放大器跳脫點以使得可區分高阻抗與低阻抗NAND串。步驟954之此實例實施例在逐個NAND串之基礎上基於上部NAND串(位於NAND串上選定記憶體單元與汲極側選擇閘極之間的記憶體單元)是否共同處於高阻抗狀態或低阻抗狀態中而判定NAND串是否處於高阻抗狀態或低阻抗狀態中。

雖然以上實例實施將每一NAND串分類為高或低，但額外鎖存器及圖11之過程的若干次迭代將允許兩個以上的分類。

在一實施例中，步驟954包括將每一NAND串分類為兩個或兩個以上類別。舉例而言，可將NAND串分類為高阻抗NAND串或低阻抗NAND串。在其他實施例中，將使用兩個以上類別。將分類之結果儲存於用於每一NAND串之鎖存器中。在一些實施例中，一同執行對阻抗之量測及分類。

在步驟956中，基於每一NAND串之相應的所量測之阻抗資訊而對於每一NAND串個別地設定在讀取過程期間使用之一或多個參數。舉例而言，可在將NAND串分類為處於高阻抗狀態中之情況下使用一參數值且可在將NAND串分類為處於低阻抗狀態中之情況下使用另一參數值。可在步驟956中設定許多不同參數。一些實例包括位元線電壓、字線(控制閘極)電壓(注意，在一些實施例中，WL電壓對 於高阻抗及低阻抗NAND串順序地變化而非同時變化，因為WL電壓不允許逐位元線之控制)及感測放大器之參數(例如，感測時間及感測參考值)。

在步驟958中，藉由使用在步驟956中設定之參數而執行一或多個讀取操作(圖11)。所執行之讀取操作的數目取決於讀取請求、所讀取之資料量及儲存於記，憶體單元中的位元之數目。舉例而言，為了對於每一記憶體單元儲存兩位元資料之記憶體單元讀取全序列資料，通常需要三個讀取操作(例如，在Vra、Vrb及Vrc下進行)來判定由該等記憶體單元儲存之資料。在步驟960中，報告所讀取之資料。報告資料之各種實施例包括將資料自鎖存器傳輸至狀態機，將資料傳輸至控制器，將資料傳輸至主機，將資料儲存於輸出檔案中，將資料提供給請求實體等等。

返回參看圖5，多工器500被描繪為與處理器492、感測電路470及控制電路220通信。多工器500可自控制電路220接收參數之多個輸入值且基於儲存於適當鎖存器中，指示NAND串處於高阻抗還是低阻抗狀況中之資料來在該等值之間進行選擇。舉例而言，多工器500可基於NAND串之量測阻抗而在BLC(參看圖6)之兩個電壓之間加以選擇來改變位元線電壓。若NAND串處於高阻抗狀況中，則對於BLC選擇第一值，且若NAND串處於低阻抗狀況中，則對於BLC選擇第二值。

或者，多工器500可基於NAND串處於高阻抗狀況還是低阻抗狀況中而在STB(參看圖6)之兩個信號之間加以選擇來 改變感測時間。處理器492讀取儲存阻抗量測之結果的鎖存器且適當地指導多工器500選擇正確輸入信號。將所選輸入信號傳達至感測電路470。舉例而言，若NAND串處於高阻抗狀況中，則對於STB選擇導致第一感測時間週期之第一信號，且若NAND串處於低阻抗狀況中，則對於STB選擇導致第二感測時間週期之第二信號。在一實施例中，第一感測時間週期大於第二感測時間週期。

在另一實施例中，控制電路220直接與感測電路470通信，可存取儲存阻抗量測之結果的鎖存器，且將基於鎖存器中之資料根據對兩個或兩個以上信號之選擇而發送適當信號至感測電路470。

在另一實施例中，可使用接收用作參考(例如，跳脫點一見上文之論述)以測試NAND串電流作為圖11之過程之部分的電流或電壓信號之不同感測放大器。在此情況下，在處理器492之指導下的多工器可基於指示阻抗量測之結果的鎖存器資料而在兩個參考信號之間進行選擇。可在讀取根據上文描述之程式化機制以及此項技術中已知的其他程式化機制而經程式化之資料時使用位元線電壓、參考值、感測時間及其他感測放大器參數之改變。

可基於NAND串阻抗而變化之另一參數為控制閘極(或字線)電壓。圖15為描述用於基於量測NAND串阻抗而變化控制閘極(或字線)電壓之過程的一實施例之流程圖。可執行圖15之過程作為圖13之步驟956及958之部分。

在圖15之步驟1002中，藉由使用字線(控制閘極)電壓之 第一集合作為讀取點而對於選定字線執行讀取過程。步驟1002之一實施例包括執行圖16之過程。

圖16為描述用於讀取選定字線之資料之讀取過程的流程圖。此讀取過程判定連接至彼選定字線之記憶體單元的(可能資料狀態中之)資料狀態。在圖16之步驟1100中，向選定字線WLn施加第一比較電壓(例如，Vra)。在步驟1102中，感測與頁面相關聯之位元線來判定經定址之記憶體單元是否接通(基於第一比較電壓至其控制閘極之施加)。傳導之位元線指示記憶體單元接通；因此，彼等記憶體單元之臨限電壓在第一比較電壓以下。舉例而言，若第一比較電壓為Vra且記憶體單元傳導，則記憶體單元處於狀態E中。在步驟1104中，將位元線之感測的結果儲存於用於彼等位元線之適當鎖存器中。步驟1100至1104執行圖11中所描述之過程，其中將Vcgr設定於第一比較電壓。

在步驟1106中，向選定字線WLn施加第二比較電壓(例如，Vrb)。在步驟1108中，感測與頁面相關聯之位元線來判定經定址之記憶體單元是否接通(基於第一比較電壓至其控制閘極之施加)。傳導之位元線指示記憶體單元接通；因此，彼等記憶體單元之臨限電壓在第二比較電壓以下。在步驟1110中，將關於位元線之感測的結果儲存於用於彼等位元線之適當鎖存器中。步驟1106至1110執行圖11中所描述之過程，其中將Vcgr設定於第二比較電壓。

在步驟1112中，向選定字線WLn施加第三比較電壓(例如，Vrc)。在步驟1114中，感測與頁面相關聯之位元線來 判定經定址之記憶體單元是否接通(基於第一比較電壓至其控制閘極之施加)。傳導之位元線指示記憶體單元接通；因此，彼等記憶體單元之臨限電壓在第二比較電壓以下。在步驟1116中，將關於位元線之感測的結果儲存於用於彼等位元線之適當鎖存器中。步驟1112至1116執行圖11中所描述之過程，其中將Vcgr設定於第三比較電壓。

在步驟1118中，判定每一位元線之資料值。舉例而言，若記憶體單元在Vra下傳導，則記憶體單元處於狀態E中。若記憶體單元在Vrb及Vrc下而非在Vra下傳導，則記憶體單元處於狀態A中。若記憶體單元在Vrc下而非在Vra及Vrb下傳導，則記憶體單元處於狀態B中。若記憶體單元不在Vra、Vrb或Vrc下傳導，則記憶體單元處於狀態C中。在一實施例中，在過程末端藉由處理器492判定資料值。在另一實施例中，處理器492在工作中判定資料值，從而在執行每一感測操作時，更新資料分析。在步驟118中，處理器492將於用於每一位元線之適當鎖存器中儲存所判定之資料值。在其他實施例中，感測各個位準(Vra、Vrb及Vrc)可以不同次序發生。

注意，可使用圖16之過程來獨立於圖15之過程而自連接至字線之一組記憶體單元讀取資料。亦即，若控制閘極電壓將不基於NAND串阻抗而變化，則讀取過程(在一實施例中)可包含執行圖16之過程。若感測放大器參數待變化(例如，感測時間、跳脫點、位元線電壓)，則可使用圖16之過程來基於所選感測放大器參數而讀取適當資料。

返回參看圖15，在執行步驟1002之後，讀取儲存得自量測阻抗資訊(參看圖13之步驟954)之結果的鎖存器494來確定已將NAND串如何分類。若特定鎖存器儲存指示其相應NAND串處於低阻抗狀態中的資料，則由於圖15之過程而將來自步驟1002之資料儲存於鎖存器494中(步驟1006)作為相應NAND串的最終讀取資料。

在一實施例中，每一NAND串(或位元線)具有鎖存器494之集合中的三個1位元鎖存器。此等三個鎖存器將被稱為L1、L2及L3。在一實例實施中，將步驟954之結果儲存於L1中，以使得在低阻抗狀況中對於上部NAND串L1=0，且在高阻抗狀況中對於上部NAND串L1=1。在步驟1006中，對於具有L1=0之NAND串，將在步驟1002中讀取的資料之一或兩個位元儲存於L1及L2中，其中將L3設定為1。設定L3=1指示L1及L2儲存有效資料。若L3=0，則L1及L2不儲存有效資料。在步驟1006中，對於具有L1=1之NAND串，保持L3=0。

在步驟1008中，藉由使用字線(控制閘極)電壓之第二集合作為讀取點而對於選定字線執行讀取過程。步驟1002之一實施例包括執行圖16之過程；然而，替代使用Vra、Vrb及Vrc，使用三個比較電壓之不同集合。舉例而言，可使用Vra+偏移、Vrb+偏移及Vrc+偏移；可使用Vra-偏移、Vrb-偏移及Vrc-偏移；或者可使用三個比較電壓之另一集合。

在步驟1010中，讀取儲存得自量測阻抗資訊(參看圖13 之步驟954)之結果的鎖存器494來確定已將NAND串如何分類。若特定鎖存器(或鎖存器之集合)儲存指示其相應NAND串處於高阻抗狀態中的資料，則由於圖15之過程而將來自步驟1008之資料儲存於鎖存器494中(步驟1012)作為相應NAND串的最終讀取資料。

在步驟1010及1012之一實例實施中，具有L3=1之NAND串不在步驟1012中儲存最終資料，且其先前在步驟106中經儲存的資料不受干擾。具有L3=0及L1=1之NAND串將於L1及L2中儲存來自步驟1008之資料，且亦將設定L3=1。

注意，圖15之過程假設兩個狀況之使用：低阻抗及高阻抗。然而，可使用兩個以上的狀況。若使用兩個以上狀況，則應對於與額外狀況相關聯的讀取點之額外集合重複步驟1008至1012。

非揮發性記憶體單元之浮動閘極(或其他電荷儲存元件)之表觀臨限電壓的偏移可由於基於儲存於鄰接浮動閘極(或其他鄰接電荷儲存元件)中的電荷之電場之耦合而發生。該問題在已於不同時間經程式化的鄰近記憶體單元之集合之間最為顯著地發生。為了考慮到此耦合，對於目標記憶體單元之讀取過程將向鄰接記憶體單元提供補償以減小鄰接記憶體單元對於特定記憶體單元所造成的耦合效應。一實施例亦包括在驗證過程期間建立稍後向鄰接記憶體單元施加補償所需的條件。在該實施例中，施加至WLn+1之過驅動電壓(在圖11中被描繪為VrdX)自典型值(例如，5.5 V)減小至(例如)3 V。因此，在驗證過程期間， VrdX為3 V(或視實施而定之另一合適值)。在隨後讀取時提供之補償將由在對WLn執行之讀取操作期間向WLn+1施加與在驗證階段期間所施加之電壓相比較高的電壓組成。

為了判定在讀取目標記憶體單元時應向鄰接記憶體單元提供多少補償，本文描述之系統自一組預先計劃之潛在狀況來判定記憶體單元之感知狀況。舉例而言，觀察圖7，系統將判定鄰接記憶體單元處於狀態E、A、B還是C中。補償之使用及量值將基於鄰接記憶體單元處於哪一狀態中。

圖17包括描述用於在補償浮動閘極與浮動閘極之耦合效應(或錯誤之另一原因)的同時讀取資料之過程的一實施例之流程圖。補償包括觀察鄰接字線及判定鄰接字線之程式化已如何產生浮動閘極與浮動閘極之耦合效應。舉例而言，在讀取字線WLn(例如，WL2)上之資料時，該過程亦將讀取字線WLn+1(例如，WL3)之資料。若字線WLn+1上之資料已引起WLn上之資料的明顯改變，則讀取過程將補償彼改變。

圖17中描繪之過程應用於上文參看圖7而描述之全序列程式化，其中兩位元之資料儲存於每一記憶體單元中且將被一同讀出及報告。若鄰接字線上之記憶體單元處於狀態E中，則將不存在浮動閘極與浮動閘極之耦合效應。若鄰接字線上之記憶體單元處於狀態A中，則將存在小耦合效應。若鄰接字線上之記憶體單元處於狀態B中，則將存在中等的浮動閘極與浮動閘極之耦合效應。若鄰接字線上之 記憶體單元處於狀態C中，則將存在較大的浮動閘極與浮動閘極之耦合效應。歸因於鄰接字線之確切耦合效應隨陣列實施而變化且可藉由對裝置進行特徵化而加以判定。

圖17之步驟1200包括執行對鄰接字線WLn+1之讀取操作(圖11，其中Vrdx=Vread)。在步驟1202中，將步驟1200之結果儲存於適當鎖存器中。在一些實施例中，對於WLn+1執行之讀取操作導致判定儲存於WLn+1上的實際資料，其指示相應記憶體單元所處於的狀態(例如，E、A、B、C)。在其他實施例中，對WLn+1執行之讀取操作導致判定WLn+1上之電荷位準，此可能或可能不準確地反映儲存於WLn+1上之資料。

在步驟1204中，處理器492檢查儲存指示得自量測阻抗資訊之結果(例如，L1=0對應於低阻抗狀況且L1=1對應於高阻抗狀況)之資料的鎖存器。若特定NAND串處於高阻抗狀況中(L1=1)，則在步驟1206中，來自WLn+1之資料的指示偏移一個資料狀態。因此，若鄰接記憶體單元處於狀態A中且NAND串處於高阻抗狀況中，則使鄰接者之狀態的指示偏移以指示狀態B。在一實施例中，此包括改變儲存鄰接者之狀態之指示的一或多個鎖存器中之資料。可能需要額外鎖存器用於此過程。

在步驟1208中，對於所關注之字線WLn執行讀取過程。此包括執行圖16之過程，其中VrdX=Vread1。在一實施例中，Vread1=Vread。因此，未選定字線中之所有(參看圖11之WL_unsel及WLn+1)接收Vread。此提供最大補償，因為 補償係藉由在讀取操作期間用於WLn+1上之Vread值與早先在程式化/驗證之驗證階段期間所使用之Vread值之間的差異所判定。將步驟1208之結果儲存(在步驟1210中)於適當鎖存器中，該等適當鎖存器用於具有具有處於狀態C中(如在步驟1200中所判定，且可能地在步驟1206中經修改)之WLn+1上的鄰接單元之記憶體單元之位元線。對於汲極側鄰接者當前未被偵測為處於狀態C中之其他位元線，將不考慮在WLn+1上使用Vread1的WLn之此讀取之資料。

在步驟1212中，對於WLn執行讀取過程。在彼讀取過程期間(圖16)，汲極側鄰接字線WLn+1將接收Vread2。亦即，VrdX=Vread2，其中Vread2-4.9 v(或另一合適值)。此傳遞適於汲極側鄰近者現處於狀態B中之記憶體單元的較小補償量。在步驟1214中，關於具有具有處於狀態B中之鄰接記憶體單元(例如，WLn+1)之記憶體單元的位元線儲存步驟1212之結果。將不考慮其他位元線之資料。

在步驟1216中，對於WLn執行讀取過程(圖16)。在彼讀取過程期間，汲極側鄰接字線WLn+1將接收Vread3。亦即，VreadX=Vread3，其中Vread3=4.3伏特(或另一合適值)。此傳遞適於汲極側鄰近者現處於狀態A中之記憶體單元的較小補償量。在步驟1218中，關於具有具有處於狀態A中之鄰接記憶體單元(例如，WLn+1)之記憶體單元的位元線儲存步驟1216之結果。將不考慮其他位元線之資料。

在步驟1220中，對於WLn執行讀取過程(圖16)。在讀取過程期間，汲極側鄰接字線WLn+1將接收Vread4。亦即， VreadX=Vread4，其中Vread4=3.0伏特(或另一合適值)。此不傳遞補償量，此適於汲極側鄰接者現處於狀態E中之單元(因為其處於程式化/驗證之時間)。在步驟1222中，關於具有具有處於狀態E中之鄰接記憶體單元(例如，WLn+1)之記憶體單元的位元線儲存步驟1220之結果。將不考慮其他位元線之資料。在不同實施中，可基於裝置特徵、實驗及/或模擬而判定Vread1、Vread2、Vread3及Vread4之不同值。可在2006年3月17日申請，發明者為Nima Mokhlesi的以引用方式併入本文中之美國專利申請案第11/384,057號"Read Operation for Non-Volatile Storage with Compensation for Coupling"中找到關於使用對鄰接記憶體單元之補償之較多資訊。

圖15至圖17之過程可經調適以讀取已根據上文描述之程式化機制以及此項技術中已知的其他程式化機制而經程式化之資料的一頁面。舉例而言，圖16之過程僅需在讀取根據圖8A至圖8C所說明之方法而經程式化之資料的下部頁面時向選定字線施加Vrb。另外，參考圖8A至圖8C所說明之方法，若鄰接記憶體單元之上部頁面資料未經程式化，則一實施例在自目標記憶體單元讀取時不向彼鄰接記憶體單元提供補償。可在2006年3月17日申請之美國專利申請案第11/384,057號"Read Operation for Non-Volatile Storage with Compensation for Coupling"；美國專利公開案第2006/0221714號及美國專利公開案第2006/0140011號中找到關於讀取根據圖8A至圖8C所說明之方法而經程式化之 資料的較多資訊。

已出於說明及描述之目的而提出對本發明之前述詳細描述。其不欲為詳盡的或將本發明限制為所揭示之精確形式。根據以上教示，許多修改及變化為可能的。選擇所描述之實施例以最佳地闡述本發明之原理及其實際應用來藉此使得熟習此項技術者能夠在各種實施例中且以適於所預期之特別用途的各種修改而最佳地利用本發明。意欲以所附之申請專利範圍來界定本發明之範疇。

100‧‧‧電晶體

100CG‧‧‧控制閘極

100FG‧‧‧浮動閘極

102‧‧‧電晶體

102CG‧‧‧控制閘極

102FG‧‧‧浮動閘極

104‧‧‧電晶體

104CG‧‧‧控制閘極

104FG‧‧‧浮動閘極

106‧‧‧電晶體

106CG‧‧‧控制閘極

106FG‧‧‧浮動閘極

120‧‧‧第一(或汲極側)選擇閘極

122‧‧‧第二(或源極側)選擇閘極

126‧‧‧位元線接觸點

128‧‧‧源極線

200‧‧‧記憶體單元之陣列

210‧‧‧記憶體裝置

212‧‧‧記憶體晶粒或晶片

220‧‧‧控制電路

222‧‧‧狀態機/狀態機電路

224‧‧‧晶片上位址解碼器/解碼器電路

226‧‧‧功率控制模組/功率控制電路

230A‧‧‧讀取/寫入電路

230B‧‧‧讀取/寫入電路

232‧‧‧線路

234‧‧‧線路

240A‧‧‧列解碼器/解碼器電路

240B‧‧‧列解碼器/解碼器電路

242A‧‧‧行解碼器/解碼器電路

242B‧‧‧行解碼器/解碼器電路

244‧‧‧控制器

300‧‧‧感測區塊

420‧‧‧資料匯流排

470‧‧‧感測電路

472‧‧‧資料匯流排

480‧‧‧感測模組

482‧‧‧位元線鎖存器

490‧‧‧共同部分

492‧‧‧處理器

493‧‧‧輸入線路

494‧‧‧資料鎖存器/資料鎖存器堆疊

496‧‧‧I/O介面

500‧‧‧多工器

510‧‧‧電容器

512‧‧‧位元線隔離電晶體

522‧‧‧位元線下拉電晶體

530‧‧‧讀出匯流排轉移閘極

532‧‧‧讀出匯流排

550‧‧‧電晶體

600‧‧‧感測放大器

612‧‧‧位元線電壓箝位電晶體

613‧‧‧電晶體

634‧‧‧電晶體

641‧‧‧電晶體

642‧‧‧電晶體

643‧‧‧電晶體

654‧‧‧電晶體

656‧‧‧電晶體

658‧‧‧電晶體

661‧‧‧電晶體

662‧‧‧電晶體

663‧‧‧電晶體

664‧‧‧電晶體

666‧‧‧電晶體

668‧‧‧電晶體

780‧‧‧信號線

782‧‧‧曲線

864‧‧‧記憶體單元

866‧‧‧記憶體單元

868‧‧‧記憶體單元

870‧‧‧記憶體單元

872‧‧‧記憶體單元

874‧‧‧記憶體單元

876‧‧‧記憶體單元

878‧‧‧記憶體單元

882‧‧‧源極選擇閘極

884‧‧‧汲極側選擇閘極

890‧‧‧源極/汲極區域

892‧‧‧共同源極線

894‧‧‧位元線接觸點

A‧‧‧臨限電壓分布/臨限電壓範圍/程式化狀態

B‧‧‧臨限電壓分布/臨限電壓範圍/程式化狀態

B'‧‧‧狀態

BL‧‧‧位元線

BLC‧‧‧信號

BLS‧‧‧信號

C‧‧‧臨限電壓分布/臨限電壓範圍/程式化狀態

CG‧‧‧控制閘極

Csa‧‧‧電容器

E‧‧‧第一臨限電壓分布/臨限電壓範圍/擦除狀態

FG‧‧‧浮動閘極

GRS‧‧‧控制信號

INV‧‧‧數位控制信號

Selected‧‧‧BL信號

SEN‧‧‧節點

SEN2‧‧‧節點/信號

SGD‧‧‧選擇線/信號

SGS‧‧‧選擇線/信號

t1‧‧‧時間

t2‧‧‧時間

t3‧‧‧時間

Vcgr‧‧‧讀取比較位準

Vcgv‧‧‧驗證位準

Vra‧‧‧讀取參考電壓

Vrb‧‧‧讀取參考電壓

Vrc‧‧‧讀取參考電壓

Vread‧‧‧電壓

VrdX‧‧‧電壓

Vva‧‧‧驗證參考電壓

Vvb‧‧‧驗證參考電壓

Vvb'‧‧‧驗證點

Vvc‧‧‧驗證參考電壓

WL0‧‧‧字線

WL1‧‧‧字線

WL2‧‧‧字線

WL3‧‧‧字線

WLn‧‧‧信號

WLn+1‧‧‧信號

WL_unsel‧‧‧信號

圖1為NAND串之俯視圖。

圖2為NAND串之等效電路圖。

圖3為非揮發性記，憶體系統之方塊圖。

圖4為描繪記憶體陣列之一實施例的方塊圖。

圖5為描繪感測區塊之一實施例的方塊圖。

圖6描繪感測模組之一實施例。

圖7描繪臨限電壓分布之實例集合且描述用於對非揮發性記憶體進行程式化之過程。

圖8A至圖8C展示各種臨限電壓分布且描述用於對非揮發性記憶體進行程式化之過程。

圖9為描繪對非揮發性記憶體進行程式化之次序的一實例之表。

圖10描繪一描述用於對非揮發性記憶體進行程式化之過程之一實施例的流程圖。

圖11描繪一描述對非揮發性記憶體之讀取操作之一實施 例的時序圖。

圖12描繪NAND串。

圖13描繪一流程圖，其描述用於讀取資料之過程之一實施例。

圖14描繪NAND串。

圖15描繪一描述用於執行複數個讀取操作之過程之一實施例的流程圖。

圖16描繪一流程圖，其描述讀取過程之一實施例。

圖17描繪一描述用於執行複數個讀取操作之過程之一實施例的流程圖。

(無元件符號說明)

Claims (22)

1. 一種用於自非揮發性儲存器讀取資料之方法，其包含：量測連接之非揮發性儲存器元件之一群組的阻抗資訊；回應且根據該群組之該阻抗資訊選擇一讀取參數；及藉由使用該群組之該阻抗資訊而自連接之非揮發性儲存器元件之該群組的一非揮發性儲存器元件讀取資料，該讀取包含藉由使用該讀取參數執行一讀取操作。
2. 如請求項1之方法，其中：該量測該群組之阻抗資訊包括將該群組分類為關於一高阻抗狀態或一低阻抗狀態；且該讀取資料包括基於該群組已被分類為關於該高阻抗狀態還是該低阻抗狀態而選擇一讀取參數，該藉由使用該群組之該阻抗資訊而讀取資料包括藉由使用該讀取參數而執行一讀取操作。
3. 如請求項1之方法，其中：該讀取資料包括基於該群組之該阻抗資訊而選擇用於該群組之一位元線電壓。
4. 如請求項1之方法，其中：該讀取資料包括基於該群組之該阻抗資訊而選擇用於該非揮發性儲存器元件之一控制閘極電壓。
5. 如請求項1之方法，其中：該讀取資料包括選擇一用於測試該非揮發性儲存器元件之時間週期。
6. 如請求項1之方法，其中：該讀取資料包括選擇一用於測試該非揮發性儲存器元件之電流的參考信號。
7. 如請求項1之方法，其中：該讀取資料包括在自該非揮發性儲存器元件進行感測的同時向該非揮發性儲存器元件之一鄰接儲存元件提供補償。
8. 如請求項7之方法，其進一步包含：判定該鄰接儲存元件之狀況資訊，該狀況資訊指示該鄰接儲存元件之一狀況；及在該阻抗資訊指示該群組之一第一阻抗狀況的情況下調整該狀況資訊，該補償係基於該狀況資訊。
9. 如請求項7之方法，其進一步包含：報告該資料。
10. 如請求項1之方法，其中：連接之非揮發性儲存器元件之該群組為一NAND串。
11. 如請求項10之方法，其中：該量測該群組之阻抗資訊包括向連接之非揮發性儲存器元件之該群組的一第一子集施加一第一電壓及向連接之非揮發性儲存器元件之該群組的一第二子集施加一第二電壓；該第一子集包括該非揮發性儲存器元件及該NAND串上處於該非揮發性儲存器元件之一第一側上的其他儲存元件；且 該第二子集包括該NAND串上處於該非揮發性儲存器元件之一第二側上的其他儲存元件。
12. 如請求項11之方法，其中：連接之非揮發性儲存器元件之該群組在該群組之每一非揮發性儲存器元件中儲存多個位元之資料；且該群組之該阻抗資訊指示該NAND串之一部分的阻抗。
13. 一種非揮發性儲存器系統，其包含：連接之非揮發性儲存器元件之複數個群組；及一或多個管理電路，其與連接之非揮發性儲存器元件之該複數個群組通信，該一或多個管理電路量測連接之非揮發性儲存器元件之該複數個群組之一群組的阻抗資訊，該一或多個管理電路基於該群組之該阻抗資訊選擇一讀取參數；且該一或多個管理電路藉由使用該群組之該阻抗資訊而自連接之非揮發性儲存器元件之該群組讀取資料，其包含藉由使用該讀取參數執行一讀取操作。
14. 如請求項13之非揮發性儲存器系統，其中：該一或多個管理電路將每一群組分類為關於一高阻抗狀態或一低阻抗狀態；且該一或多個管理電路藉由使用一讀取參數而自群組讀取資料，該一或多個管理電路基於一各別群組已被分類為關於一高阻抗狀態或是一低阻抗狀態而對於每一群組單獨選擇該讀取參數。
15. 如請求項13之非揮發性儲存器系統，其中： 該一或多個管理電路藉由使用由該一或多個管理電路基於該阻抗資訊而對於每一群組單獨選擇的位元線電壓而自該等群組讀取資料。
16. 如請求項13之非揮發性儲存器系統，其中：該一或多個管理電路藉由使用由該一或多個管理電路基於各群組之阻抗資訊而對於每一群組單獨選擇的字線電壓而自該等群組讀取資料。
17. 如請求項13之非揮發性儲存器系統，其中：該一或多個管理電路藉由使用由該一或多個管理電路基於各群組之阻抗資訊而對於每一群組單獨選擇的用於感測之時期而自該等群組讀取資料。
18. 如請求項13之非揮發性儲存器系統，其中：該一或多個管理電路包括用於每一群組之感測放大器；且該一或多個管理電路藉由使用由該一或多個管理電路基於各群組之阻抗資訊而對於每一感測放大器單獨選擇的參考值而自該等群組讀取資料。
19. 如請求項13之非揮發性儲存器系統，其中：連接之非揮發性儲存器元件之每一群組在每一群組中包括一目標非揮發性儲存器元件；連接之非揮發性儲存器元件之每一群組包括鄰接於該目標非揮發性儲存器元件之一鄰接非揮發性儲存器元件；該一或多個管理電路在自該等目標非揮發性儲存器元 件讀取資料的同時向該等鄰接非揮發性儲存器元件提供補償。
20. 如請求項19之非揮發性儲存器系統，其中：該一或多個管理電路判定該等鄰接儲存元件之狀況資訊；且該補償係基於該狀況資訊及各群組之該阻抗資訊。
21. 如請求項13之非揮發性儲存器系統，其中：連接之非揮發性儲存器元件之該等群組為NAND串。
22. 如請求項21之非揮發性儲存器系統，其中：該一或多個管理電路藉由向該等群組的非揮發性儲存器元件之一第一子集施加一第一電壓，向非揮發性儲存器元件之該等群組的一第二子集施加一第二電壓且感測該等群組中之電流而量測阻抗資訊。