KR101468149B1 - 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법 - Google Patents

플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법 Download PDF

Info

Publication number
KR101468149B1
KR101468149B1 KR1020080092251A KR20080092251A KR101468149B1 KR 101468149 B1 KR101468149 B1 KR 101468149B1 KR 1020080092251 A KR1020080092251 A KR 1020080092251A KR 20080092251 A KR20080092251 A KR 20080092251A KR 101468149 B1 KR101468149 B1 KR 101468149B1
Authority
KR
South Korea
Prior art keywords
memory cells
selected memory
sensing
memory cell
reading
Prior art date
Application number
KR1020080092251A
Other languages
English (en)
Other versions
KR20100033192A (ko
Inventor
강상구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080092251A priority Critical patent/KR101468149B1/ko
Priority to US12/458,798 priority patent/US8023335B2/en
Priority to CN200910174634.8A priority patent/CN101677020B/zh
Publication of KR20100033192A publication Critical patent/KR20100033192A/ko
Priority to US13/137,437 priority patent/US8248858B2/en
Application granted granted Critical
Publication of KR101468149B1 publication Critical patent/KR101468149B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Abstract

본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계, 복수의 커플링 보상 파라미터들을 적용하여 상기 복수의 선택된 메모리 셀들을 적어도 한번 이상 읽는 단계, 그리고 상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여 상기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 단계를 포함한다.
플래시 메모리, 커플링, MLC

Description

플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법{FLASH MEMORY DEVICE AND SYSTEMS AND READING METHODS THEREOF}
본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다.
휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM(이하, '플래시 메모리'라 칭함)은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
플래시 메모리는 메모리 셀과 비트 라인의 연결 상태에 따라 낸드(NAND) 플래시 메모리와 노어(NOR) 플래시 메모리로 구분될 수 있다. 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
플래시 메모리의 메모리 셀들은 벌크(bulk) 영역과 제어 게이트 사이에 플로팅 게이트 또는 전하 트랩층(charge trap)을 포함한다. 플래시 메모리는 플로팅 게이트 또는 전하 트랩층에 전하를 축적 또는 포획하여 메모리 셀의 문턱 전압을 조절함으로써 데이터를 저장한다. 이를 기록 동작 또는 프로그램 동작이라 한다.
프로그램된 각각의 메모리 셀은, N개의 프로그램 상태(또는 프로그램된 데이터 값)에 대응되는 문턱 전압 분포들 중 어느 하나의 문턱 전압을 갖는다(N은 2 이상의 정수). 프로그램 동작시, 선택된 메모리 셀과, 인접한 메모리 셀들 사이에서는 커플링 현상이 발생될 수 있다. 커플링 현상은 각각의 프로그램 상태에 대응되 는 각각의 문턱 전압 분포가 넓어지게 하고, 인접한 프로그램 상태들 사이의 간격이 좁아지게 한다. 그러한 커플링을 "전계 커플링(electric field coupling)" 또는 "F-poly 커플링"이라 한다.
커플링으로 인해 인접 메모리 셀들의 문턱 전압의 변화가 증가하고, 인접한 프로그램 상태들 사이의 간격이 좁아질수록, 신뢰성 있게 셀의 데이터를 읽어내기가 더욱 어려워진다. 이와 같은 문제는 셀 당 저장되는 데이터 비트의 수가 증가할수록 증가하게 된다.
본 발명의 목적은 플래시 메모리의 셀 간 커플링을 보상할 수 있는 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 다른 목적은 플래시 메모리의 판독 결과의 신뢰성을 높일 수 있는 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계; 복수의 커플링 보상 파라미터들을 적용하여 상기 복수의 선택된 메모리 셀들을 적어도 한번 이상 읽는 단계; 그리고 상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여 상기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들에 저장될 수 있는 데이터 값들에 따라서 상기 커플링 보상 파라미터들의 값이 결정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커플링 보상 파라미터들은 상기 선택된 메모리 셀들에 대해 비트라인 단위로 설정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커플링 보상 파라미터들은 상기 선택된 메모리 셀들의 상기 읽기 동작에 사용될 비트라인 프리챠지 전압의 레벨과, 상기 비트라인의 전압을 감지하는 감지 구간의 길이 중 하나인 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 인접 메모리 셀들 각각에 N 개의 데이터 값이 저장되는 경우, 상기 선택된 메모리 셀들에 대해 최대 N 개의 감지 구간에서 최대 N 회의 감지 동작을 수행하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치 단계는 상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여, 상기 최대 N 회의 감지 결과들 중 하나를 래치하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 선택된 메모리 셀들에 대응되는 복수의 비트라인들을 프리챠지하는 단계; 그리고 상기 N 개의 감지 구간들 중 하나의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 감지하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 감지 단계 이후에, 상기 복수의 비트라인들을 재 프리챠지하는 단계; 그리고 상기 N 개의 감지 구간들 중 다른 하나의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 재 감지하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 메모리 셀들 중 상기 감지 결과가 래치된 메모리 셀에 대해서는 상기 재 프리챠지 단계 및 상기 재 감지 단계가 수행되지 않는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 인접 메모리 셀들 각각에 N 개의 데이터 값이 저장되는 경우, 상기 선택된 메모리 셀들과 접속된 각각의 비트라인에는 서로 다른 N 개의 비트라인 프리챠지 전압들 중 적어도 하나를 인가하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 N 개의 비트라인 프리챠지 전압들 중 하나를 상기 선택된 메모리 셀들 각각에 대응되는 복수의 비트라인들로 인가하는 단계; 그리고 소정의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 감지하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 감지 단계 이후에, 상기 N 개의 비트라인 프리챠지 전압들 중 다른 하나를 상기 복수의 비트라인들로 재 인가하는 단계; 그리고 소정의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 재 감지하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 메모리 셀들 중 상기 감지 결과가 래치된 메모리 셀에 대해서는 상기 프리챠지 전압을 재 인가하는 단계 및 상기 재 감지 단계가 수행되지 않는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 선택된 메모리 셀들을 읽는 단계는 상기 N 개의 비트라인 프리챠지 전압들 중 하나를 상기 각각의 비트라인에 인가될 비트라인 프리챠지 전압으로 선택하는 단계; 상기 각각의 비트라인에서 선택된 상기 비트라인 프리챠지 전압들을 상기 복수의 비트라인들로 동시에 인가하는 단계; 그리고 소정의 감지 구간이 경과한 후 상기 복수의 비트라인들의 전압을 상기 읽기 결과로서 감지하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 비트라인에 인가되는 상기 비트라인 프리챠지 전압은 상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여 상기 비트라인 단위로 선택되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계; 대응되는 인접 메모리 셀이 제 1 데이터 값을 갖는 선택된 메모리 셀들을 제 1 커플링 보상 파라미터를 적용하여 읽는 단계; 상기 제 1 커플링 보상 파라미터가 적용된 상기 메모리 셀들의 읽기 결과를 래치하는 단계; 대응되는 인접 메모리 셀이 제 2 데이터 값을 갖는 선택된 메모리 셀들을 제 2 커플링 보상 파라미터를 적용하여 읽는 단계; 상기 제 2 커플링 보상 파라미터가 적용된 상기 메모리 셀들의 읽기 결과를 래치하는 단계; 대응되는 인접 메모리 셀이 제 3 데이터 값을 갖는 선택된 메모리 셀들을 제 3 커플링 보상 파라미터를 적용하 여 읽는 단계; 상기 제 3 커플링 보상 파라미터가 적용된 상기 메모리 셀들의 읽기 결과를 래치하는 단계; 대응되는 인접 메모리 셀이 제 4 데이터 값을 갖는 선택된 메모리 셀들을 제 4 커플링 보상 파라미터를 적용하여 읽는 단계; 그리고 상기 제 4 커플링 보상 파라미터가 적용된 상기 메모리 셀들의 읽기 결과를 래치하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계; 제 1 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 상기 선택된 메모리 셀들의 읽기 결과 중에서 제 1 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계; 제 2 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 상기 선택된 메모리 셀들의 읽기 결과 중에서 제 2 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계; 제 3 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 상기 선택된 메모리 셀들의 읽기 결과 중에서 제 3 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계; 제 4 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 그리고 상기 선택된 메모리 셀들의 읽기 결과 중에서 제 4 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계; 제 1 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 상기 제 1 커플링 보상 파라미터가 적용된 상기 읽기 결과를 래치하는 단계; 제 2 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 상기 제 2 커플링 보상 파라미터가 적용된 상기 읽기 결과를 래치하는 단계; 제 3 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 상기 제 3 커플링 보상 파라미터가 적용된 상기 읽기 결과를 래치하는 단계; 제 4 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 그리고 상기 제 4 커플링 보상 파라미터가 적용된 상기 읽기 결과를 래치하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계; 상기 인접 메모리 셀들의 읽기 결과를 근거로 하여, 상기 각각의 선택된 메모리 셀에 적용될 커플링 보상 파라미터를 결정하는 단계; 상기 각각의 선택된 메모리 셀에 적용될 상기 커플링 보상 파라미터를 적용하여 상기 선택된 메모리 셀들을 읽는 단계; 그리고 상기 읽기 결과를 래치하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 선택된 메모리 셀들은 동시에 읽혀지는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수 의 메모리 셀들을 구비한 메모리 셀 어레이; 그리고 읽기 동작시 선택된 메모리 셀들과 접속된 각각의 비트라인의 프리챠지 전압의 레벨과 상기 각각의 비트라인의 전압을 감지하기 위한 감지 구간의 길이 중 하나를 조절하여 상기 선택된 메모리 셀들을 적어도 한번 이상 읽는 페이지 버퍼 회로를 포함하며, 상기 페이지 버퍼 회로는 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들의 읽기 결과를 근거로 하여 상기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들 각각에 저장될 수 있는 데이터 값들에 따라서 상기 비트라인 프리챠지 전압의 레벨과, 상기 감지 구간의 길이가 결정되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 페이지 버퍼 회로는 상기 각각의 비트라인과 접속된 상기 선택된 메모리 셀과 상기 인접 메모리 셀의 읽기 동작을 수행하는 복수의 페이지 버퍼들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼는 상기 선택된 메모리 셀과 상기 인접 메모리 셀의 읽기 결과를 각각 저장하는 복수의 래치들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼는 프리챠지 구간과 상기 감지 구간 사이에 별도의 디벨로프 구간을 필요로 하지 않는 것을 특징으로 한다.
이 실시예에 있어서, 상기 인접 메모리 셀들 각각에 N 개의 데이터 값이 저장되는 경우 상기 각각의 페이지 버퍼는 상기 선택된 메모리 셀에 대해 최대 N 개 의 감지 구간에서 최대 N 회의 감지 동작을 수행하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼는 상기 인접 메모리 셀의 읽기 결과를 근거로 하여 상기 최대 N 회의 감지 결과들 중 하나를 래치하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼는 상기 각각의 비트라인으로 N 개의 프리챠지 전압들 중 하나가 인가되도록 스위칭하는 복수의 스위치들을 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 복수의 스위치들은 상기 페이지 버퍼 각각에 저장된 상기 인접 메모리 셀의 상기 읽기 결과에 응답해서 스위칭되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 페이지 버퍼에서 스위칭된 상기 프리챠지 전압은 상기 복수의 선택된 메모리 셀들로 동시에 제공되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 메모리 시스템은, 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함한다. 여기서, 상기 플래시 메모리 장치는, 복수의 메모리 셀들을 구비한 메모리 셀 어레이; 그리고 읽기 동작시 선택된 메모리 셀들과 접속된 각각의 비트라인의 프리챠지 전압의 레벨과 상기 각각의 비트라인의 전압을 감지하기 위한 감지 구간의 길이 중 하나를 조절하여 상기 선택된 메모리 셀들을 적어도 한번 이상 읽는 페이지 버퍼 회로를 포함하며, 상기 페이지 버퍼 회로는 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들의 읽기 결과를 근거로 하여 상 기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 컴퓨팅 시스템은, 호스트; 플래시 메모리 장치; 그리고 상기 호스트의 요청에 따라 상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함한다. 여기서, 상기 플래시 메모리 장치는 복수의 메모리 셀들을 구비한 메모리 셀 어레이; 그리고 읽기 동작시 선택된 메모리 셀들과 접속된 각각의 비트라인의 프리챠지 전압의 레벨과 상기 각각의 비트라인의 전압을 감지하기 위한 감지 구간의 길이 중 하나를 조절하여 상기 선택된 메모리 셀들을 적어도 한번 이상 읽는 페이지 버퍼 회로를 포함하며, 상기 페이지 버퍼 회로는 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들의 읽기 결과를 근거로 하여 상기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 플래시 메모리의 인접 메모리 셀들 사이에서 발생되는 커플링의 영향이 효과적으로 보상되고, 플래시 메모리의 판독 결과에 대한 신뢰성이 향상된다.
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 플래시 메모리 장치의 읽기 방법은, 선택된 복수의 메모리 셀들과는 다른 워드라인에 접속되어 있는 메모리 셀들의 데이터 상태를 참조하여 선택된 메모리 셀들의 읽기 결과에 존재하는 커플링의 영향을 제거한다. 이를 위해, 선 택된 메모리 셀들을 읽기 전에 인접 워드라인에 접속된 메모리 셀들에 대한 읽기 동작이 먼저 수행된다. 선택된 메모리 셀에서는 커플링 보상 파라미터(예를 들면, 비트라인 프리챠지 전압 또는 감지 구간의 길이)를 변경해 가며 적어도 한번 이상의 읽기 동작이 수행된다. 선택된 메모리 셀에 대한 적어도 한 번 이상의 읽기 결과는 다른 워드라인에 접속된 메모리 셀들의 프로그램 상태에 따라 선택적으로 래치된다. 이와 같은 구성을 갖는 본 발명의 플래시 메모리 장치 및 그것의 읽기 방법에 대해 상세히 살펴보면 다음과 같다.
도 1은 본 발명에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 도면이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 셀 어레이(10), 페이지 버퍼 회로(20), 그리고 행 디코더 회로(30)를 포함한다. 셀 어레이(10)는 복수의 메모리 블록들(Memory Blocks ; MBs)로 구성될 수 있다. 각각의 메모리 블록(MB)에는 복수의 행들(또는 워드 라인들(WL0-WLn -1) 및 선택 라인들(SSL, GSL)을 포함함)과 복수의 열들(또는 비트 라인들(BL0-BLm -1))로 배열된 메모리 셀들을 포함한다. 메모리 셀들은 도 1에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 도면에 도시되어 있지는 않지만 노어(NOR) 구조를 가질 수 있다.
셀 어레이(10)의 행들은 행 디코더 회로(30)에 의해서 구동되고, 열들은 페이지 버퍼 회로(20)에 의해서 구동된다. 각각의 메모리 셀에는 1-비트 데이터 또는 멀티-비트 데이터(예를 들면, 2 비트 이상)가 저장될 수 있다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell ; SLC)이라 한다. 그리고, 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell ; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 각각의 메모리 블록은 단일 레벨 셀(SLC)로 구성될 수 있고, 멀티 레벨 셀(MLC)로 구성될 수 있다. 또는, 각각의 메모리 블록은 단일 레벨 셀(SLC)과 멀티 레벨 셀(MLC)이 혼합되어 구성될 수도 있다.
페이지 버퍼 회로(20)에서 수행되는 읽기 동작은 정상 읽기(normal read) 동작과, 검증 읽기(verify read) 동작을 포함한다. 읽기 동작은 선택된 워드라인(WLi)에 접속된 복수의 메모리 셀들에 대해 하나 또는 그 이상의 페이지 단위로 수행될 수 있다. 페이지 버퍼 회로(20)는 읽기/검증 동작시 메모리 셀로부터 데이터를 읽어내는 감지 증폭기(sense amplifier)로서 동작하고, 프로그램 동작시 프로그램될 데이터에 따라 비트라인을 구동하는 드라이버(driver)로서 동작한다. 페이지 버퍼 회로(20) 내부에는 복수의 페이지 버퍼들(PB0, PB1, …)이 포함된다. 각각의 페이지 버퍼(PB0, PB1, …)는 각각의 비트라인 또는 비트라인 쌍들에 대응될 수 있다.
아래에서 상세히 설명되겠지만, 본 발명의 페이지 버퍼 회로(20)는 선택된 워드라인(WLi)과 인접한 워드라인(WLi +1)(이하, 인접 워드라인이라 칭함)에 접속되어 있는 메모리 셀들(이하, 인접 메모리 셀이라 칭함)의 프로그램 상태를 참조하여 커플링 보상 파라미터(예를 들면, 감지 시간, 비트라인 프리챠지 전압의 레벨 등)를 조절한다. 커플링 보상 파라미터는, 읽기 동작시 인접 메모리 셀들 사이에서 발생되는 커플링의 영향을 보상하는 데 사용된다. 이와 같은 본 발명의 읽기 방법에 따르면, 전계 커플링/F-poly 커플링으로 인해 인접 메모리 셀들의 문턱 전압의 분포가 변화하더라도 정확한 판독이 가능해 진다.
아래에서는 본 발명이 적용되는 예로서, 낸드 스트링 구조를 가지는 멀티 레벨 셀(MLC) 플래시 메모리가 예시적으로 설명될 것이다. 그러나, 아래에서 설명될 플래시 메모리의 구성 및 동작 특성은 특정 형태에만 국한되지 않는다. 예를 들면, 아래에서 설명될 플래시 메모리 장치(100) 및 그것의 동작 특성은, 낸드형 플래시 메모리 장치, 노어형 플래시 메모리 장치에도 모두 적용될 수 있고, 플래시 메모리의 전하 저장층의 구조에 상관없이 다양한 형태의 플래시 메모리 장치에 적용될 수 있다. 또한, 본 발명에서는 커플링의 영향을 보상하기 위해 고려되는 커플링의 요소로서 선택된 워드라인(WLi)과 인접한 워드라인(WLi+1)에 접속된 메모리 셀들의 프로그램 상태가 예시적으로 설명될 것이다. 그러나, 이 밖에도 커플링에 영향을 주는 다양한 요소들(예를 들면, 다른 위치에 배열된 인접 메모리 셀들, 또는 선택된 메모리 셀 자신의 프로그램으로 인한 문턱전압 변화 등)이 본 발명에 고려될 수 있을 것이다.
도 2 및 도 3은 인접 메모리 셀들 사이에서 발생되는 전계 커플링 또는 F-poly 커플링을 설명하기 위한 도면이다.
도 2에는 하나의 셀에 2 비트의 데이터가 저장되는 2 비트 멀티 레벨 셀(MLC)의 문턱전압 분포가 도시되어있다. 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들(E, P1, P2, P3) 중 어느 하나에 속하는 문턱 전압을 갖는다. 각각의 문턱 전압 분포(E-P3)는 '11', '10', '00', 및 '01'의 데이터 상태 중 하나와 각각 대응될 수 있다.
도 2에서, 실선으로 표시된 부분(41_1, 41_2, 41_3, 41_4) 은 4개의 데이터 상태들에 대응하는 문턱 전압 분포들이 각각 정해진 문턱 전압 윈도우 내에서 존재하는 경우를 나타낸다. 이 경우, 인접한 데이터 상태의 문턱 전압 분포가 소정의 마진(W1)을 두고 적절히 배열되어 있음을 알 수 있다. 4개의 데이터 상태들에 대응하는 문턱 전압 분포들이 각각 정해진 문턱 전압 윈도우 내에 존재하기 위해서는 문턱 전압 분포를 조밀하게 제어하여야 한다. 이를 위해서, ISPP(Incremental Step Pulse Programming) 스킴을 이용한 프로그램 방법이 제안되어 오고 있다. ISPP 스킴에 따르면, 각각의 프로그램 루프에서 인가되는 프로그램 전압의 증가분만큼 메모리 셀의 문턱 전압이 이동될 수 있다. 그러므로, 프로그램 전압의 증가분을 작게 설정함으로써, 메모리 셀의 문턱 전압의 분포를 보다 조밀하게 제어하는 것이 가능해진다. 이는 데이터 상태들 간의 마진(W1)을 충분히 확보하는 것이 가능함을 의미한다. 그러나, 이러한 ISPP 스킴에도 불구하고, 각 데이터 상태에 대응되는 문턱 전압 분포는 "전계 커플링" 또는 "F-poly 커플링"에 의해서 변화될 수 있다.
도 3을 참조하면, 메모리 셀(MCA)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램된 셀로서, i번째 워드라인(WLi)에 접속되어 있는 것으로 가정할 수 있다. 메모리 셀은(MCB)은 4개의 상태들 중 어느 하나의 상태로 프로그램될 셀로서, i+1번째 워드라인(WLi+1)에 접속되어 있는 것으로 가정할 수 있다. i+1번째 워드라인(WLi+1)은 i번째 워드라인(WLi)의 상부에 인접한 워드라인이다. i번째 워드라인(WLi)에 접속된 메모리 셀(예를 들면, MCA)이 먼저 프로그램된 후, i+1번째 워드라인(WLi+1)에 접속된 메모리 셀(예를 들면, MCB)이 프로그램되는 것으로 정의될 수 있다.
i+1번째 워드라인(WLi+1)에 접속된 메모리 셀(MCB)이 프로그램될 때, 메모리 셀(MCB)의 플로팅 게이트(FG)에는 전하들이 축적되고 메모리 셀(MCB)의 문턱전압이 높아지게 될 것이다. 이때, 이전에 프로그램이 완료된 메모리 셀(MCA)의 플로팅 게이트(FG)의 전위는 메모리 셀(MCB)의 플로팅 게이트(FG)와의 커플링으로 인해 높아지게 된다. 높아진 메모리 셀(MCA)의 플로팅 게이트(FG)의 전위는, 인접한 플로팅 게이트들 간의 커플링으로 인해 메모리 셀(MCB)의 프로그램이 수행된 이후에도 계속해서 높게 유지될 것이다. 이때, 메모리 셀(MCA)이 받는 커플링은 메모리 셀(MCA)에 대해 워드 라인 방향 그리고/또는 비트 라인 방향에 위치한 모든 인접 메모리 셀들로부터 비롯될 수 있다. 이러한 커플링으로 인해 프로그램된 메모리 셀(MCA)의 문턱 전압이 높아지게 되고, 그 결과 메모리 셀(MCA)의 문턱 전압 분포가 도 2의 실선(41_1 내지-41_4)에서 도 2의 점선(42_1 내지 42_4, 43_1 내지 43_4, 44_1 내지 44_4)과 같이 넓어지게 된다. 커플링의 영향으로 각 데이터 상태 의 문턱 전압 분포가 넓어짐에 따라, 인접한 데이터 상태들 간의 마진은 줄어들게 된다(W2, W3, W4). 인접한 데이터 상태들 간의 마진이 줄어들게 되면, 판독 결과에 오류가 발생될 가능성이 높아지게 된다.
커플링에 의한 메모리 셀(MCA)의 문턱 전압의 변화는, 인접한 메모리 셀(MCB)의 프로그램 상태 변화가 클수록 커지게 된다. 예를 들면, 도 2에서 실선(41_1 내지 41_4)은 인접 메모리 셀(MCB)이 최하위 문턱전압 분포에 해당되는 "E"의 데이터 상태로 프로그램되었을 때의 메모리 셀(MCA)의 문턱 전압 분포를 나타낸다. 즉, 인접 메모리 셀(MCB)이 "E"의 데이터 상태로 프로그램된 경우, 커플링이 거의 발생되지 않음을 알 수 있다. 점선(42_1 내지 42_4)은 인접 메모리 셀(MCB)이 "P1"의 데이터 상태로 프로그램되었을 때의 메모리 셀(MCA)의 문턱 전압 분포를 나타낸다. 인접 메모리 셀(MCB)이 "P1"의 데이터 상태로 프로그램되었을 경우, 인접 메모리 셀(MCB)이 "E"의 데이터 상태로 프로그램되었을 때보다 커플링의 영향이 증가함을 알 수 있다.
점선(43_1 내지 43_4)은 인접 메모리 셀(MCB)이 "P2"의 데이터 상태로 프로그램되었을 때의 메모리 셀(MCA)의 문턱 전압 분포를 나타낸다. 인접 메모리 셀(MCB)이 "P2"의 데이터 상태로 프로그램되었을 경우, 인접 메모리 셀(MCB)이 "P1"의 데이터 상태로 프로그램되었을 때보다 커플링의 영향이 증가함을 알 수 있다. 그리고, 점선(44_1 내지 44_4)은 인접 메모리 셀(MCB)이 "P3"의 데이터 상태로 프로그램되었을 때의 메모리 셀(MCA)의 문턱 전압 분포를 나타낸다. 인접 메모리 셀(MCB)이 "P3"의 데이터 상태로 프로그램되었을 경우, 인접 메모리 셀(MCB)이 "P2"의 데이터 상태로 프로그램되었을 때보다 커플링의 영향이 증가함을 알 수 있다. 즉, 인접 메모리 셀(MCB)이 "E"의 데이터 상태로 프로그램되었을 경우 커플링의 영향이 가장 작고, 인접 메모리 셀(MCB)이 "P3"의 데이터 상태로 프로그램되었을 경우 커플링의 영향이 가장 큼을 알 수 있다.
본 발명에서는 이상과 같은 인접 메모리 셀들 사이의 커플링의 영향을 보상하기 위해, 인접한 워드라인(WLi+1)에 접속되어 있는 메모리 셀들의 프로그램 상태(또는 프로그램된 데이터 값)를 참조하여 선택된 워드라인(WLi)에 접속된 메모리에 대한 읽기 동작을 수행한다. 본 발명에 따른 읽기 동작에서는, 인접 워드라인(WLi +1)에 접속되어 있는 메모리 셀들(즉, 인접 메모리 셀들)의 프로그램 상태에 따라서 커플링 보상 파라미터(예를 들면, 감지 시간, 프리챠지 전압 레벨 등)가 결정될 수 있다. 인접 메모리 셀들의 프로그램 상태는 인접 메모리 셀에 의해 유발되는 커플링의 영향과 밀접한 관계를 가진다. 커플링 보상 파라미터의 값은 인접 메모리 셀들의 프로그램 상태에 따라서 각각 다르게 조절된다. 따라서, 읽기 동작시 인접 메모리 셀들 사이에서 발생되는 커플링의 영향을 효과적으로 보상할 수 있고, 정확한 판독이 가능해 진다.
도 4는 본 발명에 따른 페이지 버퍼 회로(20)의 개략적인 구성을 보여주는 도면이다.
도 4를 참조하면, 페이지 버퍼 회로(20)는 복수의 페이지 버퍼들(PB0-PB3)을 포함한다. 페이지 버퍼들(PB0-PB3)은 각각 동일한 회로 구성을 갖도록 구성될 수 있다. 각각의 페이지 버퍼(PB0-PB3)에는 대응되는 비트라인(BL0-BL3)이 각각 전기적으로 연결된다. 페이지 버퍼(PB0-PB3)에 대한 데이터(PB_DIO0-PB_DIO3)의 입출력은 열 게이트 회로(50)를 통해 수행된다. 도 4에는 각각의 비트라인(BL0-BL3) 마다 페이지 버퍼(PB0-PB3)가 각각 할당되는 구성이 예시적으로 도시되어 있다. 예를 들면, 본 발명에 따른 페이지 버퍼(PB0-PB3)는, 적어도 둘 이상의 비트라인들과 공유되지 않고 각각의 비트라인과 1:1로 접속될 수 있다. 그러나, 페이지 버퍼(PB0-PB3)와 이에 대응되는 비트 라인의 접속 형태는 특정 형태에만 국한되지 않고 다양하게 변경 가능하다. 각각의 페이지 버퍼(PB0-PB3)의 구성을 살펴보면 다음과 같다.
각각의 페이지 버퍼(PB0-PB3)는 비트라인 선택 회로(bit line select and bias circuit ; 21), 프리챠지 회로(pre-charge circuit ; 23), 그리고 감지 및 래치회로(sense and latch circuit ; 25)를 포함한다. 프리챠지 회로(23)와 감지 및 래치회로(25) 사이에는 대응되는 메모리 셀에 프로그램된 데이터 상태를 감지하는 감지 노드(SN0-SN3)가 구비된다.
비트라인 선택 회로(21)는, 비트라인 선택 신호(BLSLT)에 응답해서 데이터 감지가 수행될 비트라인을 선택하는 기능을 수행한다. 프리챠지 회로(23)는 프리챠지 제어 신호(PLOAD, BLSHF)에 응답해서, 선택된 비트라인과 감지 노드를 프리챠지 하는 동작을 수행한다. 프리챠지 동작은, 선택된 비트라인에 접속된 메모리 셀들에 대한 감지 동작이 수행되기 이전에 수행된다. 선택된 비트라인이 프리챠지되고 나면, 선택된 메모리 셀에 프로그램 되어 있는 데이터 값에 따라서 소정의 감지 구간 동안 비트라인의 전압이 변화하게 된다. 소정의 감지 구간이 경과한 후, 감지 및 래치 회로(25)는 래치 제어신호(LCH)에 응답해서 감지 노드(SN0)의 전압을 감지하고, 감지된 결과를 읽기 결과로서 래치에 저장한다. 페이지 버퍼(PB0-PB3)의 동작을 제어하는 제어신호들(BLSLT, PLOAD, BLSHF, LCH)은, 플래시 메모리 장치(100) 내부의 제어 로직(미 도시됨)으로부터 발생된다.
페이지 버퍼들(PB0-PB3)의 감지 노드(SN0-SN3)와, 인접한 감지 노드들(SN0-SN3) 사이에는 커패시턴스 성분(CSN0-CSN3, CBL0-CBL3)들이 존재한다. 페이지 버퍼들(PB0-PB3) 내부에 존재하는 커패시턴스 성분(CSN0-CSN3, CBL0-CBL3)들은, 선택된 메모리 셀에 흐르는 전류의 양과 감지 노드(SN0-SN3)의 전압 레벨과 밀접한 관계를 갖는다. 따라서, 페이지 버퍼들(PB0-PB3) 내부에 존재하는 커패시턴스 성분(CSN0-CSN3, CBL0-CBL3)들의 크기를 조절함으로써, 선택된 비트라인 및 감지 노드(SN0-SN3)의 디벨로프 시간을 조절하는 것이 가능해 진다. 페이지 버퍼들(PB0-PB3) 내부에 존재하는 커패시턴스 성분(CSN0-CSN3, CBL0-CBL3)들의 크기는 페이지 버퍼 회로(20)의 설계시 조절 가능하다.
하지만, 인접한 감지 노드들(SN0-SN3) 사이에 존재하는 커패시턴스 성분(CBL0-CBL3)들은 일종의 기생 커패시턴스 성분이다. 따라서, 커패시턴스 성분(CBL0-CBL3)들의 크기를 조절하는 것은 용이하지 않다. 이와 달리, 각각의 감지 노드(SN0-SN3)에 존재하는 커패시턴스 성분(CSN0-CSN3)은, 페이지 버퍼의 설계시 정량적으로 조 절하는 것이 가능하다. 따라서, 본 발명에 적용되는 페이지 버퍼들(PB0-PB3)은, 프리챠지 동작 이후에 별도의 디벨로프 구간 없이 곧바로 감지 동작이 수행될 수 있도록 커패시턴스(CSN0-CSN3) 성분의 크기가 설정된다. 즉, 본 발명에 적용되는 페이지 버퍼들(PB0-PB3)은 읽기 동작이 프리챠지 구간과 감지 구간으로만 구성될 수 있다. 이와 같은 페이지 버퍼들(PB0-PB3)의 구성에 따르면, 별도의 디벨로프 구간을 필요로 하지 않기 때문에 빠른 읽기 동작을 수행할 수 있다. 그러므로, 복수 회의 읽기 동작을 반복적으로 수행해야 하는 멀티 레벨 셀(MLC)의 읽기 동작에 적합하다. 본 발명에는 이상과 같이 별도의 디벨로프 구간을 필요로 하지 않는 빠른 감지 특성을 갖는 페이지 버퍼가 적용된다.
각각의 페이지 버퍼(PB0-PB3)에는 복수 개(예를 들면, 3개 이상)의 래치들이 각각 포함될 수 있다. 상기 래치들은 페이지 버퍼(PB0-PB3)의 감지 및 래치회로(25)에 구성될 수 있다. 각각의 페이지 버퍼(PB0-PB3)에 구비된 복수 개의 래치들 중에서 적어도 1개의 래치(예를 들면 1개 또는 2개의 래치)는 인접 메모리 셀(예를 들면, 워드라인(WLi+1)에 접속된 인접 메모리 셀)로부터 읽어 온 데이터 값을 저장하는데 사용될 수 있다. 그리고, 나머지 래치는 선택된 메모리 셀(예를 들면, 선택된 워드라인(WLi)과 접속된 메모리 셀)로부터 읽혀진 데이터 값을 저장하는데 사용될 수 있다. 페이지 버퍼(PB0-PB3)에 저장되어 있는 인접 메모리 셀의 데이터는, 선택된 메모리 셀로부터 읽혀진 데이터 값이 래치되는 시점, 또는 선택된 메모리 셀의 비트라인의 프리챠지 전압의 레벨을 조절하는 데 사용된다. 그 결과, 인접 메모리 셀의 데이터 상태에 따라서 각각의 메모리 셀에 가해지는 커플링의 영향을 보상할 수 있게 된다.
이상에서 설명된 비트라인 선택 회로(21)와, 프리챠지 회로(23), 그리고 감지 및 래치회로(25)의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. 그러므로, 본 발명에서는 비트라인 선택 회로(21)와, 프리챠지 회로(23), 그리고 감지 및 래치회로(25)의 구성을 특정 구조로 한정하지 않는다. 또한, 페이지 버퍼들(PB0-PB3) 내부에서 설정되어 있는 커패시턴스(CSN0-CSN3) 성분의 크기와 설정 방법은 특정 형태로 한정되지 않고, 다양한 형태로 구성 가능하다.
도 5는 본 발명의 실시예에 따른 플래시 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 5를 참조하면, 본 발명의 읽기 방법은 먼저 선택된 메모리 셀들(MCAi)의 인접 워드라인(WLi +1)에 접속되어 있는 인접 메모리 셀들(MCBi)로부터 데이터를 읽어 온다(S1000 단계). S1000 단계에서 읽어 온 데이터를 판독하여 인접 워드라인(WLi +1)에 접속되어 있는 인접 메모리 셀들(MCBi)에 프로그램되어 있는 데이터 상태를 판별한다. 그리고, 판별된 인접 메모리 셀들(MCBi)의 데이터 상태를 근거로 하여 커플링 보상 파라미터(예를 들면, 감지 시간, 비트라인 프리챠지 전압의 레벨 등)를 결정한다(S1100 단계). 커플링 보상 파라미터는, 읽기 동작이 수행될 때마다 결정되지 않고 미리 결정된 파라미터를 가져다 쓸 수 있도록 구성될 수도 있다. 커플링 보상 파라미터의 값은, 인접 메모리 셀들(MCBi)에 저장될 수 있는 데이터 값에 따라서 정의될 수 있다.
이어서, S1100 단계에서 결정된 커플링 보상 파라미터를 선택된 워드라인(WLi)에 접속되어 있는 각각의 메모리 셀(MCAi)에 적용하여 데이터를 읽어 온다(S1200 단계). S1200 단계에서 수행되는 선택된 메모리 셀들(MCAi)에 대한 읽기 동작은 선택된 워드라인(WLi)에 접속된 메모리 셀들에 대해 1회 또는 복수 회 수행될 수 있다. 그리고, 각각의 읽기 동작에는 인접 메모리 셀들(MCBi)의 프로그램 상태를 근거로 하여 서로 다른 커플링 보상 파라미터가 적용될 수 있다. 서로 다른 커플링 보상 파라미터는 선택된 워드라인(WLi)에 대한 각각의 읽기 동작에 포함된 프리챠지 구간 또는 감지 구간에 적용될 수 있다. 커플링 보상 파라미터는, 읽기 동작시 인접 메모리 셀의 프로그램시 발생된 커플링의 영향을 보상하는 데 사용된다.
S1200 단계에서 선택된 메모리 셀들(MCAi)로부터 읽혀진 데이터는 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라 각각의 비트라인에서 선택적으로 래치된다(S1300 단계). 즉, 각각의 메모리 셀에 대해 읽기 동작(각각의 읽기 동작은 프리챠지 구간과 감지 구간으로 구성됨)이 1회 또는 복수회 수행될 수 있으나, 각각의 메모리 셀로부터 읽혀진 데이터는 1회의 래치 동작을 통해 저장될 수 있다.
도 5에서 설명된 본 발명의 읽기 방법은, 인접 메모리 셀(MCBi)의 프로그램 상태를 근거로 하여 선택된 메모리 셀(MCAi)의 데이터 값을 래치할 타이밍을 결정하는 소프트웨어적인 연산을 필요로 한다. 만일 읽기 동작에 할당된 감지 시간이 소프트웨어적인 연산을 수행하기에 충분치 않을 경우, 본 발명에 따른 읽기 방법은 아래와 같은 반복적인 감지 스킴을 적용하여 읽기 동작을 수행할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 6을 참조하면, 본 발명의 읽기 방법은 선택된 메모리 셀들(MCAi)의 인접 워드라인(WLi+1)에 접속되어 있는 인접 메모리 셀들(MCBi)로부터 데이터를 읽어 온다(S2000 단계). S2000 단계에서 읽어 온 데이터를 판독하여 인접 워드라인(WLi +1)에 접속되어 있는 인접 메모리 셀들(MCBi)의 프로그램 상태를 판별한다. 그리고, 판별된 인접 메모리 셀들(MCBi)의 프로그램 상태를 근거로 하여 커플링 보상 파라미터(예를 들면, 감지 시간, 비트라인 프리챠지 전압의 레벨 등)를 결정한다(S2100 단계). 커플링 보상 파라미터는, 읽기 동작이 수행될 때마다 결정되지 않고 미리 결정된 파라미터를 가져다 쓸 수 있도록 구성될 수도 있다. 커플링 보상 파라미터의 값은, 인접 메모리 셀들(MCBi)에 저장될 수 있는 데이터 값에 따라서 정의될 수 있다.
이어서, S2100 단계에서 결정된 커플링 보상 파라미터를 적용하여 선택된 워드라인(WLi)에 접속되어 있는 메모리 셀들(MCAi)로부터 데이터를 반복적으로 읽어 온다(S2200 단계). 그리고, 반복적으로 읽어 온 데이터를 래치한다(S2300 단계).
S2200 단계에서 반복적으로 수행되는 각각의 읽기 동작에는 서로 다른 커플링 보상 파라미터가 적용될 수 있다. 서로 다른 커플링 보상 파라미터는 선택된 워드라인(WLi)에 접속된 메모리 셀들(MCAi) 대한 읽기 동작 중 프리챠지 구간 또는 감지 구간에 적용될 수 있다. 커플링 보상 파라미터는, 읽기 동작시 인접 메모리 셀의 프로그램시 발생된 커플링의 영향을 보상하는 데 사용된다. S2200 단계에서 반복되는 읽기 동작의 횟수는 각각의 메모리 셀에 저장 가능한 데이터 상태의 개수에 따라 정의될 수 있다.
예를 들어, 각각의 메모리 셀이 4 개의 데이터 상태들 중 하나로 프로그램되는 경우, 선택된 메모리 셀들(MCAi) 전체에 대해 4회의 읽기 동작이 수행될 수 있다. 이때, 4회의 읽기 동작 각각에는 서로 다른 커플링 보상 파라미터가 적용된다. S2200 단계에서 4회에 걸쳐 읽어 온 데이터는 S2300 단계에서 4회의 래치 동작을 통해 래치된다. 이 경우, 선택된 워드라인(WLi)에 접속된 각각의 메모리 셀(MCAi)에서는 4회의 읽기 동작과 4회의 래치 동작이 수행된다. 도 6에 도시된 본 발명의 읽기 방법에 따르면, 래치 동작이 읽기 동작에 할당된 감지 시간이 짧은 경우 반복적인 감지 스킴을 적용하여 정확한 읽기 동작을 수행할 수 있게 된다.
도 6에 도시된 본 발명의 읽기 방법에 따르면, 인접 메모리 셀(MCBi)의 데이 터 값을 모두 고려하여 메모리 셀(MCAi)에 대한 읽기 동작과 래치 동작이 반복 수행된다. 따라서, 읽기 동작에 할당되어 있는 짧은 감지 구간 동안 인접 메모리 셀(MCBi)의 데이터 값을 고려하여 래치 여부를 미리 결정하지 않아도 된다. 따라서, 읽기 동작에 할당된 감지 시간이 래치 여부를 결정하는 소프트웨어적인 연산을 수행하기에 충분치 않다 하더라도, 인접 메모리 셀에 의한 커플링의 영향을 보상하여 정확한 판독을 수행할 수 있게 된다.
도 5 및 도 6의 S1200 단계 및 S2200 단계에서 수행되는 선택된 메모리 셀들(MCAi)에 대한 읽기 동작은, 크게 두 가지 실시예로 구분될 수 있다. 첫 번째 실시예는 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라서 감지 구간을 길이를 조정하는 방법으로, 도 7 내지 도 11을 참조하여 아래에서 상세히 설명될 것이다. 그리고, 두 번째 실시예는 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라서 프리챠지 구간 동안 비트라인들로 인가되는 비트라인 프리챠지 전압의 레벨을 조정하는 방법으로, 도 12 내지 도 17을 참조하여 아래에서 상세히 설명될 것이다.
도 7 내지 도 11은 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라서 감지 구간의 길이를 조절함으로써, 인접 메모리 셀들(MCBi)에 의한 커플링의 영향을 보상하는 본 발명의 읽기 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 선택된 워드라인(WLi)에 접속된 복수의 메모리 셀들(MCA0-MCA3)(예를 들면, 1 개의 페이지에 대응되는 메모리 셀들)로부터 데이터를 읽고자 하는 경우, 선택된 메모리 셀들(MCA0-MCA3)에 인접한 워드라인(WLi+1)에 접속된 복수의 인접 메모리 셀들(MCB0-MCB3)(예를 들면, 1 개의 페이지에 대응되는 메모리 셀들)에 대한 읽기 동작이 먼저 수행된다. 복수의 인접 메모리 셀들(MCB0-MCB3)로부터 읽혀진 데이터 값들은 대응되는 페이지 버퍼(PB0-PB3) 각각에 구비된 적어도 1개 이상의 래치에 저장된다.
도 7에는 제 1 비트라인(BL0)에 접속된 인접 메모리 셀(MCB0)이 "E"의 데이터 상태로 프로그램되어 있고, 제 2 비트라인(BL1)에 접속된 인접 메모리 셀(MCB1)이 "P1"의 데이터 상태로 프로그램되어 있는 것이 예시적으로 도시되어 있다. 그리고, 제 3 비트라인(BL2)에 접속된 인접 메모리 셀(MCB2)이 "P2"의 데이터 상태로 프로그램되어 있고, 제 4 비트라인(BL3)에 접속된 인접 메모리 셀(MCB3)이 "P3"의 데이터 상태로 프로그램되어 있는 것이 예시적으로 도시되어 있다. "E" 내지 "P3"의 데이터 상태에 대응되는 메모리 셀들의 문턱전압 분포는 도 2에 도시되어 있다.
도 2 및 도 7을 참조하면, 인접 메모리 셀(MCB0)이 "E"의 데이터 상태로 프로그램되어 있고 선택된 메모리 셀(MCA0)이 "P1"의 데이터 상태로 프로그램되어 있는 경우, 선택된 메모리 셀(MCA0)은 인접 메모리 셀(MCB0)로부터 커플링의 영향을 거의 받지 않게 된다. 이 경우, 선택된 메모리 셀(MCA0)의 문턱전압 분포는 참조번호 41_2의 상태에 대응될 것이다. 이때, 선택된 메모리 셀(MCA0)에 프로그램되어 있는 데이터는 제 1 감지 시간(trd)을 적용하여 감지 및 래치 된다. 이와 같은 읽기 특성은 선택된 메모리 셀(MCA0)과 동일한 워드라인(WLi)에 접속된 복수 개의 메모리 셀들(예를 들면, 1 또는 그 이상의 페이지에 대응되는 메모리 셀들) 중에서 인접 메모리 셀(MCBi)의 프로그램 상태가 "E" 상태이기만 하면 비트 라인의 위치에 상관없이 모두 적용될 수 있다.
인접 메모리 셀(MCB1)이 "P1"의 데이터 상태로 프로그램되어 있고 선택된 메모리 셀(MCA1)이 "P1"의 데이터 상태로 프로그램되어 있는 경우, 메모리 셀(MCA1)의 문턱전압 분포는 인접 메모리 셀(MCB1)로부터 받게되는 커플링의 영향으로 인해 참조번호 41_2로부터 참조번호 42_2로 변화될 수 있다. 이때, 선택된 메모리 셀(MCA1)에 프로그램되어 있는 데이터는, 커플링의 영향을 보상하기 위해 제 2 감지 시간(trd + toffset1)을 적용하여 감지 및 래치 된다. 이와 같은 읽기 특성은 선택된 메모리 셀(MCA1)과 동일한 워드라인(WLi)에 접속된 복수 개의 메모리 셀들(예를 들면, 1 또는 그 이상의 페이지에 대응되는 메모리 셀들) 중 인접 메모리 셀(MCBi)의 프로그램 상태가 "P1" 상태이기만 하면 비트 라인의 위치에 상관없이 모두 적용될 수 있다.
인접 메모리 셀(MCB2)이 "P2"의 데이터 상태로 프로그램되어 있고 선택된 메모리 셀(MCA2)이 "P1"의 데이터 상태로 프로그램되어 있는 경우, 메모리 셀(MCA2)의 문턱전압 분포는 인접 메모리 셀(MCB2)로부터 받게 되는 커플링의 영향으로 인해 참조번호 41_2로부터 참조번호 43_2의 상태로 변화될 수 있다. 이때, 선택된 메모리 셀(MCA2)에 프로그램되어 있는 데이터는, 커플링의 영향을 보상하기 위해 제 3 감지 시간(trd + toffset2)을 적용하여 감지 및 래치 된다. 이와 같은 읽기 특성은 선택된 메모리 셀(MCA2)과 동일한 워드라인(WLi)에 접속된 복수 개의 메모리 셀들(예를 들면, 1 또는 그 이상의 페이지에 대응되는 메모리 셀들) 중 인접 메모리 셀(MCBi)의 프로그램 상태가 "P2" 상태이기만 하면, 비트 라인의 위치에 상관없이 모두 적용될 수 있다.
그리고, 인접 메모리 셀(MCB3)이 "P3"의 데이터 상태로 프로그램되어 있고 선택된 메모리 셀(MCA3)이 "P1"의 데이터 상태로 프로그램되어 있는 경우, 메모리 셀(MCA3)의 문턱전압 분포는 인접 메모리 셀(MCB3)로부터 받게 되는 커플링의 영향으로 인해 참조번호 41_2로부터 참조번호 44_2의 상태로 변화될 수 있다. 이때, 선택된 메모리 셀(MCA0)에 프로그램되어 있는 데이터는, 커플링의 영향을 보상하기 위해 제 4 감지 시간(trd + toffset3)을 적용하여 감지 및 래치 된다. 이와 같은 읽기 특성은 선택된 메모리 셀(MCA3)과 동일한 워드라인(WLi)에 접속된 복수 개의 메모리 셀들(예를 들면, 1 또는 그 이상의 페이지에 대응되는 메모리 셀들) 중 인접 메모리 셀(MCBi)의 프로그램 상태가 "P3" 상태이기만 하면, 비트 라인의 위치에 상관없이 모두 적용될 수 있다.
도 8 및 도 9에는 각각의 비트라인에서 1회의 프리챠지 동작과 1회의 감지 동작이 수행되는 본 발명의 읽기 방법이 예시적으로 도시되어 있다.
도 8 및 도 9를 참조하면, 본 발명은 워드라인(WLi)에 접속되어 있는 선택된 복수의 메모리 셀들(예를 들면, 1 페이지에 대응되는 메모리 셀들) 각각에 대해 1회의 프리챠지 동작과 1회의 감지 동작을 수행한다. 각각의 메모리 셀이 4개의 문턱 전압 분포들(E, P1, P2, P3) 중 어느 하나로 프로그램되어 있는 경우, 각각의 메모리 셀에 프로그램된 데이터는 인접 메모리 셀의 프로그램 상태에 따라서 4개의 감지 구간(SEN0-SEN3) 중 어느 하나에서 감지 및 래치될 수 있다. 각각의 비트라인에서 4개의 감지 구간(SEN0-SEN3) 중 어느 구간의 감지 동작을 수행할지는 인접 메모리 셀의 데이터 값에 따라 비트라인 마다 다르게 정의될 수 있다. 각각의 감지 구간(SEN0-SEN3)에는 각기 다른 감지 시간이 적용될 수 있다. 달라진 감지 시간은 인접 메모리 셀의 프로그램 상태에 따라 달라지는 커플링의 영향을 보상하는 역할을 수행하게 된다. 셀 당 저장되는 데이터 비트 수가 증가할수록, 적용 가능한 감지 시간의 종류는 증가하게 된다.
읽기 동작을 위해 워드라인(WLi)에서 1 페이지에 해당하는 메모리 셀들이 선택된 경우, 첫 번째 감지 구간(SEN0)에서는 선택된 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "E"인 메모리 셀(MCAi)의 데이터가 감지될 수 있다. 예를 들면, 인접 메모리 셀(MCBi)이 "P1" 내지"P3"으로 프로그램되어 있는 메모리 셀에서는 첫 번째 감지 구간(SEN0) 동안 감지 동작이 수행되지 않을 수 있다. 첫 번째 감지 구간(SEN0)에는 제 1 감지 시간(trd)이 적용된다. 프리챠지 되어 있던 메모리 셀(MCAi)의 비트라인의 전압 레벨은 제 1 감지 시간(trd) 동안 소정의 감지 트립 전 압(sensing trip voltage) 레벨까지 떨어지게 된다. 감지 노드의 전압이 감지 트립 전압 이하로 떨어지면, 대응되는 메모리 셀은 "온 셀"로 인식된다. 그리고, 감지 노드의 전압이 감지 트립 전압 이하로 떨어지지 않으면, 대응되는 메모리 셀은 "오프 셀"로 인식된다. 첫 번째 감지 구간(SEN0) 감지된 데이터는 대응되는 페이지 버퍼의 래치에 저장된다.
두 번째 감지 구간(SEN1)에서는 선택된 1 페이지의 메모리 셀들 중 인접 메모리 셀(MCBi)이 "P1"인 메모리 셀(MCAi)의 데이터가 감지될 수 있다. 두 번째 감지 구간(SEN1)에는 제 2 감지 시간(trd + toffset1)이 적용된다. 프리챠지 되어 있던 메모리 셀(MCAi)의 비트라인의 전압 레벨은 제 2 감지 시간(trd + toffset1) 동안 소정의 감지 트립 전압 레벨로 떨어지게 된다. 제 2 감지 시간(trd + toffset1)은 제 1 감지 시간(trd) 보다 오프셋 구간만큼(toffset1) 긴 감지 시간을 갖는다. 길어진 감지 시간은 인접 메모리 셀(MCBi)에 의한 커플링의 영향을 보상하는 역할을 수행한다. 감지된 데이터는 대응되는 페이지 버퍼의 래치에 저장된다.
만일 두 번째 감지 구간(SEN1)에서 제 2 감지 시간(trd + toffset1) 대신 제 1 감지 시간(trd)이 적용된다면, 인접 메모리 셀(MCBi)에 의한 커플링의 영향 때문에 비트라인의 전압 레벨은 감지 구간 동안 소정의 감지 트립 전압 레벨까지 떨어지지 않게 될 것이다. 만일 비트라인의 전압 레벨이 감지 트립 전압 레벨까지 떨어지지 않게 되면, 선택된 메모리 셀의 문턱전압은 마치 높아진 것처럼(즉, 선택된 메모리 셀로 전류가 적게 흐르는 것처럼) 인식될 것이다. 본 발명에서는 이와 같은 커플링에 의한 영향을 보상하기 위해, 인접 메모리 셀(MCBi)의 데이터 값에 따라서 감지 시간의 길이를 조절한다. 감지 시간을 조절하게 되면 선택된 메모리 셀의 비트라인의 전압 레벨이 소정의 감지 트립 전압 레벨로 떨어지게 되고, 커플링에 의한 전류 감소분을 보상할 수 있게 된다. 본 발명과 같이 감지 시간을 조절하는 데에는 별도의 회로 구성을 추가로 필요로 하지 않는다.
세 번째 감지 구간(SEN2)에서는 선택된 1 페이지의 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "P2"인 메모리 셀(MCAi)의 데이터가 감지될 수 있다. 세 번째 감지 구간(SEN2)에는 제 3 감지 시간(trd + toffset2)이 적용된다. 프리챠지 되어 있던 메모리 셀(MCAi)의 비트라인의 전압 레벨은 제 3 감지 시간(trd + toffset2) 동안 소정의 감지 트립 전압 레벨로 떨어지게 된다. 제 3 감지 시간(trd + toffset2)은 제 2 감지 시간(trd + toffset1) 보다 긴 감지 시간을 갖는다. 길어진 감지 시간은 인접 메모리 셀(MCBi)에 의한 커플링의 영향을 보상하는 역할을 수행한다. 감지된 데이터는 대응되는 페이지 버퍼의 래치에 저장된다.
계속해서, 네 번째 감지 구간(SEN3)에서는 선택된 1 페이지의 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "P3"인 메모리 셀(MCAi)의 데이터가 감지될 수 있다. 네 번째 감지 구간(SEN3)에는 제 4 감지 시간(trd + toffset3)이 적용된다. 프리챠 지 되어 있던 메모리 셀(MCAi)의 비트라인의 전압 레벨은 제 4 감지 시간(trd + toffset3) 동안 소정의 감지 트립 전압 레벨로 떨어지게 된다. 제 4 감지 시간(trd + toffset3)은 제 3 감지 시간(trd + toffset2) 보다 긴 감지 시간을 갖는다. 길어진 감지 시간은 인접 메모리 셀(MCBi)에 의한 커플링의 영향을 보상하는 역할을 수행한다. 감지된 데이터는 대응되는 페이지 버퍼의 래치에 저장된다.
앞에서 설명한 바와 같이, 본 발명의 읽기 방법은 인접 메모리 셀(MCBi)의 프로그램 상태를 근거로 하여 선택된 메모리 셀(MCAi)의 감지 시간을 조절함으로써 커플링의 영향을 보상한다. 감지 시간의 조절을 통해 커플링 보상이 가능한 이유는, 본 발명의 페이지 버퍼 회로(20)가 디벨로프 구간을 필요로 하지 않는 빠른 감지 특성을 갖기 때문이다.
페이지 버퍼 회로(20)가 빠른 감지 특성을 가지는 경우, 감지 구간 동안 시간의 변화에 따라 감지노드(SNi)의 전압이 급격하게 변화한다. 감지 구간 동안 감지 노드(SNi)에서 발생되는 급격한 전압 변화는 조그만 시간의 변화에도 감지 결과에 큰 영향을 줄 수 있다. 따라서, 본 발명과 같이 감지 구간의 길이를 조절하게 되면(즉, 데이터를 래치하는 시점을 조정하면), 결국 선택된 메모리 셀(MCAi)의 온/오프를 인식하는 감지 트립 포인트가 변경된다. 트립 포인트의 변경은 바로 인접 메모리 셀(MCBi)에 의해 발생된 커플링을 보상하는 것과 같은 효과를 가져 오게 된 다. 본 발명에서, 감지 구간의 길이를 조절하는데 사용되는 오프셋 값(toffset1 내지 toffset3)은, 인접 메모리 셀(MCBi)에 의한 커플링을 보상하기 위한 커플링 보상 파라미터로서 이용된다.
도 10에는 선택된 복수의 메모리 셀들에 대해 복수의 감지 구간들(SEN0-SEN3)이 반복 수행되고, 인접 메모리 셀의 데이터 값에 따라 래치 동작만 선별적으로 수행하는 읽기 방법이 예시적으로 도시되어 있다.
도 10을 참조하면, 선택된 메모리 셀에서는 4개의 감지 구간(SEN0-SEN3)이 서로 다른 타이밍에서 순차적으로 실행될 수 있다. 그러나, 래치 동작은 모든 메모리 셀에서 수행되지 않고, 인접 메모리 셀의 데이터 값에 따라서 선별적으로 수행된다.
예를 들면, 선택된 메모리 셀들(예를 들면, 1 페이지에 대응되는 메모리 셀들) 전체에 대해 제 1 감지 구간(SEN0)이 실행된다. 이 중 인접 메모리 셀의 데이터 값이 "E"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다. 일단 데이터 래치가 수행된 메모리 셀에서는 더 이상 감지 및 래치 동작이 실행되지 않도록 구성될 수 있다. 도 10에서, 각각의 감지 구간(SEN-0-SEN3)에 적용되는 각각의 감지 시간은 도 9에 도시된 감지 시간과 각각 동일하다.
이어서, 선택된 메모리 셀들 전체에 대해, 또는 선택된 메모리 셀들 중에서 데이터 래치가 수행되지 않은 메모리 셀들에 대해 제 2 감지 구간(SEN1)이 실행된다. 제 2 감지 구간(SEN1)에서는 인접 메모리 셀의 데이터 값이 "P1"인 메모리 셀 에서만 선별적으로 데이터 래치가 수행된다. 계속해서, 선택된 메모리 셀들 전체에 대해, 또는 선택된 메모리 셀들 중에서 데이터 래치가 수행되지 않은 메모리 셀들에 대해 제 3 감지 구간(SEN2) 및 제 4 감지 구간(SEN3)이 순차적으로 실행된다. 제 3 감지 구간(SEN2)에서는 선택된 메모리 셀들(예를 들면, 1 페이지에 대응되는 메모리 셀들) 중 인접 메모리 셀의 데이터 값이 "P2"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다. 그리고, 제 4 감지 구간(SEN3)에서는 선택된 메모리 셀들(예를 들면, 1 페이지에 대응되는 메모리 셀들) 중 인접 메모리 셀의 데이터 값이 "P3"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다.
도 8 내지 도 10에 도시된 본 발명의 읽기 방법은, 도 5에 도시된 읽기 방법에 커플링 보상 파라미터로서 감지 시간이 적용된 경우에 해당된다. 이 방법에서는, 인접 메모리 셀(MCBi)의 프로그램 상태를 근거로 하여 선택된 메모리 셀(MCAi)의 데이터 값을 래치할 타이밍을 결정하는 소프트웨어적인 연산을 필요로 한다. 만일 읽기 동작에 할당된 감지 시간이 소프트웨어적인 연산을 수행하기에 충분치 않을 경우, 본 발명에 따른 읽기 방법은 아래와 같은 반복적인 감지 스킴을 적용하여 읽기 동작을 수행할 수 있다.
도 11에는 인접 메모리 셀에 프로그램되어 있는 데이터 값을 근거로 하여 페이지 버퍼의 감지 시간을 조절하되, 반복적인 감지 동작을 수행하여 인접 메모리로부터 받은 커플링의 영향을 보상하는 본 발명의 읽기 방법이 예시적으로 도시되어있다. 도 11에 도시된 본 발명의 읽기 방법은, 도 6에 도시된 반복적인 읽기 방 법에 커플링 보상 파라미터로서 감지 시간이 적용된 경우에 해당된다.
도 11을 참조하면, 본 발명의 읽기 방법은 선택된 워드라인(WLi)에 접속되어 있는 복수의 메모리 셀들에 대해 프리챠지 동작과 감지 동작을 소정의 횟수만큼 반복적으로 수행할 수 있다. 예를 들면, 각각의 메모리 셀이 4개의 문턱 전압 분포들(E, P1, P2, P3) 중 어느 하나로 프로그램되는 경우, 각각의 메모리 셀에 프로그램 되어 있는 데이터는 서로 다른 감지 시간을 갖는 4개의 감지 구간(SEN0-SEN3)에서 반복해서 감지될 수 있다. 이 경우, 선택된 메모리 셀들에 접속된 모든 비트라인들에서 수행되는 프리챠지 동작과 감지 동작의 타이밍은 서로 일치한다.
예를 들면, 선택된 메모리 셀들(예를 들면, 1 페이지에 대응되는 메모리 셀들) 전체에 대해 프리챠지 구간과 제 1 감지 구간(SEN0)이 실행된다. 제 1 감지 구간(SEN0) 동안 선택된 메모리 셀들 전체에 대한 데이터 감지가 수행된다. 제 1 감지 구간(SEN0)에서 감지된 데이터는 대응되는 페이지 버퍼들에 래치된다. 이어서, 제 2 감지 구간(SEN1), 제 3 감지 구간(SEN2), 및 제 4 감지 구간(SEN3) 동안 선택된 메모리 셀들 전체에서 데이터 감지가 각각 순차적으로 수행된다. 각각의 감지 구간(SEN1-SEN3)에서 감지된 데이터는 대응되는 페이지 버퍼들에 각각 래치된다. 도 11에서, 제 1 내지 제 4 감지 구간(SEN-0-SEN3)에 적용되는 각각의 감지 시간은 도 9에 도시된 감지 시간과 각각 동일하다. 셀 당 저장되는 데이터 비트 수가 증가할수록, 반복되는 프리챠지 동작과 감지 동작의 횟수는 증가하게 된다.
앞에서 설명한 바와 같이, 도 11에 도시된 읽기 방법에 따르면 선택된 메모 리 셀들 각각에 대해 모든 경우의 감지 시간을 적용하여 감지 동작이 반복적으로 수행된다. 이 경우, 각각의 페이지 버퍼에 래치된 각각의 데이터는 서로 다른 감지 시간이 적용된 것이다. 그러므로, 인접 메모리 셀에 의한 커플링의 영향은 각각의 페이지 버퍼에 래치된 복수의 데이터 중 하나를 선택하는 것만으로도 보상이 가능하다. 이상과 같은 읽기 방법에 따르면, 인접 메모리 셀(MCBi)의 데이터 값에 따라서 선택된 메모리 셀(MCAi)의 감지 결과를 래치하는 타이밍을 미리 결정할 필요가 없다. 따라서, 읽기 동작에 짧은 감지 시간이 할당되더라도 커플링의 영향을 보상하여 정확한 판독을 수행할 수 있게 된다.
도 12 내지 도 17은 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라서 비트라인의 프리챠지 전압의 레벨을 조절함으로써, 인접 메모리 셀들(MCBi)에 의한 커플링의 영향을 보상하는 본 발명의 읽기 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 워드라인(WLi)에 접속된 메모리 셀들(MCA0-MCA3)로부터 데이터를 읽고자 하는 경우, 선택된 메모리 셀들(MCA0-MCA3)에 인접한 워드라인(WLi +1)(이하, 인접 워드라인이라 칭함)에 접속되어 있는 메모리 셀들(MCB0-MCB3)(이하, 인접 메모리 셀들이라 칭함)에 대한 읽기 동작이 먼저 수행된다. 인접 메모리 셀들(MCB0-MCB3)로부터 읽혀진 데이터 값들은 대응되는 페이지 버퍼 내부에 구비된 적어도 1개 이상의 래치에 저장된다. 그리고 나서, 인접 메모리 셀들(MCB0-MCB3)의 데이터 상태를 참조하여 비트라인 프리챠지 전압의 레벨이 조정되고, 조정 된 프리챠지 전압을 적용하여 선택된 메모리 셀들(MCA0-MCA3)에 대한 감지 동작이 수행된다. 선택된 메모리 셀들(MCA0-MCA3)로부터 감지된 데이터는 대응되는 페이지 버퍼의 적어도 1개 이상의 래치에 저장된다.
도 12에 도시된 읽기 방법은, 커플링을 보상하기 위해 감지 시간 대신 비트라인 프리챠지 전압을 조정하는 것을 제외하면 도 7에 도시된 읽기 방법과 실질적으로 동일하다. 따라서, 동일한 구성에 대해서는 동일한 참조 번호를 부여하였고, 중복되는 설명은 생략되었다. 아래에서 상세히 설명되겠지만, 달라진 프리챠지 전압 레벨은 인접 메모리 셀의 프로그램 상태에 따라 달라지는 커플링의 영향을 보상하는 역할을 수행하게 된다.
셀 당 저장되는 데이터 비트 수가 증가할수록, 프리챠지 동작에 적용 가능한 프리챠지 전압의 레벨의 개수는 증가하게 된다. 인접 메모리 셀의 프로그램 상태를 고려한 본 발명의 일 실시예에 따른 메모리 셀의 감지 동작은 다음과 같다.
도 13을 참조하면, 본 발명은 워드라인(WLi)에 접속되어 있는 선택된 복수의 메모리 셀들 각각에 대해 1회의 프리챠지 동작과 1회의 감지 동작을 수행한다. 각각의 메모리 셀이 4개의 문턱 전압 분포들(E, P1, P2, P3) 중 어느 하나로 프로그램되어 있는 경우, 각각의 메모리 셀과 접속된 비트라인은 읽기 동작시 인접 메모리 셀의 프로그램 상태에 따라서 4개의 프리챠지 전압(VBL, VBL +Voffset1, VBL +Voffset2, VBL +Voffset3) 중 어느 하나로 프리챠지될 수 있다.
읽기 동작을 위해 워드라인(WLi)에서 1 페이지에 해당하는 메모리 셀들이 선 택된 경우, 첫 번째 프리챠지 구간(Precharge0)에서는 선택된 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "E"인 메모리 셀(MCAi)의 비트라인이 제 1 프리챠지 전압(VBLC)으로 프리챠지된다. 이 경우, 인접 메모리 셀(MCBi)이 "P1" 내지"P3"으로 프로그램되어 있는 메모리 셀의 비트라인은 첫 번째 프리챠지 구간(Precharge0) 동안 프리챠지되지 않도록 구성될 수 있다. 프리챠지된 비트라인의 전압은 감지 구간(SEN) 동안 방전되어 소정의 감지 트립 전압 레벨로 떨어지게 된다. 감지 구간(SEN) 동안 방전된 비트라인의 전압은 감지 노드(SNi)를 통해 감지되고, 감지된 결과는 대응되는 페이지 버퍼의 래치에 저장된다.
두 번째 프리챠지 구간(Precharge1)에서는 선택된 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "P1"인 메모리 셀(MCAi)의 비트라인이 제 2 프리챠지 전압(VBLC+Voffset1)로 프리챠지된다. 이 경우, 인접 메모리 셀(MCBi)이 "E", "P2", 또는 "P3"으로 프로그램되어 있는 메모리 셀의 비트라인은 두 번째 프리챠지 구간(Precharge1) 동안 프리챠지되지 않도록 구성될 수 있다. 프리챠지된 비트라인의 전압은 감지 구간(SEN) 동안 방전되어 소정의 감지 트립 전압 레벨로 떨어지게 된다. 감지 구간(SEN) 동안 방전된 비트라인의 전압은 감지 노드(SNi)를 통해 감지되고, 감지된 결과는 대응되는 페이지 버퍼의 래치에 저장된다.
제 2 프리챠지 전압(VBLC+Voffset1)은 제 1 프리챠지 전압(VBLC) 보다 오프셋 전압만큼(Voffset1) 높은 전압 레벨을 갖는다. 높아진 프리챠지 전압은 인접 메모리 셀(MCBi)에 의한 커플링의 영향을 보상하는 역할을 수행한다.
만일 두 번째 프리챠지 구간(Precharge1)에서 비트라인의 전압이 제 2 프리챠지 전압(VBLC+Voffset1) 대신 제 1 프리챠지 전압(VBLC)을 이용하여 프라챠지 된다면, 인접 메모리 셀(MCBi)에 의한 커플링의 영향 때문에 비트라인의 전압 레벨은 감지 구간 동안 소정의 감지 트립 전압 레벨에 도달하지 않게 될 것이다. 만일 비트라인의 전압 레벨이 감지 트립 전압 레벨에 도달하지 않게 되면, 선택된 메모리 셀로 전류가 적게 흐르는 것처럼 인식될 것이다. 본 발명에서는 이와 같은 문제를 해결하기 위해 인접 메모리 셀(MCBi)의 데이터 값에 따라서 비트라인의 프리챠지 전압의 레벨을 조절한다. 비트라인의 프리챠지 전압의 레벨이 높아질수록 비트라인에 흐르는 전류가 많은 것으로 인식될 것이다. 따라서, 커플링에 의한 전류 감소분을 보상할 수 있게 된다.
세 번째 프리챠지 구간(Precharge2)에서는 선택된 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "P2"인 메모리 셀(MCAi)의 비트라인이 제 3 프리챠지 전압(VBLC+Voffset2)으로 프리챠지된다. 이 경우, 인접 메모리 셀(MCBi)이 "E", "P1", 또는 "P3"으로 프로그램되어 있는 메모리 셀의 비트라인은 세 번째 프리챠지 구간(Precharge2) 동안 프리챠지되지 않도록 구성될 수 있다. 프리챠지된 비트라인의 전압은 감지 구간(SEN) 동안 방전되어 소정의 감지 트립 전압 레벨로 떨어지게 된다. 감지 구간(SEN) 동안 방전된 비트라인의 전압은 감지 노드(SNi)를 통해 감지되 고, 감지된 결과는 대응되는 페이지 버퍼의 래치에 저장된다.
계속해서, 네 번째 프리챠지 구간(Precharge3)에서는 선택된 메모리 셀들 중에서 인접 메모리 셀(MCBi)이 "P3"인 메모리 셀(MCAi)의 비트라인이 제 4 프리챠지 전압(VBLC+Voffset3)으로 프리챠지된다. 이 경우, 인접 메모리 셀(MCBi)이 "E", "P1", 또는 "P2"으로 프로그램되어 있는 메모리 셀의 비트라인은 네 번째 프리챠지 구간(Precharge3) 동안 프리챠지되지 않도록 구성될 수 있다. 프리챠지된 비트라인의 전압은 감지 구간(SEN) 동안 방전되어 소정의 감지 트립 전압 레벨로 떨어지게 된다. 감지 구간(SEN) 동안 방전된 비트라인의 전압은 감지 노드(SNi)를 통해 감지되고, 감지된 결과는 대응되는 페이지 버퍼의 래치에 저장된다. 도 12에서, 각각의 감지 구간(SEN)에 적용되는 각각의 감지 시간은 서로 동일하게 구성될 수 있다.
앞에서 설명한 바와 같이, 본 발명의 읽기 방법은 인접 메모리 셀(MCBi)의 프로그램 상태를 근거로 하여 선택된 메모리 셀(MCAi)의 비트라인의 프리챠지 전압의 레벨을 조절함으로써 커플링의 영향을 보상한다. 본 발명에서, 프리챠지 전압의 레벨을 조절하는데 사용되는 오프셋 값(toffset1 내지 toffset3)은, 인접 메모리 셀(MCBi)에 의한 커플링을 보상하기 위한 커플링 보상 파라미터로서 이용된다.
도 14에는 선택된 복수의 메모리 셀들에 대해 프리챠지 구간 및 감지 구간이 반복 수행되고, 인접 메모리 셀의 데이터 값에 따라 래치 동작만 선별적으로 수행하는 실시예가 도시되어 있다.
도 14를 참조하면, 선택된 메모리 셀들(예를 들면, 1 페이지에 대응되는 메모리 셀들) 전체에 대해 제 1 프리챠지 구간(Precharge0)과 감지 구간(SEN)이 실행된다. 이 중 인접 메모리 셀의 데이터 값이 "E"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다. 일단 데이터 래치가 수행된 메모리 셀에서는 더 이상 감지 및 래치 동작이 실행되지 않도록 구성될 수 있다.
그리고, 선택된 메모리 셀들 전체에 대해, 또는 선택된 메모리 셀들 중에서 데이터 래치가 수행되지 않은 메모리 셀들에 대해 제 2 프리챠지 구간(Precharge1)과 감지 구간(SEN)이 실행된다. 이 경우, 인접 메모리 셀의 데이터 값이 "P1"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다. 이어서, 선택된 메모리 셀들 전체에 대해, 또는 선택된 메모리 셀들 중에서 데이터 래치가 수행되지 않은 메모리 셀들에 대해 제 3 프리챠지 구간(Precharge2)과 감지 구간(SEN)이 실행된다. 이 경우, 인접 메모리 셀의 데이터 값이 "P2"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다. 그리고 나서, 선택된 메모리 셀들 전체에 대해, 또는 선택된 메모리 셀들 중에서 데이터 래치가 수행되지 않은 메모리 셀들에 대해 제 4 프리챠지 구간(Precharge3)과 감지 구간(SEN)이 실행된다. 이 경우, 인접 메모리 셀의 데이터 값이 "P3"인 메모리 셀에서만 선별적으로 데이터 래치가 수행된다.
도 13 및 도 14에 도시된 본 발명의 읽기 방법은, 인접 메모리 셀(MCBi)의 프로그램 상태를 근거로 하여 선택된 메모리 셀(MCAi)의 데이터 값을 래치하기 때문에, 래치가 수행될 타이밍을 결정하는 소프트웨어적인 연산을 필요로 한다. 만일 읽기 동작에 할당된 감지 시간이 소프트웨어적인 연산을 수행하기에 충분치 않을 경우, 본 발명에 따른 읽기 방법은 아래와 같은 반복적인 감지 스킴을 적용하여 읽기 동작을 수행할 수 있다.
도 13 및 도 14에 도시된 본 발명의 읽기 방법은, 도 5에 도시된 읽기 방법에 커플링 보상 파라미터로서 프리챠지 전압 레벨이 적용된 경우에 해당된다. 이 방법에서는, 인접 메모리 셀(MCBi)의 프로그램 상태를 근거로 하여 선택된 메모리 셀(MCAi)의 데이터 값을 래치할 타이밍을 결정하는 소프트웨어적인 연산을 필요로 한다. 만일 읽기 동작에 할당된 감지 시간이 소프트웨어적인 연산을 수행하기에 충분치 않을 경우, 본 발명에 따른 읽기 방법은 아래와 같은 반복적인 감지 스킴을 적용하여 읽기 동작을 수행할 수 있다.
도 15에는 인접 메모리 셀에 프로그램되어 있는 데이터 값을 근거로 하여 비트라인 프리챠지 전압의 레벨을 조절하되, 반복적인 래치를 수행하여 인접 메모리로부터 받은 커플링의 영향을 보상하는 읽기 방법이 도시되어있다. 도 15에 도시된 본 발명의 읽기 방법은, 도 6에 도시된 반복적인 읽기 방법에 커플링 보상 파라미터로서 프리챠지 전압 레벨이 적용된 경우에 해당된다.
도 15를 참조하면, 본 발명의 읽기 방법은 선택된 워드라인(WLi)에 접속되어 있는 복수의 메모리 셀들에 대해 프리챠지 동작과 감지 동작을 소정의 횟수만큼 반복적으로 수행할 수 있다. 예를 들면, 각각의 메모리 셀이 4개의 문턱 전압 분포들(E, P1, P2, P3) 중 어느 하나로 프로그램되는 경우, 서로 다른 프리챠지 전압 레벨을 갖는 4개의 프리챠지 구간(Precharge0-Precharge3)과 이에 대응되는 4 개의 감지 구간(SEN)을 반복해서 수행할 수 있다. 그리고, 각각의 감지 구간이 종료되는 시점에서 감지 데이터를 래치할 수 있다. 이때, 각각의 프리챠지 구간(Precharge0-Precharge3)에 적용되는 프리챠지 전압의 레벨은 도 13에서 설명된 것과 동일하다. 셀 당 저장되는 데이터 비트 수가 증가할수록, 반복되는 프리챠지 동작과 감지 동작의 횟수는 증가하게 된다.
도 15에 도시된 읽기 방법에 따르면, 각각의 비트라인에 접속된 각각의 페이지 버퍼에서는, 서로 다른 프리챠지 전압 레벨이 적용된 복수의 프리챠지 동작과 이에 대응되는 감지 및 래치 동작이 반복적으로 수행된다. 그러므로, 인접 메모리 셀(MCBi)의 데이터 값에 따라 선택된 메모리 셀(MCAi)의 감지 결과를 래치할지 여부를 래치 동작 이전에 결정하는 소프트웨어적인 연산을 필요로 하지 않는다. 따라서, 읽기 동작에 할당된 감지 시간이 소프트웨어적인 연산을 수행하기에 충분치 않다 하더라도 커플링의 영향을 보상하여 정확한 판독을 수행할 수 있게 된다.
도 16에는 인접 메모리 셀에 프로그램되어 있는 데이터 값을 근거로 하여 각각의 비트라인의 프리챠지 전압의 레벨을 동시에 조절하는 읽기 방법이 예시적으로 도시되어있다.
도 16을 참조하면, 각각의 메모리 셀이 4개의 문턱 전압 분포들(E, P1, P2, P3) 중 어느 하나로 프로그램되어 있는 경우, 각각의 메모리 셀과 접속된 비트라인은 읽기 동작시 인접 메모리 셀의 프로그램 상태에 따라서 4개의 프리챠지 전 압(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3) 중 어느 하나로 프리챠지될 수 있다. 각각의 비트라인에서는 1회의 프리챠지 동작과, 이에 대응되는 1회의 감지 동작 및 1회의 래치 동작이 각각 수행된다. 각각의 프리챠지 구간(Precharge0-Precharge3)에 적용되는 프리챠지 전압의 레벨(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3)은 도 13에서 설명된 것과 동일하다.
특히 도 16에 도시된 읽기 방법에서는, 읽기 동작을 위해 선택된 모든 메모리 셀들(예를 들면, 1 페이지의 메모리 셀들) 전체에 대한 프리챠지 동작과, 감지 및 래치 동작이 한번에 수행될 수 있다. 따라서, 전에 읽기 시간(tread')이 앞서 설명된 읽기 방법에 비해 현저히 줄어들게 된다(예를 들면, 약 1/4 수준). 이를 위해서는, 인접 메모리 셀의 프로그램 상태에 따라서 각각의 비트라인으로 인가될 프리챠지 전압 레벨을 각각 제어하는 구성이 필요로 한다.
도 17은 도 16에 도시된 읽기 방법을 실행하기 위해 비트라인 프리챠지 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 17을 참조하면, 각각의 비트라인(BL[i], BL[i+1])에는 대응되는 페이지 버퍼(PBi, PBi +1)가 각각 접속될 수 있다. 각각의 페이지 버퍼(PBi, PBi +1)에는 복수 개(예를 들면, 3개 또는 그 이상)의 데이터 래치들(DL)이 구비될 수 있다. 상기 데이터 래치들(DL) 중 적어도 하나에는 인접 워드라인(WLi+1)에 접속된 인접 메모리 셀(MCBi)의 데이터 값이 저장될 수 있다. 인접 메모리 셀(MCBi)에 프로그램되어 있 는 데이터 값은, 선택된 메모리 셀에 대한 읽기 동작이 수행되기 이전에 저장된다. 아래에서 상세히 설명되겠지만, 인접 메모리 셀(MCBi)에 프로그램되어 있는 데이터 값은 선택된 메모리 셀(MCAi) 각각에 접속된 비트라인의 프리챠지 전압의 레벨을 결정하는 데 이용된다. 결정된 프리챠지 전압은 선택된 메모리 셀(MCAi)로부터 데이터를 읽어오는데 이용된다. 선택된 워드라인(WLi)에 접속된 메모리 셀(MCAi)의 데이터 값은, 대응되는 페이지 버퍼(PBi, PBi +1)에 구비된 복수의 데이터 래치들(DL) 중 적어도 하나에 저장된다.
본 발명에서, 각각의 비트라인으로 인가될 프리챠지 전압의 레벨을 결정하는 방법은 다음과 같다.
선택된 워드라인(WLi)에 접속된 메모리 셀(MCAi)의 읽기 동작시, 각각의 비트라인(BL[i], BL[i+1])에는 복수 개의 프리챠지 전압(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3) 중 어느 하나가 인가될 수 있다. 각각의 프리챠지 전압(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3)은 플래시 메모리 내부에 구비된 전압 발생회로(미 도시됨)로부터 각각 제공될 수 있다. 또는 각각의 프리챠지 전압(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3)은 플래시 메모리 내부의 전압 발생회로부터 발생된 적어도 하나의 내부 전압을 분압한 결과가 각각 제공될 수 있다.
각각의 페이지 버퍼(PBi, PBi +1)에 저장되어 있는 인접 메모리 셀(MCBi)의 데이터 값은, 대응되는 비트라인(BL[i], BL[i+1])으로 인가될 프리챠지 전압을 선택하는 선택신호로서 사용된다. 각각의 페이지 버퍼(PBi, PBi +1)에서는, 복수 개의 프리챠지 전압들(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3)은 복수 개의 스위치들(S1-S4)을 통해 스위칭되고, 스위칭 결과 얻어진 하나의 프리챠지 전압이 대응되는 비트라인으로 각각 인가된다.
상기 스위치들(S1-S4)의 스위칭 동작은 각각의 페이지 버퍼(PBi, PBi +1)에 저장되어 있는 인접 메모리 셀(MCBi)의 데이터 값에 의해 제어된다. 예를 들면, 인접 메모리 셀(MCBi)의 데이터 값이 "E" 인 경우, 스위치(S1)은 스위칭 온 되고 나머지 스위치들(S2-S4)은 스위칭 오프 되어, 대응되는 비트라인으로 제 1 프리챠지 전압(VBLC)이 인가된다. 인접 메모리 셀(MCBi)의 데이터 값이 "P1" 인 경우, 스위치(S2)는 스위칭 온 되고, 나머지 스위치들(S1, S3, S4)은 스위칭 오프 되어, 대응되는 비트라인으로 제 2 프리챠지 전압(VBLC+Voffset1)이 인가된다. 그리고, 인접 메모리 셀(MCBi)의 데이터 값이 "P2" 인 경우, 스위치(S3)는 스위칭 온 되고, 나머지 스위치들(S1, S2, S4)은 스위칭 오프 되어, 대응되는 비트라인으로 제 3 프리챠지 전압(VBLC+Voffset2)이 인가된다. 인접 메모리 셀(MCBi)의 데이터 값이 "P3" 인 경우, 스위치(S4)는 스위칭 온 되고, 나머지 스위치들(S1-S3)은 스위칭 오프 되어, 대응되 는 비트라인으로 제 4 프리챠지 전압(VBLC+Voffset3)이 인가된다.
이때, 각각의 비트라인으로 인가되는 프리챠지 전압(VBLC, VBLC+Voffset1, VBLC+Voffset2, VBLC+Voffset3)은 동일한 프리챠지 구간 동안 인가된다. 그리고, 각각의 비트라인에서 프리챠지된 전압은 동일한 감지 구간을 통해 감지 및 래치된다. 즉, 도 17에 도시된 읽기 방법에 따르면, 선택된 복수의 메모리 셀들(MCAi)의 읽기 동작은 1회의 프리챠지 동작과 1회의 감지 및 래치 동작을 통해 동시에 읽혀진다. 따라서, 간단한 회로 구성을 가지고도 인접 메모리 셀의 커플링을 보상하는 본 발명의 읽기 시간이 현저히 줄어들게 된다.
도 18은 도 1에 도시된 본 발명의 플래시 메모리 장치(100)를 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.
도 18을 참조하면, 본 발명에 따른 메모리 시스템은 플래시 메모리 장치(100)와 메모리 컨트롤러(200)를 포함한다. 플래시 메모리 장치(100)의 구성은 도 1에 도시된 플래시 메모리 장치의 구성과 실질적으로 동일하다. 그러므로, 그것에 대한 중복되는 설명은 이하 생략된다. 메모리 컨트롤러(200)는 플래시 메모리 장치(100)를 제어하도록 구성된다. 플래시 메모리 장치(100)는 앞서 설명된 읽기 방법과 같이, 인접 메모리 셀의 데이터 상태에 따라서 감지 구간의 길이 또는 비트라인의 프리챠지 레벨을 조정함으로써, 인접 메모리 셀에 의한 커플링의 영향을 보상한다. 이와 같은 본 발명의 읽기 방법에 따르면, 플래시 메모리의 인접 메모리 셀들 사이에서 발생되는 커플링의 영향이 효과적으로 보상되고, 플래시 메모리의 판독 결과의 신뢰성이 향상된다.
도 18에 도시된 플래시 메모리 시스템은 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(200)는 반도체 디스크 제어 장치(100)는 USB(Universal Serial Bus), MMC(MultiMediaCard) 인터페이스, PCI-E(PCIExpress) 인터페이스, SATA(Serial AT Attachment), PATA(Parallel AT Attachment) , SCSI(Small Computer System Interface), SAS(Serial Attached SCSI) 인터페이스, ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 이와 같은 특성 때문에 플래시 메모리장치는 데이터 스토리지 뿐만 아니라 전원 공급에 상관없이 보존되어야 할 내용을 기억시키는 코드 스토리지로서 보다 널리 사용된다. 이와 같은 특성을 갖는 플래시 메모리 장치는 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들에 사용될 수 있고, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에도 사용될 수 있다.
도 19는 도 1에 도시된 본 발명에 따른 플래시 메모리 장치(100)를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템은 버스(950)에 전기적으로 연결된 플래시 메모리 장치(100), 메모리 컨트롤러(200), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(600), 사용자 인터페이스(800), 그리고 마이크로프로세서(900)를 포함한다. 도 19에 도시된 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하게 구성된다. 플래시 메모리 장치(100)에는 마이크로프로세서(900)에 의해서 처리된 데이터가 메모리 컨트롤러(200)를 통해 저장된다. 플래시 메모리 장치(100)에 저장된 데이터는 앞서 설명된 읽기 방법에 따라 감지 시간과, 비트라인 프리챠지 전압의 레벨 중 어느 하나를 조정함에 의해서 인접 메모리 셀에 의한 커플링의 영향을 보상한다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(700)가 추가적으로 제공된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(200)와 플래시 메모리 장치(100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다. 본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 도면이다.
도 2 및 도 3은 인접 메모리 셀들 사이에서 발생되는 전계 커플링 또는 F-poly 커플링을 설명하기 위한 도면이다.
도 4는 본 발명에 따른 페이지 버퍼 회로의 개략적인 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 플래시 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 6은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 7 내지 도 11은 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라서 감지 구간의 길이를 조절함으로써, 인접 메모리 셀들(MCBi)에 의한 커플링의 영향을 보상하는 본 발명의 읽기 방법을 설명하기 위한 도면이다.
도 12 내지 도 17은 인접 메모리 셀들(MCBi)의 프로그램 상태에 따라서 비트라인의 프리챠지 전압의 레벨을 조절함으로써, 인접 메모리 셀들(MCBi)에 의한 커플링의 영향을 보상하는 본 발명의 읽기 방법을 설명하기 위한 도면이다.
도 18은 도 1에 도시된 본 발명의 플래시 메모리 장치를 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.
도 19는 도 1에 도시된 본 발명에 따른 플래시 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 셀 어레이 20 : 페이지 버퍼 회로
21 : 비트라인 선택 회로 23 ; 프리챠지 회로
25 : 감지 및 래치회로 50 : 열 게이트(Y-Gate) 회로
100 : 플래시 메모리 200 : 메모리 컨트롤러
PB0-PB3 : 페이지 버퍼

Claims (32)

  1. 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계;
    복수의 커플링 보상 파라미터들을 적용하여 상기 복수의 선택된 메모리 셀들을 적어도 한번 이상 읽는 단계; 그리고
    상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여, 상기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 단계를 포함하되,
    상기 커플링 보상 파라미터들은 상기 선택된 메모리 셀들의 상기 읽기 동작에 사용될 비트라인 프리챠지 전압의 레벨과, 상기 비트라인의 전압을 감지하는 감지 구간의 길이 중 하나인 플래시 메모리의 읽기 방법.
  2. 제 1 항에 있어서,
    상기 인접 메모리 셀들에 저장될 수 있는 데이터 값들에 따라서 상기 커플링 보상 파라미터들의 값이 결정되는 플래시 메모리의 읽기 방법.
  3. 제 1 항에 있어서,
    상기 커플링 보상 파라미터들은 상기 선택된 메모리 셀들에 대해 비트라인 단위로 설정되는 플래시 메모리의 읽기 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 인접 메모리 셀들 각각에 N 개의 데이터 값이 저장되는 경우, 상기 선택된 메모리 셀들에 대해 최대 N 개의 감지 구간에서 최대 N 회의 감지 동작을 수행하는 플래시 메모리의 읽기 방법.
  6. 제 5 항에 있어서,
    상기 래치 단계는, 상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여, 상기 최대 N 회의 감지 결과들 중 하나를 래치하는 플래시 메모리의 읽기 방법.
  7. 제 5 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 선택된 메모리 셀들에 대응되는 복수의 비트라인들을 프리챠지하는 단계; 그리고
    상기 N 개의 감지 구간들 중 하나의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 감지하는 단계를 포함하는 플래시 메모리의 읽기 방법.
  8. 제 7 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 감지 단계 이후에, 상기 복수의 비트라인들을 재 프리챠지하는 단계; 그리고
    상기 N 개의 감지 구간들 중 다른 하나의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 재 감지하는 단계를 포함하는 플래시 메모리의 읽기 방법.
  9. 제 8 항에 있어서,
    상기 선택된 메모리 셀들 중 상기 감지 결과가 래치된 메모리 셀에 대해서는 상기 재 프리챠지 단계 및 상기 재 감지 단계가 수행되지 않는 플래시 메모리의 읽기 방법.
  10. 제 1 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 인접 메모리 셀들 각각에 N 개의 데이터 값이 저장되는 경우, 상기 선택된 메모리 셀들과 접속된 각각의 비트라인에는 서로 다른 N 개의 비트라인 프리챠지 전압들 중 적어도 하나를 인가하는 플래시 메모리의 읽기 방법.
  11. 제 10 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 N 개의 비트라인 프리챠지 전압들 중 하나를 상기 선택된 메모리 셀들 각각에 대응되는 복수의 비트라인들로 인가하는 단계; 그리고
    소정의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 감지하는 단계를 포함하는 플래시 메모리의 읽기 방법.
  12. 제 11 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 감지 단계 이후에, 상기 N 개의 비트라인 프리챠지 전압들 중 다른 하나를 상기 복수의 비트라인들로 재 인가하는 단계; 그리고
    소정의 감지 구간이 경과한 후 상기 비트라인들의 전압을 상기 읽기 결과로서 재 감지하는 단계를 더 포함하는 플래시 메모리의 읽기 방법.
  13. 제 12 항에 있어서,
    상기 선택된 메모리 셀들 중 상기 감지 결과가 래치된 메모리 셀에 대해서는 상기 프리챠지 전압을 재 인가하는 단계 및 상기 재 감지 단계가 수행되지 않는 플래시 메모리의 읽기 방법.
  14. 제 10 항에 있어서,
    상기 복수의 선택된 메모리 셀들을 읽는 단계는,
    상기 N 개의 비트라인 프리챠지 전압들 중 하나를 상기 각각의 비트라인에 인가될 비트라인 프리챠지 전압으로 선택하는 단계;
    상기 각각의 비트라인에서 선택된 상기 비트라인 프리챠지 전압들을 상기 복수의 비트라인들로 동시에 인가하는 단계; 그리고
    소정의 감지 구간이 경과한 후 상기 복수의 비트라인들의 전압을 상기 읽기 결과로서 감지하는 단계를 포함하는 플래시 메모리의 읽기 방법.
  15. 제 14 항에 있어서,
    상기 각각의 비트라인에 인가되는 상기 비트라인 프리챠지 전압은 상기 인접 메모리 셀들의 상기 읽기 결과를 근거로 하여 상기 비트라인 단위로 선택되는 플래시 메모리의 읽기 방법.
  16. 삭제
  17. 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계;
    제 1 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계;
    상기 선택된 메모리 셀들의 읽기 결과 중에서 제 1 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계;
    제 2 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계;
    상기 선택된 메모리 셀들의 읽기 결과 중에서 제 2 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계;
    제 3 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계;
    상기 선택된 메모리 셀들의 읽기 결과 중에서 제 3 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계;
    제 4 커플링 보상 파라미터를 적용하여 상기 복수의 선택된 메모리 셀들을 읽는 단계; 그리고
    상기 선택된 메모리 셀들의 읽기 결과 중에서 제 4 데이터 값을 갖는 인접 메모리 셀에 대응되는 읽기 결과를 래치하는 단계를 포함하는 플래시 메모리의 읽기 방법.
  18. 삭제
  19. 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들을 읽는 단계;
    상기 인접 메모리 셀들의 읽기 결과를 근거로 하여, 상기 각각의 선택된 메모리 셀에 적용될 커플링 보상 파라미터를 결정하는 단계;
    상기 각각의 선택된 메모리 셀에 적용될 상기 커플링 보상 파라미터를 적용하여 상기 선택된 메모리 셀들을 읽는 단계; 그리고
    상기 읽기 결과를 래치하는 단계를 포함하는 플래시 메모리의 읽기 방법.
  20. 제 19 항에 있어서,
    상기 선택된 메모리 셀들은 동시에 읽혀지는 플래시 메모리의 읽기 방법.
  21. 복수의 메모리 셀들을 구비한 메모리 셀 어레이; 그리고
    읽기 동작시, 선택된 메모리 셀들과 접속된 각각의 비트라인의 프리챠지 전압의 레벨과 상기 각각의 비트라인의 전압을 감지하기 위한 감지 구간의 길이 중 하나를 조절하여 상기 선택된 메모리 셀들을 적어도 한번 이상 읽는 페이지 버퍼 회로를 포함하며,
    상기 페이지 버퍼 회로는 복수의 선택된 메모리 셀들과는 다른 워드라인에 접속되어 있는 복수의 인접 메모리 셀들의 읽기 결과를 근거로 하여 상기 선택된 메모리 셀들의 읽기 결과를 선택적으로 래치하는 플래시 메모리 장치.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
KR1020080092251A 2008-09-19 2008-09-19 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법 KR101468149B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080092251A KR101468149B1 (ko) 2008-09-19 2008-09-19 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법
US12/458,798 US8023335B2 (en) 2008-09-19 2009-07-23 Flash memory device and systems and reading methods thereof
CN200910174634.8A CN101677020B (zh) 2008-09-19 2009-09-21 闪速存储器件和系统及其读取方法
US13/137,437 US8248858B2 (en) 2008-09-19 2011-08-16 Flash memory device and systems and reading methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080092251A KR101468149B1 (ko) 2008-09-19 2008-09-19 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20100033192A KR20100033192A (ko) 2010-03-29
KR101468149B1 true KR101468149B1 (ko) 2014-12-03

Family

ID=42029541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080092251A KR101468149B1 (ko) 2008-09-19 2008-09-19 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법

Country Status (3)

Country Link
US (2) US8023335B2 (ko)
KR (1) KR101468149B1 (ko)
CN (1) CN101677020B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290343B2 (en) 2016-09-30 2019-05-14 Samsung Electronics Co., Ltd. Memory devices that sample latch trip voltages prior to reading data into latches and methods of operating same

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468149B1 (ko) * 2008-09-19 2014-12-03 삼성전자주식회사 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법
US8397131B1 (en) * 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
KR100996009B1 (ko) * 2009-02-02 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
KR101528886B1 (ko) * 2009-04-09 2015-06-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101126514B1 (ko) * 2009-12-31 2012-03-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 독출 방법
KR101710663B1 (ko) * 2010-03-02 2017-02-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US8233324B2 (en) * 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
KR20110126408A (ko) * 2010-05-17 2011-11-23 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 그것의 프로그램 방법
KR101810640B1 (ko) 2010-11-26 2017-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법
US8498152B2 (en) * 2010-12-23 2013-07-30 Sandisk Il Ltd. Non-volatile memory and methods with soft-bit reads while reading hard bits with compensation for coupling
US8782495B2 (en) 2010-12-23 2014-07-15 Sandisk Il Ltd Non-volatile memory and methods with asymmetric soft read points around hard read points
US8320211B1 (en) * 2011-05-16 2012-11-27 National Tsing Hua University Current-sense amplifier with low-offset adjustment and method of low-offset adjustment thereof
US9030870B2 (en) * 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US9076547B2 (en) 2012-04-05 2015-07-07 Micron Technology, Inc. Level compensation in multilevel memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
US8780640B2 (en) * 2011-12-02 2014-07-15 Cypress Semiconductor Corporation System and method to enable reading from non-volatile memory devices
TWI483107B (zh) * 2012-04-03 2015-05-01 Winbond Electronics Corp 串列介面快閃記憶體裝置及其狀態暫存器的寫入方法
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
KR101967895B1 (ko) * 2012-05-02 2019-04-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
US8988942B2 (en) 2012-07-02 2015-03-24 Sandisk Technologies Inc. Methods for extending the effective voltage window of a memory cell
US8787057B2 (en) 2012-08-15 2014-07-22 Apple Inc. Fast analog memory cell readout using modified bit-line charging configurations
US20140089763A1 (en) * 2012-09-26 2014-03-27 Asolid Technology Co., Ltd. Flash memory and accessing method thereof
US20140269054A1 (en) * 2013-03-12 2014-09-18 Macronix International Co., Ltd. Non-volatile memory and method of operation thereof
US20140269061A1 (en) 2013-03-15 2014-09-18 Silicon Storage Technology, Inc. High Speed Sensing For Advanced Nanometer Flash Memory Device
TWI514395B (zh) * 2013-04-02 2015-12-21 Macronix Int Co Ltd 非揮發性記憶體及其操作方法
CN107204204B (zh) * 2016-03-16 2020-01-31 建兴储存科技(广州)有限公司 固态储存装置的断电期间估计方法
US9805809B1 (en) * 2016-08-31 2017-10-31 Sandisk Technologies Llc State-dependent read compensation
KR102620820B1 (ko) * 2016-09-23 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
DE102017113967A1 (de) * 2016-09-26 2018-03-29 Sandisk Technologies Llc Adaptiver betrieb von 3-d-speicher
US9952944B1 (en) 2016-10-25 2018-04-24 Sandisk Technologies Llc First read solution for memory
US10262743B2 (en) 2016-10-25 2019-04-16 Sandisk Technologies Llc Command sequence for first read solution for memory
KR20180057431A (ko) * 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치
KR102320045B1 (ko) * 2017-09-20 2021-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102336661B1 (ko) * 2017-09-25 2021-12-07 삼성전자 주식회사 비휘발성 메모리 장치 및 그것의 센싱 방법
US10347315B2 (en) 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
KR102470726B1 (ko) * 2018-03-14 2022-11-25 삼성전자주식회사 비휘발성 메모리 장치
CN110223724A (zh) * 2019-05-10 2019-09-10 北京兆易创新科技股份有限公司 一种nand flash的读操作方法和装置
US10964372B2 (en) * 2019-06-14 2021-03-30 Micron Technology, Inc. Memory cell biasing techniques
JP7458740B2 (ja) * 2019-10-21 2024-04-01 キオクシア株式会社 メモリシステム及び制御方法
KR20210155432A (ko) * 2020-06-15 2021-12-23 삼성전자주식회사 불휘발성 메모리 장치, 및 그것의 동작 방법
JP6928698B1 (ja) * 2020-08-05 2021-09-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および読出し方法
KR20220020451A (ko) * 2020-08-11 2022-02-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
KR20220054493A (ko) 2020-10-23 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법
US11393540B2 (en) * 2020-10-26 2022-07-19 Western Digital Technologies, Inc. Adjacent memory cell interference mitigation
KR20230040214A (ko) 2021-09-15 2023-03-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007103038A1 (en) * 2006-03-03 2007-09-13 Sandisk Corporation Read operation for non-volatile storage with compensation for floating gate coupling
KR100805840B1 (ko) * 2006-09-01 2008-02-21 삼성전자주식회사 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법
US20080158973A1 (en) * 2006-12-28 2008-07-03 Man Lung Mui Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
WO2008083136A2 (en) * 2006-12-29 2008-07-10 Sandisk Corporation Resistance sensing and compensation for non-volatile storage

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW408332B (en) * 1997-07-29 2000-10-11 Toshiba Corp Semiconductor memory and method for controlling programming the same
DE10240345B3 (de) * 2002-09-02 2004-02-12 Infineon Technologies Ag Ausleseschaltung für eine dynamische Speicherschaltung
US7372730B2 (en) 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
US7196946B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
JP2006344289A (ja) * 2005-06-08 2006-12-21 Toshiba Corp 強誘電体記憶装置
JP2007012180A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体記憶装置
JP4177847B2 (ja) 2006-01-06 2008-11-05 株式会社東芝 不揮発性半導体記憶装置
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
US7447076B2 (en) * 2006-09-29 2008-11-04 Sandisk Corporation Systems for reverse reading in non-volatile memory with compensation for coupling
US7502255B2 (en) * 2007-03-07 2009-03-10 Sandisk Corporation Method for cache page copy in a non-volatile memory
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
KR101468149B1 (ko) * 2008-09-19 2014-12-03 삼성전자주식회사 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007103038A1 (en) * 2006-03-03 2007-09-13 Sandisk Corporation Read operation for non-volatile storage with compensation for floating gate coupling
KR100805840B1 (ko) * 2006-09-01 2008-02-21 삼성전자주식회사 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법
US20080158973A1 (en) * 2006-12-28 2008-07-03 Man Lung Mui Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
WO2008083136A2 (en) * 2006-12-29 2008-07-10 Sandisk Corporation Resistance sensing and compensation for non-volatile storage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290343B2 (en) 2016-09-30 2019-05-14 Samsung Electronics Co., Ltd. Memory devices that sample latch trip voltages prior to reading data into latches and methods of operating same

Also Published As

Publication number Publication date
KR20100033192A (ko) 2010-03-29
US8248858B2 (en) 2012-08-21
US20100074026A1 (en) 2010-03-25
CN101677020A (zh) 2010-03-24
US8023335B2 (en) 2011-09-20
CN101677020B (zh) 2015-06-17
US20110299342A1 (en) 2011-12-08

Similar Documents

Publication Publication Date Title
KR101468149B1 (ko) 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법
US9087608B2 (en) Method of programming non-volatile memory device and non-volatile memory device using the same
US7894264B2 (en) Controlling a memory device responsive to degradation
KR101401558B1 (ko) 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
US7505322B2 (en) Method for reading NAND flash memory device using self-boosting
US8068361B2 (en) Systems and methods for performing a program-verify process on a nonvolatile memory by selectively pre-charging bit lines associated with memory cells during the verify operations
US7561474B2 (en) Program verifying method and programming method of flash memory device
US7787305B2 (en) Flash memory devices and programming methods that vary programming conditions in response to a selected step increment
US10573378B2 (en) Methods of programming memory devices
KR101391356B1 (ko) 플래시 메모리 장치 및 그것의 읽기 동작 방법
KR101462489B1 (ko) 비휘발성 메모리 장치의 프로그램 방법 및 이니셜 차징 방법
KR102449196B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20110075312A (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
KR101371522B1 (ko) 비휘발성 메모리 장치 및 그것의 구동 방법
US8559231B2 (en) Sense operation in a stacked memory array device
JP2007188625A (ja) プログラム方法
US9767909B1 (en) Memory cell programming utilizing conditional enabling of memory cells
KR20090041157A (ko) 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
KR20100013189A (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR101391361B1 (ko) 플래시 메모리 장치 및 그것의 소거 방법
KR101416740B1 (ko) 플래시 메모리 장치 및 그것의 읽기 방법
KR101402230B1 (ko) 더미 셀을 포함하는 불휘발성 메모리 장치 및 그것의프로그램 방법
KR20090124291A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 6