KR101371522B1 - 비휘발성 메모리 장치 및 그것의 구동 방법 - Google Patents

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Abstract

본 발명에 따른 비휘발성 메모리 장치의 구동 방법은, 메모리 셀의 구조적인 위치를 판별하는 단계, 및 상기 판별된 메모리 셀의 구조적인 위치에 따라 상기 메모리 셀의 구동 조건을 다르게 한다.
Figure R1020070090617
위치, 구동, 구조

Description

비휘발성 메모리 장치 및 그것의 구동 방법{NONVOLATILE MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로 비휘발성 메모리 장치의 구동 방법에 관한 것이다.
비휘발성 메모리 장치의 경우, 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 비휘발성 메모리들 중 플래시 메모리는 전기적으로 셀들의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어 플래시 메모리와 낸드 플래시 메모리로 구분된다. 일반적으로, 노어 플래시 메모리는 전류 소모가 크기 때문에 고집적화에 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 갖는다. 그리고, 낸드 플래시 메모리는 노어 플래시 메모리에 비해 적은 셀 전류를 소모하기 때문에 고집적화에 유리한 장점을 갖는다.
도 1은 DPT(Double Patterning Technique)을 이용한 메모리의 셀 어레이(110)를 보여주는 도면이다. 일반적으로 DPT는 포토 리소(Photo Litho) 장비의 한계를 극복하기 위한 패턴 기술이다. DPT는 짝수 패턴을 형성한 뒤, 홀수 패턴을 형성하게 된다.
도 2의 도 1에 도시된 워드라인 및 비트라인의 패턴 형성을 보여주는 도면이다. 도 2a는 절단면 A-A'의 메모리 셀의 채널을 보여주는 단면도이다. 도 2a을 참조하면, 워드라인 채널 폭(WL Width)은 짝수인 지 혹은 홀수인 지에 따라 각각 다르다. 짝수번째 워드라인 채널 폭(Lg1)이 홀수번째 워드라인 채널 폭(Lg2)보다 좁다. 도 2b는 절단면 B-B'의 메모리 셀의 액티브 폭을 보여주는 단면도이다. 도 2b를 참조하면, 짝수 메모리 셀의 액티브 폭(AW1)이 홀수 메모리 셀의 액티브 폭(AW2)보다 좁다. 도 2c는 홀수 및 짝수 비트라인들의 메탈 폭을 보여주고 도면이다. 도 2c를 참조하면, 짝수번째 비트라인 폭(BW1)이 홀수번째 비트라인 폭(BW2)보다 좁다.
도 3은 DPT로 제조된 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다. 도 3을 참조하면, 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 문턱 전압의 산포에 차이가 있다. 여기서 메모리 셀이 짝수라는 것은 짝수번째 워드라인에 연결된 메모리 세이라는 의미이고, 메모리 셀이 홀수라는 것은 홀수번째 워드라인에 연결된 메모리 셀이라는 의미이다. 하지만, ISPP(Incremental Step Pulse Programming) 프로그램 동작시 종래의 비휘발성 메모리 장치에서는 메모리 셀이 짝수인 지 혹은 홀수인 지에 상관없이 전체 산포로부터 프로그램 구동 조건(예를 들어, 프로그램 시작 전압(Vo), ISPP 증가 레벨(△ISPP) 및 프로그램 종료 전압(Vm))이 결정된다. 여기서, 프로그램 구동 조건은 아래의 수학식들을 만족한다.
Figure 112007064949317-pat00001
Figure 112007064949317-pat00002
여기서, m는 프로로그램 종료 전압(Vm)까지 도달하기 위한 프로그램 루프의 회수이다.
도 3에 도시된 바와 같이, 전체 산포는 짝수 및 홀수 메모리의 각각의 산포에 비교하여 상대적으로 넓게 분포된다. 따라서 종래의 비휘발성 메모리 장치에서는 전체 산포로부터 프로그램 구동 조건이 결정되기 때문에 최적화된 프로그램 시간을 갖지 못하는 단점이 발생된다. 왜냐하면 일반적으로 프로그램 시간은 산포의 폭에 비례하기 때문이다. 게다가, ISPP 프로그램 동작시 산포의 폭(△Vw)이 넓기 때문에 그 만큼 프로그램 루프가 반복될 회수(m)도 증가된다. 이는 메모리 셀의 스트레스 증가로 이어지고, 결국 메모리 셀의 신뢰성을 열화시키는 단점이 된다.
도 4는 종래의 비트라인 센싱 방법을 보여주는 도면이다. 도 2c에 도시된 바와 같이, 비트라인의 폭은 짝수인 지 혹은 홀수인 지에 따라 다르다. 따라서, 도 4에 도시된 바와 같이, 비트라인이 짝수인지 혹은 홀수인 지에 따라 대응하는 기생 저항 값 및 기생 커패시턴스 값이 다르다. 즉, 짝수 비트라인의 기생 저항 값(Re)이 홀수 비트라인의 기생 저항 값(Ro)보다 크고, 짝수 기생 커패시턴스 값(Ce)이 홀수 비트라인의 기생 커패시턴스 값(Co)보다 작다. 이는 도 2에서 도시된 바와 같이, 짝수 비트라인 폭(BW1)이 홀수 비트라인 폭(BW2)보다 좁기 때문이다. 이러한 특징은, 비트라인이 짝수인지 혹은 홀수인지에 따라 RC 지연량의 크기가 다를 수 있다. 여기서는 설명의 편의를 위하여, 짝수 비트라인의 RC 지연량의 크기(ReCe)는 홀수 비트라인의 RC 지연량의 크기(RoCo)보다 크다고 가정하겠다.
그 결과로써, 비트라인이 짝수인 지 혹은 홀수인 지에 따라 센싱 구동 조건(예를 들어, 프리챠지 시간, 디벨럽먼트 시간)이 다르다. 여기서 프리챠지 시간은 비트라인의 전압이 프리챠지 전압(예를 들어, 전원전압)까지 상승될 때까지 시간이고, 디벨럽먼트 시간은 비트라인의 전압이 프리챠지 전압에서 트립 전압(Vtrip)까지 하강될 때까지 시간이다. 짝수 비트라인의 경우, 프리챠지 시간이 홀수 비트라인의 그것보다 짧고, 디벨럽먼트 시간은 홀수 비트라인의 그것보다 길다. 반면에 홀수 비트라인의 경우, 프리챠지 시간이 짝수 비트라인의 그것보다 길고, 디벨럽먼트 시간은 짝수 비트라인의 그것보다 짧다. 그러나, 종래의 비휘발성 메모리 장치에서는 비트라인이 짝수인 지 혹은 홀수인 지에 상관없이 동일한 센싱 구동 조건으로 구동된다.
즉, 종래의 비휘발성 메모리 장치의 센싱 구동 조건에서는, 짝수 비트라인의 그것보다 상대적으로 긴 홀수 비트라인의 프치챠지 시간(Tpc) 및 홀수 비트라인의 그것보다 상대적으로 긴 짝수 비트라인의 디벨럽먼트 시간(Td)이 포함되도록 센싱 시간(Ts)이 결정된다. 도 4에 도시된 바와 같이, 짝수 비트라인 및 홀수 비트라인에는 각각 웨이트 시간(Tw1,Tw2)이 발생된다. 즉, 종래의 비휘발성 메모리 장치에 서는 센싱 시간이 최적화되지 못한다.
도 4을 다시 참조하면, 짝수 비트라인(BLe)으로 프리챠지 동작이 수행될 때, 짝수 비트라인(BLe)은 홀수 비트라인(BLo)보다 빠르게 프리챠지될 것이다. 하지만, 프리챠지 시간(Tpc)은 홀수 비트라인(BLo)이 프리챠지되는 시간을 적용해야 한다. 한편, 홀수 비트라인(BLo)으로 디벨럽먼트 동작이 수행될 때, 짝수 비트라인(BLe)보다 빠르게 디벨럽먼트된다. 하지만, 셀 커런트 디벨럽먼트 시간(Td)은 짝수 비트라인(BLe)의 디벨럽먼트 시간을 적용해야 한다. 이러한 점은 비휘발성 메모리 장치의 독출/검증 특성을 열화시킨다.
본 발명은 DPT 기술을 이용한 메모리 셀의 산포 및 성능 열화를 개선한 비휘발성 메모리 장치 및 그것의 구동방법을 제공하는데 있다.
나아가, 본 발명은 메모리 셀의 구조적인 특성 때문에 발생되는 문턱 전압 산포 및 성능을 개선한 비휘발성 메모리 장치 및 그것의 구동 방법을 제공하는데 있다.
본 발명의 비휘발성 메모리 장치는 메모리 셀의 구조적인 위치에 따라 서로 다른 구동 조건들로 구동되도록 구현된다.
본 발명의 비휘발성 메모리 장치는 워드라인 및 비트라인의 위치가 홀수 혹은 짝수인지에 따라 각각 구동 조건으로 프로그램 동작 및 비트라인 센싱 동작을 수행한다.
본 발명의 비휘발성 메모리 장치는 메모리 셀의 위치에 따라 서로 다른 방식으로 구동하기 때문에 문턱전압 산포 및 성능을 개선할 수 있다.
본 발명에 따른 비휘발성 메모리 장치의 구동 방법은: 구동될 메모리 셀의 구조적인 위치를 판별하는 단계; 및 상기 판별결과로써 상기 메모리 셀에 속한 문턱 전압 산포에 따른 구동 조건으로 구동하는 단계를 포함한다.
실시예에 있어서, 구동될 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 문턱전압 산포가 다르되, 짝수 메모리 셀들이 연결된 짝수 워드라인의 폭과 홀수 메모리 세들이 연결된 홀수 워드라인의 폭이 서로 다르다.
실시예에 있어서, 상기 구동 조건은 프로그램 구동 조건이며, 상기 구동될 메모리 셀이 연결된 워드라인이 짝수인 지 혹은 홀수인 지에 따라 각각 제 1 및 제 2 프로그램 구동 조건으로 프로그램되되, 상기 제 1 및 제 2 프로그램 구동 조건들은 서로 다르다.
실시예에 있어서, 상기 프로그램은 ISPP(Incremental Step Pluse Programming) 방식으로 프로그램되되, 상기 제 1 및 제 2 프로그램 구동 조건들은 각각 프로그램 시작 전압, ISPP 증가 레벨 및 프로그램 종료 전압을 포함한다.
실시예에 있어서, 구동될 메모리 셀들이 연결된 비트라인들이 짝수인 지 혹은 홀수인 지에 따라 구동 조건이 서로 다르다.
실시예에 있어서, 상기 구동 조건은 비트라인 센싱 구동 조건이며, 짝수번째 비트라인들은 제 1 센싱 구동 조건으로 센싱되고, 홀수번째 비트라인들은 제 2 센싱 구동 조건으로 센싱되되, 상기 제 1 및 제 2 센싱 구동 조건들은 서로 다르다.
실시예에 있어서, 상기 제 1 및 제 2 센싱 구동 조건들은 각각 프리챠지 시간 및 셀 커런트 디벨럽먼트 시간을 포함한다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 3차원 메모리 어레이 구조를 갖는다.
실시예에 있어서, 구동될 메모리 셀이 1층 메모리 어레이에 속하는 지 혹은 2층 메모리 어레이에 속하는 지에 따라 구동 조건이 서로 다르다.
실시예에 있어서, 상기 구동 조건은 프로그램 구동 조건이며, 상기 구동될 메모리 셀이 상기 1층 메모리 어레이에 속하는 지 혹은 상기 2층 메모리 어레이에 속하는 지에 따라 각각 제 1 및 제 2 프로그램 구동 조건으로 프로그램되되, 상기 제 1 및 제 2 프로그램 구동 조건들은 서로 다르다.
실시예에 있어서, 상기 프로그램은 ISPP(Incremental Step Pluse Programming) 방식으로 프로그램되되, 상기 제 1 및 제 2 프로그램 구동 조건들은 각각 프로그램 시작 전압, ISPP 증가 레벨 및 프로그램 종료 전압을 포함한다.
실시예에 있어서, 디코더의 인접한 메모리 블럭과 상기 디코더로부터 인접치 않은 메모리 블럭은 서로 다른 방식으로 구동된다.
실시예에 있어서, 특수 용도의 메모리 블럭과 일반적인 메모리 블럭은 서로 다른 방식으로 구동된다.
실시예에 있어서, 메모리 블럭들, 매트들 및 뱅크들은 각각 서로 다른 구동 방식에 따라 구동된다.
본 발명에 따른 비휘발성 메모리 장치는: 복수의 워드라인들과 복수의 비트라인들이 교차되어 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 복수의 워드라인들 중 어느 하나의 워드라인을 선택하는 로우 디코더; 및 상기 선택된 워드라인으로 제공될 워드라인 전압을 발생하는 워드라인 전압 발생기를 포함하되, 상기 워드라인 전압 발생기는 메모리 셀의 구조적인 위치에 대응되는 문턱 전압 산포에 따른 구동 조건으로 워드라인 전압을 발생시킨다.
실시예에 있어서, 구동될 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 문턱전압 산포가 다르다.
실시예에 있어서, 상기 워드라인 전압 발생기는, 상기 구동될 메모리 셀이 연결된 워드라인이 짝수일 때, 제 1 프로그램 구동 조건으로 상기 워드라인 전압을 발생하는 짝수 전압 트림 회로; 및 상기 구동될 메모리 셀이 연결된 워드라인이 홀수일 때, 제 2 프로그램 구동 조건으로 상기 워드라인 전압을 발생하는 홀수 전압 트림 회로를 포함하되, 상기 제 1 및 제 2 프로그램 구동 조건들은 서로 다르다.
실시예에 있어서, 독출/검증 동작시, 상기 짝수 전압 트림 회로는 제 1 독출/검증 조건으로 상기 워드라인 전압을 발생하고, 상기 홀수 전압 트림 회로는 제 2 독출/검증 조건으로 상기 워드라인 전압을 발생하되, 상기 제 1 및 제 2 독출/검증 조건은 서로 다르다.
실시예에 있어서, 상기 비휘발성 메모리 장치는, 상기 비트라인들을 통하여 상기 메모리 셀들의 데이터를 읽어오는 페이지 버퍼; 및 독출/검증 동작시 상기 비트라인이 짝수인 지 혹은 홀수인 지에 따라 각각 서로 다른 센싱 구동 조건으로 구동되도록 상기 페이지 버퍼를 제어하는 제어 로직를 포함한다.
실시예에 있어서, 상기 센싱 구동 조건에는 프리챠지 시간 및 셀 커런트 디벨럽먼트 시간이 포함된다.
실시예에 있어서, 상기 제어 로직은, 짝수번째 비트라인들로 제 1 프리챠지 시간 동안 프리챠지하고, 제 1 셀 커런트 디벨럽먼트 시간동안 디벨럽먼트하도록 상기 페이지 버퍼를 제어하는 짝수 시간 트림 회로; 및 홀수번째 비트라인들로 제 2 프리챠지 시간 동안 프리챠지하고, 제 2 셀 커런트 디벨럽먼트 시간동안 디벨럽먼트하도록 상기 페이지 버퍼를 제어하는 홀수 시간 트림 회로를 포함한다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 DPT로 제조된다.
실시예에 있어서, 상기 메모리 셀 어레이는 3차원 메모리 구조를 갖고, 구동될 메모리 셀이 제 1 층 메모리 어레이에 존재하는 지 혹은 제 2 층 메모리 어레이에 존재하는 지에 따라 문턱전압 산포가 다르다.
실시예에 있어서, 상기 워드라인 전압 발생기는, 상기 구동될 메모리 셀이 연결된 워드라인이 짝수일 때, 제 1 프로그램 구동 조건으로 상기 워드라인 전압을 발생하는 짝수 전압 트림 회로; 및 상기 구동될 메모리 셀이 연결된 워드라인이 홀수일 때, 제 2 프로그램 구동 조건으로 상기 워드라인 전압을 발생하는 홀수 전압 트림 회로를 포함하되, 상기 제 1 및 제 2 프로그램 구동 조건들은 서로 다르다.
실시예에 있어서, 독출/검증 동작시, 상기 짝수 전압 트림 회로는 제 1 독출/검증 조건으로 상기 워드라인 전압을 발생하고, 상기 홀수 전압 트림 회로는 제 2 독출/검증 조건으로 상기 워드라인 전압을 발생하되, 상기 제 1 및 제 2 독출/검증 조건은 서로 다르다.
실시예에 있어서, 상기 비휘발성 메모리 장치는, 프로그램/독출 동작시 상기 워드라인 전압 발생기를 제어하는 제어 로직을 포함하되, 상기 제어 로직은, 상기 제 1 프로그램 구동 조건 및 상기 제 1 독출/검증 조건을 생성하는 제 1 제어 로직; 및 상기 제 2 프로그램 구동 조건 및 상기 제 1 독출/검증 조건을 생성하는 제 2 제어 로직을 포함하되, 상기 제 1 및 제 2 제어 로직들은 각각 입력된 어드레스 에 따라 선택적으로 활성화된다.
실시예에 있어서, 상기 메모리 셀 어레이는 3차원 메모리 구조를 갖고, 구동될 메모리 셀이 3층 이상의 복수의 메모리 어레이들 중 어느 하나의 메모리에 존재하는 지에 따라 문턱 전압 산포가 다르다.
실시예에 있어서, 상기 비휘발성 메모리 장치는, 복수의 조절 정보들을 포함하고, 입력된 어드레스에 응답하여 상기 복수의 조절 정보들 중에서 어느 하나를 조절 정보로 출력하는 트림 정보 회로; 및 상기 트림 정보 회로로부터 출력된 상기 조절 정보에 응답하여 상기 워드라인 전압 발생기를 제어하도록 상기 구동 조건을 생성하는 제어 로직을 포함한다.
실시예에 있어서, 상기 제어 로직은 상기 트림 정보 회로에서 전달된 상기 조절 정보에 응답하여 디폴트 상태를 조절하여 상기 구동 조건을 생성한다.
실시예에 있어서, 상기 트림 정보 회로는 상기 복수의 조절 정보들을 각각 저장하는 레지스터들을 포함하되, 상기 입력된 어드레스에 응답하여 상기 복수의 레지스터들 중에서 어느 하나에 저장된 값을 상기 제어 로직으로 출력한다.
본 발명에 따른 다른 비휘발성 메모리 장치는: 복수의 워드라인들 및 복수의 비트라인들이 교차되어 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 복수의 워드라인 중 어느 하나의 워드라인을 선택하는 로우 디코더; 프로그램 동작시 상기 메모리 셀 어레이에 프로그램될 데이터를 임시로 저장하거나, 독출 동작시 상기 메모리 셀 어레이로부터 데이터를 감지하여 임시로 저장하는 페이지 버퍼; 및 메모리 셀의 구조적인 위치에 대응되는 복수의 문턱전압 산포들이 존재하며, 상기 복수의 문턱전압 산포들에 따른 복수의 구동 조건들로 구동되도록 상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.
본 발명에 따른 메모리 시스템: 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되, 상기 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들이 교차되어 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 복수의 워드라인들 중 어느 하나의 워드라인을 선택하는 로우 디코더; 및 상기 선택된 워드라인으로 제공될 워드라인 전압을 발생하는 워드라인 전압 발생기를 포함하되, 상기 워드라인 전압 발생기는 메모리 셀의 구조적인 위치에 대응되는 복수의 문턱전압 산포들에 따른 구동 조건들로 워드라인 전압을 발생시킨다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 낸드 플래시 메모리 장치이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 비휘발성 메모리 장치는 구동될 메모리 셀의 구조적인 위치를 판별하고, 판별된 결과에 따라 구동될 메모리 셀의 산포 특성에 적합한 구동 조건으로 구동한다. 그 결과, 메모리 셀의 구조적인 위치 문제로 발생되는 문턱 전압 산포 및 성능 열화 특성이 개선된다.
(제 1 실시예)
제 1 실시예에 따른 비휘발성 메모리 장치는 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 각각 산포 특성에 적합한 독립적인 방식으로 구동될 것이다. 여기서, 메모리 셀의 짝수/홀수는 짝수 워드라인에 연결되었는 지 혹은 홀수 워드라인에 연결되었는 지에 따라 정의하겠다. 즉, 짝수 워드라인에 연결된 메모리 셀들은 짝수 메모리 셀들이라고 하고, 홀수 워드라인에 연결된 메모리 셀들은 홀수 메모리 셀들이라고 하겠다.
도 5는 본 발명에 따른 비휘발성 메모리 장치(100)에 대한 제 1 실시예를 보여주는 블록도이다. 도 5에 도시된 비휘발성 메모리 장치(100)는 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 낸드 플래시 메모리 장치 이외의 다른 메모리 장치들(MROM,PROM,FRAM, Nor Flash 등)에도 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 있어 자명하다.
도 5을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 워드라인 전압 발생기(130), 페이지 버퍼(140) 및 제어 로직(150)을 포함하고 있다. 본 발명의 메모리 셀 어레이(110)는 DPT을 이용하여 형성된 것이다. 비휘발성 메모리 장치(100)에서는 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 구동 방법이 다르다. 이를 위하여, 본 발명의 워드라인 전압 발생기(130)는 프로그램/독출 동작시 홀수 및 짝수 메모리 셀의 문턱 전압 산포에 각각 적합한 프로그램/독출 구동 조건을 각각 제공한다. 한편, 본 발명의 제어 로직(150)은 독출/검증 동작시 홀수 혹은 짝수 비트라인에 적합한 센싱 구동 조건을 각각 제공한다. 여기서 검증 동작은 프로그램 동작의 일부이다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 도 1에 도시된 메모리 셀 어레이와 실질적으로 동일한 구성을 갖는다. 메모리 셀 어레이(110)에 포함된 각각의 메모리 셀들에는 복수의 워드라인들(WL0~WL31) 및 복수의 비트라인들(BLen-1,BLo0~BLon-1)이 교차하여 배열된다. 각각의 메모리 셀들에는, 1-비트 데이터 혹은 n-비트 데이터(n은 2이상의 정수)이 저장된다.
복수의 워드라인들(WLO~WL31)은 짝수 워드라인들(WL0,WL2,...,WL30) 및 홀수 워드라인들(WL1,WL3,...,WL31)로 구분된다. DPT 이용하여 제조되었기 때문에, 짝 수 워드라인들((WL0,WL2,...,WL30) 및 홀수 워드라인들(WL1,WL3,...,WL31)의 폭은 서로 다르다. 아래에서는 설명의 편의를 위하여, 짝수 워드라인들(WL0,WL2, ...,WL30)의 폭이 홀수 워드라인들(WL1,WL3,...,WL31)의 폭보다 좁다고 가정하겠다.
한편, 복수의 비트라인들(BLe0~BLen-1,BLo0~BLon-1)은 짝수 비트라인들(BLe0~BLen-1) 및 홀수 비트라인들(BLo0~BLon-1)로 구분된다. 아래에서는 설명의 편의를 위하여, 짝수 비트라인들(BLe0~BLen-1)의 선폭이 홀수 비트라인들(BLe0~BLen-1)보다 좁다고 가정하겠다. 따라서 메모리 셀 어레이(110)의 메모리 셀들도 크게 짝수 메모리 셀들과 홀수 메모리 셀들로 구분될 것이다.
메모리 셀 어레이(110)의 각각의 셀 스트링에는 복수의 플로팅 게이트 트랜지스터들(M0-M31)이 포함된다. 복수의 플로팅 게이트 트랜지스터(M0-M31)은, 각 스트링 내에 배열되어 있는 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된다. 그리고, 낸드 스트링들에 교차되도록 복수의 워드 라인(WL0-WL31)이 배열된다. 각 워드 라인들(WL0-WL31)은 각 낸드 스트링의 대응하는 플로팅 게이트 트랜지스터들(M0-M31)의 제어 게이트들에 연결된다. 워드 라인(WL0-WL31)을 통해 프로그램/독출 전압이 인가되어, 해당되는 플로팅 게이트 트랜지스터들(M0-M31)로/로부터 데이터를 프로그램/독출할 수 있게 된다. 메모리 셀 어레이(110)에 데이터를 저장하거나, 그것으로부터 데이터를 독출하기 위해서 비휘발성 메모리 장치에는 페이지 버퍼(140)가 더 제공된다.
로우 디코더(120)는 로우 어드레스 버퍼(도시되지 않음)로부터 제공되는 로우 어드레스를 디코딩하여, 복수의 워드라인들 중 적어도 하나를 선택한다. 이때 선택된 워드라인으로 워드라인 전압이 공급될 것이다. 여기서 워드라인 전압은 워드라인 전압 발생기(130)로부터 제공된다. 로우 어드레스는 선택된 워드라인의 위치 정보에 해당된다. 좀더 자세하게, 로우 어드레스에는 선택된 워드라인이 짝수인 지 혹은 홀수인 지를 알려주는 위치 정보가 포함된다.
워드라인 전압 발생기(130)는 선택된 워드라인으로 제공될 워드라인 전압을 발생한다. 여기서 워드라인 전압으로는 프로그램 동작시에는 프로그램 전압 및 검증 전압이 되고, 독출 동작시에는 독출전압이 되고, 소거 동작시에는 소거전압이 된다. 특히, 본 발명의 워드라인 전압 발생기(130)는 짝수 전압 트림 회로(132) 및 홀수 전압 트림 회로(134)를 포함한다.
선택된 워드라인이 짝수일 때, 짝수 전압 트림 회로(132)는 선택된 워드라인으로 제 1 프로그램 전압, 제 1 검증 전압 및 제 1 독출 전압이 제공되도록 워드라인 전압을 조절한다. 여기서 제 1 프로그램 전압, 제 1 검증 전압 및 제 1 독출 전압은 짝수 메모리 셀의 문턱 전압 산포 특성에 적합한 것이다. 자세한 설명은 도 6에서 하겠다.
한편, 선택된 워드라인이 홀수일 때, 홀수 전압 트림 회로(134)는 선택된 워드라인으로 제 2 프로그램 전압, 제 2 검증 전압 및 제 2 독출 전압이 제공되도록 워드라인 전압을 조절한다. 여기서 제 2 프로그램 전압, 제 2 검증 전압 및 제 2 독출 전압은 홀수 메모리 셀의 문턱 전압 산포 특성에 적합한 것이다. 자세한 설명은 도 6에서 하겠다.
본 발명의 워드라인 전압 발생기(130)에서는 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 각각의 문턱전압 산포 특성에 적합한 프로그램 전압, 검증 전압 및 독출 전압이 선택된 워드라인으로 제공된다.
페이지 버퍼(140)는 독출/검증 동작시 메모리 셀들로부터 대응하는 비트라인들을 통하여 데이터를 읽어온다. 페이지 버퍼(140)는 제어 로직(150)의 제어에 따라 비트라인들을 구동한다. 독출 동작시 읽혀진 데이터는 데이터 입출력 회로(도시되지 않음)을 통해 외부로 출력된다. 한편, 검증 동작시 읽혀진 데이터는 패스/페일 검출회로(도시되지 않음)로 출력된다. 패스/페일 검출회로(도시되지 않음)는 프로그램 동작시 페이지 버퍼(140)로부터 출력되는 데이터 값들이 패스 데이터와 동일한지의 여부를 판별한다. 패스/페일 검출회로는 프로그램에 대한 검증 결과로서 패스/페일 신호를 제어 로직(150)으로 출력한다.
제어 로직(150)은 프로그램/독출/소거 동작시 워드라인 전압 발생기(130) 및 페이지 버퍼(140)를 제어한다. 제어 로직(150)은 입력된 어드레스에 따라 워드라인 전압 발생기(130)의 짝수 전압 트림 회로(132)를 활성화할 지 혹은 홀수 전압 트림 회로(134)를 활성화할 지 결정한다. 특히, 본 발명의 제어 로직(150)은 서로 다른 비트라인 센싱 구동 조건을 구비하고 있는 짝수 시간 트림 회로(152) 및 홀수 시간 트림 회로(154)를 포함하고 있다. 아래에서는 비트라인 센싱 구동 조건으로 프리챠지 시간 및 셀 커런트 디벨럽먼트 시간을 한정하여 설명하도록 하겠다.
짝수 시간 트림 회로(152)는 제 1 프리챠지 시간 및 제 1 셀 커런트 디벨럽먼트 시간으로 짝수번째 비트라인들(BLe0~BLen-1)이 센싱되도록 페이지 버퍼(140)를 제어한다. 반면, 홀수 시간 트림 회로(154)는 제 2 프리챠지 시간 및 제 2 셀 커런트 디벨럽먼트 시간으로 홀수번째 비트라인들(BLo0~BLon-1)이 센싱되도록 페이지 버퍼(140)를 제어한다. 자세한 것은 도 7에서 설명하도록 하겠다.
본 발명의 제어 로직(150)은 비트라인이 짝수인 지 혹은 홀수인 지에 따라 적합한 프리챠지 시간 및 셀 커런트 디벨럽먼트 시간으로 대응되는 비트라인들이 센싱되도록 페이지 버퍼(140)를 제어한다. 즉, 제어 로직(150)은 페이지 버퍼(140)를 제어하여, 비트라인이 짝수인 지 혹은 홀수인 지에 따라 서로 다른 비트라인 센싱 구동 조건으로 비트라인들이 구동되도록 한다.
본 발명의 비휘발성 메모리 장치(100)는 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 각각의 문턱전압 산포들에 최적화된 구동 방식으로 구동한다. 구체적으로, 비휘발성 메모리 장치(100)에서는 워드라인이 짝수인지 혹은 홀수인 지에 따라 각각의 산포들에 최적화된 프로그램 전압, 검증 전압 및 독출 전압으로 워드라인이 구동되고, 비트라인이 짝수인 지 혹은 홀수 인지에 따라 최적화된 프리챠지 시간 및 셀 커런트 디벨럽먼트 시간으로 대응되는 비트라인들이 구동될 것이다.
비휘발성 메모리 장치(100)에서는 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 서로 다른 문턱전압 산포 특성들을 갖더라도, 각각의 산포들에 적합한 독립적인 구동 방식으로 구동된다. 따라서, 프로그램/독출/소거 성능이 개선된다. 아래의 도 6 내지 도 8에서는 어떻게 프로그램/독출/소거 성능이 개선되는 지 설명하도록 하겠다.
도 6은 도 5에 도시된 비휘발성 메모리 장치(100)의 전압 조절 방법을 보여주는 도면이다. 도 6a은 메모리 셀이 짝수인지 혹은 홀수인 지에 따라 서로 다른 문턱전압 산포 특성들을 보여주는 도면이다. 도 6a을 참조하면, 홀수 메모리 셀의 문턱전압 산포가 상대적으로 짝수 메모셀의 문턱전압 산포보다 높다. 도 6a에서 홀수 메모리 셀이 문턱전압 산포가 짝수 메모리 셀의 문턱전압 산포보다 높지만, 반드시 여기에 국한될 필요가 없다는 것은 당업자에게 자명하다.
본 발명의 비휘발성 메모리 장치(100)에서는 짝수 메모리 셀의 산포 및 홀수 메모리 셀의 산포에 따라 각각 최적화된 프로그램 구동 조건으로 구동될 것이다. 본 발명의 비휘발성 메모리 장치(100)에서는 ISPP(Incremental Step Pluse Programming) 방식으로 프로그램된다고 가정하겠다. ISPP 방식의 프로그램 방법에 따르면, 프로그램 전압(Vpgm)은 반복되는 프로그램 사이클 동안 프로그램 시작 전압에서 프로그램 종료 전압까지 단계적으로 증가되는 일정폭의 펄스 형태를 갖는다. 이러한 ISPP 방식은 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pluse Programming Scheme" 이라는 제목으로, IEEE Journal of Solid-State Circuitsm, vol. 30, No. 11, Nov. 1995, pp.1149-1156(Suh, Kang-Deog, et al.)에 개제되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
우선, 짝수 메모리 셀이 프로그램 방법에 대하여 설명하도록 하겠다. 도 6b는 짝수 메모리 셀의 문턱전압 산포에 따른 프로그램 구동 조건을 보여주는 도면이다. 여기서 프로그램 구동 조건은 프로그램 시작 전압(VeO), ISPP 증가 레벨(△ISPPe), 프로그램 종료 전압(Vem) 및 제 1 검증전압(Vvfe)을 포함한다. 프로그램 루프 회수는 최대 m이 될 것이다. 한편, 짝수 메모리 셀의 문턱 전압 산포는 아래의 수학식들을 만족한다.
Figure 112007064949317-pat00003
Figure 112007064949317-pat00004
도 6b를 참조하면, 짝수 메모리 셀은 제 1 프로그램 구동 조건으로 프로그램된다. 여기서 제 1 프로그램 구동 조건은 제 1 프로그램 시작 전압(VeO), 제 1 ISPP 증가 레벨(△ISPPe), 제 1 프로그램 종료 전압(Vem) 및 제 1 검증 전압(Vvfe)을 포함한다. 이러한 제 1 프로그램 구동 조건은 짝수 메모리 셀의 문턱전압 산포에 최적으로 설계될 것이다. 한편, 제 1 프로그램 구동 조건은 짝수 전압 트림 회로(132)로부터 제공될 것이다. 짝수 메모리 셀에 대한 프로그램 동작시, 대응되는 워드라인으로 제 1 ISPP 증가 레벨(
Figure 112007064949317-pat00005
ISPPe)만큼 순차적으로 증가된 프로그램 전압(Vpgm)이 제공될 것이다.
도 6c는 홀수 메모리 셀의 문턱전압 산포에 따른 프로그램 구동 조건을 보여주는 도면이다. 여기서 프로그램 구동 조건는 제 2 프로그램 시작 전압(Vo0), 제 2 ISPP 증가 레벨(△ISPPo), 제 2 프로그램 종료 전압(Von) 및 제 2 검증 전압(Vvfo)을 포함한다. 프로그램 루프 회수는 최대 n이 될 것이다. 제 2 프로그램 시작 전압(Vo0)은 제 1 프로그램 시작 전압(VOe)보다 높도록 구현될 것이다. 그러나 반드시 제 2 프로그램 시작 전압(VOo)이 제 1 프로그램 시작 전압(VOe)보다 높다고 국한될 필요는 없다. 한편, 짝수 메모리 셀의 문턱 전압 산포는 아래의 수학식들을 만족한다.
Figure 112007064949317-pat00006
Figure 112007064949317-pat00007
도 6b를 참조하면, 짝수 메모리 셀은 제 2 프로그램 구동 조건으로 프로그램된다. 여기서 제 2 프로그램 구동 조건은 제 2 프로그램 시작 전압(Vo0), 제 2 ISPP 증가 레벨(△ISPPo) 및 제 2 프로그램 종료 전압(Von)을 포함한다. 이러한 제 2 프로그램 구동 조건은 홀수 메모리 셀의 문턱전압 산포에 최적으로 설계될 것이다. 한편, 제 2 프로그램 구동 조건은 홀수 전압 트림 회로(134)로부터 제공될 것이다.홀수 메모리 셀에 대한 프로그램 동작시, 대응되는 워드라인으로 제 2 ISPP 증가 레벨(
Figure 112007064949317-pat00008
ISPPo)만큼 순차적으로 증가된 프로그램 전압(Vpgm)이 제공될 것이다.
도 6a 및 도 6b을 참조하면, 본 발명의 비휘발성 메모리 장치(100)의 프로그램 동작시 짝수 메모리 셀의 산포 및 홀수 메모리 셀의 산포에 따라 각각 독립적인 프로그램 구동 조건으로 구동된다. 즉, 구동될 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 프로그램 시작 전압들(VeO,Vo0), ISPP 증가 레벨들(△ISPPe,△ISPPo), 프로그램 종료 전압들(Vem,Von) 및 프로그램 최대 루프 회수들(m,n)이 다르다.
도 3에 도시된 종래의 비휘발성 메모리 장치에서는 프로그램 동작시 전체 문턱 전압 산포의 폭(△Vw)을 기준으로 프로그램 구동 조건이 결정된다. 그러나, 본 발명의 비휘발 메모리 장치(100)에서는 프로그램 동작시 구동될 메모리 셀의 문턱 전압 산포 특성에 적합한 프로그램 구동 조건으로 프로그램된다. 특히, 짝수 메모리 셀의 산포 폭(△Vwe) 및 홀수 메모리 셀의 산포 폭(△Vwo)을 기준으로 프로그램 구동 조건이 결정된다. 이에 따라, 본 발명의 프로그램 시간은 전체 산포 폭(△Vw)을 기준으로 프로그램되는 종래의 프로그램 시간보다 짧아 진다. 또한, 본 발명의 프로그램 루프 회수는 종래의 프로그램 회수보다 줄어 든다. 본 발명의 이러한 특징은 메모리 셀의 신뢰성 향상 효과를 가져온다.
도 7은 본 발명에 따른 비휘발성 메모리 장치(100)의 독출 전압을 보여주는 도면이다. 도 7을 참조하면, 본 발명의 메모리 셀들은 크게 짝수 메모리 셀들의 산 포 및 홀수 메모리 셀들의 산포로 구분된다. 도시된 바와 같이, 홀수 메모리 셀들의 문턱전압 산포가 짝수 메모리 셀들의 문턱전압 산포보다 상대적으로 높다. 따라서, 본 발명의 비휘발성 메모리 장치에서는 데이터 판별을 위한 독출 전압은 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 다르다. 예를 들어, 홀수 메모리 셀들의 경우에 있어서, 독출 전압(Vro)이 짝수 메모리 셀들의 독출 전압(Vre)보다 높다. 여기서 독출 전압들(Vre,Vro)은 워드라인 전압 발생기(130)의 전압 트림 회로들(132,143)로부터 각각 제공될 것이다.
본 발명의 비휘발성 메모리 장치(100)에서는 메모리 셀들이 짝수인 지 혹은 홀수인 지에 따라 워드라인으로 제공될 독출 전압이 서로 다르다. 한편, 본 발명의 비휘발성 메모리 장치(100)에서는 소거전압도 메모리 셀들이 짝수인 지 혹은 홀수인 지에 따라 서로 다른 전압이 제공되도록 구현될 것이다.
도 8은 본 발명에 따른 비휘발성 메모리 장치(100)의 비트라인 센싱을 위한 시간 트리밍 방법을 보여주는 도면이다. 도 4에 도시된 종래의 비트라인 센싱을 위한 시간 트리밍은 비트라인이 짝수인 지 혹은 홀수인 지에 상관없이 동일하게 적용된다. 하지만, 도 8을 참조하면, 본 발명의 비트라인 센싱을 위한 시간 트리밍은 비트라인이 짝수인 지 혹은 홀수인 지에 따라 각각 서로 비트라인 센싱 구동 조건들(프리챠지 시간, 디벨럽먼트 시간, 센싱 시간)으로 구동된다.
일반적으로 비휘발성 메모리 장치(100)의 독출/검증 동작시 메모리 셀로부터 데이터를 읽어오기 위하여 비트라인 센싱이 수행된다. 비트라인 센싱 동작은 크게 비트라인 프리챠지 구간, 비트라인 디벨럽먼트 구간 및 데이터 센싱 구간으로 구분 된다. 비트라인 프리챠지 구간에서는 비트라인들은 소정 레벨의 전압으로 프리챠지된다. 비트라인 디벨럽먼트 구간에서는 비트라인들이 연결된 메모리 셀이 오프 셀인 지 혹은 온 셀인 지에 따라 비트라인의 전압이 변화된다.
예를 들어 메모리 셀이 온 셀이면, 비트라인에 존재하던 전류가 메모리 셀을 통하여 빠지게 되고, 비트라인의 전압이 낮아진다. 반면에, 메모리 셀이 오프 셀이면 비트라인은 소정의 전압을 유지한다. 데이터 센싱 구간에서는 디벨럽먼트된 비트라인들의 전압을 감지하여 비트라인들에 연결된 메모리 셀이 온 셀인지 오프 셀인지 판별된다.
도 8a는 짝수 비트라인들을 센싱하기 위한 시간 트리밍을 보여주는 도면이다. 도 5 및 도 8a를 참조하면, 짝수 비트라인들을 센싱하기 위한 시간 트리밍 방법은 다음과 같다. 짝수 시간 트림회로(152)은 제 1 센싱 구동 조건을 포함한다. 여기서 제 1 센싱 구동 조건은 제 1 프리챠지 시간(Tpce), 제 1 셀 커런트 디벨럽먼트 시간(Tde) 및 제 1 센싱 시간(Tse)을 포함한다. 제 1 프리챠지 시간(Tpce)는 도 4에 도시된 종래의 프리챠지 시간(Tpc)보다 짧다. 반면에, 제 1 셀 커런트 디벨럽먼트 시간(Tde)은 도 4에 도시된 종래의 셀 커런트 디벨럽먼트 시간(Td)과 동일하다. 따라서, 전체적인 센싱 시간(Tse)은 도 4에 도시된 웨이트 시간(Tw1)을 필요치 않게 됨으로 종래의 센싱 시간(Ts)보다 짧다.
도 8b는 홀수 비트라인들을 센싱하기 위한 시간 트리밍을 보여주는 도면이다. 도 5 및 도 8b를 참조하면, 홀수 비트라인들을 센싱하기 위한 시간 트리밍 방법은 다음과 같다. 홀수 시간 트림회로(154)는 제 2 센싱 구동 조건을 포함한다. 여기서 제 2 센싱 구동 조건은 제 2 프리챠지 시간(Tpco), 제 2 셀 커런트 디벨럽먼트 시간(Tdo) 및 제 2 센싱 시간(Tso)을 포함한다. 제 2 프리챠지 시간(Tpco)는 도 4에 도시된 종래의 프리챠지 시간(Tpc)과 동일하다. 반면에, 제 2 셀 커런트 디벨럽먼트 시간(Tdo)은 도 4에 도시된 종래의 셀 커런트 디벨럽먼트 시간(Td)보다 짧다. 따라서, 전체적인 센싱 시간(Tso)은 도 4에 도시된 웨이트 시간(Tw2)을 필요치 않게 됨으로 종래의 센싱 시간(Ts)보다 짧다.
상술된 바와 같이, 본 발명의 짝수 시간 트림 회로(152)는 짝수 비트라인들을 센싱하는데 최적화된 제 1 프리챠지 시간(Tpce) 및 제 1 셀 커런트 디벨럽먼트 시간(Tde)을 제공하고, 홀수 시간 트림 회로(154)는 홀수 비트라인을 센싱하는데 최적화된 제 2 프리챠지 시간(Tpco) 및 제 2 셀 커런트 디벨럽먼트 시간(Tdo)을 제공한다. 따라서, 본 발명에 따른 비휘발성 메모리 장치(100)에서는 종래의 그것에 비교하여 전체적인 비트라인 센싱 시간이 줄어든다.
한편, 짝수 비트라인들(BLe0~BLen-1)은 홀수 비트라인들(BLo0~BLn-1)보다 폭이 좁기 때문에 그 만큼 빨리 프리챠지된다. 또한 짝수 비트라인들(BLe0~BLen-1)은 홀수 비트라인들(BLo0~BLn-1)보다 셀 커런트가 적기 때문에 그만큼 오랫동안 디벨럽을 수행해야 한다. 따라서, 제 1 프리챠지 시간(Tse)은 제 2 프리챠지 시간(Tso)보다 짧다. 반면에, 제 1 셀 커런트 디벨럽먼트 시간(Tde)은 제 2 셀 커런트 디벨럽먼트 시간(Tdo)보다 길다. 따라서 전체적인 센싱시간에서는 큰 차이가 발생하지 않는다. 즉, 짝수 센싱 시간(Tse)는 홀수 센싱 시간(Tso)과 비슷하다.
본 발명의 비휘발성 메모리 장치(100)에서는 비트라인이 짝수인 지 혹은 홀 수인 지에 따라 각각 최적화된 센싱 구동 조건으로 센싱 동작이 수행된다. 따라서, 비트라인을 센싱하는데 필요한 전체적인 센싱 시간이 줄어든다. 따라서, 본 발명의 비휘발성 메모리 장치(100)에서 독출/검증 동작이 수행되는 시간이 줄어든다.
도 9는 본 발명에 따른 비휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 도면이다. 도 5 및 도 9을 참조하면, 비휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다. 로우 디코더(120)는 로우 어드레스를 디코딩하여 대응되는 워드라인을 선택한다(S110). 동시에 로우 어드레스는 워드라인 전압 발생기(130)에도 전달된다. 워드라인 전압 발생기(130)는 전달된 로우 어드레스를 통하여 선택된 워드라인이 짝수인지 판별한다(S120). 만약 선택된 워드라인이 짝수이면, 짝수 전압 트림회로(132)에서 제공되는 제 1 프로그램 구동 조건으로 프로그램이 수행된다(S130). 만약 선택된 워드라인이 홀수이면, 홀수 전압 트림회로(134)에서 제공되는 제 2 프로그램 구동 조건으로 프로그램이 수행된다.
도 10은 본 발명에 따른 비휘발성 메모리 장치(100)의 비트라인의 센싱 방법을 보여주는 도면이다. 도 5 및 도 10을 참조하면, 비휘발성 메모리 장치(100)의 비트라인 센싱 방법은 다음과 같다. 제어 로직(150)은 외부로부터 데이터 독출 및 검증 명령을 입력받는다(S210). 만약 제어 로직(150)의 짝수 시간 트림회로(152)는 짝수 비트라인들이 제 1 센싱 구동 조건으로 센싱되도록 페이저 버퍼(140)를 제어하고, 제어 로직(150)의 홀수 시간 트림회로(154)는 홀수 비트라인들이 제 2 센싱 구동 조건으로 센싱되도록 페이지 버퍼(140)를 제어한다(S220).
제 1 실시예에 따르면, 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 독립 적인 구동 방식으로 구동된다. 구체적으로, 본 발명의 비휘발성 메모리 장치(100)에서는 메모리 셀이 짝수인 지 혹은 홀수인 지에 따라 각각 프로그램 산포들에 최적화된 프로그램/독출/검증/소거 구동 조건으로 워드라인들이 구동되고, 비트라인이 짝수인 지 혹은 홀수인 지에 따라 각각 최적화된 센싱 구동 조건으로 비트라인들 구동된다. 따라서, DPT 기술을 이용하더라도, 메모리 셀의 구조적인 차이 때문에 발생되는 메모리 셀의 산포 및 성능 열화가 개선된다.
(제 2 실시예)
본 발명은 3차원 메모리 어레이 구조로 갖는 비휘발성 메모리 장치에도 적용가능하다. 이때 메모리 어레이의 각 층들은 서로 다른 문턱 전압 산포 및 성능 특성을 갖게 될 것이다. 본 발명의 비휘발성 메모리 장치는 메모리 어레이의 각 층에 따라 서로 다른 방식으로 구동될 것이다. 이러한 3차원 어레이 구조에 대한 기술들이 미국특허 제5835396호(1998.12.7)에 "THREE-DIMENTIONAL READ-ONLY MEMORY"라는 제목으로, 미국특허 제6034882호(2000.3.7)에 "VERTICALLY STACKED FIELD PROGRAMMABLE NONVOLATILE MEMORY AND METHOD OF FABRICATION"라는 제목으로, 그리고 미국특허 제7002825호(2006.2.21)에 "WORD LINE ARRANGEMENT HAVING SEGMENTED WORD LINES"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
도 11은 본 발명에 따른 3차원 메모리 어레이(210)를 보여주는 단면도이다. 본 발명에 따른 3D 메모리 어레이(210)는 플래시 메모리 어레이, 읽기 전용 메모리(Read Only Memory) 어레이, 스태틱 랜덤 액세스 메모리(Static Random Access Memory) 어레이, 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon:SONOS) 메모리 어레이, 혹은 그와 같은 것일 수 있다. 도 10을 참조하면, 본 발명의 3D 메모리 어레이(210)는 2층 구조(1st Layer, 2nd Layer)로 되어 있다. 본 발명의 3D 메모리 셀 어레이가 반드시 2층 구조에 국한될 필요가 없음은 당업자에게 자명하다.
메모리 어레이(210)는 실리콘 또는 그와 같은 것으로 이루어진 기판(202)을 포함한다. 메모리 물질층(204)이 메모리 어레이(210) 내의 다른 레벨에 각각 형성된다. 특히, 메모리 물질층(204)은 기판(202) 상에 겹쳐있다/적층되어 있다. 메모리 물질층(204)을 서로 분리하도록 산화막과 같은 절연층(206)이 메모리 물질층(204) 사이에 형성되어 있다. 여기서 절연층(206)은 BSG(borosilicate glass), PSG(phosphosilicate glass) 및 BPSG(borophosphosilicate glass)와 같은 벌크 절연막(bulk dielectric layers)을 포함할 것이다.
도 11에 도시된 바와 같이, 1층 메모리 어레이의 경우는 기판(202) 위에 메모리 셀들이 형성되고, 2층 메모리 어레이의 경우 물질층(204) 위에 메모리 셀들이 형성된다. 따라서, 1층 메모리 어레이에 속하는 메모리 셀들의 문턱전압 산포와 2층 메모리 어레이에 속하는 메모리 셀들의 문턱전압 산포는 다르게 된다. 본 발명의 비휘발성 메모리 장치는 각 층에 최적화된 구동 조건으로 구동되도록 구현될 것이다.
도 12은 본 발명에 따른 비휘발성 메모리 장치(200)에 대한 제 2 실시예를 보여주는 도면이다. 도 12을 참조하면, 비휘발성 메모리 장치(200)는 3D 메모리 어 레이(210), 디코더(220), 페이지 버퍼(230) 및 제어 로직(240)을 포함한다. 여기서 3D 메모리 어레이(210)는 도 10에 도시된 것과 동일하다. 본 발명의 비휘발성 메모리 장치(200)에서는 어드레스(ADD)에 대응되는 메모리 셀이 1층 메모리 어레이에 속하는 지 혹은 2층 메모리 어레이에 속하는 지에 따라 각각 독립적으로 구동되도록 제어하는 제어 로직(240)이 포함된다. 구체적으로, 제어 로직(240)에는 1층 메모리 어레이에 속한 메모리 셀들을 제어하는 1층 제어 로직(242) 및 2층 메모리 어레이에 속한 메모리 셀들을 제어하는 2층 제어 로직(244)이 포함된다.
도 13은 도 12에 도시된 비휘발성 메모리 장치(200)의 프로그램 방법을 보여주는 도면이다. 도 13a는 1층 혹은 2층에 따른 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다. 일반적으로 물질층(204)에 형성된 메모리 셀들의 경우 문턱전압 특성이 기판(202)에 형성된 메모리 셀들보다 좋지 않다. 따라서, 도 13a에 도시된 바와 같이 1층 메모리 셀의 문턱전압이 상대적으로 2층 메모셀의 문턱전압보다 높게 설정될 것이다.
도 13b는 1층 메모리 메모셀의 문턱전압 산포에 따른 프로그램 구동 조건을 보여주는 도면이다. 여기서 프로그램 구동 조건에는 프로그램 시작 전압(V1O), ISPP 증가 레벨(△ISPP1), 프로그램 종료 전압(V1m) 및 제 1 검증전압(Vvf1)이 포함된다. 프로그램 루프 회수는 최대 m이 될 것이다. 한편, 1층 메모리 셀의 문턱 전압 산포는 아래의 수학식들을 만족한다.
Figure 112007064949317-pat00009
Figure 112007064949317-pat00010
도 13b를 참조하면, 1층 메모리 셀은 제 1 프로그램 구동 조건으로 프로그램된다. 여기서 제 1 프로그램 구동 조건은 제 1 프로그램 시작 전압(V1O), 제 1 ISPP 증가 레벨(△ISPP1), 제 1 프로그램 종료 전압(V1m) 및 제 1 검증 전압(Vvf1)을 포함한다. 이러한 제 1 프로그램 구동 조건은 1층 메모리 셀의 문턱전압 산포에 최적으로 설계될 것이다. 한편, 제 1 프로그램 구동 조건은 제 1 제어 로직(242)로부터 제공될 것이다. 1층 메모리 셀에 대한 프로그램 동작시, 대응되는 워드라인으로 제 1 ISPP 증가 레벨(
Figure 112007064949317-pat00011
ISPP1)만큼 순차적으로 증가된 프로그램 전압(Vpgm)이 제공될 것이다.
도 13c는 2층 메모리 메모셀의 문턱전압 산포에 따른 프로그램 구동 조건을 보여주는 도면이다. 여기서 프로그램 구동 조건은 제 2 프로그램 시작 전압(V2O), 제 2 ISPP 증가 레벨(△ISPP2), 프로그램 종료 전압(V2n) 및 제 2 검증전압(Vvf2)을 포함한다. 프로그램 루프 회수는 최대 n이 될 것이다. 한편, 2층 메모리 셀의 문턱 전압 산포는 아래의 수학식들을 만족한다.
Figure 112007064949317-pat00012
Figure 112007064949317-pat00013
도 13c를 참조하면, 2층 메모리 셀은 제 2 프로그램 구동 조건으로 프로그램된다. 여기서 제 2 프로그램 구동 조건은 제 2 프로그램 시작 전압(V2O), 제 2 ISPP 증가 레벨(△ISPP2), 제 2 프로그램 종료 전압(V2m) 및 제 2 검증 전압(Vvf2)을 포함한다. 이러한 제 2 프로그램 구동 조건은 2층 메모리 셀의 문턱전압 산포에 최적으로 설계될 것이다. 한편, 제 2 프로그램 구동 조건은 제 2 제어 로직(244)로부터 제공될 것이다. 2층 메모리 셀에 대한 프로그램 동작시, 대응되는 워드라인으로 제 2 ISPP 증가 레벨(
Figure 112007064949317-pat00014
ISPP2)만큼 순차적으로 증가된 프로그램 전압(Vpgm)이 제공될 것이다.
본 발명의 비휘발성 메모리 장치(200)에서는 구동될 메모리 셀의 위치가 1층 메모리 셀인지 혹은 2층 메모리 셀인 지가 판별되고, 그 판별 결과로써, 각각 독립적인 프로그램 구동 방식으로 메모리 셀이 프로그램된다. 따라서, 본 발명의 비휘발성 메모리 장치(200)에서는 1층 메모리 산포 및 2층 메모리 산포에 각각 최적화된 프로그램 구동 조건으로 프로그램이 수행된다.
도 14은 도 12에 도시된 비휘발성 메모리 장치(200)의 독출/검증 전압을 보여주는 도면이다. 도 14을 참조하면, 본 발명의 비휘발성 메모리 장치(200)의 메모리 셀의 문턱 전압은 크게 1층 메모리 셀들의 산포 및 2층 메모리 셀들의 산포로 구분된다. 도 13에 도시된 바와 같이 2층 메모리 셀들의 문턱전압 산포가 1층 메모리 셀들의 문턱전압 산포보다 상대적으로 높다. 한편, 각각의 메모리 셀들은 2비트의 데이터를 저장한다고 가정한다.
본 발명의 비휘발성 메모리 장치에서는 데이터 판별을 위한 독출 전압은 메모리 셀이 1층인 지 혹은 2층인 지에 따라 다르다. 예를 들어, 2층 메모리 셀들의 경우에 있어서, 독출/검증 전압들이 1층 메모리 셀들의 독출/검증전압들보다 높다.
자세히 보면, 도 14에 도시된 바와 같이 2층 메모리 셀들의 경우에 있어서, 독출/검증 전압들(Vr1-2,Vr2-2,Vr3-2,Vvf1-2,Vvf2-2,Vvf3-2)이 1층 메모리 셀들의 독출/검증 전압(Vr1-1,Vr2-1,Vr3-1,Vvf1-1,Vvf2-1,Vvf3-1)보다 높다. 여기서 1층 메모리 셀들에 대한 독출 전압들(Vr1-1,Vr2-1,Vr3-1) 및 검증 전압들(Vvf1-1,Vvf2-1,Vvf3-1)은 1층 제어 로직(242)으로부터 제어되고, 2층 메모리 셀들에 대한 독출 전압들(Vr1-1,Vr2-2,Vr3-2) 및 검증 전압들(Vvf1-2,Vvf2-2,Vvf3-2)은 2층 제어 로직(244)으로부터 제어될 것이다.
본 발명의 비휘발성 메모리 장치(200)에서는 메모리 셀들이 1층인 지 혹은 2층인 지에 따라 워드라인으로 제공될 독출/검증 전압이 다르다. 한편, 본 발명의 비휘발성 메모리 장치(200)에서는 소거전압도 메모리 셀들이 1층인 지 혹은 2층인 지에 따라 서로 다른 전압이 제공될 것이다.
본 발명의 비휘발성 메모리 장치(200)에서는 읽기 동작시 1층 메모리 셀인 지 2층 메모리 셀인 지에 따라 각각 다른 읽기 전압들로 구동된다. 이로써, 본 발명의 읽기 동작에서는 1층 메모리 셀이든 2층 메모리 셀이든 상관없이 동일한 읽기 전압들로 구현된 종래의 기술보다 읽기 마진이 향상될 것이다.
상술된 바와 같이, 본 발명의 비휘발성 메모리 장치는 메모리 셀들의 구조적인 위치에 따라 독립적인 구동 방식으로 구현된다. 본 발명은 메모리 셀들의 구조적인 위치에 따라 다양하게 적용가능하다. 본 발명은 메모리 블럭과 메모리 블럭 사이, 매트와 매트 사이, 뱅크와 뱅크 사이 등 구조적인 위치에 따라 문턱 전압 산포 및 성능 특성이 다른 곳에도 적용될 수도 있다. 예를 들어, 본 발명의 비휘발성 메모리 장치에서는 디코더로부터 인접한 메모리 블럭과 디코더로부터 멀리 떨어진 메모리 블럭 사이에 독립적인 구동 방식으로 구현될 수 있다. 한편, 본 발명은 특수 용도로 이용되는 메모리 블럭과 일반적으로 사용되는 메모리 블럭 사이에 독립적인 구동 방식으로 구현될 수도 있다.
도 12에 도시된 비휘발성 메모리 장치(200)의 제어 로직(240)에서는 1층 메모리 어레이에 속한 메모리 셀들을 제어하는 제 1 제어 로직(242) 및 2층 메모리 어레이에 속한 메모리 셀들을 제어하는 제 2 제어 로직(244)이 각각 포함된다. 하지만, 본 발명의 비휘발성 메모리 장치는 반드시 여기에 국한될 필요는 없다. 도 15에 도시된 바와 같이, 비휘발성 메모리 장치(300)에서는 로우 디코더(320) 및 페이지 버퍼(330)를 제어하는 하나의 제어 로직(340) 및 제어 로직(340)의 구동 조건을 조절하는 트림 정보 회로(350)가 포함된다. 제어 로직(340)은 기본적으로 디폴 트 구동 조건으로 구동되도록 구현되며, 트림 정보 회로(350)로부터 전달된 조절 정보들에 따라 각각 다른 구동 조건으로 구동되도록 구현될 것이다.
트림 정보 회로(350)는 1층 메모리 어레이를 최적화로 구동되도록 디폴트 구동정보를 조절하는 제 1 조절 정보를 갖는 제 1 층 트림 정보 레지스터(352) 및 2층 메모리 어레이를 최적화로 구동되도록 디폴트 구동정보를 조절하는 제 2 조절 정보를 갖는 제 2 층 트림 정보 레지스터(354)를 포함한다. 트림 정보 회로(350)는 입력된 어드레스(ADD)에 응답하여 제어 로직(340)으로 제 1 층 트림 정보 레지스터(352)의 제 1 조절 정보를 전달할 지 혹은 제 2 층 트림 정보 레지스터(354)의 제 2 조절 정보를 전달할 지 결정한다. 도 15에서는 트림 정보 회로(350)가 2개의 트림 정보 레지스터들(352,354)을 도시하고 있지만, 반드시 여기에 국한될 필요가 없다. 트림 정보 회로(350)는 3 층 이상의 복수의 층에 따른 조절 정보들을 저장하는 복수의 트림 정보 레지스터들을 구비할 수 있다.
도 16는 본 발명에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 15을 참조하면, 비휘발성 메모리 장치(12) 및 비휘발성 메모리 장치(12)를 제어하는 메모리 제어기(14)를 포함한다. 여기서 비휘발성 메모리 장치(12)는 도 5에 도시된 비휘발성 메모리 장치(100), 도 12에 도시된 비휘발성 메모리 장치(200) 및 도 15에 도시된 비휘발성 메모리 장치(300) 중 어느 하나이다.
비휘발성 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 비휘발성 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 비휘발성 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명의 비휘발성 메모리 장치는 임베디드 시스템에 적용가능하다. 임베디드(Embedded) 시스템은 다른 기기의 일부로 내장된 컴퓨팅 시스템으로써, 일반적인 컴퓨터와 달리 자신을 포함하고 있는 기기에 부과된 특정 목적의 컴퓨팅 작업만을 수행한다. 이를 위해, 임베디드 시스템은 중앙처리장치를 갖고 운영 체제를 필요로 하며, 운영체제로 애플리케이션을 실행하여 특정 작업을 수행한다. 일반적으로, 임베디드 시스템은 군사용기기, 산업용 기기, 통신 기기, 셋탑 박스, DTV, 디지털 카메라와 같은 가전기기 등을 제어하기 위해 내장된다.
도 17는 본 발명에 따른 비휘발성 메모리 장치를 갖는 임베디드 메모리 시스템(20)을 보여주는 블록도이다. 도 17을 참조하면, 임베디드 메모리 시스템(17)은 버스(21)에 전기적으로 연결된 중앙처리장치(22), 에스램(24), 메모리 제어기(26) 및 비휘발성 메모리 장치(28)를 포함한다. 여기서 비휘발성 메모리 장치(28)는 도 5, 도 12 및 도 15에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 비휘발성 메모리 장치(28)에는 중앙처리장치(22)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(26)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 임베디드 메모리 시스템(20)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 비휘발성 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 비휘발성 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 DPT을 이용한 메모리의 셀 어레이를 보여주는 도면이다.
도 2의 도 1에 도시된 워드라인 및 비트라인의 패턴 형성을 보여주는 도면이다. 도 2a는 절단면 A-A'의 메모리 셀의 채널을 보여주는 단면도이고, 도 2b는 절단면 B-B'의 메모리 셀의 액티브 폭을 보여주고 단면도이며, 도 2c는 홀수 및 짝수 비트라인들의 메탈 폭을 보여주고 도면이다.
도 3은 DPT로 제조된 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 4는 종래의 비트라인 센싱 방법을 보여주는 도면이다.
도 5는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 1 실시예를 보여주는 블록도이다.
도 6은 도 5에 도시된 비휘발성 메모리 장치의 전압 조절 방법을 보여주는 도면이다. 도 6a은 메모리 셀이 짝수인지 혹은 홀수인 지에 따라 서로 다른 문턱전압 산포 특성들을 보여주는 도면이고, 도 6b는 짝수 메모리 셀들에 대한 프로그램 방법을 보여주는 도면이며, 도 6c는 홀수 메모리 셀들에 대한 프로그램 방법을 보여주는 도면이다.
도 7은 본 발명에 따른 비휘발성 메모리 장치의 독출 전압을 보여주는 도면이다.
도 8은 본 발명에 따른 비휘발성 메모리 장치의 비트라인 센싱을 위한 시간 트리밍 방법을 보여주는 도면이다.
도 9는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 10은 본 발명에 따른 비휘발성 메모리 장치의 비트라인의 센싱 방법을 보여주는 도면이다.
도 11은 본 발명에 따른 3차원 메모리 어레이를 보여주는 단면도이다.
도 12은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 2 실시예를 보여주는 블록도이다.
도 13은 도 12에 도시된 비휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다. 도 13a는 1층 혹은 2층에 따른 메모리 셀들의 문턱 전압 산포를 보여주는 도면이고, 도 13b는 1층 메모리 셀의 산포에 따른 프로그램 방법에 대한 실시예를 보여주는 도면이며, 도 13c는 2층 메모리 셀의 산포에 따른 프로그램 방법에 대한 실시예를 보여주는 도면이다.
도 14은 도 12에 도시된 비휘발성 메모리 장치의 독출/검증 전압을 보여주는 도면이다.
도 15는 본 발명에 따른 비휘발성 메모리 장치에 대한 또 다른 실시예를 보여주는 블록도이다.
도 16는 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 17는 본 발명에 따른 비휘발성 메모리 장치를 갖는 임베디드 메모리 시스템을 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 메모리 시스템 20: 임베디드 메모리 시스템
100,200,300: 비휘발성 메모리 장치 14: 메모리 제어기
110: 메모리 셀 어레이 210,310: 3차원 메모리 어레이
120,220: 로우 디코더 130: 워드라인 전압 발생기
132: 짝수 전압 트림 회로 134: 홀수 전압 트림 회로
140,230,330: 페이지 버퍼 150,240,340: 제어 로직
152: 짝수 시간 트림 회로 154: 홀수 시간 트림 회로
242: 제 1 층 제어 로직 244: 제 2 층 제어 로직
350: 트림 정보 회로 352,354: 레지스터

Claims (33)

  1. 비휘발성 메모리 장치의 구동 방법에 있어서:
    메모리 셀의 구조적인 위치를 판별하는 단계; 및
    상기 판별된 메모리 셀의 구조적인 위치에 따라 상기 메모리 셀의 구동 조건을 다르게 하는 단계를 포함하고,
    상기 메모리 셀의 구조적인 위치를 판별하는 단계는,
    상기 메모리 셀이 짝수 번째 워드라인에 연결되는 지 혹은 홀수 번째 워드라인에 연결되는 지를 판별하는 단계;
    상기 메모리 셀이 상기 짝수 번째 워드라인에 연결될 때 제 1 전압 트림 회로에 의하여 제 1 워드라인 전압을 발생하는 단계; 및
    상기 메모리 셀이 상기 홀수 번째 워드라인에 연결될 때 제 2 전압 트림 회로에 의하여 상기 제 1 워드라인 전압과 다른 제 2 워드라인 전압을 발생하는 단계를 포함하는 구동 방법.
  2. 제 1 항에 있어서,
    상기 짝수 번째 워드라인의 폭과 상기 홀수 번째 워드라인의 폭은 서로 다른 구동 방법.
  3. 제 1 항에 있어서,
    상기 구동 조건은 프로그램 동작의 적어도 하나의 바이어스 조건인 구동 방법.
  4. 제 1 항에 있어서,
    짝수 번째 비트라인에 연결된 메모리 셀의 구동 조건과 홀수 번째 비트라인에 연결된 메모리 셀의 구동 조건이 서로 다르고,
    상기 짝수 번째 비트라인의 폭과 상기 홀수 번째 비트라인의 폭은 서로 다른 구동 방법.
  5. 제 4 항에 있어서,
    상기 구동 조건은 읽기 동작의 센싱 조건이고,
    상기 센싱 조건은 프리챠지 시간 혹은 셀 커런트 디벨럽먼트 시간을 포함하는 서로 다른 구동 방법.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 3차원 메모리 어레이 구조로 구현되는 구동 방법.
  7. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들을 포함하고,
    상기 복수의 메모리 블록들 중 적어도 두 개는 서로 다른 구동 조건으로 구동되는 구동 방법.
  8. 복수의 워드라인들과 복수의 비트라인들에 의해 배열된 곳에 형성된 복수의 메모리 셀들을 갖는 복수의 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 복수의 워드라인들 중 어느 하나를 선택하는 로우 디코더;
    상기 선택된 워드라인으로 인가될 워드라인 전압을 발생하는 전압 발생기; 및
    상기 선택된 워드라인이 짝수 번째 워드라인인지 홀수 번째 워드라인인지 판별하고, 상기 짝수 번째 워드라인에 연결된 메모리 셀들의 제 1 워드라인 전압과 상기 홀수 번째 워드라인에 연결된 메모리 셀들의 제 2 워드라인 전압이 서로 다르도록 상기 전압 발생기를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은, 상기 제 1 워드라인 전압을 발생하도록 상기 전압 발생기를 제어하는 제 1 전압 트림 회로; 및 상기 제 2 워드라인 전압을 발생하도록 상기 전압 발생기를 제어하는 제 2 전압 트림 회로를 포함하는 비휘발성 메모리 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제어 로직은,
    짝수 번째 비트라인들로 제 1 프리챠지 시간 동안 프리차지시키고, 제 1 셀 커런트 디벨럽먼트 시간 동안 디벨럽먼트시키는 제 1 시간 트림 회로; 및
    홀수 번째 비트라인들로 제 2 프리챠지 시간 동안 프리차지시키고, 제 2 셀 커런트 디벨럽먼트 시간 동안 디벨럽먼트시키는 제 2 시간 트림 회로를 더 포함하고,
    상기 제 1 프리챠지 시간 및 상기 제 2 프리챠지 시간은 서로 다르거나,
    상기 제 1 셀 커런트 디벨럽먼트 시간 및 상기 제 2 셀 커런트 디벨럽먼트 시간은 서로 다른 비휘발성 메모리 장치.
  11. 삭제
  12. 삭제
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