KR20220015245A - 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치 - Google Patents

프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20220015245A
KR20220015245A KR1020200095521A KR20200095521A KR20220015245A KR 20220015245 A KR20220015245 A KR 20220015245A KR 1020200095521 A KR1020200095521 A KR 1020200095521A KR 20200095521 A KR20200095521 A KR 20200095521A KR 20220015245 A KR20220015245 A KR 20220015245A
Authority
KR
South Korea
Prior art keywords
voltage
ground
applying
program
line
Prior art date
Application number
KR1020200095521A
Other languages
English (en)
Inventor
조성민
박상수
장준석
강기훈
최용혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200095521A priority Critical patent/KR20220015245A/ko
Priority to US17/221,833 priority patent/US11450386B2/en
Priority to EP21169815.4A priority patent/EP3945523A1/en
Priority to CN202110540240.0A priority patent/CN114067887A/zh
Publication of KR20220015245A publication Critical patent/KR20220015245A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치가 개시된다. 비휘발성 메모리 장치의 프로그램 동작은, 선택 메모리 셀에 대한 프로그래밍 전에, 복수의 셀 스트링들의 채널들에 대하여 비트라인 방향에서의 제1 프리차지 동작과 소스 라인 방향에서의 제2 프리차지 동작을 동시에 수행하여 채널들을 초기화한다. 제1 프리차지 동작은 제1 및 제2 스트링 선택 트랜지스터들을 통하여 비트라인의 제1 프리차지 전압으로 복수의 셀 스트링들의 채널들을 프리차지하고, 제2 프리차지 동작은 제1 및 제2 접지 선택 트랜지스터들을 통하여 소스 라인의 제2 프리차지 전압으로 복수의 셀 스트링들의 채널들을 프리차지한다.

Description

프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치 {Two way precharge during programming in non-volatile memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 USB(Universal Serial Bus) 메모리, 디지털 카메라, 이동 전화기, 스마트폰, 태블릿(tablet) PC, 메모리 카드 및 SSD(Solid State Drive)에서 사용되고 있다. 메모리의 저장 용량 및 집적도를 향상시키기 위하여, 메모리 셀들을 3차원 구조로 적층하는 비휘발성 메모리 장치, 예컨대 3D 낸드 플래시 메모리가 연구되고 있다.
3D 낸드 플래시 메모리에서, 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: 이하 "ISPP"로 칭함)에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들이 수행될 수 있다. 프로그램 루프가 증가될수록 선택된 메모리 셀의 프로그램 전압이 단계적으로 증가할 수 있다. 프로그램 디스터브(program disturb)의 감소를 위해, 프로그램 동작은 셀 스트링의 상부에 위치하는 메모리 셀들이 먼저 프로그램되는 프로그램 순서를 가질 수 있다. 선택된 메모리 셀에 대한 프로그램 루프 전에 복수의 셀 스트링들의 채널들에 대하여 초기화 또는 프리차지(이하, USIP(Unselect String Initial Precharge)로 칭함) 동작을 수행할 수 있다. 그런데, 셀 스트링의 상부에 위치하는 메모리 셀들이 프로그램된 상태에 있으면, 프로그램된 메모리 셀들에 대응하는 채널 일부가 네가티브 부스팅되고 프로그램된 메모리 셀들의 높은 문덕 전압으로 인하여 셀 스트링에 USIP 동작이 불가능할 수 있다. 이로 인한 프로그램 디스터브 문제 및/또는 핫 캐리어 인젝션(Hot Carrier Injection) 문제는 셀 스트링에 배열된 메모리 셀들에게 심각한 영향을 끼친다.
한편, 메모리 블록의 대용량화 추세에 따라, 기존의 제어 기술이나 알고리즘으로는 증가된 용량에 적합한 성능을 제공하는 것이 용이하지 않다. 이에 따라, 메모리 콘트롤러는 하나의 메모리 블록을 워드라인 단위로 구분하여 작은 복수의 서브-블록들로 관리할 수 있다. 예시적으로, 메모리 콘트롤러는 하나의 메모리 블록 단위로 소거(erase)하지 않고 서브-블록 단위로 소거할 수 있다. 또는, 셀 스트링의 프로그램 순서를 서브-블록 단위로 설정할 수 있다.
메모리 콘트롤러의 블록 관리 방법에 의해 셀 스트링이 서브-블록 단위로 프로그램되더라도, 프로그램된 메모리 셀들에 상관없이 셀 스트링에 USIP 동작을 수행할 수 있다면, 이러한 기능(facility)이 가능하다면, 프로그램 성능을 개선하는 데 유익할 것이다.
본 발명의 목적은 프로그래밍 동안 양방향 채널 프리차지를 수행하여 프로그램 성능을 개선할 수 있는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 비트라인과 소스 라인 사이에 제1 스트링 선택 트랜지스터, 제2 스트링 선택 트랜지스터, 복수개의 메모리 셀들, 제2 접지 선택 트랜지스터 및 제1 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 복수의 셀 스트링들에 대하여 채널들을 초기화하는 단계와 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행하는 단계를 포함한다. 채널들을 초기화하는 단계는, 제1 및 제2 스트링 선택 트랜지스터들을 통하여 비트라인의 제1 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제1 프리차지하는 단계, 및 제1 및 제2 접지 선택 트랜지스터들을 통하여 소스 라인의 제2 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제2 프리차지하는 단계를 포함하고, 제1 프리차지하는 단계와 제2 프리차지하는 단계가 동시에 수행된다.
본 발명의 실시예들에 따른 비트라인과 소스 라인 사이에 제1 스트링 선택 트랜지스터, 제2 스트링 선택 트랜지스터, 복수개의 메모리 셀들, 제2 접지 선택 트랜지스터 및 제1 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 복수의 셀 스트링들에 대하여 채널들을 초기화하는 단계와 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행하는 단계를 포함한다. 채널들을 초기화하는 단계는, 복수개의 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들에는 전원 전압 레벨의 워드라인 전압을 인가하는 단계, 제1 및 제2 스트링 선택 트랜지스터들을 통하여 비트라인의 제1 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제1 프리차지하는 단계, 및 제1 및 제2 접지 선택 트랜지스터들을 통하여 소스 라인의 제2 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제2 프리차지하는 단계를 포함하고, 제1 프리차지하는 단계와 제2 프리차지하는 단계가 동시에 수행된다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 비트라인과 소스 라인 사이에 제1 스트링 선택 트랜지스터, 제2 스트링 선택 트랜지스터, 복수개의 메모리 셀들, 제2 접지 선택 트랜지스터 및 제1 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이와, 복수의 셀 스트링들에 대하여 채널들을 초기화하는 동작을 수행하고 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행하도록 구성되는 제어 회로를 포함한다. 채널들을 초기화하는 동작은, 제1 및 제2 스트링 선택 트랜지스터들을 통하여 비트라인의 제1 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제1 프리차지하는 단계 및 제1 및 제2 접지 선택 트랜지스터들을 통하여 소스 라인의 제2 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제2 프리차지하는 단계를 포함하고, 제1 프리차지하는 단계와 제2 프리차지하는 단계가 동시에 수행된다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작은, 선택 메모리 셀에 대한 프로그램 루프 전에, 모든 셀 스트링들의 채널들에 대하여 비트라인 방향에서의 제1 프리차지와 소스 라인 방향에서의 제2 프리차지가 동시에 수행되어 채널들을 초기화함으로써, 프로그램 성능을 개선할 수 있다. 또한, 메모리 블록 내 서브-블록 단위의 프로그램시 발생하는 불완전 채널 초기화를 해소할 수 있고, 리드 리클레임시 자신의 메모리 블록으로 데이터 복제할 수 있어 가용한 메모리 블록 자원을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치를 설명하는 블록도이다.
도 3은 도 2의 메모리 장치의 구조를 설명하는 도면이다.
도 4는 도 2의 메모리 블록의 등가 회로도를 나타낸다.
도 5는 도 4의 메모리 블락의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 도면이다.
도 7A 및 도 7B는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 타이밍 다이어그램들이다.
도 8A 및 도 8B는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 루프에 포함되는 동작 구간들을 나타내는 도면이다.
도 9 내지 도 16은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 루프에 포함된 채널 프리차지 구간, 비트라인 셋업 구간 그리고 스트링 선택 라인 셋업 구간의 바이어스 조건들을 설명하는 타이밍 다이어그램들이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 18A 내지 도 18C는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 시의 메모리 블락 내 서브-블록 상태를 예시하는 도면들이다.
도 19A 및 도 19B는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작과 리드 리클레임 동작과의 관계를 개념적으로 보여주는 도면들이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 수행하는 SSD를 나타내는 블록도이다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 적어도 하나의 메모리 장치(120)를 포함할 수 있다. 도 1에 도시된 메모리 장치(120)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치일 수 있고, 메모리 시스템(100)은 USB 메모리, 메모리 카드, SSD 등과 같은 데이터 저장 매체를 포함할 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)의 제어에 따라 소거, 프로그램 또는 독출 동작 등을 수행할 수 있다. 메모리 장치(120)는 입출력 라인을 통해 메모리 콘트롤러(110) 커맨드(CMD)와 어드레스(ADDR)를 수신하고. 메모리 콘트롤러(110)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 메모리 장치(120)는 제어 라인을 통해 제어 신호(CTRL)를 수신할 수 있다. 메모리 장치(120)는 메모리 셀 어레이(122)와 제어 회로부(124)를 포함할 수 있다.
메모리 셀 어레이(122)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 메모리 셀 어레이(122)는 복수의 셀 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있으며, 이에 대해 도 3 및 도 4를 참조하여 상술하기로 한다.
3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 셀 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
메모리 콘트롤러(110)는 메모리 장치(120)의 메모리 셀 어레이(122) 내 하나의 메모리 블록을 워드라인 단위로 구분하여 작은 복수의 서브-블록들로 관리할 수 있다. 메모리 블록의 서브-블록들에 대해 도 18A 도 18C를 참조하여 상술하기로 한다.
제어 회로부(124)는 메모리 셀 어레이(122) 내 복수의 셀 스트링들에 대하여 채널들을 초기화하는 동작을 수행하고, 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행할 수 있다.
도 2는 도 1의 메모리 장치를 설명하는 블록도이다.
도 2를 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(122), 로우 디코더(394), 제어 회로부(124), 페이지 버퍼부(393), 입출력 회로부(126) 그리고 전압 생성부(127)를 포함할 수 있다. 도시되지는 않았으나, 불휘발성 메모리 장치(120)는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(122)는 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(122)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(394)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼부(393)에 연결될 수 있다. 메모리 셀 어레이(122)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 1-비트 데이터를 저장하는 싱글 레벨 셀들 또는 M(M은 2 또는 그 보다 큰 정수)-비트 데이터를 저장하는 멀티 레벨 셀들로 구성될 수 있다.
로우 디코더(394)는 메모리 셀 어레이(122)의 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다.
제어 회로부(124)는 메모리 콘트롤러(110)에서 전송되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(122)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 회로부(124)는 로우 디코더(394)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 입출력 회로부(126)에 칼럼 어드레스를 제공할 수 있고, 전압 생성부(127)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다.
제어 회로부(124)는 선택 메모리 셀에 대한 프로그래밍 전에, 제1 및 제2 스트링 선택 트랜지스터들을 통하여 비트라인의 제1 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제1 프리차지하고, 제1 및 제2 접지 선택 트랜지스터들을 통하여 소스 라인의 제2 프리차지 전압으로 복수의 셀 스트링들의 채널들을 제2 프리차지하며, 제1 프리차지와 제2 프리차지를 동시에 수행할 수 있다.
페이지 버퍼부(393)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 독출 동작시, 페이지 버퍼부(393)는 제어 회로부(124)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(393) 내부에 구비되는 래치들에 저장될 수 있다. 페이지 버퍼부(393)는 제어 회로부(124)의 제어에 따라 래치들에 저장된 데이터를 데이터 라인(DL)을 통해 입출력 회로부(126)로 덤핑할 수 있다.
입출력 회로부(126)는 불휘발성 메모리 장치(120)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로부(126)는 불휘발성 메모리 장치(120)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.
전압 생성부(127)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 메모리 셀 어레이(122)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(127)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 검출 독출 전압, 독출 전압, 패스 전압, 소거 전압, 소거 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(127)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 제1 내지 제3 프리차지 전압들(VGIDL BL, V GIDL CSL , VPC)을 생성할 수 있다.
도 3은 도 2의 메모리 장치의 구조를 설명하는 도면(diagram)이다.
도 3을 참조하면, 메모리 장치(120)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(120)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 3에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 3을 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 3에서, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 3을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(120)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(120)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(120)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 4는 도 2의 메모리 블록의 등가 회로도를 나타낸다. 도 4에 도시된 메모리 블록은 도 2를 참조하여 설명한 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나의 예로서, 제1 메모리 블록(BLK1)을 보여준다. 제1 메모리 블록(BLK1)은 기판 상에 3차원 구조로 형성되는 3차원 메모리 블록을 나타낸다. 제1 메모리 블록(BLK1)에 포함되는 복수의 메모리 셀 스트링들은 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 셀 스트링들(NS11~NS33), 워드라인들(WL1~WL6), 비트라인들(BL1~BL3), 제1 접지 선택 라인들(GIDL_GSL1~GIDL_GSL3), 제2 접지 선택 라인들(GSL1~ GSL3), 제1 스트링 선택 라인들(GIDL_SSL1~GIDL_SSL3), 제2 스트링 선택 라인들(SSL1~SSL3) 및 소스 라인(CSL)을 포함할 수 있다. 도 4에는 셀 스트링들(NS11~NS33) 각각이 6개의 워드라인들(WL1~WL6)에 연결되는 6개의 메모리 셀들(MCs)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
각 셀 스트링(예, NS11)은 직렬로 연결된 제1 스트링 선택 트랜지스터(GIDL_SST), 제2 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs), 제1 접지 선택 트랜지스터(GIDL_GST) 및 제2 접지 선택 트랜지스터(GST)를 포함할 수 있다. 제1 스트링 선택 트랜지스터(GIDL_SST)는 대응하는 제1 스트링 선택 라인(GIDL_SSL1)에 연결되고, 제2 스트링 선택 트랜지스터(SST)는 대응하는 제2 스트링 선택 라인(SSL1)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1~WL6)에 연결될 수 있다. 제1 접지 선택 트랜지스터(GIDL_GST)는 대응하는 제1 접지 선택 라인(GIDL_GSL1)에 연결되고, 제2 접지 선택 트랜지스터(GST)는 대응하는 제2 접지 선택 라인(GSL1)에 연결될 수 있다. 제1 스트링 선택 트랜지스터(GIDl_SST)는 대응하는 비트라인(BL1에 연결되고, 제1 접지 선택 트랜지스터(GIDL_GST)는 소스 라인(CSL)에 연결될 수 있다.
셀 스트링들(NS11~NS33)에서 동일 높이의 워드라인(예, WL1)은 공통으로 연결되고, 제1 접지 선택 라인들(GIDL_GSL1, GIDL_GSL2, GIDL_GSL3), 제2 접지 선택 라인들(GSL1, GSL2, GSL3), 제1 스트링 선택 라인들(GIDL_SSL1, GIDL_SSL2, GIDL_SSL3) 및 제2 스트링 선택 라인들(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 한편, 셀 스트링들(NS11~NS33)에는 복수의 워드라인들 중에서중간 스위칭 라인에 해당하는 워드라인을 후술하는 도 18A 내지 도 18C에 도시된 것처럼 포함할 수 있다. 중간 스위칭 라인은 하나의 메모리 블록을 복수의 서브-블록들로 구분하는 기준으로 이용될 수 있다.
도 5는 도 4의 메모리 블락의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다. 도 5에는 편의상, 제1 메모리 블록(BLK1)의 셀 스트링들(NS11~NS33) 중에서 제1 비트라인(BL1)에 연결된 셀 스트링들(NS11, NS21)과 제2 비트라인(BL2)에 연결된 셀 스트링들(NS12, NS22)을 도시한다. ,
도 5를 참조하면, 제1 비트라인(BL1)은 상대적으로 낮은 프로그램 허용 전압(VPER, 도 7), 예를 들어, 접지 전압(VSS)이 인가되는 프로그램 허용 비트라인이고, 제2 비트라인(BL2)은 상대적으로 높은 프로그램 금지 전압(VINH, 도 7), 예를 들어, 전원 전압(VDD)이 인가되는 프로그램 금지 비트라인이다.
제1 비트라인(BL1)에 연결된 셀 스트링들(NS11, NS21) 중에서 NS21 셀 스트링이 선택된다고 가정하면, 프로그램 동작(PROGRAM. 도 7) 시, NS11 셀 스트링에 연결된 제1 및 제2 스트링 선택 라인들(GIDL_SSL1, SSL1)에는 접지 전압(VSS) 레벨의 턴오프 전압이 인가되고, NS21 셀 스트링에 연결된 제1 및 제2 스트링 선택 라인들(GIDL_SSL2, SSL2)에는 제1 및 제2 스트링 선택 트랜지스터들(GIDL_SST, SST) 각각의 문턱 전압(Vth) 이상의 턴온 전압(VSSL1, 도 7), 예컨대 전원 전압(VDD)이 인가될 수 있다.
제1 접지 선택 라인들(GIDL_GSL1, GIDL_GSL2)과 제2 접지 선택 라인들(GSL1, GSL2)에는 접지 전압(VSS) 레벨의 턴오프 전압이 인가된다. 소스 라인(CSL)에는 접지 전압(VSS) 보다 높은 제3 프리차지 전압(VPC, 도 7A)이 인가될 수 있다. 선택 워드라인(예, WL3)에는 프로그램 전압(VPGM, 도 7A)(예를 들어, 18V)이 인가되고, 비선택 워드라인(예, WL2, WL4)에는 패스 전압(VPASS1, 도 7)(예를 들어, 8V)이 인가된다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고 채널 전압은 0V이다. 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성되기 때문에, 메모리 셀(A)는 프로그램된다. 한편, 메모리 셀(B)의 채널 전압은 전원 전압(VDD)이고 메모리 셀(B)의 게이트와 채널 사이에 약한 전게가 형성되기 때문에, 메모리 셀(B)는 프로그램되지 않는다. 메모리 셀들(C, D)의 채널들은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 패스 전압(VPAAS1)에 의한 부스팅 레벨까지 상승하고, 메모리 셀들(C, D)은 프로그램되지 않는다.
도 6은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 도면이다. 도 6에는 ISPP를 위한 복수의 프로그램 루프들을 보여준다.
도 6을 참조하면, ISPP에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들(LOOP(1), LOOP(2), LOOP(3), … )을 순차적으로 수행할 수 있다. 프로그램 루프가 반복될수록 프로그램 전압들(VPGM1, VPGM2, VPGM3, … )이 단계적으로 증가할 수 있다.
각각의 프로그램 루프(LOOP(i), i은 자연수)은 선택 메모리 셀을 프로그램하기 위하여 선택 워드라인(WLs, 도 7A 및 도 7B)에 프로그램 전압들(VPGM1, VPGM2, VPGM3, VPGMN, VPGMN+1, VPGMN_2)을 인가하는 프로그램 구간(PROGRAM)과 프로그램의 성공 여부를 검증하기 위해 선택 워드라인(WLs)에 검출 독출 전압(VRD)을 인가하는 검증 구간(VERIFY)을 포함할 수 있다.
도 6에서, 프로그램 루프들(LOOP(i)) 중에서 N 번째 프로그램 루프(LOOP(N))에 인가되는 제N 프로그램 전압(VPGMN)은 메모리 셀 어레이(122) 내 복수의 셀 스트링들에 대하여 채널들을 초기화하는 동작을 구분하는 기준으로 작용할 수 있다. 제N 프로그램 전압(VPGMN)은 상대적으로 높은 전압 레벨로 선택되거나 변경될 수 있다. 제N 프로그램 전압(VPGMN)을 기준으로 제1 프로그램 루프(LOOP(1))부터 제 N-1 프로그램 루프(LOOP(N-1))까지 각각의 프로그램 루프의 프로그램 구간에서 제1 채널 프리차지 구간(E-USIP)을 포함하고, 제N 프로그램 루프(LOOP(N))부터 각각의 프로그램 루프의 프로그램 구간에서 제2 채널 프리차지 구간(GIDL-USIP)을 포함하도록 프로그램 동작이 변경될 수 있다.
도 7A 및 도 7B는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 타이밍 다이어그램들이다. 도 7A는 도 6의 제1 프로그램 루프(LOOP(1))에 포함되는 동작 구간들을 보여주고, 도 7B는 제N 프로그램 루프(LOOP(N))에 포함되는 동작 구간들을 보여준다. 본 발명에서 설명되는 타이밍 다이어그램들은 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 5, 도 6 및 도 7A룰 참조하면, 제1 프로그램 루프(LOOP(1)는 선택된 메모리 셀을 프로그램하기 위해서 선택된 워드라인(WLs)에 프로그램 전압(VPGM)을 인가하는 프로그램 구간(PROGRAM)과 프로그램의 성공 여부를 검증하기 위해 선택 워드라인(WLs)에 검출 독출 전압(VRD)을 인가하는 검증 구간(VERIFY)을 포함할 수 있다. 프로그램 구간(PROGRAM)에는 제1 채널 프리차지 구간(E-USIP), 비트라인 셋업 구간(PBLS), 스트링 선택 라인 셋업 구간(PSSLS), 프로그램 실행 구간(PEXE) 및 프로그램 리커버리 구간(PRCV)을 포함할 수 있다. 검증 구간(VERIFY)은 검증 독출 구간(RD) 및 독출 리커버리 구간(RRCV)을 포함할 수 있다.
스트링 선택 라인 셋업 구간(PSSLS) 전, 제1 채널 프리차지 구간(E-USIP) 및 비트라인 셋업 구간(PBLS) 동안 복수의 셀 스트링들의 채널들을 초기화 또는 프리차지(USIP)할 수 있다. 비트라인(BL) 및 소스 라인(CSL) 양쪽의 전원 전압(VDD)을 이용하여 복수의 셀 스트링들을 초기화할 수 있다.
비트라인(BL) 쪽의 USIP를 위해, 비트라인(BL)에서 프로그램 금지 비트라인에는 프로그램 금지 전압(VINH)인 전원 전압(VDD)이 인가되고, 프로그램 허용 비트라인에는 프로그램 허용 전압 레벨인 접지 전압(VSS)이 인가될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)에는 턴오프 전압, 즉 접지 전압(VSS)이 인가될 수 있다. 이에 따라, 복수의 셀 스트링들 중 선택된 셀 스트링의 채널은 선택 제1 스트링 선택 트랜지스터(GIDL_SST) 및 선택 제2 스트링 선택 트랜지스터(SST)를 통해 유기되는 게이트 유기 드레인 누설 전류(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 초기화될 수 있다.
소스 라인(CSL) 쪽의 USIP를 위해, 소스 라인(CSL)에는 전원 전압(VDD)이 인가되고 제1 접지 선택 라인(GIDL_GSL) 및 제2 스트링 선택 라인(SSL)에는 턴온 전압(VGSL)이 인가될 수 있다. 전원 전압(VDD)은 제4 프리차지 전압(VCSL)으로 지칭될 수 있다. 복수의 셀 스트링들의 채널들은 제1 접지 선택 트랜지스터(GIDL_GST) 및 제2 접지 선택 트랜지스터(GST)를 통해 유기되는 GIDL 현상에 따라 초기화될 수 있다.
제1 채널 프리차지 구간(E-USIP) 및 비트라인 셋업 구간(PBLS)의 시점(ta)에서, 비트라인(BL)에는 기입 데이터의 값에 따라 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 유지될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 유지되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)에는 턴오프 전압이 유지될 수 있다. 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 유지되고 제1 접지 선택 라인(GIDL_GSL) 및 제2 스트링 선택 라인(SSL)에는 턴온 전압(VGSL)이 유지될 수 있다.
비트라인 셋업 구간(PBLS)의 완료 시점(tb), 즉, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(tb)에서, 소스 라인(CSL), 제1 접지 선택 라인(GIDL_GSL) 및 제2 스트링 선택 라인(SSL)에는 턴오프 전압, 즉 접지 전압(VSS)이 인가될 수 있다.
프로그램 실행 구간(PEXE)의 시작 시점(tc)에서, 선택 워드라인(WLs) 및 비선택 워드라인(WLu)에 프로그램 패스 전압(VPASS1)이 인가되고, 일정한 시간이 경과한 후에 선택 워드라인(WLs)에 프로그램 전압(VPGM)이 인가될 수 있다. 프로그램 실행 구간(PEXE) 동안 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)은 턴온 전압(VSSL1)으로 유지되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)은 접지 전압(VSS)으로 유지된다.
비선택 워드라인(WLu)에 인가된 프로그램 패스 전압(VPASS1)은 프로그램 실행 구간(PEXE)의 완료 시점(td)까지 유지될 수 있고, 이 때 비선택 워드라인(WLu)에 연결된 셀 스트링들에서는 셀프 부스팅 효과에 따라 채널 전압이 증가된다.
선택 워드라인(WLs)에 인가되는 프로그램 전압(VPGM)에 의해 선택 셀 스트링의 선택 워드라인(WLs)에 연결된 메모리 셀은, 비트라인의 셋업 전압에 따라서 프로그램될 수 있다. 선택 워드라인(WLs)에 프로그램 전압(VPGM)이 인가되는 동안 비선택 셀 스트링들은 부스팅 상태를 유지하고, 비선택 셀 스트링들의 선택 워드라인(WLs)에 연결된 메모리 셀들은 프로그램이 방지된다.
프로그램 실행 구간(PEXE)의 완료 시점(td), 즉 프로그램 리커버리 구간(PRCV)의 시작 시점(td)에서, 비트라인(BL), 제1 및 제2 스트링 선택 라인들(GIDL_SSL, SSL), 선택 워드라인(WLs) 및 비선택 워드라인(WLu)은 접지 전압(VSS)으로 리커버리 된다.
검증 독출 구간(RD)의 시작 시점(te)에서, 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL2)이 인가되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)에는 접지 전압(VSS)이 유지될 수 있다. 검증 독출 구간(RD)의 턴온 전압(VSSL2)은 프로그램 실행 구간(PEXE)의 턴온 전압(VSSL1) 전압 보다 높은 전압 레벨을 가질 수 있다.
검증 독출 구간(RD) 동안, 비선택 워드라인(WLu)에는 독출 패스 전압(VPASS2)이 인가되고 선택 워드라인(WLs)에는 검증 독출 전압(VRD)이 인가될 수 있다. 독출 패스 전압(VPASS2)은 메모리 셀의 프로그램 상태에 상관없이 메모리 셀이 항상 턴온될 수 있는 전압 레벨을 갖는다. 검증 독출 전압(VRD)은 선택 메모리 셀의 문턱 전압 레벨을 판별하기 위한 전압 레벨을 갖는다.
검증 독출 구간(RD) 동안, 선택 제1 접지 선택 라인(GIDL_GSL)과 선택 제2 접지 선택 라인(GSL)에는 제1 및 제2 접지 선택 트랜지스터들(GIDL_GST, GST) 각각의 문턱 전압(Vth) 이상의 턴온 전압(VGSL)이 인가되고, 비선택 제1 접지 선택 라인(GIDL_GSL)과 비선택 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 선택 제1 접지 선택 라인(GIDL_GSL)과 선택 제2 접지 선택 라인(GSL)에 의해 구동되는 제1 및 제2 접지 선택 트랜지스터들은 턴온되고, 비선택 제1 접지 선택 라인(GIDL_GSL)과 비선택 제2 접지 선택 라인(GSL)에 의해 구동되는 제1 및 제2 제1 및 제2 접지 선택 트랜지스터들은 턴오프된다.
검증 독출 구간(RD) 동안, 비트라인(BL)의 전압은 선택 메모리 셀의 문턱 전압 상태에 따라서 데이터 `1` 또는 데이터 `0`에 상응하는 전압으로 전개된다(developed). 비트라인(BL)의 전압 전개를 센싱하여 선택 메모리 셀에 저장된 데이터의 값을 판별할 수 있다. 한편, 검증 독출 구간(RD) 시작 전에, 모든 비트라인들의 전압 레벨을 동일한 전압 레벨, 예컨데 전원 전압(VDD) 레벨로 프리차지하는 비트라인 프리차지 구간이 포함될 수 있다.
검출 독출 구간(RD)의 완료 시점(tf), 즉 독출 리커버리 시점(Tf)에서, 선택 제1 접지 선택 라인(GIDL_GSL), 선택 제2 접지 선택 라인(GSL), 선택 제1 스트링 선택 라인(GIDL_SSL) 및 선택 제2 스트링 선택 라인(SSL)에는 턴오프 전압, 예컨대 접지 전압(VSS)이 인가되어 리커버리 된다.
도 7B는 제N 프로그램 루프(LOOP(N))에 포함되는 동작 구간들을 보여주는데, 도 7A와 비교하여 제2 채널 프리차지 구간(GIDL-USIP)에서 비트라인 셋업 구간(PBLS)까지의 타이밍 다이어그램이 다르고, 나머지 구간들의 타이밍 다이어그램은 동일하다. 이하에서, 도 7A와의 차이점을 중심으로 설명된다.
도 5, 도 6 및 도 7B룰 참조하면, N 번째 프로그램 루프(LOOP(N))는 선택된 메모리 셀을 프로그램하기 위해서 선택된 워드라인(WLs)에 프로그램 전압(VPGM)을 인가하는 프로그램 구간(PROGRAM)과 프로그램의 성공 여부를 검증하기 위해 선택 워드라인(WLs)에 검출 독출 전압(VRD)을 인가하는 검증 구간(VERIFY)을 포함할 수 있다. 프로그램 구간(PROGRAM)에는 제2 채널 프리차지 구간(GIDL-USIP), 비트라인 셋업 구간(PBLS), 스트링 선택 라인 셋업 구간(PSSLS), 프로그램 실행 구간(PEXE) 및 프로그램 리커버리 구간(PRCV)을 포함할 수 있다. 검증 구간(VERIFY)은 검증 독출 구간(RD) 및 독출 리커버리 구간(RRCV)을 포함할 수 있다.
비트라인 셋업 구간(PBLS) 전, 제2 채널 프리차지 구간(GIDL-USIP) 동안 복수의 셀 스트링들의 채널들을 초기화 또는 프리차지(USIP)할 수 있다. 비트라인(BL) 및 소스 라인(CSL) 양쪽의 제1 및 제2 프리차지 전압들(VGIDL BL, VGIDL CSL)을 이용하여 복수의 셀 스트링들을 초기화할 수 있다. 제1 및 제2 프리차지 전압들(VGIDL BL, VGIDL CSL)은 전원 전압(VDD)보다 상당히 높은 전압 레벨로 설정될 수 있다.
비트라인(BL) 쪽의 USIP를 위해, 비트라인(BL)에는 제1 프리차지 전압(VGIDL BL)이 인가되고 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 접지 전압(VSS)이 인가될 수 있다. 제1 음전압(VGIDL SSL)은 접지 전압(VSS)보다 낮은 전압 레벨로 설정될 수 있다. 제1 스트링 선택 트랜지스터(GIDL_SST)의 드레인, 즉 비트라인(BL)에는 높은 전압(제1 프리차지 전압(VGIDL BL))이 인가되고, 게이트에는 낮은 전압(제1 음전압(VGIDL SSL) 또는 접지 전압(VSS))이 인가된다. 이러한 큰 게이트-드레인 전압 차이는 제1 스트링 선택 트랜지스터(GIDL_SST)의 드레인 쪽에서 GIDL 전류를 유기할 수 있다. GIDL 전류는 전자-홀 쌍들로 구성되고, 전자들은 비트라인으로 쓸리고(swept) 홀들은 채널로 이동하고(migrate) 그렇게 하여 채널을 차지 업할 수 있다. 이 때, 모든 워드라인들(WLs, WLu)에는 0V가 인가된다. 비트라인(BL) 쪽의 메모리 셀들이 이미 프로그램된 상태라면 프로그램된 메모리 셀의 문턱 전압(Vth)은 예컨대, 1~3V 정도일 것이고, 채널 전위는 0V 이하로 네가티브 부스팅될 수 있다. 제1 스트링 선택 트랜지스터(GIDL_SST)의 큰 게이트-드레인 전압 차이는 GIDL 전류를 증가시키고 전자-홀 쌍들 발생을 유기하여 발생된 홀들이 채널을 차이지 업하는데 도움을 준다. 이에 따라, 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST) 및 제2 스트링 선택 트랜지스터(SST)를 통해 유기되는 게이트 유기 드레인 누설 전류(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 초기화될 수 있다.
소스 라인(CSL) 쪽의 USIP를 위해, 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL)이 인가되고 제2 접지 선택 라인(GSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 제1 접지 선택 트랜지스터(GIDL_GST)의 드레인, 즉 소스 라인(CSL)에는 높은 전압(제2 프리차지 전압(VGIDL CSL))이 인가되고, 게이트에는 낮은 전압(제2 음전압(VGIDL GSL) 또는 접지 전압(VSS))이 인가된다. 이러한 큰 게이트-드레인 전압 차이는 제1 접지 선택 트랜지스터(GIDL_GST)의 드레인 쪽에서 GIDL 전류를 유기할 수 있다. 제1 접지 선택 트랜지스터(GIDL_GST)의 큰 게이트-드레인 전압 차이는 GIDL 전류를 증가시키고 전자-홀 쌍들 발생을 유기하여 발생된 홀들이 채널을 차이지 업하는데 도움을 준다. 이에 따라, 복수의 셀 스트링들의 채널들은 제1 접지 선택 트랜지스터(GIDL_GST) 및 제2 접지 선택 트랜지스터(GST)를 통해 유기되는 GIDL 현상에 따라 초기화될 수 있다.
비트라인 셋업 구간(PBLS)의 시작 시점(Ta)에서, 비트라인(BL)에는 기입 데이터의 값에 따라 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 인가될 수 있다. 프로그램 금지 전압(VINH)은 전원 전압(VDD) 레벨이고, 프로그램 허용 전압(VPER)은 접지 전압(VSS) 레벨일 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL), SSL) 각각에는 제1 및 제2 스트링 선택 트랜지스터들(GIDL_SST, SST) 각각의 문턱 전압(Vth) 이상의 턴온 전압(VSSL1)이 인가되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)에는 턴오프 전압, 즉 접지 전압(VSS)이 인가될 수 있다.
제1 접지 선택 라인(GIDL_GSL)과 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가되고 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다. 제3 프리차지 전압(VPC) 레벨은 제2 프리차지 전압(VGIDL CSL) 레벨보다 낮고, 전원 전압(VDD)보다 낮고 접지 전압(VSS) 레벨 보다 높게 설정될 수 있다.
비트라인 셋업 구간(PBLS)의 완료 시점(Tb), 즉, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(Tb)에서, 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)의 턴온 전압(VSSL1)은 유지되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)의 턴오프 전압도 유지될 수 있다.
이 후, 프로그램 실행 구간(PEXE)부터 검출 독출 구간(RD)까지의 동작은 상술한 도 7A와 동일하게 수행될 수 있다.
도 8A 및 도 8B는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 루프에 포함되는 동작 구간들을 나타내는 도면이다.
도 8A를 참조하면, N 번째 프로그램 루프(LOOP(N))에는, 도 7B에서 설명한 바와 같이, 프로그램 구간(PROGRAM)에 제2 채널 프리차지 구간(GIDL-USIP), 비트라인 셋업 구간(PBLS), 스트링 선택 라인 셋업 구간(PSSLS), 프로그램 실행 구간(PEXE) 및 프로그램 리커버리 구간(PRCV)을 포함하고, 검증 구간(VERIFY)은 검증 독출 구간(RD) 및 독출 리커버리 구간(RRCV)을 포함할 수 있다.
도 8B를 참조하면, N 번째 프로그램 루프(LOOP(N))는 프로그램 구간(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP) 동작과 비트라인 셋업 구간(PBLS) 동작이 동시에 수행될 수 있다. 프로그램 구간(PROGRAM)은 겹쳐진 제2 채널 프리차지 구간(GIDL-USIP)과 비트라인 셋업 구간(PBLS) 후에, 스트링 선택 라인 셋업 구간(PSSLS), 프로그램 실행 구간(PEXE) 및 프로그램 리커버리 구간(PRCV)을 포함하고, 검증 구간(VERIFY)은 검증 독출 구간(RD) 및 독출 리커버리 구간(RRCV)을 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법에서 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행하는 다양한 프로그램 바이어스 조건들이 도 9 내지 도 16을 참조하여 구체적으로 설명될 것이다.
도 9 내지 도 16은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 루프에 포함된 제2 채널 프리차지 구간(GIDL-USIP), 비트라인 셋업 구간(PBLS) 그리고 스트링 선택 라인 셋업 구간의 바이어스 조건들을 설명하는 타이밍 다이어그램들이다. 이하, 참조 번호에 붙은 첨자(예컨대, Ta1의 1, Ta2의 2)는 동일한 기능을 하는 다수의 시점을 구분하기 위한 것이다. 설명의 편의를 위하여, 제1 스트링 선택 트랜지스터(GIDL_SST)에서 유기되는 GIDL 현상에 따라 비트라인(BL) 쪽에서 일어나는 채널 프리차지 동작을 `USIP1`라고 칭하고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 유기되는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 일어나는 채널 프리차지 동작을 `USIP2`라고 칭한다.
도 7B, 도 8B와 연계하여 도 9를 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP)과 비트라인 셋업 구간(PBLS)이 겹치고, 이 후 스트링 선택 라인 셋업 구간(PSSLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta1)에서, 비트라인(BL)에는 비트라인 전압(VBL)이 인가될 수 있다. 프로그램 금지 비트라인에서 프로그램 금지 전압 레벨인 전원 전압(VDD) 레벨의 비트라인 전압(VBL)이 인가되고, 프로그램 허용 비트라인에는 프로그램 허용 전압 레벨인 접지 전압(VSS)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS) 동안, 선택 제1 스트링 선택 라인(GIDL_SSL) 및 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가되고 비선택 제1 스트링 선택 라인(GIDL_SSL) 및 비선택 제2 스트링 선택 라인(SSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 완료 시점(Tb1), 즉, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(Tb1)에서, 프로그램 금지 비트라인의 전원 전압(VDD) 레벨의 비트라인 전압(VBL), 프로그램 허용 비트라인의 접지 전압(VSS) 레벨의 비트라인 전압(VBL), 그리고 선택 제1 스트링 선택 라인(GIDL_SSL) 및 선택 제2 스트링 선택 라인(SSL)의 턴온 전압(VSSL1)은 유지되고, 비선택 제1 스트링 선택 라인(GIDL_SSL) 및 비선택 제2 스트링 선택 라인(SSL)의 턴오프 전압은 유지될 수 있다. 제1 접지 선택 라인(GIDL_GSL)은 접지 전압(VSS)이 인가되고, 제2 접지 선택 라인(GSL)의 접지 전압(VSS)은 유지되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 9의 프로그램 루프는, 비트라인(BL)이 프로그램 금지 비트라인의 전원 전압(VDD) 레벨 또는 프로그램 허용 비트라인의 접지 전압(VSS) 레벨로 고정되는 조건, 즉 1-스텝 비트라인 전압 조건에서 소스 라인(CSL) 쪽에서 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8B와 연계하여 도 10을 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP)과 비트라인 셋업 구간(PBLS)이 겹치고, 이 후 스트링 선택 라인 셋업 구간(PSSLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta2)에서, 비트라인(BL)에서 프로그램 금지 비트라인에는 전원 전압(VDD)보다 높은 제1 프리차지 전압(VGIDL BL)이 인가되고, 프로그램 허용 비트라인에는 프로그램 허용 전압 레벨인 접지 전압(VSS)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS) 동안, 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1되고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 완료 시점(Tb2), 즉, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(Tb2)에서, 프로그램 금지 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경되어 인가되고 프로그램 허용 비트라인의 접지 전압(VSS) 레벨은 유지될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)에는 턴온 전압(VSSL1)이 인가되고, 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 비선택 제1 스트링 선택 라인(GIDL_SSL)에는 접지 전압(VSS)이 인가되고, 비선택 제2 스트링 선택 라인(SSL)의 접지 전압(VSS)은 유지될 수 있다. 제1 접지 선택 라인(GIDL_GSL)은 접지 전압(VSS)이 인가되고, 제2 접지 선택 라인(GSL)의 접지 전압(VSS)은 유지되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 10의 프로그램 루프에서, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(Tb2)에서 비트라인(BL) 전압이 변경된다. 비트라인(BL)에서 프로그램 허용 비트라인의 접지 전압(VSS) 레벨은 유지되지만 프로그램 금지 비트라인이 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경된다. 비트라인(BL) 전압이 변경되는 시점은 프로그램 루프 횟수 및/또는 선택 워드라인의 영역에 따라 가변될 수 있다. 비트라인(BL) 전압이 변경되는 시점에 따라, 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)에 턴온 전압(VSSL1)이 인가되는 시점도 가변될 수 있다. 실시예에 따라, 스트링 선택 라인 셋업 구간(PSSLS) 동안, 비트라인(BL) 전압 변경 시점은 소스 라인(CSL) 쪽의 USIP2 동작 시 비트라인(BL)과 소스 라인(CSL) 사이의 도통을 막기 위해 소스 라인(CSL)의 전압 변경 시점과 다르게 설정될 수 있다.
도 10의 프로그램 루프는, 비트라인(BL) 전압이 변경되는 조건, 즉 2-스텝 비트라인 전압 조건에서 비트라인(BL) 및 소스 라인(CSL) 양 방향에서 USIP1 및 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8A와 연계하여 도 11을 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP) 후 비트라인 셋업 구간(PBLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 시작 시점(Tu3)에서, 비트라인(BL)에는 전원 전압(VDD)보다 높은 제1 프리차지 전압(VGIDL BL)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 동안, 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1되고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP)의 완료 시점(Ta3), 즉, 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta3)에서, 비트라인(BL)에서 프로그램 금지 비트라인에는 전원 전압(VDD)이 인가되고 프로그램 허용 비트라인에는 접지 전압(VSS)이 인가될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)에는 턴온 전압(VSSL1)이 인가되고, 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 비선택 제1 스트링 선택 라인(GIDL_SSL)에는 접지 전압(VSS)이 인가되고, 비선택 제2 스트링 선택 라인(SSL)의 접지 전압(VSS)은 유지될 수 있다. 제1 접지 선택 라인(GIDL_GSL)은 접지 전압(VSS)이 인가되고, 제2 접지 선택 라인(GSL)의 접지 전압(VSS)은 유지되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 11의 프로그램 루프는, 비트라인(BL)에서 프로그램 금지 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경되고, 프로그램 허용 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 접지 전압(VSS) 레벨로 변경되는 조건, 즉 2-스텝 비트라인 전압 조건에서 비트라인(BL) 및 소스 라인(CSL) 양 방향에서 USIP1 및 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8B와 연계하여 도 12를 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP)과 비트라인 셋업 구간(PBLS)이 겹치고, 이 후 스트링 선택 라인 셋업 구간(PSSLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta4)에서, 비트라인(BL)에서 프로그램 금지 비트라인에는 전원 전압(VDD)보다 높은 제1 프리차지 전압(VGIDL BL)이 인가되고, 프로그램 허용 비트라인에는 프로그램 허용 전압 레벨인 접지 전압(VSS)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS) 동안, 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들(WLps)에는 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가될 수 있다. 전원 전압(VDD) 레벨의 프로그램된 메모리 셀들의 워드라인들(WLps)은 비트라인(BL) 쪽의 USIP1과 소스 라인(CSL) 쪽의 USIP2에 의해 비트라인(BL)과 소스 라인(CSL) 사이의 도통을 막기 위하여 제공될 수 있다.
전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가되는 프로그램된 메모리 셀들의 워드라인들(WLps)의 위치와 개수는 가변될 수 있다. 셀 스트링 내 메모리 셀의 게이트 길이를 고려하여 프로그램된 메모리 셀들 중 워드라인 전압(VWL)이 인가되는 메모리 셀들을 변경할 수 있다. 예시적으로, 프로그램된 메모리 셀의 게이트 길이가 짧을수록 쇼트 채널 효과(Short channel effect)에 의해 비트라인(BL)과 소스 라인(CSL) 사이의 도통이 될 수 있어, 워드라인 전압(VWL) 인가되는 프로그램된 메모리 셀들의 워드라인들(WLps) 위치 및 개수를 가변하여 도통되는 현상을 방지할 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS) 동안, 소스 라인(CSL)에는 제4 프리차지 전압(VCSL)이 인가되고 제1 및 제2 접지 선택 라인들(GIDL_GSL, GSL)에는 턴온 전압(VGSL)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1되고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 완료 시점(Tb4), 즉, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(Tb4)에서, 프로그램 금지 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경되어 인가되고 프로그램 허용 비트라인의 접지 전압(VSS) 레벨은 유지될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)에는 턴온 전압(VSSL1)이 인가되고, 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 비선택 제1 스트링 선택 라인(GIDL_SSL)에는 접지 전압(VSS)이 인가되고, 비선택 제2 스트링 선택 라인(SSL)의 접지 전압(VSS)은 유지될 수 있다. 프로그램된 메모리 셀들의 워드라인들(WLps)에는 접지 전압(VSS)이 인가될 수 있다. 제1 및 제2 접지 선택 라인(GIDL_GSL, GSL)에는 턴오프 전압인 접지 전압(VSS)이 인가되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 12의 프로그램 루프에서, 스트링 선택 라인 셋업 구간(PSSLS)의 시작 시점(Tb4)에서 비트라인(BL) 전압이 변경된다. 비트라인(BL)에서 프로그램 허용 비트라인의 접지 전압(VSS) 레벨은 유지되지만 프로그램 금지 비트라인이 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경된다. 비트라인(BL) 전압이 변경되는 시점은 프로그램 루프 횟수 및/또는 선택 워드라인의 영역에 따라 가변될 수 있다. 비트라인(BL) 전압이 변경되는 시점에 따라, 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)에 턴온 전압(VSSL1)이 인가되는 시점도 가변될 수 있다. 실시예에 따라, 스트링 선택 라인 셋업 구간(PSSLS) 동안, 비트라인(BL) 전압 변경 시점은 소스 라인(CSL) 쪽의 USIP2 동작 시 비트라인(BL)과 소스 라인(CSL) 사이의 도통을 막기 위해 소스 라인(CSL)의 전압 변경 시점과 다르게 설정될 수 있다.
도 12의 프로그램 루프는, 비트라인(BL) 전압이 변경되는 조건, 즉 2-스텝 비트라인 전압 조건에서 비트라인(BL) 및 소스 라인(CSL) 양 방향에서 USIP1 및 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8A와 연계하여 도 13을 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP) 후 비트라인 셋업 구간(PBLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 시작 시점(Tu5)에서, 비트라인(BL)에는 전원 전압(VDD)보다 높은 제1 프리차지 전압(VGIDL BL)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 동안, 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들(WLps)에는 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가될 수 있다. 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가되는 프로그램된 메모리 셀들의 워드라인들(WLps)의 위치와 개수는 가변될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 동안, 소스 라인(CSL)에는 제4 프리차지 전압(VCSL)이 인가되고 제1 및 제2 접지 선택 라인들(GIDL_GSL, GSL)에는 턴온 전압(VGSL)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1되고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP)의 완료 시점(Ta5), 즉, 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta5)에서, 비트라인(BL)에서 프로그램 금지 비트라인에는 전원 전압(VDD)이 인가되고 프로그램 허용 비트라인의 접지 전압(VSS)이 인가될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)에는 턴온 전압(VSSL1)이 인가되고, 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 비선택 제1 스트링 선택 라인(GIDL_SSL)에는 접지 전압(VSS)이 인가되고, 비선택 제2 스트링 선택 라인(SSL)의 접지 전압(VSS)은 유지될 수 있다. 프로그램된 메모리 셀들의 워드라인들(WLps)에는 접지 전압(VSS)이 인가될 수 있다. 제1 및 제2 접지 선택 라인(GIDL_GSL, GSL)에는 턴오프 전압인 접지 전압(VSS)이 인가되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 13의 프로그램 루프는, 비트라인(BL)에서 프로그램 금지 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경되고, 프로그램 허용 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 접지 전압(VSS) 레벨로 변경되는 조건, 즉 2-스텝 비트라인 전압 조건에서 비트라인(BL) 및 소스 라인(CSL) 양 방향에서 USIP1 및 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8B와 연계하여 도 14를 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP)이 비트라인 셋업 구간(PBLS)의 중간 시점(Ta_b)까지만 겹친다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta6)에서, 비트라인(BL)에는 비트라인 전압(VBL)이 인가될 수 있다. 프로그램 금지 비트라인에서 프로그램 금지 전압 레벨인 전원 전압(VDD) 레벨의 비트라인 전압(VBL)이 인가되고, 프로그램 허용 비트라인에는 프로그램 허용 전압 레벨인 접지 전압(VSS)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS) 시작 시점(Ta6)에서, 제1 및 제2 스트링 선택 라인들(GIDL_SSL, SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들(WLps)에는 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가될 수 있다. 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가되는 프로그램된 메모리 셀들의 워드라인들(WLps)의 위치와 개수는 가변될 수 있다. 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1되고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 및 비트라인 셋업 구간(PBLS)의 중간 시점(Ta_b)에서, 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)의 턴온 전압(VSSL1)은 유지되고, 비선택 제1 스트링 선택 라인(GIDL_SSL) 과 비선택 제2 스트링 선택 라인(SSL)에는 접지 전압(VSS)이 인가될 수 있다. 프로그램된 메모리 셀들의 워드라인들(WLps)에는 접지 전압(VSS)이 인가될 수 있다. 제1 접지 선택 라인(GIDL_GSL)은 접지 전압(VSS)이 인가되고, 제2 접지 선택 라인(GSL)의 접지 전압(VSS)은 유지되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 14의 프로그램 루프는, 비트라인(BL)이 프로그램 금지 비트라인의 전원 전압(VDD) 레벨 또는 프로그램 허용 비트라인의 접지 전압(VSS) 레벨로 고정되는 조건, 즉 1-스텝 비트라인 전압 조건에서 비트라인(BL) 및 소스 라인(CSL) 양 방향에서 USIP1 및 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8A와 연계하여 도 15를 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP) 후 비트라인 셋업 구간(PBLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 시작 시점(Tu7)에서, 비트라인(BL)에는 전원 전압(VDD) 레벨이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 동안, 제1 및 제2 스트링 선택 라인들(GIDL_SSL, SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들(WLps)에는 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가될 수 있다. 전원 전압(VDD) 레벨의 워드라인 전압(VWL)이 인가되는 프로그램된 메모리 셀들의 워드라인들(WLps)의 위*와 개수는 가변될 수 있다. 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전프(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1되고, 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 USIP2될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP)의 완료 시점(Ta7), 즉, 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta7)에서, 비트라인(BL)에서 프로그램 금지 비트라인에는 전원 전압(VDD)이 유지되고 프로그램 허용 비트라인에는 접지 전압(VSS)이 인가될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)의 턴온 전압(VSSL1)은 유지되고, 비선택 제1 스트링 선택 라인(GIDL_SSL) 과 비선택 제2 스트링 선택 라인(SSL)에는 접지 전압(VSS)이 인가될 수 있다. 프로그램된 메모리 셀들의 워드라인들(WLps)에는 접지 전압(VSS)이 인가될 수 있다. 제1 접지 선택 라인(GIDL_GSL)은 접지 전압(VSS)이 인가되고, 제2 접지 선택 라인(GSL)의 접지 전압(VSS)은 유지되고, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다.
도 15의 프로그램 루프는, 전원 전압(VDD)이 인가된 비트라인(BL)에서 프로그램 금지 비트라인은 전원 전압(VDD) 레벨을 유지하고, 프로그램 허용 비트라인은 전원 전압(VDD) 레벨에서 접지 전압(VSS) 레벨로 변경되는 조건, 즉 2-스텝 비트라인 전압 조건에서 비트라인(BL) 및 소스 라인(CSL) 양 방향에서 USIP1 및 USIP2가 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 7B, 도 8A와 연계하여 도 16을 참조하면, 프로그램 루프(PROGRAM)에서 제2 채널 프리차지 구간(GIDL-USIP) 후 비트라인 셋업 구간(PBLS)이 뒤따른다.
제2 채널 프리차지 구간(GIDL-USIP) 시작 시점(Tu8)에서, 비트라인(BL)에는 전원 전압(VDD)보다 높은 제1 프리차지 전압(VGIDL BL)이 인가될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP) 동안, 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 턴오프 전압인 접지 전압(VSS)이 인가될 수 있다. 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가될 수 있다. 제3 프리차지 전압(VPC) 레벨은 제2 프리차지 전압(VGIDL CSL)보다 낮게 설정될 수 있다. 제1 접지 선택 라인(GIDL_GSL)에는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가될 수 있다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 USIP1될 수 있다.
제2 채널 프리차지 구간(GIDL-USIP)의 완료 시점(Ta8), 즉, 및 비트라인 셋업 구간(PBLS)의 시작 시점(Ta8)에서, 비트라인(BL)에서 프로그램 금지 비트라인에는 전원 전압(VDD)이 인가되고 프로그램 허용 비트라인에는 접지 전압(VSS)이 인가될 수 있다. 선택 제1 스트링 선택 라인(GIDL_SSL)에는 턴온 전압(VSSL1)이 인가되고, 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가될 수 있다. 비선택 제1 스트링 선택 라인(GIDL_SSL)에는 접지 전압(VSS)이 인가되고, 비선택 제2 스트링 선택 라인(SSL)의 접지 전압(VSS)은 유지될 수 있다. 제1 접지 선택 라인(GIDL_GSL) 및 제2 접지 선택 라인(GSL)의 접지 전압(VSS)은 유지되고, 소스 라인(CSL)의 제3 프리차지 전압(VPC)은 유지될 수 있다.
도 16의 프로그램 루프는, 비트라인(BL)에서 프로그램 금지 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 전원 전압(VDD) 레벨로 변경되고, 프로그램 허용 비트라인은 제1 프리차지 전압(VGIDL BL) 레벨에서 접지 전압(VSS) 레벨로 변경되는 조건, 즉 2-스텝 비트라인 전압 조건에서 비트라인(BL) 방향에서 USIP1이 수행된다. 이에 따라, 프로그램된 메모리 셀들에 상관없이 셀 스트링들에 채널 프리차지 동작을 수행될 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 17을 참조하면, 메모리 장치의 프로그램 방법은 제1 프리차지 동작(USIP1)과 제2 프리차지 동작(USIP2)을 동시에 수행하고 프로그램 동작(PROGRAM)을 수행할 수 있다. 제1 프리차지 동작(USIP1)은 제1 및 제2 스트링 선택 트랜지스터들(GIDL_SST, SST)을 통하여 비트라인(BL)의 제1 프리차지 전압(VGIDL BL)으로 복수의 셀 스트링들의 채널들을 제1 프리차지한다(S1701). 제1 프리차지 전압(VGIDL BL) 레벨은 전원 전압(VDD) 레벨보다 높다. 복수의 셀 스트링들의 채널들은 제1 스트링 선택 트랜지스터(GIDL_SST)에서 일어나는 GIDL 현상에 따라 비트라인(BL) 쪽에서 초기화될 수 있다.
제1 프리차지 동작(USIP1)은, 제2 채널 프리차지 구간(GIDL-USIP) 또는 비트라인 셋업 구간(PBLS) 동안, 비트라인(BL)에서 프로그램 금지 비트라인에는 제1 프리차지 전압(VGIDL BL)이 인가되고 프로그램 허용 비트라인에는 프로그램 허용 전압(VPER)이 인가되고 제1 스트링 선택 라인(GIDL_SSL)에는 제1 음전압(VGIDL SSL) 또는 접지 전압(VSS)이 인가되고 제2 스트링 선택 라인(SSL)에는 접지 전압(VSS)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제1 프리차지가 수행될 수 있다(도 10, 도 12).
제1 프리차지 동작(USIP1)은, 제2 채널 프리차지 구간(GIDL-USIP) 또는 비트라인 셋업 구간(PBLS) 동안, 비트라인(BL)에는 제1 프리차지 전압(VGIDL BL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제1 프리차지가 수행될 수 있다(도 11, 도 13, 도 16).
제1 프리차지 동작(USIP1)은, 제2 채널 프리차지 구간(GIDL-USIP) 또는 비트라인 셋업 구간(PBLS) 동안, 비트라인(BL)에서 프로그램 금지 비트라인에sms 프로그램 금지 전압(VINH) 레벨이 인가되고 프로그램 허용 비트라인에는 프로그램 허용 전압(VPER)이 인가되고 제1 및 제2 스트링 선택 라인들(GIDL_SSL, SSL)에는 턴온 전압(VSSL1)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제1 프리차지가 수행될 수 있다(도 14).
제1 프리차지 동작(USIP1)은, 제2 채널 프리차지 구간(GIDL-USIP) 또는 비트라인 셋업 구간(PBLS) 동안, 비트라인(BL)에는 프로그램 금지 전압(VINH) 레벨이 인가되고 제1 및 제2 스트링 선택 라인들(GIDL_SSL, SSL)에는 턴온 전압(VSSL1)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제1 프리차지가 수행될 수 있다(도 15).
제2 프리차지 동작(USIP2)은 제1 및 제2 접지 선택 트랜지스터들(GIDL_GST, GST)을 통하여 소스 라인(CSL)의 제2 프리차지 전압(VGIDL CSL) 또는 제3 프리차지 전압(VPC)으로 복수의 셀 스트링들의 채널들을 제2 프리차지한다(S1702). 제2 프리차지 전압(VGIDL CSL) 레벨은 전원 전압(VDD) 레벨보다 높다. 복수의 셀 스트링들의 채널들은 제1 접지 선택 트랜지스터(GIDL_GST)에서 일어나는 GIDL 현상에 따라 소스 라인(CSL) 쪽에서 초기화될 수 있다.
제2 프리차지 동작(USIP2)은, 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제2 프리차지가 수행될 수 있다(도 9, 도 10, 도 11, 도 14, 도 15).
제2 프리차지 동작(S1702)은, 소스 라인(CSL)에는 제2 프리차지 전압(VGIDL CSL)이 인가되고 제1 및 제2 접지 선택 라인들(GIDL_GSL, GSL)에는 턴온 전압(VGSL)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제2 프리차지가 수행될 수 있다 (도 12, 도 13)
제2 프리차지 동작(S1702)은, 소스 라인(CSL)에는 제3 프리차지 전압(VPC)이 인가되고 제1 접지 선택 라인(GIDL_GSL)에는 제2 음전압(VGIDL GSL) 또는 접지 전압(VSS)이 인가되고 제2 접지 선택 라인(GSL)에는 접지 전압(VSS)이 인가되는 바이어스 조건으로 복수의 셀 스트링들의 제2 프리차지가 수행될 수 있다(도 16).
프로그램 동작(PROGRAM)은, 도 7B의 프로그램 실행 구간(PEXE)에서 설명된바와 같이, 비트라인(BL)에는 기입 데이터의 값에 따라 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)으로 셋업되고, 선택 워드라인(WLs) 및 비선택 워드라인(WLu)에 프로그램 패스 전압(VPASS1)이 인가되고 일정한 시간이 경과한 후에 선택 워드라인(WLs)에 프로그램 전압(VPGM)이 인가되고, 선택 제1 스트링 선택 라인(GIDL_SSL)과 선택 제2 스트링 선택 라인(SSL)에는 턴온 전압(VSSL1)이 인가되고, 비선택 제1 스트링 선택 라인(GIDL_SSL)과 비선택 제2 스트링 선택 라인(SSL)에는 접지 전압(VSS)이 인가되는 바이어스 조건으로 선택 셀 스트링의 선택 워드라인(WLs)에 연결된 메모리 셀은, 비트라인의 셋업 전압에 따라서 프로그램될 수 있다.
도 18A 내지 도 18C는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작 시의 메모리 블락 내 서브-블록 상태를 예시하는 도면들이다.
도 18A를 참조하면, 하나의 메모리 블록(BLK)이 예시적으로 2개의 서브-블록들(SB1, SB2)으로 구분될 수 있다. 서브-블록의 구분 기준은 경계층(BND)의 중간 스위칭 라인(MSL)이 될 수 있다. 경계층(BND)은 셀 스트링(NS)의 채널 홀을 이루는 제1 서브 채널 홀(1801)과 제2 서브 채널 홀(1802)들을 단계적으로 형성하기 위한 스토퍼 층(stopper layer)에 상응할 수 있다. 스토퍼 층의 셀들은 데이터를 저장하기에 적합하지 않기 때문에, 이러한 스토퍼 층은 중간 스위칭 트랜지스터들을 형성하기 위한 경계층(BND)으로 이용할 수 있다. 경계층(BND)에는 수직 방향으로 인접한 1개 이상의 게이트 라인 층들이 형성될 수 있는데, 이 게이트 라인을 중간 스위칭 라인(MSL)이라 칭할 수 있다.
서브-블록들(SB1, SB2)의 프로그램 순서는, ① 비트라인(BL)에서 중간 스위칭 라인(MSL) 쪽으로, 그리고 중간 스위칭 라인(MSL)에서 소스 라인(CSL) 쪽으로, ② 소스 라인(CSL)에서 중간 스위칭 라인(MSL) 쪽으로, 그리고 중간 스위칭 라인(MSL)에서 비트라인(BL) 쪽으로, ③ 중간 스위칭 라인(MSL)에서 비트라인(BL)과 소스 라인(CSL) 쪽으로, 또는 ④ 비트라인(BL)과 소스 라인(CSL)에서 중간 스위칭 라인(MSL) 쪽으로 진행될 수 있다.
도 18B를 참조하면, 도 18A의 프로그램 순서에 의해, 셀 스트링(NS)에서 제1 서브-블록(SB1)에 대응하는 메모리 셀들 중 비트라인(BL)에 인접한 메모리 셀부터 임의의 워드라인(WLp)에 연결된 메모리 셀까지 프로그램된 상태이고 제2 서브-블락(SB2)에 대응하는 메모리 셀들이 모두 프로그램된 상태라고 가정하자. 제1 서브-블록(SB1)의 비트라인(BL) 쪽의 프로그램된 메모리 셀들에 대응하는 채널 일부가 네가티브 부스팅되고 프로그램된 메모리 셀들의 높은 문덕 전압으로 인하여 셀 스트링에 USIP 동작이 불가능할 수 있다. 또한, 제2 서브-블락(SB2)의 소스 라인(CSL) 쪽의 프로그램된 메모리 셀들에 대응하는 채널 일부가 네가티브 부스팅되고 프로그램된 메모리 셀들의 높은 문덕 전압으로 인하여 셀 스트링에 USIP 동작이 불가능할 수 있다.
이러한 메모리 블록 내 서브-블록 단위의 프로그램시 발생하는 불완전 채널 초기화를 해결하기 위하여, 본 발명의 프로그램 방법은, 도 17의 제1 프리차지 동작(USIP1)을 통해 비트라인(BL) 쪽에서의 채널 프리차지 동작과 제2 프리차지 동작(USIP2)을 통해 소스 라인(CSL) 쪽에서의 채널 프리차지 동작을 동시에 수행하여, 셀 스트링들의 채널들을 초기화 할 수 있다. 제1 프리차지 동작(USIP1)은 비트라인(BL)에서 전원 전압(VDD) 레벨이 인가되는 프로그램된 메모리 셀들의 워드라인(WLps)에 대응하는 채널까지 수행되어, 비트라인(BL)과 소스 라인(CSL) 사이의 도통을 방지할 수 있다.
도 18C를 참조하면, 셀 스트링(NS)에서 제2 서브-블락(SB2)에 대응하는 메모리 셀들이 모두 프로그램된 상태이고 제1 서브-블록(SB1)에 대응하는 메모리 셀들 중 중간 스위칭 라인(MSL)에 인접한 메모리 셀부터 임의의 워드라인(WLp)에 연결된 메모리 셀까지 프로그램된 상태라고 가정하자. 이 경우, 도 17의 제1 프리차지 동작(USIP1)을 통해 비트라인(BL) 쪽에서의 채널 프리차지 동작과 제2 프리차지 동작(USIP2)을 통해 소스 라인(CSL) 쪽에서의 채널 프리차지 동작을 동시에 수행하여, 셀 스트링들의 채널들을 초기화 할 수 있다. 제2 프리차지 동작(USIP2)은 소스 라인(CSL)에서 전원 전압(VDD) 레벨이 인가되는 프로그램된 메모리 셀들의 워드라인(WLps)에 대응하는 채널까지 수행되어, 비트라인(BL)과 소스 라인(CSL) 사이의 도통을 방지할 수 있다.
도 19A 및 도 19B는 본 발명의 실시예들에 따른 메모리 장치의 프로그램 동작과 리드 리클레임(Read Reclaim) 동작과의 관계를 개념적으로 보여주는 도면들이다. 도 19A는 도 17의 프로그램 방법을 적용하지 않은 경우의 리드 리클레임을 보여주고, 도 19B는 도 17의 프로그램 방법을 적용한 경우의 리드 리클레임을 보여준다.
도 1 및 도 19A를 참조하면, 메모리 콘트롤러(110)는 메모리 장치(120)의 읽기 동작시 읽혀진 데이터에 대한 에러 유무를 판별한다(S1901). 타겟 영역을 포함하는 메모리 블록(타겟 메모리 블록)에 에러가 존재할 때, ECC(Error Correction Code)에 의해 에러 정정이 수행된다. 반면에 ECC에 의해 에러 정정이 불가할 경우도 발생할 수 있는데, 이때 에러 정정 불가를 극복하기 위한 리드 리클레임을 수행할 수 있다. 리드 리클레임은 열화 정보(degradation information)를 근거로 진행될 수 있다. 열화 정보는 P/E(Program/Erase) 사이클, 소거 카운트, 프로그램 카운트, 리드 카운트, 웨어 레벨 카운트, 경과 시간(elapse time), 동작 온도(operation temperature) 등이 될 수 있다.
메모리 콘트롤러(110)는 타겟 메모리 블록에 대응하는 볼록 데이터를 복제하여 다른 메모리 블록에 쓸수 있다(S1902). 메모리 콘트롤러(110)는 타겟 메모리 블록을 소거할 수 있다(S1903).
도 19B를 참조하면, 메모리 콘트롤러(110)가 타겟 메모리 블록에서 읽혀진 데이터에 대한 에러를 판별한 경우(S2001), 메모리 콘트롤러(110)는 ECC 수행한 데이터를 해당 타겟 메모리 블락에 복제할 수 있다(S2002). 이 때, 메모리 장치(120)는 도 5 내지 도 18을 참조하여 설명된 제2 채널 프리차지 구간(GIDL-USIP)을 포함하는 프로그램 방법을 이용하여 해당 타겟 메모리 블락으로의 복제를 수행할 수 있다. 즉, 리드 리클레임시 자신의 메모리 블록으로 데이터 복제할 수 있다. 이에 따라, 메모리 콘트롤러(110)는 가용한 메모리 블록 자원을 확보할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 프로그램 방법을 수행하는 SSD(Solid State Drive or Solid State Disk)를 나타내는 블록도이다.
도 20을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100)과 SSD 콘트롤러(1200)를 포함한다. 비휘발성 메모리 장치들(1100)은 전술한 메모리 장치(120)로 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 복수의 셀 스트링들에 대하여 채널들을 초기화하는 동작을 수행하고, 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행할 수 있다. 채널들을 초기화하는 동작은 비트라인 쪽에서 제1 프리차지를 수행하고 소스 라인 쪽에서 제2 프리차지를 수행하며 제1 프리차지와 제2 프리차지는 동시에 수행될 수 있다.
SSD 콘트롤러(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)과 연결된다. SSD 콘트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), ECC 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 SSD 콘트롤러(1200)의 구동에 필요한 데이터를 임시적으로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. ECC 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거하여 에러 정정하고, 리드 리클레임 동작에서 비휘발성 메모리 장치들(1100)로부터 리클레임된 데이터의 에러를 정정할 수 있다
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 비트라인과 소스 라인 사이에 제1 스트링 선택 트랜지스터, 제2 스트링 선택 트랜지스터, 복수개의 메모리 셀들, 제2 접지 선택 트랜지스터 및 제1 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 복수의 셀 스트링들에 대하여 채널들을 초기화하는 단계; 및
    상기 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행하는 단계를 포함하고,
    상기 채널들을 초기화하는 단계는,
    상기 제1 및 상기 제2 스트링 선택 트랜지스터들을 통하여 상기 비트라인의 제1 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 제1 프리차지하는 단계; 및
    상기 제1 및 상기 제2 접지 선택 트랜지스터들을 통하여 상기 소스 라인의 제2 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 제2 프리차지하는 단계를 포함하고,
    상기 제1 프리차지하는 단계와 상기 제2 프리차지 하는 단계가 동시에 수행되는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서, 상기 비휘발성 메모리 장치의 프로그램 방법은,
    상기 프로그램 동작을 수행하는 단계 전에, 상기 복수개의 메모리 셀들 중 비선택 메모리 셀의 프로그램 금지 비트라인에 프로그램 금지 전압을 인가하고, 상기 선택된 메모리 셀의 프로그램 허용 비트라인에 프로그램 허용 전압을 인가하는 비트라인 셋업 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제2항에 있어서,
    상기 채널들을 초기화하는 단계와 상기 비트라인 셋업 단계는 동시에 수행되고,
    상기 채널들을 초기화하는 단계는,
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 턴온 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 턴온 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 접지 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 제2 음전압 또는 상기 접지 전압을 인가하는 단계; 및
    상기 소스 라인에는 상기 제2 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제2 음전압은 상기 접지 전압보다 낮은 전압 레벨을 갖고, 상기 제2 프리차지 전압은 상기 비휘발성 메모리 장치의 전원 전압 보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제3항에 있어서, 상기 비휘발성 메모리 장치의 상기 프로그램 방법은,
    상기 제1 접지 선택 라인의 전압 레벨을 상기 제2 음전압 레벨에서 상기 접지 전압 레벨로 변경하여 인가하는 단계; 및
    상기 소스 라인의 전압 레벨을 상기 제2 프리차지 전압 레벨에서 상기 제2 프리차지 전압보다 낮은 제3 프리차지 전압 레벨로 변경하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제2항에 있어서,
    상기 채널들을 초기화하는 단계와 상기 비트라인 셋업 단계는 동시에 수행되고,
    상기 채널들을 초기화하는 단계는,
    상기 프로그램 금지 비트라인에는 상기 프로그램 금지 전압 보다 높은 상기 제1 프리차지 전압을 인가한 후, 상기 프로그램 금지 전압으로 변경하여 인가하는 단계;
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 제1 음전압 또는 접지 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 제2 음전압 또는 상기 접지 전압을 인가하는 단계; 및
    상기 소스 라인에는 상기 제2 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 및 상기 제2 음전압들은 상기 접지 전압보다 낮은 전압 레벨을 갖고, 상기 제1 및 상기 제2 프리차지 전압은 상기 비휘발성 메모리 장치의 전원 전압 보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제5항에 있어서,
    상기 프로그램 금지 비트라인의 전압 변경 시점은 프로그램 루프 횟수 또는 상기 선택 메모리 셀의 선택 워드라인의 영역에 따라 가변되는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제5항에 있어서, 상기 비휘발성 메모리 장치의 상기 프로그램 방법은,
    상기 프로그램 금지 비트라인의 전압 변경 시점에서, 상기 선택 메모리 셀과 연결되는 선택 제1 스트링 선택 라인과 선택 제2 스트링 선택 라인에 턴온 전압이 인가되는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제5항에 있어서, 상기 비휘발성 메모리 장치의 상기 프로그램 방법은,
    상기 제1 접지 선택 라인의 전압 레벨을 상기 제2 음전압 레벨에서 상기 접지 전압 레벨로 변경하여 인가하는 단계; 및
    상기 소스 라인의 전압 레벨을 상기 제2 프리차지 전압 레벨에서 상기 제2 프리차지 전압보다 낮은 제3 프리차지 전압 레벨로 변경하는 단계를 더 포함하고,
    상기 소스 라인의 전압 변경 시점은 상기 프로그램 금지 비트라인의 전압 변경 시점과 다르게 설정되는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제2항에 있어서,
    상기 비트라인 셋업 단계는 상기 채널들을 초기화하는 단계 후에 수행되고,
    상기 채널들을 초기화하는 단계는,
    상기 프로그램 금지 비트라인에는 상기 제1 프리차지 전압을 인가하고, 상기 프로그램 허용 비트라인에는 상기 제1 프리차지 전압을 인가하는 단계;
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 제1 음전압 또는 접지 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 제2 음전압 또는 상기 접지 전압을 인가하는 단계; 및
    상기 소스 라인에는 상기 제2 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 및 상기 제2 음전압들은 상기 접지 전압보다 낮은 전압 레벨을 갖고, 상기 제1 및 상기 제2 프리차지 전압은 상기 비휘발성 메모리 장치의 전원 전압 보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제9항에 있어서, 상기 비트라인 셋업 단계는,
    상기 선택 메모리 셀과 연결되는 선택 제1 스트링 선택 라인의 전압 레벨을 상기 제1 음전압 또는 상기 접지 전압 레벨에서 상기 턴온 전압 레벨로 변경하여 인가하는 단계;
    상기 선택 메모리 셀과 연결되는 선택 제2 스트링 선택 라인의 전압 레벨을 상기 접지 전압 레벨에서 상기 턴온 전압 레벨로 변경하여 인가하는 단계;
    상기 제1 접지 선택 라인의 전압 레벨을 상기 제2 음전압 레벨에서 상기 접지 전압 레벨로 변경하여 인가하는 단계; 및
    상기 소스 라인의 전압 레벨을 상기 제2 프리차지 전압 레벨에서 상기 제2 프리차지 전압보다 낮은 제3 프리차지 전압 레벨로 변경하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  11. 제2항에 있어서,
    상기 비트라인 셋업 단계는 상기 채널들을 초기화하는 단계 후에 수행되고,
    상기 채널들을 초기화하는 단계는,
    상기 프로그램 금지 비트라인에는 상기 제1 프리차지 전압을 인가하고, 상기 프로그램 허용 비트라인에는 상기 제1 프리차지 전압을 인가하는 단계;
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 제1 음전압 또는 접지 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 상기 접지 전압을 인가하는 단계; 및
    상기 소스 라인에는 제3 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 및 상기 제2 음전압들은 상기 접지 전압보다 낮은 전압 레벨을 갖고, 상기 제1 프리차지 전압은 상기 비휘발성 메모리 장치의 전원 전압 보다 높은 전압 레벨을 갖고, 상기 제3 프리차지 전압은 상기 제2 프리차지 전압보다 낮은 전압 레벨을 갖는 비휘발성 메모리 장치의 프로그램 방법.
  12. 제11항에 있어서, 상기 비트라인 셋업 단계는,
    상기 선택 메모리 셀과 연결되는 선택 제1 스트링 선택 라인의 전압 레벨을 상기 제1 음전압 또는 상기 접지 전압 레벨에서 상기 턴온 전압 레벨로 변경하여 인가하는 단계; 및
    상기 선택 메모리 셀과 연결되는 선택 제2 스트링 선택 라인의 전압 레벨을 상기 접지 전압 레벨에서 상기 턴온 전압 레벨로 변경하여 인가하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  13. 비트라인과 소스 라인 사이에 제1 스트링 선택 트랜지스터, 제2 스트링 선택 트랜지스터, 복수개의 메모리 셀들, 제2 접지 선택 트랜지스터 및 제1 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 복수의 셀 스트링들에 대하여 채널들을 초기화하는 단계; 및
    상기 복수개의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행하는 단계를 포함하고,
    상기 채널들을 초기화하는 단계는,
    상기 복수개의 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들에는 전원 전압 레벨의 워드라인 전압을 인가하는 단계;
    상기 제1 및 제2 스트링 선택 트랜지스터들을 통하여 상기 비트라인의 제1 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 제1 프리차지하는 단계; 및
    상기 제1 및 제2 접지 선택 트랜지스터들을 통하여 상기 소스 라인의 제2 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 제2 프리차지하는 단계를 포함하고,
    상기 제1 프리차지하는 단계와 상기 제2 프리차지 하는 단계가 동시에 수행되는 비휘발성 메모리 장치의 프로그램 방법.
  14. 제13항에 있어서,
    상기 프로그램된 메모리 셀들의 워드라인들의 위치와 개수는 초기화되는 채널 부분의 길이에 기초하여 가변되는 비휘발성 메모리 장치의 프로그램 방법.
  15. 제13항에 있어서, 상기 비휘발성 메모리 장치의 프로그램 방법은,
    상기 프로그램 동작을 수행하는 단계 전에, 상기 복수개의 메모리 셀들 중 비선택 메모리 셀의 프로그램 금지 비트라인에 프로그램 금지 전압을 인가하고, 상기 선택된 메모리 셀의 프로그램 허용 비트라인에 프로그램 허용 전압을 인가하는 비트라인 셋업 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  16. 제15항에 있어서,
    상기 채널들을 초기화하는 단계와 상기 비트라인 셋업 단계는 동시에 수행되고,
    상기 채널들을 초기화하는 단계는,
    상기 프로그램 금지 비트라인에는 상기 프로그램 금지 전압 보다 높은 상기 제1 프리차지 전압을 인가한 후, 상기 프로그램 금지 전압로 변경하여 인가하는 단계;
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 제1 음전압 또는 접지 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 턴온 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 상기 턴온 전압을 인가하는 단계; 및
    상기 소스 라인에는 상기 제2 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 음전압은 상기 접지 전압보다 낮은 전압 레벨을 갖고, 상기 제1 프리차지 전압은 상기 비휘발성 메모리 장치의 전원 전압 보다 높은 전압 레벨을 갖고, 상기 제2 프리차지 전압은 상기 제1 프리차지 전압 보다 낮은 전압 레벨을 갖는 비휘발성 메모리 장치의 프로그램 방법.
  17. 제16항에 있어서,
    상기 프로그램 금지 비트라인의 전압 변경 시점은 프로그램 루프 횟수 또는 상기 선택 메모리 셀의 선택 워드라인의 영역에 따라 가변되는 비휘발성 메모리 장치의 프로그램 방법.
  18. 제16항에 있어서, 상기 프로그램 금지 비트라인의 전압 변경 시점에서 상기 비트라인 셋업 단계는,
    상기 선택 메모리 셀과 연결되는 선택 제1 스트링 선택 라인의 전압 레벨을 상기 제1 음전압 또는 상기 접지 전압 레벨에서 상기 턴온 전압 레벨로 변경하여 인가하는 단계;
    상기 선택 메모리 셀과 연결되는 선택 제2 스트링 선택 라인의 전압 레벨을 상기 접지 전압 레벨에서 상기 턴온 전압 레벨로 변경하여 인가하는 단계;
    상기 프로그램된 메모리 셀들의 워드라인들의 상기 워드라인 전압 레벨을 상기 전원 전압 레벨에서 상기 접지 전압 레벨로 변경하여 인가하는 단계;
    상기 제2 접지 선택 라인의 전압 레벨을 상기 턴온 전압 레벨에서 턴오프 전압 레벨로 변경하여 인가하는 단계;
    상기 제1 접지 선택 라인의 전압 레벨을 상기 턴온 전압 레벨에서 상기 턴오프 전압 레벨로 변경하여 인가하는 단계; 및
    상기 소스 라인의 전압 레벨을 상기 제2 프리차지 전압 레벨에서 상기 제2 프리차지 전압 보다 낮은 제3 프리차지 전압 레벨로 변경하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  19. 제16항에 있어서, 상기 비휘발성 메모리 장치의 프로그램 방법은,
    복수의 프로그램 루프들을 포함하고,
    상기 채널들을 초기화하는 단게는 상기 복수의 프로그램 루프들 중 제N(N은 자연수) 프로그램 루프 이후에 수행되는 프로그램 루프들 각각에서 수행되는 것이고,
    상기 복수의 프로그램 루프들 중 상기 제N 프로그램 루프 전에 수행되는 프로그램 루프들 각각에서 상기 채널들을 초기화하는 단게는,
    상기 복수개의 메모리 셀들 중 프로그램된 메모리 셀들의 워드라인들에는 전원 전압 레벨의 워드라인 전압을 인가하는 단계;
    상기 프로그램 금지 비트라인에는 상기 프로그램 금지 전압을 인가하고, 상기 프로그램 허용 비트라인에 상기 프로그램 허용 전압을 인가하는 단계;
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 턴온 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 턴온 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 턴온 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 상기 턴온 전압을 인가하는 단계; 및
    상기 소스 라인에는 상기 제2 프리차지 전압과 동일한 제4 프리차지 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법
  20. 제15항에 있어서,
    상기 비트라인 셋업 단계는 상기 채널들을 초기화하는 단계 후에 수행되고,
    상기 채널들을 초기화하는 단계는,
    상기 프로그램 금지 비트라인에는 상기 제1 프리차지 전압을 인가하고, 상기 프로그램 허용 비트라인에는 상기 제1 프리차지 전압을 인가하는 단계;
    상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에는 제1 음전압 또는 접지 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제2 스트링 선택 트랜지스터에 연결된 제2 스트링 선택 라인에는 상기 접지 전압을 인가하는 단계;
    상기 제2 접지 선택 트랜지스터에 연결된 제2 접지 선택 라인에는 턴온 전압을 인가하는 단계;
    상기 제1 접지 선택 트랜지스터에 연결된 제1 접지 선택 라인에는 상기 턴온 전압을 인가하는 단계; 및
    상기 소스 라인에는 상기 제2 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 음전압은 상기 접지 전압보다 낮은 전압 레벨을 갖고, 상기 제1 프리차지 전압은 상기 비휘발성 메모리 장치의 전원 전압 보다 높은 전압 레벨을 갖고, 상기 제2 프리차지 전압은 상기 제1 프리차지 전압 보다 낮은 전압 레벨을 갖는 비휘발성 메모리 장치의 프로그램 방법.
KR1020200095521A 2020-07-30 2020-07-30 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치 KR20220015245A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200095521A KR20220015245A (ko) 2020-07-30 2020-07-30 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치
US17/221,833 US11450386B2 (en) 2020-07-30 2021-04-04 Nonvolatile memory device performing two-way channel precharge
EP21169815.4A EP3945523A1 (en) 2020-07-30 2021-04-22 Nonvolatile memory device performing two-way channel precharge
CN202110540240.0A CN114067887A (zh) 2020-07-30 2021-05-18 执行双向沟道预充电的非易失性存储器件及其编程方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200095521A KR20220015245A (ko) 2020-07-30 2020-07-30 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20220015245A true KR20220015245A (ko) 2022-02-08

Family

ID=75639759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200095521A KR20220015245A (ko) 2020-07-30 2020-07-30 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치

Country Status (4)

Country Link
US (1) US11450386B2 (ko)
EP (1) EP3945523A1 (ko)
KR (1) KR20220015245A (ko)
CN (1) CN114067887A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220015245A (ko) * 2020-07-30 2022-02-08 삼성전자주식회사 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치
KR20220032288A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172441B1 (ko) * 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
JPH10320988A (ja) * 1997-05-23 1998-12-04 Sony Corp 半導体不揮発性記憶装置、そのデータプログラム方法、およびその製造方法
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
US7064980B2 (en) * 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
US7170793B2 (en) * 2004-04-13 2007-01-30 Sandisk Corporation Programming inhibit for non-volatile memory
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
US7294882B2 (en) * 2004-09-28 2007-11-13 Sandisk Corporation Non-volatile memory with asymmetrical doping profile
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196946B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
KR100680462B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
KR100621634B1 (ko) * 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7292476B2 (en) * 2005-08-31 2007-11-06 Micron Technology, Inc. Programming method for NAND EEPROM
US7206235B1 (en) * 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7339821B2 (en) * 2005-12-14 2008-03-04 Schiltron Corporation Dual-gate nonvolatile memory and method of program inhibition
JP2007184605A (ja) * 2006-01-04 2007-07-19 Hynix Semiconductor Inc 非揮発性メモリ素子、その製造方法及びそのプログラム方法
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
US7428165B2 (en) * 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7440322B2 (en) * 2006-04-20 2008-10-21 Sandisk Corporation Method and system for flash memory devices
US20070297247A1 (en) * 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7468911B2 (en) * 2006-11-02 2008-12-23 Sandisk Corporation Non-volatile memory using multiple boosting modes for reduced program disturb
US7440323B2 (en) * 2006-11-02 2008-10-21 Sandisk Corporation Reducing program disturb in non-volatile memory using multiple boosting modes
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US7535763B2 (en) * 2006-11-16 2009-05-19 Sandisk Corporation Controlled boosting in non-volatile memory soft programming
US7697338B2 (en) * 2006-11-16 2010-04-13 Sandisk Corporation Systems for controlled boosting in non-volatile memory soft programming
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7623386B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101481575B1 (ko) * 2008-08-25 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 구동 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20130107557A (ko) 2012-03-22 2013-10-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2014038670A (ja) 2012-08-13 2014-02-27 Toshiba Corp 不揮発性半導体記憶装置
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR102021808B1 (ko) 2012-12-04 2019-09-17 삼성전자주식회사 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리
US9171636B2 (en) * 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
US9053797B2 (en) 2013-04-24 2015-06-09 Micron Technology, Inc. Inhibiting pillars in 3D memory devices
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9875801B2 (en) * 2014-02-03 2018-01-23 Micron Technology, Inc. Methods and apparatuses including an asymmetric assist device
KR20160059745A (ko) 2014-11-19 2016-05-27 에스케이하이닉스 주식회사 반도체 장치
US9595319B2 (en) 2015-04-24 2017-03-14 Peter Wung Lee Partial/full array/block erase for 2D/3D hierarchical NAND
US9779817B2 (en) * 2015-06-16 2017-10-03 Micron Technology, Inc. Boosting channels of memory cells to reduce program disturb
KR102057283B1 (ko) 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
US9466369B1 (en) 2015-12-21 2016-10-11 Sandisk Technologies Llc Word line-dependent ramping of pass voltage and program voltage for three-dimensional memory
KR102289598B1 (ko) 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
EP3495430A1 (de) 2017-12-07 2019-06-12 Henkel AG & Co. KGaA Chrom- und phosphatfreie beschichtung zur elektrischen isolierung von elektroband
KR102617353B1 (ko) 2018-03-27 2023-12-26 삼성전자주식회사 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치
US10566059B2 (en) 2018-04-30 2020-02-18 Sandisk Technologies Llc Three dimensional NAND memory device with drain select gate electrode shared between multiple strings
KR102606826B1 (ko) 2018-06-08 2023-11-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 소거 방법
US11282575B2 (en) * 2018-11-07 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
KR102660057B1 (ko) * 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
JP7278426B2 (ja) * 2019-10-23 2023-05-19 長江存儲科技有限責任公司 メモリデバイスをプログラムする方法および関連するメモリデバイス
KR20210141171A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20220015245A (ko) * 2020-07-30 2022-02-08 삼성전자주식회사 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치

Also Published As

Publication number Publication date
CN114067887A (zh) 2022-02-18
US20220036953A1 (en) 2022-02-03
EP3945523A1 (en) 2022-02-02
US11450386B2 (en) 2022-09-20

Similar Documents

Publication Publication Date Title
KR102532998B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10957397B2 (en) Non-volatile memory device, storage device, and programming method thereof for performing an erase detect operation
JP6495550B1 (ja) 階層選択ゲートトランジスタを有するｎａｎｄ構造
KR101734204B1 (ko) 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법
US10573378B2 (en) Methods of programming memory devices
US11158381B2 (en) Non-volatile memory device and operating method thereof
US9361986B2 (en) High endurance non-volatile storage
KR101810640B1 (ko) 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
US11309030B2 (en) Word line discharge skip for faster read time
KR102250454B1 (ko) 3d 비휘발성 메모리에 대한 서브블록 크기 감소
WO2020222882A1 (en) Detecting short circuit between word line and source line in memory device and recovery method
EP3945523A1 (en) Nonvolatile memory device performing two-way channel precharge
US20230386581A1 (en) Non-Volatile Memory Device and Method of Operating the Same
US11715525B2 (en) Erase method of nonvolatile memory device, and operation method of storage device
WO2023033882A1 (en) Sub-block programming mode with multi-tier block
US11217314B2 (en) Non-volatile memory device and method of operating the same
US11594286B2 (en) Non-volatile memory device and method of operating the same
JP7297977B1 (ja) フラッシュメモリ
KR20230050995A (ko) 프로그래밍 동안 목표 상태의 검증 동작의 시작점 및 종료점을 결정하는 메모리 장치 및 그것의 프로그램 방법
CN117079682A (zh) 被配置为减少验证时间的存储器装置及其操作方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal