KR102057283B1 - 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 - Google Patents

3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 Download PDF

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Abstract

본 발명은 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 복수의 메모리 층들 중 어느 하나 또는 전부의 복수의 스트링 선택 라인들에 결합된 스트링 선택 트랜지스터들의 문턱 값을 동일한 타겟 레벨로 프로그래밍하는 초기 레벨링 단계; 상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 선택된 메모리 층에 대하여, 상기 선택된 메모리 층의 상기 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압 신호를 인가하는 단계; 및 상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 문턱 값 설정 단계를 포함하는 3 차원 비휘발성 메모리 소자의 초기화 방법이 제공된다.

Description

3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 {Method of initializing and programing 3 dimensional non-volatile memory device}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법에 관한 것이다.
디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용의 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 대표적이다.
최근 20 nm 이하의 포토리소그래피 공정 기술이 한계에 도달하였으며, 플로팅 게이트와 같은 정보 저장막에 저장되는 전자의 개수 감소와 메모리 셀들 사이의 간섭 문제로, 종래의 2 차원 구조의 메모리 셀 어레이를 갖는 낸드 플래시 메모리 소자의 다운 스케일링은 큰 어려움을 겪고 있다.
상기 낸드 플래시 메모리 소자의 다운 스케일링이 갖는 문제를 극복하기 위해 다양한 구조의 3 차원 낸드 플래시 어레이 구조들이 제안되고 있다. 상기 3 차원 낸드 플래시 메모리 소자의 대표적인 예로서, 참조에 의해 그 개시 사항 전체가 본 명세서에 포함된 한국 공개특허 제10-2011-011166호에 개시된 채널 스택 어레이 구조를 갖는 "Layer selection by erase operation (또는 LASER)" 구조가 제안된 바 있다. 상기 LASER 구조의 3 차원 적층 구조의 낸드 플래시 메모리 소자는 읽기, 쓰기 또는 소거 동작을 위해 종래 2 차원 평면 구조의 메모리 어레이와 달리 적층된 메모리 층들에 대한 메모리 층 선택이 필요하며, 스트링 선택 트랜지스터들의 조합에 의해 상기 메모리 층의 선택이 달성된다. 또 다른 접근으로서, 멀티 레벨의 스트링 선택 트랜지스터들을 이용한 "Layer selection by Multi-level operation (또는, LSM)"에 의한 메모리 층 선택 메커니즘을 갖는 3 차원 구조의 낸드 플래시 메모리 소자가 제안된 바 있다.
상기 LASER 구조 또는 상기 LSM 구조를 비롯한 다양한 3 차원 구조의 메모리 소자의 메모리 층 선택을 위해 상기 스트링 선택 트랜지스터들은 소정의 문턱 값을 갖도록 초기화되기 위해 프로그래밍되어야 한다. 상기 스트링 선택 트랜지스터의 프로그래밍 방법은 최소한의 타이밍 시퀀스 내에서 수행되는 것이 바람직하며, 메모리 층들 사이의 간섭 없이 수행될 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 3 차원 비휘발성 메모리 소자에서 복잡한 주변 회로 없이도 스트링 선택 트랜지스터들을 최소한의 타이밍 시퀀스 내에서 소정 문턱 값을 갖도록 초기화함으로써 동작 속도 및 동작 효율이 향상되고, 메모리 층들 사이의 간섭 없이 상기 스트링 선택 트랜지스터들의 초기화가 수행될 수 있는 신뢰성 있는 3 차원 비휘발성 메모리 소자의 초기화 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 3 차원 비휘발성 메모리 소자에 있어서, 초기화된 스트링 선택 트랜지스터들을 이용하여 선택된 메모리 셀과 비선택된 메모리 셀 사이의 간섭 없이 선택된 메모리 셀을 프로그래밍할 수 있는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자의 초기화 방법은, 복수의 메모리 층들 중 어느 하나 또는 전부의 상기 복수의 스트링 선택 라인들에 결합된 스트링 선택 트랜지스터들의 문턱 값을 동일한 타겟 레벨로 프로그래밍하는 초기 레벨링 단계; 상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 선택된 메모리 층에 대하여, 상기 선택된 메모리 층의 상기 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압 신호를 인가하는 단계; 및 상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 문턱 값 설정 단계를 포함한다.
일 실시예에서, 상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 다른 메모리 층을 선택하여, 상기 선택된 다른 메모리 층의 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압을 인가하는 단계; 및 상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 다른 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 상기 문턱 값 설정 단계가 더 반복될 수 있다.
일 실시예에서, 상기 타겟 레벨은 상기 메모리 층마다 서로 다른 값을 가질 수 있다. 또한, 상기 시변 소거 전압 신호는 하나의 상기 시변 구간을 가질 수 있다.
상기 시변 소거 전압 신호의 상기 시변 구간은, 램핑 구간, 스텝형 구간 또는 이의 조합을 포함할 수 있다. 또한, 상기 시변 구간은 증가형 모드 또는 감소형 모드일 수 있다.
일 실시예에서, 상기 선택된 메모리 층에 대하여, 상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안 선택되지 않은 다른 메모리 층의 공통 소스 라인에는 소거 금지를 위한 전압 신호가 인가될 수 있다. 이 경우, 상기 소거 금지를 위한 전압 신호는, 상기 시변 소거 전압 신호의 최대값보다 작은 양의 전압을 가질 수 있다.
상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안, 상기 비트 라인들은 전기적으로 플로팅될 수 있다. 또한, 상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안, 상기 워드 라인들도 전기적으로 플로팅될 수 있다.
일 실시예에서, 상기 시변 소거 전압 신호의 상기 시변 구간이 증가 모드인 경우, 상기 스트링 선택 라인들은 접지 상태에서, 상기 시변 구간 내의 적어도 2 이상의 서로 다른 시점들에서 전기적으로 플로팅됨으로써, 상기 스트링 선택 트랜지스터들의 문턱 값들을 설정하기 위한 소거 동작이 상기 시점들에서 각각 종료될 수 있다. 다른 실시예에서, 상기 시변 소거 전압 신호의 상기 시변 구간이 감소 모드인 경우, 상기 스트링 선택 라인들은 플로팅 상태에서, 상기 시변 구간 내의 적어도 2 이상의 서로 다른 시점들에서 접지됨으로써, 상기 스트링 선택 트랜지스터들의 문턱 값들을 설정하기 위한 소거 동작이 상기 시점들에서 각각 개시될 수 있다.
상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 가질 수 있다. 또한, 상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성할 수 있다.
상기 다른 기술적 과제를 해결하기 위한 3 차원 비휘발성 메모리 소자의 프로그래밍 방법에 따르면, 상기 복수의 메모리 층들 중 어느 하나의 메모리 층을 선택하는 단계; 및 상기 선택된 메모리 층의 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀을 프로그래밍하기 위해, 상기 선택된 메모리 스트링의 비트 라인에는 프로그래밍 전압을 인가하고 비선택된 메모리 스트링의 비트 라인에는 상기 프로그래밍 전압보다는 높은 프로그램 금지 전압을 인가하며, 상기 선택된 메모리 셀에 결합된 워드 라인에는 프로그래밍 전압을 인가하는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법이 제공될 수 있다.
일 실시예에서, 상기 프로그래밍 전압은 접지 전압일 수 있다. 또한, 상기 프로그램 금지 전압은 공통 컬렉터 전압일 수 있다. 상기 복수의 메모리 층들 비선택된 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압이 인가될 수 있다.
상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 가질 수 있다. 또한, 상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 층의 스트링 선택 트랜지스터들을 동일한 타켓 레벨로 프로그래밍하고, 시변 소거 전압 신호를 인가하여 상기 시변 소거 전압 신호의 시변 구간에서 스트링 선택 라인들을 각각 제어하여 상기 스트링 선택 트랜지스터들의 소거 정도를 조절함으로써, 복잡한 주변 회로 없이도 최소한의 타이밍 시퀀스 내에서 상기 스트링 선택 트랜지스터를 소정의 문턱 값을 갖도록 초기화할 수 있는 3 차원 비휘발성 메모리 소자의 초기화 방법이 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 3 차원 비휘발성 메모리 소자에 있어서, 초기화된 스트링 선택 트랜지스터들을 이용하여 선택된 메모리 셀과 비선택된 메모리 셀 사이의 간섭 없이 상기 선택된 메모리 셀을 프로그래밍할 수 있는 3 차원 비휘발성 메모리 소자의 신뢰성 있는 프로그래밍 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자의 구성을 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예에 따른 메모리 셀 어레이를 포함하는 3 차원 비휘발성 메모리 소자들을 도시하는 사시도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자의 스트링 선택 트랜지스터들의 초기화 방법을 순서대로 도시하는 회로도들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 소거 전압 신호와 그에 따른 스트링 선택 라인들의 동작을 도시한다.
도 5a는 본 발명의 일 실시예에 따라 초기화된 스트링 선택 트랜지스터들을 갖는 비휘발성 메모리 소자의 프로그래밍 방법을 설명하기 위한 등가 회도로이고, 도 5b는 본 발명의 일 실시예에 따라 멀티 레벨로 초기화된 스트링 선택 트랜지스터들의 측정된 전달 특성을 도시하는 그래프이며, 도 5c는 선택된 메모리 층의 프로그램된 메모리 셀과 선택된 메모리 층의 비선택된 금지된 메모리 셀, 선택되지 않은 메모리 층의 비선택된 금지된 메모리 셀 및 소거된 메모리 셀의 전달 특성을 도시하는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치를 도시하는 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자(100)를 나타내는 블록도이다.
도 1을 참조하면, 3 차원 비휘발성 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL1, WL2, … , WLi,…, WLn), 선택 라인들(SSL), 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트 라인들(BL1, BL2, BL3, … , BLn)을 통해 판독/기입 회로(130)에 연결될 수 있다.
3 차원 비휘발성 메모리 소자(100)가 낸드 플래시 메모리 소자인 경우, 메모리 셀 어레이(110)는 복수의 메모리 셀들이 직렬 연결된 메모리 스트링들(미도시)을 포함할 수 있다. 상기 메모리 스트링들의 일단에는 적어도 2 개 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드 라인들(WL1, WL2,…, WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트 라인들(BL1, BL2, BL3,…, BLn)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다.
각각의 워드 라인들(WL1, WL2, …, WLi,…, WLn)에 그 제어 게이트 전극이 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 예를 들면, 저장 레벨에 따라, 메모리 셀당 1 bit를 저장하는 싱글 레벨 셀 메모리, 메모리 셀당 2 bits를 저장하는 멀티 레벨 셀(MLC) 메모리 소자, 메모리 셀당 3 bits를 저장하는 8LC 메모리 소자, 그리고, 메모리 셀당 4 bits를 저장하는 16LC 메모리 소자가 제공될 수 있다.
메모리 셀 어레이(110)의 메모리 셀들은 반도체 기판의 주면에 평행한 2차원, 또는 상기 반도체 기판의 주면에 대해 수직한 채널을 갖거나 1 층 이상의 메모리 어레이층이 수직 방향으로 적층된 3차원 어레이 구조를 가질 수 있다. 본 발명의 실시예에 따른 상기 3 차원 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 이들 구조에 후술하는 메모리 층 선택 방법이 적용될 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다,
상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드 라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 일 메모리 셀은 프로그램 상태(P1)로, 인접하는 다른 메모리 셀은 제 2 프로그램 상태(P2), 또 다른 메모리 셀들은 제 3 프로그램 상태(P3)로 프로그래밍될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 인터리브드 아키텍쳐(interleaved architecture)를 갖는 싱글 레벨 셀의 경우 짝수 및 홀수 셀들이 2 개의 서로 서로 다른 페이지들을 구성할 수 있다. 예를 들면, 4 kB의 SLC 소자는 65,536개의 메모리 셀들의 워드라인을 가질 수 있다. 또한, 멀티 레벨 셀의 경우에는 각 셀이 하나의 리스트 시그니피컨트 비트(Least Significant Bit; LBS)와 하나의 모스트 시그니피컨트 비트(Most Significant Bit; MSB)를 저장하므로 4 개의 페이지들을 갖게 된다. 예를 들면, 이 경우, 짝수 비트라인들 상의 MSB 및 LSB 페이지들과 홀수 비트라인 상의 MSB 및 LSB 페이지들이 제공될 수도 있다.
행 디코더(120)는 복수의 스트링 선택 라인들(SSL)을 선택하거나 동시에 전압 또는 전류 구동할 수 있다. 또한, 행 디코더(120)는 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시)로부터의 워드 라인 전압 VWL을 인가한다. 프로그램 동작시 행 디코더(120)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택된 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 인가할 수 있다.
메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트 라인들(BL1, BL2, BL3,…, BLn)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.
독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로, 또는 페이지 버퍼는 등가적 의미를 갖도록 사용될 수 있으며, 이 경우 상호 호환적으로 이해되어야 한다. 예를 들면, 프로그램 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.
독출/기록 회로(130)는 제어 로직(180)으로부터 전송되는 전송 신호에 응답하여 메모리 셀의 프로그램 동작에 수반하는 검증 동작을 수행할 수 있으며, 상기 전송 신호에 응답하여 검증 읽기 결과를 복수 회에 걸쳐 페이지 버퍼 신호로서 출력할 수 있다. 일 실시예에서, 독출/기록 회로(130)의 상기 독출 동작은 비트 라인 기생 캐패시터를 이용한 전하 적분(charge integration)을 이용할 수 있다.
본 발명의 실시예에서, 상기 페이지 단위로 메모리 셀들을 프로그래밍하는 것은, ISPP 알고리듬에 의해 수행될 수 있다. 상기 ISPP 알고리듬에 따른 프로그램 펄스 이후 해당 메모리 셀의 문턱 값 VTHR이 타겟 전압 Vth 레벨에 도달했는지를 체크하는 검증 알고리즘은 전술한 비트 라인에 결합되고, 상기 전류 센싱 회로를 통해 달성될 수 있다. 일 실시예에서, 상기 전류 센싱 회로는 독출/기록 회로(130) 내에 제공될 수 있다.
제어 로직(180)은 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀을 프로그래밍할 수 있다. 패스/패일 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검증한다. 메모리 셀이 원하는 문턱 값, 즉 타겟 값을 가지면 프로그램 패스로 판단하여 상기 메모리 셀에 대한 프로그램 및 프로그램 검증 동작이 종료되지만, 메모리 셀이 원하는 문턱 값에 도달하지 못하면 프로그램 패일로 판단하여 패스/패일 검증 회로(150)는 카운트 신호(미도시)를 발생시킬 수 있다. 패스/ 패일 검증 회로(150)은 프로그램 성공 여부를 판단하여 그 결과를 제어 로직(180)에 전달할 수 있다.
제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 패스/페일 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 프로그램 루프 순번 검출기(160)과 비교기(170)은 프로그램될 메모리 셀 및/또는 스트링 선택 트랜지스터가 비정상적인 스로우 셀 또는 패스트 셀인지 여부를 판별하기 위한 회로이며, 생략될 수 있다.
제어 로직(180)은 패스/페일 검출기(150)로부터 전달되는 프로그램 성공 여부(Pass/Fail)를 참조하여 프로그램 동작의 종료 또는 계속 진행 여부를 결정할 수 있다. 패스/페일 검증 회로(150)로부터 프로그램 패일(Fail)의 결과를 수신하는 경우, 제어 로직(180)은 후속 프로그램 루프(Loop)를 진행하도록 Vpgm 및 Vvfy를 발생시키는 전압 발생기(미도시) 및 페이지 버퍼(130)를 제어할 것이다. 이처럼, 증가하는 프로그램 루프 수에 따라 프로그램을 진행하기 위하여 제어 로직(180)은 프로그램 루프의 순번을 수신할 수 있다. 반대로, 제어 로직(180)이 프로그램 패스(Pass)의 결과를 제공받으면, 선택된 메모리 셀들에 대한 프로그램 동작은 종료하게 될 것이다.
다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(솔리드 스테이트 드라이브)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.
또한, 전술한 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있음은 자명하다.
도 2a 및 도 2b는 본 발명의 다양한 실시예에 따른 메모리 셀 어레이(도 1의 110 참조)를 포함하는 3 차원 비휘발성 메모리 소자들(100A, 100B)의 구조를 도시하는 사시도이다.
도 2a를 참조하면, 3 차원 비휘발성 메모리 소자(100A)는 기판(SS)의 주면(Sa)에 평행한 제 1 방향(x 방향) 및 제 2 방향(y 방향)과 기판(SS)의 주면(Sa)에 수직하는 z 방향으로 정렬되어 3 차원으로 배열된 메모리 셀들을 포함할 수 있다. 기판(SS)은 Si 단결정 기판, 화합물 반도체 기판, SOI 기판 및 변형된 기판과 같은 반도체 기판에 한정되는 것은 아니며, 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 심지어 패브릭층일 수도 있다.
제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다. 상기 메모리 셀들을 형성하기 위해, 층간 절연막(IL)을 사이에 두고 z 방향으로 복수의 메모리 층들(L1, L2,…, Ln)이 적층된다. 복수의 메모리 층들(L1, L2,…, Ln)은, 각각 x 방향으로 연장되고 y 방향으로 일정한 간격만큼 이격된 복수의 채널 라인들을 포함할 수 있다. 일 실시예에서, 상기 복수의 채널 라인들은 라인 패턴의 반도체 재료층일 수 있다. 상기 반도체 재료층 내에는 후술하는 복수의 스트링 선택 트랜지스터들, 메모리 셀 트랜지스터들 또는 접지 선택 트랜지스터의 소스/드레인 영역을 제공하기 위한 적합한 불순물 영역이 형성될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 상기 메모리 셀 트랜지스터들은 무접합(junctionless or junction-free) 메모리 셀 트랜지스터일 수 있으며, 이 경우, 인접한 메모리 셀 트랜지스터들 사이에 접합을 형성하기 위한 불순물 영역이 생략될 수도 있다.
일 실시예에서, 상기 반도체 재료층은, 채널 스택형, Bics(Bit Cost Scalable), VRAT(Vertical-Recess-Array-Transistor), 또는 TCAT(Terabit Cell Array Transistor) 구조에 따라, 적합한 n형 폴리실리콘, 폴리실리콘, 또는 p형 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 상기 채널 라인들은, 단결정 실리콘, 또는 전통적 실리콘 재료가 아닌 화합물 반도체, 탄소계 재료, 고분자 재료, 또는 다른 적합한 채널용 재료일 수도 있다.
상기 복수의 채널 라인들의 일단에는 비트 라인들(BL)이 각각 결합될 수 있다. 하나의 비트 라인은 메모리 층들(L1, L2,…, Ln)의 z 방향으로 인접하는 채널 라인들의 일단에 결합되어 공유될 수 있으며, 이러한 공유는 비아 플러그(CP)와 같은 층간 도전 부재에 의해 달성될 수 있다.
복수의 채널 라인들의 타단에는 공통 소스 라인들(CSL)이 각각 결합될 수 있다. 복수의 채널 라인들의 타단에 전기적으로 연결되는 공통 소스 라인들(CSL)은 계단 형상으로 패터닝되고, 각 계단 형상에 접촉하는 콘택 플러그(미도시)를 형성함으로써 선택된 반도체 층에 독립적으로 바이어스를 인가할 수 있게 된다.
y 방향으로 연장되고 x 방향으로 소정 간격만큼 이격된 복수의 워드 라인들(WL)이 복수의 채널 라인들과 교차할 수 있다. 복수의 워드 라인들(WL)을 구성하는 도전층은 복수의 채널 라인과의 사이에 정보 저장을 위한 정보 저장층들을 두고 상기 복수의 채널 라인들과 교차할 수 있다. 또한, 복수의 워드 라인들(WL)은 인접하는 메모리 층들의 y 방향으로 배열된 메모리 셀들에 의해 공유될 수 있으며, 이를 위해 상기 도전층은 상기 정보 저장층을 둘러싸는 게이트 올 얼라운드(gate all around) 구조를 갖거나 상기 정보 저장층을 지나가는 구성, 예를 들면, 이중 게이트(double gate) 구조를 가질 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 상기 채널 라인과 상기 워드 라인 사이에서 터널 절연막과 블로킹 절연막으로 각각 절연되는 부유 게이트 또는 전하 트랩층과 같은 전하 저장층을 포함할 수 있으며, 상기 전하 전하층이 정보 저장층으로서 기능할 수 있다. 예를 들면, 상기 전하 트랩층을 갖는 복수의 메모리 셀들은, 게이트 전극-블로킹 절연막-전하 트랩층-터널 절연막-기판의 적층 순서로, SONOS(polysilicon-silicon dioxide-silicon nitride-silicon dioxide-Silicon) 구조, SANOS(polysilicon-alumina-silicon nitride-silicon dioxide-Silicon) 구조, TANOS(Tantalum or titanium nitride-alumina-silicon nitride-silicon dioxide-Silicon), MANOS(metal-alumina-silicon nitride-silicon dioxide-Silicon) 구조, 또는 Be-MANOS(metal-alumina-silicon nitride-Band engineered oxide-Silicon) 구조와 같은 구조를 가질 수 있다. 그러나, 이들 전하 저장층인 실리콘 질화물은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니며, 다른 후보 물질들이 적용될 수 있음은 자명하다.
워드 라인들을 형성하는 도전층이 상기 전하 저장층 상에 형성된 블로킹 절연막 상으로 연장될 수 있다. 상기 복수의 메모리 셀들은 직렬 연결되어 메모리 스트링을 구현하는 NAND 플래시 메모리 구성을 제공할 수 있다. 도 2a는 10 개의 워드 라인들(WL1,…, WL10)를 예시하지만, 이는 예시적일 뿐, 워드 라인들(WL)의 개수는 단일 스트링 내에 제공되는 메모리 셀들의 수, 예를 들면, 32개 또는 64개 만큼 제공될 수 있다.
일 실시예에서, 3 차원 비휘발성 메모리 소자(100A)는 상기 채널 라인들에 형성된 2 이상의 스트링 선택 트랜지스터들을 포함할 수 있다. 일 실시예에서, 상기 스트링 선택 트랜지스터들은 복수의 상태들, 즉, 복수의 문턱 값들을 가질 수 있는 적합한 멀티 레벨 트랜지스터일 수 있다. 일 실시예에서, 상기 스트링 선택 트랜지스터들은, 상기 메모리 셀들과 동일한 재료 및 적층 구조를 가질 수 있다.
도 2a는 하나의 채널 라인에 4 개의 스트링 선택 트랜지스터들이 제공되고, y 방향과 z 방향으로 연장된 4 개의 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)이 일정한 간격을 두고 스트링 선택 트랜지스터들에 결합된 것을 예시한다. 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)은, 워드 라인들(WL)과 유사하게 복수의 채널 라인에 형성된 스트링 선택 트랜지스터의 문턱 값 조절을 위한 정보 저장층들을 감싸거나 상기 정보 저장층들 위로 도전층이 지나는 구성에 의해 인접하는 메모리 층들의 y 방향 및 z 방향(또는 y-z 평면)으로 배열된 스트링 선택 트랜지스터들에 의해 공유될 수 있다.
예시된 4 개의 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)의 개수는 이에 한정되는 것은 아니며, 메모리 층들(L1, L2,…, Ln)의 개수와 스트링 선택 라인들(SSL)에 결합되는 스트링 선택 트랜지스터의 문턱 값의 조합에 따라, 각 메모리 층의 선택이 가능하도록 스트링 선택 라인들의 개수가 결정될 수 있다. 이에 관하여는, 도 4a를 참조하여 후술하도록 한다.
스트링 선택 라인들(SSL; SSL1 ~ SSL4)은 복수의 메모리 층들을 지나며, 각 스트링 선택 라인(SSL1 ~ SSL4)은 z 방향으로 적층되고 y 방향으로 배열된, 또는 y-z 평면 내의 스트링 선택 트랜지스터들에 공통으로 결합되어 해당 스트링 선택 트랜지스터들의 프로그래밍 및 소거 동작을 위한 제어를 할 수 있다. 일 실시예에서, 스트링 선택 라인들(SSL; SSL1 ~ SSL4)은 비트 라인들(BL)이 결합되는 스트링의 일단과 선두 워드 라인(WL1) 사이에 배치될 수 있다.
워드 라인들(WL)과 공통 소스 라인들(CSL) 사이에는 접지 선택 라인(GSL)이 제공될 수 있다. 접지 선택 라인(GSL)은 복수의 메모리 층들(L1, L2,…, Ln)을 지나며, 각 스트링 선택 라인(SSL1 ~ SSL4)은 z 방향으로 적층되고 y 방향으로 배열된(또는 y-z 평면 내의) 접지 트랜지스터들에 공통으로 결합되어 해당 접지 트랜지스터들의 온/오프를 제어할 수 있다.
도 1b를 참조하면, 다른 실시예에 따른 3 차원 비휘발성 메모리 소자(100B)는 기판(SS)의 주면(Sa)에 평행한 제 1 방향(x 방향) 및 제 2 방향(y 방향)과 기판(SS)의 주면(Sa)에 수직하는 z 방향으로 정렬되어 3 차원으로 배열된 메모리 셀들을 포함할 수 있다. 전술한 3 차원 비휘발성 메모리 소자(100A)의 스트링 선택 라인들, 워드 라인들 및 접지 선택 라인들에 대한 개시 사항은 모순되지 않는 한 도 1b에 개시된 3 차원 메모리 소자(100B)의 스트링 선택 라인들, 워드 라인들 및 접지 선택 라인들에 대하여 참조될 수 있다.
3 차원 비휘발성 메모리 소자(100B)는 공통 소스 라인(CSL)에 반도체 바디(CB)가 결합될 수 있다. 도 1b는 접지 선택 라인(GSL)을 기준으로 공통 소스 라인(CSL)과 반도체 바디(CB)의 순서로 결합되지만, 이는 예시적이며, 역전된 순서로서, 반도체 바디(SB)와 공통 소스 라인(CSL)의 순서로 결합될 수도 있다. 도 1b의 공통 소스 라인들(CSL)도 도 1a에서와 같이 계단 형상으로 패터닝되고, 각 계단에 접촉하는 콘택 플러그(미도시)를 형성함으로써 선택된 반도체 층에 독립적으로 바이어스를 인가할 수 있게 된다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 3 차원 비휘발성 메모리 소자(200)의 스트링 선택 트랜지스터들(SST)의 초기화 방법을 순서대로 도시하는 회로도들이며, 도 4a 및 도 4b는 본 발명의 실시예들에 따른 소거 전압 신호와 그에 따른 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)의 동작을 도시한다. 3 차원 비휘발성 메모리 소자(200)에 대하여는 도 1 내지 도 2b를 참조하여 전술한 개시 사항이 참조될 수 있다.
도 3a를 참조하면, 3 차원 비휘발성 메모리 소자(200)는 z 방향으로 적층된 3 개의 메모리 층들(L1, L2, L3)을 예시적으로 도시하며, 각 메모리 층은 x 방향으로 신장되고 y 방향으로 일정한 간격으로 이격 배치된 메모리 스트링들(STR)을 포함할 수 있다. 각 메모리 스트링(STR)은 채널 라인을 포함할 수 있으며, 상기 채널 라인은, 도 3a에 도시된 채널 적층형 구조에 한정되는 것은 아니며, 기판에 대하여 수직 방향(z 방향)으로 신장된 예를 들면 필라 구조의 채널 라인을 갖는 직선형 BiCS 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조와 같이 기판에 수직 방향으로 신장된 채널 라인을 갖는 스트링 구조를 가질 수도 있다.
각 메모리 층(L1, L2, L3)마다 y 방향으로 이격된 3 개의 메모리 스트링들(STR)이 도시되어 있지만, 이는 예시적일 뿐 논리적 페이지의 크기에 따라 y 방향으로 이격 배치되는 스트링들(STR)의 개수는 달라질 수 있다. 메모리 스트링들(STR)의 일단에 비트 라인들(BL1, BL2, BL3)이 결합되고, 타단에는 공통 소스 라인들(CSL1, CSL2, CSL3)이 결합된다. 메모리 스트링들(STR)의 스트링 선택 트랜지스터(SST)의 게이트 전극에는 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)이 결합되고, 메모리 셀 트렌지스터(MCT)의 게이트 전극에는 워드 라인들(WL1, WL2,…, WLn)이 결합되며, 접지 선택 트랜지스터(GST)의 게이트 전극에는 접지 선택 라인(GSL)이 결합될 수 있다.
선택된 메모리 셀의 프로그래밍 및 읽기와 같은 동작을 위하여, 스트링선택 트랜지스터들(SST)이 소정의 상태를 갖도록 초기화된다. 이를 위해, 복수의 메모리 층들(L1, L2, L3)의 일부 또는 전부에 속하는 스트링 선택 트랜지스터들(SST)에 대하여 스트링 선택 트랜지스터들(SST)의 문턱 값을 소정 타겟 레벨로 프로그래밍하는 초기 레벨링 단계가 수행될 수 있다. 상기 타겟 레벨은 스트링 선택 트랜지스터들(SST) 모두에 대해 동일한 값을 가질 수 있다. 다른 실시예에서, 상기 타겟 레벨은 메모리 층마다 서로 다른 값을 가질 수도 있을 것이다.
일 실시예에서, 스트링 선택 트랜지스터들(SST)에 대하여 파울러-노드하임(Fowler-Nordheim) 터널링 방법에 의해 스트링 선택 트랜지스터들(SST)의 전하 저장층을 하전시키는 프로그래밍 동작이 수행될 수 있으며, 이에 의해, 스트링 선택 트랜지스터들(SST)의 문턱 값이 소정의 타겟 레벨을 갖도록 프로그래밍될 수 있다. 도 3a는 스트링 선택 트랜지스터들(SST)이 타겟 레벨의 상태를 갖도록 스트링 선택 트랜지스터들(SST)의 정보 저장층에 음전하인 전자가 채워지는 것을 도시한다.
일 실시예에서, 비트 라인들(BL1, BL2, BL3)은 모두 접지시키고, 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)에는, 예를 들면, 약 20 내지 25 V와 같은 높은 프로그램 전압 Vpgm을 인가하고, 접지 선택 라인(GSL)은 접지시켜, 스트링 선택 트랜지스터들(SST)이 소정 타겟 레벨까지 프로그래밍되는 초기 레벨링 단계가 수행될 수 있다. 공통 소스 라인들(CSL1, CSL2 CSL3)는 접지될 수 있다. 상기 초기 레벨링 단계 동안, 채널 라인에 형성된 메모리 셀 트랜지스터들(MCT)이 패스 트랜지스터가 되도록, 워드 라인들(WL1, WL2,..., WLn)에는 패스 전압 Vpass (예를 들면, 8 내지 10 V)의 약한 양의 패스 전압이 인가될 수 있다.
일 실시예에서, 상기 초기 레벨링 단계는 증분형 스텝 펄스 프로그래밍(Incremental step pulse programming; ISPP) 및 검증(verification) 방법에 의해 수행될 수도 있다. 일 실시예에서, 상기 ISPP 및 검증 방법은 각 레이어 L1 L2, L3 마다 비트 별(bit-by-bit)로 수행될 수도 있다. 도 3a에 도시된 실시예에서는, 메모리 층들(L1, L2, L3) 모두에서 동시에 상기 초기 레벨링 단계가 수행되는 것을 도시하고 있지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 3b를 참조하면, 상기 초기 레벨링 단계 이후에, 초기 레벨링된 메모리 층들 중 선택된 메모리 층에 대하여, 상기 선택된 메모리 층 내의 복수의 채널 라인들에 소정의 시변 구간을 갖는 소거 전압 신호(이하, 시변 소거 전압 신호라 함)가 인가될 수 있다. 상기 시변 소거 전압 신호은 적합한 램프 회로 또는 타이밍 회로에 의해 생성될 수 있으며, 이들 회로들은 행 디코더 내에 제공될 수 있을 것이며, 본 발명이 이에 한정되는 것은 아니다.
도 2b에서는 최하층의 메모리 층(L1)이 선택되어 해당 공통 소스 라인(CSL1)을 통하여 시변 소거 전압 신호(Vers)이 인가된 것이 도시된다. 선택되지 않은 메모리 층들(L2, L3)의 공통 소스 라인들(CSL2, CSL3)은, 도 3b에 도시된 것과 같이, 접지되거나, 소거 금지(erase inhibit) 또는 프로그램 간섭을 방지하기 위한 적합한 전압 신호가 인가될 수 있다.
시변 소거 전압 신호(Vers)는, 도 4a에 도시된 증가 모드의 램핑 구간을 갖는 램핑 소거 전압 신호(RVS1)이거나, 도 4b에 도시된 감소 모드의 램핑 구간을 갖는 램핑 소거 전압 신호(RVS2)일 수 있다. 이들 램핑 소거 전압 신호(RVS1, RVS2)의 시변 구간인 램핑 구간의 신호 프로파일은 시간의 경과에 따라 그 크기가 선형적으로 변하는 것을 예시하고 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 시변 소거 전압 신호(Vers)는 시변 구간은 하나 이상의 스텝을 갖는 스텝 방식의 증가 모드 또는 감소 모드를 갖는 신호 프로파일을 갖거나 연속적인 증가형 또는 감소형 곡선 프로파일, 또는 이의 조합된 형태를 갖는 신호 프로파일을 가질 수도 있다.
일 실시예에서, 시변 소거 전압 신호(Vers)가 인가되는 동안, 비트 라인들(BL1, BL2, BL3)은 도 2b에 도시된 것과 같이 전기적으로 플로팅될 수 있다. 각 메모리 셀 트랜지스터들(MCT)에 결합된 워드 라인들(WL)은 접지되거나 전기적으로 플로팅될 수 있다. 워드 라인들(WL)이 접지되는 경우, 각 메모리 셀 트랜지스터들에서는 소거 동작이 일어날 수 있으며, 워드 라인들(WL)이 플로팅되는 경우, 플로팅된 워드 라인들(WL)의 전위가 워드 라인들(WL)과 채널 라인의 용량 결합에 의해 상승되어 각 메모리 셀 트랜지스터들에 소거 금지(erase inhibit)가 유도될 수 있다. 또한, 시변 소거 전압 신호(Vers)가 인가되는 동안, 접지 선택 라인(GSL)은 플로팅될 수 있다.
시변 소거 전압 신호(Vers)가 인가되는 동안 시변 구간에서, 선택된 메모리 층의 스트링 선택 라인들(SSL)에 각각 결합된 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4)의 상태 변화, 즉 문턱 값의 설정을 위해, 스트링 선택 라인들(SSL)의 제어가 이루어지며, 이에 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4)의 소거 정도가 구별되어진다. 스트링 선택 라인들(SSL)의 제어는 스트링 선택 트랜지스터들(SST)의 소거 정도를 제어하여 각각의 스트링 선택 트랜지스터들(SST)이 각각 적합한 문턱 값을 갖도록 설정된다. 바람직하게는, 선택된 메모리 층의 스트링 선택 라인들(SSL)에 결합된 스트링 선택 트랜지스터들(SST1 ~ SST4) 모두가 단일 시변 구간에서, 그에 따라 시변 소거 전압 신호(Vers)에 의해 각각의 문턱 값을 갖도록 설정된다. 일 실시예에서, 이와 같이 설정된 문턱 값은 각각의 스트링 선택 트랜지스터들(SST)마다 다를 수 있다.
도 3b와 함께 도 4a를 참조하면, 증가 모드의 시변 구간을 갖는 램핑 소거 전압 신호(RVS1)가 비휘발성 메모리 소자(100)의 선택된 메모리 층(L1)의 공통 소스 라인(CSL1)에 인가되고, 예를 들면, 초기 접지 상태의 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)이 램핑 소거 전압 신호(RVS1)의 시변 구간 내의 적어도 2 이상의 서로 다른 시점들, 예를 들면, 각 T1, T4, T3 및 T2의 시점에서 각각 플로팅되면 각 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)에 의해 y 방향으로 결합된 스트링 선택 트랜지스터들(SST1 ~ SST4)의 소거 동작은 플로팅되는 해당 시점에서 각각 종료될 수 있다. 그 결과, 스트링 선택 트랜지스터들(SST1 ~ SST4)의 각 문턱 값 Vth1, Vth2, Vth3, 및 Vth4은, 서로 다른 값, 예를 들면, 3 V, -3 V, - 1 V, 및 1 V로 설정될 수 있다. 그에 따라 용량 결합되는 플로팅된 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)의 전압은, 예를 들면, 약 17 V, 0 V, 5 V 및 10 V가 될 수 있다. 만약, 시변 구간에서 동일한 시점에서 플로팅되는 스트링 선택 트랜지스터들이 있다면, 이들 스트링 선택 트랜지스터들은 동일한 문턱 값을 가질 수도 있다.
스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)이 복수의 메모리 층들에 의해 공유되는 경우, 선택되지 않은 메모리 층에서 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)의 전위에 의해 원치 않는 프로그래밍 동작이 일어나는 프로그램 간섭이 발생할 수 있다. 이를 위해, 일 실시예에서, 상기 소거 금지를 위한 전압 신호로서, 예를 들면, 상기 시변 소거 전압 신호의 최대값보다 작은 양의 전압인 약 10 V와 같은 전압이 선택되지 않은 다른 메모리 층들(L2, L3)의 각 공통 소스 라인(CSL2, CSL3)에 인가되어, 비선택된 메모리 층들의 프로그램 간섭을 방지할 수 있다.
상기 소거 금지를 위한 전압 신호는 비선택된 메모리 층들의 공통 소스 라인에서 GIDL(Gate-Induced-Drain-Leakage)을 유도할 수 있기 때문에 소거 금지 전압이 증가될수록 상기 프로그램 간섭이 억제될 수 있다. 그러나, 채널 전위가 너무 크면, 오히려 스트링 선택 트랜지스터들(SST)의 소프트 소거를 초래할 수 있으므로 이를 고려하여 적합한 크기의 상기 소거 금지를 위한 전압 신호가 결정될 수 있다.
도 3a의 램핑 소거 전압 신호(RVS1)의 시변 구간은 선형 구간을 갖는 증가 모드의 램핑 신호이지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 시변 구간은 스텝형 증가 모드 또는 곡선형 증가 모드와 같은 비선형 프로파일 모드 또는 이의 조합된 형태를 갖는 프로파일을 가질 수 있음은 전술한 바와 같다.
다른 실시예에서, 도 3b와 함께 도 4b를 참조하면, 감소 모드의 시변 구간을 갖는 램핑 소거 전압 신호(RVS2)가 비휘발성 메모리 소자(100)의 선택된 메모리 층(L1)의 공통 소스 라인(CSL1)에 인가되고, 예를 들면, 플로팅 상태의 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)이 램핑 소거 전압 신호(RVS1)의 시변 구간에서 각 T4, T1, T2, T3의 시점에서 각각 접지되면 각 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)에 의해 y 방향으로 결합된 스트링 선택 트랜지스터들(SST1 ~ SST4)의 소거 동작은 접지되는 해당 시점에서 각각 개시된다. 그 결과, 스트링 선택 트랜지스터들(SST1 ~ SST4)의 각 문턱 값 Vth1, Vth2, Vth3, 및 Vth4은, 서로 다른 값, 예를 들면, 3 V, -3 V, - 1 V, 및 1 V 로 설정될 수 있다. 그에 따라 용량 결합되는 플로팅된 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)의 전압은, 약 17 V, 0 V, 5 V 및 10 V가 될 수 있다. 만약, 시변 구간에서 동일한 시점에서 접지되는 스트링 선택 트랜지스터들이 있다면, 이들 스트링 선택 트랜지스터들은 동일한 문턱 값을 가질 수도 있다.
도 4b의 램핑 소거 전압 신호(RVS1)의 시변 구간은 선형 구간을 갖는 감소 모드의 램핑 신호이지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 시변 구간은 스텝형 또는 곡선형과 같은 비선형 프로파일 또는 이의 조합된 프로파일을 가질 수도 있다. 예를 들면, 램핑 구간과 스텝 구간이 연속적으로 나타나거나 스텝 구간에서 전압 신호가 완만히 증가하거나 감소하는 신호 프로파일을 갖는 시변 소거 전압 신호가 인가될 수 있음을 이해할 수 있을 것이다.
전술한 실시예들에 따르면, 증가 모드 또는 감소 모드의 시변 구간을 갖는 시변 소거 전압 신호(Vers)를 이용하여, 선택된 메모리 층(L1)의 스트링 선택 라인들(SSL)을 해당 특정 시점에서 각각 접지 상태에서 플로팅 상태로, 또는 플로팅 상태에서 접지 상태로 제어함으로써 스트링 선택 라인들에 각각 결합된 스트링 선택 트랜지스터들(SST)이 하나의 소거 전압 신호 내에서 2 이상의 서로 다른 문턱 값을 갖도록 설정될 수 있다. 전술한 실시예들에서, 스트링 선택 트랜지스터들(SST)의 각 문턱 값은 서로 다른 값을 갖는 것에 한정되지 않으며, 스트링 선택 라인들 중 적어도 2 개의 스트링 선택 라인들이 동일한 시점에서 플로팅되거나 접지됨으로써 동일한 문턱 값을 가질 수도 있다.
이와 같이, 선택된 메모리 층(L1)의 스트링 선택 트랜지스터들(SST)의 문턱 값 설정이 완료되면, 초기 레벨링된 메모리 층들 중 다른 메모리 층에 대하여 해당 메모리 층의 스트링 선택 트랜지스터들에 대한 문턱 값의 설정 단계가 반복될 수 있다. 도 3c는 도 3b에서와 같은 방법으로 문턱 값의 설정 단계가 완료된 메모리 층(L1)의 인접 층인 선택된 다른 메모리 층(L2)의 스트링 선택 트랜지스터들의 초기화를 위한 위한 문턱 값의 설정 단계를 도시한다. 도 3c를 참조하면, 선택된 메모리 층(L2)의 공통 소스 라인(CSL2)을 통하여 시변 소거 전압 신호(Vers)가 인가된다. 선택되지 않은 다른 메모리 층들(L1, L3)의 공통 소스 라인(CLS1, CLS3)에는 소거 금지를 위한 적합한 전압 신호가 인가되거나 접지될 수 있다.
시변 소거 전압 신호(Vers)는, 도 4a의 증가 모드의 램핑 구간을 갖는 램핑 소거 전압 신호(RVS1), 또는 도 4b의 감소 모드의 램핑 구간을 갖는 램핑 소거 전압 신호(RVS2)일 수 있다. 또한, 도시하지는 아니하였지만, 상기 램핑 소거 전압 신호 대신에 스텝 소거 전압 신호, 곡선형 소거 전압 신호와 같은 비선형 프로파일을 갖는 소거 전압 신호, 또는 이의 조합된 프로파일을 갖는 소거 전압 신호, 예를 들면, 램핑 구간과 스텝 구간이 연속적으로 나타나거나 스텝 구간에서 전압 신호가 완만히 증가하거나 감소하는 신호 프로파일을 갖는 시변 소거 전압 신호가 인가될 수 있음을 이해할 수 있을 것이다.
이와 같이, 공통 소스 라인(CSL1)을 통해 시변 소거 전압 신호(Vers)가 인가되면, 시변 구간에서 스트링 선택 라인들(SSL)의 제어를 통해, 초기 설정된 문턱 값을 갖는 각 스트링 선택 트랜지스터들(SST)의 소거 정도를 조절하여, x 방향으로 배열된 스트링 선택 트랜지스터들마다 소정의 문턱 값을 갖도록 설정할 수 있다. 전술한 것과 같이 메모리 층(L1)에 속하는 스트링 선택 트랜지스터들의 상태(즉, 문턱 값)의 설정이 완료되며, 아직 문턱 값 설정이 이루어지지 않는 다른 메모리 층(L3)의 스트링 선택 트랜지스터들도 동일한 방법으로 그 상태의 설정이 이루어질 수 있다.
전술한 것과 같이, 각 메모리 층(L1, L2, L3)의 스트링 선택 트랜지스터들의 문턱 값이 모두 설정되면 특정 메모리 층을 다른 층들의 간섭 없이 선택할 수 있고, 해당 선택된 메모리 층의 특정 메모리 셀에 종래의 2 차원적 메모리 셀 어드레싱과 동일 또는 유사한 방법으로 프로그래밍, 읽기 또는 소거 동작이 수행될 수 있다.
도 5a는 본 발명의 일 실시예에 따라 초기화된 스트링 선택 트랜지스터들을 갖는 비휘발성 메모리 소자(300)의 프로그래밍 방법을 설명하기 위한 등가 회도로이고, 도 5b는 본 발명의 일 실시예에 따라 멀티 레벨로 초기화된 스트링 선택 트랜지스터들의 측정된 전달 특성을 도시하는 그래프이며, 도 5c는 선택된 메모리 층의 프로그램된 메모리 셀(C1)과 선택된 메모리 층의 비선택된 금지된 메모리 셀(C2), 선택되지 않은 메모리 층의 비선택된 금지된 메모리 셀(C3) 및 소거된 메모리 셀(C4)의 전달 특성을 도시하는 그래프이다.
본 발명의 실시예에 따른 3 차원 비휘발성 메모리 소자(300)의 각 메모리 층의 선택은, 스트링 선택 트랜지스터들 모두가 턴온되는 해당 메모리 층이 선택되고, 어느 하나의 스트링 선택 트랜지스터라도 오프되는 메모리 층은 비선택되는 LSM (Layer selection by multi-level operation) 스킴에 따른다. 도 5a를 참조하면, 각각 복수의 상태들을 가질 수 있는 스트링 선택 트랜지스터들(SST)에 부기된 숫자 1, 2, 3, 4는 각각 x 방향으로 배열된 스트링 선택 트랜지스터들(SST)의 예시적인 상태, 즉, 문턱 값의 레벨을 가리킨다. 예를 들면, 스트링 선택 트랜지스터들(SST)의 상기 숫자 1, 2, 3, 4가 가리키는 상태는 표 1과 같은 문턱 값 Vth인, -1, 1, 3, 및 5 V에 해당할 수 있다. 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)에 부기된 전압 값들, 즉, 차례로, 도 5b의 V2, V3, V1, 및 V4는 메모리 층의 선택을 위해 스트링 선택 라인들에 각각 인가되는 전압의 크기이다. 표 1은 예시적으로, 스트링 선택 라인들(SSL1, SSL2, SSL3, SSL4)에 각각 V2, V3, V1, 및 V4의 전압이 인가된 것을 나타낸다. 이때, 스트링 선택 라인들(SSL)의 전압 V1 ~ V4는 각각 도 5b에 도시된 화살표들 a1, a2, a3 및 a4에 의해 그 크기를 나타내었다.
SST 상태 SST의 Vth SSL1 SSL2 SSL3 SSL4
1 -1 V V2 V3 V1 V4
2 1 V V2 V3 V1 V4
3 3 V V2 V3 V1 V4
4 5 V V2 V3 V1 V4
다시, 도 5a를 참조하면, 표 1과 같이, 스트링 선택 트랜지스터의 상태, 즉, 문턱 값이 각각 설정되고, 스트링 선택 라인들에 해당 전압이 인가되는 경우, 스트링 선택 트랜지스터들 중 점선 P로 지시한 스트링 선택 트랜지스터는 오프 상태가 되고, 다른 스트링 선택 트랜지스터들은 on 상태가 된다. 그 결과, 상기 스트링 선택 라인의 바이어스에 의해 2 개의 메모리 층들 L1, L2 중 메모리 층 L2가 선택될 수 있다.
전술한 실시예는, 4 개의 스트링 선택 트랜지스터들을 예시하고 있지만, 층 선택을 위한 스트링 선택 트랜지스터의 수, 즉, 스트링 선택 라인들의 개수를 최소화하는 것이 집적도를 향상시키는데 유리하다. 상기 스트링 선택 트랜지스터들은 2 가지 이상의 멀티 레벨의 문턱 값 크기를 가짐으로써 LSM 스킴에 따른 층 선택이 가능할 수 있다.
예를 들면, 스트링 선택 라인을 공유하는 y 방향으로 정렬되고 z 방향으로 적층된(또는, y-z 평면 내의) 스트링 선택 트랜지스터들은 z 방향을 따라 점진적으로 문턱 값의 크기가 증가하거나 감소하도록 초기화될 수 있을 것이다. 이 경우, 스트링 선택 라인의 개수가 r이라 하면 액세스 가능한 메모리 층들의 개수는 상기 r이 짝수일 때, 2r이 되고, 상기 r이 홀수일 때, 2r-1이 될 수 있다. 아래 표 2는 본 발명의 일 실시예에 따른 3차원 적층형 비휘발성 메모리 소자에서 메모리층들의 개수가 16이고, 4 개의 스트링 라인들로 각 층을 선택하기 위한 각 스트링 라인들에 인가될 바이어스 값을 예시한다. 본 발명의 실시예에 따르면, LSM 스킴과 결합하여 메모리 층들을 선택하기 위한 스트링 선택 트랜지스터들의 개수를 지수적으로 감소시킬 수 있으며, 이러한 멀티 레벨의 상태들 갖는 스트링 선택 트랜지스터들을 하나의 시변 구간을 갖는 단일한 신호로 초기화할 수 있는 이점이 있다.
문턱 값 SSL 바이어스
메모리층 1st
SST		 2nd
SST		 3rd
SST		 4th
SST		 1st
SSL		 2nd
SSL		 3rd
SSL		 4th
SSL
1st layer 3 V -1 V 3 V -1 V 3.5 V 0 V 3.5 V 0 V
2nd layer 3 V -1 V 2 V 1 V 3.5 V 0 V 2.5 V 1.5 V
3rd layer 3 V -1 V 1 V 2 V 3.5 V 0 V 1.5 V 2.5 V
4th layer 3 V -1 V -1 V 3 V 3.5 V 0 V 0 V 3.5 V
5th layer 2 V 1 V 3 V -1 V 2.5 V 1.5 V 3.5 V 0 V
6th layer 2 V 1 V 2 V 1 V 2.5 V 1.5 V 2.5 V 1.5 V
7th layer 2 V 1 V 1 V 2 V 2.5 V 1.5 V 1.5 V 2.5 V
8th layer 2 V 1 V -1 V 3 V 2.5 V 1.5 V 0 V 3.5 V
9th layer 1 V 2 V 3 V -1 V 1.5 V 2.5 V 3.5 V 0 V
10th layer 1 V 2 V 2 V 1 V 1.5 V 2.5 V 2.5 V 1.5 V
11th layer 1 V 2 V 1 V 2 V 1.5 V 2.5 V 1.5 V 2.5 V
12th layer 1 V 2 V -1 V 3 V 1.5 V 2.5 V 0 V 3.5 V
13th layer -1 V 3 V 3 V -1 V 0 V 3.5 V 3.5 V 0 V
14th layer -1 V 3 V 2 V 1 V 0 V 3.5 V 2.5 V 1.5 V
15th layer -1 V 3 V 1 V 2 V 0 V 3.5 V 1.5 V 2.5 V
16th layer -1 V 3 V -1 V 3 V 0 V 3.5 V 0 V 3.5 V
본 발명의 실시예에 따르면, 모든 메모리 셀들이 매트릭스 형태로 배열되기 때문에, 선택된 메모리 셀 S의 프로그래밍을 위해 선택된 워드 라인 WLi에 결합된 모든 메모리 셀들은 동일한 높은 프로그래밍 전압 Vpgm으로 바이어스될 수 있다. 이 경우, 선택된 메모리 셀(S)을 프로그램하는 동안 비선택된 메모리 셀들(NS)에서 원치 않은 프로그래밍 동작이나 간섭이 이루어질 수 있다. 따라서, 상기 선택된 메모리 셀의 프로그램 동작은 비트 선택성을 가져야 한다. 일 실시예에 따르면, 프로그램될 메모리 셀 S을 포함하는 메모리 스트링 STR2_2에 연결되는 비트 라인 BL2에는 프로그램 전압, 예를 들면, 0 V의 전압이 인가되고, 다른 메모리 스트링들 STR2_1, STR2_3에 각각 연결되는 비트 라인들 BL1 및 BL3에는 예를 들면, 높은 전압인 공통 컬렉터 전압(또는, 전원 전압이라 함) Vcc, 예를 들면, 약 2.3 V가 인가될 수 있다. 상기 Vcc 전압에 의해 해당 메모리 스트링 STR2_1, STR2_3의 적어도 하나 이상의 스트링 선택 트랜지스터들이 턴오프되어, 선택되지 않은 메모리 스트링들 STR2_1, STR2_3은 높은 채널 전위, 예를 들면 8 V로 바이어스되어 메모리 셀의 터널링 절연막을 통한 전압 강하를 감소시킬 수 있으며, 이에 의해 채널로부터 정보 저장층으로 전자들이 터널링되는 것이 방지되는 셀프-부스티드 프로그램 금지(self-boosted program inhibit, SBPI) 모드가 제공될 수 있다.
프로그램 동작이 비트 선택성을 갖는 다른 셀프-부스티드 프로그램 금지(self-boosted program inhibit, SBPI) 모드가 적용될 수 있다. 이를 위해 스트링들에는 스트링 선택 트랜지스터들(SST) 이외에 더미 선택 트랜지스터(미도시)가 더 제공될 수 있으며, 상기 더미 트랜지스터에 결합되는 더미 스트링 선택 라인과 비선택된 스트링들 STR2_1, STR2_3의 비트 라인들 BL1, BL3에 공통 컬렉터 전압 Vcc를 인가할 수 있다. 이에 의해 상기 더미 트랜지스터는 닫혀지고, 이에 의해 비선택된 스트링들 STR2_1, STR2_3의 채널은 플로팅 노드가 될 수 있으며, 워드 라인 WLi을 공유하는 비선택된 메모리 셀들 NS의 채널 전위는 용량 결합에 의해 부스팅되어 프로그램이 금지될 수 있다. 도면 부호 BS로 지칭되는 해칭 영역은 부스팅된 전위를 갖는 채널을 가리킨다.
다른 실시예에서, 도 5a에 도시된 실시예에서, 비선택된 메모리 셀들에 결합되는 워드 라인들에는 모두 Vpass가 인가되었지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 선택된 메모리 셀 S의 워드 라인 WLi에는 Vpgm이 인가되고, 동일 스트링 내에서 선택된 메모리 셀 S의 전후에 바로 인접하는 2 개의 비선택된 메모리 셀들에 결합되는 워드 라인들은 접지되고, 다른 비선택된 메모리 셀들에 결합된 워드 라인들에는 전압 Vpass가 인가될 수 있다.
또 다른 실시예에서, 프로그램 동작 동안, 소프트 소거와 같은 프로그램 간섭(program disturb), 패스 간섭(pass disturb) 또는 엣지 간섭(edge disturb)을 억제하기 위하여, 국지 SBPI (local SBPI) 또는 비대칭 SBPI(asymmetric SBPI) 스킴에 따라, 프로그램 동작이 수행될 수도 있을 것이다. 상기 국지 SBPI 및 비대칭 SBPI에 관하여는 공지 기술이 참작될 수 있을 것이다.
도 5c를 참조하면, 선택된 메모리 층의 선택된 메모리 스트링(곡선 C1 참조)이 프로그래밍되고, 선택된 메모리 층의 비선택된 메모리 스트링(곡선 C2 참조)과 비선택된 메모리 층의 비선택된 다른 메모리 스트링들(곡선 C3 참조)은 모두 프로그램 금지되어 프로그램 간섭이 억제된 신뢰성 있는 프로그램 동작이 달성될 수 있다.
상기 프로그래밍 동작은 전술한 것과 같이 비트 단위의 프로그램-검증 알고리즘에 의해 프로그램된 문턱 값 Vth를 제어하는 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP)에 의해 달성될 수 있다. 또한, 전술한 실시예는, 프로그래밍 동작의 관점에서 설명하고 있지만, 당업자라면, 읽기 동작 및 소거 동작도 본 발명의 실시예에 따른 LSM 스킴에 따라 메모리 층의 선택이 이루어질 수 있으며, 선택된 메모리 층 내에서는 선택된 워드 라인에 읽기 전압 Vread (예를 들면, 0 V) 또는 소거 전압 Vers (예를 들면, 음의 전압 또는 접지)를 인가하고, 비선택된 워드 라인들에는 패스 전압 Vpass (예를 들면, 4 ~ 5 V)을 인가함으로써 읽기 동작 또는 소거 동작이 수행될 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템(500)을 도시하는 블록도이다.
도 6을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 비휘발성 메모리 소자(520)를 포함한다. 메모리 컨트롤러(510)는 비휘발성 메모리 소자(520)에 대해 에러정정코드를 수행할 수 있다. 메모리 컨트롤러(510)는 외부로부터의 명령어와 어드레스를 참조하여 비휘발성 메모리 소자(520)를 제어할 수 있다.
메모리 컨트롤러(510)는 호스트로부터 쓰기 요청을 수신하면, 쓰기 요청된 데이터에 대한 에러 정정 인코딩을 수행할 수 있다. 또한, 메모리 컨트롤러(510)는 상기 인코딩된 데이터를 제공된 어드레스에 대응하는 메모리 영역에 프로그램하도록 비휘발성 메모리 소자(520)를 제어할 수 있다. 또한, 메모리 컨트롤러(510)는 읽기 동작시 비휘발성 메모리 소자(520)로부터 출력된 데이터에 대한 에러 정정 디코딩을 수행할 수 있다. 상기 에러 정정 디코딩에 의해서 출력 데이터에 포함되는 에러가 정정될 수 있다. 상기 에러의 검출 및 정정을 수행하기 위하여 메모리 컨트롤러(510)는 에러 정정 블록(515)을 포함할 수 있다.
비휘발성 메모리 소자(520)는 메모리 셀 어레이(521) 및 페이지 버퍼(523)를 포함할 수 있다. 메모리 셀 어레이(521)는 싱글 레벨 메모리 셀 또는 2 이상의 비트의 멀티 레벨 메모리 셀의 어레이를 포함할 수 있다. 메모리 컨트롤러(510)는 초기화 요청을 수신하면, 전술한 실시예들에 따라, 시변 소거 전압 신호를 이용한 프로그램 또는 소거 방식에 의해 각 메모리 층들의 스트링 선택 트랜지스터들이 소정의 상태를 갖도록 초기화할 수 있다.
도 7은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.
도 7을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 비휘발성 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 비휘발성 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 비휘발성 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 비휘발성 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다.
비휘발성 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 비휘발성 메모리 소자(1230)는 전술한 실시예에 따른 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 또 다른 예에서, 비휘발성 메모리 소자(1230)로서 노어 플래시 메모리, 상변화 메모리, 자성 메모리, 저항 메모리, 강유전체 메모리 또는 이들 중 선택된 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 플래시 메모리 소자(2100)를 포함할 수 있다. 플래시 메모리 소자(2100)는 도 1 내지 도 7을 참조하여 개시한 비휘발성 메모리 소자(100, 200, 300)를 포함할 수 있다. 플래시 메모리 소자(2100)는 타깃 상태들을 검증할 때 비정상 속도를 갖는 메모리 셀들을 검출할 수 있어 고속의 신뢰성 있는 프로그램 성능을 가질 수 있다.
메모리 컨트롤러(2200)는 플래시 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.
도 9를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100) 및 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다. 플래시 메모리(3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.
도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 10에 도시된 플래시 메모리 소자(4100)는 전술한 비휘발성 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 비휘발성 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들을 교차하는 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 접지 선택 라인을 포함하며, 상기 복수의 채널 라인들은 각각 메모리 스트링을 정의하는 3 차원 비휘발성 메모리 소자의 초기화 방법으로서,
    상기 복수의 메모리 층들 중 어느 하나 또는 전부의 상기 복수의 스트링 선택 라인들에 결합된 스트링 선택 트랜지스터들의 문턱 값을 동일한 타겟 레벨로 프로그래밍하는 초기 레벨링 단계;
    상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 선택된 메모리 층에 대하여, 상기 선택된 메모리 층의 상기 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압 신호를 인가하는 단계; 및
    상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 문턱 값 설정 단계를 포함하는 초기화 방법.
  2. 제 1 항에 있어서,
    상기 초기 레벨링된 상기 스트링 선택 트랜지스터들을 갖는 메모리 층들 중 다른 메모리 층을 선택하여, 상기 선택된 다른 메모리 층의 복수의 채널 라인들에 시변 구간을 갖는 시변 소거 전압을 인가하는 단계; 및
    상기 시변 소거 전압 신호의 상기 시변 구간에서 상기 선택된 다른 메모리 층의 상기 복수의 스트링 선택 라인들을 각각 제어하여 상기 복수의 스트링 선택 라인들에 결합된 상기 스트링 선택 트랜지스터들이 설정된 문턱 값들을 갖도록 소거 정도를 조절하는 상기 문턱 값 설정 단계를 반복하는 초기화 방법.
  3. 제 1 항에 있어서,
    상기 타겟 레벨은 상기 메모리 층마다 서로 다른 값을 갖는 초기화 방법.
  4. 제 1 항에 있어서,
    상기 시변 소거 전압 신호는 하나의 상기 시변 구간을 갖는 초기화 방법.
  5. 제 1 항에 있어서,
    상기 시변 소거 전압 신호의 상기 시변 구간은, 램핑 구간, 스텝형 구간 또는 이의 조합을 포함하는 초기화 방법.
  6. 제 1 항에 있어서,
    상기 시변 구간은 증가형 모드 또는 감소형 모드인 초기화 방법.
  7. 제 1 항에 있어서,
    상기 선택된 메모리 층에 대하여, 상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안 선택되지 않은 다른 메모리 층의 공통 소스 라인에는 소거 금지를 위한 전압 신호가 인가되는 초기화 방법.
  8. 제 7 항에 있어서,
    상기 소거 금지를 위한 전압 신호는, 상기 시변 소거 전압 신호의 최대값보다 작은 양의 전압을 갖는 초기화 방법.
  9. 제 1 항에 있어서,
    상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안, 상기 비트 라인들은 전기적으로 플로팅되는 초기화 방법.
  10. 제 1 항에 있어서,
    상기 시변 소거 전압 신호를 인가하는 단계 및 상기 문턱 값 설정 단계가 수행되는 동안, 상기 워드 라인들은 전기적으로 플로팅되는 초기화 방법.
  11. 제 1 항에 있어서,
    상기 시변 소거 전압 신호의 상기 시변 구간이 증가 모드인 경우, 상기 스트링 선택 라인들은 접지 상태에서, 상기 시변 구간 내의 적어도 2 이상의 서로 다른 시점들에서 전기적으로 플로팅됨으로써, 상기 스트링 선택 트랜지스터들의 문턱 값들을 설정하기 위한 소거 동작이 상기 시점들에서 각각 종료되는 초기화 방법.
  12. 제 1 항에 있어서,
    상기 시변 소거 전압 신호의 상기 시변 구간이 감소 모드인 경우, 상기 스트링 선택 라인들은 플로팅 상태에서, 상기 시변 구간 내의 적어도 2 이상의 서로 다른 시점들에서 접지됨으로써, 상기 스트링 선택 트랜지스터들의 문턱 값들을 설정하기 위한 소거 동작이 상기 시점들에서 각각 개시되는 초기화 방법.
  13. 제 1 항에 있어서,
    상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 초기화 방법.
  14. 제 1 항에 있어서,
    상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 초기화 방법.
  15. 복수의 메모리 층들을 포함하고, 각각의 메모리 층은 일단에 각각의 비트 라인이 연결되고, 타단에는 공통 소스 라인이 연결되는 복수의 채널 라인들, 상기 복수의 채널 라인들을 교차하는 복수의 스트링 선택 라인들, 복수의 워드 라인들 및 접지 선택 라인을 포함하며, 상기 복수의 채널 라인들은 각각 메모리 스트링을 정의하는 3 차원 비휘발성 메모리 소자의 프로그래밍 방법으로서,
    상기 스트링 선택 라인들에 소정 전압을 인가하여 선택된 메모리 층에 포함된 적어도 하나 이상의 스트링 선택 트랜지스터를 모두 턴온시키고, 비선택된 메모리 층에 포함된 적어도 하나 이상의 스트링 선택 트랜지스터 중 적어도 하나 이상을 턴오프시킴으로써 상기 복수의 메모리 층들 중 어느 하나의 메모리 층을 선택하는 단계; 및
    상기 선택된 메모리 층의 메모리 스트링들 중 선택된 메모리 스트링의 선택된 메모리 셀을 프로그래밍하기 위해, 상기 선택된 메모리 스트링의 비트 라인에는 프로그래밍 전압을 인가하고 비선택된 메모리 스트링의 비트 라인에는 상기 프로그래밍 전압보다는 높은 프로그램 금지 전압을 인가하며, 상기 선택된 메모리 셀에 결합된 워드 라인에는 프로그래밍 전압을 인가하는 프로그래밍 방법.
  16. 제 15 항에 있어서,
    상기 프로그래밍 전압은 접지 전압인 프로그래밍 방법.
  17. 제 15 항에 있어서,
    상기 프로그램 금지 전압은 공통 컬렉터 전압인 프로그래밍 방법.
  18. 제 15 항에 있어서,
    상기 복수의 메모리 층들 비선택된 메모리 층의 공통 소스 라인에는 공통 컬렉터 전압이 인가되는 프로그래밍 방법.
  19. 제 15 항에 있어서,
    상기 3 차원 비휘발성 메모리 소자의 상기 채널 라인들은 채널 적층형 구조, 직선형 BiCs 구조(straight-shaped Bit Cost Scalable 구조), 파이프형 BiCs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 프로그래밍 방법.
  20. 제 15 항에 있어서,
    상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 프로그래밍 방법.
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