KR20160062498A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되, 상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 적어도 하나 이상의 연결 제어 트랜지스터, 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하며, 상기 다수의 메모리 층은 상기 다수의 비트라인을 공유하되, 상기 다수의 메모리 층 연결된 각각의 상기 공통 소스 라인들은 서로 전기적으로 분리된다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성되거나 다수의 스트링이 반도체 기판에 적층된 구조를 갖는 3차원 반도체 장치로 구분될 수 있다.
본 발명의 실시 예는 다수의 메모리 층이 반도체 기판에 적층된 구조를 갖는 3차원 반도체 메모리 장치에서 각 메모리 층에 배치된 드레인 선택 트랜지스터의 멀티 레벨 코딩이 가능한 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되, 상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 적어도 하나 이상의 연결 제어 트랜지스터, 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하며, 상기 다수의 메모리 층은 상기 다수의 비트라인을 공유하되, 상기 다수의 메모리 층 연결된 각각의 상기 공통 소스 라인들은 서로 전기적으로 분리된다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되, 상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 제1 및 제2 연결 제어 트랜지스터, 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 메모리 장치의 동작에 있어서, 상기 다수의 메모리 층의 상기 제1 및 제2 연결 제어 트랜지스터를 프로그램하는 단계와, 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 드레인 선택 트랜지스터와 인접한 상기 제2 연결 제어 트랜지스터를 소거하는 단계와, 상기 선택된 메모리 층의 상기 드레인 선택 트랜지스터를 코딩 프로그램하는 단계와, 상기 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 프로그램하는 단계, 및 상기 다수의 메모리 층의 상기 제1 및 제2 연결 제어 트랜지스터를 소거하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되, 상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 제1 및 제2 연결 제어 트랜지스터, 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 메모리 장치의 동작에 있어서, 상기 다수의 메모리 층의 상기 드레인 선택 트랜지스터와 인접한 상기 제2 연결 제어 트랜지스터를 프로그램하는 단계와, 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계와, 상기 선택된 메모리 층의 상기 드레인 선택 트랜지스터를 코딩 프로그램하는 단계와, 상기 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 프로그램하는 단계, 및 상기 다수의 메모리 층의 상기 제1 및 제2 연결 제어 트랜지스터를 소거하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 비트라인을 공유하되, 공통 소스 라인은 서로 분리된 다수의 메모리 층이 적층된 반도체 메모리 장치의 동작에 있어서, 다수의 메모리 층 중 선택된 메모리 층의 제1 드레인 선택 트랜지스터를 코딩 프로그램하는 단계, 및 다수의 메모리 층 중 선택된 메모리 층의 제2 드레인 선택 트랜지스터를 코딩 프로그램하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 비트라인을 공유하되, 공통 소스 라인은 서로 분리된 다수의 메모리 층이 적층된 반도체 메모리 장치의 동작에 있어서, 상기 다수의 메모리 층 각각에 포함된 적어도 두 개 이상의 드레인 선택 트랜지스터들 중 선택된 드레인 선택 트랜지스터와 상기 공통 소스 라인 방향으로 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계와, 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계와, 상기 선택된 메모리 층의 상기 선택된 드레인 선택 트랜지스터를 코딩 프로그램하는 단계와, 상기 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 프로그램하는 단계, 및 상기 다수의 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 비트라인을 공유하되, 공통 소스 라인은 서로 분리된 다수의 메모리 층이 적층된 반도체 메모리 장치의 동작에 있어서, 상기 다수의 메모리 층 중 선택된 메모리 층에 포함된 적어도 두 개 이상의 드레인 선택 트랜지스터들 중 선택된 드레인 선택 트랜지스터와 상기 공통 소스 라인 방향으로 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계와, 상기 선택된 메모리 층의 상기 선택된 드레인 선택 트랜지스터를 코딩 프로그램하는 단계, 및 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 다수의 메모리 층이 반도체 기판에 적층된 구조를 갖는 3차원 반도체 메모리 장치에서 공통 비트라인과 각 메모리 층의 드레인 선택 트랜지스터 사이에 각 메모리 층과 공통 비트라인의 연결을 제어하기 위한 연결제어 트랜지스터를 추가로 배치함으로써, 각 메모리 층에 배치된 드레인 선택 트랜지스터의 코딩 문턱 전압 분포를 개선할 수 있다. 이로 인하여 드레인 선택 트랜지스터의 멀티 레벨 코딩이 가능하여 메모리 셀들의 효율을 증가시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 셀 스트링들의 회로도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 셀 스트링들의 회로도이다.
도 5는 도 4에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 도 4에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 도 4에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 셀 스트링들의 회로도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 다수의 메모리 층(1st Layer 내지 4th Layer)이 반도체 기판(미도시) 상에 적층된 구조로 형성될 수 있다. 본원 발명의 실시 예에서는 4개의 메모리 층이 적층된 구조를 도시하였으나 이에 한정되지 않으며 4개 이상의 메모리 층이 적층된 구조로 형성될 수 있다. 다수의 메모리 층(1st Layer 내지 4th Layer) 각각은 하나의 메모리 블럭으로 정의될 수 있다.
하나의 메모리 층(예를 들어 1st Layer)은 평행하게 배치된 다수의 셀 스트링(String)을 포함하며, 다수의 셀 스트링(String) 각각은 다수의 비트라인(BL1 내지 BL3)과 각각 연결된다. 본 발명의 실시 예에서는 하나의 메모리 층에 3개의 셀 스트링(String)이 배치되는 것으로 도시하였으나 이에 한정되지 않으며, 3개 이상의 셀 스트링(String) 및 3개 이상의 비트라인이 배치되는 구조로 형성될 수 있다. 또한 하나의 메모리 층에 배치된 다수의 셀 스트링(String)은 공통 소스 라인(예를 들어 CSL1)을 공유하여 연결된다.
하나의 셀 스트링(String)은 비트라인(예를 들어, BL1)과 공통 소스 라인(예를 들어 CSL1) 사이에 연결되는 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2), 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2), 다수의 메모리 셀들(MC0 내지 MCn), 및 소스 선택 트랜지스터(SST)를 포함한다. 제1 및 제2 연결 제어 트랜지스터(DCT1, DCT2)의 게이트는 제1 및 제2 연결 제어 라인(DCL1 및 DCL2)과 각각 연결되고, 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)의 게이트는 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2)과 각각 연결된다. 다수의 메모리 셀들(MC0 내지 MCn)의 게이트는 다수의 워드라인들(WL0 내지 WLn)과 각각 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다.
또한 동일한 층에 형성된 다수의 셀 스트링(String)은 제1 및 제2 연결 제어 라인(DCL1 및 DCL2), 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2), 다수의 워드라인들(WL0 내지 WLn), 및 소스 선택 라인(SSL)을 공유한다.
또한 다수의 메모리 층(1st Layer 내지 4th Layer)은 다수의 비트라인(BL1 내지 BL3)을 공유한다.
상술한 구조의 반도체 메모리 장치(10)는 다수의 메모리 층(1st Layer 내지 4th Layer)이 다수의 비트라인(BL1 내지 BL3)을 공유함으로써, 하나의 메모리 블럭을 선택하여 프로그램, 리드 동작을 진행하기 위해서는 다수의 메모리 층(1st Layer 내지 4th Layer) 각각을 전기적으로 분리하여야 한다.
본 발명의 실시 예에서는 두 개의 연결 제어 트랜지스터 및 두 개의 드레인 선택 트랜지스터가 하나의 스트링에 포함된 예를 설명하였으나, 이에 한정되지 아니하고 하나의 스트링에 하나의 연결 제어 트랜지스터 및 하나의 드레인 선택 트랜지스터가 포함되도록 구성 가능하다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 및 도 2를 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
하기 표 1은 본 발명에 따른 반도체 메모리 장치의 동작 방법에서 바이어스 인가를 나타내는 표이다.
BL DCL1 DCL2 DSL1 DSL2 WLs SSL Sel CSL Unsel CSL
DCT1 & DCT2 Pgm 0V ISPP ISPP Vpass Vpass 0V 0V 0V 0V

DCT2 Erase		 방법 1 F Vt+1V 0V Vpass Vpass Vpass Ver-a Verase 0V
방법 2 F 0V 0V Vpass Vpass Vpass Vdc Vdc 0V
DST1 coding Pgm
 0V(Pgm 중)
4.5V(Pgm 금지)		 Turn-on 0V ISPP Vpass Vpass 0V Vdc 0V
DST2 coding Pgm 0V(Pgm 중)
4.5V(Pgm 금지)		 Turn-on 0V Vpass ISPP Vpass 0V Vdc 0V
DCT2 Pgm 0V Turn-on ISPP Vpass Vpass 0V 0V 0V 0V
1) DCT1, DCT2 프리 프로그램(S210)
먼저 모든 메모리 층(1st Layer 내지 4th layer)의 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)들을 프리 프로그램한다. 이때 비트라인들(BL1 내지 BL3)은 프로그램 허용 전압(예를 들어 0V)을 인가하고, 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2)에는 패스 전압(Vpass)을 인가한다. 이 후, 제1 및 제2 연결 제어 라인(DCL1 및 DCL2)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하여 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)를 프리 프로그램한다. 이때 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)의 프리 프로그램 동작은 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)를 순차적으로 프리 프로그램하거나 동시에 진행할 수 있다.
2) 코딩 프로그램 메모리 층 선택(S220)
다수의 메모리 층(1st Layer 내지 4th layer) 중 코딩 프로그램 동작을 수행할 메모리 층을 선택한다. 즉, 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)를 멀티 레벨을 갖도록 코딩 프로그램할 메모리 층을 선택한다. 이때 제1 메모리 층(1st Layer)부터 마지막 메모리 층(4th Layer)까지 순차적으로 선택할 수 있다.
3) DCT2 소거 동작(S230)
선택된 메모리 층(예를 들어 1st layer)의 제2 연결 제어 트랜지스터(DCT2)에 대한 소거 동작을 수행한다. 이때 소거 동작은 두가지 방법으로 진행할 수 있다.
첫 번째 방법은 공통 소스 라인(CSL1)을 통해 소거 전압(Verase)을 인가하는 방식이다. 비트라인들(BL1 내지 BL3)을 플로팅 상태(F)가 되도록 제어한 후, 제1 연결 제어 라인(DCL1)에 턴온 전압(Vt+1V)을 인가하여 제1 연결 제어 트랜지스터(DCT1)를 턴온시킨다. 이 후, 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하고 코딩 프로그램 메모리 층으로 선택된 메모리 층(예를 들어 1st Layer)의 공통 소스 라인(CSL1)에 소거 전압(Verase)을 인가하여 프리 프로그램된 제2 연결 제어 트랜지스터(DCT2)만을 선택적으로 소거한다. 이때 소스 선택 라인(SSL)에는 소거 전압보다 낮은 설정 전압(Ver-a)을 인가하는 것이 바람직하다.
두 번째 방법은 채널을 고전위로 부스팅시켜 소거하는 방식이다. 비트라인들(BL1 내지 BL3)을 플로팅 상태(F)가 되도록 제어한 후, 제1 및 제2 연결 제어 라인(DCL1 및 DCL2)에 0V의 전압을 인가하여 턴오프시킨다. 코딩 프로그램 메모리 층으로 선택된 메모리 층(예를 들어 1st Layer)의 공통 소스 라인(CSL1) 및 소스 선택 라인(SSL)에 전원 전압(Vdc)을 인가한다. 이 후, 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 셀 스트링(String)의 채널을 고전위로 부스팅시킨다. 이로 인하여 부스팅된 채널과 인접한 제2 연결 제어 트랜지스터(DCT2)는 부스팅된 채널과의 전위차에 의해 소거된다.
4) DST1 코딩 프로그램(S240)
선택된 메모리 층(예를 들어 1st layer)의 제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램한다. 다수의 비트라인들 중 선택된 비트라인에는 프로그램 허용 전압(0V)을 인가하고 비 선택된 비트라인에는 프로그램 금지 전압(4.5V)를 인가한다. 이때 프리 프로그램된 제1 연결 제어 트랜지스터(DCT1)들은 연결된 비트라인의 전위가 프로그램 허용 전압(0V)일 경우 턴온되고 연결된 비트라인의 전위가 프로그램 금지 전압(4.5V)일 경우 턴오프된다. 이 후, 제1 드레인 선택 라인(DSL1)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하고 제2 드레인 선택 라인(DSL2) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램한다.
5) DST2 코딩 프로그램(S250)
제1 드레인 선택 트랜지스터(DST1)의 코딩 프로그램 동작이 종료되면, 제2 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작을 수행한다. 제2 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작은 제1 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작과 유사하며, 제2 드레인 선택 라인(DSL2)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하고 제1 드레인 선택 라인(DSL1) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 제2 드레인 선택 트랜지스터(DST2)를 코딩 프로그램한다.
6) DCT2 프로그램(S260)
소거 상태의 제2 연결 제어 트랜지스터(DCT2)를 프로그램한다. 제2 연결 제어 트랜지스터(DCT2)의 프로그램 동작은 상술한 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)의 프리 프로그램 동작 단계(S210)와 동일한 방법으로 진행하되, 선택된 메모리 층의 제2 연결 제어 트랜지스터(DCT2)만을 프로그램한다.
7) 메모리 층이 마지막 메모리 층인지 확인(S270)
현재 코딩 프로그램 동작을 수행한 메모리 층이 마지막 메모리층(4th Layer)인지 확인한다. 이에 마지막 메모리층(4th Layer)이 아니라고 판단될 경우 현재 선택된 메모리 층의 다음 메모리 층을 선택하여 코딩 프로그램 메모리 층 선택(S220)단계로 복귀한다.
8) DCT1 및 DCT2 소거 동작(S280)
상술한 메모리 층이 마지막 메모리 층인지 확인(S270) 단계에서 현재 선택된 메모리 층이 마지막 메모리 층(4th Layer)으로 판단되고, 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)를 소거하는 경우, 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)의 문턱 전압에 의한 셀 스트링(String)의 사이드 이펙트(side effect)를 방지할 수 있다.
제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)의 소거 방법은 상술한 DCT2 소거 동작(S230)에서 설명한 공통 소스 라인(CSL1)을 통해 소거 전압(Verase)을 인가하는 방식 또는 채널을 고전위로 부스팅시켜 소거하는 방식을 선택하여 수행할 수 있다.
상술한 바와 같이 반도체 메모리 장치에서 비트라인과 각 메모리 층의 드레인 선택 트랜지스터 사이에 각 메모리 층과 비트라인의 연결을 제어하기 위한 연결제어 트랜지스터를 추가로 배치함으로써, 각 메모리 층에 배치된 드레인 선택 트랜지스터의 코딩 문턱 전압 분포를 개선할 수 있다. 이로 인하여 드레인 선택 트랜지스터의 멀티 레벨 코딩이 가능하여 메인 메모리 셀들의 효율을 증가시킬 수 있다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 및 도 3 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 실시 예는 상술한 도 2에 도시된 실시 예 중 제2 연결 제어 트랜지스터(DCT2)의 소거 동작시 제1 연결 제어 트랜지스터(DCT1)의 문턱 전압이 하강하는 이상 현상이 발생할 경우 적용할 수 있다.
하기 표 2은 본 발명에 따른 반도체 메모리 장치의 동작 방법에서 바이어스 인가를 나타내는 표이다.
BL DCL1 DCL2 DSL1 DSL2 WLs SSL Sel CSL Unsel CSL
DCL1 & DCL2 Pgm 0V ISPP ISPP Vpass Vpass 0V 0V 0V 0V

DCL2 Erase		 방법 1 F Vt+1V 0V Vpass Vpass Vpass Ver-a Verase 0V
방법 2 F 0V 0V Vpass Vpass Vpass Vdc Vdc 0V

DCL1 Pgm		 방법 1 4V Vpgm2 Vpass Vpass Vpass Vpass 0V 0V 4V
방법 2 4V Vpgm2 GIDL or DAHE or DIBL Vpass Vpass Vpass 0V 0V 4V
DSL1 coding Pgm 0V(Pgm 중)
4.5V(Pgm 금지)
 Turn-on 0V ISPP Vpass Vpass Vdc Vdc 0V
DSL2 coding Pgm Turn-on 0V Vpass ISPP Vpass Vdc Vdc 0V
DCL2 Pgm 0V Turn-on ISPP Vpass Vpass 0V 0V 0V 0V
1) DCT2 프리 프로그램(S310)
먼저 모든 메모리 층(1st Layer 내지 4th layer)의 제2 연결 제어 트랜지스터(DCT2)들을 프리 프로그램한다. 이때 비트라인들(BL1 내지 BL3)은 프로그램 허용 전압(예를 들어 0V)을 인가하고 제1 연결 제어 라인(DCL1)에는 0V의 전압을 인가한다. 또한 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2)에는 패스 전압(Vpass)을 인가하고, 다수의 워드라인들(WLs;WL0 내지 WLn), 소스 선택 라인(SSL), 및 공통 소스 라인(CSL1 내지 CSL4)에는 0V의 전압을 인가한다. 이 후, 제2 연결 제어 라인(DCL2)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하여 제2 연결 제어 트랜지스터(DCT2)를 프리 프로그램한다.
2) 코딩 프로그램 메모리 층 선택(S320)
다수의 메모리 층(1st Layer 내지 4th layer) 중 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)를 멀티 레벨을 갖도록 코딩 프로그램할 메모리 층을 선택한다. 이때 제1 메모리 층(1st Layer)부터 마지막 메모리 층(4th Layer)까지 순차적으로 선택할 수 있다.
3) DCT2 소거 동작(S330)
선택된 메모리 층(예를 들어 1st layer)의 제2 연결 제어 트랜지스터(DCT2)에 대한 소거 동작을 수행한다. 이때 소거 동작은 두 가지 방법으로 진행할 수 있다.
첫 번째 방법은 공통 소스 라인(CSL1)을 통해 소거 전압(Verase)을 인가하는 방식이다. 비트라인들(BL1 내지 BL3)을 플로팅 상태(F)가 되도록 제어한 후, 제1 연결 제어 라인(DCL1)에 턴온 전압(Vt+1V)을 인가하여 제1 연결 제어 트랜지스터(DCT1)를 턴온시킨다. 이 후, 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하고 코딩 프로그램 메모리 층으로 선택된 메모리 층(예를 들어 1st Layer)의 공통 소스 라인(CSL1)에 소거 전압(Verase)을 인가하여 프리 프로그램된 제2 연결 제어 트랜지스터(DCT2)만을 선택적으로 소거한다. 이때 소스 선택 라인(SSL)에는 소거 전압보다 낮은 설정 전압(Ver-a)을 인가하는 것이 바람직하다.
두 번째 방법은 채널을 고전위로 부스팅시켜 소거하는 방식이다. 비트라인들(BL1 내지 BL3)을 플로팅 상태(F)가 되도록 제어한 후, 제1 및 제2 연결 제어 라인(DCL1)에 0V의 전압을 인가하여 턴오프시킨다. 코딩 프로그램 메모리 층으로 선택된 메모리 층(예를 들어 1st Layer)의 공통 소스 라인(CSL1) 및 소스 선택 라인(SSL)에 전원 전압(Vdc)을 인가한다. 이 후, 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 셀 스트링(String)의 채널을 고전위로 부스팅시킨다. 이로 인하여 부스팅된 채널과 인접한 제2 연결 제어 트랜지스터(DCT2)는 부스팅된 채널과의 전위차에 의해 소거된다.
4) DCT1 프로그램(S340)
제1 연결 제어 트랜지스터(DCT1)의 프로그램 동작은 두 가지 방식으로 진행할 수 있다.
첫 번째 방식은 핫 캐리어 인젝션(HCI; Hot carrier injection) 방식이다. 제2 연결 제어 라인(DCL2), 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2), 및 다수의 워드라인들(WLs;WL0 내지 WLn)에는 패스 전압(Vpass)을 인가하고, 비트라인에 고전압(4V)을 인가한다. 이로 인하여 제1 연결 제어 트랜지스터(DCT1)와 인접한 채널에서는 핫 캐리어가 발생하게 되고 이때 제1 연결 제어 라인(DCL1)에 일반적인 프로그램 전압보다 낮은 전위 레벨을 갖는 하위 프로그램 전압(Vpgm2)을 인가하게 되면 핫 캐리어가 제1 연결 제어 트랜지스터(DCT1)의 전하 저장층으로 터널링되어 프로그램된다.
두 번째 방식은 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식이다. 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2), 및 다수의 워드라인들(WLs;WL0 내지 WLn)에는 패스 전압(Vpass)을 인가하고, 비트라인에 고전압(4V)을 인가한다. 이때 제2 연결 제어 트랜지스터(DCT2)에서 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)이 발생하도록 제2 연결 제어 트랜지스터(DCT2)를 턴온시키되 얕게 턴온(shallow turn-on)되도록 제2 연결 제어 라인(DCL2)에 인가되는 전압을 조절한다. 이때 제1 연결 제어 라인(DCL1)에 일반적인 프로그램 전압보다 낮은 전위 레벨을 갖는 하위 프로그램 전압(Vpgm2)을 인가하게 되면 GIDL 또는 DAHC 또는 DIBL에 의해 발생된 캐리어가 제1 연결 제어 트랜지스터(DCT1)의 전하 저장층으로 터널링되어 프로그램된다.
5) DST1 코딩 프로그램(S350)
먼저 선택된 메모리 층(예를 들어 1st layer)의 제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램한다. 다수의 비트라인들 중 선택된 비트라인에는 프로그램 허용 전압(0V)을 인가하고 비 선택된 비트라인에는 프로그램 금지 전압(4.5V)를 인가한다. 이때 프리 프로그램된 제1 연결 제어 트랜지스터(DST1)들은 연결된 비트라인의 전위가 프로그램 허용 전압(0V)일 경우 턴온되고 연결된 비트라인의 전위가 프로그램 금지 전압(4.5V)일 경우 턴오프된다. 이 후, 제1 드레인 선택 라인(DSL1)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하고 제2 드레인 선택 라인(DSL2) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램한다.
6) DST2 코딩 프로그램(S360)
제1 드레인 선택 트랜지스터(DST1)의 코딩 프로그램 동작이 종료되면, 제2 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작을 수행한다. 제2 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작은 제1 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작과 유사하며, 제2 드레인 선택 라인(DSL2)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하고 제1 드레인 선택 라인(DSL1) 및 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 제2 드레인 선택 트랜지스터(DST2)를 코딩 프로그램한다.
7) DCT2 프로그램(S370)
제2 연결 제어 트랜지스터(DCT2)를 프로그램한다. 이때 비트라인들(BL1 내지 BL3)은 프로그램 허용 전압(예를 들어 0V)을 인가하고 제1 연결 제어 라인(DCL1)에는 0V의 전압을 인가한다. 또한 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2)에는 패스 전압(Vpass)을 인가하고, 다수의 워드라인들(WLs;WL0 내지 WLn), 소스 선택 라인(SSL), 및 공통 소스 라인(CSL1 내지 CSL4)에는 0V의 전압을 인가한다. 이 후, 제2 연결 제어 라인(DCL2)에 스텝 펄스만큼 순차적으로 증가하는 ISPP(Incremental Step Pulse Program) 펄스를 인가하여 제2 연결 제어 트랜지스터(DCT2)를 프로그램한다.
8) 메모리 층이 마지막 메모리 층인지 확인(S380)
현재 코딩 프로그램 동작을 수행한 메모리 층이 마지막 메모리층(4th Layer)인지 확인한다. 이에 마지막 메모리층(4th Layer)이 아니라고 판단될 경우 현재 선택된 메모리 층의 다음 메모리 층을 선택하여 코딩 프로그램 메모리 층 선택(S320)단계로 복귀한다.
9) DCT1 및 DCT2 소거 동작(S390)
상술한 메모리 층이 마지막 메모리 층인지 확인(S380) 단계에서 현재 선택된 메모리 층이 마지막 메모리 층(4th Layer)으로 판단된 경우, 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)를 소거한다. 이로 인하여 제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)의 문턱 전압에 의한 셀 스트링(String)의 사이드 이펙트(side effect)가 발생하는 것을 방지할 수 있다.
제1 및 제2 연결 제어 트랜지스터(DCT1 및 DCT2)의 소거 방법은 상술한 DCT2 소거 동작(S330)에서 설명한 공통 소스 라인(CSL1)을 통해 소거 전압(Verase)을 인가하는 방식 또는 채널을 고전위로 부스팅시켜 소거하는 방식을 선택하여 수행할 수 있다.
상술한 바와 같이 반도체 메모리 장치에서 비트라인과 각 메모리 층의 드레인 선택 트랜지스터 사이에 각 메모리 층과 비트라인의 연결을 제어하기 위한 연결제어 트랜지스터를 추가로 배치함으로써, 각 메모리 층에 배치된 드레인 선택 트랜지스터의 코딩 문턱 전압 분포를 개선할 수 있다. 이로 인하여 드레인 선택 트랜지스터의 멀티 레벨 코딩이 가능하여 메인 메모리 셀들의 효율을 증가시킬 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 셀 스트링들의 회로도이다.
도 4를 참조하면, 반도체 메모리 장치(100)는 다수의 메모리 층(1st Layer 내지 4th Layer)이 적층된 구조로 형성될 수 있다. 본원 발명의 실시 예에서는 4개의 메모리 층이 적층된 구조를 도시하였으나 이에 한정되지 않으며 4개 이상의 메모리 층이 적층된 구조로 형성될 수 있다. 다수의 메모리 층(1st Layer 내지 4th Layer) 각각의 하나의 메모리 블럭으로 정의될 수 있다.
하나의 메모리 층(예를 들어 1st Layer)은 평행하게 배치된 다수의 셀 스트링(String)을 포함하며, 다수의 셀 스트링(String)은 다수의 비트라인(BL1 내지 BL3)과 각각 연결된다. 본 발명의 실시 예에서는 하나의 메모리 층에 3개의 셀 스트링(String)이 배치되는 것으로 도시하였으나 이에 한정되지 않으며, 3개 이상의 셀 스트링(String) 및 3개 이상의 비트라인이 배치되는 구조로 형성될 수 있다. 또한 하나의 메모리 층에 배치된 다수의 셀 스트링(String)은 공통 소스 라인(예를 들어 CSL1)을 공유하여 연결된다.
하나의 셀 스트링(String)은 비트라인(예를 들어, BL1)과 공통 소스 라인(예를 들어 CSL1) 사이에 연결되는 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2), 다수의 메모리 셀들(MC0 내지 MCn), 및 소스 선택 트랜지스터(SST)를 포함한다. 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)의 게이트는 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2)과 각각 연결된다. 다수의 메모리 셀들(MC0 내지 MCn)의 게이트는 다수의 워드라인들(WL0 내지 WLn)과 각각 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다.
또한 동일한 층에 형성된 다수의 셀 스트링(String)은 제1 및 제2 드레인 선택 라인(DSL1 및 DSL2), 다수의 워드라인들(WL0 내지 WLn), 및 소스 선택 라인(SSL)을 공유한다.
또한 다수의 메모리 층(1st Layer 내지 4th Layer)은 다수의 비트라인(BL1 내지 BL3)을 공유한다.
상술한 구조의 반도체 메모리 장치(100)는 다수의 메모리 층(1st Layer 내지 4th Layer)이 다수의 비트라인(BL1 내지 BL3)을 공유함으로써, 하나의 메모리 블럭을 선택하여 프로그램, 리드 동작을 진행하기 위해서는 다수의 메모리 층(1st Layer 내지 4th Layer) 각각을 전기적으로 분리하여야 한다.
본 발명의 실시 예에서는 하나의 셀 스트링이 두 개의 드레인 선택 트랜지스터를 포함하는 구성이 개시되어 있으나, 이에 한정되지 아니하고 하나의 셀 스트링이 적어도 하나 이상의 드레인 선택 트랜지스터를 포함하도록 구성할 수 있다.
도 5는 도 4에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4 및 도 5를 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
하기 표 3은 본 발명에 따른 반도체 메모리 장치의 동작 방법에서 바이어스 인가를 나타내는 표이다.
BL DSL1 DSL2 WLn WL0 내지 WLn-1 SSL Sel CSL Unsel CSL

DST1 Pgm		 방법 1 4V→Verify Pass→0V Vpgm2 Vpass Vpass Vpass Vpass 0V 4V
방법 2 4V→Verify Pass→0V Vpgm2 GIDL or DAHC or DIBL Vpass Vpass Vpass 0V 4V
DST2 Pgm
 방법 1 4V→Verify Pass→0V Vpass Vpgm2 Vpass Vpass Vpass 0V 4V
방법 2 4V→Verify Pass→0V Vpass Vpgm2 GIDL or DAHC or DIBL Vpass Vpass 0V 4V
1) 코딩 프로그램 메모리 층 선택(S510)
다수의 메모리 층(1st Layer 내지 4th layer) 중 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)를 멀티 레벨을 갖도록 코딩 프로그램할 메모리 층을 선택한다. 이때 제1 메모리 층(1st Layer)부터 마지막 메모리 층(4th Layer)까지 순차적으로 선택할 수 있다.
2) DST1 코딩 프로그램(S520)
먼저 선택된 메모리 층(예를 들어 1st layer)의 제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램한다.
제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램하는 방식은 두가지 방식으로 수행할 수 있다.
첫 번째 방식은 핫 캐리어 인젝션(HCI; Hot carrier injection) 방식이다. 제2 드레인 선택 라인(DSL2), 및 다수의 워드라인들(WL0 내지 WLn)에는 패스 전압(Vpass)을 인가하고, 비트라인에 고전압(4V)을 인가한다. 이로 인하여 제1 드레인 선택 트랜지스터연결 제어 트랜지스터(DCST1)와 인접한 채널에서는 핫 캐리어가 발생하게 되고 이때 제1 드레인 선택 연결 제어 라인(DCSL1)에 일반적인 프로그램 전압보다 낮은 전위 레벨을 갖는 하위 프로그램 전압(Vpgm2)을 인가게인가하게 되면 핫 캐리어가 제1 드레인 선택연결 제어 트랜지스터(DCST1)의 전하 저장층으로 터널링되어 프로그램된다. 프로그램 동작 후 검증 동작을 수행하여 프로그램 패스로 판단된 경우 비트라인에 0V를 인가하여 문턱 전압이 상승하는 것을 방지한다.
두 번째 방식은 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식이다. 제2 드레인 선택 라인(DSL2), 및 다수의 워드라인들(WL0 내지 WLn)에는 패스 전압(Vpass)을 인가하고, 비트라인에 고전압(4V)을 인가한다. 이때 제2 드레인 선택 트랜지스터(DST2)에서 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)이 발생하도록 제2 드레인 선택 트랜지스터(DST2)를 턴온시키되 얕게 턴온(shallow turn-on)되도록 제2 드레인 선택 라인(DSL2)에 인가되는 전압을 조절한다. 이때 제1 드레인 선택 라인(DSL1)에 일반적인 프로그램 전압보다 낮은 전위 레벨을 갖는 하위 프로그램 전압(Vpgm2)을 인가하게 되면 GIDL 또는 DAHC 또는 DIBL에 의해 발생된 캐리어가 제1 드레인 선택 트랜지스터(DST1)의 전하 저장층으로 터널링되어 프로그램된다. 프로그램 동작 후 검증 동작을 수행하여 프로그램 패스로 판단된 경우 비트라인에 0V를 인가하여 문턱 전압이 상승하는 것을 방지한다.
3) DST2 코딩 프로그램(S530)
제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램 동작이 완료된 후 제2 드레인 선택 트랜지스터(DST2)의 코딩 프로그램 동작을 수행한다.
제2 드레인 선택 트랜지스터(DST2)의 코딩 동작은 제1 드레인 선택 트랜지스터(DST1)를 코딩 프로그램 동작과 동일하게 수행할 수 있다.
4) 메모리 층이 마지막 메모리 층인지 확인(S540)
현재 코딩 프로그램 동작을 수행한 메모리 층이 마지막 메모리층(4th Layer)인지 확인한다. 이에 마지막 메모리층(4th Layer)이 아니라고 판단될 경우 현재 선택된 메모리 층의 다음 메모리 층을 선택하여 코딩 프로그램 메모리 층 선택(S510)단계로 복귀한다.
상술한 바와 같이 반도체 메모리 장치의 동작 방법에서는 각 메모리 층에 배치된 드레인 선택 트랜지스터들을 코딩 프로그램함으로써, 반도체 메모리 장치의 프로그램 동작 또는 리드 동작시 제1 및 제2 드레인 선택 라인에 인가되는 전압에 따라 다수의 메모리 층 중 선택된 메모리 층만을 선택적으로 활성화시킬 수 있다.
도 6은 도 4에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4 및 도 6을 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
하기 표 4 및 표 5는 본 발명에 따른 반도체 메모리 장치의 동작 방법에서 바이어스 인가를 나타내는 표이다.
BL DSL1 DSL2 WLn WL0 내지 WLn-1 SSL Sel CSL Unsel CSL
DST1 Pgm 4V→Verify Pass→0V Vpgm2 Vpass2 Vpass Vpass Vpass 0V 4V
DST2 Pgm
 4V→Verify Pass→0V Vpass Vpgm2 Vpass2 Vpass Vpass 0V 4V
BL DSL1 DSL2 WLn WL0 내지 WLn-1 SSL Sel CSL Unsel CSL
DST1 Pgm 4V→Verify Pass→0V Vpgm2 GIDL or DAHC or DIBL Vpass Vpass Vpass 0V 4V
DST2 Pgm
 4V→Verify Pass→0V Vpass Vpgm2 GIDL or DAHC or DIBL Vpass Vpass 0V 4V
1) DST_N+1 프로그램(S610)
먼저 모든 메모리 층(1st Layer 내지 4th layer)의 N+1번째 드레인 선택 트랜지스터를 프로그램한다. 최초 동작시 N은 1로 설정한다. 즉, 최초 동작시 제2 드레인 선택 트랜지스터(DST2)를 프로그램한다.
제2 드레인 선택 트랜지스터(DST2)의 프로그램 동작은 표 4 및 표 5에 나타난 바이어스를 이용하여 앞서 설명한 핫 캐리어 인젝션(HCI; Hot carrier injection) 방식 또는 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식으로 수행될 수 있다.
제N 번째 드레인 선택 트랜지스터가 마지막 드레인 선택 트랜지스터(DST2)일 경우 제N+1 번째 드레인 선택 트랜지스터는 메모리 셀(MCn)로 정의한다.
2) 코딩 프로그램 메모리 층 선택(S620)
다수의 메모리 층(1st Layer 내지 4th layer) 중 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)를 멀티 레벨을 갖도록 코딩 프로그램할 메모리 층을 선택한다. 이때 제1 메모리 층(1st Layer)부터 마지막 메모리 층(4th Layer)까지 순차적으로 선택할 수 있다.
3) DST_N+1 소거(S630)
선택된 메모리 층의 DST_N+1 트랜지스터의 소거 동작을 수행한다. 이때 소거 동작은 두 가지 방법으로 진행할 수 있다.
첫 번째 방법은 공통 소스 라인(CSL1)을 통해 소거 전압(Verase)을 인가하는 방식이다. 비트라인들(BL1 내지 BL3)을 플로팅 상태(F)가 되도록 제어한 후, 제N 드레인 선택 라인에 턴온 전압(Vt+1V)을 인가하여 제N번째 드레인 선택 트랜지스터를 턴온시킨다. 이 후, 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하고 코딩 프로그램 메모리 층으로 선택된 메모리 층(예를 들어 1st Layer)의 공통 소스 라인(CSL1)에 소거 전압(Verase)을 인가하여 프로그램된 제N+1번째 드레인 선택 트랜지스터만을 선택적으로 소거한다. 이때 소스 선택 라인(SSL)에는 소거 전압보다 낮은 설정 전압(Ver-a)을 인가하는 것이 바람직하다.
두 번째 방법은 채널을 고전위로 부스팅시켜 소거하는 방식이다. 비트라인들(BL1 내지 BL3)을 플로팅 상태(F)가 되도록 제어한 후, 제1 드레인 선택 트랜지스터(DST1)에 0V의 전압을 인가하여 턴오프시킨다. 코딩 프로그램 메모리 층으로 선택된 메모리 층(예를 들어 1st Layer)의 공통 소스 라인(CSL1) 및 소스 선택 라인(SSL)에 전원 전압(Vdc)을 인가한다. 이 후, 다수의 워드라인들(WLs;WL0 내지 WLn)에 패스 전압(Vpass)을 인가하여 셀 스트링(String)의 채널을 고전위로 부스팅시킨다. 이로 인하여 부스팅된 채널과 인접한 제N+1번째 드레인 선택 트랜지스터(DCT2)는 부스팅된 채널과의 전위차에 의해 소거된다.
4) DST_N 코딩 프로그램(S640)
제N 번째 드레인 선택 트랜지스터를 코딩 프로그램한다. 다수의 워드라인(WL0 내지 WLn) 및 소스 선택 라인(SSL)에는 패스 전압(Vpass)을 인가하고 선택된 공통 소스 라인(CSL1)에는 0V의 전압을 인가한다. 또한 선택된 비트라인에 고전압(4V)을 인가한다. 이로 인하여 제N 번째 드레인 선택 트랜지스터와 인접한 채널에서는 핫 캐리어가 발생하게 되고 이때 제N 번째 드레인 선택 트랜지스터에 일반적인 프로그램 전압보다 낮은 전위 레벨을 갖는 하위 프로그램 전압(Vpgm2)을 인가하게 되면 핫 캐리어가 제N 번째 드레인 선택 트랜지스터의 전하 저장층으로 터널링되어 프로그램된다. 이때 제N 번째 드레인 선택 트랜지스터와 소스 방향으로 인접한 제N+1 번째 드레인 선택 트랜지스터에 인가되는 패스 전압을 조절하여 설정 패스 전압(Vpass2)을 인가한다. 설정 패스 전압(Vpass2)은 프로그램 문턱 전압과 소거 문턱 전압 사이의 값으로 설정하는 것이 바람직하다. 이로 인하여 비 선택된 메모리 층의 경우 프로그램된 제N+1 번째 드레인 선택 트랜지스터가 설정 패스 전압(Vpass2)에 의해 턴오프되어 핫 캐리어가 발생되지 않는 반면, 선택된 메모리 층의 경우 소거된 제N+1 번째 드레인 선택 트랜지스터가 설정 패스 전압(Vpass2)에 의해 턴온되어 핫 캐리어가 발생된다. 이로 인하여 선택된 메모리 층의 제N 번째 드레인 선택 트랜지스터만을 선택적으로 코딩 프로그램할 수 있다.
5) DST_N+1 프로그램(S650)
제N 번째 드레인 선택 트랜지스터의 코딩 프로그램 동작이 완료되면 소거 상태의 제N+1 번째 드레인 선택 트랜지스터를 프로그램한다. 프로그램 동작은 상술한 DST_N+1 프로그램 단계(S610)와 유사하게 수행할 수 있다.
6) 메모리 층이 마지막 메모리 층인지 확인(S660)
현재 코딩 프로그램 동작을 수행한 메모리 층이 마지막 메모리층(4th Layer)인지 확인한다. 이에 마지막 메모리층(4th Layer)이 아니라고 판단될 경우 현재 선택된 메모리 층의 다음 메모리 층을 선택하여 코딩 프로그램 메모리 층 선택(S620)단계로 복귀한다.
7) 모든 메모리 층의 DST_N+1 소거(S670)
상술한 메모리 층이 마지막 메모리 층인지 확인(S6680) 단계에서 현재 선택된 메모리 층이 마지막 메모리 층(4th Layer)으로 판단된 경우, 모든 메모리 층의 제N+1번째 드레인 선택 트랜지스터를 소거한다. 이로 인하여 셀 스트링(String)의 사이드 이펙트(side effect)가 발생하는 것을 방지할 수 있다.
제N+1번째 드레인 선택 트랜지스터 소거 방법은 공통 소스 라인들(CSL1 내지 CSL4)을 통해 소거 전압(Verase)을 인가하는 방식 또는 채널을 고전위로 부스팅시켜 소거하는 방식을 선택하여 수행할 수 있다.
8) 마지막 DST인지 확인(S680)
제N 번째 드레인 선택 트랜지스터가 마지막 드레인 선택 트랜지스터(예를 들어 DST2)인지 확인한다.
9) 다음 DST 선택(S690)
상술한 마지막 DST인지 확인 단계(S680)에서 마지막 드레인 선택 트랜지스터가 아니라고 판단된 경우, 다음 드레인 선택 트랜지스터를 선택하여 상술한 DST_N+1 프로그램(S610) 단계로 복귀한다. 이때 N의 수를 1 증가시키는 것이 바람직하다.
상술한 바와 같이 반도체 메모리 장치의 동작 방법에서는 각 메모리 층에 배치된 드레인 선택 트랜지스터들을 코딩 프로그램함으로써, 반도체 메모리 장치의 프로그램 동작 또는 리드 동작시 제1 및 제2 드레인 선택 라인에 인가되는 전압에 따라 다수의 메모리 층 중 선택된 메모리 층만을 선택적으로 활성화시킬 수 있다.
도 7은 도 4에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4 및 도 7을 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
하기 표 6은 본 발명에 따른 반도체 메모리 장치의 동작 방법에서 바이어스 인가를 나타내는 표이다.
BL DSL1 DSL2 WLn WL0 내지 WLn-1 SSL Sel CSL Unsel CSL
DST1 Pgm 4V→Verify Pass→0V Vpgm2 GIDL or DAHC or DIBL Vpass Vpass Vpass 0V 4V
DST2 Pgm
 4V→Verify Pass→0V Vpass Vpgm2 GIDL or DAHC or DIBL Vpass Vpass 0V 4V
1) 코딩 프로그램 메모리 층 선택(S710)
다수의 메모리 층(1st Layer 내지 4th layer) 중 제1 및 제2 드레인 선택 트랜지스터(DST1 및 DST2)를 멀티 레벨을 갖도록 코딩 프로그램할 메모리 층을 선택한다. 이때 제1 메모리 층(1st Layer)부터 마지막 메모리 층(4th Layer)까지 순차적으로 선택할 수 있다.
2) DST_N+1 프로그램(S720)
먼저 선택된 메모리 층의 N+1번째 드레인 선택 트랜지스터를 프로그램한다. 최초 동작시 N은 1로 설정한다. 즉, 최초 동작시 제2 드레인 선택 트랜지스터(DST2)를 프로그램한다.
제2 드레인 선택 트랜지스터(DST2)의 프로그램 동작은 앞서 설명한 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식으로 수행될 수 있다.
제N 번째 드레인 선택 트랜지스터가 마지막 드레인 선택 트랜지스터(DST2)일 경우 제N+1 번째 드레인 선택 트랜지스터는 메모리 셀(MCn)로 정의한다.
3) DST_N 코딩 프로그램(S730)
제N 번째 드레인 선택 트랜지스터를 코딩 프로그램한다. 다수의 워드라인(WL0 내지 WLn) 및 소스 선택 라인(SSL)에는 패스 전압(Vpass)을 인가하고 선택된 공통 소스 라인(CSL1)에는 0V의 전압을 인가한다. 또한 선택된 비트라인에 고전압(4V)을 인가한다. 이로 인하여 제N 번째 드레인 선택 트랜지스터와 인접한 채널에서는 핫 캐리어가 발생하게 되고 이때 제N 번째 드레인 선택 트랜지스터에 일반적인 프로그램 전압보다 낮은 전위 레벨을 갖는 하위 프로그램 전압(Vpgm2)을 인가하게 되면 핫 캐리어가 제N 번째 드레인 선택 트랜지스터의 전하 저장층으로 터널링되어 프로그램된다. 이때 제N 번째 드레인 선택 트랜지스터와 소스 방향으로 인접한 제N+1 번째 드레인 선택 트랜지스터에 인가되는 패스 전압을 조절하여 설정 패스 전압(Vpass2)을 인가한다. 설정 패스 전압(Vpass2)은 프로그램 문턱 전압과 소거 문턱 전압 사이의 값으로 설정하는 것이 바람직하다. 이로 인하여 비 선택된 메모리 층의 경우 프로그램된 제N+1 번째 드레인 선택 트랜지스터가 설정 패스 전압(Vpass2)에 의해 턴오프되어 핫 캐리어가 발생되지 않는 반면, 선택된 메모리 층의 경우 소거된 제N+1 번째 드레인 선택 트랜지스터가 설정 패스 전압(Vpass2)에 의해 턴온되어 핫 캐리어가 발생된다. 이로 인하여 선택된 메모리 층의 제N 번째 드레인 선택 트랜지스터만을 선택적으로 코딩 프로그램할 수 있다.
4) DST_N+1 소거(S740)
선택된 메모리 층의 제N+1번째 드레인 선택 트랜지스터를 소거한다. 제N+1번째 드레인 선택 트랜지스터 소거 방법은 공통 소스 라인들(CSL1 내지 CSL4)을 통해 소거 전압(Verase)을 인가하는 방식 또는 채널을 고전위로 부스팅시켜 소거하는 방식을 선택하여 수행할 수 있다.
5) 메모리 층이 마지막 메모리 층인지 확인(S750)
현재 코딩 프로그램 동작을 수행한 메모리 층이 마지막 메모리층(4th Layer)인지 확인한다. 이에 마지막 메모리층(4th Layer)이 아니라고 판단될 경우 현재 선택된 메모리 층의 다음 메모리 층을 선택하여 코딩 프로그램 메모리 층 선택(S710)단계로 복귀한다.
6) 마지막 DST인지 확인(S760)
제N 번째 드레인 선택 트랜지스터가 마지막 드레인 선택 트랜지스터(예를 들어 DST2)인지 확인한다.
7) 다음 DST 선택(S770)
상술한 마지막 DST인지 확인 단계(S760)에서 마지막 드레인 선택 트랜지스터가 아니라고 판단된 경우, 다음 드레인 선택 트랜지스터를 선택하여 상술한 DST_N+1 프로그램(S720) 단계로 복귀한다. 이때 N의 수를 1 증가시키는 것이 바람직하다.
상술한 바와 같이 반도체 메모리 장치의 동작 방법에서는 각 메모리 층에 배치된 드레인 선택 트랜지스터들을 코딩 프로그램함으로써, 반도체 메모리 장치의 프로그램 동작 또는 리드 동작시 제1 및 제2 드레인 선택 라인에 인가되는 전압에 따라 다수의 메모리 층 중 선택된 메모리 층만을 선택적으로 활성화시킬 수 있다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(200)은 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)를 포함한다.
불휘발성 메모리 장치(220)는 앞서 설명한 도 1 및 도 4에의 반도체 메모리 장치(10, 100)로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(211)은 프로세싱 유닛(212)의 동작 메모리로써 사용된다. 호스트 인터페이스(213)는 메모리 시스템(200)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(214)은 불휘발성 메모리 장치(220)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(215)는 본 발명의 불휘발성 메모리 장치(220)와 인터페이싱 한다. 프로세싱 유닛(212)은 메모리 컨트롤러(210)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(220)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(200)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(210)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(300)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(300)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(310)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(320)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(330)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 래치부(340) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(350)를 포함한다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명에 따른 컴퓨팅 시스템(400)은 시스템 버스(460)에 전기적으로 연결된 마이크로프로세서(420), 램(430), 사용자 인터페이스(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(450) 및 메모리 시스템(410)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(410)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(410)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는
것이다.
10, 100 : 반도체 메모리 장치
DCT1, DCT2 : 연결 제어 트랜지스터
DST1, DST2 : 드레인 선택 트랜지스터
CSL1 내지 CSL4 : 공통 소스 라인

Claims (30)

  1. 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되,
    상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 적어도 하나 이상의 연결 제어 트랜지스터, 적어도 하나 이상의 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하며,
    상기 다수의 메모리 층은 상기 다수의 비트라인을 공유하되, 상기 다수의 메모리 층 연결된 각각의 상기 공통 소스 라인들은 서로 전기적으로 분리된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나 이상의 연결 제어 트랜지스터는 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 적어도 하나 이상의 드레인 선택 트랜지스터의 코딩 프로그램 동작 이전에 프로그램되어 선택된 메모리 층의 상기 코딩 프로그램 동작 시 비 선택된 메모리 층과 상기 다수의 비트라인들을 전기적으로 분리하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 적어도 하나 이상의 연결 제어 트랜지스터는 상기 코딩 프로그램 동작이 완료된 후 소거되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 코딩 프로그램 동작은 상기 선택된 메모리 층의 상기 연결 제어 트랜지스터는 소거되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 연결 제어 트랜지스터는 상기 공통 소스 라인을 통해 인가되는 소거 전압에 의해 소거되거나, 채널을 고전위로 부스팅시켜 소거되는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 코딩 프로그램 동작 시 다수의 비트라인들 중 선택된 비트라인에 인가되는 프로그램 허용 전압에 의해 상기 연결 제어 트랜지스터들은 턴온되고, 비 선택된 비트라인에 인가되는 프로그램 금지 전압에 의해 상기 연결 제어 트랜지스터들은 턴오프되는 반도체 메모리 장치.
  7. 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되, 상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 제1 및 제2 연결 제어 트랜지스터, 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 메모리 장치의 동작에 있어서,
    상기 다수의 메모리 층의 상기 제1 및 제2 연결 제어 트랜지스터를 프로그램하는 단계;
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 드레인 선택 트랜지스터와 인접한 상기 제2 연결 제어 트랜지스터를 소거하는 단계;
    상기 선택된 메모리 층의 상기 드레인 선택 트랜지스터를 코딩 프로그램하는 단계;
    상기 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 프로그램하는 단계; 및
    상기 다수의 메모리 층의 상기 제1 및 제2 연결 제어 트랜지스터를 소거하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 제2 연결 제어 트랜지스터를 프로그램하는 단계 이 후, 선택된 메모리 층이 상기 다수의 메모리 층 중 마지막 메모리 층이 아닐 경우 다음 메모리 층을 선택하여 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계부터 재실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제 7 항에 있어서,
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계는 상기 선택된 메모리 층이 연결된 상기 공통 소스 라인에 소거 전압을 인가하여 프로그램된 상기 제2 연결 제어 트랜지스터만을 선택적으로 소거하는 반도체 메모리 장치의 동작 방법.
  10. 제 7 항에 있어서,
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계는 상기 선택된 메모리 층의 상기 공통 소스 라인에 전원 전압을 인가한 후 상기 드레인 선택 트랜지스터, 다수의 메모리 셀들에 패스 전압을 인가하여 선택된 메모리 층의 채널을 부스팅시켜 프로그램된 상기 제2 연결 제어 트랜지스터만을 선택적으로 소거하는 반도체 메모리 장치의 동작 방법.
  11. 제 7 항에 있어서,
    상기 선택된 메모리 층의 상기 드레인 선택 트랜지스터를 코딩 프로그램하는 단계는,
    다수의 비트라인들 중 선택된 비트라인에는 프로그램 허용 전압을 인가하고 비 선택된 비트라인에는 프로그램 금지 전압를 인가하여 상기 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터 중 상기 선택된 비트라인과 연결된 상기 제2 연결 제어 트랜지스터는 턴온되고, 상기 비 선택된 비트라인과 연결된 상기 제2 연결 제어 트랜지스터는 턴오프되는 반도체 메모리 장치의 동작 방법.
  12. 제 7 항에 있어서,
    다수의 메모리 층 각각과 연결된 공통 소스 라인들은 서로 분리되는 반도체 메모리 장치의 동작 방법.
  13. 반도체 기판 상에 적층된 다수의 메모리 층을 포함하되, 상기 다수의 메모리 층 각각은 다수의 비트라인과 공통 소스 라인 사이에 직렬 연결된 제1 및 제2 연결 제어 트랜지스터, 드레인 선택 트랜지스터, 다수의 메모리 셀 및 소스 선택 트랜지스터를 포함하는 메모리 장치의 동작에 있어서,
    상기 다수의 메모리 층의 상기 드레인 선택 트랜지스터와 인접한 상기 제2 연결 제어 트랜지스터를 프로그램하는 단계;
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계;
    상기 선택된 메모리 층의 상기 드레인 선택 트랜지스터를 코딩 프로그램하는 단계;
    상기 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 프로그램하는 단계; 및
    상기 다수의 메모리 층의 상기 제1 및 제2 연결 제어 트랜지스터를 소거하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제2 연결 제어 트랜지스터를 프로그램하는 단계 이 후, 선택된 메모리 층이 상기 다수의 메모리 층 중 마지막 메모리 층이 아닐 경우 다음 메모리 층을 선택하여 상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계부터 재실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계는 상기 선택된 메모리 층이 연결된 상기 공통 소스 라인에 소거 전압을 인가하여 프로그램된 상기 제2 연결 제어 트랜지스터만을 선택적으로 소거하는 반도체 메모리 장치의 동작 방법.
  16. 제 13 항에 있어서,
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터를 소거하는 단계는 상기 선택된 메모리 층의 소스 라인에 전원 전압을 인가한 후 상기 드레인 선택 트랜지스터, 다수의 메모리 셀들에 패스 전압을 인가하여 선택된 메모리 층의 채널을 부스팅시켜 프로그램된 상기 제2 연결 제어 트랜지스터만을 선택적으로 소거하는 반도체 메모리 장치의 동작 방법.
  17. 제 13 항에 있어서,
    상기 선택된 메모리 층의 상기 드레인 선택 트랜지스터를 코딩 프로그램하는 단계는,
    다수의 비트라인들 중 선택된 비트라인에는 프로그램 허용 전압을 인가하고 비 선택된 비트라인에는 프로그램 금지 전압를 인가하여 상기 선택된 메모리 층의 상기 제2 연결 제어 트랜지스터 중 상기 선택된 비트라인과 연결된 상기 제2 연결 제어 트랜지스터는 턴온되고, 상기 비 선택된 비트라인과 연결된 상기 제2 연결 제어 트랜지스터는 턴오프되는 반도체 메모리 장치의 동작 방법.
  18. 다수의 비트라인을 공유하되, 공통 소스 라인은 서로 분리된 다수의 메모리 층이 적층된 반도체 메모리 장치의 동작에 있어서,
    다수의 메모리 층 중 선택된 메모리 층의 제1 드레인 선택 트랜지스터를 코딩 프로그램하는 단계; 및
    다수의 메모리 층 중 선택된 메모리 층의 제2 드레인 선택 트랜지스터를 코딩 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제1 드레인 선택 트랜지스터를 코딩 프로그램하는 단계 및 상기 제2 드레인 선택 트랜지스터를 코딩 프로그램하는 단계는 핫 캐리어 인젝션(HCI; Hot carrier injection) 방식으로 프로그램하거나, GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식으로 프로그램하는 반도체 메모리 장치의 동작 방법.
  20. 제 18 항에 있어서,
    상기 선택된 메모리 층의 상기 제1 및 제2 드레인 선택 트랜지스터를 코딩 프로그램하는 단계가 완료된 후, 다음 메모리 층을 선택하여 상기 제1 드레인 선택 트랜지스터의 코딩 프로그램 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
  21. 다수의 비트라인을 공유하되, 공통 소스 라인은 서로 분리된 다수의 메모리 층이 적층된 반도체 메모리 장치의 동작에 있어서,
    상기 다수의 메모리 층에 포함된 적어도 두 개 이상의 드레인 선택 트랜지스터들 중 선택된 드레인 선택 트랜지스터와 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계;
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계;
    상기 선택된 메모리 층의 상기 선택된 드레인 선택 트랜지스터를 코딩 프로그램하는 단계;
    상기 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 프로그램하는 단계; 및
    상기 다수의 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 다수의 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계는 핫 캐리어 인젝션(HCI; Hot carrier injection) 방식 또는 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식으로 프로그램되는 반도체 메모리 장치의 동작 방법.
  23. 제 21 항에 있어서,
    상기 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계는,
    상기 선택된 메모리 층이 연결된 상기 공통 소스 라인에 소거 전압을 인가하거나, 상기 선택된 메모리 층의 상기 공통 소스 라인에 전원 전압을 인가한 후 상기 드레인 선택 트랜지스터, 다수의 메모리 셀들에 패스 전압을 인가하여 선택된 메모리 층의 채널을 부스팅시켜 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 반도체 메모리 장치의 동작 방법.
  24. 제 21 항에 있어서,
    상기 다수의 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계 이 후,
    상기 선택된 드레인 선택 트랜지스터가 마지막 드레인 선택 트랜지스터가 아닐 경우 다음 드레인 선택 트랜지스터를 선택하여 상기 선택된 드레인 선택 트랜지스터와 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계부터 재실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 21 항에 있어서,
    상기 인접한 드레인 선택 트랜지스터는 상기 선택된 드레인 선택 트랜지스터와 공통 소스 라인 방향으로 인접한 반도체 메모리 장치의 동작 방법.
  26. 다수의 비트라인을 공유하되, 공통 소스 라인은 서로 분리된 다수의 메모리 층이 적층된 반도체 메모리 장치의 동작에 있어서,
    상기 다수의 메모리 층 중 선택된 메모리 층에 포함된 적어도 두 개 이상의 드레인 선택 트랜지스터들 중 선택된 드레인 선택 트랜지스터와 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계;
    상기 선택된 메모리 층의 상기 선택된 드레인 선택 트랜지스터를 코딩 프로그램하는 단계;
    상기 다수의 메모리 층 중 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  27. 제 26 항에 있어서,
    상기 다수의 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계는 핫 캐리어 인젝션(HCI; Hot carrier injection) 방식 또는 GIDL(Gate induced drain leakage) 또는 DAHC(Drain avalanche hot carrier) 또는 DIBL(Drain induced barrier lowering)을 이용한 방식으로 프로그램되는 반도체 메모리 장치의 동작 방법.
  28. 제 26 항에 있어서,
    상기 선택된 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계는,
    상기 선택된 메모리 층이 연결된 상기 공통 소스 라인에 소거 전압을 인가하거나, 상기 선택된 메모리 층의 상기 공통 소스 라인에 전원 전압을 인가한 후 상기 드레인 선택 트랜지스터, 다수의 메모리 셀들에 패스 전압을 인가하여 선택된 메모리 층의 채널을 부스팅시켜 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 반도체 메모리 장치의 동작 방법.
  29. 제 26 항에 있어서,
    상기 다수의 메모리 층의 상기 인접한 드레인 선택 트랜지스터 또는 상기 메모리 셀을 소거하는 단계 이 후,
    상기 선택된 드레인 선택 트랜지스터가 마지막 드레인 선택 트랜지스터가 아닐 경우 다음 드레인 선택 트랜지스터를 선택하여 상기 선택된 드레인 선택 트랜지스터와 인접한 드레인 선택 트랜지스터 또는 메모리 셀을 프로그램하는 단계부터 재실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  30. 제 26 항에 있어서,
    상기 인접한 드레인 선택 트랜지스터는 상기 선택된 드레인 선택 트랜지스터와 공통 소스 라인 방향으로 인접한 반도체 메모리 장치의 동작 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10360978B2 (en) 2017-07-11 2019-07-23 SK Hynix Inc. Semiconductor memory device for performing coding program and operating method thereof
US11152070B2 (en) 2019-12-11 2021-10-19 SK Hynix Inc. Memory device including page buffer and method of operating the memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160062498A (ko) * 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9916901B1 (en) * 2017-01-26 2018-03-13 Micron Technology, Inc. Memory device including multiple gate-induced drain leakage current generator circuits
CN107658307B (zh) * 2017-08-28 2020-02-25 长江存储科技有限责任公司 3d存储器
US11164637B2 (en) 2018-03-12 2021-11-02 Samsung Electronics Co., Ltd. Methods of erasing data in nonvolatile memory devices and nonvolatile memory devices performing the same
KR102388068B1 (ko) 2018-03-12 2022-04-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
US7440321B2 (en) * 2006-04-12 2008-10-21 Micron Technology, Inc. Multiple select gate architecture with select gates of different lengths
US7773429B2 (en) * 2007-02-22 2010-08-10 Hynix Semiconductor Inc. Non-volatile memory device and driving method thereof
KR101469106B1 (ko) * 2008-07-02 2014-12-05 삼성전자주식회사 3차원 반도체 장치, 그 동작 방법 및 제조 방법
KR101558851B1 (ko) * 2009-01-06 2015-10-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US8488381B2 (en) * 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US8228735B2 (en) * 2010-02-17 2012-07-24 Micron Technology, Inc. Memory array having memory cells coupled between a programmable drain select gate and a non-programmable source select gate
KR20110098119A (ko) * 2010-02-26 2011-09-01 삼성전자주식회사 메모리 셀 어레이의 셀 스트링
US8274827B2 (en) * 2010-05-17 2012-09-25 Robustflash Technologies Ltd. Memory device and operating method thereof
KR101772117B1 (ko) * 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
JP2012069205A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
KR20120088360A (ko) * 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20130047854A (ko) 2011-11-01 2013-05-09 삼성전자주식회사 반도체 메모리 소자
US8570806B2 (en) * 2011-12-13 2013-10-29 Macronix International Co., Ltd. Z-direction decoding for three dimensional memory array
KR20140016712A (ko) * 2012-07-31 2014-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR101415744B1 (ko) * 2013-02-20 2014-07-09 서울대학교산학협력단 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법
KR20140132102A (ko) * 2013-05-07 2014-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150091893A (ko) * 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 시스템
KR20150111503A (ko) * 2014-03-25 2015-10-06 에스케이하이닉스 주식회사 반도체 장치
KR102272228B1 (ko) * 2014-05-13 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR20150130849A (ko) * 2014-05-14 2015-11-24 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
US9324437B2 (en) * 2014-07-30 2016-04-26 Macronix International Co., Ltd. Systems and methods for trimming control transistors for 3D NAND flash
US9305648B2 (en) * 2014-08-20 2016-04-05 SanDisk Technologies, Inc. Techniques for programming of select gates in NAND memory
KR20160039960A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
KR102292183B1 (ko) * 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
KR20160062498A (ko) * 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160107549A (ko) * 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 반도체 장치
KR102057283B1 (ko) * 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10360978B2 (en) 2017-07-11 2019-07-23 SK Hynix Inc. Semiconductor memory device for performing coding program and operating method thereof
US11152070B2 (en) 2019-12-11 2021-10-19 SK Hynix Inc. Memory device including page buffer and method of operating the memory device

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