KR20120088360A - 불휘발성 메모리 장치의 동작 방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 제 1 선택 트랜지스터들을 프로그램하는 단계, 그리고 복수의 메모리 셀들을 프로그램하는 단계로 구성된다. 제 1 선택 트랜지스터들을 프로그램하는 단계는, 프로그램되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 1 전압을 공급하고, 프로그램 금지되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 2 전압을 공급하는 단계, 제 2 선택 트랜지스터들을 턴-오프 하는 단계, 그리고 선택된 제 1 선택 라인에 제 1 프로그램 전압을 공급하고, 비선택된 제 1 선택 라인에 제 3 전압을 공급하는 단계로 구성된다.

Description

불휘발성 메모리 장치의 동작 방법{OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다.

본 발명은 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법을 제공한다.

복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 제 1 선택 트랜지스터, 복수의 메모리 셀들, 그리고 제 2 선택 트랜지스터를 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 셀 스트링들의 제 1 선택 트랜지스터들을 프로그램하는 단계; 그리고 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계를 포함하고, 상기 제 1 선택 트랜지스터들을 프로그램하는 단계는, 상기 복수의 셀 스트링들에 연결된 복수의 비트 라인들 중 프로그램되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 1 전압을 공급하고, 프로그램 금지되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 2 전압을 공급하는 단계; 상기 복수의 셀 스트링들의 제 2 선택 트랜지스터들을 턴-오프 하는 단계; 그리고 상기 제 1 선택 트랜지스터들에 연결된 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 제 1 프로그램 전압을 공급하고, 비선택된 제 1 선택 라인에 제 3 전압을 공급하는 단계를 포함한다.

실시 예로서, 상기 제 1 전압 및 제 3 전압은 접지 전압이고, 상기 제 1 프로그램 전압은 고전압이다.

실시 예로서, 상기 제 2 전압은 전원 전압이다.

실시 예로서, 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계는, 상기 복수의 비트 라인들 중 프로그램되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 4 전압을 공급하고, 프로그램 금지되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 5 전압을 공급하는 단계; 상기 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-온 전압을 공급하고, 비선택된 제 1 선택 라인에 턴-오프 전압을 공급하는 단계; 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 턴-온 하는 단계; 그리고 상기 제 2 선택 트랜지스터들에 공통으로 연결된 하나의 제 2 선택 라인에 제 2 프로그램 전압을 공급하는 단계를 포함한다.

실시 예로서, 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계는, 상기 복수의 비트 라인들 중 프로그램되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 6 전압을 공급하고, 프로그램 금지되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 7 전압을 공급하는 단계; 상기 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-온 전압을 공급하고, 비선택된 제 1 선택 라인에 턴-오프 전압을 공급하는 단계; 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 턴-온 하는 단계; 그리고 상기 제 2 선택 트랜지스터들에 연결된 복수의 제 2 선택 라인들 중 선택된 제 2 선택 라인에 제 3 프로그램 전압을 공급하고, 비선택된 제 2 선택 라인에 제 8 전압을 공급하는 단계를 포함한다.

실시 예로서, 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계는, 상기 복수의 비트 라인들 중 프로그램되는 제 2 선택 트랜지스터에 연결된 비트 라인을 플로팅하고, 프로그램 금지되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 9 전압을 공급하는 단계; 상기 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-온 전압을 공급하고, 비선택된 제 1 선택 라인에 턴-오프 전압을 공급하는 단계; 상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 턴-온 전압을 공급하는 단계; 상기 제 2 선택 트랜지스터들을 통해 상기 복수의 셀 스트링들과 연결되는 공통 소스 라인에 제 10 전압을 공급하는 단계; 그리고 상기 제 2 선택 트랜지스터들에 연결된 복수의 제 2 선택 라인들 중 선택된 제 2 선택 라인에 제 4 프로그램 전압을 공급하고, 비선택된 제 2 선택 라인에 제 11 전압을 공급하는 단계를 포함한다.

실시 예로서, 상기 복수의 워드 라인들 및 상기 복수의 비트 라인들의 전압들이 목표값들에 도달할때, 상기 선택된 제 2 선택 라인에 상기 제 4 프로그램 전압이 공급된다.

복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 제 1 선택 트랜지스터, 복수의 메모리 셀들, 그리고 제 2 선택 트랜지스터들을 포함하는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 셀 스트링들의 제 1 선택 트랜지스터들을 프로그램하는 단계; 그리고 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계를 포함하고, 상기 제 1 선택 트랜지스터들을 프로그램하는 단계는, 상기 복수의 셀 스트링들에 연결된 복수의 비트 라인들 중 프로그램되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 1 전압을 공급하고, 프로그램 금지되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 2 전압을 공급하는 단계; 상기 복수의 셀 스트링들의 복수의 제 2 선택 트랜지스터들을 턴-오프 하는 단계; 상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 턴-온 전압을 공급하는 단계; 그리고 상기 제 1 선택 트랜지스터들에 연결된 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-오프 전압을 공급한 후에 프로그램 전압을 공급하고, 비선택된 제 1 선택 라인에 제 3 전압을 공급하는 단계를 포함한다.

실시 예로서, 상기 복수의 워드 라인들 및 상기 복수의 비트 라인들의 전압들이 목표값들에 도달할때, 상기 선택된 제 1 선택 라인에 상기 프로그램 전압이 공급된다.

실시 예로서, 상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 복수의 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고, 상기 복수의 제 2 선택 트랜지스터들은 파울러-노드하임 터널링(Fowler-Nordheim Tunneling) 또는 핫 캐리어 주입(Hot Carrier Injection)에 의해 프로그램된다.

본 발명에 따르면, 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들이 프로그램된 후에 메모리 셀들이 프로그램되고, 읽어지고, 그리고 소거된다. 따라서, 메모리 셀들의 프로그램, 읽기, 그리고 소거의 신뢰성이 향상된다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 1 예에 따른 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다.
도 5는 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 7은 도 3의 평면도의 일 부분의 제 1 예에 따른 등가 회로를 보여주는 회로도이다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 스트링 선택 트랜지스터들을 프로그램할 때의 전압 조건들의 제 1 예를 보여주는 테이블이다.
도 10은 도 9의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 11은 도 10의 등가 회로에서 스트링 선택 트랜지스터들이 프로그램되는 조건을 보여주는 테이블이다.
도 12는 접지 선택 트랜지스터들을 프로그램할 때의 전압 조건들의 제 1 예를 보여주는 테이블이다.
도 13은 도 12의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 14는 도 13의 등가 회로에서 접지 선택 트랜지스터들이 프로그램되는 조건을 보여주는 테이블이다.
도 15는 도 3의 평면도의 일 부분의 제 2 예에 따른 등가 회로를 보여주는 회로도이다.
도 16은 접지 선택 트랜지스터들을 프로그램할 때의 전압 조건들의 제 2 예를 보여주는 테이블이다.
도 17은 도 16의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 18은 도 17의 등가 회로에서 접지 선택 트랜지스터들이 프로그램되는 조건을 보여주는 테이블이다.
도 19 및 도 20은 본 발명에 따른 동작 방법으로 프로그램된 선택 트랜지스터들의 문턱 전압들의 변화를 보여주는 그래프이다.
도 21은 스트링 선택 트랜지스터들을 프로그램할 때의 전압 조건들의 제 2 예를 보여주는 테이블이다.
도 22는 도 21의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 23은 도 22의 등가 회로에서 스트링 선택 트랜지스터들이 프로그램되는 조건을 보여주는 테이블이다.
도 24는 접지 선택 트랜지스터들을 프로그램할 때의 전압 조건들의 제 3 예를 보여주는 테이블이다.
도 25는 도 24의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 26은 도 25의 등가 회로에서 접지 선택 트랜지스터들이 프로그램되는 조건을 보여주는 테이블이다.
도 27은 스트링 선택 트랜지스터들을 검증할 때의 전압 조건들을 보여주는 테이블이다.
도 28은 도 27의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 29는 접지 선택 트랜지스터들을 검증할 때의 전압 조건들을 보여주는 테이블이다.
도 30은 도 29의 전압 조건들이 인가된 등가 회로를 보여주는 회로도이다.
도 31은 프로그램 및 검증이 수행되는 과정을 보여주는 그래프이다.
도 32는 도 3의 평면도의 일 부분의 제 3 예에 따른 등가 회로를 보여주는 회로도이다.
도 33은 도 3의 평면도의 일 부분의 제 4 예에 따른 등가 회로를 보여주는 회로도이다.
도 34는 도 3의 평면도의 일 부분의 제 5 예에 따른 등가 회로를 보여주는 회로도이다.
도 35는 도 3의 평면도의 일 부분의 제 6 예에 따른 등가 회로를 보여주는 회로도이다.
도 36은 도 3의 평면도의 일 부분의 제 7 예에 따른 등가 회로를 보여주는 회로도이다.
도 37은 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 2 예를 보여준다.
도 38은 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 2 예를 보여준다.
도 39는 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 2 예에 따른 평면도이다.
도 40은 도 39의 ⅩⅩⅩⅩ-ⅩⅩⅩⅩ' 선에 따른 사시단면도를 보여준다.
도 41은 도 39의 ⅩⅩⅩⅩ-ⅩⅩⅩⅩ' 선에 따른 단면도를 보여준다.
도 42는 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 3 예에 따른 평면도이다.
도 43은 도 42의 ⅩⅩⅩⅩⅢ-ⅩⅩⅩⅩⅢ' 선에 따른 사시단면도를 보여준다.
도 44는 도 42의 ⅩⅩⅩⅩⅢ-ⅩⅩⅩⅩⅢ' 선에 따른 단면도를 보여준다.
도 45는 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 4 예에 따른 평면도이다.
도 46은 도 45의 ⅩⅩⅩⅩⅥ-ⅩⅩⅩⅩⅥ' 선에 따른 사시단면도를 보여준다.
도 47은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 5 예에 따른 평면도이다.
도 48은 도 47의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 사시단면도를 보여준다.
도 49는 도 47의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 단면도를 보여준다.
도 50은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 6 예에 따른 평면도이다.
도 51은 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 사시단면도의 제 1 예를 보여준다.
도 52는 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 단면도의 제 1 예를 보여준다.
도 53은 도 50의 평면도의 일 부분의 제 1 예에 따른 등가 회로를 보여준다.
도 54는 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 사시단면도의 제 2 예를 보여준다.
도 55는 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 단면도의 제 2 예를 보여준다.
도 56은 도 50의 평면도의 일 부분의 제 2 예에 따른 등가 회로를 보여준다.
도 57은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 58은 도 57의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 59는 도 58을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.

'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.

'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.

'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.

'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 셀 그룹들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.

어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.

예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더(미도시), 열 어드레스를 디코딩하는 열 디코더(미도시), 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼(미도시)를 포함할 수 있다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.

예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 출력한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행한다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터, 미도시), 열 선택 회로(미도시), 데이터 버퍼(미도시) 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기(미도시), 쓰기 드라이버(미도시), 열 선택 회로(미도시), 데이터 버퍼(미도시) 등과 같은 구성 요소들을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.

도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 셀 스트링들(미도시)이 이격될 수 있다.

하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.

메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다. 메모리 블록들(BLK1~BLKz)은 도 3 내지 도 6을 참조하여 더 상세하게 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 예에 따른 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 5는 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.

도 3 내지 도 5를 참조하면, 제 1 내지 제 3 방향들을 따라 신장된 3차원 구조물들이 제공된다.

기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다.

복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정한다. 그러나, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않는다.

복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.

예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들은 제 1 방향을 따라 서로 이격될 수 있다. 필라들은 제 1 방향을 따라 한 줄로 배치될 수 있다.

예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 채널막들(114) 내부의 내부 물질들(115)을 포함할 수 있다.

채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.

내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제 1 방향을 따라 신장될 수 있다.

예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.

예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.

복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부들로 확장될 수 있다.

드레인들(320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다.

도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.

복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.

기판(111) 상에서, 필라들(PL)은 행 및 열 방향을 따라 제공된다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 제 8 도전 물질들(CM8) 중 동일한 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 비트 라인들(BL) 중 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 구성한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.

도 6은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 도 3 내지 도 6을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 필라들(PL), 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(116)로 구성된다.

정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.

셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)의 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성된다. 즉, 채널막들(114)은 수직 바디로 동작할 수 있다. 채널막들(114)에 수직 채널들이 형성될 수 있다.

필라들(PL)에 인접한 제 1 서브 절연막들(117)은 셀 트랜지스터들(CT)의 터널링 절연막으로 동작한다. 예를 들면, 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.

제 2 서브 절연막들(118)은 셀 트랜지스터들(CT)의 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막을 포함할 수 있다.

도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 셀 트랜지스터들(CT)의 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.

예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONA (oxide-nitride-aluminium oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.

복수의 도전 물질들(CM1~CM8)은 셀 트랜지스터들(CT)의 게이트들(또는 제어 게이트들)로 동작한다.

즉, 게이트들(또는 제어 게이트들)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 구성한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.

셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들로 사용될 수 있다. 스트링 선택 트랜지스터들은 셀 스트링들과 비트 라인들 사이의 스위칭을 수행할 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들로 사용될 수 있다. 접지 선택 트랜지스터들은 셀 스트링들 및 공통 소스 영역들(CSR)로 구성되는 공통 소스 라인 사이의 스위칭을 수행할 수 있다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들 사이의 셀 트랜지스터들은 메모리 셀들 및 더미 메모리 셀들로 사용될 수 있다.

도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성할 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.

스트링 선택 트랜지스터들(SST)로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 스트링 선택 라인들(SSL)로 사용될 수 있다. 접지 선택 트랜지스터들(GST)로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 접지 선택 라인들(GSL)로 사용될 수 있다. 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 워드 라인들로 사용될 수 있다. 더미 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 더미 워드 라인들로 사용될 수 있다.

예시적으로, 도 3의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKa1)가 도 7에 도시되어 있다. 도 3 내지 도 7을 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 제 1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결된다. 제 2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다.

공통 소스 영역들(CSR)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)은 도 3의 평면도의 일 부분(EC)의 네 개의 필라들에 대응한다. 네 개의 필라들은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 구성한다.

예시적으로, 제 1 도전 물질들(CM1)은 정보 저장막들(116) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 서로 연결되어, 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다.

제 2 내지 제 7 도전 물질들(CM2~CM7)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 1 내지 제 6 메모리 셀들(MC1~MC6)을 구성할 수 있다. 제 2 내지 제 7 도전 물질들(CM2~CM7)은 제 2 내지 제 6 워드 라인들(WL2~WL6)을 구성할 수 있다.

제 2 도전 물질들(CM2)은 서로 연결되어, 공통으로 연결된 제 1 워드 라인(WL1)을 구성할 수 있다. 제 3 도전 물질들(CM3)은 서로 연결되어, 공통으로 연결된 제 2 워드 라인(WL2)을 구성할 수 있다. 제 4 도전 물질들(CM4)은 서로 연결되어, 공통으로 연결된 제 3 워드 라인(WL3)을 구성할 수 있다. 제 5 도전 물질들(CM5)은 서로 연결되어, 공통으로 연결된 제 4 워드 라인(WL4)을 구성할 수 있다. 제 6 도전 물질들(CM6)은 서로 연결되어, 공통으로 연결된 제 5 워드 라인(WL5)을 구성할 수 있다. 제 7 도전 물질들(CM7)은 서로 연결되어, 공통으로 연결된 제 6 워드 라인(WL6)을 구성할 수 있다.

제 8 도전 물질들(CM8)은 정보 저장막들(116) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 제 8 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.

동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 셀 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급된다.

상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 셀 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결된다. 제 1 비트 라인(BL1)에 셀 스트링들(CS11, CS21)이 연결되고, 제 2 비트 라인(BL2)에 셀 스트링들(CS12, CS22)이 연결된다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.

도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 7 및 도 8을 참조하면, S110 단계에서 스트링 선택 트랜지스터들(SST)이 프로그램된다. 스트링 선택 트랜지스터들(SST)은 특정 전압보다 높은 문턱 전압을 갖도록 프로그램될 수 있다. 스트링 선택 트랜지스터들(SST)은 특정 값보다 작은 산포를 갖도록 프로그램될 수 있다. 스트링 선택 트랜지스터들(SST)은 파울러-노드하임 터널링(Fowler-Nordheim Tunneling) 또는 핫 캐리어 주입(Hot Carrier Injection)에 의해 프로그램될 수 있다.

S120 단계에서, 접지 선택 트랜지스터들(GST)이 프로그램된다. 접지 선택 트랜지스터들(GST)은 특정 전압보다 높은 문턱 전압을 갖도록 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 특정 값보다 작은 산포를 갖도록 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 파울러-노드하임 터널링(Fowler-Nordheim Tunneling) 또는 핫 캐리어 주입(Hot Carrier Injection)에 의해 프로그램될 수 있다.

S130 단계에서, 메모리 셀들(MC1~MC6)이 프로그램되고, 읽어지고, 그리고 소거된다. 스트링 선택 트랜지스터들(SST)의 문턱 전압들은 특정 전압 이상이고, 특정 값보다 작은 산포를 갖는다. 접지 선택 트랜지스터들(GST)의 문턱 전압들은 특정 전압 이상이고, 특정 값보다 작은 산포를 갖는다. 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)의 문턱 전압들이 안정되므로, 메모리 셀들(MC1~MC6)의 프로그램, 읽기, 그리고 소거의 신뢰성이 향상될 수 있다.

도 9는 스트링 선택 트랜지스터들(SST)을 프로그램할 때의 전압 조건들의 제 1 예를 보여주는 테이블이다. 도 10은 도 9의 전압 조건들이 인가된 등가 회로(BLKa1)를 보여주는 회로도이다. 도 11은 도 10의 등가 회로(BLKa1)에서 스트링 선택 트랜지스터들(SST)이 프로그램되는 조건을 보여주는 테이블이다.

도 9 내지 도 11을 참조하면, 선택된 비트 라인(예를 들어, 제 1 비트 라인(BL1))에 접지 전압(VSS)이 공급된다. 비선택된 비트 라인(예를 들어, 제 2 비트 라인(BL2))에 제 1 비트 라인 전압(VBL1)이 공급된다. 선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1))에 제 1 프로그램 전압(Vpgm1)이 공급된다. 제 1 프로그램 전압(Vpgm1)은 고전압일 수 있다. 비선택된 스트링 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 접지 전압(VSS)이 공급된다.

워드 라인들(WL1~WL6)에 제 1 턴-오프 전압(Voff1)이 공급된다. 제 1 턴-오프 전압(Voff1)은 메모리 셀들(MC1~MC6)을 턴-오프하는 전압일 수 있다. 제 1 턴-오프 전압(Voff1)은 접지 전압(VSS)일 수 있다. 접지 선택 라인(GSL)에 제 2 턴-오프 전압(Voff2)이 공급된다. 제 2 턴-오프 전압(Voff2)은 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 수 있다. 제 2 턴-오프 전압(Voff2)은 접지 전압(VSS)일 수 있다. 제 1 및 제 2 턴 오프 전압들(Voff1, Voff2)로 인해, 접지 선택 트랜지스터들(GST) 및 메모리 셀들(MC1~MC6)에 채널이 형성되지 않을 수 있다.

제 1 프로그램 전압(Vpgm1)이 공급될 때, 선택된 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들은 턴-온 될 수 있다. 즉, 선택된 스트링 선택 트랜지스터들에 채널이 형성될 수 있다.

선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(CS11, CS12)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결된다. 제 1 비트 라인(BL1)에 공급된 접지 전압(VSS)은 셀 스트링(CS11)의 스트링 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS11)의 스트링 선택 트랜지스터의 게이트 전압은 제 1 프로그램 전압(Vpgm1)이고, 채널 전압은 접지 전압(VSS)이다. 제 1 프로그램 전압(Vpgm1)은 파울러-노드하임 터널링을 발생하는 레벨을 가질 수 있다. 즉, 선택된 스트링 선택 라인(SSL1) 및 선택된 비트 라인(BL1)에 연결된 셀 스트링(CS11)에서, 스트링 선택 트랜지스터는 파울러-노드하임 터널링에 의해 프로그램될 수 있다.

제 2 비트 라인(BL2)에 공급된 제 1 비트 라인 전압(VBL1)은 셀 스트링(CS12)의 스트링 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS12)의 스트링 선택 트랜지스터의 게이트 전압은 제 1 프로그램 전압(Vpgm1)이고, 채널 전압은 제 1 비트 라인 전압(VBL1)이다. 제 1 비트 라인 전압(VBL1)은 제 1 프로그램 전압(Vpgm1)과 함께 파울러-노드하임 터널링을 발생하지 않는 레벨을 가질 수 있다. 즉, 선택된 스트링 선택 라인(SSL1) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS12)에서, 스트링 선택 트랜지스터는 프로그램 금지될 수 있다.

비선택된 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 공급된다. 따라서, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)은 프로그램 금지될 수 있다.

예시적으로, 제 1 프로그램 전압(Vpgm1)과 제 1 비트 라인 전압(VBL1)의 전압 차이는 12V 이하일 수 있다. 제 1 프로그램 전압(Vpgm1)과 제 1 비트 라인 전압(VBL1)의 전압 차이는 8V 내지 12V 사이의 값을 가질 수 있다.

선택된 비트 라인(BL1)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 양전압 또는 음전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 공급되는 전압은 제 1 프로그램 전압(Vpgm1)과 함께 파울러-노드하임 터널링을 발생하는 레벨을 가질 수 있다.

비선택된 스트링 선택 라인(SSL2)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 비선택된 스트링 선택 라인(SSL2)에 양전압 또는 음전압이 공급될 수 있다. 비선택된 스트링 선택 라인(SSL2)에 공급되는 전압은 접지 전압(VSS) 또는 제 1 비트 라인 전압(VBL1)과 함께 파울러-노드하임 터널링을 발생하지 않는 레벨을 가질 수 있다.

워드 라인들(WL1~WL6) 및 접지 선택 라인(GSL) 중 적어도 하나에 턴-오프 전압 외의 다른 전압이 공급될 수 있다. 워드 라인들(WL1~WL6) 및 접지 선택 라인(GSL) 중 적어도 하나에 턴-온 전압이 공급될 수 있다.

공통 소스 라인(CSL)은 플로팅되지 않을 수 있다. 공통 소스 라인(CSL)에 특정 전압이 공급될 수 있다.

도 12는 접지 선택 트랜지스터들(GST)을 프로그램할 때의 전압 조건들의 제 1 예를 보여주는 테이블이다. 도 13은 도 12의 전압 조건들이 인가된 등가 회로(BLKa1)를 보여주는 회로도이다. 도 14는 도 13의 등가 회로(BLKa1)에서 접지 선택 트랜지스터들(GST)이 프로그램되는 조건을 보여주는 테이블이다.

도 12 내지 도 14를 참조하면, 선택된 비트 라인(예를 들어, 제 1 비트 라인(BL1))에 접지 전압(VSS)이 공급된다. 비선택된 비트 라인(예를 들어, 제 2 비트 라인(BL2))에 제 2 비트 라인 전압(VBL2)이 공급된다.

선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1))에 제 1 턴-온 전압(Von1)이 공급된다. 제 1 턴-온 전압(Von1)은 선택된 스트링 선택 트랜지스터들을 턴-온하는 전압일 수 있다. 제 1 턴-온 전압(Von1)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다.

비선택된 스트링 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 제 3 턴-오프 전압이 공급된다. 제 3 턴-오프 전압(Voff3)은 비선택된 스트링 선택 트랜지스터들을 턴-오프하는 전압일 수 있다. 제 3 턴-오프 전압(Voff3)은 접지 전압(VSS)일 수 있다.

워드 라인들(WL1~WL6)에 제 2 턴-온 전압(Von2)이 공급된다. 제 2 턴-온 전압(Von2)은 메모리 셀들(MC1~MC6)을 턴-온 하는 전압일 수 있다. 제 2 턴-온 전압(Von2)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다.

접지 선택 라인(GSL)에 제 2 프로그램 전압(Vpgm2)이 공급된다. 제 2 프로그램 전압(Vpgm2)은 고전압일 수 있다. 제 2 프로그램 전압(Vpgm2)이 공급될 때, 접지 선택 트랜지스터들(GST)은 턴-온 될 수 있다. 즉, 접지 선택 트랜지스터들(GST)에 채널이 형성될 수 있다.

선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(CS11, CS12)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결된다. 선택된 스트링 선택 트랜지스터들 및 메모리 셀들(MC1~MC6)은 턴-온 된다. 따라서, 선택된 제 1 비트 라인(BL1)에 공급된 접지 전압(VSS)은 셀 스트링(CS11)의 접지 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS11)의 접지 선택 트랜지스터의 게이트 전압은 제 2 프로그램 전압(Vpgm2)이고, 채널 전압은 접지 전압(VSS)이다. 제 2 프로그램 전압(Vpgm2)은 파울러-노드하임 터널링을 발생하는 레벨을 가질 수 있다. 즉, 선택된 스트링 선택 라인(SSL1) 및 선택된 비트 라인(BL1)에 연결된 셀 스트링(CS11)에서, 접지 선택 트랜지스터는 파울러-노드하임 터널링에 의해 프로그램될 수 있다.

제 2 비트 라인(BL2)에 공급된 제 2 비트 라인 전압(VBL2)은 셀 스트링(CS12)의 접지 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS12)의 접지 선택 트랜지스터의 게이트 전압은 제 2 프로그램 전압(Vpgm2)이고, 채널 전압은 제 2 비트 라인 전압(VBL2)이다. 제 2 비트 라인 전압(VBL2)은 제 2 프로그램 전압(Vpgm2)과 함께 파울러-노드하임 터널링을 발생하지 않는 레벨을 가질 수 있다. 즉, 선택된 스트링 선택 라인(SSL1) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS12)에서, 접지 선택 트랜지스터는 프로그램 금지될 수 있다.

비선택된 스트링 선택 트랜지스터들은 턴-오프 된다. 워드 라인들(WL1~WL6)에 제 2 턴-온 전압(Von2)이 공급될 때, 메모리 셀들(MC1~MC6)의 채널들은 플로팅 상태이다. 따라서, 메모리 셀들의 채널들의 전압들은 워드 라인들(WL1~WL6)과의 커플링으로 인해 상승한다.

예를 들어, 선택된 비트 라인(BL1)과 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링(CS21)에서, 메모리 셀들의 채널 전압은 제 1 플로팅 전압(VF1)으로 상승할 수 있다. 제 1 플로팅 전압(VF1)은 셀 스트링(CS21)의 접지 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS21)의 접지 선택 트랜지스터의 게이트 전압은 제 2 프로그램 전압(Vpgm2)이고, 채널 전압은 제 1 플로팅 전압(VF1)이다. 제 2 프로그램 전압(Vpgm2)과 제 1 플로팅 전압(VF1)의 전압 차이는 파울러-노드하임 터널링을 발생하지 않는다. 따라서, 선택된 비트 라인(BL1)과 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링(CS21)에서, 접지 선택 트랜지스터는 프로그램 금지된다.

비선택된 비트 라인(BL2)과 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링(CS22)에서, 메모리 셀들의 채널 전압은 제 2 플로팅 전압(VF2)으로 상승할 수 있다. 제 2 플로팅 전압(VF2)은 셀 스트링(CS22)의 접지 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS22)의 접지 선택 트랜지스터의 게이트 전압은 제 2 프로그램 전압(Vpgm2)이고, 채널 전압은 제 2 플로팅 전압(VF2)이다. 제 2 프로그램 전압(Vpgm2)과 제 2 플로팅 전압(VF2)의 전압 차이는 파울러-노드하임 터널링을 발생하지 않는다. 따라서, 비선택된 비트 라인(BL2)과 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링(CS21)에서, 접지 선택 트랜지스터는 프로그램 금지된다.

예시적으로, 제 2 프로그램 전압(Vpgm2)과 제 2 비트 라인 전압(VBL2)의 전압 차이는 12V 이하일 수 있다. 제 2 프로그램 전압(Vpgm2)과 제 2 비트 라인 전압(VBL2)의 전압 차이는 8V 내지 12V 사이의 값을 가질 수 있다. 제 2 프로그램 전압(Vpgm2)은 제 1 프로그램 전압(Vpgm1)과 동일한 레벨을 가질 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1)과 동일한 레벨을 가질 수 있다.

선택된 비트 라인(BL1)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 양전압 또는 음전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 공급되는 전압은 제 2 프로그램 전압(Vpgm2)과 함께 파울러-노드하임 터널링을 발생하는 레벨을 가질 수 있다.

도 15는 도 3의 평면도의 일 부분(EC)의 제 2 예에 따른 등가 회로(BLKa2)를 보여주는 회로도이다. 도 7에 도시된 등가 회로(BLKa1)와 비교하면, 접지 선택 트랜지스터들(GST)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 연결된다. 도 3 내지 도 6, 그리고 도 15를 참조하면, 제 1 도전 물질들(CM1)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)을 구성할 수 있다.

스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11을 참조하여 설명된 방법과 동일한 방법으로 프로그램될 수 있다. 스트링 선택 트랜지스터들(SST)이 프로그램될 때, 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 동일한 전압이 공급될 수 있다. 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 제 2 턴-오프 전압(Voff2)이 공급될 수 있다.

접지 선택 트랜지스터들(GST)은 도 12 내지 도 14를 참조하여 설명된 방법과 동일한 방법으로 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)이 프로그램될 때, 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 동일한 전압이 공급될 수 있다. 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 제 2 프로그램 전압(Vpgm2)이 공급될 수 있다.

도 16은 접지 선택 트랜지스터들(GST)을 프로그램할 때의 전압 조건들의 제 2 예를 보여주는 테이블이다. 도 17은 도 16의 전압 조건들이 인가된 등가 회로(BLKa2)를 보여주는 회로도이다. 도 18은 도 17의 등가 회로(BLKa2)에서 접지 선택 트랜지스터들(GST)이 프로그램되는 조건을 보여주는 테이블이다.

도 16 내지 도 18을 참조하면, 선택된 비트 라인(예를 들어, 제 1 비트 라인(BL1))에 접지 전압(VSS)이 공급된다. 비선택된 비트 라인(예를 들어, 제 2 비트 라인(BL2))에 제 3 비트 라인 전압(VBL3)이 공급된다.

선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1))과 비선택된 스트링 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 제 3 턴-온 전압(Von3)이 공급된다. 제 3 턴-온 전압(Von3)은 스트링 선택 트랜지스터들(SST)을 턴-온하는 전압일 수 있다. 제 3 턴-온 전압(Von3)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다.

워드 라인들(WL1~WL6)에 제 4 턴-온 전압(Von4)이 공급된다. 제 4 턴-온 전압(Von4)은 메모리 셀들(MC1~MC6)을 턴-온 하는 전압일 수 있다. 제 4 턴-온 전압(Von4)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다.

선택된 접지 선택 라인(예를 들어, 제 1 접지 선택 라인(GSL1))에 제 3 프로그램 전압(Vpgm3)이 공급된다. 제 3 프로그램 전압(Vpgm3)은 고전압일 수 있다. 제 3 프로그램 전압(Vpgm3)이 공급될 때, 선택된 접지 선택 트랜지스터들은 턴-온 될 수 있다. 즉, 선택된 접지 선택 트랜지스터들에 채널이 형성될 수 있다.

비선택된 접지 선택 라인(예를 들어, 제 2 접지 선택 라인(GSL2))에 접지 전압(VSS)이 공급된다.

선택된 접지 선택 라인(GSL1)에 연결된 셀 스트링들(CS11, CS12)은 각각 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결된다. 메모리 셀들(MC1~MC6) 및 선택된 접지 선택 트랜지스터들은 턴-온 된다. 따라서, 선택된 제 1 비트 라인(BL1)에 공급된 접지 전압(VSS)은 셀 스트링(CS11)의 접지 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS11)의 접지 선택 트랜지스터의 게이트 전압은 제 3 프로그램 전압(Vpgm3)이고, 채널 전압은 접지 전압(VSS)이다. 제 3 프로그램 전압(Vpgm3)은 파울러-노드하임 터널링을 발생하는 레벨을 가질 수 있다. 즉, 선택된 접지 선택 라인(GSL1) 및 선택된 비트 라인(BL1)에 연결된 셀 스트링(CS11)에서, 접지 선택 트랜지스터는 파울러-노드하임 터널링에 의해 프로그램될 수 있다.

제 2 비트 라인(BL2)에 공급된 제 3 비트 라인 전압(VBL3)은 셀 스트링(CS12)의 접지 선택 트랜지스터의 채널에 공급된다. 셀 스트링(CS12)의 접지 선택 트랜지스터의 게이트 전압은 제 3 프로그램 전압(Vpgm3)이고, 채널 전압은 제 3 비트 라인 전압(VBL3)이다. 제 3 비트 라인 전압(VBL3)은 제 3 프로그램 전압(Vpgm3)과 함께 파울러-노드하임 터널링을 발생하지 않는 레벨을 가질 수 있다. 즉, 선택된 접지 선택 라인(GSL1) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS12)에서, 접지 선택 트랜지스터는 프로그램 금지될 수 있다.

비선택된 접지 선택 라인(GSL2)에 접지 전압(VSS)이 공급된다. 따라서, 비선택된 접지 선택 트랜지스터들은 프로그램 금지될 수 있다.

예시적으로, 제 3 프로그램 전압(Vpgm3)과 제 3 비트 라인 전압(VBL3)의 전압 차이는 12V 이하일 수 있다. 제 3 프로그램 전압(Vpgm3)과 제 3 비트 라인 전압(VBL3)의 전압 차이는 8V 내지 12V 사이의 값을 가질 수 있다. 제 3 프로그램 전압(Vpgm3)은 제 1 프로그램 전압(Vpgm1) 또는 제 2 프로그램 전압(Vpgm2)과 동일한 레벨을 가질 수 있다. 제 3 비트 라인 전압(VBL3)은 제 1 비트 라인 전압(VBL1) 또는 제 2 비트 라인 전압(VBL2)과 동일한 레벨을 가질 수 있다.

선택된 비트 라인(BL1)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 양전압 또는 음전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 공급되는 전압은 제 3 프로그램 전압(Vpgm3)과 함께 파울러-노드하임 터널링을 발생하는 레벨을 가질 수 있다.

비선택된 접지 선택 라인(GSL2)에 접지 전압 외의 다른 전압이 공급될 수 있다. 비선택된 접지 선택 라인(GSL2)에 양전압 또는 음전압이 공급될 수 있다. 비선택된 접지 선택 라인(GSL2)에 공급되는 전압은 접지 전압(VSS) 또는 제 3 비트 라인 전압(VBL3)과 함께 파울러-노드하임 터널링을 발생하지 않는 레벨을 가질 수 있다.

예시적으로, 도 12 내지 도 14를 참조하여 설명된 프로그램 방법과 도 16 내지 도 18을 참조하여 설명된 프로그램 방법은 조합될 수 있다. 예를 들어, 도 16 내지 도 18을 참조하여 설명된 프로그램 방법에서, 스트링 선택 라인들(SSL1, SSL2)에 공급되는 전압들은 도 12 내지 도 14를 참조하여 설명된 전압들로 응용될 수 있다.

도 19 및 도 20은 본 발명에 따른 동작 방법으로 프로그램된 선택 트랜지스터들(SST)의 문턱 전압들의 변화를 보여주는 그래프이다. 도 19 및 도 20에서, 가로 축은 프로그램 전압을 나타내고, 세로 축은 선택 트랜지스터들의 문턱 전압들을 나타낸다. 예시적으로, 도 9 내지 도 11을 참조하여 설명된 프로그램 방법에 따른 스트링 선택 트랜지스터들의 문턱 전압들의 변화가 도 19 및 도 20에 도시되어 있다.

도 9 내지 도 11, 그리고 도 19를 참조하면, 제 1 비트 라인 전압(VBL1)은 5V로 설정된다. 제 1 라인(L1)은 선택된 스트링 선택 라인(SSL1)과 선택된 비트 라인(BL1)에 연결된 셀 스트링(CS11)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 1 프로그램 전압(Vpgm1)이 13V로부터 17V로 상승할수록, 셀 스트링(CS11)의 스트링 선택 트랜지스터의 문턱 전압은 상승한다.

제 2 라인(L2)은 선택된 스트링 선택 라인(SSL1) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 1 프로그램 전압(Vpgm1)이 13V로부터 17V로 상승해도, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압은 상승하지 않는다.

제 3 라인(L3)은 비선택된 스트링 선택 라인(SSL2) 및 선택된 비트 라인(BL1)에 연결된 셀 스트링(CS21)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 4 라인(L4)은 비선택된 스트링 선택 라인(SSL2) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS22)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 1 프로그램 전압(Vpgm1)이 13V로부터 17V로 상승해도, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들의 문턱 전압들은 상승하지 않는다.

도 9 내지 도 11, 그리고 도 20을 참조하면, 제 1 비트 라인 전압(VBL1)은 3V 내지 5V로 설정된다. 제 5 라인(L5)은 선택된 스트링 선택 라인(SSL1) 및 선택된 비트 라인(BL1)에 연결된 셀 스트링(CS11)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 1 프로그램 전압(Vpgm1)이 13V로부터 17V로 상승할수록, 셀 스트링(CS11)의 스트링 선택 트랜지스터의 문턱 전압은 상승한다.

제 6 라인(L6)은 선택된 스트링 선택 라인(SSL1) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 1 프로그램 전압(Vpgm1)이 16V보다 높아질 때, 셀 스트링(CS12)의 스트링 선택 트랜지스터는 약하게 프로그램될 수 있다. 따라서, 제 1 프로그램 전압(Vpgm1)과 제 1 비트 라인 전압(VBL1) 사이의 전압 차이는 12V 이하로 설정될 수 있다.

제 7 라인(L7)은 비선택된 스트링 선택 라인(SSL2) 및 선택된 비트 라인(BL2)에 연결된 셀 스트링(CS21)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 8 라인(L8)은 비선택된 스트링 선택 라인(SSL2) 및 비선택된 비트 라인(BL2)에 연결된 셀 스트링(CS22)의 스트링 선택 트랜지스터의 문턱 전압 변화를 보여준다. 제 1 프로그램 전압(Vpgm1)이 13V로부터 17V로 상승하여도, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들의 문턱 전압들은 상승하지 않는다.

도 21은 스트링 선택 트랜지스터들(SST)을 프로그램할 때의 전압 조건들의 제 2 예를 보여주는 테이블이다. 도 22는 도 21의 전압 조건들이 인가된 등가 회로(BLKa1)를 보여주는 회로도이다. 도 23은 도 22의 등가 회로에서 스트링 선택 트랜지스터들(SST)이 프로그램되는 조건을 보여주는 테이블이다.

도 21 내지 도 23을 참조하면, 선택된 비트 라인(예를 들어, 제 1 비트 라인(BL1))에 접지 전압(VSS)이 공급된다. 비선택된 비트 라인(예를 들어, 제 2 비트 라인(BL2))에 제 4 비트 라인 전압(VBL4)이 공급된다. 선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1))에 제 4 턴-오프 전압(Voff4)이 공급된 후에 제 4 프로그램 전압(Vpgm4)이 공급된다. 제 4 턴-오프 전압(Voff4)은 선택된 스트링 선택 트랜지스터들을 턴-오프하는 전압일 수 있다. 제 4 턴-오프 전압(Voff4)은 접지 전압(VSS)일 수 있다. 제 4 프로그램 전압(Vpgm4)은 고전압일 수 있다. 비선택된 스트링 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 접지 전압(VSS)이 공급된다.

워드 라인들(WL1~WL6)에 제 5 턴-온 전압(Von5)이 공급된다. 제 5 턴-온 전압(Von5)은 메모리 셀들(MC1~MC6)을 턴-온 하는 전압일 수 있다. 제 5 턴-온 전압(Von5)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다.

접지 선택 라인(GSL)에 제 5 턴-오프 전압(Voff5)이 공급된다. 제 5 턴-오프 전압(Voff5)은 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압일 수 있다. 제 5 턴-오프 전압(Voff5)은 접지 전압(VSS)일 수 있다.

공통 소스 라인(CSL)은 플로팅된다.

예시적으로, 비트 라인들(BL1, BL2), 접지 선택 라인(GSL), 그리고 워드 라인들(WL1~WL6)에 전압들이 공급될 때, 선택된 스트링 선택 라인(SSL1)에 제 4 턴-오프 전압(Voff4)이 공급될 수 있다. 비트 라인들(BL1, BL2), 접지 선택 라인(GSL), 그리고 워드 라인들(WL1~WL6)에 전압들에 목표값들에 도달한 후에, 선택된 스트링 선택 라인(SSL1)에 제 4 프로그램 전압(Vpgm4)이 공급될 수 있다.

워드 라인들(WL1~WL6)에 제 5 턴-온 전압(Von5)이 공급될 때, 메모리 셀들(MC1~MC6)은 턴-온 된다. 즉, 메모리 셀들(MC1~MC6)에 채널들이 형성된다. 메모리 셀들(MC1~MC6)의 채널들의 전압들은 워드 라인들(WL1~WL6)과의 커플링으로 인해 상승한다. 예를 들어, 메모리 셀들(MC1~MC6)의 채널들의 전압들은 제 3 플로팅 전압(VF3)으로 상승할 수 있다.

선택된 비트 라인(BL1)과 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS11)에서, 비트 라인(BL1)에 접지 전압(VSS)이 공급된다. 셀 스트링(CS11)의 스트링 선택 트랜지스터의 일 단에 접지 전압(VSS)이 인가되고 타 단에 제 3 부유 전압(VF3)이 인가된다. 제 3 부유 전압(VF3)과 접지 전압(VSS)의 전압 차이로 인해, 셀 스트링(CS11)의 스트링 선택 트랜지스터에 수직 방향의 전기장이 형성될 수 있다. 수직 방향의 전기장으로 인해, 핫 캐리어(Hot Carrier)가 발생할 수 있다. 이때, 선택된 스트링 선택 라인(SSL1)에 제 4 프로그램 전압(Vpgm4)이 공급되면, 핫 캐리어는 스트링 선택 트랜지스터의 전하 저장층에 주입될 수 있다. 즉, 선택된 비트 라인(BL1)과 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS11)에서, 스트링 선택 트랜지스터는 핫 캐리어 주입(Hot Carrier Injection)에 의해 프로그램될 수 있다.

비선택된 비트 라인(BL2)과 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS12)에서, 비트 라인(BL1)에 제 4 비트 라인 전압(VBL4)이 공급된다. 셀 스트링(CS12)의 스트링 선택 트랜지스터의 일 단에 제 4 비트 라인 전압(VBL4)이 인가되고, 타 단에 제 3 플로팅 전압(VF3)이 공급된다. 예시적으로, 제 4 비트 라인 전압(VBL4)은 제 3 플로팅 전압(VF3)과 함께 핫 캐리어를 발생하지 않는 레벨을 가질 수 있다. 이때, 선택된 스트링 선택 라인(SSL1)에 제 4 프로그램 전압(Vpgm4)이 공급되어도, 핫 캐리어 주입은 발생하지 않는다. 즉, 비선택된 비트 라인(BL2)과 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS12)에서, 스트링 선택 트랜지스터는 프로그램 금지된다.

비선택된 스트링 선택 라인(SSL2)에 접지 전압(GND)이 공급된다. 따라서, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들은 프로그램 금지된다.

예시적으로, 제 4 프로그램 전압(Vpgm4)은 9V일 수 있다. 제 4 비트 라인 전압(VBL4)은 6V일 수 있다. 제 5 턴-온 전압(Von5)은 13V일 수 있다.

예시적으로, 선택된 비트 라인(BL1)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 양전압 또는 음전압이 공급될 수 있다. 선택된 비트 라인(BL1)에 공급되는 전압은 제 3 플로팅 전압(VF3)과 함께 핫 캐리어를 발생하는 레벨을 가질 수 있다.

예시적으로, 비선택된 스트링 선택 라인(SSL2)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 비선택된 스트링 선택 라인(SSL2)에 양전압 또는 음전압이 공급될 수 있다. 비선택된 스트링 선택 라인(SSL2)에 공급되는 전압은 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)에서 핫 캐리어 주입을 발생하지 않는 레벨을 가질 수 있다.

예시적으로, 워드 라인들(WL1~WL6)에 제 5 턴-온 전압(Von5) 외의 다른 전압이 공급될 수 있다. 워드 라인들(WL1~WL6) 중 적어도 하나에 턴-오프 전압이 공급될 수 있다. 워드 라인들(WL1~WL6) 중 적어도 하나에 턴-오프 전압이 공급될 때, 접지 선택 라인(GSL)에 턴-온 전압이 공급될 수 있다.

예시적으로, 공통 소스 라인(CSL)은 플로팅되지 않을 수 있다. 공통 소스 라인(CSL)에 특정 전압이 공급될 수 있다.

도 24는 접지 선택 트랜지스터들(GST)을 프로그램할 때의 전압 조건들의 제 3 예를 보여주는 테이블이다. 도 25는 도 24의 전압 조건들이 인가된 등가 회로(BLKa2)를 보여주는 회로도이다. 도 26은 도 25의 등가 회로(BLKa2)에서 접지 선택 트랜지스터들(GST)이 프로그램되는 조건을 보여주는 테이블이다.

도 24 내지 도 26을 참조하면, 선택된 비트 라인(예를 들어, 제 1 비트 라인(BL1))은 플로팅된다. 비선택된 비트 라인(예를 들어, 제 2 비트 라인(BL2))에 접지 전압(VSS)이 공급된다.

선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1))에 제 6 턴-온 전압(Von6)이 공급된다. 제 6 턴-온 전압(Von6)은 선택된 스트링 선택 트랜지스터들을 턴-온 하는 전압일 수 있다. 제 6 턴-온 전압(Von6)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다. 비선택된 스트링 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 제 6 턴-오프 전압(Voff6)이 공급된다. 제 6 턴-오프 전압은 비선택된 스트링 선택 트랜지스터들을 턴-오프 하는 전압일 수 있다. 제 6 턴-오프 전압(Voff6)은 접지 전압(VSS)일 수 있다.

워드 라인들(WL1~WL6)에 제 7 턴-온 전압(Von7)이 공급된다. 제 7 턴-온 전압(Von7)은 메모리 셀들(MC1~MC6)을 턴-온 하는 전압일 수 있다. 제 7 턴-온 전압(Von7)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다.

선택된 접지 선택 라인(예를 들어, 제 1 접지 선택 라인(GSL1))에 제 7 턴-오프 전압(Voff7)이 공급된 후에 제 5 프로그램 전압(Vpgm5)이 공급된다. 제 7 턴-오프 전압(Voff7)은 선택된 접지 선택 트랜지스터들을 턴-오프 하는 전압일 수 있다. 제 7 턴-오프 전압(Voff7)은 접지 전압(VSS)일 수 있다. 제 5 프로그램 전압(Vpgm5)은 고전압일 수 있다. 비선택된 접지 선택 라인(예를 들어, 제 2 접지 선택 라인(GSL2))에 접지 전압(GND)이 공급될 수 있다.

공통 소스 라인(CSL)에 접지 전압(VSS)이 공급될 수 있다.

예시적으로, 비트 라인들(BL1, BL2), 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 공통 소스 라인(CSL)에 전압들이 공급될 때, 선택된 접지 선택 라인(GSL1)에 제 7 턴-오프 전압(Voff7)이 공급될 수 있다. 비트 라인들(BL1, BL2), 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 공통 소스 라인(CSL)에 전압들이 목표값에 도달한 후에, 선택된 접지 선택 라인(GSL1)에 제 5 프로그램 전압(Vpgm5)이 공급될 수 있다.

선택된 스트링 선택 트랜지스터들이 턴-온 되므로, 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(CS11, CS12)은 비트 라인들(BL1, BL2)과 전기적으로 연결된다. 비선택된 스트링 선택 트랜지스터들이 턴-오프 되므로, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)은 비트 라인들(BL1, BL2)과 전기적으로 분리된다.

워드 라인들(WL1~WL6)에 제 7 턴-온 전압(Von7)이 공급될 때, 메모리 셀들(MC1~MC6)에 채널들이 형성된다. 선택된 비트 라인(BL1)은 플로팅되어 있으므로, 선택된 비트 라인(BL1) 및 선택된 접지 선택 라인(GSL1)에 연결된 셀 스트링(CS11)에서, 메모리 셀들의 채널의 전압은 워드 라인들(WL1~WL6)과의 커플링으로 인해 상승한다. 예시적으로, 셀 스트링(CS11)의 메모리 셀들의 채널의 전압은 제 4 플로팅 전압(VF4)으로 상승할 수 있다. 셀 스트링(CS11)의 접지 선택 트랜지스터의 일 단에 제 4 플로팅 전압(VF4)이 공급되고, 타 단에 접지 전압(VSS)이 공급된다. 제 4 플로팅 전압(VF4)과 접지 전압(VSS)의 전압 차이로 인해, 셀 스트링(CS11)의 접지 선택 트랜지스터에서 핫 캐리어가 발생할 수 있다. 이때, 선택된 접지 선택 라인(GSL1)에 제 5 프로그램 전압이 공급되면, 셀 스트링(CS11)의 접지 선택 트랜지스터는 핫 캐리어 주입 프로그램된다. 즉, 선택된 비트 라인(BL1) 및 선택된 접지 선택 라인(GSL1)에 연결된 셀 스트링(CS11)에서, 접지 선택 트랜지스터는 프로그램된다.

비선택된 비트 라인(BL2)에 접지 전압이 공급되므로, 비선택된 비트 라인(BL2) 및 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS12)에서, 메모리 셀들의 채널의 전압은 접지 전압(VSS)으로 유지된다. 따라서, 비선택된 비트 라인(BL2) 및 선택된 접지 선택 라인(GSL1)에 연결된 셀 스트링(CS12)에서, 접지 선택 트랜지스터는 프로그램 금지된다.

비선택된 접지 선택 트랜지스터들은 턴-오프 된다. 따라서, 워드 라인들(WL1~WL6)에 제 7 턴-온 전압(Von7)이 공급될 때, 비선택된 접지 선택 라인(GSL2)에 연결된 셀 스트링들(CS21, CS22)의 메모리 셀들의 채널들의 전압들은 제 5 플로팅 전압(VF5)으로 상승할 수 있다. 비선택된 접지 선택 라인(GSL2)에 접지 전압(VSS)이 공급된다. 따라서, 비선택된 접지 선택 라인(GSL2)에 연결된 셀 스트링들(CS21, CS22)에서, 접지 선택 트랜지스터들은 프로그램 금지된다.

예시적으로, 비선택된 비트 라인(BL2)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 비선택된 비트 라인(BL2)에 양전압 또는 음전압이 공급될 수 있다. 비선택된 비트 라인(BL2)에 공급되는 전압은 선택된 접지 선택 라인(GSL1) 및 비선택된 비트 라인(BL2)에 연결된 접지 선택 트랜지스터에서, 핫 캐리어 주입을 발생하지 않는 레벨을 가질 수 있다.

비선택된 스트링 선택 라인(SSL2)에 제 6 턴-오프 전압 외의 다른 전압이 공급될 수 있다. 비선택된 스트링 선택 라인(SSL2)에 턴-온 전압이 공급될 수 있다.

비선택된 접지 선택 라인(GSL2)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 비선택된 접지 선택 라인(GSL2)에 양전압 또는 음전압이 공급될 수 있다. 비선택된 접지 선택 라인(GSL2)에 공급되는 전압은 비선택된 접지 선택 트랜지스터들에서 핫 캐리어 주입을 발생하지 않는 레벨을 가질 수 있다.

공통 소스 라인(CSL)에 접지 전압(VSS) 외의 다른 전압이 공급될 수 있다. 공통 소스 라인(CSL)에 양전압 또는 음전압이 공급될 수 있다. 공통 소스 라인(CSL)에 공급되는 전압은 선택된 접지 선택 라인(GSL1)과 선택된 비트 라인(BL1)에 연결된 접지 선택 트랜지스터에서 핫 캐리어 주입을 발생하는 레벨을 가질 수 있다.

예시적으로, 제 5 프로그램 전압(Vpgm5)은 9V일 수 있다. 제 7 턴-온 전압(Von7)은 13V일 수 있다.

도 27은 스트링 선택 트랜지스터들(SST)을 검증할 때의 전압 조건들을 보여주는 테이블이다. 도 28은 도 27의 전압 조건들이 인가된 등가 회로(BLKa1)를 보여주는 회로도이다.

도 27 및 도 28을 참조하면, 비트 라인들(BL1, BL2)에 전원 전압(VCC)이 공급된다. 선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1))에 제 1 검증 전압(Vvfy1)이 공급된다. 제 1 검증 전압(Vvfy1)은 선택된 스트링 선택 트랜지스터들의 문턱 전압들의 목표 산포의 하한값일 수 있다. 제 1 검증 전압(Vvfy1)은 접지 전압(VSS) 또는 양전압일 수 있다. 비선택된 접지 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 제 8 턴-오프 전압(Voff8)이 공급된다. 제 8 턴-오프 전압(Voff8)은 비선택된 스트링 선택 트랜지스터들을 턴-오프 하는 전압일 수 있다. 제 8 턴-오프 전압(Voff8)은 접지 전압(VSS)일 수 있다.

워드 라인들(WL1~WL6) 및 접지 선택 라인(GSL)에 제 8 턴-온 전압(Von8)이 공급된다. 제 8 턴-온 전압(Von8)은 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압일 수 있다. 제 8 턴-온 전압(Von8)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다. 공통 소스 라인(CSL)에 접지 전압(VSS)이 공급된다.

비선택된 스트링 선택 라인(SSL2)에 제 8 턴-오프 전압(Voff8)이 공급되므로, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)은 비트 라인들(BL1, BL2)과 전기적으로 분리된다.

선택된 스트링 선택 트랜지스터들 중 제 1 검증 전압(Vvfy1) 보다 높은 문턱 전압을 갖는 스트링 선택 트랜지스터는 턴-오프 되고, 제 1 검증 전압(Vvfy1) 보다 낮은 문턱 전압을 갖는 스트링 선택 트랜지스터는 턴-온 된다. 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS11 또는 CS12)의 스트링 선택 트랜지스터가 턴-온 되면, 비트 라인(BL1 또는 BL2)과 공통 소스 라인(CSL) 사이에 전류 경로가 형성된다. 따라서, 비트 라인(BL1 또는 BL2)으로부터 전류가 유출되며, 비트 라인(BL1 또는 BL2)의 전압이 변화할 수 있다.

선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS11 또는 CS12)의 스트링 선택 트랜지스터가 턴-오프 되면, 비트 라인(BL1 또는 BL2)은 공통 소스 라인(CSL)과 전기적으로 분리된다. 따라서, 비트 라인(BL1 또는 BL2)으로부터 전류가 유출되지 않으며, 비트 라인(BL1 또는 BL2)의 전압이 변화하지 않는다. 비트 라인들(BL1, BL2)의 전류 또는 전압의 변화를 검출함으로써, 선택된 스트링 선택 트랜지스터들 중 프로그램 완료된 스트링 선택 트랜지스터들이 판별될 수 있다.

도 15에 도시된 등가 회로(BLKa2)와 같이 복수의 접지 선택 라인들(GSL1, GSL2)이 제공될 때, 접지 선택 라인들(GSL1, GSL2)에 공통적으로 턴-온 전압이 공급될 수 있다. 다른 예로서, 선택된 접지 선택 라인(예를 들어, 제 1 접지 선택 라인(GSL1))에 턴-온 전압이 공급되고, 비선택된 접지 선택 라인(예를 들어 제 2 접지 선택 라인(GSL2))에 턴-오프 전압이 공급될 수 있다.

도 29는 접지 선택 트랜지스터들(GST)을 검증할 때의 전압 조건들을 보여주는 테이블이다. 도 30은 도 29의 전압 조건들이 인가된 등가 회로(BLKa1)를 보여주는 회로도이다.

도 29 및 도 30을 참조하면, 비트 라인들(BL1, BL2)에 전원 전압(VCC)이 공급된다. 선택된 스트링 선택 라인(예를 들어, 제 1 스트링 선택 라인(SSL1)) 및 워드 라인들(WL1~WL6)에 제 9 턴-온 전압(Von9)이 공급된다. 제 9 턴-온 전압(Von9)은 선택된 스트링 선택 트랜지스터들 및 메모리 셀들(MC1~MC6)을 턴-온 하는 전압일 수 있다. 제 9 턴-온 전압(Von9)은 전원 전압(VCC), 비선택 읽기 전압(Vread), 또는 패스 전압(Vpass)일 수 있다. 비선택된 접지 선택 라인(예를 들어, 제 2 스트링 선택 라인(SSL2))에 제 9 턴-오프 전압(Voff9)이 공급된다. 제 9 턴-오프 전압(Voff9)은 비선택된 스트링 선택 트랜지스터들을 턴-오프 하는 전압일 수 있다. 제 9 턴-오프 전압(Voff9)은 접지 전압(VSS)일 수 있다.

접지 선택 라인(GSL)에 제 2 검증 전압(Vvfy2)이 공급된다. 제 2 검증 전압(Vvfy2)은 접지 선택 트랜지스터들(GST)의 문턱 전압들의 목표 산포의 하한값일 수 있다. 제 2 검증 전압(Vvfy2)은 접지 전압(VSS) 또는 양전압일 수 있다.

비선택된 스트링 선택 라인(SSL2)에 제 9 턴-오프 전압(Voff9)이 공급되므로, 비선택된 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)은 비트 라인들(BL1, BL2)과 전기적으로 분리된다. 선택된 스트링 선택 라인(SSL1)에 제 9 턴-온 전압(Von9)이 공급되므로, 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(CS11, CS12)은 비트 라인들(BL1, BL2)과 전기적으로 연결된다.

접지 선택 트랜지스터들(GST) 중 제 2 검증 전압(Vvfy2) 보다 높은 문턱 전압을 갖는 접지 선택 트랜지스터는 턴-오프 되고, 제 2 검증 전압(Vvfy2) 보다 낮은 문턱 전압을 갖는 접지 선택 트랜지스터는 턴-온 된다. 선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS11 또는 CS12)의 접지 선택 트랜지스터가 턴-온 되면, 비트 라인(BL1 또는 BL2)과 공통 소스 라인(CSL) 사이에 전류 경로가 형성된다. 따라서, 비트 라인(BL1 또는 BL2)으로부터 전류가 유출되며, 비트 라인(BL1 또는 BL2)의 전압이 변화할 수 있다.

선택된 스트링 선택 라인(SSL1)에 연결된 셀 스트링(CS11 또는 CS12)의 접지 선택 트랜지스터가 턴-오프 되면, 비트 라인(BL1 또는 BL2)은 공통 소스 라인(CSL)과 전기적으로 분리된다. 따라서, 비트 라인(BL1 또는 BL2)으로부터 전류가 유출되지 않으며, 비트 라인(BL1 또는 BL2)의 전압이 변화하지 않는다. 비트 라인들(BL1, BL2)의 전류 또는 전압의 변화를 검출함으로써, 선택된 스트링 선택 트랜지스터들 중 프로그램 완료된 스트링 선택 트랜지스터들이 판별될 수 있다.

도 15에 도시된 등가 회로(BLKa2)와 같이 복수의 접지 선택 라인들(GSL1, GSL2)이 제공될 때, 접지 선택 라인들(GSL1, GSL2)에 공통적으로 제 2 검증 전압(Vvfy2)이 공급될 수 있다. 다른 예로서, 선택된 접지 선택 라인(예를 들어, 제 1 접지 선택 라인(GSL1))에 제 2 검증 전압(Vvfy2)이 공급되고, 비선택된 접지 선택 라인(예를 들어 제 2 접지 선택 라인(GSL2))에 임의의 전압이 공급될 수 있다.

도 31은 프로그램 및 검증이 수행되는 과정을 보여주는 그래프이다. 도 31에서, 가로 축은 시간(T)을 나타내고, 세로 축은 전압(V)을 나타낸다. 도 31을 참조하면, 프로그램 전압(Vpgm)과 검증 전압(Vvfy)이 교대로 공급될 수 있다. 한 번의 프로그램이 수행된 후에, 한 번의 검증이 수행될 수 있다. 한 번의 프로그램과 한 번의 검증은 하나의 프로그램 루프를 구성할 수 있다.

프로그램 루프가 반복될 때, 프로그램 전압(Vpgm)은 점진적으로 증가할 수 있다. 즉, 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program)이 수행될 수 있다. 선택된 스트링 선택 트랜지스터들 또는 선택된 접지 선택 트랜지스터들이 모두 프로그램 패스될 때까지,프로그램 루프는 반복될 수 있다.

도 32는 도 3의 평면도의 일 부분(EC)의 제 3 예에 따른 등가 회로(BLKa3)를 보여주는 회로도이다. 도 7의 등가 회로(BLKa1)와 비교하면, 각 셀 스트링에 측면 트랜지스터들(LTR)이 추가적으로 제공된다.

도 3 내지 도 6, 그리고 도 32를 참조하면, 각 셀 스트링에서, 측면 트랜지스터들(LTR)은 접지 선택 트랜지스터들(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터들(LTR)의 게이트들(또는 제어 게이트들)은 접지 선택 트랜지스터들(GST)의 게이트들(또는 제어 게이들트)과 함께 접지 선택 라인(GSL)에 연결된다.

채널막들(114)은 제 1 도전 물질들(CM1)의 수직 바디로 동작한다. 즉, 제 1 도전 물질들(CM1)은 채널막들(114)과 함께 수직 트랜지스터를 구성한다. 제 1 도전 물질들(CM1)은 채널막들(114)과 함께 기판(111)에 수직한 접지 선택 트랜지스터들(GST)을 구성할 수 있다.

기판(111)과 제 1 도전 물질들(CM1)의 사이에 정보 저장막들(116)이 제공된다. 기판(111)은 제 1 도전 물질들(CM1)의 수평 바디로 동작할 수 있다. 즉, 제 1 도전 물질들(CM1)은 기판(111)과 함께 수평 트랜지스터들(LTR)을 구성할 수 있다.

제 1 도전 물질들(CM1)에 전압이 공급될 때, 제 1 도전 물질들(CM1)과 채널막들(114) 사이에 전기장이 형성된다. 형성된 전기장으로 인해, 채널막들(114)에 채널들이 형성될 수 있다. 제 1 도전 물질들(CM1)에 전압이 공급될 때, 제 1 도전 물질들(CM1)과 기판(111) 사이에 전기장이 형성된다. 형성된 전기장으로 인해, 기판(111)에 채널들이 형성된다. 기판(111)에 형성된 채널들은 공통 소스 영역들(CSR) 및 채널막들(114)과 연결될 수 있다. 즉, 접지 선택 라인(GSL)에 전압이 공급될 때 접지 선택 트랜지스터들(GST)과 수평 트랜지스터들(LTR)이 함께 턴-온 되어, 셀 스트링들(CS11, CS12, CS21, CS22)은 공통 소스 라인(CSL)에 연결될 수 있다.

예시적으로, 도 15를 참조하여 설명된 등가 회로(BLKa2)와 같이, 제 1 도전 물질들(CM1)은 복수의 접지 선택 라인들(미도시)을 구성할 수 있다.

도 33은 도 3의 평면도의 일 부분(EC)의 제 4 예에 따른 등가 회로(BLKa4)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 33을 참조하면, 복수의 서브 블록들이 제공될 수 있다. 예시적으로, 제 2 및 제 3 도전 물질들(CM2, CM3)은 제 1 및 제 2 메모리 셀들(MC1, MC2)을 구성하며, 제 1 서브 블록으로 사용될 수 있다. 제 6 및 제 7 도전 물질들(CM6, CM7)은 제 3 및 제 4 메모리 셀들(MC3, MC4)을 구성하며, 제 2 서브 블록으로 사용될 수 있다. 제 4 및 제 5 도전 물질들(CM4, CM5)은 제 1 및 제 2 서브 블록들 사이에 제공되는 제 1 및 제 2 더미 메모리 셀들(DMC1, DMC2)을 구성할 수 있다. 제 1 및 제 2 서브 블록들은 독립적으로 프로그램되고, 읽어지고, 그리고 소거될 수 있다.

예시적으로, 도 15를 참조하여 설명된 등가 회로(BLKa2)와 같이, 제 1 도전 물질들(CM1)은 복수의 접지 선택 라인들(미도시)을 구성할 수 있다. 도 32를 참조하여 설명된 등가 회로(BLKa3)와 같이, 수평 트랜지스터들(미도시)이 제공될 수 있다.

스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 스트링 선택 트랜지스터들(SST)이 프로그램될 때, 워드 라인들(WL1~WL4) 및 더미 워드 라인들(DWL1, DWL2)에 동일한 전압이 공급될 수 있다. 더미 워드 라인들(DWL1,DWL2)에 제 1 턴-오프 전압(Voff1)이 공급될 수 있다.

스트링 선택 트랜지스터들(SST)은 도 21 내지 도 23을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 스트링 선택 트랜지스터들(SST)이 프로그램될 때, 워드 라인들(WL1~WL4) 및 더미 워드 라인들(DWL1, DWL2)에 동일한 전압이 공급될 수 있다. 더미 워드 라인들(DWL1,DWL2)에 제 5 턴-온 전압(Von5)이 공급될 수 있다.

접지 선택 트랜지스터들(GST)은 도 12 내지 도 14를 참조하여 설명된 방법에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)이 프로그램될 때, 워드 라인들(WL1~WL4) 및 더미 워드 라인들(DWL1, DWL2)에 동일한 전압이 공급될 수 있다. 더미 워드 라인들(DWL1,DWL2)에 제 2 턴-온 전압(Von2)이 공급될 수 있다.

접지 선택 트랜지스터들(GST)은 도 16 내지 도 18을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)이 프로그램될 때, 워드 라인들(WL1~WL4) 및 더미 워드 라인들(DWL1, DWL2)에 동일한 전압이 공급될 수 있다. 더미 워드 라인들(DWL1,DWL2)에 제 4 턴-온 전압(Von4)이 공급될 수 있다.

접지 선택 트랜지스터들(GST)은 도 24 내지 도 26을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)이 프로그램될 때, 워드 라인들(WL1~WL4) 및 더미 워드 라인들(DWL1, DWL2)에 동일한 전압이 공급될 수 있다. 더미 워드 라인들(DWL1,DWL2)에 제 7 턴-온 전압(Von7)이 공급될 수 있다.

도 34는 도 3의 평면도의 일 부분(EC)의 제 5 예에 따른 등가 회로(BLKa5)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 34를 참조하면, 제 1 및 제 2 도전 물질들(CM1, CM2)은 각각 제 1 및 제 2 높이들을 갖는 접지 선택 트랜지스터들(GSTa, GSTb)을 구성할 수 있다. 제 7 및 제 8 도전 물질들(CM7, CM8)은 각각 제 7 및 제 8 높이들을 갖는 스트링 선택 트랜지스터들(SSTa, SSTb)을 구성할 수 있다. 제 3 내지 제 6 도전 물질들(CM3~CM6)은 제 1 내지 제 4 메모리 셀들(MC1~MC4)을 구성할 수 있다.

제 1 및 제 2 도전 물질들(CM1, CM2)은 공통으로 연결되어 하나의 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)이 공통으로 연결되어 제 1 높이의 접지 선택 라인(미도시)을 구성하고, 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 2 높이의 접지 선택 라인(미도시)을 구성할 수 있다. 도 15를 참조하여 설명된 등가 회로(BLKa2)와 같이, 셀 스트링들(CS11, CS12)은 하나의 접지 선택 라인(미도시)에 연결되고, 셀 스트링들(CS21, CS22)은 다른 하나의 접지 선택 라인(미도시)에 연결될 수 있다. 셀 스트링들(CS11, CS12)은 제 1 및 제 2 도전 물질들(CM1, CM2)에 의해 각각 형성된 제 1 및 제 2 높이들을 갖는 두 개의 접지 선택 라인들(미도시)에 연결될 수 있다. 셀 스트링들(CS21, CS22)은 제 1 및 제 2 도전 물질들(CM1, CM2)에 의해 각각 형성된 제 1 및 제 2 높이들을 갖는 두 개의 접지 선택 라인들(미도시)에 연결될 수 있다. 적어도 세 개의 높이들에 대응하는 도전 물질들이 접지 선택 트랜지스터들을 구성할 수 있다.

셀 스트링들(CS11, CS12)은 제 7 및 제 8 도전 물질들(CM7, CM8)에 의해 각각 형성된 제 7 및 제 8 높이들을 갖는 두 개의 스트링 선택 라인들(SSL1a, SSL1b)에 연결될 수 있다. 셀 스트링들(CS21, CS22)은 제 7 및 제 8 도전 물질들(CM7, CM8)에 의해 각각 형성된 제 7 및 제 8 높이들을 갖는 두 개의 스트링 선택 라인들(SSL2a, SSL2b)에 연결될 수 있다. 적어도 세 개의 높이들에 대응하는 도전 물질들이 스트링 선택 트랜지스터들을 구성할 수 있다.

예시적으로, 도 32를 참조하여 설명된 등가 회로(BLKa3)와 같이, 수평 트랜지스터들(미도시)이 제공될 수 있다. 도 33을 참조하여 설명된 등가 회로(BLKa4)와 같이, 메모리 셀들(MC1~MC4)은 복수의 서브 블록들을 구성할 수 있다.

스트링 선택 트랜지스터들(SSTa, SSTb)은 도 9 내지 도 11을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 제 7 높이를 갖는 스트링 선택 트랜지스터들(SSTa)이 프로그램될 때, 제 8 높이의 스트링 선택 라인들(SSL1b, SSL2b)에 턴-온 전압이 공급될 수 있다. 제 8 높이를 갖는 스트링 선택 트랜지스터들(SSTb)이 프로그램될 때, 제 7 높이의 스트링 선택 라인들(SSL1a, SSL2a)에 턴-오프 전압이 공급될 수 있다.

스트링 선택 트랜지스터들(SST)은 도 21 내지 도 23을 참조하여 설명된 방법에 따라 프로그램될 수 있다. 제 7 높이를 갖는 스트링 선택 트랜지스터들(SSTa)이 프로그램될 때, 제 8 높이의 스트링 선택 라인들(SSL1b, SSL2b)에 턴-온 전압이 공급될 수 있다. 제 8 높이를 갖는 스트링 선택 트랜지스터들(SSTb)이 프로그램될 때, 제 7 높이의 스트링 선택 라인들(SSL1a, SSL2a)에 턴-온 전압이 공급될 수 있다.

접지 선택 트랜지스터들(GSTa, GSTb)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GSTa, GSTb)이 하나의 접지 선택 라인(GSL)을 공유할 때, 접지 선택 트랜지스터들(GSTa, GSTb)은 한번에 프로그램될 수 있다.

도 35는 도 3의 평면도의 일 부분(EC)의 제 6 예에 따른 등가 회로(BLKa6)를 보여주는 회로도이다. 도 34에 도시된 등가 회로(BLKa5)와 비교하면, 동일한 행의 셀 스트링들에서, 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인을 공유한다. 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 1 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 2 스트링 선택 라인(SSL2)에 공통으로 연결된다.

예시적으로, 도 15를 참조하여 설명된 등가 회로(BLKa2)와 같이, 복수의 접지 선택 라인들(미도시)이 제공될 수 있다. 도 32를 참조하여 설명된 등가 회로(BLKa3)와 같이, 수평 트랜지스터들(미도시)이 제공될 수 있다. 도 33을 참조하여 설명된 등가 회로(BLKa4)와 같이, 메모리 셀들(MC1~MC4)은 복수의 서브 블록들을 구성할 수 있다.

스트링 선택 트랜지스터들(SSTa, SSTb)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GSTa, GSTb)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 36은 도 3의 평면도의 일 부분(EC)의 제 7 예에 따른 등가 회로(BLKa7)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 34를 참조하면, 제 2 도전 물질들(CM2)은 제 1 더미 메모리 셀들(DMC1)을 구성한다. 제 7 도전 물질들(CM7)은 제 2 더미 메모리 셀들(DMC2)을 구성한다.

예시적으로, 둘 이상의 높이들에 대응하는 도전 물질들이 메모리 셀들과 접지 선택 트랜지스터들(GST) 사이의 더미 메모리 셀들(미도시)을 구성할 수 있다. 둘 이상의 높이들에 대응하는 도전 물질들이 메모리 셀들과 스트링 선택 트랜지스터들(SST) 사이의 더미 메모리 셀들(미도시)을 구성할 수 있다. 접지 선택 트랜지스터들(GST)의 쪽과 스트링 선택 트랜지스터들(SST)의 쪽 중 한 쪽에만 더미 메모리 셀들(미도시)이 제공될 수 있다.

예시적으로, 도 15를 참조하여 설명된 등가 회로(BLKa2)와 같이, 복수의 접지 선택 라인들(미도시)이 제공될 수 있다. 도 32를 참조하여 설명된 등가 회로(BLKa3)와 같이, 수평 트랜지스터들(미도시)이 제공될 수 있다. 도 33을 참조하여 설명된 등가 회로(BLKa4)와 같이, 메모리 셀들(MC1~MC4)은 복수의 서브 블록들(미도시)을 구성할 수 있다. 도 34 및 도 35를 참조하여 설명된 등가 회로들(BLKa5, BLKa6)과 같이, 각 셀 스트링에 복수의 스트링 선택 트랜지스터들(미도시) 및 복수의 접지 선택 트랜지스터들(미도시)이 제공될 수 있다.

스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 스트링 선택 트랜지스터들(SST) 또는 접지 선택 트랜지스터들(GST)이 프로그램될 때, 워드 라인들(WL1~WL4)에 공급되는 전압과 동일한 전압이 더미 워드 라인들(DWL1, DWL2)에 공급될 수 있다.

도 37은 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 2 예를 보여준다. 도 38은 도 3의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 2 예를 보여준다. 도 3, 도 37, 그리고 도 38을 참조하면, 기판과 수직한 방향으로 적층된 하부 필라들(PLa) 및 상부 필라들(PLb)이 제공된다.

하부 필라들(PLa)은 제 3 방향을 따라 절연막들(112, 112a)을 관통하여 기판(111)과 접촉한다. 하부 필라들(PLa)은 하부 채널막들(114a) 및 하부 내부 물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 1 내지 제 4 도전 물질들(CM1~CM4)의 수직 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.

하부 필라들(PLa) 상에 상부 필라들(PLb)이 제공된다. 상부 필라들(PLb)은 제 3 방향을 따라 절연막들(112)을 관통하여, 하부 필라들(PLa)의 상부면과 접촉한다. 상부 필라들(PLb)은 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 5 내지 제 8 도전 물질들(CM5~CM8)의 수직 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.

하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 수직 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PLa)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.

예시적으로, 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 반도체 패드(SP)와 인접한 도전 물질들은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다. 예를 들면, 반도체 패드(SP)와 인접한 제 4 도전 물질들(CM4), 제 5 도전 물질들(CM5), 또는 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다.

도 39는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKb)의 일부를 보여주는 제 2 예에 따른 평면도이다. 도 40은 도 39의 ⅩⅩⅩⅩ-ⅩⅩⅩⅩ' 선에 따른 사시단면도를 보여준다. 도 41은 도 39의 ⅩⅩⅩⅩ-ⅩⅩⅩⅩ' 선에 따른 단면도를 보여준다.

도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 제 1 방향을 따라 신장되는 스트링 선택 라인 컷(SSL Cut)과 워드 라인 컷들(WL Cut)이 제 2 방향을 따라 교대로 제공된다. 워드 라인 컷들(WL Cut)에 의해 노출된 기판(111)의 부분들에 공통 소스 영역들(CSR)이 제공된다.

인접한 두 개의 공통 소스 영역들(CSR), 즉 인접한 두 개의 워드 라인 컷들(WL Cut) 사이에 제 1 방향을 따라 두 줄의 필라들(PL)이 형성된다. 두 줄의 필라들(PL)의 사이에, 스트링 선택 라인 컷(SSL Cut)이 형성된다. 스트링 선택 라인 컷(SSL Cut)은 스트링 선택 트랜지스터들(SST)을 구성하는 제 8 도전 물질들(CM8)을 분리한다. 둘 이상의 높이의 도전 물질들이 스트링 선택 트랜지스터들(SST)을 구성할 때, 스트링 선택 라인 컷(SSL Cut)은 둘 이상의 높이의 도전 물질들을 분리할 수 있다.

예시적으로, 도 37 및 도 38을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다.

도 39의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 블록(BLKb)에서, 스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 42는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKc)의 일부를 보여주는 제 3 예에 따른 평면도이다. 도 43은 도 42의 ⅩⅩⅩⅩⅢ-ⅩⅩⅩⅩⅢ' 선에 따른 사시단면도를 보여준다. 도 44는 도 42의 ⅩⅩⅩⅩⅢ-ⅩⅩⅩⅩⅢ' 선에 따른 단면도를 보여준다.

도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 인접한 공통 소스 영역들 사이에 제공되는 필라들은 제 1 방향을 따라 지그재그 형태로 배치된다.

예시적으로, 도 37 및 도 38을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 39 내지 도 41을 참조하여 설명된 바와 같이, 스트링 선택 라인 컷(SSL Cut)이 제공될 수 있다. 인접한 워드 라인 컷(WL Cut)과 스트링 선택 라인 컷(SSL Cut)의 사이에, 제 1 방향을 따라 지그재그 형태로 배치되는 한 줄의 필라들이 제공될 수 있다.

도 42의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 블록(BLKc)에서, 스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 45는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKd)의 일부를 보여주는 제 4 예에 따른 평면도이다. 도 46은 도 45의 ⅩⅩⅩⅩⅥ-ⅩⅩⅩⅩⅥ' 선에 따른 사시단면도를 보여준다. 도 45의 ⅩⅩⅩⅩⅥ-ⅩⅩⅩⅩⅥ' 선에 따른 단면도는 도 5에 도시된 단면도와 동일하다. 따라서, 단면도는 생략된다.

도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKd)에서 사각 기동 형태의 필라들(PL)이 제공된다. 인접한 공통 소스 영역들(CSR) 사이에서 제 1 방향을 따라 한 줄로 배치된 필라들의 사이에, 절연 물질들(IM)이 제공된다. 절연 물질들(IM)은 제 3 방향을 따라 신장되어 기판(111)과 접촉한다.

필라들(PL)은 채널막들(114) 및 내부 물질들(PL)을 포함한다. 예시적으로, 채널막들(114)은 필라들(PL) 각각의 네 측면들 중 도전 물질들(CM1~CM8)과 인접한 두 측면들에 제공될 수 있다.

각 필라의 한 측면의 채널막은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 하나의 셀 스트링을 구성할 수 있다. 각 필라의 다른 한 측면의 채널막은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 다른 하나의 셀 스트링을 구성할 수 있다. 즉, 하나의 필라는 두 개의 셀 스트링들을 구성할 수 있다.

예시적으로, 도 37 및 도 38을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 39 내지 도 41을 참조하여 설명된 바와 같이, 스트링 선택 라인 컷(SSL Cut)이 제공될 수 있다. 도 42 내지 도 44를 참조하여 설명된 바와 같이, 필라들(PL)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.

도 45의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 블록(BLKd)에서, 스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 47은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKe)의 일부를 보여주는 제 5 예에 따른 평면도이다. 도 48은 도 47의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 사시단면도를 보여준다. 도 49는 도 47의 ⅩⅩⅩⅩⅧ-ⅩⅩⅩⅩⅧ' 선에 따른 단면도를 보여준다.

도 47 내지 도 49를 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)이 제공된다. 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)은 제 2 방향을 따라 서로 이격된다.

제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8) 사이에, 제 1 방향을 따라 신장되는 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b), 그리고 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)이 제공된다. 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 2 하부 도전 물질(CMD2) 위에, 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b)이 제공된다. 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b)은 제 2 방향을 따라 서로 이격된다.

기판(111)과 수직한 방향으로 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4), 또는 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)을 관통하여 기판(111)과 접촉하는 복수의 상부 필라들(PLU)이 형성된다. 제 1 상부 도전 물질(CMU1)에서, 상부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다. 제 8 상부 도전 물질(CMU8)에서, 상부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다.

복수의 상부 필라들(PLU)은 정보 저장막들(116) 및 채널막들(114)을 포함한다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다.

채널막들(114)은 복수의 상부 필라들(PLU)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다.

기판(111)과 수직한 방향으로 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4), 그리고 제 1a 또는 제 1b 하부 도전 물질(CMD1a 또는 CMD1b)을 관통하여 기판(111)과 접촉하는 복수의 하부 필라들(PLD)이 형성된다. 제 1a 하부 도전 물질(CMD1a)에서, 하부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다. 제 1b 하부 도전 물질(CMD1b)에서, 하부 필라들은 제 1 방향을 따라 한 줄로 배치되고, 제 1 방향을 따라 서로 이격된다.

복수의 하부 필라들(PLD)은 정보 저장막들(116) 및 채널막들(114)을 포함한다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다.

채널막들(114)은 복수의 하부 필라들(PLD)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다.

기판(111)에 복수의 파이프라인 콘택들(PC)이 제공된다. 파이프라인 콘택들(PC)은 비트 라인들(BL)의 방향으로 신장되어, 제 1 상부 도전 물질(CMU1)에 형성된 상부 필라들의 하부면들, 그리고 제 1a 하부 도전 물질(CMD1a)에 형성된 하부 필라들(PLD)의 하부면들을 서로 연결한다. 파이프라인 콘택들(PC)은 비트 라인들(BL)의 방향으로 신장되어, 제 8 상부 도전 물질(CMU8)에 형성된 상부 필라들의 하부면들, 그리고 제 1b 하부 도전 물질(CMD1b)에 형성된 하부 필라들(PLD)의 하부면들을 서로 연결한다.

예시적으로, 파이프라인 콘택들(PC)은 채널막들(114) 및 정보 저장막들(116)을 포함할 수 있다. 파이프라인 콘택들(PC)의 채널막들(114)은 상부 필라들(PLU)의 채널막들(114)과 하부 필라들(PLD)의 채널막들을 서로 연결할 수 있다. 파이프라인 콘택들(PC)의 정보 저장막들(116)은 상부 필라들(PLU)의 정보 저장막들(116)과 하부 필라들(PLD)의 정보 저장막들(116)을 서로 연결할 수 있다.

하부 필라들(PLD)의 위에, 제 1 방향을 따라 신장되는 공통 소스 영역(CSR)이 제공될 수 있다. 공통 소스 영역(CSR)은 제 1 방향을 따라 신장되어 복수의 하부 필라들(PLD)에 연결될 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 형성할 수 있다. 공통 소스 영역(CSR)은 금속 물질을 포함할 수 있다. 공통 소스 영역(CSR)은 기판(111)과 다른 도전형을 가질 수 있다.

상부 필라들(PLU)의 위에 드레인들(320)이 제공될 수 있다. 드레인들(320)은 기판(111)과 다른 도전형(예를 들면, N 도전형)을 갖는 반도체 물질을 포함할 수 있다. 드레인들(320)의 위에 비트 라인들(BL)이 형성된다. 비트 라인들(BL)은 제 1 방향을 따라 서로 이격된다. 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 드레인들(320)에 연결된다.

예시적으로, 비트 라인들(BL)과 드레인들(320), 그리고 공통 소스 영역(CSR)과 하부 필라들(PLD)은 콘택 플러그들을 통해 연결될 수 있다.

하나의 파이프 라인 콘택을 통해 연결된 하나의 하부 필라와 하나의 상부 필라는 하나의 셀 스트링을 구성할 수 있다.

예시적으로, 도 42 내지 도 44를 참조하여 설명된 바와 같이, 상부 필라들(PLU) 및 하부 필라들(PLD)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.

도 47의 평면도의 일 부분(EC)은 제 1 내지 제 7 예에 따른 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 메모리 블록(BLKe)에서, 스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 50은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKf)의 일부를 보여주는 제 6 예에 따른 평면도이다. 도 51은 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 52는 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 단면도의 제 1 예를 보여준다.

도 50 내지 도 52를 참조하면, 기판(111)에 공통 소스 영역(CSR)이 형성된다. 예시적으로, 공통 소스 영역(CSR)은 하나의 도핑 영역일 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 구성할 수 있다.

공통 소스 영역(CSR) 상에, 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된 제 1 내지 제 8 도전 물질들(CM1~CM8)이 형성된다. 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 스트링 선택 트랜지스터들(SST)을 구성하는 도전 물질들은 스트링 선택 라인 컷들(SSL Cut)에 의해 분리될 수 있다. 스트링 선택 라인 컷들(SSL Cut)은 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격될 수 있다. 스트링 선택 트랜지스터들(SST)을 구성하지 않는 도전 물질들은 공통 소스 영역(CSR) 상에서 제 1 및 제 2 방향들을 따라 신장되는 플레이트(plate) 형태를 가질 수 있다.

예시적으로, 제 1 내지 제 7 도전 물질들(CM1~CM7)은 플레이트 형태를 갖고, 제 8 도전 물질들(CM8)은 스트링 선택 라인 컷들(SSL Cut)에 의해 분리될 수 있다. 제 8 도전 물질들(CM8)은 공통 소스 영역(CSR) 상에서 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격될 수 있다.

제 1 내지 제 8 도전 물질들(CM1~CM8)에서, 기판(111)과 수직한 방향으로 제 1 내지 제 8 도전 물질들(CM1~CM8)을 관통하여 공통 소스 영역(CSR)과 접촉하는 복수의 필라들(PL)이 제공된다. 제 8 도전 물질들(CM8) 중 하나의 도전 물질에서, 제 1 방향을 따라 한 줄의 필라들(PL)이 제공될 수 있다. 필라들(PL)은 정보 저장막들(116), 채널막들(114), 그리고 내부 물질들(115)을 포함할 수 있다.

정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다. 채널막들(114)은 복수의 필라들(PL)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다. 내부 물질들(115)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.

예시적으로, 도 37 및 도 38을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 42 내지 도 44를 참조하여 설명된 바와 같이, 필라들(PL)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.

도 50의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKf1)가 도 53에 도시되어 있다. 도 50 내지 도 53을 참조하면, 필라들(PL)과 기판(111) 사이에 공통 소스 영역(CSR)이 형성된다.

채널막들(114)은 P 도전형을 가질 수 있고, 공통 소스 영역(CSR)은 N 도전형을 가질 수 있다. 채널막들(114) 중 접지 선택 트랜지스터들(GST)에 대응하는 부분분은 P 도전형을 가질 수 있고, 공통 소스 영역(CSR)은 N 도전형을 가질 수 있다. 즉, 채널막들(114)과 공통 소스 영역(CSR)은 PN 접합을 형성할 수 있다. 따라서, 필라들(PL)에 의해 구성되는 셀 스트링들(CS11, CS12, CS21, CS22)과 공통 소스 영역(CSR)에 의해 구성되는 공통 소스 라인(CSL) 사이에 다이오드들(D)이 형성될 수 있다. 다이오드들(D)이 제공되는 것을 제외하면, 등가 회로(BLKf1)는 도 7을 참조하여 설명된 등가 회로(BLKa1)와 동일하다.

등가 회로(BLKf1)는 제 2 내지 제 7 예에 따른 등가 회로들(BLKa2~BLKa7)과 같이 응용될 수 있다. 스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 54는 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 사시단면도의 제 2 예를 보여준다. 도 55는 도 50의 ⅩⅩⅩⅩⅩⅠ-ⅩⅩⅩⅩⅩⅠ' 선에 따른 단면도의 제 2 예를 보여준다.

도 50, 도 54, 그리고 도 55를 참조하면, 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 접지 선택 트랜지스터들(GST)을 구성하는 도전 물질들은 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격될 수 있다. 접지 선택 트랜지스터들(GST)을 구성하는 도전 물질들은 스트링 선택 트랜지스터들(SST)을 구성하는 도전 물질들과 동일한 구조를 가질 수 있다. 예시적으로, 제 1 도전 물질들(CM1)은 제 8 도전 물질들(CM8)과 동일한 구조를 가질 수 있다.

도 50의 평면도의 일 부분(EC)의 제 2 예에 따른 등가 회로(BLKf2)가 도 56에 도시되어 있다. 도 50, 도 54 내지 도 56을 참조하면, 셀 스트링들(CS11, CS12, CS21, CS22)과 공통 소스 라인(CSL) 사이에 다이오드들(D)이 형성된다. 접지 선택 트랜지스터들(GST)은 복수의 접지 선택 라인들(GSL1, GSL2)에 연결된다. 예시적으로, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들은 제 1 접지 선택 라인(GSL1)에 연결되고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들은 제 2 접지 선택 라인(GSL2)에 연결된다.

등가 회로(BLKf2)는 제 2 내지 제 7 예에 따른 등가 회로들(BLKa2~BLKa7)과 같이 응용될 수 있다. 스트링 선택 트랜지스터들(SST)은 도 9 내지 도 11, 그리고 도 21 내지 도 23을 참조하여 설명된 방법들에 따라 프로그램될 수 있다. 접지 선택 트랜지스터들(GST)은 도 12 내지 도 14, 도 16 내지 도 18, 그리고 도 24 내지 도 26을 참조하여 설명된 방법들에 따라 프로그램될 수 있다.

도 57은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 57을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가질 수 있다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 파울러-노드하임 터널링 또는 핫 캐리어 주입에 의해 프로그램될 수 있다.

컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 58은 도 57의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 58을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.

불휘발성 메모리 칩들 각각은 본 발명의 제 1 내지 제 3 실시 예에 따른 불휘발성 메모리 장치들(100, 100a, 100b)과 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 파울러-노드하임 터널링 또는 핫 캐리어 주입에 의해 프로그램될 수 있다.

도 58에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.

도 59는 도 58을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 59를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 59에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.

도 59에서, 도 58을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 57을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 57 및 도 58를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100; 불휘발성 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 읽기 및 쓰기 회로
140; 제어 로직 BLK1~BLKz; 메모리 블록들
111; 기판 112, 112a; 절연 물질들
PL, PLa, PLb; 필라들 114, 114a, 114b; 채널막들
115, 115a, 115b; 내부 물질들 116; 정보 저장막들
117~119; 제 1 내지 제 3 서브 절연막들
CM1~CM8; 제 1 내지 제 8 도전 물질들
CT; 셀 트랜지스터들 WL Cut; 워드 라인 컷
CSR; 공통 소스 영역들 320; 드레인들
BL, BL1, BL2; 비트 라인들 CS11, CS12, CS21, CS22; 셀 스트링들
GST, GSTa, GSTb; 접지 선택 트랜지스터들
GSL, GSL1, GSL2; 접지 선택 라인 MC1~MC6; 메모리 셀들
WL1~WL6; 워드 라인들 CSL; 공통 소스 라인
SST, SSTa, SSTb; 스트링 선택 트랜지스터들
SSL1, SSL2, SSL1a, SSL1b, SSL2a, SSL2b; 스트링 선택 라인들
BLKa1~BLK7; 등가 회로들 IM; 절연 물질들
CMU1~CMU8; 상부 도전 물질들
CMD1a, CMD1b, CMD2~CMD4; 하부 도전 물질들
PLU; 상부 필라들 PLD; 하부 필라들
D; 다이오드들 1000, 2000; 메모리 시스템

Claims (10)

1. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 제 1 선택 트랜지스터, 복수의 메모리 셀들, 그리고 제 2 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
   상기 복수의 셀 스트링들의 제 1 선택 트랜지스터들을 프로그램하는 단계; 그리고
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계를 포함하고,
   상기 제 1 선택 트랜지스터들을 프로그램하는 단계는,
   상기 복수의 셀 스트링들에 연결된 복수의 비트 라인들 중 프로그램되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 1 전압을 공급하고, 프로그램 금지되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 2 전압을 공급하는 단계;
   상기 복수의 셀 스트링들의 제 2 선택 트랜지스터들을 턴-오프 하는 단계; 그리고
   상기 제 1 선택 트랜지스터들에 연결된 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 제 1 프로그램 전압을 공급하고, 비선택된 제 1 선택 라인에 제 3 전압을 공급하는 단계를 포함하는 동작 방법.
2. 제 1 항에 있어서,
   상기 제 1 전압 및 제 3 전압은 접지 전압이고, 상기 제 1 프로그램 전압은 고전압인 동작 방법.
3. 제 1 항에 있어서,
   상기 제 2 전압은 전원 전압인 동작 방법.
4. 제 1 항에 있어서,
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고,
   상기 제 2 선택 트랜지스터들을 프로그램하는 단계는,
   상기 복수의 비트 라인들 중 프로그램되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 4 전압을 공급하고, 프로그램 금지되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 5 전압을 공급하는 단계;
   상기 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-온 전압을 공급하고, 비선택된 제 1 선택 라인에 턴-오프 전압을 공급하는 단계;
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 턴-온 하는 단계; 그리고
   상기 제 2 선택 트랜지스터들에 공통으로 연결된 하나의 제 2 선택 라인에 제 2 프로그램 전압을 공급하는 단계를 포함하는 동작 방법.
5. 제 1 항에 있어서,
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고,
   상기 제 2 선택 트랜지스터들을 프로그램하는 단계는,
   상기 복수의 비트 라인들 중 프로그램되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 6 전압을 공급하고, 프로그램 금지되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 7 전압을 공급하는 단계;
   상기 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-온 전압을 공급하고, 비선택된 제 1 선택 라인에 턴-오프 전압을 공급하는 단계;
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 턴-온 하는 단계; 그리고
   상기 제 2 선택 트랜지스터들에 연결된 복수의 제 2 선택 라인들 중 선택된 제 2 선택 라인에 제 3 프로그램 전압을 공급하고, 비선택된 제 2 선택 라인에 제 8 전압을 공급하는 단계를 포함하는 동작 방법.
6. 제 1 항에 있어서,
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고,
   상기 제 2 선택 트랜지스터들을 프로그램하는 단계는,
   상기 복수의 비트 라인들 중 프로그램되는 제 2 선택 트랜지스터에 연결된 비트 라인을 플로팅하고, 프로그램 금지되는 제 2 선택 트랜지스터에 연결된 비트 라인에 제 9 전압을 공급하는 단계;
   상기 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-온 전압을 공급하고, 비선택된 제 1 선택 라인에 턴-오프 전압을 공급하는 단계;
   상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 턴-온 전압을 공급하는 단계;
   상기 제 2 선택 트랜지스터들을 통해 상기 복수의 셀 스트링들과 연결되는 공통 소스 라인에 제 10 전압을 공급하는 단계; 그리고
   상기 제 2 선택 트랜지스터들에 연결된 복수의 제 2 선택 라인들 중 선택된 제 2 선택 라인에 제 4 프로그램 전압을 공급하고, 비선택된 제 2 선택 라인에 제 11 전압을 공급하는 단계를 포함하는 동작 방법.
7. 제 6 항에 있어서,
   상기 복수의 워드 라인들 및 상기 복수의 비트 라인들의 전압들이 목표값들에 도달할때, 상기 선택된 제 2 선택 라인에 상기 제 4 프로그램 전압이 공급되는 동작 방법.
8. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 제 1 선택 트랜지스터, 복수의 메모리 셀들, 그리고 제 2 선택 트랜지스터들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
   상기 복수의 셀 스트링들의 제 1 선택 트랜지스터들을 프로그램하는 단계; 그리고
   상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계를 포함하고,
   상기 제 1 선택 트랜지스터들을 프로그램하는 단계는,
   상기 복수의 셀 스트링들에 연결된 복수의 비트 라인들 중 프로그램되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 1 전압을 공급하고, 프로그램 금지되는 제 1 선택 트랜지스터에 연결된 비트 라인에 제 2 전압을 공급하는 단계;
   상기 복수의 셀 스트링들의 복수의 제 2 선택 트랜지스터들을 턴-오프 하는 단계;
   상기 복수의 셀 스트링들의 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 턴-온 전압을 공급하는 단계; 그리고
   상기 제 1 선택 트랜지스터들에 연결된 복수의 제 1 선택 라인들 중 선택된 제 1 선택 라인에 턴-오프 전압을 공급한 후에 프로그램 전압을 공급하고, 비선택된 제 1 선택 라인에 제 3 전압을 공급하는 단계를 포함하는 동작 방법.
9. 제 8 항에 있어서,
   상기 복수의 워드 라인들 및 상기 복수의 비트 라인들의 전압들이 목표값들에 도달할때, 상기 선택된 제 1 선택 라인에 상기 프로그램 전압이 공급되는 동작 방법.
10. 제 8 항에 있어서,
    상기 복수의 셀 스트링들의 복수의 메모리 셀들을 프로그램하는 단계 이전에, 상기 복수의 제 2 선택 트랜지스터들을 프로그램하는 단계를 더 포함하고,
    상기 복수의 제 2 선택 트랜지스터들은 파울러-노드하임 터널링(Fowler-Nordheim Tunneling) 또는 핫 캐리어 주입(Hot Carrier Injection)에 의해 프로그램되는 동작 방법.

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