KR20190073128A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 기판과 수직한 방향으로 적층된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들을 각각 포함하는 복수의 셀 스트링들을 포함하는 메모리 장치의 본 기술에 따른 개선된 선택 트랜지스터들의 문턱전압 분포를 갖는 동작 방법은, 상기 복수의 소스 선택 트랜지스터들 중 공통 소스 라인에 인접한 제1 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들을 고정된 프로그램 전압을 이용하여 프로그램 하는 제1 프로그램 동작을 수행하는 단계 및 상기 제1 프로그램 동작 완료 후, 상기 복수의 소스 선택 트랜지스터들 중 상기 제1 소스 선택 라인에 인접한 제2 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들을 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하는 제2 프로그램 동작을 수행하는 단계를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 개선된 선택 트랜지스터들의 문턱전압 분포를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 기판과 수직한 방향으로 적층된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들을 각각 포함하는 복수의 셀 스트링들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 드레인 선택 트랜지스터들을 프로그램 하는 단계; 및 상기 복수의 소스 선택 트랜지스터들 중 적어도 하나 이상의 제1 소스 선택 트랜지스터들은 고정된 프로그램 전압을 이용하여 프로그램 하고, 상기 복수의 소스 선택 트랜지스터들 중 상기 제1 소스 선택 트랜지스터들을 제외한 나머지 소스 선택 트랜지스터들인 제2 소스 선택 트랜지스터들은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하는 단계;를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 공통 소스 라인에 직렬 연결된 복수의 소스 선택 트랜지스터들, 비트 라인에 연결된 적어도 하나의 드레인 선택 트랜지스터 및 상기 적어도 하나의 드레인 선택 트랜지스터와 상기 복수의 소스 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 각각 포함하는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이, 상기 복수의 소스 선택 트랜지스터들에 대한 프로그램 동작을 수행하는 주변 회로; 및 상기 프로그램 동작 시에, 상기 복수의 소스 선택 트랜지스터들 중 적어도 하나 이상의 제1 소스 선택 트랜지스터들은 고정된 프로그램 전압을 이용하여 프로그램 하고, 상기 복수의 소스 선택 트랜지스터들 중 상기 제1 소스 선택 트랜지스터들을 제외한 나머지 소스 선택 트랜지스터들인 제2 소스 선택 트랜지스터들은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하도록 상기 주변 회로를 제어하는 제어 로직;을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 기판과 수직한 방향으로 적층된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들을 각각 포함하는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이 및 상기 복수의 소스 선택 트랜지스터들 및 상기 복수의 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 동작 시에, 상기 복수의 소스 선택 트랜지스터들에 대한 프로그램 동작을 수행한 뒤, 상기 복수의 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행하고, 상기 복수의 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행한 뒤, 상기 복수의 셀 스트링들 중 적어도 하나 이상의 선택된 셀 스트링들에 포함된 소스 선택 트랜지스터들에 대한 소거 동작을 수행하고, 상기 선택된 셀 스트링들에 포함된 소스 선택 트랜지스터들 중 제1 소스 선택 라인에 연결된 소스 선택 트랜지스터들은 고정된 프로그램 전압을 이용하여 프로그램하고, 제2 소스 선택 라인에 연결된 소스 선택 트랜지스터들은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 기술에 따르면, 개선된 선택 트랜지스터들의 문턱전압 분포를 갖는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 4는 도 3의 메모리 블록에 포함된 하나의 셀 스트링을 보여주는 회로도이다.
도 5는 메모리 장치의 선택 트랜지스터들의 프로그램 동작을 설명하는 순서도이다.
도 6은 본 발명의 실시 예에 따른 선택 트랜지스터들의 프로그램 동작을 설명하기 위한 순서도이다.
도 7은 도 6의 610단계에서 인가되는 전압들을 보여주는 테이블이다.
도 8은 본 발명의 실시 예에 따른 선택 트랜지스터들의 프로그램 동작을 보다 상세하게 설명하는 순서도이다.
도 9는 도 8의 830단계 및 840단계에서 인가되는 전압들을 보여주는 파형도이다.
도 10은 본 발명의 실시 예에 따라 프로그램된 선택 트랜지스터들의 문턱전압 분포를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판 위(over)에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
실시 예로서, 복수의 메모리 셀들 각각은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다. 메모리 셀 어레이(110)에 대해서 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다.
어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 어드레스 디코더(121)은 제어 로직(125)로부터 어드레스(ADDR)를 수신한다.
프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 드레인 선택 라인들 중 어느 하나를 선택하고, 선택된 메모리 블록의 복수의 워드 라인들 중 어느 하나를 선택한다. 이에 따라, 하나의 페이지에 해당하는 메모리 셀들이 선택된다.
실시 예로서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 소스 선택 라인들과 연결된 소스 선택 트랜지스터들을 프로그램할 수 있다. 이에 따라 소스 선택 트랜지스터들의 문턱 전압들이 설정된 목표 레벨로 조절될 수 있다. 소스 선택 트랜지스터들에 대한 프로그램 동작 시에, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 선택된 소스 선택 라인에 프로그램 전압을 제공할 것이다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)에 제공되어 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다.
읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(125)의 제어에 응답하여 동작한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 플로팅시킬 수 있다. 프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 입출력 버퍼(124)로부터의 프로그램될 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 메모리 셀들은 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 선택된 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 버퍼(124)로 출력한다.
본 발명의 실시 예에 따르면 메모리 장치(100)는 소스 선택 라인들과 연결된 소스 선택 트랜지스터들을 프로그램한다. 소스 선택 트랜지스터들에 대한 프로그램 시에, 읽기 및 쓰기 회로(123)는 프로그램 하고자 하는 스트링에 따라 비트 라인들(BL)에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가할 수 있다. 비트 라인이 프로그램 허용 전압을 수신할 때 해당 소스 선택 트랜지스터의 문턱 전압은 상승할 것이다. 비트 라인이 프로그램 금지 전압을 수신할 때 해당 소스 선택 트랜지스터의 문턱 전압은 유지될 것이다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(125)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 그리고 입출력 버퍼(124)에 연결된다. 제어 로직(125)는 입출력 버퍼(124)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)는 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(125)는 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
입출력 버퍼(124)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(125)에 전달한다. 또한, 입출력 버퍼는 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 또는 읽기 및 쓰기 회로(123)로부터 수신된 데이터(DATA)를 외부로 출력하도록 구성될 것이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향으로 배열되는 2개의 셀 스트링들만 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향(즉 +Y)으로 2개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 제 1 내지 제 7 소스 선택 트랜지스터들(SST1~SST7), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)를 포함한다.
선택 트랜지스터들(SST1~SST7, DST1~DST3) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST1~SST7, DST1~DST3) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 따라서 선택 트랜지스터들(SST1~SST7, DST1~DST3) 및 메모리 셀들(MC1~MCn) 각각은 그것의 전하 저장막에 트랩된 전자들의 수에 따라 가변하는 문턱 전압을 갖는다.
각 셀 스트링(each cell string)의 제 1 내지 제 7 소스 선택 트랜지스터들(SST1~SST7)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에서 직렬로 연결된다. 셀 스트링들(CS11~CS1m, CS21~CS2m)의 제 1 소스 선택 트랜지스터들(SST1)의 소스는 공통 소스 라인(CSL)에 공통 연결된다. 실시 예로서, 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면, CS11~CS1m)의 제1 내지 제2 소스 선택 트랜지스터들(SST1~SST2)들의 게이트는 행 방향으로 신장되는 제1 소스 선택 라인(SSL1_1)에 공통으로 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제1 내지 제2 소스 선택 트랜지스터들(SST1~SST2)은 제1 소스 선택 라인(SSL1_1)에 연결되고, 제 2 행의 셀 스트링들(CS21~CS2m)의 제1 내지 제2 소스 선택 트랜지스터들(SST1~SST2)은 제1 소스 선택 라인(SSL1_2)에 연결된다.
본 발명의 실시 예에 따르면, 하나의 셀 스트링에서 공통 소스 라인(CSL)에 인접한 적어도 하나 이상의 소스 선택 트랜지스터들(SST1, SST2)은, 나머지 소스 선택 트랜지스터들(SST3~SST7)에 연결된 소스 선택 라인과 분리된 소스 선택 라인에 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 1 내지 제2 소스 선택 트랜지스터들(SST1~SST2)은 제 1 소스 선택 라인(SSL1_1)에 연결되고, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 3 내지 제 7 소스 선택 트랜지스터들(SST3~SST7)은 제 2 소스 선택 라인(SSL2_1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 제 1 내지 제2 소스 선택 트랜지스터들(SST1~SST2)은 제 1 소스 선택 라인(SSL1_2)에 연결되고, 제 2 행의 셀 스트링들(CS21~CS2m)의 제 3 내지 제 7 소스 선택 트랜지스터들(SST3~SST7)은 제 2 소스 선택 라인(SSL2_2)에 연결된다.
다양한 실시 예에서, 제1 메모리 블록(BLK1)의 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)은 각각 분리되고, 개별적으로 제어될 수 있는 제1 내지 제7 소스 선택 라인들(미도시)에 연결될 수도 있다. 이 경우, 제1 내지 제7 소스 선택 라인들(미도시)은 동시에 같은 레벨의 전압을 공급받거나, 서로 다른 레벨의 전압을 공급받을 수 있다.
한편, 도 3에서 소스 선택 트랜지스터들(SST1~SST7)은 7개인 경우로 도시되어 있으나, 본 발명의 실시 예에 따른 메모리 블록에서 하나의 셀 스트링에 포함되는 소스 선택 트랜지스터들의 수는 도 3을 참조한 설명에 의해 제한되지 않는다. 예를 들어, 하나의 셀 스트링에 포함된 소스 선택 트랜지스터들의 수는 7개보다 많거나 적을 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터들(SST1~SST7)과 드레인 선택 트랜지스터들(DST1~DST3) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링에 적어도 하나의 드레인 선택 트랜지스터가 제공된다. 각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 직렬 연결된다.
각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 동일한 드레인 선택 라인에 연결된다. 그리고, 동일한 행에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
실시 예로서, 도 3에 도시된 바와 같이 각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 하나의 드레인 선택 라인에 연결될 수 있다. 또는 도 3에 도시된 바와 상이하게, 각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 다른 드레인 선택 라인들에 연결될 수 있다.
한편, 도 3에서 드레인 선택 트랜지스터들(DST1~DST3)은 3개인 경우로 도시되어 있으나, 본 발명의 실시 예에 따른 메모리 블록에서 하나의 셀 스트링에 포함되는 드레인 선택 트랜지스터들의 수는 도 3을 참조한 설명에 의해 제한되지 않는다. 예를 들어, 하나의 셀 스트링에 포함된 드레인 선택 트랜지스터들의 수는 3개보다 많거나 적을 수 있다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터들(SST1~SST7)과 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터들(DST1~DST3)과 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 제1 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 제1 메모리 블록(BLK1)의 크기는 증가할 수 있다. 더 적은 더미 메모리 셀들이 제공될수록, 제1 메모리 블록(BLK1)의 크기는 감소하는 반면 제1 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 실시 예에서, 제1 메모리 블록(BLK1)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
메모리 장치(100, 도 1 참조)는 소스 선택 트랜지스터들(SST1~SST7)을 제어함으로써 메모리 셀들(MC1~MCn)을 공통 소스 라인(CSL)과 전기적으로 연결하거나 전기적으로 차단한다. 만약 소스 선택 트랜지스터들(SST1~SST7)의 문턱 전압들이 원하는 전압 분포와 크게 다른 경우, 소스 선택 트랜지스터들(SST1~SST7)은 효과적으로 제어될 수 없다.
소스 선택 트랜지스터들(SST1~SST7)이 원하는 전압 분포보다 높은 문턱 전압들을 가진다고 가정한다. 소스 선택 트랜지스터들(SST1~SST7)을 턴온시키면서 임의의 동작을 수행할 때, 소스 선택 트랜지스터들(SST1~SST7)을 통해 공통 소스 라인(CSL)으로 흐르는 전류는 원치 않게 감소할 수 있다. 즉, 셀 스트링을 통해 공통 소스 라인(CSL)으로 흐르는 전류량이 낮아질 수 있다. 소스 선택 트랜지스터들(SST1~SST7)이 원하는 문턱 전압보다 낮은 문턱 전압들을 가진다고 가정한다. 소스 선택 트랜지스터들(SST1~SST7)을 턴오프시키면서 임의의 동작을 수행할 때, 소스 선택 트랜지스터들(SST1~SST7)을 통해 공통 소스 라인(CSL)으로 의도치 않게 전류가 유출될 수 있다.
따라서, 소스 선택 트랜지스터들(SST1~SST7)의 문턱 전압들을 효과적으로 설정하는 것은 메모리 장치(100)의 신뢰성 향상에 중요한 요소가 된다.
도 4는 도 3의 메모리 블록에 포함된 하나의 셀 스트링을 보여주는 회로도이다.
도 4를 참조하면, 셀 스트링은 공통 소스 라인(CSL)과 비트라인(BL) 사이에 직렬로 연결된 제 1 내지 제 7 소스 선택 트랜지스터들(SST1~SST7), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)를 포함한다.
제 1 내지 제 7 소스 선택 트랜지스터들(SST1~SST7) 중 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)는 제1 소스 선택 라인(SSL1)에 공통으로 연결될 수 있다. 제 3 내지 제7 소스 선택 트랜지스터들(SST3~SST7)은 제2 소스 선택 라인(SSL2)에 공통으로 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드라인(WL1~WLn)에 연결될 수 있다.
제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 드레인 선택 라인(DSL)에 공통으로 될 수 있다.
이하에서는 설명의 편의를 위해서 메모리 장치의 메모리 셀 어레이가 도 4의 셀 스트링들을 포함하는 메모리 블록들로 구성된 경우를 가정하여 설명한다.
도 5는 메모리 장치(100)의 선택 트랜지스터들의 프로그램 동작을 설명하는 순서도이다.
도 5를 참조하면, 510 단계에서, 메모리 장치(100)는 하나의 메모리 블록에 포함된 소스 선택 트랜지스터들에 대한 고정 전압 프로그램 동작을 수행한다. 예를 들어, 메모리 장치(100)는 선택된 메모리 블록에 포함된 제1 내지 제7 소스 선택 트랜지스터들의 게이트에 고정된 전압 레벨을 갖는 프로그램 전압을 인가하여 제1 내지 제7 소스 선택 트랜지스터들을 프로그램할 수 있다. 실시 예에서, 프로그램 전압은 복수 회 인가될 수 있고, 510 단계에 대한 별도의 프로그램 검증 동작은 생략될 수 있다. 510 단계가 수행되면, 소스 선택 트랜지스터들(SST1~SST7)은 미리 정해진 레벨의 문턱 전압을 가질 수 있다.
520 단계에서, 메모리 장치(100)는 드레인 선택 트랜지스터들(DST1~DST3)에 대한 프로그램 동작을 수행할 수 있다. 드레인 선택 트랜지스터들(DST1~DST3)은 드레인 선택 라인(DSL)에 프로그램 전압을 인가함으로써 프로그램될 수 있다. 520 단계가 수행되면, 드레인 선택 트랜지스터들(DST1~DST3)은 미리 정해진 특정 전압 보다 높은 문턱 전압을 가질 수 있다.
530 단계에서, 메모리 장치(100)는 소스 선택 트랜지스터들에 대한 소거 동작을 수행할 수 있다. 실시 예에서, 메모리 장치(100)는 하나의 메모리 블록에 포함된 소스 선택 트랜지스터들 중 일부의 소스 선택 트랜지스터들에 대해서만 소거 동작을 수행할 수 있다. 예를 들어, 선택된 메모리 블록에 4개의 셀 스트링들이 포함된 경우, 메모리 장치(100)는 4개의 셀 스트링들 중 2개의 셀 스트링에 대한 소거 동작을 수행할 수 있다. 메모리 장치(100)는 소거하고자 하는 메모리 셀 스트링에 포함된 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)의 게이트에 0V를 인가하고, 채널의 전위를 증가시킬 수 있도록 공통 소스 라인(CSL)에 높은 소거 전압을 인가하여 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)을 소거할 수 있다. 530 단계가 수행되면, 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)의 문턱 전압은 다시 낮아질 것이다.
540 단계에서, 메모리 장치(100)는 소거한 메모리 셀 스트링들에 포함된 소스 선택 트랜지스터들(SST1~SST7)에 대한 제1 프로그램 및 제2 프로그램 동작을 수행할 수 있다. 예를 들어, 제1 프로그램 동작은 제1 소스 선택 라인(SSL1)에 연결된 소스 선택 트랜지스터들(SST1, SST2)에 대한 프로그램 동작일 수 있다. 제2 프로그램 동작은 제2 소스 선택 라인(SSL2)에 연결된 소스 선택 트랜지스터들(SST3~SST7)에 대한 프로그램 동작일 수 있다. 제2 프로그램 동작시에, 530 단계에서 소거되지 않은 메모리 셀 스트링들에 포함된 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)은 510 단계에서 고정된 프로그램 전압을 이용하여 프로그램된 상태이므로, 이들을 턴 오프 시킴으로써 해당 메모리 셀 스트링을 프로그램 금지(inhibit) 시킬 수 있다.
실시 예에서, 제1 프로그램 동작은 고정된 전압 레벨을 갖는 프로그램 전압을 이용하여 수행될 수 있고, 제2 프로그램 동작은 증가형 프로그램 펄스 전압(Incremental Step Pulse Program)을 이용하여 프로그램 될 수 있다. 540 단계에 대해서는 후술하는 도 6 내지 도 10에 대한 설명에서 보다 상세하게 설명한다.
도 6은 본 발명의 실시 예에 따른 선택 트랜지스터들의 프로그램 동작을 설명하기 위한 순서도이다. 도 6은 도 5의 540 단계를 보다 상세하게 설명한 도면이다.
도 6을 참조하면, 메모리 장치(100)는 610 단계에서, 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들에 대한 제1 프로그램 동작을 수행한다. 제1 프로그램 동작은 고정된 전압 레벨을 갖는 프로그램 전압을 이용하여 수행될 수 있다. 제1 프로그램 동작시에 제1 소스 선택 라인(SSL1)에 인가되는 전압은 제1 프로그램 전압(VPGM1)일 수 있다.
620 단계에서, 메모리 장치(100)는 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들에 재한 제2 프로그램 동작을 수행한다. 실시 예에서, 제2 프로그램 동작은 증가형 프로그램 펄스 전압(Incremental Step Pulse Program, ISPP) 방식을 이용하여 프로그램 될 수 있다. 제2 프로그램 동작시에 제2 소스 선택 라인(SSL2)에 인가되는 전압은 제2 프로그램 전압(VPGM2)일 수 있다. 메모리 장치(100)는 프로그램 전압 인가 단계와 프로그램 검증 단계를 포함하는 하나의 프로그램 루프를 반복 수행함으로써 제2 프로그램 동작을 수행할 수 있다. 프로그램 루프가 반복될 때마다 제2 프로그램 전압의 레벨은 미리 설정된 스탭 전압(VSTEP)의 레벨만큼 증가할 수 있다. ISPP 방식에 따른 프로그램 동작에 따라 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들의 문턱 전압 분포는 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들의 문턱 전압 분포의 폭보다 좁은 폭을 가질 수 있다.
도 7은 도 6의 610단계에서 인가되는 전압들을 보여주는 테이블이다.
도 1 및 도 7을 참조하면, 고정된 전압 레벨을 갖는 프로그램 전압을 이용한 제1 프로그램 동작시에 메모리 장치(100)의 전압 발생기(122)는 제1 프로그램 전압(VPGM1)을 생성할 수 있다. 제1 프로그램 전압(VPGM1)은 도 7의 표에서 Vpgm(fixed)에 해당한다.
도 4의 셀 스트링의 구조를 이용하여 설명하면, 제어 로직(125)는 드레인 선택 라인(DSL), 워드 라인(WL1~WLn) 및 제2 소스 선택 라인(SSL2)에 기준 전압(Vss)이 인가되도록 전압 발생기(122) 및 어드레스 디코더(121)를 제어할 수 있다. 또한 제어 로직(125)는 공통 소스 라인(CSL)에도 기준 전압(Vss)이 인가할 수 있다. 실시 예에서, 기준 전압(Vss)은 접지 전압일 수 있다. 드레인 선택 트랜지스터들(DST1~DST3), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터들(SST3~SST7)의 문턱 전압들은 유지될 것이다.
제어 로직(125)는 제1 소스 선택 라인(SSL1)에 제1 프로그램 전압(VPGM, Vpgm(fixed)가 인가될 수 있도록 전압 발생기(122) 및 어드레스 디코더(121)를 제어할 수 있다. 제 1 소스 선택 라인(SSL1)과 연결된 선택 트랜지스터들(SST1, SST2)의 문턱 전압들은 상승할 것이다.
도 8은 본 발명의 실시 예에 따른 선택 트랜지스터들의 프로그램 동작을 보다 상세하게 설명하는 순서도이다.
도 8은 도 6의 610 단계 및 620 단계를 보다 상세하게 설명하기 위한 순서도이다.
도 8에서 810 단계 및 820 단계는 도 6의 610 단계이고, 830 단계 내지 850 단계는 도 6의 620 단계에 대응될 수 있다.
도 8을 참조하면, 메모리 장치는 810 단계에서, 메모리 장치(100)는 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들에 제1 프로그램 전압을 인가할 수 있다. 제1 프로그램 전압은 고정된 전압 값을 가질 수 있다. 실시 예에서, 제1 프로그램 전압의 인가는 복수회 수행될 수 있다.
820 단계에서, 메모리 장치(100)는 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들의 프로그램 검증이 패스인지 여부를 판단할 수 있다. 예를 들어, 메모리 장치(100)는 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들의 게이트에 검증 전압을 인가하고, 비트라인들을 통해 출력되는 전압 또는 전류 변화를 기초로 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들의 프로그램 검증이 패스인지 여부를 판단할 수 있다. 판단 결과 프로그램 검증이 패스이면 830 단계로 진행하고, 그렇지 않으면 다시 810 단계로 돌아간다.
830 단계에서, 메모리 장치(100)는 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들에 제2 프로그램 전압을 인가할 수 있다. 실시 예에서, 제2 프로그램 전압은 제1 프로그램 전압보다 높은 레벨을 가질 수 있다.
840 단계에서, 메모리 장치(100)는 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들의 프로그램 검증이 패스인지 여부를 판단할 수 있다. 예를 들어, 메모리 장치(100)는 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들의 게이트에 검증 전압을 인가하고, 비트라인들을 통해 출력되는 전압 또는 전류 변화를 기초로 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들의 프로그램 검증이 패스인지 여부를 판단할 수 있다. 판단 결과 프로그램 검증이 패스이면 선택 트랜지스터들의 프로그램 동작을 종료하고, 그렇지 않으면 850 단계로 진행한다.
850 단계에서, 메모리 장치(100)는 제2 프로그램 전압을 미리 설정된 스탭 전압 만큼 상승시킬 수 있다. 이후 830 단계로 진행하여 다시 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들에 증가된 전압 레벨을 갖는 제2 프로그램 전압을 인가할 수 있다.
도 9는 도 8의 830단계 및 840단계에서 인가되는 전압들을 보여주는 파형도이다.
도 9는 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들을 프로그램 하기 위한 하나의 프로그램 루프에서 각 라인들에 인가되는 전압을 도시한다.
도 9에서, t0~t5는 프로그램 전압 인가 단계이고, t5~t7은 프로그램 검증 단계이다.
도 9를 참조하면, t0~t1동안, 선택된 셀 스트링의 드레인 선택 라인(DSL)에 제1 드레인 선택 전압(PDSL1)이 인가된다. 또한, t0에서 비트라인(BL)과 공통 소스 라인(CSL)에는 코어 전압(VCORE)이 인가될 수 있다. 제1 드레인 선택 전압(PDSL1)은 드레인 선택 트랜지스터들(DST1~3)을 턴온 시키는 전압일 수 있다. 코어 전압(VCORE)은 선택된 셀 스트링의 채널 영역에 부스팅 전압이 인가될 수 있도록 한다.
t1에서, 선택된 제2 소스 선택 라인(SSL2)과 워드라인들(WL)에 프로그램 패스 전압(VPASS_P)이 인가될 수 있다. 프로그램 패스 전압(VPASS_P)은 메모리 셀들(MC)을 턴온 시키는 전압일 수 있다.
t2에서, 제2 소스 선택 라인(SSL2)에 프로그램 전압(VPGM)이 인가될 수 있다. 프로그램 전압(VPGM)은 도 8을 참조하여 설명된 제2 프로그램 전압에 대응될 수 있다. 따라서, 프로그램 루프가 반복됨에 따라 프로그램 전압(VPGM)의 레벨을 점점 증가할 수 있다.
t3에서, 제2 소스 선택 라인(SSL2)과 워드라인(WL)의 디스차지를 동시에 수행하기 위해서 제2 소스 선택 라인(SSL2)에 다시 프로그램 패스 전압(VPASS_P)이 인가될 수 있다.
t4에서, 제2 소스 선택 라인(SSL2)과 워드라인(WL)이 디스차지 된다. 제2 소스 선택 라인(SSL2)과 워드라인(WL)의 전압은 디스차지 전압(VMV)로 낮아질 수 있다.
제2 소스 선택 라인(SSL2)과 워드라인(WL)이 디스차지된 뒤, t5에 도달하기 전까지, 제2 소스 선택 라인(SSL2)의 검증을 위해 드레인 선택 라인(VDSL)과 제1 소스 선택 라인(SSL1)에 각각 드레인 선택 라인 전압(VDSL) 및 소스 선택 라인 전압(VSSL)이 인가될 수 있다. 드레인 선택 라인 전압(VDSL) 및 소스 선택 라인 전압(VSSL)은 각각 드레인 선택 트랜지스터들(DST1~DST3)과 제1 소스 선택 라인(SSL1)에 연결된 선택 트랜지스터들(SST1, SST2)를 턴온시키는 전압일 수 있다. 워드라인(WL)에는 읽기 패스 전압(VPASS_R)이 인가될 수 있다. 공통 소스 라인(CSL)에는 0V가 인가될 수 있다.
t5에서, 제2 소스 선택 라인(SSL2)에 검증 전압(VPV)이 인가될 수 있다. 제2 소스 선택 라인(SSL2)에 검증 전압(VPV)이 인가되면, 제2 소스 선택 라인(SSL2)에 연결된 선택 트랜지스터들(SST3~SST7)의 문턱 전압에 따라 비트라인으로 센싱 전압(PBSENSE-Vth)이 출력된다. 센싱 전압(PBSENSE-Vth)의 레벨에 따라 프로그램 검증 패스 여부가 결정될 수 있다.
t6에서, 제2 소스 선택 라인(SSL2)과 워드라인들(WL)을 동시에 디스차지 하기 위해 같은 전압 레벨의 전압이 인가될 수 있다. t7에서, 모든 라인들의 디스차지가 수행될 수 있다.
도 10은 본 발명의 실시 예에 따라 프로그램 된 선택 트랜지스터들의 문턱전압 분포를 설명하기 위한 도면이다.
도 10에서, (a)는 고정된 전압 레벨을 갖는 프로그램 전압을 복수 회 인가하여 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)을 프로그램 한 경우이다. (b)는 본 발명의 실시 예에 따라, 제1 및 제2 소스 선택 트랜지스터들(SST1, 2)에 대해서 먼저 고정된 전압 레벨을 갖는 프로그램 전압을 이용하여 제1 프로그램 동작을 수행한 뒤, ISPP방식으로 제3 내지 제7 소스 선택 트랜지스터들(SST3~SST7)에 대해서 제2 프로그램 동작을 수행한 경우이다.
도 10을 참조하면, (a)의 경우 소스 선택 트랜지스터들의 초기 문턱 전압은 VTH1과 VTH3에 넓게 분포하고 있다. 이 때, 고정된 전압 레벨을 갖는 프로그램 전압을 복수 회 인가하는 방식으로 소스 선택 트랜지스터들을 프로그램 하면, 제1 내지 제7 소스 선택 트랜지스터들(SST1~SST7)이 모두 VTH2보다 높은 문턱 전압을 갖도록 프로그램 될 수 있다. 그러나, 고정된 전압 레벨을 사용하므로, 소스 선택 트랜지스터들의 특성에 따라 문턱 전압이 증가하는 폭이 상이하므로 전체적인 문턱 전압 분포의 폭이 넓어지는 문제가 있다.
(b)의 경우, 제1 소스 선택 라인(SSL1)에 연결된 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)를 먼저 고정된 전압 레벨을 갖는 프로그램 전압을 이용하여 프로그램 하면, VTH2보다 높은 문턱전압을 갖도록 프로그램 될 것이다. 이후, SST1 및 SST2를 이용하여 비선택된 셀 스트링들에 포함된 소스 선택 트랜지스터들이 프로그램 되지 않도록 채널 셀프 부스팅(channel self-boosting)이 가능해지므로, 제3 내지 제7 소스 선택 트랜지스터들은 보다 높은 전압 레벨에 해당하는 VTH3보다 높고, 더 좁은 문턱 전압 분포를 갖도록 프로그램 될 수 있다.
도 11은 도 1의 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
도 1 내지 도 10을 참조하여 설명된 메모리 장치(100)가 제공됨으로써, 향상된 신뢰성을 갖는 메모리 시스템(1000)이 제공된다.
컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 각 셀 스트링의 공통 소스 라인에 인접한 적어도 하나의 소스 선택 트랜지스터는 제 1 소스 선택 라인에 연결되고, 나머지 소스 선택 트랜지스터들은 제2 소스 선택 라인에 연결된다. 그리고 제 1 소스 선택 라인에 연결된 소스 선택 트랜지스터들은 고정된 전압 레벨을 갖는 프로그램 전압을 이용하여 프로그램 하고, 그 후에 제2 소스 선택 라인에 연결된 소스 선탠 트랜지스터들을 증가형 프로그램 전압(ISPP)을 이용하여 프로그램 함으로써, 제2 소스 선택 라인에 연결된 나머지 소스 선택 트랜지스터들에 대한 프로그램 동작이 효율적으로 수행될 수 있다. 따라서, 향상된 신뢰성을 갖는 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 입출력 버퍼
125: 제어 로직

Claims (20)

  1. 기판과 수직한 방향으로 적층된 복수의 소스 선택 트랜지스터들, 복수의 메모리 셀들 및 복수의 드레인 선택 트랜지스터들을 각각 포함하는 복수의 셀 스트링들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 복수의 드레인 선택 트랜지스터들을 프로그램 하는 단계; 및
    상기 복수의 소스 선택 트랜지스터들 중 적어도 하나 이상의 제1 소스 선택 트랜지스터들은 고정된 프로그램 전압을 이용하여 프로그램 하고, 상기 복수의 소스 선택 트랜지스터들 중 상기 제1 소스 선택 트랜지스터들을 제외한 나머지 소스 선택 트랜지스터들인 제2 소스 선택 트랜지스터들은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하는 단계;를 포함하는 메모리 장치의 동작 방법.
  2. 제 1항에 있어서, 상기 제1 소스 선택 트랜지스터들은,
    공통 소스 라인에 인접한 제1 소스 선택 라인에 연결되고,
    상기 제2 소스 선택 트랜지스터들은,
    상기 제1 소스 선택 라인에 인접한 제2 소스 선택 라인에 연결되는 메모리 장치의 동작 방법.
  3. 제 2항에 있어서, 상기 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하는 단계는,
    상기 제1 소스 선택 트랜지스터들을 프로그램 하는 제1 프로그램 동작을 수행하는 단계; 및
    상기 제1 프로그램 동작이 완료된 뒤, 상기 제2 소스 선택 트랜지스터들을 프로그램 하는 제2 프로그램 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
  4. 제 3항에 있어서, 상기 제1 프로그램 동작을 수행하는 단계는,
    상기 고정된 프로그램 전압인 제1 프로그램 전압을 미리 설정된 횟수만큼 상기 제1 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들에 제공하는 메모리 장치의 동작 방법.
  5. 제 3항에 있어서, 상기 제1 프로그램 동작을 수행하는 단계는,
    상기 제1 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들에 상기 고정된 프로그램 전압인 제1 프로그램 전압을 인가하는 단계; 및
    상기 제1 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들의 문턱 전압이 제1 목표 문턱 전압에 도달하였는지 여부를 검증하는 단계;를 포함하는 메모리 장치의 동작 방법.
  6. 제 5항에 있어서, 상기 제2 프로그램 동작을 수행하는 단계는,
    상기 제2 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들에 제2 프로그램 전압을 인가하는 단계;
    상기 제2 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들이 제2 목표 문턱 전압에 도달하였는지 여부를 검증 하는 단계; 및
    상기 검증 결과에 따라 상기 제2 프로그램 전압의 레벨을 미리 설정된 스텝 전압만큼 증가시키는 단계;를 포함하는 메모리 장치의 동작 방법.
  7. 제 6항에 있어서, 상기 제2 프로그램 전압은,
    상기 제1 프로그램 전압보다 높은 전압 레벨을 갖는 메모리 장치의 동작 방법.
  8. 제 6항에 있어서, 상기 제2 목표 문턱 전압은,
    상기 제1 목표 문턱 전압보다 높은 전압 레벨을 갖는 메모리 장치의 동작 방법.
  9. 제 1항에 있어서, 상기 제1 소스 선택 트랜지스터들의 개수가 상기 제2 소스 선택 트랜지스터들의 개수보다 적은 메모리 장치의 동작 방법.
  10. 제 1항에 있어서, 상기 제1 소스 선택 트랜지스터들의 개수는 2개 이고, 상기 제2 소스 선택 트랜지스터들의 개수는 5개인 메모리 장치의 동작 방법.
  11. 공통 소스 라인에 직렬 연결된 복수의 소스 선택 트랜지스터들, 비트 라인에 연결된 적어도 하나의 드레인 선택 트랜지스터 및 상기 적어도 하나의 드레인 선택 트랜지스터와 상기 복수의 소스 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 각각 포함하는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 소스 선택 트랜지스터들에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작 시에, 상기 복수의 소스 선택 트랜지스터들 중 적어도 하나 이상의 제1 소스 선택 트랜지스터들은 고정된 프로그램 전압을 이용하여 프로그램 하고, 상기 복수의 소스 선택 트랜지스터들 중 상기 제1 소스 선택 트랜지스터들을 제외한 나머지 소스 선택 트랜지스터들인 제2 소스 선택 트랜지스터들은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식으로 프로그램 하도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
  12. 제 11항에 있어서, 상기 제1 소스 선택 트랜지스터들은,
    상기 공통 소스 라인에 인접한 제1 소스 선택 라인에 연결되고,
    상기 제2 소스 선택 트랜지스터들은,
    상기 제1 소스 선택 라인에 인접한 제2 소스 선택 라인에 연결되는 메모리 장치.
  13. 제 12항에 있어서, 상기 제어 로직은,
    상기 제1 소스 선택 트랜지스터들을 프로그램 하는 제1 프로그램 동작을 수행한 뒤, 상기 제2 소스 선택 트랜지스터들을 프로그램 하는 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  14. 제 13항에 있어서, 상기 제어 로직은,
    상기 고정된 프로그램 전압인 제1 프로그램 전압을 미리 설정된 횟수만큼 상기 제1 소스 선택 트랜지스터들에 제공하도록 상기 주변 회로를 제어하는 메모리 장치.
  15. 제 14항에 있어서, 상기 제어 로직은,
    상기 제1 소스 선택 트랜지스터들의 문턱 전압이 제1 목표 문턱 전압에 도달하였는지 여부를 검증하는 메모리 장치.
  16. 제 15항에 있어서, 상기 제어 로직은,
    상기 제2 소스 선택 트랜지스터들에 제2 프로그램 전압을 인가하고, 상기 제2 소스 선택 트랜지스터들이 제2 목표 문턱 전압에 도달하였는지 여부를 검증 하고, 상기 검증 결과에 따라 상기 제2 프로그램 전압의 레벨을 미리 설정된 스텝 전압만큼 증가시키는 메모리 장치.
  17. 제 16항에 있어서, 상기 제2 프로그램 전압은,
    상기 제1 프로그램 전압보다 높은 전압 레벨을 갖는 메모리 장치.
  18. 제 16항에 있어서, 상기 제2 목표 문턱 전압은,
    상기 제1 목표 문턱 전압보다 높은 전압 레벨을 갖는 메모리 장치.
  19. 제 12항에 있어서, 상기 제1 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들의 개수가 상기 제2 소스 선택 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들의 개수보다 적은 메모리 장치.
  20. 제 12항에 있어서, 상기 제1 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들의 개수는 2개 이고, 상기 제2 소스 선택 라인에 연결된 적어도 하나 이상의 소스 선택 트랜지스터들의 개수는 5개인 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566059B2 (en) * 2018-04-30 2020-02-18 Sandisk Technologies Llc Three dimensional NAND memory device with drain select gate electrode shared between multiple strings
KR102542299B1 (ko) * 2018-08-22 2023-06-13 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20210001134A (ko) * 2019-06-27 2021-01-06 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210062343A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
EP3832721A1 (en) * 2019-12-06 2021-06-09 Imec VZW A method for fabricating a 3d ferroelectric memory
US11562790B1 (en) * 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120088360A (ko) * 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20160022627A (ko) * 2014-08-20 2016-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160029506A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845135B1 (ko) * 2006-12-22 2008-07-09 삼성전자주식회사 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치
KR101569894B1 (ko) * 2008-11-12 2015-11-17 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
US8542534B2 (en) * 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
KR101857529B1 (ko) 2011-11-08 2018-05-15 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
KR20150063851A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
KR20160006343A (ko) * 2014-07-08 2016-01-19 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120088360A (ko) * 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20160022627A (ko) * 2014-08-20 2016-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160029506A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법

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