JP2015176622A

JP2015176622A - 不揮発性半導体記憶装置

Info

Publication number: JP2015176622A
Application number: JP2014052687A
Authority: JP
Inventors: 細野　浩司; Koji Hosono; 浩司細野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-14
Filing date: 2014-03-14
Publication date: 2015-10-05
Also published as: US20150262670A1; CN104916318A; TW201535377A

Abstract

【課題】書き込みディスターブを低減可能とする不揮発性半導体記憶装置を提供する。【解決手段】半導体層上に配置され、前記半導体層に対する法線方向に延びた第１柱状半導体及び第２柱状半導体、ゲート絶縁膜を介して前記第１及び第２柱状半導体（ＳＣ）を含み、電荷蓄積層及び制御ゲートを含むメモリセル（ＭＣ）、前記メモリセルを挟むように形成された第１、及び第２選択トランジスタ、前記第１選択トランジスタと前記第２選択トランジスタに直列に接続されたバックゲートトランジスタ（ＢＧ）を含むメモリストリング（ＭＳ）を複数含むメモリセルアレイと、前記第１選択トランジスタ（ＳＴ１）に書き込み電圧を印加する書き込み動作の前に、前記メモリセルに書き込み電圧を印加する制御部とを具備する。【選択図】図６

Description

実施形態は、書き込みディスターブを低減可能とする不揮発性半導体記憶装置に関する。

近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：ＢｉｔＣｏｓｔＳｃａｌａｂｌｅＦｌａｓｈＭｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。

特開２００９−２６６９４６号公報

動作信頼性を向上させる不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置によれば、半導体層上に配置され、前記半導体層に対する法線方向に延びた第１柱状半導体及び第２柱状半導体、ゲート絶縁膜を介して前記第１及び第２柱状半導体を含み、電荷蓄積層及び制御ゲートを含むメモリセル、前記メモリセルを挟むように形成された第１、及び第２選択トランジスタ、前記第１選択トランジスタと前記第２選択トランジスタに直列に接続されたバックゲートトランジスタを含むメモリストリングを複数含むメモリセルアレイと、前記第１選択トランジスタに書き込み電圧を印可する書き込み動作の前に、前記メモリセルに書き込み電圧を印加する制御部とを具備する。

第１実施形態に係る不揮発性半導体記憶装置の全体構成例。第１実施形態に係るメモリセルアレイの平面図。第１実施形態に係るサブブロックの断面図。第１実施形態に係るサブブロックの等価回路図。第１実施形態に係る選択トランジスタの書き込み動作を示したフローチャート。第１実施形態に係る選択トランジスタの書き込み動作を示したタイムチャート。第１実施形態に係る選択トランジスタの書き込み動作を示した概念図。第１実施形態に係る選択トランジスタの書き込み動作を示したタイムチャート。第２実施形態に係る選択トランジスタの書き込み動作を示したフローチャート。第２実施形態に係る選択トランジスタの書き込み動作を示したタイムチャート。第２実施形態に係る選択トランジスタの読み出し動作を示した概念図。第３実施形態に係るメモリセルアレイの平面図。第３実施形態に係るメモリセルアレイの断面図。第３実施形態に係るメモリセルアレイの拡大図。第３実施形態に係るメモリセルアレイの等価回路図。第３実施形態に係る選択トランジスタの書き込み動作を示したタイムチャート。第３実施形態に係る選択トランジスタの書き込み動作を示した概念図。第３実施形態に係る選択トランジスタの書き込み動作を示したタイムチャート。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通の構成には共通の参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

[第１の実施形態]
［全体構成例］
図１を用いて第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、及び内部電圧発生回路１８を備える。

１．＜メモリセルアレイ１１＞
図１に示すように、メモリセルアレイ１１は、例えばプレーンＰ０及びプレーンＰ１（図１中、Plane0、Plane1と表記）を備える。これらプレーンＰ０、及びプレーンＰ１は複数のメモリストリングＭＳを備え、このメモリストリングＭＳに電気的にビット線ＢＬ、及びワード線ＷＬ、ソース線ＳＬが接続される。

後述するが、メモリストリングＭＳは直列接続された複数のメモリセルＭＣを備え、このメモリセルＭＣを構成する制御ゲートＣＧに上述したワード線ＷＬが接続される。

ここでは、プレーンＰ０、及びプレーンＰ１を備える場合について挙げるが、メモリセルアレイ１１が保持するプレーンＰの数に限りはない。なお、プレーンＰ０、及びプレーンＰ１を区別しない場合には、単にプレーンＰと述べる。
以下、図２を用いてプレーンＰの詳細な構成について説明する。

１．１＜Ｐｌａｎｅ０の平面図＞
次に図２を用いて、例えばＰｌａｎｅ０の平面図（上面図）を示す。なお、Ｐｌａｎｅ１に関しては、Ｐｌａｎｅ０と同一の構成であるため、ここでは説明を省略する。

また説明の便宜上、Ｐｌａｎｅ０の平面図に加え、ロウデコーダ１２（図中、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ、及びブロックデコーダ（図中、Ｂ．Ｄ））、並びにカラムデコーダＣＯＬ（図中、Ｃ．Ｄ１４）を図示する。

Ｐｌａｎｅ０はメモリセルＭＣの集合体によって構成される。具体的には、図２に示すように、例えばワード線ＷＬ０〜ＷＬ４７に接続される４８のメモリセルＭＣによってメモリストリングＭＳ（図２中、ＭＳと表記）が構成される。

また、例えばメモリストリングＭＳの集合体（例えば１２メモリストリングＭＳ）によってサブブロックＢＬＫが構成される（図中、ＳｕｂＢＬＫ）。

この場合、第２方向に向かって図示せぬビット線ＢＬ０に接続されるメモリストリングＭＳを以下、メモリストリングＭＳ（０、０）、（１、０）、…、（１０、０）、（１１、０）と表し、ビット線ＢＬｍに接続されるメモリストリングＭＳ０を以下、メモリストリングＭＳ（０、ｍ）、（１、ｍ）、…、（１０、ｍ）、（１１、ｍ）と表す。

また、例えばメモリストリングＭＳ０、及びＭＳ１の組、ＭＳ２、及びＭＳ３の組、…、ＭＳ１０、及びＭＳ１１の組で構成され、ワード線ＷＬ方向に向かって構成される集合体をメモリブロックＭＢと呼ぶ。

１２メモリストリングＭＳでサブブロックＢＬＫが構成されている場合であれば、ブロックＢＬＫ内に６メモリブロックＭＢが構成されることになる。

また、例えばビット線ＢＬ０、ＢＬ１、ＢＬ２…ＢＬｍにそれぞれ接続されるメモリストリングＭＳ０の集合体をメモリストリングユニットＭＵと呼ぶ。メモリストリングＭＳ１〜メモリストリングＭＳ１１についても同様であるため、説明を省略する。

このＰｌａｎｅ０において、第１方向に向かってワード線ＷＬ０〜ＷＬ２３（以下、第１信号線群）、及びワード線ＷＬ２４〜ＷＬ４７（以下、第２信号線群）が櫛歯状に形成され、また各メモリストリングＭＳを貫通するように紙面奥行き方向に向かって後述する半導体層ＳＣが形成される。このワード線ＷＬと半導体層ＳＣとの交点にメモリセルＭＣが形成される。

図示するようにＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは、第２方向に向かって配置される。ワード線ＷＬ０〜ＷＬ２３の一端は、ＸＦＥＲ_Ｄに接続され、ワード線ＷＬ２４〜ＷＬ４７一端は、ＸＦＥＲ_Ｓに接続される。

なお、上述したようにＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは複数のＭＯＳトランジスタから構成され、ブロックＢＬＫ内のいずれかメモリストリングＭＳを選択する。具体的には、ブロックデコーダＢＤからのデコーダ結果を受けて、Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄは読み出し、及び書き込み対象のメモリストリングＭＳを選択可能とする。

カラムデコーダＣＯＬは、図示せぬビット線ＢＬを選択する。

１．２＜サブブロックＢＬＫの断面図＞
＜１．２．１＞メモリストリングＭＳ０〜ＭＳ５について
図３は、図２のIII-III´方向に沿った断面図である。

図３に示すように断面方向に沿ってメモリストリングＭＳ０〜ＭＳ５（太枠）が設けられる。ここで、メモリストリングＭＳ０−ＭＳ５の各々には、一例としてワード線ＷＬ０−７が形成されるものとする。

各々のメモリストリングＭＳは、半導体層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に向かう柱状の半導体層ＳＣ１１〜ＳＣ１２が形成される。以下、半導体層ＳＣ１１〜ＳＣ１２を区別しない場合には単に半導体層ＳＣと呼ぶ。

次いで、第１方向に沿って互いに隣接する半導体層ＳＣ同士が半導体層ＢＧ内に設けられる結合部ＪＰを介して結合される。例えば、半導体層ＳＣ１１とＳＣ１２とが半導体層ＢＧ内の結合部ＪＰ０を介して結合される。このような構成を以てＵ字形状のメモリストリングＭＳ０が形成される。

その他、半導体層ＳＣ１３とＳＣ１４との組、…、半導体層ＳＣ２１とＳＣ２２との組についても同様の構成であるため、説明を省略する。

また各々のメモリストリングＭＳ内には第３方向に沿って形成されたポリシリコン層が複数設けられる。一部のポリシリコン層はワード線ＷＬとして機能し、他のポリシリコン層は選択信号線ＳＧＳ、ＳＧＤとして機能する。

選択信号線ＳＧＳ、ＳＧＤは、ワード線ＷＬを挟むような位置に設けられる。すなわち図３に示すようにワード線ＷＬの数を４本とすると、半導体層ＢＧ上に下からワード線ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０、及び選択信号線ＳＧＳの順で各々が絶縁膜を介在して積層され、同様に半導体層ＢＧ上に下からワード線ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、及び選択信号線ＳＧＤの順で各々が絶縁膜を介在して積層されている。

従って、半導体層ＳＣとこれら選択信号線ＳＧＳ、ＳＧＤ、及びワード線ＷＬとの交点に、選択トランジスタＳＴ１、メモリセルＭＣ７、メモリセルＭＣ６、…、メモリセルＭＣ１、メモリセルＭＣ０、及び選択トランジスタＳＴ２が設けられる。

そして、メモリセルＭＣ０〜ＭＣ７が保持するデータを、以下ではユーザーデータと呼び、これらユーザーデータが格納されたメモリセルＭＣ０〜ＭＣ７の領域を、ユーザーデータ領域と呼ぶ。

更に、選択トランジスタＳＴ１、及びＳＴ２は、例えば制御情報を含んだ管理データを保持する。

メモリセルＭＣは、例えば１ビット、又は２ビットのデータを保持可能とする。

例えば２ビットデータを保持可能とする場合、メモリセルＭＣは、例えば４値のデータのうちいずれか１つを保持出来る。

４つの値は電圧の低い方から“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、そして“Ｃ”レベルである。“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層に電荷が蓄積されるに連れ、“Ａ”レベル＝＞“Ｂ”レベル＝＞“Ｃ”レベルと電圧が上昇する。

消去状態のメモリセルＭＣは“１１”データと対応し、閾値分布が“Ａ”レベルのメモリセルＭＣは“１０”データと対応し、閾値分布が“Ｂ”レベルのメモリセルＭＣは“００”データと対応し、そして閾値分布が“Ｃ”レベルのメモリセルＭＣは“０１”データと対応する。

例えば１ビットデータを保持可能とする場合、メモリセルＭＣは、例えば２値のデータのうちいずれか１つを保持出来る。

２つの値は電圧の低い方から“Ｅ”レベル、そして“Ｃ”レベルである。“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層に電荷が蓄積されると“Ｃ”レベルと電圧が上昇する。

消去状態のメモリセルＭＣは“１”データと対応し、閾値分布が“Ｃ”レベルのメモリセルＭＣは“０”データと対応する。

なお、これら選択信号線ＳＧＳ、ＳＧＤは、メモリストリングＭＳの選択・非選択を制御する選択信号線ＳＧＳ、ＳＧＤとして機能する。

またなお、ここでは便宜上ダミーワード線ＷＬＤＤ０、及びＷＬＤＤ１、ＷＬＤＳ０、及びＷＬＤＳ１、並びにＤＤＢ、及びＤＳＢについては説明を省略する。

また後述する書き込み動作を示すタイムチャートでは、これらダミーワード線ＷＬを纏めて、“ＷＬＤ”と表記する場合がある。

なお、メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜１．２．２＞ビット線ＢＬ、ソース線ＳＬについて
選択信号線ＳＧＤを貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４、半導体層ＳＣ１５及び半導体層ＳＣ１８、並びに半導体層ＳＣ１９及びＳＣ２２の一端はそれぞれビット線ＢＬ０で共通接続される。

また選択信号線ＳＧＳをそれぞれ貫通する半導体層ＳＣ１２及びＳＣ１３、半導体層ＳＣ１６及びＳＣ１７、並びに半導体層ＳＣ２０の一端のそれぞれはソース線ＳＬに接続される。つまり、例えば隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが、このソース線ＳＬで共通接続される。

＜１．２．３＞ビット線ＢＬ１〜ＢＬｍ−１について
以上では、ビット線ＢＬ０に着目したが、ビット線ＢＬ１〜ＢＬｍ−１についても同様の構成である。

すなわち、ビット線ＢＬｉ（ｉ：自然数、１≦ｉ≦ｍ−１）に接続される半導体層ＳＣを半導体層ＳＣｉ１〜ＳＣ（ｉ＋１０）とする。この場合、上述した選択信号線ＳＧＳ、ワード線ＷＬ０〜７、及び選択信号線ＳＧＤがこれら半導体層ＳＣｉ１〜ＳＣ（ｉ＋１０）を貫通することで、各ビット線ＢＬｉに対応するように複数のメモリストリングＭＳが形成される。

なお、ビット線ＢＬｉに対応する各々のメモリストリングＭＳにおいても、隣接する半導体層ＳＣｉ１、ＳＣｉ２と半導体層ＳＣｉ３、ＳＣｉ４とが、ソース線ＳＬで共通接続される。

ここで、各メモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１、及びＳＴ２によって構成されている場合を一例に説明したが、メモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。

このようにＰｌａｎｅ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列することで構成される。すなわち、メモリセルＭＣは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、直列接続された複数のメモリセルＭＣによってメモリストリングＭＳを構成する。

＜１．４＞メモリセルアレイ１１の回路図
次に図４を用いて、上述したプレーンＰの等価回路について説明する。ここでは、ビット線ＢＬ０に着目し、メモリストリングＭＳ０〜ＭＳｉ（図中、ＭＳ０〜ＭＳｉ,ｉ：正の実数）の各々の構成は同一であるため、以下ではメモリストリングＭＳ０について説明する。また各メモリストリングＭＳが備えるメモリセルＭＣは４８個（ｓ＝４８）とする。

＜メモリストリングＭＳ０について＞
図４に示すように、メモリストリングＭＳ０は、メモリセルＭＣ０〜ＭＣ４７、バックゲートトランジスタＢＧ（以下、単にＢＧと称する）、ダミーメモリセルＭＣＤＤ、ＭＳＤＳ、ＤＤＢ、及びＤＳＢ、並びに選択トランジスタＳＴ１及び選択トランジスタＳＴ２を備える。なお、ダミーメモリセルＭＣＤＤは、ダミーメモリセルＭＣＤＤ０、及びダミーメモリセルＭＣＤＤ１の二つ備えるが、ここでは便宜上ダミーメモリセルＭＣＤＤと記載する。ダミーメモリセルＭＣＤＳについても同様である。

上述したように、メモリセルＭＣ０〜ＭＣ４７の制御ゲートＣＧの各々は対応するワード線ＷＬに接続される。すなわち、メモリストリングＭＳ０には、４８本のワード線ＷＬが接続されている。

メモリセルＭＣ０〜ＭＣ２３は、選択トランジスタＳＴ２及びダミーメモリセルＭＣＤＳと、ダミーボトムメモリセルＭＣＤＳＢ及びＢＧと、の間で直列接続される。

選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに接続され、選択トランジスタＳＴ２のゲートには信号ＳＧＳ＿０が供給される。

メモリセルＭＣ２３の電流経路の一端は、ＢＧの電流経路の一端に接続され、このＢＧのゲートＢＧには信号ＢＧが供給される。

更に、ダミーボトムメモリセルＭＣＤＳＢのゲートには信号線ＤＳＢが接続される。また、ダミーメモリセルＭＣＤＳのゲートには信号線ＷＬＤＤが接続される。

また、メモリセルＭＣ２４〜ＭＣ４７は、選択トランジスタＳＴ１及びダミーメモリセルＭＣＤＤと、ダミーボトムメモリセルＭＣＤＤＢ及びＢＧと、の間で直列接続される。

選択トランジスタＳＴ１の電流経路の一端はビット線ＢＬに接続され、ゲートには信号ＳＧＤ＿０が供給される。メモリセルＭＣ２４の電流経路の一端はＢＧの電流経路の他端が接続される。

更に、ダミーメモリセルＭＣＤＤのゲートには信号線ＤＤが接続される。また、ダミーボトムメモリセルＭＣＤＤＢのゲートには信号線ＤＤＢが接続される。

次いで、上記説明したメモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられるメモリセルＭＣ０〜メモリセルＭＣ４７の各々の制御ゲートＣＧは互いに共通接続される。すなわち、メモリストリングＭＳ０〜メモリストリングＭＳｉ内の、例えばメモリセルＭＣ０の制御ゲートＣＧに着目すると、この制御ゲートＣＧはワード線ＷＬ０に共通接続される。

なおメモリセルＭＣ１〜メモリセルＭＣ４７の制御ゲートＣＧのそれぞれについても、ワード線ＷＬ１〜ワード線ＷＬ４７のそれぞれに共通接続される。

そして、このワード線ＷＬ０は、図示せぬ他のビット線ＢＬ_１〜ＢＬ_ｍに接続されるメモリストリングＭＳ０〜メモリストリングＭＳｉ内の全てのメモリセルＭＣ０とも共通接続される。

このようにワード線ＷＬが共通接続される範囲は、例えば、不揮発性半導体記憶装置の仕様や、メモリセルＭＣのサイズや配線、およびトランジスタのサイズなどによって決定される。例えば、ビット線ＢＬが並ぶ方向に対応するページ長（ページとはデータアクセスの単位）を８ｋバイト、メモリストリングＭＳの長さをメモリセル１６個の直列、ビット線ＢＬに沿った方向のメモリストリングＭＳ間の共有範囲を４ストリング、個々のメモリセルＭＣのデータ記憶容量を２ビット／セルと仮定すると、ワード線ＷＬが共有されるメモリストリングＭＳ内の記憶容量は１Ｍバイト（＝８ｋバイト×１６×４×２）となる。この範囲をここではブロックＢＬＫと称する。

この不揮発性半導体記憶装置は、上記ページ長の単位で読み出し動作や書き込み動作を行うが、消去動作においては、上記ブロックＢＬＫの単位で行うものとする。尚、上記のブロックＢＬＫのサイズは、一例であって、そのサイズを限定するものではない。

２．＜ロウデコーダ１２＞
図１に戻ってロウデコーダ１２（以下、ブロックデコーダ１２と呼ぶことがある）の説明をする。ロウデコーダ１２は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線ＷＬを選択する。

選択されたワード線ＷＬには、内部電圧発生回路１８が生成した電圧が印加される。

３．＜データ回路・ページバッファ１３＞
データ回路・ページバッファ１３は、図示せぬセンスアンプＳＡ、及びデータキャッシュＤＣを備える。すなわち、データ回路・ページバッファ１３はセンスアンプＳＡ、データキャッシュＤＣを用いてデータの読み出し及びデータ書き込み、並びに読み出しの外部転送・書き込みデータの取り込みを行う。

ここでは、データ書き込みの場合について具体的に説明する。

不揮発性半導体記憶装置１はメモリコントローラ２から転送された書き込みデータをロードするためのコマンドやアドレスに続いて、書き込みデータを受信する。

データ回路・ページバッファ１３は、入出力回路１６を介してこの書き込みデータを受信し、当該書き込みデータをデータキャッシュＤＣに取り込む。

その後、センスアンプＳＡは制御回路１５からの指示に従ったタイミングで、データキャッシュＤＣ及びセンスアンプＳＡを介して書き込みデータを選択メモリセルＭＣ、及び選択トランジスタＳＴ１、ＳＴ２に書き込む。

＜カラムデコーダ１４＞
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。

＜制御回路１５＞
制御回路１５は、不揮発性半導体記憶装置全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作における動作シーケンスを実行する。

制御回路１５はこのシーケンスを実行するために、不揮発性半導体記憶装置１内に含まれる各回路ブロックの動作を制御する。

例えば、制御回路１５は内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、ロウデコーダ１２、及びデータ回路・ページバッファ１３を介して当該所定の電圧をワード線ＷＬやビット線ＢＬに出力するための所定のタイミングを制御する。

更に、入出力回路１６の入出力の状態制御にも関与する。

＜入出力回路１６＞
入出力回路１６は、コマンド、アドレス、及び書き込みデータを外部のホスト機器（図示しない）から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給し、また書き込みデータをデータ回路・ページバッファ１３に供給する。

更に、制御回路１５の制御に応じて、データ回路・ページバッファ１３から供給された読み出しデータをホスト機器へと出力する。

＜アドレス・コマンドレジスタ１７＞
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路１５へ、アドレスをロウデコーダ１２、及びカラムデコーダ１４へと供給する。

＜内部電圧発生回路１８＞
内部電圧発生回路１８は、制御回路１５の制御に基づいて、書き込み動作、読み出し動作、及び消去動作において所定の電圧を発生する。

書き込み動作では、内部電圧発生回路１８は電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧ＶＣＧＲ、電圧ＶＲＥＡＤ、電圧ＵＳＥＬ_Ｄ、電圧ＵＳＥＬ_ＢＧ、電圧ＰＲＯＧＶＳＲＣ、電圧ＶＤＤＳＡ、及び電圧ＶＳＳを発生する。

そして、第１の実施形態〜第３の実施形態において、内部電圧発生回路１８は書き込み動作において選択トランジスタＳＴ１及び／又はＳＴ２に電圧ＶＰＧＭを、そしてワード線ＷＬに電圧ＶＳＳ（０Ｖ、または〜１Ｖ程度）を供給する。

なお、ワード線ＷＬへのユーザーデータ書き込み時には、電圧ＶＰＧＭ、及び電圧ＶＰＡＳＳが、選択ワードＷＬ、及び非選択ワード線ＷＬに印加される。

なお、電圧ＶＰＧＭとは、後述するメモリセルＭＣ（選択トランジスタＳＴを含む）が備える電荷蓄積層に電荷を注入し、このメモリセルＭＣの閾値を別レベルに遷移する程度の大きさの電圧である。

また電圧ＶＰＡＳＳとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、メモリセルＭＣにデータ書き込みが行われない程度にオンする、最適化された電圧である。

また、電圧ＵＳＥＬ_Ｄ、電圧ＵＳＥＬ_ＢＧは、ダミーメモリセルＭＣ、及びバックゲートトランジスタＢＧをオンする電圧である。

更に内部電圧発生回路１８は、書き込みベリファイにおいて、選択ワード線ＷＬに電圧ＶＣＧ_Ｖを、そして非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給する。

また、内部電圧発生回路１８は、読み出し動作において、選択ワード線ＷＬに電圧ＶＣＧＲを、そして非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給する。

２．書き込み動作
次に図５を用いて第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作を示す。図５（ａ）はメモリセルアレイが最適な状態で制御できるようにするための選択トランジスタへの書き込み動作を示したフローチャートである。なお、ここでは、メモリストリングＭＳは、メモリセルＭＣ０〜メモリセルＭＣ７を備えるものとして話を進める。

また、図５（ｂ）は、図５（ａ）による選択トランジスタの書き込み制御により実現される閾値状態を示すものである。

図５（ｂ）において、まず、選択トランジスタの初期状態の閾値分布は、Ｖｔ０ＶのレベルからＶｔｗ０の分布幅となるものであるとする。選択トランジスタの閾値の分布幅は、通常のメモリセルへの書き込み動作が適切に行われるように、以下の条件を満たす必要がある。
（１）メモリセルの閾値を所望のレベルまで書きあげるための“０”書き込み時のビット線電位（例えば０Ｖ）と、メモリセルの閾値をシフトさせない“１”書き込み時のビット線電位(例えばＶＤＤＳＡ＝２．５Ｖ)との電位差よりも、選択トランジスタのＶｔ分布幅が小さい必要がある。

（２）加えて、選択トランジスタのオン電流とオフ電流の差を見込んだ電圧マージンΔＶｇｓ等も考慮する必要があり、選択トランジスタの閾値の分布幅をＶｔｗ＿ＳＧＤ、ビット線の“０”書き込み時と“１”書き込み時の電位差をΔＶＢＬとすると、Ｖｔｗ＿ＳＧＤ＜ΔＶＢＬ−ΔＶｇｓの関係を満たす必要がある。

すなわち、図５（ｂ）において、初期の分布幅Ｖｔｗ０が２．５Ｖ−ΔＶｇｓより大きければ、それよりも分布幅が狭くなるように選択トランジスタの閾値を調整しなければならない。

また、選択トランジスタの閾値の絶対値としては、選択トランジスタのゲートに印加可能な最低電圧が０Ｖである場合には、ゲートに０Ｖが印加された状態で、所定値以下のオフ電流になるような閾値電圧でなければならない。すなわち、図５（ｂ）において選択トランジスタの閾値の下限Ｖｔ０＿ＳＧＤのオフ電流が所望のオフ電流よりも大きいならば、オフ電流が小さくなるように閾値電圧を上昇させて調整しなければならない。

ドレイン側の選択トランジスタは、上記の２つの条件、ソース側の選択トランジスタは、後者（２）の条件を満たす必要がある。選択トランジスタがメモリセルと同様にプログラマブルなデバイスである場合には、それらの初期状態においてこの２つの条件を満たしていない場合には、図５（ｂ）に示すように、選択トランジスタに対して書き込みを行って所望の条件を満たすように閾値分布を調整する必要がある。一方で、選択トランジスタがプログラマブルでない場合、すなわち、ゲートとチャネルができる半導体層との間に、メモリセルと同様な電荷蓄積層を有する膜構成がない場合には、プロセス工程の中で選択トランジスタの閾値電圧が前記条件を満たすように最適化されていなければならない。ここでは、選択トランジスタがプログラマブルであることを前提に説明を続ける。

この書き込み動作は、通常のメモリセルへの書き込みと異なり、書き換え可能なデータを記憶する動作ではなく、前述の様に選択トランジスタが所望の働きをするように閾値を整える動作である。対象となる選択トランジスタの閾値が、閾値調整後のターゲットのベリファイレベルＶｔ１＿ＳＧＤより低い状態にあれば、そのレベルを超えるまで書き込みをしなければならない。

以下に、選択トランジスタの閾値を調整するにあたって、望ましい制御方法の一例を記載する。

図５（ａ）に示すように、まず制御回路１５はユーザーデータを退避させる（ステップＳ０）。

具体的には、内部電圧発生回路１８が選択ワード線ＷＬに電圧ＶＣＧＲ、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加し、データ回路・ページバッファ回路１３がビット線ＢＬに流れる電圧（又は電流）をセンスする。

これにより、データ回路・ページバッファ回路１３は、ユーザーデータ領域からページ単位でデータを読み出し、次いで読み出したデータを別のユーザーデータ領域に格納する。

ここで、これから選択トランジスタの閾値を調整しようとするブロックにおいて、データを退避させる必要がなければ、このステップＳ０は省略することもできる。

その後、制御回路１５は選択トランジスタＳＴ１の閾値を所定の消去レベルまで遷移させる（Ｓ１）。

図５（ｄ）に消去動作を行った後の選択トランジスタの閾値分布を示す。

この消去動作は、この一連の処理をする前の選択トランジスタの閾値が、後述の書き込み動作のターゲットの範囲を超えて分布していると、すなわち、調整後の閾値電圧の上限がＶｔ２_ＳＧＤを超えていると、後述の書き込み動作後の閾値分布が狭くならないので必要となる。すなわち、書き込み後の閾値レベルが所定の閾値レベル（Ｖｔ２_ＳＧＤ）よりも超えたメモリセルは、後々行われる書き込み動作後の閾値分布が狭くならないため、図５（ｄ）に示す消去動作が必要となる。

図５（ｂ）のように調整前の閾値分布が調整後の閾値分布よりも低いところに位置する場合には、このステップＳ１もスキップ可能である。図５（ｃ）のように、調整前の閾値分布の上端がＶｔ２＿ＳＧＤを超えているような場合に必要となる。したがって、この消去動作における所定の消去レベルは、消去後の閾値分布の上端（図５（ｄ）のＶｔｅ_ＳＧＤ）がＶｔ２_ＳＧＤよりも十分に低くなればよい。詳細な説明は省略するが、選択トランジスタに消去パルスを印加したのち、消去ベリファイをＶｔｅ_ＳＧＤのレベルで行い、ほとんどすべての選択トランジスタの閾値電圧が、Ｖｔｅ_ＳＧＤより低くなればこの消去動作のステップは終了する。

具体的には、今、選択トランジスタへの消去動作において、ドレイン側の選択トランジスタを対象にしている場合を想定する。

消去パルス印加動作においては、セルソース線およびビット線に消去電圧（例えば２０Ｖ）、ドレイン側選択トランジスタのゲートに０．５Ｖ、ダミーワード線や通常のワード線には、たとえば１０Ｖ程度の中間電圧、ソース側選択トランジスタのゲートには、中間電圧あるいは消去電圧に近い電圧が印加され、ドレイン側選択トランジスタが消去される。

また、消去後の状態を確認するための消去ベリファイ動作においては、選択されているドレイン側選択トランジスタのゲートに、Ｖｔｅ_ＳＧＤが印加され、ダミーワード線や通常のワード線にはそれらのメモリセルがオン状態となるような読み出しパス電圧が印加され、ソース側選択トランジスタのゲートにもセル電流が流れるような所定電圧が印加される。そしてその状態でビット線に流れる電流がデータ回路に含まれるセンスアンプによってセンスされる。

次いで、制御回路１５は所定のページ（例えば、ワード線ＷＬ０〜ＷＬ７）に“０”データ（１ビットの場合）を書き込む（Ｓ２）。すなわち、ワード線ＷＬ０〜ＷＬ７に接続されるメモリセルＭＣ０〜ＭＣ７の閾値を別のレベルに上昇させる。

この書き込み動作の目的は、何かのデータを書きこむわけではなく、所定ワード線領域のメモリセルに高い閾値を書きこむことにある。後述の選択トランジスタ書き込み動作時に、ここで書き込みの対象となるワード線には０Ｖ付近の電圧が印加されるため、そのゲート電圧が印加された状態で、メモリセルがオフ状態となるように書き込みが行われるようにする。

そのようにして所定のページに“０”データを書き込むと（Ｓ３、ＹＥＳ）、その後制御回路１５は、選択トランジスタＳＴ１の書き込み動作に移る（Ｓ４）。

一方、ステップＳ３において所望のページへのデータ書き込みが終わっていない場合（Ｓ３、ＮＯ）、ステップＳ２に戻り、書き込みたいページにデータ書き込みを実行する。

なお、メモリセルＭＣが２ビットデータを保持可能とする場合、上記書き込み動作によってメモリセルＭＣの閾値は消去レベルから“Ｂ”レベルや“Ｃ”レベルまで書きこむことが望ましい。

具体的には、内部電圧発生回路１８は信号線ＳＧＤに電圧ＶＰＧＭを印加し、信号線ＳＧＳに電圧ＶＰＡＳＳを印加し、ワード線ＷＬ０〜ＷＬ４７に電圧ＶＳＳ（０Ｖ，あるいは１Ｖ程度）を印加する。なお、内部電圧発生回路１８はバックゲートトランジスタＢＧもオフするような電圧を印加する。

この時、ビット線ＢＬには書き込み許可電圧（例えば、０Ｖ）又は書き込み禁止電圧（例えば、電圧ＶＤＤＳＡ＝２．５Ｖ）が印加されることで、選択トランジスタの書き込み後の閾値分布幅を所望の範囲に制御することができる。この書き込み動作は、実際には、書き込みパルス印加動作とそれに続く書き込みベリファイ動作からなる書き込みサイクルを繰り返し行って、同時に書き込みを行うすべての選択トランジスタの閾値が、所望の閾値状態になるまで書き込みサイクルが繰り返される。書き込みベリファイでは、選択トランジスタの閾値が所望の閾値以上になっているかどうかが判定される。

選択トランジスタの閾値が所望の閾値を超えた場合には、次の書き込みサイクルの書き込みパルス印加動作において、その選択トランジスタにビット線を介して接続されるセンスアンプ・データ回路により、ビット線に非書き込みの電位（例えば２．５Ｖ）が印加される。また、それに続く書き込みベリファイにおいてはビット線センスの結果によらず書き込みパスの状態を保持する。

逆に、選択トランジスタの閾値が所望の閾値を超えなかった場合には、次の書き込みサイクルの書き込みパルス印加動作において、その選択トランジスタにビット線を介して接続されるセンスアンプ・データ回路により、引き続きビット線に書き込みが生じる電位（例えば０Ｖ）が印加される。また、書き込みベリファイにおいては通常通りビット線に流れる電流がセンスされる。

３．タイムチャート（その１）
次に図６を用いて選択トランジスタＳＴ１への非書き込み動作での各信号線の電圧レベルを時間に沿って説明する。縦軸に、信号線ＳＧＤ、ダミーワード線ＷＬＤ、ワード線ＷＬ、バックゲートトランジスタのゲート信号線ＢＧ、信号線ＳＧＳ、ビット線ＢＬ、ソース線ＳＬを取り、横軸に時刻ｔを取る。なお、図６と同じ動作については説明を省略する。

図６に示すように、この場合時刻ｔ０以降、内部電圧発生回路１８はビット線ＢＬに書き込み禁止電圧として、例えば、３Ｖ（例えば２．５Ｖ）を印加する。

前述の書き込み動作の場合よりも、ビット線の電位が３Ｖ上昇しているため、選択トランジスタのゲートとＳｉチャネルの間の電位差が、３Ｖだけ小さくなる。今、選択トランジスタの書き込み特性差、言い換えると、書き込み易い選択トランジスタと書き込み難い選択トランジスタの電圧差が、２．５Ｖあると仮定すると、選択トランジスタへの書き込み電圧が３Ｖ低下すると、書きこめなくなることを意味する。従って、ビット線に０Ｖを印加して選択トランジスタＳＴ１に書き込みを行い、書き込みベリファイ動作によって、所望の閾値Ｖｔ１＿ＳＧＤまで到達していることが確認できたら、それ以上書き込みが進まないように、ビット線に非書き込み電圧を印加して、書き込み動作を止めることができる。

なお、この場合にも信号線ＳＧＳに電圧ＶＰＡＳＳが印加され、例え選択トランジスタＳＴ２がオンしても、ワード線ＷＬに電圧ＶＳＳが印加されているため、ソース線ＳＬからビット線ＢＬへと電流が流れることがない。

選択トランジスタへのベリファイ動作によって、所望の閾値レベルに達していないと判定された場合には、そのビット線に接続された選択トランジスタには引き続き書き込みパルス印加動作が必要となるため、次の書き込みサイクルの中でビット線に０Ｖが印加されて再び書き込みが行われる。制御回路１５は、ゲート信号線ＳＧＤに接続される複数の選択トランジスタ（例えば８ｋバイト個）に同時に書き込み処理を行うため、理想的にはすべての選択ゲートの閾値が所望の閾値に到達するまで、書き込みサイクルを繰り返す。

４．タイムチャート（その２）
次に図７を用いて選択トランジスタＳＴ１への書き込み動作での各信号線の電圧レベルを時間に沿って説明する。縦軸に、信号線ＳＧＤ、ダミーワード線ＷＬＤ、ワード線ＷＬ、バックゲートトランジスタのゲート信号線ＢＧ、信号線ＳＧＳ、ビット線ＢＬ、ソース線ＳＬを取り、横軸に時刻ｔを取る。

なお、図７に示す信号線ＳＧＤの電圧レベルは、サブブロックＳＢ０を構成する、例えばメモリストリングＭＳ０に着目した値である。

また信号線ＳＧＳの電圧レベルは、サブブロックＳＢ０を構成する、全メモリストリングＭＳ、すなわちメモリストリングＭＳ０〜ＭＳ１１の値である。

また、後述する時刻ｔ２〜ｔ３における書き込み動作の様子について図８を用いて説明する。図８はメモリストリングＭＳの断面図であって、書き込み電圧等を印加した際の概念図である。

図７に示すように、時刻ｔ０において、内部電圧発生回路１８は信号線ＳＧＳ、及び信号線ＳＧＤに０Ｖを印加しつつ、ソース線ＳＬに電圧ＰＲＯＧＶＳＲＣ（例えば、２．５Ｖ）を印加し、そしてビット線ＢＬに書き込み用電圧（０Ｖ）を印加する。

その後時刻ｔ１において、制御回路１５は内部電圧発生回路１８に対し、ワード線ＷＬに電圧ＶＳＳを印加させつつ、ダミーワード線ＷＬＤに電圧ＵＳＥＬ_Ｄ、信号線ＢＧにＵＳＥＬ_ＢＧを印加させ、また信号線ＳＧＳを０Ｖから電圧ＶＰＡＳＳに、そして信号線ＳＧＤの電圧を０Ｖから電圧ＶＰＡＳＳに上昇させる。

その後、時刻ｔ２において内部電圧発生回路１８は信号線ＳＧＤを電圧ＶＰＧＭに上昇させる。この時、ビット線には０Ｖが印加され、選択トランジスタＳＴ１のゲートには、書き込み電圧ＶＰＧＭが印加されるため、選択トランジスタＳＴ１の電荷蓄積層に電子が注入されて閾値が上昇する。

ここで、図７のタイムチャートから明らかなようにダミーメモリセルＭＣはオンするが、ワード線ＷＬに電圧ＶＳＳが印加されているため、図７に示すメモリストリングＭＳにはチャネルが形成されることはない。

このため、図８に示すように、信号線ＳＧＳに電圧ＶＰＡＳＳが印加され、例え選択トランジスタＳＴ２がオンしても、電流がソース線ＳＬからビット線ＢＬへと流れることがない。

＜第１の実施形態に係る効果＞
第１の実施形態に係る不揮発性半導体記憶装置であると、下記（１）の効果を得る事が出来る。
（１）選択トランジスタＳＴ１のゲート信号線ＳＧＤと選択トランジスタＳＴ２のゲート信号線ＳＧＳの間の電位差を緩和しながら、選択トランジスタへの書き込み動作をおこなうことができる。

まず、セルアレイの中で隣り合うＳＧＤには書き込み電圧が印加されるときに、ＳＧＤに隣接するＳＧＳに０Ｖを印加する比較例を検討する。この場合には隣接するＳＧＤとＳＧＳの間に大きな電位差が生じる場合がある。

しかし、本実施形態ではＶＰＡＳＳという中間電圧が印加され、ＳＧＤとＳＧＳの間の電位差を小さくすることができる。

それを実現するために、第１の実施形態に係る不揮発性半導体記憶装置であると、上述したように選択トランジスタＳＴ１へのデータ書き込み前に数ページに亘りメモリセルＭＣに、例えば“０”データ書き込むことでメモリセルＭＣの閾値分布を（例えば、“Ｃ”レベルに）上昇させている。

このため、メモリセルＭＣの閾値が０Ｖよりも上に分布することから、電圧ＶＳＳをワード線ＷＬに印加しておけば、それらのメモリセルはカットオフ状態となる。その結果、ＶＤＤＳＡが印加されるソース線ＳＬと０Ｖまたは３Ｖ程度の電圧が印加されるビット線ＢＬとの間に貫通電流が流れることを防ぐことができる。すなわち、書き込みを行った所定数のメモリセルが選択ゲートと同様の役割をはたしてくれる。

以上から、選択トランジスタＳＴ１−ＳＴ２間の電位差を緩和しつつ、選択トランジスタに対して所望の書き込み動作を行うことができる。すなわち、選択トランジスタＳＴ１とＳＴ２の間のスリットのサイズが、選択ゲートの閾値調整の書き込み動作で制限されることがないようにすることができる。

［第２の実施形態］
次に、図９〜図１１を用いて第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態では、選択トランジスタＳＴ２についても選択トランジスタＳＴ１と同時にデータ書き込みを実施する点で、上記第１の実施形態と異なる。

なお、構成については上記第１の実施形態と同一のため説明を省略し、また動作については、異なる点のみ説明を行う。

１．書き込み動作
図９を用いて第２の実施形態に係る不揮発性半導体記憶装置の書き込み動作を示す。図９は選択トランジスタＳＴ１、及びＳＴ２に書き込み動作を行う際のフローチャートである。なお、上記実施形態と同様の動作については説明を省略する。

図９に示すように、制御回路１５は、まず、選択トランジスタの閾値調整の書き込みを行うブロックに保存されたデータを他のブロックに退避する必要がある場合には、実施例１と同様にデータを退避する処理（ステップＳ０）を行う。次に、この実施例では、選択トランジスタＳＴ１とＳＴ２の両方に対して消去動作を行う。前述の通り、選択ゲートの閾値を書きあげる前に、所望の閾値の範囲より閾値を低めにシフトさせるためである。

しかし、実施例１でも同様であるが、選択ゲートを深く消去しすぎると、メモリストリングを選択ゲートで制御できなくなってしまう場合も想定されるため、最終的な閾値のターゲットの範囲よりも、書き込み前の閾値の範囲が低いことが判っている場合には、消去のステップＳ１をスキップしてもよい。

次に、実施例１と同様に、ステップＳ２とＳ３で、所定のワード線に対して書き込みを行い、ビット線とセルソースの間で貫通電流が流れないようにする。

その後、制御回路１５は、選択トランジスタＳＴ１、及びＳＴ２に対し書き込み動作を行う（Ｓ１０）。

具体的には、制御回路１５は内部電圧発生回路１８に対して、信号線ＳＧＤ、及びＳＧＳ線に電圧ＶＰＧＭを印加し、ワード線ＷＬにはメモリセルＭＣがオフする電圧ＶＳＳを印加するよう制御する。なお、この書き込み動作でのビット線ＢＬの電圧は、上述したように書き込みが必要な場合には０Ｖ、書き込みが不要な場合には例えば３Ｖ程度の電圧が印加される。

２．タイムチャート
次に図１０を用いて選択トランジスタに対する書き込みおよび非書き込み動作での各信号線の電圧レベルを時間に沿って説明する。縦軸に、信号線ＳＧＤ、ダミーワード線ＷＬＤ、ワード線ＷＬ、バックゲートトランジスタのゲート信号線ＢＧ、信号線ＳＧＳ、ビット線ＢＬ、ソース線ＳＬを取り、横軸に時刻ｔを取る。

なお、図１０に示す信号線ＳＧＤ、及び信号線ＳＧＳの電圧レベルは、サブブロックＳＢ０を構成する、例えばメモリストリングＭＳ０に着目した値である。

また、後述する時刻ｔ２〜ｔ３における電圧印加の様子について図１１を用いて説明する。なお、図１１はメモリストリングＭＳの断面図であって、書き込み電圧等を印加した際の概念図である。

上記図６、及び図７と同じ動作については説明を省略する。
時刻ｔ１において、制御回路１５は内部電圧発生回路１８に対して、メモリストリングＭＳ０の信号線ＳＧＳを電圧ＶＰＡＳＳに上昇させる。

その後、時刻ｔ２において、制御回路１５は内部電圧発生回路１８に対して、メモリストリングＭＳ０の信号線ＳＧＳに対し電圧ＶＰＧＭを印加する。このように選択トランジスタＳＴ１と同時に選択トランジスタＳＴ２にもデータの書き込みを行う。

なお、その他のメモリストリングＭＳ１−１１における信号線ＳＧＤ、及び信号線ＳＧＳには、内部電圧発生回路１８が電圧ＶＰＡＳＳを印加する。

上述した電圧印加の様子を、図１１に示す。
図１１に示すように、ワード線ＷＬに電圧ＶＳＳを印加しつつ、メモリストリングＭＳ０における選択トランジスタＳＴ１、及びＳＴ２に電圧ＶＰＧＭを印加し、選択トランジスタＳＴ１、及びＳＴ２に書き込みを行う。

なお、上記書き込み後のベリファイ動作であるが、上記同様に選択トランジスタＳＴ１に対して行う。書き込み動作は、前述と同様に、書き込みパルス印加動作とベリファイ動作からなる書き込みサイクルの繰り返しにより行う。書き込みベリファイの結果に基づいて、選択トランジスタＳＴ１の閾値が所望の閾値に到達していない場合には、次の書き込みパルス印加動作中のビット線電位は０Ｖ、所望の閾値以上に書きあげられている場合には、ビット線に３Ｖ程度の電圧が印加される。一方で、選択トランジスタＳＴ２に対しては、セルソースＳＲＣに０Ｖを印加する。ＳＧＳには書き込み電圧ＶＰＧＭが印加されているので、セルソースＳＲＣが０Ｖの時には、選択トランジスタＳＴ１に対してビット線に０Ｖが印加されている状態と同等の書き込みが行われる。

すなわち、選択トランジスタＳＴ１のベリファイ動作の結果、選択トランジスタＳＴ１が所定の書き込み終了状態になるまで、選択トランジスタＳＴ２には書き込みが継続されるものとする。

これは、ビット線ＢＬに印加する電圧との兼ね合いから選択トランジスタＳＴ１の閾値分布を狭くする必要があるが、選択トランジスタＳＴ２の閾値分布は下限が所定の閾値以上にあれば広くても構わないからである。

＜第２の実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であると、上記（１）と同様の効果を得ることが出来る。
すなわち、第２の実施形態においても、図１１で示したように選択トランジスタＳＴ１に隣接する選択トランジスタＳＴ２に書き込み電圧ＶＰＧＭを印加出来る。

従って、選択トランジスタＳＴ１−ＳＴ２間の電位差を緩和することが出来、選択ゲートＳＴ１とＳＴ２の間のスリットのサイズが選択ゲートの書き込み動作で制限されないようにすることができる。

［第３の実施形態］
次に図１２−図１９を用いて第３の実施形態に係る不揮発性半導体記憶装置について説明する。
第３の実施形態に係るメモリストリングＭＳは、上記構成と異なり、半導体層上に下から順に選択トランジスタＳＴ２、ダミーワード線ＷＬ、ワード線ＷＬ、選択トランジスタＳＴ１が形成される構成である。

つまり、第３の実施形態におけるメモリセルアレイは、隣接メモリストリングＭＳ間で選択トランジスタＳＴ１同士、及び選択トランジスタＳＴ２同士が隣接する。この様子を図１２、及び図１３に示す。

１．メモリセルアレイの構成
図１２、図１３を用いてメモリセルアレイの構成について説明する。なお、上記実施形態と同じ構成については説明を省略する。

図１２は、第３の実施形態に係るメモリセルアレイ１１の平面図である。後述するが、図１２に示すように、メモリストリングＭＳ間に、例えば柱状ソース線ＳＬが配置される。

図１３は、図１２におけるＸＩＶ−ＸＩＶ´に沿った断面図である。
実際は、サブブロックＳＢ０はメモリストリングＭＳ０−ＭＳ１１を含むが、ここでは便宜上メモリストリングＭＳ０〜ＭＳ７とする。メモリストリングＭＳ０−ＭＳ７の構成は同一であるため、ここではメモリストリングＭＳ０を例に挙げて説明する。
図１３に示すように、メモリストリングＭＳ０は、ＣＰＷＥＬＬ上に下から順に形成された選択トランジスタＳＴ２、図示せぬダミーメモリセルＭＣＤＳ０、及びＭＣＤＳ１、メモリセルＭＣ０−２３、図示せぬダミーメモリセルＭＣＤＤ０、及びＭＣＤＤ１、並びに選択トランジスタＳＴ１、及びこれらを貫通するように形成され、ＣＰＷＥＬＬの法線方向に向かって形成された半導体層ＳＣ０を備える。

このような構成であることから、隣接するメモリストリングＭＳ間で、信号線ＳＧＤ同士、及び信号線ＳＧＳ同士が隣接する。

更に、メモリストリングＭＳ３とメモリストリングＭＳ４との間に半導体層ＳＣに平行し、ＣＰＷＥＬＬの法線方向に向かって形成されソース線ＳＬが形成される。

このソース線ＳＬは紙面奥に向かって、例えば壁の形状の様に形成されても良いし、半導体層ＳＣと同様に支柱形状であってもよい。ここでは、図１２に示すように、ソース線ＳＬが、柱状の場合で説明する。

図１４に、ソース線ＳＬを支柱形状とした場合のメモリセルアレイを示す。図１４はＡ−Ａ´線に沿ってメモリセルアレイを上から見た際の図である。

図１４に示すように、メモリストリングＭＳ４とそれに隣接するメモリストリングＭＳ５との間にソース線ＳＬを配置した場合、信号ＳＧＤと、ソース線ＳＬ、との電位差が問題となる。

ここで、例えば、隣接するメモリストリングＭＳ３とＭＳ４を貫通する隣接ワード線間の距離を“Ｓ”とする。この“Ｓ”とは、隣接ワード線ＷＬ間に生じる電位差を考慮した値である。すなわち、ある一定の電位差がこのワード線ＷＬ間に生じたとしても、ＷＬ間で所定値以上のリークを生じたり、ショートを起こさない距離である。

また、ワード線とソース線ＳＬとの間の距離はＳ‘としている。消去動作時や書き込み動作において、ソース線ＳＬとワード線あるいは選択トランジスタのゲートとの間に印加される最大電位差は、ブロックの境界のワード線間の電位差とほぼ同等であるので、ＳとＳ’も同等に設定される。しかし、これは想定する動作制御により変わることもあるので、設計の段階で適宜ＳとＳ‘が異なってもよい。

２．メモリセルアレイ１１の等価回路
次に図１５を用いて、サブブロックＳＢ０に着目した等価回路について説明する。つまり、図１５はビット線ＢＬ０に接続された、メモリストリングＭＳ０〜ＭＳ７の等価回路である。

図１５に示すように、ビット線ＢＬ０メモリストリングＭＳ０〜ＭＳ７が接続される。

各々のメモリストリングＭＳは、選択トランジスタＳＴ１、及びＳＴ２に挟まれた複数のメモリセルＭＣを備える。

なお、上記説明した構成以外は上記第１、第２の実施形態に係る回路と同一であるため、説明を省略する。

３．タイムチャート（選択トランジスタＳＴ１への書き込み）
次に図１６を用いて第３の実施形態に係る不揮発性半導体記憶装置の書き込み動作（その１）について説明する。図１６は、メモリストリングＭＳ０の選択トランジスタＳＴ１に着目した書き込み動作における各信号線の電圧レベルを示したタイムチャートである。なお、これまで上述したタイムチャートと異なる動作について説明する。

図示するように、時刻ｔ０以降制御回路１５は内部電圧発生回路１８に対して、ワード線ＷＬ、ダミーワード線ＷＬＤＳに加え、信号線ＳＧＳに電圧ＶＳＳを印加し、また信号線ＳＧＤに電圧ＶＰＧＭを印加するよう制御する。

この様子を図１７に示す。図１７は、サブブロックＳＢ０の断面図であって、メモリストリングＭＳ０における選択トランジスタＳＴ１の書き込み時の概念図である。

図１７に示すように、制御回路１５に従って内部電圧発生回路１８がメモリストリングＭＳ０における信号線ＳＧＤに電圧ＶＰＧＭを印加し、ダミーワード線ＷＬＤＤ０、及びＭＣＤＤ１に電圧ＵＳＥＬ_Ｄを印加し、ワード線ＷＬ、ダミーワード線ＷＬＤＳ０、ＷＬＤＳ１、及びＣＰＷＥＬＬに電圧ＶＳＳを印加し、ソース線ＳＬにＶＰＲＯＧＶＳＲＣとして例えばＶＤＤＳＡを印加する。

また、メモリストリングＭＳ１−ＭＳ１１の信号線ＳＧＤには制御回路１５は内部電圧発生回路１８に電圧ＶＰＡＳＳを印加するよう制御する。

このように、第３の実施形態に係る構成では、信号線ＳＧＳに電圧ＶＳＳを印加しつつ、信号線ＳＧＤに電圧ＶＰＧＭを印加することで書き込み動作を行う。

なお、図１６に示さなかったが、非選択メモリストリングＭＳ１−１１の信号線ＳＧＤには電圧ＶＰＡＳＳが印加される。

４．タイムチャート（選択トランジスタＳＴ２への書き込み）
次に図１８を用いて第３の実施形態に係る不揮発性半導体記憶装置の書き込み動作（その２）について説明する。図１８は、メモリストリングＭＳ０の選択トランジスタＳＴ２に着目した書き込み動作における各信号線の電圧レベルを示したタイムチャートである。上記タイムチャートと異なる動作について説明する。

この場合は、図１８に示すように時刻ｔ＝０以降において制御回路１５は内部電圧発生回路１８に対して信号線ＳＧＤに電圧ＶＳＳを印加し、時刻ｔ１で信号線ＳＧＳに電圧ＶＰＡＳＳを印加した後、次いで時刻ｔ２で信号線ＳＧＳに電圧ＶＰＧＭを印加するよう制御する。

このように、第３の実施形態に係る構成において、選択トランジスタＳＴ２に書き込み動作を行う場合、信号線ＳＧＤ、ＣＰＷＥＬＬに電圧ＶＳＳを印加しつつ、信号線ＳＧＳに電圧ＶＰＧＭを印加することで書き込み動作を行う。

なお、この場合であっても、選択トランジスタＳＴ２に隣接する、非選択メモリストリングＭＳ１−１１の選択トランジスタＳＴ２のゲート（信号線ＳＧＳ）には電圧ＶＰＡＳＳが印加される。

ここで、信号線ＳＧＳに印加される電圧ＶＰＧＭと、ＣＰＷＥＬＬに印加される電圧ＶＳＳと、の電位差が問題になる。

そこで、選択トランジスタＳＴ２とＣＰＷＥＬＬとの間に、絶縁膜を挟み込むことで、耐圧対策を行う。

具体的には、高耐圧トランジスタに使用される絶縁膜よりも厚い絶縁膜（例えば、４００Å）を、この選択トランジスタＳＴ２とＣＰＷＥＬＬとの間に挟み込む。

なお、第３の実施形態では、例えば図５、及び図９のステップＳ２、及びＳ３の動作は行わなくてもよい。

これは、選択トランジスタＳＴ１にデータ書き込みする場合には、信号線ＳＧＳに電圧ＶＳＳを印加することが出来、選択トランジスタＳＴ２にデータ書き込みをする場合には、信号線ＳＧＤに電圧ＶＳＳを印加することができるため、貫通電流を防止することができるからである。

＜第３の実施形態に係る効果＞
第３の実施形態に係る不揮発性半導体記憶装置であっても、上記（１）の効果を得る事が出来る。
すなわち、内部電圧発生回路１８が書き込み対象である選択トランジスタＳＴ１に隣接する、非選択メモリストリングＭＳ１−１１の選択トランジスタＳＴ１のゲートに、電圧ＶＰＡＳＳを印加する。

従って、書き込み動作における、隣接する選択トランジスタＳＴ１−選択トランジスタＳＴ１間の電位差を低減することが出来、選択トランジスタＳＴ１間のスリットのサイズを選択ゲート書き込みによって制限されないようにすることができる。なお、選択トランジスタＳＴ２にデータ書き込みする場合にも同様の効果を得る事が出来る。

なお、各実施形態において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ,０．２１Ｖ〜０．３１Ｖ,０．３１Ｖ〜０．４Ｖ,０．４Ｖ〜０．５Ｖ,０．５Ｖ〜０．５５Ｖいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ,１．８Ｖ〜１．９５Ｖ,１．９５Ｖ〜２．１Ｖ,２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ,３．２Ｖ〜３．４Ｖ,３．４Ｖ〜３．５Ｖ,３．５Ｖ〜３．６Ｖ,３．６Ｖ〜４．０Ｖいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば２５μs〜３８μs,３８μs〜７０μs,７０μs〜８０μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ,１４．０Ｖ〜１４．６Ｖいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

また、非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs,１８００μs〜１９００μs,１９００μs〜２０００μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ,１４．８Ｖ〜１９．０Ｖ,１９．０Ｖ〜１９．８Ｖ,１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs,４０００μs〜５０００μs,４０００μs〜９０００μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１１…プレーンＰ（Ｐｌａｎｅ）、１２…ロウデコーダ、１３…データ回路・ページバッファ、１４…カラムデコーダ、１５…制御回路、１８…内部電圧発生回路

Claims

半導体層上に配置され、前記半導体層に対する法線方向に延びた第１柱状半導体及び第２柱状半導体、ゲート絶縁膜を介して前記第１及び第２柱状半導体を含み、電荷蓄積層及び制御ゲートを含むメモリセル、前記メモリセルを挟むように形成された第１、及び第２選択トランジスタ、前記第１選択トランジスタと前記第２選択トランジスタに直列に接続されたバックゲートトランジスタを含むメモリストリングを複数含むメモリセルアレイと、
前記第１選択トランジスタに書き込み電圧を印可する書き込み動作の前に、前記メモリセルに書き込み電圧を印加する制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
電圧発生回路を更に備え、
前記メモリストリングを構成する前記第１選択トランジスタ及び前記第２選択トランジスタは、前記第１、及び第２柱状半導体に沿って隣接した位置に形成され、
前記電圧発生回路は、前記メモリセルに第１電圧を印加しつつ、前記第１選択トランジスタに前記書き込み電圧を印加し、前記第２選択トランジスタに前記第１電圧よりも大きな第２電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記第１選択トランジスタ及び前記第２選択トランジスタは、互いに隣接し、
前記電圧発生回路は、前記第１、及び第２選択トランジスタに前記書き込み電圧を印加することで前記データの前記書き込み動作を行う
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
半導体層上に配置され、データを保持可能なメモリセル、前記メモリセルを挟むように形成された第１、及び第２選択トランジスタ、で構成される第１、及び第２メモリストリングを含むメモリセルアレイと、
前記第１選択トランジスタへの書き込み動作前に、前記メモリセルに書き込み電圧を印加することで電荷蓄積層に電荷を蓄積させ、前記メモリセルの閾値を消去レベルよりも大きなレベルへと遷移させる制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
電圧発生回路を更に備え、
前記電圧発生回路は、第１電圧、前記書き込み電圧、及び前記第１電圧よりも大きな第２電圧、を発生する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
前記第１、及び第２メモリストリングの前記第１選択トランジスタは互いに隣接し、
前記メモリセルに前記第１電圧を印加しつつ、前記第１メモリストリングの前記第１選択トランジスタに前記書き込み電圧を印加し、前記第１メモリストリングの前記第１選択トランジスタに前記第２電圧を印加する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。