JP6271460B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−２５８２８９号公報

不良を効率的に救済出来る半導体記憶装置を提供する。

本実施形態の半導体記憶装置は、第１乃至第３ブロックと、ロウ制御回路とを備える。第１乃至第３ブロックは、データを保持可能な複数のメモリセルトランジスタを備える。ロウ制御回路は、データの書き込み及び読み出し時において、第１ブロックを第１モードで制御し、第２ブロックを第２モードで制御し、第３ブロックを第３モードで制御する。第１乃至第３ブロックの各々は、第１ワード線及び第２ワード線と、第１ワード線と第２ワード線との間に位置する第３ワード線と、第１選択トランジスタと第２選択トランジスタとの間に複数のメモリセルトランジスタが直列接続されたＮＡＮＤストリングと、第１選択トランジスタのゲートに接続された第１セレクトゲート線とを備える。ロウ制御回路は、第１乃至第３ブロックの各々における第１乃至第３ワード線の電位を独立して制御可能である。そしてロウ制御回路は、第１モードにおいては、第３ワード線を選択し、第１及び第２ワード線の両方を非選択とする。更に第２モードにおいては、第１及び第３ワード線の両方を選択し、第２ワード線を非選択とする。更に、第３モードにおいては、第１及び第３ワード線の両方を選択し、第２ワード線を非選択とする。第３ワード線は、第２ブロックにおいては第１セレクトゲート線から偶数番目のワード線であり、第３ブロックにおいては第１セレクトゲート線から奇数番目のワード線である。

図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるブロックの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるブロックの断面図である。 図４は、第１実施形態に係る半導体記憶装置の備える通常ブロックにおけるページアドレスの割り当て方法を示す表である。 図５は、第１実施形態に係る半導体記憶装置の備える通常ブロックにおけるページアドレスの割り当て方法の概念を示す回路図である。 図６は、第１実施形態に係る半導体記憶装置の備えるＡ型ブロックにおけるページアドレスの割り当て方法を示す表である。 図７は、第１実施形態に係る半導体記憶装置の備えるＡ型ブロックにおけるページアドレスの割り当て方法の概念を示す回路図である。 図８は、第１実施形態に係る半導体記憶装置の備えるＢ型ブロックにおけるページアドレスの割り当て方法を示す表である。 図９は、第１実施形態に係る半導体記憶装置の備えるＢ型ブロックにおけるページアドレスの割り当て方法の概念を示す回路図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるブロックテーブルの概念図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるロウデコーダ及びドライバ回路の回路図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるブロックデコーダの回路図である。 図１３は、第１実施形態に係るメモリシステムの動作を示すフローチャートである。 図１４は、第１実施形態に係るメモリシステムの書き込み動作時における各種信号のタイミングチャートである。 図１５は、第１実施形態に係る半導体記憶装置の書き込み時におけるブロック図である。 図１６は、第１実施形態に係る半導体記憶装置の書き込み動作時における各種信号のタイミングチャートである。 図１７は、第１実施形態に係るメモリシステムの書き込み動作時における各種信号のタイミングチャートである。 図１８は、第１実施形態に係る半導体記憶装置の書き込み時におけるブロック図である。 図１９は、第１実施形態に係る半導体記憶装置の書き込み動作時における各種信号のタイミングチャートである。 図２０は、第１実施形態に係るメモリシステムの書き込み動作時における各種信号のタイミングチャートである。 図２１は、第１実施形態に係る半導体記憶装置の書き込み時におけるブロック図である。 図２２は、第１実施形態に係る半導体記憶装置の書き込み動作時における各種信号のタイミングチャートである。 図２３は、第１実施形態に係るメモリシステムの読み出し動作時における各種信号のタイミングチャートである。 図２４は、第１実施形態に係る半導体記憶装置の読み出し動作時における各種信号のタイミングチャートである。 図２５は、第１実施形態に係るメモリシステムの読み出し動作時における各種信号のタイミングチャートである。 図２６は、第１実施形態に係る半導体記憶装置の読み出し動作時における各種信号のタイミングチャートである。 図２７は、第１実施形態に係る半導体記憶装置の読み出し動作時における各種信号のタイミングチャートである。 図２８は、第１実施形態に係るメモリシステムの消去ベリファイ動作時における各種信号のタイミングチャートである。 図２９は、第１実施形態に係る半導体記憶装置の消去ベリファイ動作時における各種信号のタイミングチャートである。 図３０は、第１実施形態に係るメモリシステムの消去ベリファイ動作時における各種信号のタイミングチャートである。 図３１は、第１実施形態に係る半導体記憶装置の消去ベリファイ動作時における各種信号のタイミングチャートである。 図３２は、第１実施形態に係る半導体記憶装置の消去ベリファイ動作時における各種信号のタイミングチャートである。 図３３は、メモリセルアレイの回路図である。 図３４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの回路図である。 図３５は、第１実施形態に係る半導体記憶装置のメモリセルアレイの回路図である。 図３６は、第２実施形態に係る半導体記憶装置におけるブロック情報の読み出し方法を示すフローチャートである。 図３７は、第２実施形態に係る半導体記憶装置のブロック図である。 図３８は、第２実施形態に係る半導体記憶装置のブロック図である。 図３９は、第２実施形態に係る半導体記憶装置のブロック図である。 図４０は、第２実施形態に係る半導体記憶装置のブロック図である。 図４１は、第１及び第２実施形態の変形例に係る半導体記憶装置の備えるブロックデコーダの回路図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの大まかな全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。

図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００を備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤ^ＴＭインターフェースに従ったバスである。

ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。

信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎはlowレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。信号ＲＥｎもlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。

１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、及びＮＡＮＤインターフェース回路２５０を備えている。

ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。

プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。

ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、プロセッサ２３０から受信した命令に基づき、信号ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎをＮＡＮＤ型フラッシュメモリ１００へ出力する。また書き込み時には、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、プロセッサ２３０で発行された読み出しコマンドを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送し、更にＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。

バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。

内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。

１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
１．１．３．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０（１２０−０〜１２０−３）、ドライバ回路１３０（１３０−０〜１３０−３）、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。

メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルの集合体である例えば４つのブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。

ロウデコーダ１２０−０〜１２０−３は、ブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応付けて設けられ、対応するブロックＢＬＫにおけるロウ方向を選択する。

ドライバ回路１３０−０〜１３０−３は、ロウデコーダ１２０−０〜１２０−３にそれぞれ対応付けて設けられ、対応するロウデコーダ１２０−０〜１２０−３を介してブロックＢＬＫ０〜ＢＬＫ３にそれぞれ電圧を出力する。

センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。

アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。

シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

１．１．３．２ ブロックＢＬＫの構成について
次に、上記ブロックＢＬＫの構成について、図２を用いて説明する。図２は、ブロックＢＬＫの回路図である。

図示するように、ブロックＢＬＫは例えば４つのフィンガーＦＮＧ（ＦＮＧ０〜ＦＮＧ３）を含む。また各々のフィンガーＦＮＧは、複数のＮＡＮＤストリングＮＳを含む。

ＮＡＮＤストリングＮＳの各々は、例えば２４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ２３）、ダミートランジスタＤＴ（ＤＴ０〜ＤＴ３）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。またダミートランジスタＤＴは、メモリセルトランジスタＭＴと同様の構成を有しているが、データを記憶するためのものではなく、動作時には単なる電流経路として機能する。そしてダミートランジスタＤＴ０及びＤＴ１は、選択トランジスタＳＴ２のドレインとメモリセルトランジスタＭＴ０のソースとの間に接続され、ダミートランジスタＤＴ３及びＤＴ２は、選択トランジスタＳＴ１のソースとメモリセルトランジスタＭＴ２３のドレインとの間に接続される。

フィンガーＦＮＧ０〜ＦＮＧ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同様に、フィンガーＦＮＧ０〜ＦＮＧ３の各々における選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。なお、セレクトゲート線ＳＧＳ０〜ＳＧＳ３が１本に纏められても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ２３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ２３に共通接続される。

また、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまり、フィンガーＦＮＧは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のフィンガーＦＮＧの集合体である。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

データの書き込み及び読み出しは、いずれかのフィンガーＦＮＧにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。本例では、１つのメモリセルトランジスタＭＴが２ビットデータを保持可能な場合を仮定する。この場合、データの書き込みは、２ビットデータのうちの下位ビット毎、及び上位ビット毎に行われる。従って、一括して書き込まれる下位ビットの集合を「下位ページ」と呼び、上位ビットの集合を「上位ページ」と呼ぶ。

またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にｐ型ウェル領域１２が形成されている。そして、ウェル領域１２上に、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ウェル領域１２上方には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層、ダミーワード線ＤＷＬ０及びＤＷＬ１として機能する２層の配線層、ワード線ＷＬ０〜ＷＬ２３として機能する２４層の配線層、ダミーワード線ＤＷＬ２及びＤＷＬ３として機能する２層の配線層、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層が、順次積層されている。

そして、これらの配線層を貫通してウェル領域１２に達するピラー状の導電体１４が形成されている。導電体１４の側面には、図示せぬゲート絶縁膜、電荷蓄積層（絶縁膜）、及びブロック絶縁膜が順次形成され、これらによってメモリセルトランジスタＭＴ、ダミートランジスタＤＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、図示せぬビット線ＢＬに接続される。図３の例であると、１つのフィンガーＦＮＧにつき４つのＮＡＮＤストリングＮＳが図示されているが、これらはそれぞれ異なるビット線ＢＬに接続される。

ウェル領域１２の表面領域内には、ｎ^＋型不純物拡散層１３が形成されている。拡散層１３上にはコンタクトプラグＬＩが形成され、コンタクトプラグＬＩは、図示せぬソース線ＳＬに接続される。

以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってフィンガーＦＮＧが形成される。

なお、メモリセルアレイ１１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３．３ ブロックＢＬＫの種類とアドレス割り付けについて
次に、上記ブロックＢＬＫの種類と、各ページに割り当てられる物理アドレス（ページアドレス）について説明する。

ブロックＢＬＫは、通常ブロック、Ａ型ブロック、Ｂ型ブロック、またはバッドブロックのいずれかの種類を取り得る。ブロックＢＬＫが通常ブロック（またはバッドブロック）、Ａ型ブロック、及びＢ型ブロックのいずれであるかによって、ページアドレスの割り当て方が異なる。以下、それぞれ説明する。なお以下では、説明の簡略化のため、１つのブロックＢＬＫに含まれるフィンガーＦＮＧの数が２つである場合を例に説明する。

＜通常ブロック＞
まず通常ブロックにつき、図４及び図５を用いて説明する。図４は、ページアドレスに対するフィンガーＦＮＧ、ワード線ＷＬ、並びに上位ページ及び下位ページの関係を示す表であり、図５は図４を模式的に示す回路図である。

通常ブロックでは、各フィンガーＦＮＧにおけるワード線ＷＬ１本ずつにページアドレスが割り当てられる。そして、１本のワード線ＷＬには下位ページと上位ページとが割り当てられているので、各フィンガーＦＮＧの１本のワード線には、下位ページアドレスと上位ページアドレスの２つのページアドレスが割り当てられる。

より具体的には、図４及び図５に示すように、まずフィンガーＦＮＧ０のワード線ＷＬ０に対応する下位ページに、このブロックＢＬＫの先頭ページアドレス“００（十進数表記）”が割り当てられ、上位ページに次のページアドレス“０１”が割り当てられる。次に、フィンガーＦＮＧ１のワード線ＷＬ０に対応する下位ページに、次のページアドレス“０２”が割り当てられ、上位ページに次のページアドレス“０３”が割り当てられる。

引き続き、フィンガーＦＮＧ０のワード線ＷＬ１に対応する下位ページに、次のページアドレス“０４”が割り当てられ、上位ページに次のページアドレス“０５”が割り当てられる。更に、フィンガーＦＮＧ１のワード線ＷＬ１に対応する下位ページに、次のページアドレス“０６”が割り当てられ、上位ページに次のページアドレス“０７”が割り当てられる。

そして、フィンガーＦＮＧ１の最終ワード線ＷＬ２３に対応する下位ページに、ページアドレス“９４”が割り当てられ、上位ページには最終ページアドレス“９５”が割り当てられる。

このように通常ブロックでは、各フィンガーＦＮＧにおける１本のワード線ＷＬに対して２ページが割り当てられる。従って、２つのフィンガーＦＮＧ０及びＦＮＧ１を含むブロックＢＬＫの総ページ数は９６ページとなり、各ページにはページアドレス“００”〜“９５”が割り当てられる。

＜Ａ型ブロック＞
次にＡ型ブロックにき、図６及び図７を用いて説明する。図６及び図７はＡ型ブロックの場合の一例を示しており、通常ブロックで説明した図４及び図５に対応する。

Ａ型ブロックでは、各フィンガーＦＮＧにおける２本のワード線毎に上位ページアドレスと下位ページアドレスが割り当てられる。つまりＡ型ブロックの場合、１つのページアドレスによって、２本のワード線ＷＬが選択される。

より具体的には、図６及び図７に示すように、まずフィンガーＦＮＧ０のワード線ＷＬ０及びＷＬ１に対応する下位ページに、このブロックＢＬＫの先頭ページアドレス“００”が割り当てられ、上位ページに次のページアドレス“０１”が割り当てられる。次に、フィンガーＦＮＧ１のワード線ＷＬ０及びＷＬ１に対応する下位ページに、次のページアドレス“０２”が割り当てられ、上位ページに次のページアドレス“０３”が割り当てられる。

引き続き、フィンガーＦＮＧ０のワード線ＷＬ２及びＷＬ３に対応する下位ページに、次のページアドレス“０４”が割り当てられ、上位ページに次のページアドレス“０５”が割り当てられる。更に、フィンガーＦＮＧ１のワード線ＷＬ２及びＷＬ３に対応する下位ページに、次のページアドレス“０６”が割り当てられ、上位ページに次のページアドレス“０７”が割り当てられる。

そして、フィンガーＦＮＧ１のワード線ＷＬ２２及び最終ワード線ＷＬ２３に対応する下位ページに、ページアドレス“４６”が割り当てられ、上位ページには最終ページアドレス“４７”が割り当てられる。

このようにＡ型ブロックでは、各フィンガーＦＮＧにおける２本のワード線ＷＬ（２ｉ）及びＷＬ（２ｉ＋１）の組に対して２ページが割り当てられる（但し、ｉは０〜１１の整数）。従って、２つのフィンガーＦＮＧ０及びＦＮＧ１を含むＡ型ブロックの総ページ数は、通常ブロックの場合の半分の４８ページとなり、各ページにはページアドレス“００”〜“４７”が割り当てられる。

＜Ｂ型ブロック＞
次にＢ型ブロックにつき、図８及び図９を用いて説明する。図８及び図９はＢ型ブロックの場合の一例を示しており、通常ブロックで説明した図４及び図５に対応する。

Ｂ型ブロックもＡ型ブロックと同様に、各フィンガーＦＮＧにおける２本のワード線ＷＬ毎に上位ページアドレスと下位ページアドレスが割り当てられる。Ｂ型ブロックがＡ型ブロックと異なる点は、２本のワード線ＷＬ（２ｉ＋１）とＷＬ（２ｉ＋２）を一組として、ページアドレスが割り当てられる点である（ｉは０〜１０の整数）。

より具体的には、図８及び図９に示すように、まずフィンガーＦＮＧ０のワード線ＷＬ１及びＷＬ２に対応する下位ページに、このブロックＢＬＫの先頭ページアドレス“００”が割り当てられ、上位ページに次のページアドレス“０１”が割り当てられる。次に、フィンガーＦＮＧ１のワード線ＷＬ１及びＷＬ２に対応する下位ページに、次のページアドレス“０２”が割り当てられ、上位ページに次のページアドレス“０３”が割り当てられる。

引き続き、フィンガーＦＮＧ０のワード線ＷＬ３及びＷＬ４に対応する下位ページに、次のページアドレス“０４”が割り当てられ、上位ページに次のページアドレス“０５”が割り当てられる。更に、フィンガーＦＮＧ１のワード線ＷＬ３及びＷＬ４に対応する下位ページに、次のページアドレス“０６”が割り当てられ、上位ページに次のページアドレス“０７”が割り当てられる。

そして、フィンガーＦＮＧ１のワード線ＷＬ２１及びワード線ＷＬ２２に対応する下位ページに、ページアドレス“４２”が割り当てられ、上位ページにはページアドレス“４３”が割り当てられる。

なお本例では、最終ワード線ＷＬ２３に対しても、通常ブロックと同様の方法によりページアドレスが割り当てられている。すなわち、フィンガーＦＮＧ０のワード線ＷＬ２３に対応する下位ページにページアドレス“４４”に割り当てられ、上位ページにページアドレス“４５”が割り当てられ、更にフィンガーＦＮＧ１のワード線ＷＬ２３に対応する下位ページにページアドレス“４６”に割り当てられ、上位ページに最終ページアドレス“４７”が割り当てられる。そして、ワード線ＷＬ０にはページアドレスが割り当てられない。

しかし、セレクトゲート線ＳＧＤ及びＳＧＳに隣り合うワード線ＷＬ０及びＷＬ２３の取り扱いについては、このような場合に限られない。すなわち、ワード線ＷＬ０及びＷＬ２３の両方に、通常ブロックと同様の方法でページアドレスが割り当てられても良いし、両方にページアドレスが割り当てられない場合であっても良い。または、ワード線ＷＬ０に通常ブロックと同様の方法でページアドレスが割り当てられ、ワード線ＷＬ２３にページアドレスが割り当てられない場合であっても良い。但し、ワード線ＷＬ０及びＷＬ２３のいずれか一方にのみ通常ブロックと同じようにページアドレスを割り当てれば、１つのブロックＢＬＫにおけるページ数を、Ａ型ブロックの場合と同数にすることが出来る。そしてこの場合、ページアドレスが割り当てられなかったワード線ＷＬに接続されたメモリセルトランジスタＭＴは、単なる電流経路となるダミートランジスタとして機能する。

＜バッドブロック＞
バッドブロックは、例えばＮＡＮＤ型フラッシュメモリ１００の出荷前のテスト時に不良が発見され、使用不可とされたブロックＢＬＫである。バッドブロックには、ページアドレスが割り当てられても良いし割り当てられなくても良いが、割り当てる場合には、例えば通常ブロックと同様の方法で割り当てられる。

＜ブロックテーブル＞
各ブロックＢＬＫがどの種類のブロックであるかを示す情報が、テーブル（これをブロックテーブルと呼ぶ）として、例えばＲＯＭフューズブロック内に保持される。

図１０はブロックテーブルの概念図である。ブロックテーブルは、２ビットデータによってブロックの種類を表現するブロック情報を保持する。図１０の例であると、“００”は通常ブロックを示し、“０１”はＡ型ブロックを示し、“１０”はＢ型ブロックを示し、“１１”はバッドブロックを示す。従って図１０の例では、ブロックＢＬＫ０が通常ブロック、ブロックＢＬＫ１がＡ型ブロック、ブロックＢＬＫ２がＢ型ブロック、ブロックＢＬＫ３がバッドブロックである。

ブロックテーブルは、ＲＯＭフューズブロックに保持されたその他の情報（ＮＡＮＤ型フラッシュメモリ１００が動作するために必要な情報であり、例えばカラムリダンダンシ情報やトリミング情報等）と共に、例えばＮＡＮＤ型フラッシュメモリ１００への電源投入時にセンスアンプ１４０に読み出される。これはパワーオンリードと呼ばれ、コントローラ２００による読み出し命令を必要とせずに、ＮＡＮＤ型フラッシュメモリ１００において例えばシーケンサ１７０によって自発的に行われる。そしてシーケンサ１７０は、ブロックテーブルに基づいて、ロウデコーダ１２０内のブロックデコーダ内にブロック情報をセットする。

１．１．３．４ ロウデコーダ１２０の構成について
次に、ロウデコーダ１２０の構成について図１１を用いて説明する。図１１はロウデコーダ１２０及びドライバ回路１３０の回路図である。

ロウデコーダ１２０は、対応するドライバ回路１３０から出力された電圧を、対応する配線ＷＬ、ＤＷＬ、ＳＧＤ、及びＳＧＳに転送するスイッチとして機能する。

図示するようにロウデコーダ１２０は、ブロックデコーダ２０及び高耐圧ｎチャネルＭＯＳトランジスタ２１〜２５（２１−０〜２１−２３、２２−０〜２２−３、２３−０〜２３−３、２４−０〜２４−３、２５−０〜２５−３）、及び２６を備えている。

トランジスタ２１は、対応するブロックＢＬＫのワード線ＷＬに電圧を転送する。すなわちトランジスタ２１−０〜２１−２３はそれぞれ、ソース及びドレインの一方が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ２３に接続され、他方が信号線ＣＧ０〜ＣＧ２３にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。

トランジスタ２２及び２３は、セレクトゲート線ＳＧＤに電圧を転送する。すなわちトランジスタ２２−０〜２２−３はそれぞれ、ソース及びドレインの一方が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他方が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ２３−０〜２３−３はそれぞれ、ソース及びドレインの一方が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他方がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭには、例えば０Ｖ等、選択トランジスタＳＴ１をオフ状態にする電圧が印加される。

トランジスタ２４及び２５は、セレクトゲート線ＳＧＳに電圧を転送する。そして、その接続は、トランジスタ２２及び２３においてセレクトゲート線ＳＧＤをＳＧＳに入れ替え、信号線ＳＧＤＤをＳＧＳＤに入れ替え、ノードＳＧＤ＿ＣＯＭをＳＧＳ＿ＣＯＭに入れ替えたものと等価である。

トランジスタ２６は、ダミーワード線ＤＷＬに電圧を転送する。すなわちトランジスタ２６は、ソース及びドレインの一方がが、対応するブロックＢＬＫのダミーワード線ＤＷＬ０〜ＤＷＬ３に共通に接続され、他方は信号線ＤＣＧに接続され、ゲートが信号線ＴＧに共通に接続される。

ブロックデコーダ２０は、アドレスレジスタ１５０から与えられるブロックアドレスＢＡをデコードする。またブロックデコーダ２０は、図１０で説明したブロック情報を保持する。そしてブロックデコーダ２０は、ブロックアドレスＢＡのデコード結果とブロック情報とに基づいて、信号線ＴＧ及びＲＤＥＣＡＤｎに電圧を印加し、トランジスタ２１、２２、２４、２６、またはトランジスタ２３及び２５をオン状態とする。

図１２は、ブロックデコーダ２０の構成例を示す回路図である。図示するようにブロックデコーダ２０は、ラッチ回路４０、ＡＮＤゲート４１〜４５、ＯＲゲート４６、及びインバータ４７〜５１を備えている。

ラッチ回路４０は、対応するブロックＢＬＫのブロック情報を保持する（図１２の例では、“００”を保持している）。ラッチ回路４０は、ブロック情報の下位ビットが“０”の場合にはノードＮlowerに“Ｌ”レベルを出力し、“１”の場合には“Ｈ”レベルを出力する。またブロック情報の上位ビットが“０”の場合にはノードＮupperに“Ｌ”レベルを出力し、“１”の場合には“Ｈ”レベルを出力する。ラッチ回路４０には、例えば前述の通り、パワーオンリードの際にブロック情報が格納される。

インバータ４７及び４９は、ノードＮupperの信号を反転させる。またインバータ４８及び５０はノードＮlowerの信号を反転させる。

ＡＮＤゲート４２は、インバータ４７及び４８の出力の論理積演算を行い、演算結果をノードＮnormに出力する。ＡＮＤゲート４３は、インバータ４９の出力、ノードＮlowerの信号、及び信号ＣＭＤ＿Ａの論理積演算を行い、演算結果をノードＮ_Ａに出力する。ＡＮＤゲート４４は、インバータ５０の出力、ノードＮupperの信号、及び信号ＣＭＤ＿Ｂの論理積演算を行い、演算結果をノードＮ_Ｂに出力する。信号ＣＭＤ＿Ａ及びＣＭＤ＿Ｂは、アクセス対象ブロックがそれぞれＡ型ブロック及びＢ型ブロックであった際に、シーケンサ１７０によってアサート（本例では“Ｈ”レベル）される信号である。

ＮＯＲゲート４６は、ノードＮnorm、Ｎ_Ａ、及びＮ_Ｂの信号の論理和演算を行い、演算結果をノードＮmodeに出力する。

ＡＮＤゲート４１は、ブロックアドレスＢＡの論理積演算を行い、演算結果をノードＮaddに出力する。より具体的には、アドレスレジスタ１５０から与えられたブロックアドレスＢＡが、対応するブロックＢＬＫに割り当てられたブロックアドレスと等しい場合に演算結果は“Ｈ”レベルとされ、異なる場合には“Ｌ”レベルとされる。

ＡＮＤゲート４５は、ノードＮadd及びＮmodeにおける信号の論理積演算を行い、演算結果を信号線ＴＧに与える。またインバータ５１は、信号線ＴＧの信号を反転させ、その結果を信号線ＲＤＥＣＡＤｎに与える。

なお、ブロックデコーダ２０の構成は図１２で説明したものには限られず、後述する１．２の項目で説明する動作が可能な構成であれば良い。

１．１．３．５ ドライバ回路１３０の構成について
次に、ドライバ回路１３０の構成について図１１を用いて説明する。ドライバ回路１３０は、アドレスレジスタ１５０から与えられるページアドレスＰＡをデコードする。そして、ページアドレスＰＡのデコード結果に応じて、信号線ＣＧ０〜ＣＧ２３、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＤＣＧの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。

図１１に示すようにドライバ回路１３０は、ＷＬドライバ３０（３０−０〜３０−２３）、ＳＧＤドライバ３１（３１−０〜３１−３）、ＳＧＳドライバ３２（３２−０〜３２−３）、及びＤＷＬドライバ３３を備えている。

ＷＬドライバ３０−０〜３０−２３はそれぞれ、信号線ＣＧ０〜ＣＧ２３に必要な電圧を転送する。そして、ページアドレスＰＡのデコード結果に基づいて、いずれかの信号線ＣＧを選択して、選択信号線ＣＧ及び非選択信号線ＣＧに所定の電圧を印加する。従って、通常ブロックに対応するドライバ回路１３０では、１つのＷＬドライバ３０によって１本の信号線ＣＧ（すなわちワード線ＷＬ）が選択され、その他の信号線ＣＧは非選択とされる。他方で、Ａ型ブロックに対応するドライバ回路１３０では、２つのＷＬドライバ３０によって２本の信号線ＣＧが選択される。またＢ型ブロックに対応するドライバ回路１３０では、ページアドレスＰＡに応じて、１本または２本の信号線ＣＧが選択される。

ＳＧＤドライバ３１−０〜３１−３はそれぞれ、ページアドレスＰＡのデコード結果に応じて、信号線ＳＧＤＤ０〜ＳＧＤＤ３に、必要な電圧を転送する。ＳＧＳドライバ３２−０〜３２−３はそれぞれ、ページアドレスＰＡのデコード結果に応じて、信号線ＳＧＳＤ０〜ＳＧＳＤ３に、必要な電圧を転送する。すなわち、ＳＧＤドライバ３１−０〜３１−３及びＳＧＳドライバ３１−０〜３１−３によって、フィンガーＦＮＧ０〜ＦＮＧ３のいずれかが選択される。

ＤＷＬドライバ３３は、信号線ＤＣＧに必要な電圧を転送する。

１．２ 動作について
次に、上記構成のメモリシステム１の動作について説明する。

１．２．１ 動作の流れについて
図１３は、メモリシステム１の動作の大まかな流れを示すフローチャートである。図示するように、まず、ホスト機器３００がアクセス命令を発行する（ステップＳ１０）。このアクセス命令に応答してコントローラ２００のプロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００においてアクセスの対象となる領域を確定する（ステップＳ１１）。

アクセスの対象となる領域（選択ブロックＢＬＫ）が通常ブロックであった場合（ステップＳ１２、ＮＯ、及びステップＳ１３、ＮＯ）、プロセッサ２３０の命令に応答して、ＮＡＮＤインターフェース回路２５０は通常のアクセスコマンドをＮＡＮＤ型フラッシュメモリ１００に発行する（ステップＳ１４）。ＮＡＮＤ型フラッシュメモリ１００においては、アドレスレジスタ１５０に通常のアクセスコマンドが保持されたことに基づき、シーケンサ１７０は、通常ブロックに対して通常モードでのアクセスを実行する（ステップＳ１５）。通常モードでのアクセスとは、図４及び図５で説明したページアドレス割り当てに基づくアクセスである。

アクセス対象ブロックがＡ型ブロックであった場合（ステップＳ１２、ＹＥＳ）、プロセッサ２３０の命令に応答してＮＡＮＤインターフェース回路２５０は、ＡモードアクセスコマンドをＮＡＮＤ型フラッシュメモリ１００に発行し（ステップＳ１６）、引き続き通常のアクセスコマンドを発行する（ステップＳ１７）。ＮＡＮＤ型フラッシュメモリ１００においては、アドレスレジスタ１５０に通常のアクセスコマンドだけでなくＡモードアクセスコマンドが保持されたことに基づき、シーケンサ１７０は、Ａ型ブロックに対してＡモードでのアクセスを実行する（ステップＳ１８）。Ａモードでのアクセスとは、図６及び図７で説明したページアドレス割り当てに基づくアクセスである。

アクセス対象ブロックがＢ型ブロックであった場合（ステップＳ１２、ＮＯ、及びステップＳ１３、ＹＥＳ）、プロセッサ２３０によりＢモードアクセスコマンドがＮＡＮＤ型フラッシュメモリ１００に与えられ（ステップＳ１９）、引き続き通常のアクセスコマンドが与えられる（ステップＳ２０）。そしてＮＡＮＤ型フラッシュメモリ１００では、Ｂ型ブロックに対するＢモードでのアクセスが実行される（ステップＳ２１）。Ｂモードでのアクセスとは、図８及び図９で説明したページアドレス割り当てに基づくアクセスである。

以下、動作の詳細につき、説明する。

１．２．２ 書き込み動作について
まず、書き込み動作について説明する。

＜通常ブロックに対する書き込み動作＞
図１４は、通常ブロックにデータを書き込む際における、ＮＡＮＤバス上の各種信号のタイミングチャートである。

図示するようにコントローラ２００は、まず通常の書き込みコマンド“８０ｈ”を発行する（図１３のステップＳ１４に相当）と共に、信号ＣＬＥをアサート（“Ｈ”レベル）する。引き続きコントローラ２００は、例えば５サイクルにわたってアドレス（Ａ１〜Ａ５：カラムアドレス、ブロックアドレス、ページアドレスを含む）を発行すると共に、信号ＡＬＥをアサート（“Ｈ”レベル）する。これらのコマンド及びアドレスは例えばレジスタ１５０及び１６０にそれぞれ格納される。そしてシーケンサ１７０は、レジスタ１６０に通常の書き込みコマンドが保持されたことにより、通常ブロックへの書き込みアクセスを受信したことを認識する。

次にコントローラ２００は、複数サイクルにわたって書き込みデータＤ１〜Ｄｎ（ｎは２以上の自然数）を出力する。この間、信号ＡＬＥ及びＣＬＥはネゲート（“Ｌ”レベル）される。ＮＡＮＤ型フラッシュメモリ１００で受信された書き込みデータＤ１〜Ｄｎは、センスアンプ１４０内のラッチ回路に保持される。

次にコントローラ２００は、書き込みコマンド“１０ｈ”を発行すると共に、ＣＬＥをアサートする。コマンド“１０ｈ”がレジスタ１６０に格納されたことに応答して、シーケンサ１７０は書き込み動作を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ＲＢｎ＝“Ｌ”）。なおコントローラ２００は、コマンド、アドレス、及びデータ等の信号を発行する度に、ＷＥｎをアサートする。よって、ＷＥｎがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。

次に、ＮＡＮＤ型フラッシュメモリ１００内における動作につき、特にロウデコーダ１２０及びドライバ回路１３０に着目しつつ、図１５を用いて説明する。図１５は、ＮＡＮＤ型フラッシュメモリ１００の一部領域の模式図である。図１５では、説明の簡単化のため、１つのブロックＢＬＫが２つのフィンガーＦＮＧ０及びＦＮＧ１を備え、ページアドレスの割り当てが図４及び図５の通りであり、ページアドレスＰＡとして“２０”が入力された場合を仮定する。

図１５では、ブロックＢＬＫ０〜ＢＬＫ３がそれぞれ、通常ブロック、Ａ型ブロック、Ｂ型ブロック、及びバッドブロックである。従って、ブロックＢＬＫ０〜ＢＬＫ３に対応するブロックデコーダ２０のラッチ回路４０には、ブロック情報としてそれぞれ“００”、“０１”、“１０”、及び“１１”が保持されている。

そして、ブロックＢＬＫ０を指定するブロックアドレスＢＡがロウデコーダ１２０−０〜１２０−３に与えられる。すると、ブロックＢＬＫ０に対応するロウデコーダ１２０−０のブロックデコーダ２０において、ノードＮaddの信号が“Ｈ”レベルとなる。また、ノードＮnormが“Ｈ”レベルとなるので、ノードＮmodeが“Ｈ”レベルとなる。その結果、信号線ＴＧが“Ｈ”レベルとなり、ロウデコーダ１２０−０におけるトランジスタ２１、２２、２４、２６がオン状態となる。

またドライバ回路１３０−０では、ページアドレスＰＡ＝“２０”に対応するＳＧＤドライバ３１−０及びＷＬドライバ３０−５が、セレクトゲート線ＳＧＤ０及びワード線ＷＬ５を選択して、選択電圧を出力し、その他のドライバは非選択電圧を出力する。この結果、ドライバ回路１３０−０の出力する電圧が、ロウデコーダ１２０−０を介して、ブロックＢＬＫ０のフィンガーＦＮＧ０に転送される。

すなわち、ブロックＢＬＫ０におけるフィンガーＦＮＧ０のワード線ＷＬ５が選択され、ワード線ＷＬ５に対応する下位ページデータが書き込まれる。

他方で、ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１２０−１〜１２０−３のブロックデコーダ２０では、ノードＮadd及びノードＮmodeの信号が共に“Ｌ”レベルとなる。その結果、信号線ＴＧが“Ｌ”レベルとなり、ロウデコーダ１２０−１〜１２０−３におけるトランジスタ２１、２２、２４、２６がオフ状態となる。

従って、ドライバ回路１３０−１〜１３０−３の出力する電圧は、ブロックＢＬＫ１〜ＢＬＫ３には転送されない。より具体的には、ドライバ回路１３０−１では、ＷＬドライバ３０−１０及び３０−１１がページアドレスＰＡ＝“２０”に対応するが、これに対応するトランジスタ２１がオフ状態であるので、ワード線ＷＬ１０及びＷＬ１１は非選択状態とされる。またドライバ回路１３０−２では、ＷＬドライバ３０−１１及び３０−１２がページアドレスＰＡ＝“２０”に対応するが、これに対応するワード線ＷＬ１１及びＷＬ１２は非選択状態とされる。ドライバ回路１３０−３も同様である。

次に、上記ブロックＢＬＫ０のワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧につき、図１６を用いて説明する。図１６は、上記配線の電圧を示すタイミングチャートである。

図示するように、時刻ｔ０において、ＳＧＤドライバ３１−０により、セレクトゲート線ＳＧＤ０に電圧ＶＳＧＤ_progが印加される。電位ＶＳＧＤ_progは、選択トランジスタＳＴ１をオンさせる電圧である。またＳＧＤドライバ３１−１及びＳＧＳドライバ３２−０、３２−１は、セレクトゲート線ＳＧＤ１及びセレクトゲート線ＳＧＳ０、ＳＧＳ１に０Ｖを印加する。

またセンスアンプ１４０は、“０”データを書き込むビット線ＢＬに０Ｖを印加し、“１”データを書き込むビット線ＢＬに正電圧Ｖ１を印加する。“０”データ書き込みは、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することにより、メモリセルトランジスタＭＴの閾値電圧を上昇させ、その結果として閾値レベルをより高いレベルに遷移させる書き込み動作のことである。他方で“１”データ書き込みは、メモリセルトランジスタＭＴの電荷蓄積層への電子の注入を抑制することにより、閾値レベルを維持させる書き込み動作のことである（つまり、閾値電圧はほぼ不変である）。

引き続き、時刻ｔ１においてＳＧＤドライバ３１−０は、セレクトゲート線ＳＧＤ０に電圧ＶＳＧＤを印加する（例えば、ＶＳＧＤ_prog＞ＶＳＧＤ）。なお、電圧ＶＳＧＤ_progは、選択トランジスタＳＴ１に対して電圧Ｖ１の転送を可能とさせる電圧である。他方で電圧ＶＳＧＤは、選択トランジスタＳＴ１に対して０Ｖは転送可能であるが、電圧Ｖ１は転送不能とさせる電圧である。従って、“１”データを書き込むビット線ＢＬに対応する選択トランジスタＳＴ１は、カットオフ状態となる。

次に、時刻ｔ２においてＷＬドライバ３０−０〜３０−２３及びＤＷＬドライバ３３が、ワード線ＷＬ０〜ＷＬ２３及びダミーワード線ＤＷＬ０〜ＤＷＬ３に電圧を印加する。選択ワード線ＷＬｇ（ｇは０〜２３のいずれかの整数であり、図１５の例はｇ＝５に相当する）に、電圧ＶＰＡＳＳ３を印加する。

その後時刻ｔ３において、選択ワード線ＷＬ５に対応するＷＬドライバ３０−５は、ワード線ＷＬ５に印加する電圧を、ＶＰＡＳＳ３からＶＰＧＭに上昇させる。これにより、メモリセルトランジスタＭＴにデータが書き込まれる。なお、電圧ＶＰＡＳＳ３は、保持データに関わらずメモリセルトランジスタＭＴをオン状態とし、且つ、“０”データ書き込みに対応するＮＡＮＤストリングＮＳ内のチャネルの電位を容量カップリングにより十分に上昇可能な電圧である。また電圧ＶＰＧＭは、ＦＮトンネリングにより電荷蓄積層に電子を注入可能な高電圧である。

その他の非選択ワード線ＷＬには、電圧ＶＰＡＳＳ３、ＶＰＡＳＳ２、ＶＰＡＳＳ１、ＶＧＰ１、またはＶＩＳＯが印加され、ダミーワード線ＤＷＬには電圧ＶＧＰ２が印加される。電圧ＶＰＡＳＳ１及びＶＰＡＳＳ２は、電圧ＶＰＡＳＳ３と同様に、メモリセルトランジスタＭＴをオン状態とし、且つ、チャネルの電位を十分に上昇可能な電圧である。電圧ＶＩＳＯは、例えばメモリセルトランジスタＭＴをオフ状態とさせる電圧である。電圧ＶＧＰ２は、ダミートランジスタＤＴをオン状態とする電圧であり、電圧ＶＧＰ１は、電圧ＶＰＡＳＳ２と電圧ＶＩＳＯの中間の電圧である。

電圧ＶＩＳＯは、メモリセルトランジスタＭＴをオフ状態とするために低い電圧とされ、電圧ＶＰＧＭはデータを書き込むために非常に高い電圧とされる。従って図１６の例では、３種類の電圧ＶＰＡＳＳ（ＶＰＡＳＳ１〜ＶＰＡＳＳ３）と電圧ＶＧＰ１とを用いることで、隣り合うワード線間の電位差がなるべく小さくなるようにしている。従って、これらの電圧の関係の一例としては、ＶＰＡＳＳ３＞ＶＰＡＳＳ２＞ＶＰＡＳＳ１＞ＶＧＰ２＞ＶＧＰ１＞ＶＩＳＯである。しかし、ＶＰＡＳＳ１〜ＶＰＡＳＳ３は、上記説明した条件を満たす電圧であれば良く、その大小関係はこれに限られない。また、電圧ＶＧＰ１とＶＧＰ２は逆の関係であっても良いし、同じ値であっても良い。場合によっては、電圧ＶＩＳＯと電圧ＶＧＰ１またはＶＧＰ２が同じ値であっても良い。

時刻ｔ３〜ｔ４の期間でデータがプログラムされた後、時刻ｔ５で各配線は０Ｖとされる。

＜Ａ型ブロックに対する書き込み動作＞
次に、Ａ型ブロックへの書き込み動作について図１７を用いて説明する。図１７は、通常ブロックで説明した図１４に対応する。以下では、上記通常ブロックへの書き込み動作と異なる点についてのみ説明する。

図示するように、図１４で説明した通常ブロックへの書き込み時と異なる点は、コントローラ２００が、まずＡモードアクセスコマンド“ＸＸ＿Ａｈ”を発行する点である（図１３のステップＳ１６に相当）。その後、コントローラ２００は通常の書き込みコマンド“８０ｈ”を発行する。シーケンサ１７０は、レジスタ１６０にＡモードアクセスコマンドが保持されたことにより、Ａ型ブロックへの書き込みアクセスを受信したことを認識する。

次に、ＮＡＮＤ型フラッシュメモリ１００内における動作につき、図１８を用いて説明する。図１８は、通常ブロックで説明した図１５に対応する。

図示するように、Ａ型ブロックＢＬＫ１を指定するブロックアドレスＢＡがロウデコーダ１２０−０〜１２０−３に与えられる。すると、ブロックＢＬＫ１に対応するロウデコーダ１２０−１のブロックデコーダ２０において、ノードＮaddの信号が“Ｈ”レベルとなる。

また、Ａ型ブロックへの書き込みアクセスを受信したことを認識したシーケンサ１７０は、信号ＣＭＤ＿Ａを発行し（ＣＭＤ＿Ａ＝“Ｈ”）、これをロウデコーダ１２０−０〜１２０−３に供給する。その結果、ロウデコーダ１２０−１のブロックデコーダ２０において、ノードＮ＿Ａが“Ｈ”レベルとなるため、ノードＮmodeが“Ｈ”レベルとなる。よって、信号線ＴＧが“Ｈ”レベルとなり、ロウデコーダ１２０−１におけるトランジスタ２１、２２、２４、２６がオン状態となる。

ドライバ回路１３０−１では、ページアドレスＰＡ＝“２０”に対応するＳＧＤドライバ３１−０と、２つのＷＬドライバ３０−１０及び３０−１１が、セレクトゲート線ＳＧＤ０、並びに２本のワード線ＷＬ１０及びＷＬ１１を選択して、選択電圧を出力し、その他のドライバは非選択電圧を出力する。この結果、ドライバ回路１３０−１の出力する電圧が、ロウデコーダ１２０−１を介して、ブロックＢＬＫ１のフィンガーＦＮＧ０に転送される。

すなわち、ブロックＢＬＫ１におけるフィンガーＦＮＧ０の２本のワード線ＷＬ１０及びＷＬ１１が選択され、これらに割り当てられた下位ページデータが書き込まれる。

その他のロウデコーダ１２０−０、１２０−２、及び１２０−３では、信号線ＴＧが“Ｌ”レベルとされるため、ブロックＢＬＫ０、ＢＬＫ２、及びＢＬＫ３のワード線ＷＬは非選択状態とされる。

次に、Ａ型ブロックＢＬＫ１のワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧につき、図１９を用いて説明する。図１９は、通常ブロックで説明した図１６に対応する。

図示するように、図１６で説明した通常ブロックの場合と異なる点は、２本のワード線ＷＬｋ及びＷＬ（ｋ＋１）が共に選択されて、電圧ＶＰＧＭが印加される点である（ｋ＝２ｇであり、（２ｇ＋１）は２３以下）。すなわち、各々のＮＡＮＤストリングＮＳにおいて、隣り合った２本のワード線ＷＬｋ及びＷＬ（ｋ＋１）に接続された２つのメモリセルトランジスタＭＴｋ及びＭＴ（ｋ＋１）に、同一のデータがプログラムされる。

非選択ワード線ＷＬも同様であり、隣り合った２本のワード線には同一の電圧が印加される。

＜Ｂ型ブロックに対する書き込み動作＞
次に、Ｂ型ブロックへの書き込み動作について、図２０を用いて説明する。図２０は、通常ブロックにつき説明した図１４に対応する。

通常ブロックへの書き込み時と異なる点は、コントローラ２００が、まずＢモードアクセスコマンド“ＸＸ＿Ｂｈ”を発行する点である（図１３のステップＳ１９に相当）。シーケンサ１７０は、レジスタ１６０にＢモードアクセスコマンドが保持されたことにより、Ｂ型ブロックへの書き込みアクセスを受信したことを認識する。

図２１は、通常ブロックで説明した図１５に対応する。図示するように、Ｂ型ブロックであるブロックＢＬＫ２を指定するブロックアドレスＢＡがロウデコーダ１２０−０〜１２０−３に与えられると、ロウデコーダ１２０−２のブロックデコーダ２０において、ノードＮaddの信号が“Ｈ”レベルとなる。

また、Ｂ型ブロックへの書き込みアクセスを受信したことを認識したシーケンサ１７０は信号ＣＭＤ＿Ｂを発行する（ＣＭＤ＿Ｂ＝“Ｈ”）。その結果、ロウデコーダ１２０−２のブロックデコーダ２０において、ノードＮ＿Ｂが“Ｈ”レベルとなり、ノードＮmodeが“Ｈ”レベルとなる。よって、信号線ＴＧが“Ｈ”レベルとなり、ロウデコーダ１２０−２におけるトランジスタ２１、２２、２４、２６がオン状態となる。

ドライバ回路１３０−２では、ページアドレスＰＡ＝“２０”に対応するＳＧＤドライバ３１−０と、２つのＷＬドライバ３０−１１及び３０−１２が、セレクトゲート線ＳＧＤ０、並びに２本のワード線ＷＬ１１及びＷＬ１２を選択する。この結果、ドライバ回路１３０−２の出力する電圧が、ロウデコーダ１２０−２を介して、ブロックＢＬＫ２のフィンガーＦＮＧ０に転送される。

すなわち、ブロックＢＬＫ２におけるフィンガーＦＮＧ０の２本のワード線ＷＬ１１及びＷＬ１２が選択され、これらに割り当てられた下位ページデータが書き込まれる。

その他のロウデコーダ１２０−０、１２０−１、及び１２０−３では、信号線ＴＧが“Ｌ”レベルとされるため、ブロックＢＬＫ０、ＢＬＫ１、及びＢＬＫ３のワード線ＷＬは非選択状態とされる。

次に、Ｂ型ブロックＢＬＫ２のワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧につき、図２２を用いて説明する。図２２は、通常ブロックで説明した図１６に対応する。

図示するように、図１６で説明した通常ブロックの場合と異なる点は、２本のワード線ＷＬ（ｋ＋１）及びＷＬ（ｋ＋２）が共に選択されて、電圧ＶＰＧＭが印加される点である。すなわち、各々のＮＡＮＤストリングＮＳにおいて、隣り合った２本のワード線ＷＬ（ｋ＋１）及びＷＬ（ｋ＋２）に接続された２つのメモリセルトランジスタＭＴ（ｋ＋１）及びＭＴ（ｋ＋２）に、同一のデータがプログラムされる。

すなわち、Ｂ型ブロックでもＡ型ブロックと同様に２本のワード線ＷＬが同時に選択されるが、同時選択されるワード線ＷＬの組み合わせが、Ａ型ブロック選択時と異なる。

１．２．３ 読み出し動作について
次に、読み出し動作について説明する。以下では、書き込み動作と異なる点についてのみ説明する。

＜通常ブロックに対する読み出し動作＞
図２３は、通常ブロックからデータを読み出す際における、ＮＡＮＤバス上の各種信号のタイミングチャートである。

図示するようにコントローラ２００は、まず通常の読み出しコマンド“００ｈ”を発行し（図１３のステップＳ１４に相当）、引き続きアドレス（Ａ１〜Ａ５）を発行し、その後、コマンド“３０ｈ”を発行する。シーケンサ１７０は、レジスタ１６０に通常の読み出しコマンドが保持されたことにより、通常ブロックへの読み出しアクセスを受信したことを認識する。更にシーケンサ１７０は、コマンド“３０ｈ”を受信したことに応答して読み出し動作を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ＲＢｎ＝“Ｌ”）。

ＮＡＮＤ型フラッシュメモリ１００がレディ状態に復帰すると（ＲＢｎ＝“Ｈ”）、コントローラ２００は、信号ＲＥｎをトグルさせる。この信号ＲＥｎに同期して、読み出しデータがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００に転送される。

ＮＡＮＤ型フラッシュメモリ１００内における動作は、図１５と同様であり、通常ブロックＢＬＫ０に対応するロウデコーダ１２０−０において、トランジスタ２１、２２、２４、２６がオン状態とされる。

図２４は、上記ブロックＢＬＫ０に対する読み出し時におけるワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧を示すタイミングチャートである。

図示するように、時刻ｔ０において、ＳＧＤドライバ３１−０及びＳＧＳドライバ３２−０は、セレクトゲート線ＳＧＤ０及びＳＧＳ０に電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオンさせる電圧である。またＳＧＤドライバ３１−１及びＳＧＳドライバ３２−１は、セレクトゲート線ＳＧＤ１及びＳＧＳ１に０Ｖを印加する。

次に時刻ｔ１において、センスアンプ１４０は、ビット線ＢＬを電圧Ｖblにプリチャージする。また非選択ワード線ＷＬに対応するＷＬドライバ３０は、非選択ワード線ＷＬに電圧ＶＲＥＡＤまたはＶＲＥＡＤＫを印加する。電圧ＶＲＥＡＤ及びＶＲＥＡＤＫは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。電圧ＶＲＥＡＤＫは、選択ワード線ＷＬｇに隣り合う非選択ワード線ＷＬ（ｇ＋１）及びＷＬ（ｇ−１）に印加され、例えばＶＲＥＡＤＫ＞ＶＲＥＡＤである。あるいはＶＲＥＡＤＫ＝ＶＲＥＡＤであっても良い。また。ＤＷＬドライバ３３は、ダミーワード線ＤＷＬに電圧ＶＳＧを印加することにより、ダミートランジスタＤＴをオンさせる。なお、電圧ＶＳＧはＶＲＥＡＤと同じ値であっても良い。

次に時刻ｔ２において、ＷＬドライバ３０−ｇが、選択ワード線ＷＬｇに読み出し電圧ＶＣＧ１、ＶＣＧ２、及びＶＣＧ３を順次印加する。読み出し電圧が印加されることによって選択ワード線ＷＬｇに接続されたメモリセルトランジスタＭＴがオンすれば、ビット線ＢＬからソース線ＳＬに向かってＮＡＮＤストリングＮＳ内にセル電流が流れる。この電流をセンスアンプ１４０がセンスすることによって、データを判別することが出来る。

＜Ａ型ブロックに対する読み出し動作＞
次に、Ａ型ブロックからの読み出し動作について説明する。以下では、上記通常ブロックからの読み出し動作と異なる点についてのみ説明する。

図２５はＮＡＮＤバス上の各種信号のタイミングチャートであり、通常ブロックについて説明した図２３に対応する。図２３で説明した通常ブロックからの読み出し時と異なる点は、コントローラ２００が、コマンド“００ｈ”を発行する前に、まずＡモードアクセスコマンド“ＸＸ＿Ａｈ”を発行する点である。これは、Ａ型ブロックへの書き込み動作と同様である。その他は図２３で説明した通りである。

ＮＡＮＤ型フラッシュメモリ１００内における動作は、書き込み動作時に説明した図１８と同様である。すなわち、シーケンサ１７０が信号ＣＭＤ＿Ａを発行することで、ロウデコーダ１２０−１における信号線ＴＧが“Ｈ”レベルとされる。

次に、Ａ型ブロックＢＬＫ１のワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧につき、図２６を用いて説明する。図２６は、通常ブロックで説明した図２４に対応する。

図示するように、通常ブロックの場合と異なる点は、書き込み動作時と同様に２本のワード線ＷＬｋ及びＷＬ（ｋ＋１）が共に選択されて、電圧ＶＣＧ１〜ＶＣＧ３が印加される点である（ｋ＝２ｇであり、（２ｇ＋１）は２３以下）。すなわち、各々のＮＡＮＤストリングＮＳにおいて、隣り合った２本のワード線ＷＬｋ及びＷＬ（ｋ＋１）に接続された２つのメモリセルトランジスタＭＴｋ及びＭＴ（ｋ＋１）から、同時にデータが読み出される。

＜Ｂ型ブロックに対する読み出し動作＞
次に、Ｂ型ブロックに対する読み出し動作について説明する。以下でも、上記通常ブロックへの書き込み動作と異なる点についてのみ説明する。

Ｂ型ブロックＢＬＫ２へのアクセス時におけるＮＡＮＤバス上の各種信号のタイミングチャートは、図２５において、Ａモードアクセスコマンド“ＸＸ＿Ａｈ”をＢモードアクセスコマンド“ＸＸ＿Ｂｈ”に置き換えたものに相当する。

また、ＮＡＮＤ型フラッシュメモリ１００内における動作は、書き込み動作時に説明した図２１と同様である。すなわち、シーケンサ１７０が信号ＣＭＤ＿Ｂを発行することで、ロウデコーダ１２０−２における信号線ＴＧが“Ｈ”レベルとされる。

次に、Ｂ型ブロックＢＬＫ２のワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧につき、図２７を用いて説明する。図２７は、通常ブロックで説明した図２４に対応する。

図示するように、図２４で説明した通常ブロックの場合と異なる点は、２本のワード線ＷＬ（ｋ＋１）及びＷＬ（ｋ＋２）が共に選択されて、電圧ＶＣＧ１〜ＶＣＧ３が印加される点である。すなわち、各々のＮＡＮＤストリングＮＳにおいて、隣り合った２本のワード線ＷＬ（ｋ＋１）及びＷＬ（ｋ＋２）に接続された２つのメモリセルトランジスタＭＴ（ｋ＋１）及びＭＴ（ｋ＋２）から、同時にデータが読み出される。

１．２．４ 消去ベリファイ動作について
次に、消去ベリファイ動作について説明する。消去ベリファイは、消去動作によりメモリセルトランジスタＭＴの閾値電圧が十分に低下したか否かを確認する動作である。そして、消去ベリファイ動作は読み出し動作とほぼ同様の動作であるが、複数のワード線ＷＬからデータが読み出される点が通常の読み出し動作と異なる。なお、以下ではデータがブロック単位で消去される場合を例に説明する。

＜通常ブロックに対する消去ベリファイ動作＞
図２８は、通常ブロックに対して消去ベリファイを実行する際における、ＮＡＮＤバス上の各種信号のタイミングチャートである。

図示するようにコントローラ２００は、まず通常の消去コマンド“６０ｈ”を発行し（図１３のステップＳ１４に相当）、引き続き、消去対象となるブロックＢＬＫのブロックアドレス（Ａ３〜Ａ５）を発行し、その後、コマンド“Ｄ０ｈ”を発行する。シーケンサ１７０は、レジスタ１６０に通常の消去コマンドが保持されたことにより、通常ブロックへの消去アクセスを受信したことを認識する。そしてシーケンサ１７０は、コマンド“Ｄ０ｈ”を受信したことに応答して消去動作を開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（ＲＢｎ＝“Ｌ”）。このビジー状態の期間、ＮＡＮＤ型フラッシュメモリ１００では、データの消去動作及び消去ベリファイ動作が行われる。

ＮＡＮＤ型フラッシュメモリ１００がレディ状態に復帰すると、コントローラ２００はステータスリードコマンド“７０ｈ”を発行し、信号ＲＥｎをアサートする。この信号ＲＥｎに同期して、消去動作が正常に完了したか否かを示すステータス情報が、ＮＡＮＤ型フラッシュメモリ１００のステータスレジスタ（図１では図示を省略している）からコントローラ２００に転送される。

ＮＡＮＤ型フラッシュメモリ１００内におけるロウデコーダ１２０の動作は、書き込み動作で説明した図１５と同様であり、通常ブロックＢＬＫ０に対応するロウデコーダ１２０−０において、トランジスタ２１、２２、２４、２６がオン状態とされる。

図２９は、上記ブロックＢＬＫ０に対する消去ベリファイ時におけるワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧を示すタイミングチャートである。

前述の通り、データはブロックＢＬＫ単位で消去されるので、消去ベリファイは消去対象ブロックＢＬＫに含まれる全てのフィンガーＦＮＧ０及びＦＮＧ１に対して行われる。そして各フィンガーＦＮＧに対する消去ベリファイは、２回に分けて行われる。図２９では、フィンガーＦＮＧ０に対する第１回目の消去ベリファイ動作と、第２回目の消去ベリファイ動作とを示している。

図２９の左図に示すように、第１回目の消去ベリファイ動作では、偶数ワード線ＷＬに接続されたメモリセルトランジスタＭＴが消去ベリファイ対象とされる。すなわち、ＷＬドライバ３０−２ｉ（ｉは０〜１１の整数）は、それぞれワード線ＷＬ２ｉ（＝ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…）を選択し、ワード線ＷＬ２ｉに消去ベリファイ電圧ＶＣＧ＿ＥＶを印加する。電圧ＶＣＧ＿ＥＶは、メモリセルトランジスタＭＴの閾値電圧が消去レベルに達したか否かの判定基準となる電圧である。またＷＬドライバ３０−（２ｉ＋１）は、それぞれワード線ＷＬ（２ｉ＋１）（＝ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、…）に電圧ＶＲＥＡＤを印加する。

その他は、読み出し動作時と同様である。この状態で、全ビット線ＢＬからソース線ＳＬに電流が流れれば、偶数ワード線ＷＬ２ｉに接続されたメモリセルトランジスタＭＴのデータは消去されたと判断される。

第２回目の消去ベリファイ動作では、図２９の右図に示すように、奇数ワード線ＷＬに接続されたメモリセルトランジスタＭＴが消去ベリファイ対象とされる。すなわち、ＷＬドライバ３０−（２ｉ＋１）（ｉは０〜１１の整数）は、それぞれワード線ＷＬ（２ｉ＋１）（＝ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、…）を選択し、ワード線ＷＬ（２ｉ＋１）に消去ベリファイ電圧ＶＣＧ＿ＥＶを印加する。またＷＬドライバ３０−２ｉは、それぞれワード線ＷＬ２ｉ（＝ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…）に電圧ＶＲＥＡＤを印加する。

その他は、読み出し動作時と同様である。この状態で、全ビット線ＢＬからソース線ＳＬに電流が流れれば、奇数ワード線ＷＬ（２ｉ＋１）に接続されたメモリセルトランジスタＭＴのデータは消去されたと判断される。

引き続き、フィンガーＦＮＧ１に対する消去ベリファイ動作が行われる。フィンガーＦＮＧ０に対する消去ベリファイ動作と異なる点は、セレクトゲート線ＳＧＤ０及びＳＧＳ０の代わりに、セレクトゲート線ＳＧＤ１及びＳＧＳ１に電圧ＶＳＧが与えられる点であり、その他は同じである。

＜Ａ型ブロックに対する消去ベリファイ動作＞
次に、Ａ型ブロックに対する消去ベリファイ動作について説明する。以下では、上記通常ブロックに対する消去ベリファイ動作との異なる点についてのみ説明する。

図３０はＮＡＮＤバス上の各種信号のタイミングチャートであり、図２８に対応する。図２８で説明した通常ブロックに対する消去ベリファイ動作時と異なる点は、コントローラ２００が、コマンド“６０ｈ”を発行する前に、まずＡモードアクセスコマンド“ＸＸ＿Ａｈ”を発行する点である。これは、書き込み動作時及び読み出し動作時と同様である。その他は図２８で説明した通りである。

ＮＡＮＤ型フラッシュメモリ１００内におけるロウデコーダ１２０の動作は、書き込み動作時に説明した図１８と同様である。すなわち、シーケンサ１７０が信号ＣＭＤ＿Ａを発行することで、ロウデコーダ１２０−１における信号線ＴＧが“Ｈ”レベルとされる。

図３１は、Ａ型ブロックＢＬＫ１に対する消去ベリファイ時におけるワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧を示すタイミングチャートであり、図２９に対応する。

Ａ型ブロックＢＬＫ１の場合も通常ブロックＢＬＫ０と同様に、各フィンガーＦＮＧに対する消去ベリファイ動作は２回に分けて行われる。図３１では、フィンガーＦＮＧ０に対する第１回目の消去ベリファイ動作と、第２回目の消去ベリファイ動作とを示している。通常ブロックＢＬＫ０の場合と異なる点は、Ａ型ブロックＢＬＫ１では、２本単位でワード線ＷＬが選択／非選択とされる点である。

図３１の左図に示すように、第１回目の消去ベリファイ動作では、いずれかの偶数ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、それにドレイン側で隣り合う奇数ワード線ＷＬに接続されたメモリセルトランジスタＭＴとが、消去ベリファイ対象とされる。

すなわち、ＷＬドライバ３０−４ｉ及び３０−（４ｉ＋１）（ｉは０〜５の整数）は、それぞれワード線ＷＬ４ｉ及びワード線ＷＬ（４ｉ＋１）を選択し、これらのワード線ＷＬ４ｉ及びＷＬ（４ｉ＋１）に消去ベリファイ電圧ＶＣＧ＿ＥＶを印加する。より具体的には、ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５、ＷＬ８、ＷＬ９、ＷＬ１２、ＷＬ１３…に電圧ＶＣＧ＿ＥＶが印加される。

またＷＬドライバ３０−（４ｉ＋２）及び３０−（４ｉ＋３）は、それぞれワード線ＷＬ（４ｉ＋２）及びワード線ＷＬ（４ｉ＋３）に電圧ＶＲＥＡＤを印加する。より具体的には、ワード線ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７、ＷＬ１０、ＷＬ１１、ＷＬ１４、ＷＬ１５…に電圧ＶＲＥＡＤが印加される。

その他は、読み出し動作時と同様である。

第２回目の消去ベリファイ動作では、図３１の右図に示すように、第１回目の消去ベリファイ動作で非選択とされたワード線ＷＬが消去ベリファイ対象とされる。すなわち、ＷＬドライバ３０−（４ｉ＋２）及び３０−（４ｉ＋３）（ｉは０〜５の整数）は、それぞれワード線ＷＬ（４ｉ＋２）及びワード線ＷＬ（４ｉ＋３）を選択し、これらのワード線ＷＬ（４ｉ＋２）及びＷＬ（４ｉ＋３）に消去ベリファイ電圧ＶＣＧ＿ＥＶを印加する。すなわち、ワード線ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７、ＷＬ１０、ＷＬ１１、ＷＬ１４、ＷＬ１５…に電圧ＶＣＧ＿ＥＶが印加される。

またＷＬドライバ３０−４ｉ及び３０−（４ｉ＋１）は、それぞれワード線ＷＬ（４ｉ）及びワード線ＷＬ（４ｉ＋１）に電圧ＶＲＥＡＤを印加する。すなわち、ワード線ＷＬ０、ＷＬ１、ＷＬ４、ＷＬ５、ＷＬ８、ＷＬ９、ＷＬ１２、ＷＬ１３…に電圧ＶＲＥＡＤが印加される。

その他は、読み出し動作時と同様である。引き続き、フィンガーＦＮＧ１に対する消去ベリファイ動作が行われる。

＜Ｂ型ブロックに対する消去ベリファイ動作＞
次に、Ｂ型ブロックに対する消去ベリファイ動作について説明する。以下では、上記Ａ型ブロックＢＬＫ１に対する消去ベリファイ動作と異なる点についてのみ説明する。

ＮＡＮＤバス上の各種信号のタイミングチャートは、図３０において、Ａモードアクセスコマンド“ＸＸ＿Ａｈ”をＢモードアクセスコマンド“ＸＸ＿Ｂｈ”に置き換えたものに相当する。

また、ＮＡＮＤ型フラッシュメモリ１００内におけるロウデコーダ１２０の動作は、書き込み動作時に説明した図２１と同様である。すなわち、シーケンサ１７０が信号ＣＭＤ＿Ｂを発行することで、ロウデコーダ１２０−２における信号線ＴＧが“Ｈ”レベルとされる。

図３２は、Ｂ型ブロックＢＬＫ２に対する消去ベリファイ時におけるワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、ダミーワード線ＤＷＬ、及びビット線ＢＬに印加される電圧を示すタイミングチャートであり、図２９に対応する。

Ｂ型ブロックＢＬＫ２の消去ベリファイ動作がＡ型ＢＬＫ１の場合と異なる点は、選択される２本のワード線ＷＬが、いずれかの偶数ワード線に接続されたメモリセルトランジスタＭＴと、それにソース側で隣り合う奇数ワード線に接続されたメモリセルトランジスタＭＴが消去ベリファイ対象となる点である。

例えば図３２の左図に示すように、第１回目の消去ベリファイ動作では、ＷＬドライバ３０−（４ｉ＋１）、３０−（４ｉ＋２）（ｉは０〜４の整数）、３０−２１、及び３０−２２は、それぞれワード線ＷＬ（４ｉ＋１）、ＷＬ（４ｉ＋２）、ＷＬ２１、及びＷＬ２２を選択し、これらのワード線ＷＬ（４ｉ＋１）、ＷＬ（４ｉ＋２）、ＷＬ２１、及びＷＬ２２に消去ベリファイ電圧ＶＣＧ＿ＥＶを印加する。すなわち、ワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６、ＷＬ９、ＷＬ１０、ＷＬ１３、ＷＬ１４…、ＷＬ２１、及びＷＬ２２に電圧ＶＣＧ＿ＥＶが印加される。

またＷＬドライバ３０−（４ｉ＋３）、３０−（４ｉ＋４）、及び３０−２３は、それぞれワード線ＷＬ（４ｉ＋３）（＝ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５、…）、ワード線ＷＬ（４ｉ＋４）（＝ＷＬ４、ＷＬ８、ＷＬ１２、ＷＬ１６、…）、及びＷＬ２３に電圧ＶＲＥＡＤを印加する。すなわち、ワード線ＷＬ３、ＷＬ４、ＷＬ７、ＷＬ８、ＷＬ１１、ＷＬ１２、ＷＬ１５、ＷＬ１６、…、及びＷＬ２３に電圧ＶＲＥＡＤが印加される。

また、ＷＬドライバ３０−０は、ワード線ＷＬ０に電圧ＶＳＧを印加する。

その他は、読み出し動作時と同様である。

第２回目の消去ベリファイ動作では、図３２の右図に示すように、第１回目の消去ベリファイ動作で非選択とされたワード線ＷＬが消去ベリファイ対象とされる。すなわち、ＷＬドライバ３０−（４ｉ＋３）、３０−（４ｉ＋４）（ｉは０〜４の整数）、及び３０−２３は、それぞれワード線ＷＬ（４ｉ＋３）、ワード線ＷＬ（４ｉ＋４）、及びＷＬ２３を選択し、これらのワード線ＷＬ（４ｉ＋３）、ＷＬ（４ｉ＋４）、及びＷＬ２３に消去ベリファイ電圧ＶＣＧ＿ＥＶを印加する。またＷＬドライバ３０−（４ｉ＋１）、３０−（４ｉ＋２）、３０−２１、及び３０−２２は、それぞれワード線ＷＬ（４ｉ＋１）、ワード線ＷＬ（４ｉ＋２）、ＷＬ２１、及びＷＬ２２に電圧ＶＲＥＡＤを印加する。

また、ＷＬドライバ３０−０は、ワード線ＷＬ０に電圧ＶＳＧを印加する。

その他は、読み出し動作時と同様である。引き続き、フィンガーＦＮＧ１に対する消去ベリファイ動作が行われる。

１．３ 本実施形態に係る効果
本実施形態に係る構成であると、不良を効率的に救済出来る。本効果につき、以下説明する。

図３３は、三次元積層型ＮＡＮＤ型フラッシュメモリのメモリセルアレイを簡略化して示す模式図である。ＮＡＮＤ型フラッシュメモリにおいて生じ得る不良の種類の一つとして、隣り合うワード線ＷＬのショートがある（以下、単にショート不良と呼ぶ）。このショート不良が発生したブロックＢＬＫは、特に対策を施さない限りバッドブロックに登録され、その全領域が使用出来なくなる。

しかし、三次元積層型ＮＡＮＤ型フラッシュメモリのブロックＢＬＫは、複数のフィンガーＦＮＧの集合であり、１つのブロックＢＬＫのメモリ容量は非常に大きい。従って、僅かな数のショート不良が原因でバッドブロックとされるのは、ＮＡＮＤ型フラッシュメモリの製造効率を低下させる。

このショート不良は、図３３に示すように位置に応じて２つのタイプに分けることが出来る。一方は、ある偶数ワード線ＷＬ（２ｉ）と、これにドレイン側で隣り合う奇数ワード線ＷＬ（２ｉ＋１）とのショート不良である。これを第１のショート不良と呼ぶ。もう一方は、ある偶数ワード線ＷＬ（２ｉ）と、これにソース側で隣り合う奇数ワード線ＷＬ（２ｉ＋１）とのショート不良である。これを第２のショート不良と呼ぶ。

そこで本実施形態では、第１のショート不良が発生したブロックＢＬＫでは、ある偶数ワード線ＷＬ（２ｉ）と、これにドレイン側で隣り合う奇数ワード線ＷＬ（２ｉ＋１）の２本を一組として制御する。つまりロウデコーダ１２０及びドライバ回路１３０を含むロウ系制御回路は、２本のワード線ＷＬ（２ｉ）及びＷＬ（２ｉ＋１）に対する制御を共通とし、この２本のワード線ＷＬ（２ｉ）及びＷＬ（２ｉ＋１）をあたかも１本のワード線であるかのように扱う。言い換えれば、メモリセルトランジスタＭＴ（２ｉ）及びＭＴ（２ｉ＋１）には同一のデータが保持され、この２つのメモリセルトランジスタＭＴ（２ｉ）及びＭＴ（２ｉ＋１）によって１つのメモリセルトランジスタＭＴが形成されるように扱われる。

この様子を図３４に示す。図３４では、一例としてワード線ＷＬ２とＷＬ３との間にショート不良が発生している。この場合、ロウ系制御回路は、ワード線ＷＬ０及びＷＬ１を１本のワード線として扱い、ワード線ＷＬ２及びＷＬ３を１本のワード線と扱い、以下同様である。従って、ショート不良が発生しているワード線ＷＬ２及びＷＬ３も、正常なワード線として扱うことが可能となる。このように扱われるブロックＢＬＫがＡ型ブロックである。

また本実施形態では、第２のショート不良が発生したブロックＢＬＫでは、ある偶数ワード線ＷＬ（２ｉ）と、これにソース側で隣り合う奇数ワード線ＷＬ（２ｉ−１）の２本を一組として制御する。つまりロウ系制御回路は、２本のワード線ＷＬ（２ｉ）及びＷＬ（２ｉ−１）に対する制御を共通とし、この２本のワード線ＷＬ（２ｉ）及びＷＬ（２ｉ−１）を１本のワード線であるかのように扱う。

この様子を図３５に示す。図３５では、一例としてワード線ＷＬ１とＷＬ２との間にショート不良が発生している。この場合、ロウ系制御回路は、ワード線ＷＬ１及びＷＬ２を１本のワード線として扱う。従って、ショート不良が発生しているワード線ＷＬ１及びＷＬ２を正常なワード線として扱うことが可能となる。このように扱われるブロックＢＬＫがＢ型ブロックである。

以上のように本実施形態によれば、ロウ系制御回路は、ショート不良が検出されたブロックＢＬＫに対しては、ワード線ＷＬを２本毎に制御する。より具体的には、ショートしている２本のワード線ＷＬが同電位になるよう制御する。この際、ショート不良の位置に応じて、同一制御される２本のワード線ＷＬの組を変えている。これにより、ページ数（メモリ容量）は通常ブロックの半分になるが、ショート不良の存在するブロックＢＬＫをバッドブロックにすることなく、使用することが出来る。言い換えれば、ショート不良を効率的に救済出来、その結果、ＮＡＮＤ型フラッシュメモリの製造効率を向上出来る。

なお、ＮＡＮＤ型フラッシュメモリの製造過程において、発生したショート不良が第１のショート不良であるか第２のショート不良であるかは、不良検出テストによって検出することが出来る。更に本実施形態によれば、ショート不良が第１のショート不良であるか第２のショート不良であるかさえ検出出来れば良く、ショート不良の発生位置まで特定する必要は無い。従って、簡易なテスト方法により、本実施形態を実現出来る。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、上記第１実施形態において、コントローラ２００がブロック情報を読み出すための方法に関する。以下では第１実施形態と異なる点についてのみ説明する。

コントローラ２００がブロック情報を得る方法としては、パワーオンリード時に読み出されたブロックテーブルを、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００から読み出しても良い。また別な方法としては、ブロックデコーダ２０のラッチ回路４０からブロック情報を読み出しても良い。本実施形態では、この後者の方法について説明する。

２．１ ブロック情報の読み出し方法
ブロックデコーダ２０からのブロック情報の読み出し方法につき、図３６を用いて説明する。ブロック情報の読み出しは、ＮＡＮＤ型フラッシュメモリ１００への電源投入後であって、且つ、例えばＮＡＮＤ型フラッシュメモリ１００への最初のアクセス前に行われる。または、ホスト機器３００からのアクセス命令の無い空き時間に行われても良い。

またコントローラ２００は、例えば内蔵メモリ２２０にブロックテーブルを保持している。このブロックテーブルの各エントリは、各ブロックにつき初期値として通常ブロックを示すデータ“００”を保持する。そして、以下で説明する方法によってブロック情報を読み出すことにより、内蔵メモリ２２０のブロックテーブルが更新される。

図示するように、ＮＡＮＤ型フラッシュメモリ１００に電源が投入されると、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００の全てのブロックＢＬＫのデータを消去する（ステップＳ３０）。この結果、メモリセルアレイ１１０において、コントローラ２００によってアクセス可能な領域のデータの全ビットが“１”とされる。

次にコントローラ２００は、第１のチェックを行う。すなわちコントローラ２００は、ブロック情報の読み出し対象となるブロックのうちの最初のブロックＢＬＫに、通常モードでアクセスする（ステップＳ３１）。具体的には、第１実施形態におけるＡモードアクセスコマンド及びＢモードアクセスコマンドを発行せずに、通常のアクセスコマンドを発行し、対象ブロックＢＬＫからデータを読み出す。通常モードでの読み出し動作は、第１実施形態において図１５、図２３、及び図２４を用いて説明した通りである。

そしてコントローラ２００は、対象ブロックＢＬＫにおける先頭ページ（ページアドレスＰＡ＝“００”）の最初の１バイト分（カラムアドレスＣＡ＝“００”）のデータをＮＡＮＤ型フラッシュメモリ１００から読み出す。ステップＳ３０においてブロックＢＬＫ内のデータは消去されているので、読み出しデータの全ビットは“１”、すなわち、１６進数表記で“ＦＦｈ”が読み出されるはずである。従ってコントローラ２００は、この“ＦＦｈ”を正しく読み出せたか否かを判断する（ステップＳ３２）。

正しく読み出せた場合（ステップＳ３２、ＹＥＳ）、コントローラ２００は、対象ブロックＢＬＫにおける最終ページ（ページアドレスＰＡ＝“９５”）の最初の１バイト分（カラムアドレスＣＡ＝“００”）のデータをＮＡＮＤ型フラッシュメモリ１００から読み出す。そしてコントローラ２００は、“ＦＦｈ”を正しく読み出せたか否かを判断する（ステップＳ３３）。

正しく読み出せた場合（ステップＳ３３、ＹＥＳ）、コントローラ２００は当該ブロックＢＬＫが通常ブロックであると判断する。従って、ブロック情報を“００”で確定させ、次のブロックＢＬＫからブロック情報を読み出す（ステップＳ３４、ＮＯ、及びステップＳ３５）。

少なくともステップＳ３２またはＳ３３においてデータを正しく読み出せなかった場合（ステップＳ３２、ＮＯ、及びステップＳ３３、ＮＯ）、当該ブロックＢＬＫは、通常のアクセスコマンドではアクセス出来ないブロックＢＬＫ、すなわちＡ型ブロック、Ｂ型ブロック、またはバッドブロックである可能性がある。そこでコントローラ２００は、次に第２のチェックを行う。すなわちコントローラ２００は、第１実施形態で説明したＡモードアクセスコマンドを発行する。これにより、ＮＡＮＤ型フラッシュメモリ１００にＡモードでアクセスし、対象ブロックＢＬＫからデータを読み出す（ステップＳ３６）。Ａモードでの読み出し動作は、第１実施形態において図１８、図２５、及び図２６を用いて説明した通りである。なお、データを正しく読み出せなかった場合とは、“ＦＦｈ”以外のデータが読み出された場合、または読み出し動作自体が失敗した場合を含む。

そしてコントローラ２００は、対象ブロックＢＬＫにおける先頭ページの最初の１バイト分のデータをＮＡＮＤ型フラッシュメモリ１００から読み出し、読み出しデータとして“ＦＦｈ”を正しく読み出せたか否かを判断する（ステップＳ３７）。

正しく読み出せた場合（ステップＳ３７、ＹＥＳ）、コントローラ２００は、対象ブロックＢＬＫにおける最終ページ（ページアドレスＰＡ＝“４７”）の最初の１バイト分のデータをＮＡＮＤ型フラッシュメモリ１００から読み出す。そしてコントローラ２００は、“ＦＦｈ”を正しく読み出せたか否かを判断する（ステップＳ３８）。

この第２のチェックにより、ブロック情報の上位ビットが確定する。すなわち、少なくともステップＳ３７またはＳ３８においてデータを正しく読み出せなかった場合（ステップＳ３７、ＮＯ、及びステップＳ３８、ＮＯ）、当該ブロックＢＬＫは、Ａモードアクセスコマンドではアクセス出来ないブロックＢＬＫ、すなわちＢ型ブロックまたはバッドブロックである可能性がある。そこでコントローラ２００は、当該ブロックＢＬＫについてのブロック情報の上位ビットを“１”に書き換える（ステップＳ３９）。

他方で、正しく読み出せた場合（ステップＳ３７、ＹＥＳ、及びステップＳ３８、ＹＥＳ）、コントローラ２００は当該ブロックＢＬＫがＡ型ブロックである可能性が高いと判断する。従って、当該ブロックについてのブロック情報の上位ビットを“０”で確定する。

引き続きコントローラ２００は、第３のチェックを行う。すなわちコントローラ２００は、第１実施形態で説明したＢモードアクセスコマンドを発行する。これによりコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００にＢモードでアクセスし、対象ブロックＢＬＫからデータを読み出す（ステップＳ４０）。Ｂモードでの読み出し動作は、第１実施形態において図２１及び図２７を用いて説明した通りである。

そしてコントローラ２００は、対象ブロックＢＬＫにおける先頭ページの最初の１バイト分のデータをＮＡＮＤ型フラッシュメモリ１００から読み出し、読み出しデータとして“ＦＦｈ”を正しく読み出せたか否かを判断する（ステップＳ４１）。

正しく読み出せた場合（ステップＳ４１、ＹＥＳ）、コントローラ２００は、対象ブロックＢＬＫにおける最終ページ（ページアドレスＰＡ＝“４７”）の最初の１バイト分のデータをＮＡＮＤ型フラッシュメモリ１００から読み出す。そしてコントローラ２００は、“ＦＦｈ”を正しく読み出せたか否かを判断する（ステップＳ４２）。

この第３のチェックにより、ブロック情報の下位ビットが確定する。すなわち、少なくともステップＳ４１またはＳ４２においてデータを正しく読み出せなかった場合（ステップＳ４１、ＮＯ、及びステップＳ４２、ＮＯ）、当該ブロックＢＬＫは、Ｂモードアクセスコマンドではアクセス出来ないブロックＢＬＫ、すなわちＡ型ブロックまたはバッドブロックであることが分かる。そこでコントローラ２００は、当該ブロックＢＬＫについてのブロック情報の下位ビットを“１”に書き換える（ステップＳ４３）。

他方で、正しく読み出せた場合（ステップＳ４１、ＹＥＳ、及びステップＳ４２、ＹＥＳ）、コントローラ２００は当該ブロックＢＬＫがＢ型ブロックであると判断する。従って、当該ブロックについてのブロック情報の下位ビットを“０”で確定する。

以上の第２及び第３のチェックにより、Ａ型ブロック、Ｂ型ブロック、及びバッドブロックについてのブロック情報の上位ビット及び下位ビットが確定する。

２．２ ブロック情報読み出し方法の具体例
次に、上記ブロック情報読み出し方法の具体例につき、図３７乃至図４０を用いて説明する。図３７乃至図４０は、それぞれ通常ブロック、Ａ型ブロック、Ｂ型ブロック、及びバッドブロックを確定させるための動作の流れを示している。そして、ロウデコーダ１２０からブロックＢＬＫへの矢印に付記された丸印は、トランジスタ２１がオン状態となり、データの読み出しに適切な電圧がロウデコーダ１２０からブロックＢＬＫへ転送されることを示し、バツ印は、トランジスタ２１がオフ状態となり、適切な電圧がロウデコーダ１２０からブロックＢＬＫへ転送されないことを示す。

２．２．１ 通常ブロックの場合
まず、チェック対象ブロックが通常ブロックであった場合につき、図３７を用いて説明する。

図示するように通常ブロックの場合、対応するロウデコーダ１２０にはブロック情報として“００”が保持されている。従って、ステップＳ３１における通常モードの読み出しアクセスにより、データを正しく読み出すことが出来る。その結果、第１のチェックが完了した時点で、当該ブロックが通常ブロックであることが確定する。

２．２．２ Ａ型ブロックの場合
次に、チェック対象ブロックがＡ型ブロックであった場合につき、図３８を用いて説明する。

図示するようにＡ型ブロックの場合、対応するロウデコーダ１２０にはブロック情報として“０１”が保持されている。従って、第１のチェック（通常モードの読み出しアクセス）では、データを正しく読み出すことが出来ない。より具体的には、セレクトゲート線ＳＧＤ及びＳＧＳが０Ｖとされるので、読み出されたページデータは全ビット“０”となる。

次に第２のチェック（Ａモードの読み出しアクセス）では、シーケンサ１７０によって信号ＣＭＤ＿Ａが発行されるため、データは正しく読み出される。そして、第３のチェック（Ｂモードの読み出しアクセス）では、データは正しく読み出されない。この結果、当該ブロックがＡ型ブロックであることが確定する。

２．２．３ Ｂ型ブロックの場合
次に、チェック対象ブロックがＢ型ブロックであった場合につき、図３９を用いて説明する。

図示するようにＢ型ブロックの場合、対応するロウデコーダ１２０にはブロック情報として“１０”が保持されている。従って、第１のチェック及び第２のチェックでは、データを正しく読み出すことが出来ない。そして第３のチェックでは、シーケンサ１７０によって信号ＣＭＤ＿Ｂが発行されるため、データは正しく読み出される。この結果、当該ブロックがＢ型ブロックであることが確定する。

２．２．４ バッドブロックの場合
次に、チェック対象ブロックがバッドブロックであった場合につき、図４０を用いて説明する。

図示するように、バッドブロックの場合、対応するロウデコーダ１２０にはブロック情報として“１１”が保持されている。従って、通常モード、Ａモード、及びＢモードのいずれのアクセス方法によっても、ロウデコーダ１２０は当該ブロックＢＬＫを選択することは無い。従って、第１乃至第３のチェックの全てで、データを正しく読み出すことが出来ない。その結果、当該ブロックがバッドブロックであることが確定する。

２．３ 本実施形態に係る効果
コントローラ２００がブロック情報をＮＡＮＤ型フラッシュメモリ１００から読み出す方法としては、例えば本実施形態で説明した方法を用いることが出来る。

３．変形例等
以上のように、上記実施形態に係る半導体記憶装置は、第１及び第２ブロック(normal BLK and A-type BLK)と、ロウ制御回路(R/D and Driver)とを備える。第１及び第２ブロック(normal BLK and A-type BLK)は、データを保持可能な複数のメモリセルトランジスタを備える。ロウ制御回路(R/D and Driver)は、データの書き込み及び読み出し時において、第１ブロックを第１モードで制御し、第２ブロックを第２モードで制御する。第１及び第２ブロックの各々は、第１ワード線(WLn+1) 及び第２ワード線(WLn-1)と、前記第１ワード線(WLn+1)と前記第２ワード線(WLn-1)との間に位置する第３ワード線(WLn)とを備える。ロウ制御回路は、第１及び第２ブロックの各々における第１乃至第３ワード線の電位を独立して制御可能である。そしてロウ制御回路は、第１モード(normal BLK制御)においては、第３ワード線(WLn)を選択し、第１及び第２ワード線(WLn+1 and WLn-1)の両方を非選択とする。更に第２モード(A-type BLK制御)においては、第１及び第３ワード線の両方(WLn and WLn+1)を選択し、第２ワード線(WLn-1)を非選択とする。

本構成によれば、ワード線ショート不良が発生した場合であっても、ブロックＢＬＫをバッドブロックとすることなく、使用可能なブロックとして扱うことが出来る。

なお、実施形態は、上記説明した形態に限られず、種々の変形が可能である。例えば上記実施形態では、ワード線ショートの種類が図３３で説明した２種類である場合を例に説明した。しかし、必ずしも隣り合うワード線同士のショートに限らず、例えば図３３におけるワード線ＷＬ（２ｉ−１）とＷＬ（２ｉ＋１）とのショート不良についても、上記実施形態は適用出来る。更に、２本のワード線間のショートだけでは無く、例えば３本以上のワード線間でショート不良が発生した場合であっても良い。この場合、ショートした３本のワード線ＷＬに同じページアドレスが割り当てられる。また、扱うショート不良の種類の増加に伴って、ブロック情報も図１０で説明した２ビットデータに限らず、３ビット以上であっても良い。

また、第２実施形態で説明した図３６のフローチャートも、適宜変形可能である。例えば図３６の例であると、ブロックＢＬＫをチェックする際に、先頭ページと最終ページの２ページから読み出されたデータを確認する。しかし、必ずしもこの２ページである必要は無く、いずれかの１ページであっても良いし、あるいは３ページ以上のデータを確認しても良い。また図３６では、各ページの先頭１バイトデータを確認する例を挙げたが、これも一例に過ぎず、１ページの全ビットが“１”であるかを確認しても良いし、あるいは１バイト未満または２バイト以上のデータを確認しても良い。更に、第１乃至第３のチェックの順序は、適宜入れ替えることが出来る。また図３６の例では、第２のチェックでデータを正しく読み出せた段階で、当該ブロックＢＬＫをＡ型ブロックであると確定しても良い。

更に、ブロックデコーダ２０の構成は、図１２で説明したものには限定されない。例えば図１２において、ラッチ回路４０とは別に、バッドブロックであることを示すバッドブロックフラグを保持するラッチ回路が設けられても良い。このような例を図４１に示す。図示するように、ブロックデコーダ２０はラッチ回路５２及びインバータ５３を更に備える。そしてラッチ回路５２は、対応するブロックＢＬＫがバッドブロックであった場合、“１”を保持する。従って、バッドブロックに対応するブロックデコーダ２０では、信号線ＴＧは常に“Ｌ”レベルとなる。

また、図４乃至９で説明したページアドレスの割り当て方は一例に過ぎず、その他の割り当て方であっても良い。例えば、まずフィンガーＦＮＧ０の全ワード線ＷＬに対応してページアドレスが割り当てられ、次にフィンガーＦＮＧ１のワード線ＷＬにページアドレスが割り当てられても良い。

更に、上記実施形態ではメモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、メモリセルが半導体基板上に二次元に配列された平面型ＮＡＮＤ型フラッシュメモリに適用することも可能である。更に、電荷蓄積層が絶縁膜で形成されたＭＯＮＯＳ型に限らず、電荷蓄積層が導電膜で形成されたＦＧ型にも適用出来る。また、１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合を例に説明したが、１ビットデータまたは３ビット以上のデータを保持する場合であっても良い。

また、上記実施形態で説明したフローチャートにおける各ステップの順序は一例に過ぎず、可能な限りその順序を入れ替えることが出来る。

１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合、その閾値電圧は、保持データに応じて４種類のレベルのいずれかを取る。４種類のレベルを低い方から順に、消去レベル、Ａレベル、Ｂレベル、及びＣレベルとした場合、Ａレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し時に選択ワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。

書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。

消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。

また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、２０…ブロックデコーダ、２１〜２６…トランジスタ、３０〜３３…ドライバ、４０…ラッチ回路、４１〜４５…ＡＮＤゲート、４６…ＯＲゲート、４７〜５１…インバータ、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース回路、２２０、２４０…メモリ、２３０、プロセッサ、３００…ホスト機器

Claims (5)

1. データを保持可能な複数のメモリセルトランジスタを備える第１乃至第３ブロックと、
   データの書き込み及び読み出し時において、前記第１ブロックを第１モードで制御し、前記第２ブロックを第２モードで制御し、前記第３ブロックを第３モードで制御するロウ制御回路と
   を具備し、前記第１乃至第３ブロックの各々は、第１ワード線及び第２ワード線と、前記第１ワード線と前記第２ワード線との間に位置する第３ワード線と、第１選択トランジスタと第２選択トランジスタとの間に複数の前記メモリセルトランジスタが直列接続されたＮＡＮＤストリングと、前記第１選択トランジスタのゲートに接続された第１セレクトゲート線とを備え、
   前記ロウ制御回路は、前記第１乃至第３ブロックの各々における前記第１乃至第３ワード線の電位を独立して制御可能であり、且つ、
   前記第１モードにおいては、前記第３ワード線を選択し、前記第１及び第２ワード線の両方を非選択とし、前記第２モードにおいては、前記第１及び第３ワード線の両方を選択し、前記第２ワード線を非選択とし、前記第３モードにおいては、前記第１及び第３ワード線の両方を選択し、前記第２ワード線を非選択とし、
   前記第３ワード線は、前記第２ブロックにおいては前記第１セレクトゲート線から偶数番目のワード線であり、前記第３ブロックにおいては前記第１セレクトゲート線から奇数番目のワード線である
   ことを特徴とする半導体記憶装置。
2. 前記ロウ制御回路は、前記第２モードにおいて、前記第１及び第３ワード線に同一の電位を印加する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ロウ制御回路は、前記第３モードにおいて、前記第１及び第３ワード線に同一の電位を印加する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記半導体記憶装置は、前記第１ブロックにアクセスするための第１コマンドと、前記第２ブロックにアクセスするための第１コマンドと異なる第２コマンドとを受信可能であり、
   前記半導体記憶装置が、前記第１コマンドを伴って前記第２ブロックを指定するアドレスを受信した場合、前記ロウ制御回路は、前記第２ブロックを非選択とし、
   前記半導体記憶装置が、前記第２コマンドを伴って前記第１ブロックを指定するアドレスを受信した場合、前記ロウ制御回路は、前記第１ブロックを非選択とする
   ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
5. 前記第１乃至第３ブロックのいずれかは、前記第１乃至第３ブロックの各々が前記第１乃至第３モードのいずれかで動作するかを示す情報を保持する
   ことを特徴とする請求項１記載の半導体記憶装置。