TWI584296B - Semiconductor memory device and memory system - Google Patents

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TWI584296B
TWI584296B TW105105282A TW105105282A TWI584296B TW I584296 B TWI584296 B TW I584296B TW 105105282 A TW105105282 A TW 105105282A TW 105105282 A TW105105282 A TW 105105282A TW I584296 B TWI584296 B TW I584296B
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TW
Taiwan
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word line
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memory device
voltage
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Inventor
Toshifumi Shano
Masanobu Shirakawa
Tokumasa Hara
Original Assignee
Toshiba Kk
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Publication date
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Description

半導體記憶裝置及記憶體系統 [相關申請案]
本申請案享有以日本專利申請案2015-40714號(申請日：2015年3月2日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。
已知有將記憶單元(memory cell)三維地排列而成之NAND(Not AND，反及)型快閃記憶體。
本發明之實施形態提供一種能夠有效率地修復不良之半導體記憶裝置及記憶體系統。
本實施形態之半導體記憶裝置具備第1及第2區塊、以及列控制電路。第1及第2區塊具備能夠保持資料之複數個記憶單元電晶體。列控制電路於資料之寫入及讀出時，對第1區塊以第1模式進行控制，對第2區塊以第2模式進行控制。第1及第2區塊分別具備第1字元線及第2字元線、以及位於第1字元線與第2字元線之間之第3字元線。列控制電路能夠獨立地控制第1及第2區塊之各者中之第1至第3字元線之電位。而且，列控制電路於第1模式下，選擇第3字元線，將第1及第2字元線之兩者設為非選擇。進而，於第2模式下，選擇第1及第3字元線之兩者，將第2字元線設為非選擇。
00h‧‧‧通常之讀出指令
1‧‧‧記憶體系統
10‧‧‧p型半導體基板
10h‧‧‧寫入指令
11‧‧‧n型井區域
12‧‧‧p型井區域
13‧‧‧n+型雜質擴散層
14‧‧‧導電體
20‧‧‧區塊解碼器
21‧‧‧電晶體
21-0~21-23‧‧‧電晶體
22-0~22-3‧‧‧電晶體
23-0~23-3‧‧‧電晶體
24-0~24-3‧‧‧電晶體
25-0~25-3‧‧‧電晶體
26‧‧‧電晶體
30h‧‧‧指令
30(30-0~30-23)‧‧‧WL驅動器
31(31-0~31-3)‧‧‧SGD驅動器
32(32-0~32-3)‧‧‧SGS驅動器
33‧‧‧DWL驅動器
40‧‧‧閂電路
41‧‧‧及閘
42‧‧‧及閘
43‧‧‧及閘
44‧‧‧及閘
45‧‧‧及閘
46‧‧‧或閘
47‧‧‧反相器
48‧‧‧反相器
49‧‧‧反相器
50‧‧‧反相器
51‧‧‧反相器
52‧‧‧閂電路
53‧‧‧反相器
60h‧‧‧通常之刪除指令
70h‧‧‧狀態讀取指令
80h‧‧‧寫入指令
100‧‧‧NAND型快閃記憶體
110‧‧‧記憶單元陣列
120‧‧‧列解碼器
120-0~120-3‧‧‧列解碼器
130‧‧‧驅動電路
130-0~130-3‧‧‧驅動電路
140‧‧‧感測放大器
150‧‧‧寄存器
160‧‧‧寄存器
170‧‧‧定序器
200‧‧‧控制器
210‧‧‧介面電路
220‧‧‧記憶體
230‧‧‧處理器
240‧‧‧記憶體
250‧‧‧介面電路
300‧‧‧主機機器
A1‧‧‧位址
A2‧‧‧位址
A3‧‧‧位址
A4‧‧‧位址
A5‧‧‧位址
ADD‧‧‧位址
ALE‧‧‧位址閂賦能信號
BA‧‧‧區塊位址
BL0~BL(L-1)‧‧‧位元線
BLK‧‧‧區塊
BLK0~BLK3‧‧‧區塊
CG0~CG23‧‧‧信號線
CLE‧‧‧指令閂賦能信號
CMD‧‧‧指令
CMD_A‧‧‧信號
CMD_B‧‧‧信號
D0h‧‧‧指令
D1~Dn‧‧‧寫入資料
DAT‧‧‧寫入資料
DCG‧‧‧信號線
DT0~DT3‧‧‧虛設電晶體
DWL0~DWL3‧‧‧虛設字元線
FNG0~FNG3‧‧‧指狀物
I/O‧‧‧輸入輸出信號
LI‧‧‧接觸插塞
MT0~MT23‧‧‧記憶單元電晶體
N_A‧‧‧節點
Nadd‧‧‧節點
N_B‧‧‧節點
Nlower‧‧‧節點
Nmode‧‧‧節點
Nnorm‧‧‧節點
Nupper‧‧‧節點
NS‧‧‧NAND串
PA‧‧‧頁面位址
RBn‧‧‧就緒/忙碌信號
REn‧‧‧讀賦能信號
RDECADn‧‧‧信號
SGD_COM‧‧‧節點
SGS_COM‧‧‧節點
SGD0~SGD3‧‧‧選擇閘極線
SGDD0~SGDD3‧‧‧信號線
SGS0~SGS3‧‧‧選擇閘極線
SGSD0~SGSD3‧‧‧信號線
S10~S21‧‧‧步驟
S30~S43‧‧‧步驟
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
TG‧‧‧信號線
tErase‧‧‧時間
tProg‧‧‧時間
tR‧‧‧時間
t0‧‧‧時刻
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
V1‧‧‧正電壓
Vb1‧‧‧電壓
VCG1‧‧‧電壓
VCG2‧‧‧電壓
VCG3‧‧‧電壓
VCG_EV‧‧‧刪除驗證電壓
VGP1‧‧‧電壓
VGP2‧‧‧電壓
VISO‧‧‧電壓
VPASS1‧‧‧電壓
VPASS2‧‧‧電壓
VPASS3‧‧‧電壓
VPGM‧‧‧電壓
VREAD‧‧‧電壓
VREADK‧‧‧電壓
VSG‧‧‧電壓
VSGD‧‧‧電壓
VSGD_prog‧‧‧電壓
WEn‧‧‧寫賦能信號
WL0~WL23‧‧‧字元線
WLk‧‧‧字元線
WLg‧‧‧選擇字元線
XX_Ah‧‧‧A模式存取指令
XX_Bh‧‧‧B模式存取指令
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置所具備之區塊之電路圖。
圖3係第1實施形態之半導體記憶裝置所具備之區塊之剖視圖。
圖4係表示第1實施形態之半導體記憶裝置所具備之通常區塊中之頁面位址之分配方法之表。
圖5係表示第1實施形態之半導體記憶裝置所具備之通常區塊中之頁面位址之分配方法之概念的電路圖。
圖6係表示第1實施形態之半導體記憶裝置所具備之A型區塊中之頁面位址之分配方法之表。
圖7係表示第1實施形態之半導體記憶裝置所具備之A型區塊中之頁面位址之分配方法之概念的電路圖。
圖8係表示第1實施形態之半導體記憶裝置所具備之B型區塊中之頁面位址之分配方法之表。
圖9係表示第1實施形態之半導體記憶裝置所具備之B型區塊中之頁面位址之分配方法之概念的電路圖。
圖10係第1實施形態之半導體記憶裝置所具備之區塊表之概念圖。
圖11係第1實施形態之半導體記憶裝置所具備之列解碼器及驅動電路之電路圖。
圖12係第1實施形態之半導體記憶裝置所具備之區塊解碼器之電路圖。
圖13係表示第1實施形態之記憶體系統之動作之流程圖。
圖14係第1實施形態之記憶體系統之寫入動作時之各種信號的時序圖。
圖15係第1實施形態之半導體記憶裝置之寫入時之方塊圖。
圖16係第1實施形態之半導體記憶裝置之寫入動作時之各種信號的時序圖。
圖17係第1實施形態之記憶體系統之寫入動作時之各種信號的時序圖。
圖18係第1實施形態之半導體記憶裝置之寫入時之方塊圖。
圖19係第1實施形態之半導體記憶裝置之寫入動作時之各種信號的時序圖。
圖20係第1實施形態之記憶體系統之寫入動作時之各種信號的時序圖。
圖21係第1實施形態之半導體記憶裝置之寫入時之方塊圖。
圖22係第1實施形態之半導體記憶裝置之寫入動作時之各種信號的時序圖。
圖23係第1實施形態之記憶體系統之讀出動作時之各種信號的時序圖。
圖24係第1實施形態之半導體記憶裝置之讀出動作時之各種信號的時序圖。
圖25係第1實施形態之記憶體系統之讀出動作時之各種信號的時序圖。
圖26係第1實施形態之半導體記憶裝置之讀出動作時之各種信號的時序圖。
圖27係第1實施形態之半導體記憶裝置之讀出動作時之各種信號的時序圖。
圖28係第1實施形態之記憶體系統之刪除驗證動作時之各種信號的時序圖。
圖29係第1實施形態之半導體記憶裝置之刪除驗證動作時之各種信號的時序圖。
圖30係第1實施形態之記憶體系統之刪除驗證動作時之各種信號的時序圖。
圖31係第1實施形態之半導體記憶裝置之刪除驗證動作時之各種信號之時序圖。
圖32係第1實施形態之半導體記憶裝置之刪除驗證動作時之各種信號的時序圖。
圖33係記憶單元陣列之電路圖。
圖34係第1實施形態之半導體記憶裝置之記憶單元陣列之電路圖。
圖35係第1實施形態之半導體記憶裝置之記憶單元陣列之電路圖。
圖36係表示第2實施形態之半導體記憶裝置中之區塊資訊之讀出方法的流程圖。
圖37係第2實施形態之半導體記憶裝置之方塊圖。
圖38係第2實施形態之半導體記憶裝置之方塊圖。
圖39係第2實施形態之半導體記憶裝置之方塊圖。
圖40係第2實施形態之半導體記憶裝置之方塊圖。
圖41係第1及第2實施形態之變化例之半導體記憶裝置所具備之區塊解碼器之電路圖。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同之功能及構成之構成要素標註共通之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置及記憶體系統進行說明。以下，作為半導體記憶裝置，列舉於半導體基板之上方三維地積層記憶單元而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1關於構成
1.1.1關於記憶體系統之整體構成
首先，利用圖1對包含本實施形態之半導體記憶裝置之記憶體系統之大致之整體構成進行說明。圖1係本實施形態之記憶體系統之方塊圖。
如圖所示，記憶體系統1包括NAND型快閃記憶體100與控制器200。NAND型快閃記憶體100與控制器200例如亦可藉由其等之組合而構成一個半導體裝置，作為其之例，可列舉如SDTM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
NAND型快閃記憶體100具備複數個記憶單元，將資料非揮發性地記憶。控制器200藉由NAND匯流排而連接於NAND型快閃記憶體100，並藉由主機匯流排而連接於主機機器300。而且，控制器200控制NAND型快閃記憶體100，又，響應自主機機器300接收到之命令而對NAND型快閃記憶體100進行存取。主機機器300為例如數位相機或個人電腦等，主機匯流排為例如按照SDTM介面之匯流排。
NAND匯流排進行按照NAND介面之信號之收發。該信號之具體例為位址閂賦能信號ALE、指令閂賦能信號CLE、寫賦能信號WEn、讀賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
信號CLE及ALE係向NAND型快閃記憶體100通知對於NAND型快閃記憶體100之輸入信號I/O分別為指令及位址之信號。信號WEn以低(low)位準被有效化，且為用以將輸入信號I/O擷取至NAND型快閃記憶體100之信號。信號REn亦係以低位準被有效化，且為用以自NAND型快閃記憶體100讀出輸出信號I/O之信號。就緒/忙碌信號RBn係表示NAND型快閃記憶體100為就緒狀態(能夠接收來自控制器200之命令之狀態)抑或是忙碌狀態(無法接收來自控制器200之命令之狀態)之信號，低位準表示忙碌狀態。輸入輸出信號I/O為例如8位元之信號。而 且，輸入輸出信號I/O係在NAND型快閃記憶體100與控制器200之間被收發之資料之實體，為指令、位址、寫入資料、及讀出資料等。
1.1.2關於控制器200之構成
繼而，利用圖1，對控制器200之構成之詳細情況進行說明。如圖1所示，控制器200包括主機介面電路210、內置記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、及NAND介面電路250。
主機介面電路210經由主機匯流排與主機機器300連接，將自主機機器300接收到之命令及資料分別傳輸至處理器230及緩衝記憶體240。又，響應處理器230之命令，將緩衝記憶體240內之資料傳輸至主機機器300。
處理器230對控制器200整體之動作進行控制。例如，處理器230於自主機機器300接收到寫入命令時，響應該命令而對NAND介面電路250發出寫入命令。讀出及刪除時亦同樣。又，處理器230執行耗損平均等用以管理NAND型快閃記憶體100之各種處理。
NAND介面電路250經由NAND匯流排與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。而且，基於自處理器230接收到之命令，將信號ALE、CLE、WEn及REn向NAND型快閃記憶體100輸出。又，於寫入時，將由處理器230發出之寫入指令、及緩衝記憶體240內之寫入資料作為輸入輸出信號I/O傳輸至NAND型快閃記憶體100。進而，於讀出時，將由處理器230發出之讀出指令作為輸入輸出信號I/O傳輸至NAND型快閃記憶體100，進而，將自NAND型快閃記憶體100讀出之資料作為輸入輸出信號I/O接收，並將其傳輸至緩衝記憶體240。
緩衝記憶體240暫時保持寫入資料或讀出資料。
內置記憶體220為例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作處理器230之作業區域。而且，內置記憶體220保持用以管理NAND型快閃記憶體100之固件或各種管理表等。
1.1.3關於NAND型快閃記憶體100之構成
1.1.3.1關於NAND型快閃記憶體100之整體構成
其次，對NAND型快閃記憶體100之構成進行說明。如圖1所示，NAND型快閃記憶體100包括記憶單元陣列110、列解碼器120(120-0~120-3)、驅動電路130(130-0~130-3)、感測放大器140、位址寄存器150、指令寄存器160、及定序器170。
記憶單元陣列110包括於列及行建立對應之複數個非揮發性性記憶單元之集合體即例如4個區塊BLK(BLK0~BLK3)。而且，記憶單元陣列110記憶自控制器200所賦予之資料。
列解碼器120-0~120-3係分別與區塊BLK0~BLK3建立對應而設置，對相對應之區塊BLK中之列方向進行選擇。
驅動電路130-0~130-3係分別與列解碼器120-0~120-3建立對應而設置，經由相對應之列解碼器120-0~120-3而分別對區塊BLK0~BLK3輸出電壓。
感測放大器140於讀出資料時感測自記憶單元陣列110所讀出之資料，並將該資料DAT輸出至控制器200。於寫入資料時，將自控制器200接收到之寫入資料DAT傳輸至記憶單元陣列110。
位址寄存器150保持自控制器200接收到之位址ADD。指令寄存器160保持自控制器200接收到之指令CMD。
定序器170基於保持在指令寄存器160之指令CMD，對NAND型快閃記憶體100整體之動作進行控制。
1.1.3.2關於區塊BLK之構成
其次，利用圖2對上述區塊BLK之構成進行說明。圖2係區塊BLK之電路圖。
如圖所示，區塊BLK包含例如4個指狀物FNG(FNG0~FNG3)。又，各個指狀物FNG包含複數個NAND串NS。
NAND串NS分別包含例如24個記憶單元電晶體MT(MT0~MT23)、虛設電晶體DT(DT0~DT3)、及選擇電晶體ST1、ST2。記憶單元電晶體MT具備控制閘極與電荷累積層，將資料非揮發性地保持。而且，記憶單元電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。又，虛設電晶體DT具有與記憶單元電晶體MT相同之構成，但並非用以記憶資料者，而是於動作時僅作為電流路徑發揮功能。而且，虛設電晶體DT0及DT1連接於選擇電晶體ST2之汲極與記憶單元電晶體MT0之源極之間，虛設電晶體DT3及DT2連接於選擇電晶體ST1之源極與記憶單元電晶體MT23之汲極之間。
指狀物FNG0~FNG3之各者中之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。同樣地，指狀物FNG0~FNG3之各者中之選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS0~SGS3。再者，選擇閘極線SGS0~SGS3亦可彙集成1根。又，位於同一區塊BLK內之記憶單元電晶體MT0~MT23之控制閘極分別共通連接於字元線WL0~WL23。
又，於記憶單元陣列110內位於同一行之NAND串NS之選擇電晶體ST1之汲極共通連接於位元線BL(BL0~BL(L-1)，(L-1)為1以上之自然數)。即，位元線BL於複數個區塊BLK間將NAND串NS共通地連接。進而，複數個選擇電晶體ST2之源極共通地連接於源極線SL。
亦即，指狀物FNG係連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串NS之集合體。又，區塊BLK係使字元線WL共通之複數個指狀物FNG之集合體。而且，記憶單元陣列110係使位元 線BL共通之複數個區塊BLK之集合體。
資料之寫入及讀出係對任一指狀物FNG中之連接於任一字元線WL之記憶單元電晶體MT一次性進行。將該單位稱為「頁面」。於本例中，假設1個記憶單元電晶體MT能夠保持2位元資料之情形。於該情形時，資料之寫入係針對2位元資料中之每一低階位元、及每一高階位元進行。因此，將一次性寫入之低階位元之集合稱為「低階頁面」，將高階位元之集合稱為「高階頁面」。
又，資料之刪除能以區塊BLK為單位或以較區塊BLK小之單位進行。關於刪除方法，例如記載於名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”之於2011年9月18日提出申請之美國專利申請案13/235389號中。又，記載於名為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”之於2010年1月27日提出申請之美國專利申請案12/694690號中。進而，記載於名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”之於2012年5月30日提出申請之美國專利申請案13/483610號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。
圖3係區塊BLK之局部區域之剖視圖。如圖所示，於p型半導體基板10之表面區域內形成有n型井區域11，於n型井區域11之表面區域內形成有p型井區域12。而且，於井區域12上形成有複數個NAND串NS。即，於井區域12上方依序積層有作為選擇閘極線SGS發揮功能之例如4層配線層、作為虛設字元線DWL0及DWL1發揮功能之2層配線層、作為字元線WL0~WL23發揮功能之24層配線層、作為虛設字元線DWL2及DWL3發揮功能之2層配線層、及作為選擇閘極線SGD發揮功能之例如4層配線層。
而且，形成有貫通該等配線層並到達至井區域12之柱狀導電體 14。於導電體14之側面，依序形成未圖示之閘極絕緣膜、電荷累積層(絕緣膜)、及區塊絕緣膜，藉由其等而形成記憶單元電晶體MT、虛設電晶體DT、以及選擇電晶體ST1及ST2。導電體14作為NAND串NS之電流路徑發揮功能，且成為供形成各電晶體之通道之區域。而且，導電體14之上端連接於未圖示之位元線BL。若為圖3之例，則關於1個指狀物FNG圖示有4個NAND串NS，但其等分別連接於不同之位元線BL。
於井區域12之表面區域內形成有n+型雜質擴散層13。於擴散層13上形成接觸插塞LI，接觸插塞LI連接於未圖示之源極線SL。
以上之構成係沿記載有圖3之紙面之深度方向排列有複數個，由在深度方向上排列之複數個NAND串NS之集合形成指狀物FNG。
再者，關於記憶單元陣列111之構成，亦可為其他構成。即，關於記憶單元陣列111之構成，例如記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。
1.1.3.3關於區塊BLK之種類與位址分配
其次，對上述區塊BLK之種類及對各頁面所分配之實體位址(頁面位址)進行說明。
區塊BLK可採取通常區塊、A型區塊、B型區塊、或壞區塊中之任一種。根據區塊BLK為通常區塊(或壞區塊)、A型區塊、及B型區塊中之哪一種，而頁面位址之分配方法不同。以下，分別進行說明。再 者，以下，為了簡化說明，以1個區塊BLK中所包含之指狀物FNG之數量為2個之情形為例進行說明。
<通常區塊>
首先，利用圖4及圖5對通常區塊進行說明。圖4係表示指狀物FNG、字元線WL、以及高階頁面及低階頁面相對於頁面位址之關係之表，圖5係模式性地表示圖4之電路圖。
於通常區塊中，對各指狀物FNG中之每1根字元線WL分配頁面位址。而且，對1根字元線WL分配有低階頁面與高階頁面，因此，對各指狀物FNG之1根字元線分配低階頁面位址與高階頁面位址之2個頁面位址。
更具體而言，如圖4及圖5所示，首先，對與指狀物FNG0之字元線WL0對應之低階頁面分配該區塊BLK之開頭頁面位址“00(十進制記法)”，對高階頁面分配下一頁面位址“01”。其次，對與指狀物FNG1之字元線WL0對應之低階頁面分配下一頁面位址“02”，對高階頁面分配下一頁面位址“03”。
繼而，對與指狀物FNG0之字元線WL1對應之低階頁面分配下一頁面位址“04”，對高階頁面分配下一頁面位址“05”。進而，對與指狀物FNG1之字元線WL1對應之低階頁面分配下一頁面位址“06”，對高階頁面分配下一頁面位址“07”。
而且，對與指狀物FNG1之最終字元線WL23對應之低階頁面分配頁面位址“94”，對高階頁面分配最終頁面位址“95”。
如此，於通常區塊中，對各指狀物FNG中之1根字元線WL分配2頁面。因此，包含2個指狀物FNG0及FNG1之區塊BLK之總頁面數成為96頁面，對各頁面分配頁面位址“00”~“95”。
<A型區塊>
其次，利用圖6及圖7對A型區塊進行說明。圖6及圖7表示A型區 塊之情形之一例，與於通常區塊所說明之圖4及圖5對應。
於A型區塊中，對各指狀物FNG中之每2根字元線分配高階頁面位址與低階頁面位址。亦即，於A型區塊之情形時，利用1個頁面位址選擇2根字元線WL。
更具體而言，如圖6及圖7所示，首先，對與指狀物FNG0之字元線WL0及WL1對應之低階頁面分配該區塊BLK之開頭頁面位址“00”，對高階頁面分配下一頁面位址“01”。其次，對與指狀物FNG1之字元線WL0及WL1對應之低階頁面分配下一頁面位址“02”，對高階頁面分配下一頁面位址“03”。
繼而，對與指狀物FNG0之字元線WL2及WL3對應之低階頁面分配下一頁面位址“04”，對高階頁面分配下一頁面位址“05”。進而，對與指狀物FNG1之字元線WL2及WL3對應之低階頁面分配下一頁面位址“06”，對高階頁面分配下一頁面位址“07”。
而且，對與指狀物FNG1之字元線WL22及最終字元線WL23對應之低階頁面分配頁面位址“46”，對高階頁面分配最終頁面位址“47”。
如此，於A型區塊中，對各指狀物FNG中之2根字元線WL(2i)及WL(2i+1)之組分配2頁面(其中，i為0~11之整數)。因此，包含2個指狀物FNG0及FNG1之A型區塊之總頁面數成為通常區塊之情形之一半即48頁面，對各頁面分配頁面位址“00”~“47”。
<B型區塊>
其次，利用圖8及圖9對B型區塊進行說明。圖8及圖9表示B型區塊之情形之一例，與於通常區塊所說明之圖4及圖5對應。
B型區塊亦與A型區塊同樣地，對各指狀物FNG中之每2根字元線WL分配高階頁面位址與低階頁面位址。B型區塊與A型區塊之不同之處在於，將2根字元線WL(2i+1)與WL(2i+2)設為一組而分配頁面位 址(i為0~10之整數)。
更具體而言，如圖8及圖9所示，首先，對與指狀物FNG0之字元線WL1及WL2對應之低階頁面分配該區塊BLK之開頭頁面位址“00”，對高階頁面分配下一頁面位址“01”。其次，對與指狀物FNG1之字元線WL1及WL2對應之低階頁面分配下一頁面位址“02”，對高階頁面分配下一頁面位址“03”。
繼而，對與指狀物FNG0之字元線WL3及WL4對應之低階頁面分配下一頁面位址“04”，對高階頁面分配下一頁面位址“05”。進而，對與指狀物FNG1之字元線WL3及WL4對應之低階頁面分配下一頁面位址“06”，對高階頁面分配下一頁面位址“07”。
而且，對與指狀物FNG1之字元線WL21及字元線WL22對應之低階頁面分配頁面位址“42”，對高階頁面分配頁面位址“43”。
再者，於本例中，對最終字元線WL23亦利用與通常區塊相同之方法分配頁面位址。即，對與指狀物FNG0之字元線WL23對應之低階頁面分配頁面位址“44”，對高階頁面分配頁面位址“45”，進而，對與指狀物FNG1之字元線WL23對應之低階頁面分配頁面位址“46”，對高階頁面分配最終頁面位址“47”。而且，不對字元線WL0分配頁面位址。
然而，關於與選擇閘極線SGD及SGS相鄰之字元線WL0及WL23之處理，並不限於此種情形。即，亦可對字元線WL0及WL23之兩者利用與通常區塊相同之方法分配頁面位址，亦可為對兩者不分配頁面位址之情形。或者，亦可為對字元線WL0利用與通常區塊相同之方法分配頁面位址且對字元線WL23不分配頁面位址之情形。其中，只要僅對字元線WL0及WL23中之任一者以與通常區塊相同之方式分配頁面位址，便能夠將1個區塊BLK中之頁面數設為與A型區塊之情形相同。而且，於該情形時，與未分配頁面位址之字元線WL連接之記憶 單元電晶體MT僅作為成為電流路徑之虛設電晶體發揮功能。
<壞區塊>
壞區塊係例如於NAND型快閃記憶體100出貨前之測試時被發現不良而被認為不能使用之區塊BLK。既可對壞區塊分配頁面位址，亦可不對壞區塊分配頁面位址，於分配之情形時，例如利用與通常區塊相同之方法進行分配。
<區塊表>
表示各區塊BLK為哪種區塊之資訊以表格(將其稱為區塊表)之形式保持於例如ROM(Read Only Memory，唯讀記憶體)熔絲盒(fuse block)內。
圖10係區塊表之概念圖。區塊表保持利用2位元資料表現區塊之種類之區塊資訊。若為圖10之例，則“00”表示通常區塊，“01”表示A型區塊，“10”表示B型區塊，“11”表示壞區塊。因此，於圖10之例中，區塊BLK0為通常區塊，區塊BLK1為A型區塊，區塊BLK2為B型區塊，區塊BLK3為壞區塊。
區塊表係與保持於ROM熔絲盒之其他資訊(為NAND型快閃記憶體100為了進行動作而所需之資訊，例如行冗餘資訊或修整資訊等)一併於例如對NAND型快閃記憶體100接通電源時被感測放大器140讀出。該情況被稱為通電讀取(Power On Read)，無需基於控制器200之讀出命令便於NAND型快閃記憶體100中由例如定序器170自發地進行。而且，定序器170基於區塊表將區塊資訊設定於列解碼器120內之區塊解碼器內。
1.1.3.4關於列解碼器120之構成
其次，利用圖11對列解碼器120之構成進行說明。圖11係列解碼器120及驅動電路130之電路圖。
列解碼器120作為將自對應之驅動電路130輸出之電壓傳輸至對 應之配線WL、DWL、SGD、及SGS之開關發揮功能。
如圖所示，列解碼器120包括區塊解碼器20及高耐壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體21~25(21-0~21-23、22-0~22-3、23-0~23-3、24-0~24-3、25-0~25-3)、及26。
電晶體21將電壓傳輸至對應之區塊BLK之字元線WL。即，電晶體21-0~21-23係分別將源極及汲極中之一者連接於對應之區塊BLK之字元線WL0~WL23，將另一者連接於信號線CG0~CG23各者，將閘極共通地連接於信號線TG。
電晶體22及23對選擇閘極線SGD傳輸電壓。即，電晶體22-0~22-3係分別將源極及汲極中之一者連接於對應之區塊BLK之選擇閘極線SGD0~SGD3，將另一者連接於信號線SGDD0~SGDD3，將閘極共通地連接於信號線TG。又，電晶體23-0~23-3係分別將源極及汲極中之一者連接於對應之區塊BLK之選擇閘極線SGD0~SGD3，將另一者連接於節點SGD_COM，且對閘極賦予信號RDECADn。對節點SGD_COM施加例如0V等使選擇電晶體ST1為斷開狀態之電壓。
電晶體24及25對選擇閘極線SGS傳輸電壓。而且，其連接與於電晶體22及23將選擇閘極線SGD更換為SGS、將信號線SGDD更換為SGSD並將節點SGD_COM更換為SGS_COM所得者等效。
電晶體26對虛設字元線DWL傳輸電壓。即，電晶體26將源極及汲極中之一者共通地連接於對應之區塊BLK之虛設字元線DWL0~DWL3，將另一者連接於信號線DCG，將閘極共通地連接於信號線TG。
區塊解碼器20對自位址寄存器150賦予之區塊位址BA進行解碼。又，區塊解碼器20保持圖10中所說明之區塊資訊。而且，區塊解碼器20基於區塊位址BA之解碼結果與區塊資訊，對信號線TG及RDECADn 施加電壓，而將電晶體21、22、24、26、或電晶體23及25設為接通狀態。
圖12係表示區塊解碼器20之構成例之電路圖。如圖所示，區塊解碼器20包括閂電路40、及閘41~45、或閘46、及反相器47~51。
閂電路40保持對應之區塊BLK之區塊資訊(於圖12之例中，保持有“00”)。閂電路40係於區塊資訊之低階位元為“0”之情形時，對節點Nlower輸出“L(low，低)”位準，於“1”之情形時輸出“H(High，高)”位準。又，於區塊資訊之高階位元為“0”之情形時，對節點Nupper輸出“L”位準，於“1”之情形時輸出“H”位準。於閂電路40中，例如，如上所述般，於通電讀取時記憶區塊資訊。
反相器47及49使節點Nupper之信號反轉。又，反相器48及50使節點Nlower之信號反轉。
及閘42進行反相器47及48之輸出之邏輯積運算，並將運算結果輸出至節點Nnorm。及閘43進行反相器49之輸出、節點Nlower之信號、及信號CMD_A之邏輯積運算，並將運算結果輸出至節點N_A。及閘44進行反相器50之輸出、節點Nupper之信號、及信號CMD_B之邏輯積運算，並將運算結果輸出至節點N_B。信號CMD_A及CMD_B係於存取對象區塊分別為A型區塊及B型區塊時由定序器170有效化(於本例中係設為“H”位準)之信號。
反或閘46進行節點Nnorm、N_A、及N_B之信號之邏輯或運算，並將運算結果輸出至節點Nmode。
及閘41進行區塊位址BA之邏輯積運算，並將運算結果輸出至節點Nadd。更具體而言，於自位址寄存器150賦予之區塊位址BA與分配至對應之區塊BLK之區塊位址相等之情形時，運算結果被設為“H”位準，於不同之情形時，運算結果被設為“L”位準。
及閘45進行節點Nadd及Nmode中之信號之邏輯積運算，並將運算結果賦予至信號線TG。又，反相器51使信號線TG之信號反轉，並將其結果賦予至信號線RDECADn。
再者，區塊解碼器20之構成並不限於圖12中所說明之構成，只要為能夠進行下述1.2之項目中說明之動作之構成即可。
1.1.3.5關於驅動電路130之構成
其次，利用圖11對驅動電路130之構成進行說明。驅動電路130對自位址寄存器150賦予之頁面位址PA進行解碼。然後，根據頁面位址PA之解碼結果，對信號線CG0~CG23、SGDD0~SGDD3、SGSD0~SGSD3、及DCG分別傳輸資料之寫入、讀出及刪除所需之電壓。
如圖11所示，驅動電路130包括WL驅動器30(30-0~30-23)、SGD驅動器31(31-0~31-3)、SGS驅動器32(32-0~32-3)、及DWL驅動器33。
WL驅動器30-0~30-23分別對信號線CG0~CG23傳輸所需之電壓。而且，基於頁面位址PA之解碼結果，選擇任一信號線CG，對選擇信號線CG及非選擇信號線CG施加特定之電壓。因此，於與通常區塊對應之驅動電路130，利用1個WL驅動器30選擇1根信號線CG(即字元線WL)，其他信號線CG被設為非選擇。另一方面，於與A型區塊對應之驅動電路130，利用2個WL驅動器30選擇2根信號線CG。又，於與B型區塊對應之驅動電路130，根據頁面位址PA選擇1根或2根信號線CG。
SGD驅動器31-0~31-3分別根據頁面位址PA之解碼結果對信號線SGDD0~SGDD3傳輸所需之電壓。SGS驅動器32-0~32-3分別根據頁面位址PA之解碼結果對信號線SGSD0~SGSD3傳輸所需之電壓。即，藉由SGD驅動器31-0~31-3及SGS驅動器31-0~31-3選擇指狀物FNG0~FNG3中之任一者。
DWL驅動器33對信號線DCG傳輸所需之電壓。
1.2關於動作
其次，對上述構成之記憶體系統1之動作進行說明。
1.2.1關於動作之流程
圖13係表示記憶體系統1之動作之大致流程之流程圖。如圖所示，首先，主機機器300發出存取命令(步驟S10)。控制器200之處理器230響應該存取命令而確定NAND型快閃記憶體100中成為存取對象之區域(步驟S11)。
於成為存取對象之區域(選擇區塊BLK)為通常區塊之情形時(步驟S12、否(NO)、及步驟S13、否)，NAND介面電路250響應處理器230之命令而對NAND型快閃記憶體100發出通常之存取指令(步驟S14)。於NAND型快閃記憶體100中，基於在位址寄存器150保持有通常之存取指令之情況，定序器170對通常區塊執行通常模式下之存取(步驟S15)。所謂通常模式下之存取係基於利用圖4及圖5所說明之頁面位址分配之存取。
於存取對象區塊為A型區塊之情形時(步驟S12、是(YES))，NAND介面電路250響應處理器230之命令而對NAND型快閃記憶體100發出A模式存取指令(步驟S16)，繼而，發出通常之存取指令(步驟S17)。於NAND型快閃記憶體100中，基於在位址寄存器150不僅保持有通常之存取指令而且保持有A模式存取指令之情況，定序器170對A型區塊執行A模式下之存取(步驟S18)。所謂A模式下之存取係基於利用圖6及圖7所說明之頁面位址分配之存取。
於存取對象區塊為B型區塊之情形時(步驟S12、否、及步驟S13、是)，藉由處理器230將B模式存取指令賦予至NAND型快閃記憶體100(步驟S19)，繼而，賦予通常之存取指令(步驟S20)。然後，於NAND型快閃記憶體100，對B型區塊執行B模式下之存取(步驟S21)。 所謂B模式下之存取係基於利用圖8及圖9所說明之頁面位址分配之存取。
以下，對動作之詳細情況進行說明。
1.2.2關於寫入動作
首先，對寫入動作進行說明。
<針對通常區塊之寫入動作>
圖14係對通常區塊寫入資料時之NAND匯流排上之各種信號之時序圖。
如圖所示，控制器200首先發出通常之寫入指令“80h”(相當於圖13之步驟S14)，並且使信號CLE有效化(設為“H”位準)。繼而，控制器200經過例如5個週期發出位址(A1~A5：包含行位址、區塊位址、頁面位址)，並且使信號ALE有效化(設為“H”位準)。該等指令及位址分別記憶於例如寄存器150及160。而且，定序器170根據於寄存器160保持有通常之寫入指令之情況，而辨識已接收到對於通常區塊之寫入存取。
其次，控制器200經過複數個週期輸出寫入資料D1~Dn(n為2以上之自然數)。在此期間，信號ALE及CLE被無效化(設為“L”位準)。由NAND型快閃記憶體100接收到之寫入資料D1~Dn被保持於感測放大器140內之閂電路。
其次，控制器200發出寫入指令“10h”，並且使CLE有效化。定序器170響應指令“10h”記憶於寄存器160之情況而開始寫入動作，從而NAND型快閃記憶體100成為忙碌狀態(RBn=“L”)。再者，控制器200每當發出指令、位址、及資料等信號時使WEn有效化。由此，每當使WEn轉換時，將信號擷取至NAND型快閃記憶體100。
其次，針對NAND型快閃記憶體100內之動作，一面特別著眼於列解碼器120及驅動電路130，一面利用圖15進行說明。圖15係NAND 型快閃記憶體100之局部區域之模式圖。於圖15中，為了簡化說明，而假設如下情形：1個區塊BLK包括2個指狀物FNG0及FNG1，頁面位址之分配如圖4及圖5般，且輸入“20”作為頁面位址PA。
於圖15中，區塊BLK0~BLK3分別為通常區塊、A型區塊、B型區塊、及壞區塊。因此，於與區塊BLK0~BLK3對應之區塊解碼器20之閂電路40分別保持有“00”、“01”、“10”、及“11”作為區塊資訊。
而且，指定區塊BLK0之區塊位址BA被賦予至列解碼器120-0~120-3。如此一來，於與區塊BLK0對應之列解碼器120-0之區塊解碼器20中，節點Nadd之信號成為“H”位準。又，節點Nnorm成為“H”位準，因此，節點Nmode成為“H”位準。其結果為，信號線TG成為“H”位準，列解碼器120-0中之電晶體21、22、24、26成為接通狀態。
又，於驅動電路130-0，與頁面位址PA=“20”對應之SGD驅動器31-0及WL驅動器30-5對選擇閘極線SGD0及字元線WL5進行選擇，並輸出選擇電壓，其他驅動器輸出非選擇電壓。其結果為，驅動電路130-0所輸出之電壓經由列解碼器120-0而傳輸至區塊BLK0之指狀物FNG0。
即，選擇區塊BLK0中之指狀物FNG0之字元線WL5，並寫入與字元線WL5對應之低階頁面資料。
另一方面，於與區塊BLK1~BLK3對應之列解碼器120-1~120-3之區塊解碼器20中，節點Nadd及節點Nmode之信號均成為“L”位準。其結果為，信號線TG成為“L”位準，列解碼器120-1~120-3中之電晶體21、22、24、26成為斷開狀態。
因此，驅動電路130-1~130-3所輸出之電壓不會傳輸至區塊BLK1~BLK3。更具體而言，於驅動電路130-1，WL驅動器30-10及 30-11與頁面位址PA=“20”對應，但由於與此對應之電晶體21為斷開狀態，故而字元線WL10及WL11被設為非選擇狀態。又，於驅動電路130-2，WL驅動器30-11及30-12與頁面位址PA=“20”對應，但與此對應之字元線WL11及WL12被設為非選擇狀態。驅動電路130-3亦同樣。
其次，利用圖16對施加至上述區塊BLK0之字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓進行說明。圖16係表示上述配線之電壓之時序圖。
如圖所示，於時刻t0，藉由SGD驅動器31-0對選擇閘極線SGD0施加電壓VSGD_prog。電位VSGD_prog係使選擇電晶體ST1接通之電壓。又，SGD驅動器31-1及SGS驅動器32-0、32-1對選擇閘極線SGD1及選擇閘極線SGS0、SGS1施加0V。
又，感測放大器140對寫入“0”資料之位元線BL施加0V，對寫入“1”資料之位元線BL施加正電壓V1。“0”資料寫入係指如下寫入動作，即，藉由對記憶單元電晶體MT之電荷累積層注入電子，而使記憶單元電晶體MT之閾值電壓上升，其結果為，使閾值位準變為更高之位準。另一方面，“1”資料寫入係指如下寫入動作，即，藉由抑制對記憶單元電晶體MT之電荷累積層注入電子，而維持閾值位準(亦即，閾值電壓大致不變)。
繼而，於時刻t1，SGD驅動器31-0對選擇閘極線SGD0施加電壓VSGD(例如，VSGD_prog>VSGD)。再者，電壓VSGD_prog係使得能夠對選擇電晶體ST1傳輸電壓V1之電壓。另一方面，電壓VSGD係使得能夠對選擇電晶體ST1傳輸0V但不能傳輸電壓V1之電壓。因此，與寫入“1”資料之位元線BL對應之選擇電晶體ST1成為切斷狀態。
其次，於時刻t2，WL驅動器30-0~30-23及DWL驅動器33對字元線WL0~WL23及虛設字元線DWL0~DWL3施加電壓。對選擇字元線 WLg(g為0~23中之任一整數，圖15之例相當於g=5)施加電壓VPASS3。
其後，於時刻t3，與選擇字元線WL5對應之WL驅動器30-5使對字元線WL5施加之電壓自VPASS3上升至VPGM。藉此，對記憶單元電晶體MT寫入資料。再者，電壓VPASS3係不論保持資料為何均將記憶單元電晶體MT設為接通狀態且能夠藉由電容耦合使與“0”資料寫入對應之NAND串NS內之通道之電位充分上升之電壓。又，電壓VPGM係能夠藉由FN穿隧(Fowler-Nordheim Tunneling，福勒-諾德漢穿隧)對電荷累積層注入電子之高電壓。
對其他非選擇字元線WL施加電壓VPASS3、VPASS2、VPASS1、VGP1、或VISO，對虛設字元線DWL施加電壓VGP2。電壓VPASS1及VPASS2與電壓VPASS3同樣地為將記憶單元電晶體MT設為接通狀態且能夠使通道之電位充分上升之電壓。電壓VISO係例如使記憶單元電晶體MT為斷開狀態之電壓。電壓VGP2係將虛設電晶體DT設為接通狀態之電壓，電壓VGP1係電壓VPASS2與電壓VISO之中間電壓。
電壓VISO係為了將記憶單元電晶體MT設為斷開狀態而設為較低之電壓，電壓VPGM係為了寫入資料而設為非常高之電壓。因此，於圖16之例中，藉由使用3種電壓VPASS(VPASS1~VPASS3)與電壓VGP1，而使相鄰之字元線間之電位差儘量變小。因此，作為該等電壓之關係之一例，為VPASS3>VPASS2>VPASS1>VGP2>VGP1>VISO。然而，VPASS1~VPASS3只要為滿足上述所說明之條件之電壓即可，其大小關係並不限定於此。又，電壓VGP1與VGP2亦可為相反之關係，還可為相同之值。根據情形，電壓VISO與電壓VGP1或VGP2亦可為相同之值。
於在時刻t3~t4期間對資料進行編程之後，於時刻t5各配線被設為0V。
<針對A型區塊之寫入動作>
其次，利用圖17，就對A型區塊之寫入動作進行說明。圖17與於通常區塊所說明之圖14對應。以下，僅對與上述對通常區塊之寫入動作不同之方面進行說明。
如圖所示，與利用圖14所說明之對通常區塊之寫入時之不同之處在於，控制器200首先發出A模式存取指令“XX_Ah”(相當於圖13之步驟S16)。其後，控制器200發出通常之寫入指令“80h”。定序器170根據於寄存器160保持有A模式存取指令之情況，而辨識已接收到對A型區塊之寫入存取。
其次，利用圖18對NAND型快閃記憶體100內之動作進行說明。圖18與於通常區塊所說明之圖15對應。
如圖所示，指定A型區塊BLK1之區塊位址BA被賦予至列解碼器120-0~120-3。如此一來，於與區塊BLK1對應之列解碼器120-1之區塊解碼器20中，節點Nadd之信號成為“H”位準。
又，辨識出已接收到對A型區塊之寫入存取之定序器170發出信號CMD_A(CMD_A=“H”)，並將其供給至列解碼器120-0~120-3。其結果為，於列解碼器120-1之區塊解碼器20中，節點N_A成為“H”位準，因此，節點Nmode成為“H”位準。由此，信號線TG成為“H”位準，列解碼器120-1中之電晶體21、22、24、26成為接通狀態。
於驅動電路130-1，與頁面位址PA=“20”對應之SGD驅動器31-0、以及2個WL驅動器30-10及30-11對選擇閘極線SGD0、以及2根字元線WL10及WL11進行選擇，並輸出選擇電壓，其他驅動器輸出非選擇電壓。其結果為，驅動電路130-1所輸出之電壓經由列解碼器120-1而傳輸至區塊BLK1之指狀物FNG0。
即，選擇區塊BLK1中之指狀物FNG0之2根字元線WL10及 WL11，並寫入分配至其等之低階頁面資料。
於其他列解碼器120-0、120-2、及120-3，信號線TG設為“L”位準，因此，區塊BLK0、BLK2、及BLK3之字元線WL設為非選擇狀態。
其次，利用圖19對施加至A型區塊BLK1之字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓進行說明。圖19與於通常區塊所說明之圖16對應。
如圖所示，與利用圖16所說明之通常區塊之情形之不同之處在於，2根字元線WLk及WL(k+1)均被選擇，且被施加電壓VPGM(k=2g，(2g+1)為23以下)。即，於各個NAND串NS中，對與相鄰之2根字元線WLk及WL(k+1)連接之2個記憶單元電晶體MTk及MT(k+1)編程相同之資料。
非選擇字元線WL亦同樣，對相鄰之2根字元線施加相同之電壓。
<針對B型區塊之寫入動作>
其次，利用圖20，就對B型區塊之寫入動作進行說明。圖20與針對通常區塊所說明之圖14對應。
與對通常區塊之寫入時之不同之處在於，控制器200首先發出B模式存取指令“XX_Bh”(相當於圖13之步驟S19)。定序器170根據於寄存器160保持有B模式存取指令之情況，而辨識已接收到對B型區塊之寫入存取。
圖21與於通常區塊所說明之圖15對應。如圖所示，若指定作為B型區塊之區塊BLK2之區塊位址BA被賦予至列解碼器120-0~120-3，則於列解碼器120-2之區塊解碼器20中，節點Nadd之信號成為“H”位準。
又，辨識出已接收到對B型區塊之寫入存取之定序器170發出信號CMD_B(CMD_B=“H”)。其結果為，於列解碼器120-2之區塊解 碼器20中，節點N_B成為“H”位準，節點Nmode成為“H”位準。由此，信號線TG成為“H”位準，列解碼器120-2中之電晶體21、22、24、26成為接通狀態。
於驅動電路130-2，與頁面位址PA=“20”對應之SGD驅動器31-0與2個WL驅動器30-11及30-12對選擇閘極線SGD0、以及2根字元線WL11及WL12進行選擇。其結果為，驅動電路130-2所輸出之電壓經由列解碼器120-2而傳輸至區塊BLK2之指狀物FNG0。
即，選擇區塊BLK2中之指狀物FNG0之2根字元線WL11及WL12，並寫入分配至其等之低階頁面資料。
於其他列解碼器120-0、120-1、及120-3中，信號線TG設為“L”位準，因此，區塊BLK0、BLK1、及BLK3之字元線WL設為非選擇狀態。
其次，利用圖22對施加至B型區塊BLK2之字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓進行說明。圖22與於通常區塊所說明之圖16對應。
如圖所示，與利用圖16所說明之通常區塊之情形之不同之處在於，2根字元線WL(k+1)及WL(k+2)均被選擇，且被施加電壓VPGM。即，於各個NAND串NS中，對與相鄰之2根字元線WL(k+1)及WL(k+2)連接之2個記憶單元電晶體MT(k+1)及MT(k+2)編程相同之資料。
即，於B型區塊，亦與A型區塊同樣地同時選擇2根字元線WL，但同時選擇之字元線WL之組合與A型區塊選擇時不同。
1.2.3關於讀出動作
其次，對讀出動作進行說明。以下，僅對與寫入動作不同之方面進行說明。
<針對通常區塊之讀出動作>
圖23係自通常區塊讀出資料時之NAND匯流排上之各種信號之時序圖。
如圖所示，控制器200首先發出通常之讀出指令“00h”(相當於圖13之步驟S14)，繼而，發出位址(A1~A5)，其後，發出指令“30h”。定序器170根據於寄存器160保持有通常之讀出指令之情況，而辨識已接收到對通常區塊之讀出存取。進而，定序器170響應已接收到指令“30h”之情況而開始讀出動作，從而NAND型快閃記憶體100成為忙碌狀態(RBn=“L”)。
若NAND型快閃記憶體100恢復為就緒狀態(RBn=“H”)，則控制器200使信號REn轉換。與該信號REn同步地，將讀出資料自NAND型快閃記憶體100傳輸至控制器200。
NAND型快閃記憶體100內之動作與圖15相同，於與通常區塊BLK0對應之列解碼器120-0中，電晶體21、22、24、26設為接通狀態。
圖24係表示針對上述區塊BLK0之讀出時施加至字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓之時序圖。
如圖所示，於時刻t0，SGD驅動器31-0及SGS驅動器32-0對選擇閘極線SGD0及SGS0施加電壓VSG。電壓VSG係使選擇電晶體ST1接通之電壓。又，SGD驅動器31-1及SGS驅動器32-1對選擇閘極線SGD1及SGS1施加0V。
其次，於時刻t1，感測放大器140將位元線BL預充電至電壓Vb1。又，與非選擇字元線WL對應之WL驅動器30對非選擇字元線WL施加電壓VREAD或VREADK。電壓VREAD及VREADK係不論保持資料為何均使記憶單元電晶體MT接通之電壓。電壓VREADK被施加至與選擇字元線WLg相鄰之非選擇字元線WL(g+1)及WL(g-1)，且為 例如VREADK>VREAD。或者，亦可為VREADK=VREAD。又，DWL驅動器33藉由對虛設字元線DWL施加電壓VSG，而使虛設電晶體DT接通。再者，電壓VSG亦可為與VREAD相同之值。
其次，於時刻t2，WL驅動器30-g對選擇字元線WLg依序施加讀出電壓VCG1、VCG2、及VCG3。若藉由施加讀出電壓而將與選擇字元線WLg連接之記憶單元電晶體MT接通，則單元電流自位元線BL朝向源極線SL於NAND串NS內流動。藉由感測放大器140感測該電流，能夠判別資料。
<針對A型區塊之讀出動作>
其次，對自A型區塊讀出之動作進行說明。以下，僅對與自上述通常區塊讀出之動作不同之方面進行說明。
圖25係NAND匯流排上之各種信號之時序圖，與針對通常區塊所說明之圖23對應。與利用圖23所說明之自通常區塊讀出時之不同之處在於，控制器200於發出指令“00h”之前，首先發出A模式存取指令“XX_Ah”。此與對A型區塊之寫入動作相同。其他方面如利用圖23所說明般。
NAND型快閃記憶體100內之動作與寫入動作時所說明之圖18相同。即，藉由定序器170發出信號CMD_A，而將列解碼器120-1中之信號線TG設為“H”位準。
其次，利用圖26對施加至A型區塊BLK1之字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓進行說明。圖26與於通常區塊所說明之圖24對應。
如圖所示，與通常區塊之情形之不同之處在於，與寫入動作時同樣地，2根字元線WLk及WL(k+1)均被選擇，且被施加電壓VCG1~VCG3(k=2g，(2g+1)為23以下)。即，於各個NAND串NS中，自與相鄰之2根字元線WLk及WL(k+1)連接之2個記憶單元電晶體MTk及 MT(k+1)同時讀出資料。
<針對B型區塊之讀出動作>
其次，就針對B型區塊之讀出動作進行說明。以下，亦僅對與上述對通常區塊之寫入動作不同之方面進行說明。
對B型區塊BLK2存取時之NAND匯流排上之各種信號之時序圖相當於在圖25中將A模式存取指令“XX_Ah”替換為B模式存取指令“XX_Bh”所得者。
又，NAND型快閃記憶體100內之動作與寫入動作時所說明之圖21相同。即，藉由定序器170發出信號CMD_B，而將列解碼器120-2中之信號線TG設為“H”位準。
其次，利用圖27對施加至B型區塊BLK2之字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓進行說明。圖27與於通常區塊所說明之圖24對應。
如圖所示，與利用圖24所說明之通常區塊之情形之不同之處在於，2根字元線WL(k+1)及WL(k+2)均被選擇，且被施加電壓VCG1~VCG3。即，於各個NAND串NS中，自與相鄰之2根字元線WL(k+1)及WL(k+2)連接之2個記憶單元電晶體MT(k+1)及MT(k+2)同時讀出資料。
1.2.4關於刪除驗證動作
其次，對刪除驗證動作進行說明。刪除驗證係確認記憶單元電晶體MT之閾值電壓是否因刪除動作而充分下降之動作。而且，刪除驗證動作係與讀出動作大致相同之動作，但自複數根字元線WL讀出資料之方面與通常之讀出動作不同。再者，以下，以資料以區塊為單位被刪除之情形為例進行說明。
<針對通常區塊之刪除驗證動作>
圖28係對通常區塊執行刪除驗證時之NAND匯流排上之各種信號 之時序圖。
如圖所示，控制器200首先發出通常之刪除指令“60h”(相當於圖13之步驟S14)，繼而，發出成為刪除對象之區塊BLK之區塊位址(A3~A5)，其後，發出指令“D0h”。定序器170根據於寄存器160保持有通常之刪除指令之情況，而辨識已接收到對通常區塊之刪除存取。而且，定序器170響應已接收到指令“D0h”之情況而開始刪除動作，從而NAND型快閃記憶體100成為忙碌狀態(RBn=“L”)。於該忙碌狀態期間，於NAND型快閃記憶體100，進行資料之刪除動作及刪除驗證動作。
若NAND型快閃記憶體100恢復為就緒狀態，則控制器200發出狀態讀取指令“70h”，使信號REn有效化。與該信號REn同步地，將表示刪除動作是否已正常地完成之狀態資訊自NAND型快閃記憶體100之狀態寄存器(於圖1中省略了圖示)傳輸至控制器200。
NAND型快閃記憶體100內之列解碼器120之動作與於寫入動作所說明之圖15相同，於與通常區塊BLK0對應之列解碼器120-0中，電晶體21、22、24、26設為接通狀態。
圖29係表示針對上述區塊BLK0之刪除驗證時施加至字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓之時序圖。
如上所述般，資料係以區塊BLK為單位被刪除，因此，刪除驗證係對刪除對象區塊BLK中所包含之所有指狀物FNG0及FNG1進行。而且，針對各指狀物FNG之刪除驗證分2次進行。於圖29中，表示了針對指狀物FNG0之第1次刪除驗證動作、及第2次刪除驗證動作。
如圖29之左圖所示，於第1次刪除驗證動作中，將與偶數字元線WL連接之記憶單元電晶體MT設為刪除驗證對象。即，WL驅動器30-2i(i為0~11之整數)分別選擇字元線WL2i(=WL0、WL2、WL4、 WL6、…)，並對字元線WL2i施加刪除驗證電壓VCG_EV。電壓VCG_EV係成為記憶單元電晶體MT之閾值電壓是否已達到刪除位準之判定基準的電壓。又，WL驅動器30-(2i+1)分別對字元線WL(2i+1)(=WL1、WL3、WL5、WL7、…)施加電壓VREAD。
其他方面與讀出動作時相同。若於該狀態下電流自所有位元線BL流至源極線SL，則判斷為與偶數字元線WL2i連接之記憶單元電晶體MT之資料已被刪除。
於第2次刪除驗證動作中，如圖29之右圖所示，將與奇數字元線WL連接之記憶單元電晶體MT設為刪除驗證對象。即，WL驅動器30-(2i+1)(i為0~11之整數)分別選擇字元線WL(2i+1)(=WL1、WL3、WL5、WL7、…)，並對字元線WL(2i+1)施加刪除驗證電壓VCG_EV。又，WL驅動器30-2i分別對字元線WL2i(=WL0、WL2、WL4、WL6、…)施加電壓VREAD。
其他方面與讀出動作時相同。若於該狀態下電流自所有位元線BL流至源極線SL，則判斷為與奇數字元線WL(2i+1)連接之記憶單元電晶體MT之資料已被刪除。
繼而，進行針對指狀物FNG1之刪除驗證動作。與針對指狀物FNG0之刪除驗證動作之不同之處在於，代替選擇閘極線SGD0及SGS0而對選擇閘極線SGD1及SGS1賦予電壓VSG，其他方面相同。
<針對A型區塊之刪除驗證動作>
其次，就針對A型區塊之刪除驗證動作進行說明。以下，僅對與上述針對通常區塊之刪除驗證動作之不同之處進行說明。
圖30係NAND匯流排上之各種信號之時序圖，與圖28對應。與利用圖28所說明之針對通常區塊之刪除驗證動作時之不同之處在於，控制器200於發出指令“60h”之前，首先發出A模式存取指令“XX_Ah”。此與寫入動作時及讀出動作時相同。其他方面如利用圖 28所說明般。
NAND型快閃記憶體100內之列解碼器120之動作與寫入動作時所說明之圖18相同。即，藉由定序器170發出信號CMD_A，而將列解碼器120-1中之信號線TG設為“H”位準。
圖31係表示針對A型區塊BLK1之刪除驗證時施加至字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓之時序圖，與圖29對應。
A型區塊BLK1之情形亦與通常區塊BLK0同樣，針對各指狀物FNG之刪除驗證動作分2次進行。於圖31中，表示了針對指狀物FNG0之第1次刪除驗證動作、及第2次刪除驗證動作。與通常區塊BLK0之情形之不同之處在於，於A型區塊BLK1，以2根為單位將字元線WL設為選擇/非選擇。
如圖31之左圖所示，於第1次刪除驗證動作中，將與任一偶數字元線WL連接之記憶單元電晶體MT、及和該記憶單元電晶體MT於汲極側相鄰之與奇數字元線WL連接之記憶單元電晶體MT設為刪除驗證對象。
即，WL驅動器30-4i及30-(4i+1)(i為0~5之整數)分別選擇字元線WL4i及字元線WL(4i+1)，並對該等字元線WL4i及WL(4i+1)施加刪除驗證電壓VCG_EV。更具體而言，對字元線WL0、WL1、WL4、WL5、WL8、WL9、WL12、WL13…施加電壓VCG_EV。
又，WL驅動器30-(4i+2)及30-(4i+3)分別對字元線WL(4i+2)及字元線WL(4i+3)施加電壓VREAD。更具體而言，對字元線WL2、WL3、WL6、WL7、WL10、WL11、WL14、WL15…施加電壓VREAD。
其他方面與讀出動作時相同。
於第2次刪除驗證動作中，如圖31之右圖所示，將於第1次刪除 驗證動作中被設為非選擇之字元線WL設為刪除驗證對象。即，WL驅動器30-(4i+2)及30-(4i+3)(i為0~5之整數)分別選擇字元線WL(4i+2)及字元線WL(4i+3)，並對該等字元線WL(4i+2)及WL(4i+3)施加刪除驗證電壓VCG_EV。即，對字元線WL2、WL3、WL6、WL7、WL10、WL11、WL14、WL15…施加電壓VCG_EV。
又，WL驅動器30-4i及30-(4i+1)分別對字元線WL(4i)及字元線WL(4i+1)施加電壓VREAD。即，對字元線WL0、WL1、WL4、WL5、WL8、WL9、WL12、WL13…施加電壓VREAD。
其他方面與讀出動作時相同。繼而，進行針對指狀物FNG1之刪除驗證動作。
<針對B型區塊之刪除驗證動作>
其次，就針對B型區塊之刪除驗證動作進行說明。以下，僅對與上述針對A型區塊BLK1之刪除驗證動作不同之方面進行說明。
NAND匯流排上之各種信號之時序圖相當於在圖30中將A模式存取指令“XX_Ah”替換為B模式存取指令“XX_Bh”所得者。
又，NAND型快閃記憶體100內之列解碼器120之動作與寫入動作時所說明之圖21相同。即，藉由定序器170發出信號CMD_B，而將列解碼器120-2中之信號線TG設為“H”位準。
圖32係表示針對B型區塊BLK2之刪除驗證時施加至字元線WL、選擇閘極線SGD、SGS、虛設字元線DWL、及位元線BL之電壓之時序圖，與圖29對應。
B型區塊BLK2之刪除驗證動作與A型BLK1之情形之不同之處在於，關於所選擇之2根字元線WL，與任一偶數字元線連接之記憶單元電晶體MT、及和該記憶單元電晶體MT於源極側相鄰之與奇數字元線連接之記憶單元電晶體MT成為刪除驗證對象。
例如，如圖32之左圖所示，於第1次刪除驗證動作中，WL驅動器 30-(4i+1)、30-(4i+2)(i為0~4之整數)、30-21、及30-22分別選擇字元線WL(4i+1)、WL(4i+2)、WL21、及WL22，並對該等字元線WL(4i+1)、WL(4i+2)、WL21、及WL22施加刪除驗證電壓VCG_EV。即，對字元線WL1、WL2、WL5、WL6、WL9、WL10、WL13、WL14…、WL21、及WL22施加電壓VCG_EV。
又，WL驅動器30-(4i+3)、30-(4i+4)、及30-23分別對字元線WL(4i+3)(=WL3、WL7、WL11、WL15、…)、字元線WL(4i+4)(=WL4、WL8、WL12、WL16、…)、及WL23施加電壓VREAD。即，對字元線WL3、WL4、WL7、WL8、WL11、WL12、WL15、WL16、…、及WL23施加電壓VREAD。
又，WL驅動器30-0對字元線WL0施加電壓VSG。
其他方面與讀出動作時相同。
於第2次刪除驗證動作中，如圖32之右圖所示，將於第1次刪除驗證動作中被設為非選擇之字元線WL設為刪除驗證對象。即，WL驅動器30-(4i+3)、30-(4i+4)(i為0~4之整數)、及30-23分別選擇字元線WL(4i+3)、字元線WL(4i+4)、及WL23，並對該等字元線WL(4i+3)、WL(4i+4)、及WL23施加刪除驗證電壓VCG_EV。又，WL驅動器30-(4i+1)、30-(4i+2)、30-21、及30-22分別對字元線WL(4i+1)、字元線WL(4i+2)、WL21、及WL22施加電壓VREAD。
又，WL驅動器30-0對字元線WL0施加電壓VSG。
其他方面與讀出動作時相同。繼而，進行針對指狀物FNG1之刪除驗證動作。
1.3本實施形態之效果
若為本實施形態之構成，則能夠有效率地修復不良。以下，對本效果進行說明。
圖33係簡化地表示三維積層型NAND型快閃記憶體之記憶單元陣 列之模式圖。作為NAND型快閃記憶體中可能產生之不良之一種，有相鄰之字元線WL之短路(以下，簡稱為短路不良)。產生有該短路不良之區塊BLK只要未特別地實施對策，則會被登記成壞區塊，其整個區域變得無法使用。
然而，三維積層型NAND型快閃記憶體之區塊BLK係複數個指狀物FNG之集合，1個區塊BLK之記憶容量非常大。因此，因少數之短路不良而被視為壞區塊會導致使NAND型快閃記憶體之製造效率下降。
該短路不良如圖33所示般根據位置可分為2個類型。一個係某偶數字元線WL(2i)及與該字元線於汲極側相鄰之奇數字元線WL(2i+1)之短路不良。將此稱為第1短路不良。另一個係某偶數字元線WL(2i)及與該字元線於源極側相鄰之奇數字元線WL(2i+1)之短路不良。將此稱為第2短路不良。
因此，於本實施形態中，於產生了第1短路不良之區塊BLK中，將某偶數字元線WL(2i)及與該字元線於汲極側相鄰之奇數字元線WL(2i+1)之2根作為一組進行控制。亦即，包含列解碼器120及驅動電路130之列系控制電路使針對2根字元線WL(2i)及WL(2i+1)之控制共通，將該2根字元線WL(2i)及WL(2i+1)宛如1根字元線般進行處理。換言之，以如下方式進行處理：於記憶單元電晶體MT(2i)及MT(2i+1)保持相同之資料，由該2個記憶單元電晶體MT(2i)及MT(2i+1)形成1個記憶單元電晶體MT。
將該情況示於圖34。於圖34中，作為一例在字元線WL2與WL3之間產生了短路不良。於該情形時，列系控制電路將字元線WL0及WL1作為1根字元線進行處理，將字元線WL2及WL3作為1根字元線進行處理，以下同樣。因此，產生了短路不良之字元線WL2及WL3亦能作為正常之字元線進行處理。以此方式處理之區塊BLK為A型區塊。
又，於本實施形態中，在產生了第2短路不良之區塊BLK中，將某偶數字元線WL(2i)及與該字元線於源極側相鄰之奇數字元線WL(2i-1)之2根作為一組進行控制。亦即，列系控制電路使針對2根字元線WL(2i)及WL(2i-1)之控制共通，將該2根字元線WL(2i)及WL(2i-1)宛如1根字元線般進行處理。
將該情況示於圖35。於圖35中，作為一例在字元線WL1與WL2之間產生了短路不良。於該情形時，列系控制電路將字元線WL1及WL2作為1根字元線進行處理。因此，能夠將產生了短路不良之字元線WL1及WL2作為正常之字元線進行處理。以此方式處理之區塊BLK為B型區塊。
如上所述般，根據本實施形態，列系控制電路針對檢測出短路不良之區塊BLK，對字元線WL以2根為單位進行控制。更具體而言，以短路之2根字元線WL成為同電位之方式進行控制。此時，根據短路不良之位置，改變進行相同控制之2根字元線WL之組。藉此，頁面數(記憶容量)變為通常區塊之一半，但能夠將存在短路不良之區塊BLK不設為壞區塊而進行使用。換言之，能夠有效率地修復短路不良，其結果為，能夠提高NAND型快閃記憶體之製造效率。
再者，於NAND型快閃記憶體之製造過程中，所產生之短路不良為第1短路不良抑或是第2短路不良，能夠藉由不良檢測測試進行檢測。進而，根據本實施形態，只要能檢測出短路不良為第1短路不良抑或是第2短路不良即可，無需特定出短路不良之產生位置。因此，能夠利用簡單之測試方法實現本實施形態。
2.第2實施形態
其次，對第2實施形態之半導體記憶裝置及記憶體系統進行說明。本實施形態與上述第1實施形態中控制器200用以讀出區塊資訊之方法有關。以下，僅對與第1實施形態不同之方面進行說明。
作為控制器200獲得區塊資訊之方法，控制器200可將通電讀取時所讀出之區塊表自NAND型快閃記憶體100讀出。又，作為其他方法，亦可自區塊解碼器20之閂電路40讀出區塊資訊。於本實施形態中，對該後者之方法進行說明。
2.1區塊資訊之讀出方法
利用圖36對自區塊解碼器20讀出區塊資訊之方法進行說明。區塊資訊之讀出係於對NAND型快閃記憶體100接通電源後且例如對NAND型快閃記憶體100最初存取前進行。或者，亦可於無來自主機機器300之存取命令之空閒時間進行。
又，控制器200於例如內置記憶體220保持有區塊表。該區塊表之各項係針對各區塊保持表示通常區塊之資料“00”作為初始值。而且，藉由利用以下說明之方法讀出區塊資訊，而更新內置記憶體220之區塊表。
如圖所示，當對NAND型快閃記憶體100接通電源時，控制器200將NAND型快閃記憶體100之所有區塊BLK之資料刪除(步驟S30)。其結果為，於記憶單元陣列110中，能夠由控制器200進行存取之區域之資料之所有位元設為“1”。
其次，控制器200進行第1檢查。即，控制器200對成為區塊資訊之讀出對象之區塊中之最初之區塊BLK以通常模式進行存取(步驟S31)。具體而言，不發出第1實施形態中之A模式存取指令及B模式存取指令，而發出通常之存取指令，自對象區塊BLK讀出資料。通常模式下之讀出動作如第1實施形態中利用圖15、圖23、及圖24所說明般。
然後，控制器200自NAND型快閃記憶體100讀出對象區塊BLK中之開頭頁面(頁面位址PA=“00”)之最初之1位元部分(行位址CA=“00”)之資料。由於在步驟S30中區塊BLK內之資料被刪除，故而讀 出資料之所有位元應該讀出“1”，即，以16進制記法應該讀出“FFh”。因此，控制器200判斷是否正確地讀出了該“FFh”(步驟S32)。
於正確地讀出之情形時(步驟S32、是)，控制器200自NAND型快閃記憶體100讀出對象區塊BLK中之最終頁面(頁面位址PA=“95”)之最初之1位元部分(列位址CA=“00”)之資料。然後，控制器200判斷是否正確地讀出了“FFh”(步驟S33)。
於正確地讀出之情形時(步驟S33、是)，控制器200判斷該區塊BLK為通常區塊。因此，將區塊資訊以“00”確定，並自下一個區塊BLK讀出區塊資訊(步驟S34、否、及步驟S35)。
於至少在步驟S32或S33中未正確地讀出資料之情形時(步驟S32、否、及步驟S33、否)，該區塊BLK有可能為以通常之存取指令無法存取之區塊BLK、即A型區塊、B型區塊、或壞區塊。因此，控制器200繼而進行第2檢查。即，控制器200發出第1實施形態中所說明之A模式存取指令。藉此，對NAND型快閃記憶體100以A模式進行存取，自對象區塊BLK讀出資料(步驟S36)。A模式下之讀出動作如第1實施形態中利用圖18、圖25、及圖26所說明般。再者，所謂未正確地讀出資料之情形，包含讀出了“FFh”以外之資料之情形、或讀出動作本身失敗之情形。
然後，控制器200自NAND型快閃記憶體100讀出對象區塊BLK中之開頭頁面之最初之1位元部分之資料，並判斷是否正確地讀出了“FFh”作為讀出資料(步驟S37)。
於正確地讀出之情形時(步驟S37、是)，控制器200自NAND型快閃記憶體100讀出對象區塊BLK中之最終頁面(頁面位址PA=“47”)之最初之1位元部分之資料。然後，控制器200判斷是否正確地讀出了“FFh”(步驟S38)。
藉由該第2檢查，區塊資訊之高階位元確定。即，於至少在步驟S37或S38中未正確地讀出資料之情形時(步驟S37、否、及步驟S38、否)，該區塊BLK有可能為以A模式存取指令無法存取之區塊BLK、即B型區塊或壞區塊。因此，控制器200將關於該區塊BLK之區塊資訊之高階位元覆寫為“1”(步驟S39)。
另一方面，於正確地讀出之情形時(步驟S37、是、及步驟S38、是)，控制器200判斷該區塊BLK為A型區塊之可能性較高。因此，將關於該區塊之區塊資訊之高階位元以“0”確定。
繼而，控制器200進行第3檢查。即，控制器200發出第1實施形態中所說明之B模式存取指令。藉此，控制器200對NAND型快閃記憶體100以B模式進行存取，並自對象區塊BLK讀出資料(步驟S40)。B模式下之讀出動作如第1實施形態中利用圖21及圖27所說明般。
然後，控制器200自NAND型快閃記憶體100讀出對象區塊BLK中之開頭頁面之最初之1位元部分之資料，並判斷是否正確地讀出了“FFh”作為讀出資料(步驟S41)。
於正確地讀出之情形時(步驟S41、是)，控制器200自NAND型快閃記憶體100讀出對象區塊BLK中之最終頁面(頁面位址PA=“47”)之最初之1位元部分之資料。然後，控制器200判斷是否正確地讀出了“FFh”(步驟S42)。
藉由該第3檢查，區塊資訊之低階位元確定。即，於至少在步驟S41或S42中未正確地讀出資料之情形時(步驟S41、否、及步驟S42、否)，可知該區塊BLK為以B模式存取指令無法存取之區塊BLK、即A型區塊或壞區塊。因此，控制器200將關於該區塊BLK之區塊資訊之低階位元覆寫為“1”(步驟S43)。
另一方面，於正確地讀出之情形時(步驟S41、是、及步驟S42、是)，控制器200判斷該區塊BLK為B型區塊。因此，將關於該區塊之 區塊資訊之低階位元以“0”確定。
藉由以上之第2及第3檢查，關於A型區塊、B型區塊、及壞區塊之區塊資訊之高階位元及低階位元確定。
2.2區塊資訊讀出方法之具體例
其次，利用圖37至圖40對上述區塊資訊讀出方法之具體例進行說明。圖37至圖40分別表示用以確定通常區塊、A型區塊、B型區塊、及壞區塊之動作之流程。而且，附註於自列解碼器120朝向區塊BLK之箭頭之圓形記號表示電晶體21成為接通狀態，對資料讀出適當之電壓自列解碼器120向區塊BLK傳輸，叉記號表示電晶體21成為斷開狀態，適當之電壓未自列解碼器120向區塊BLK傳輸。
2.2.1通常區塊之情形
首先，利用圖37對檢查對象區塊為通常區塊之情形進行說明。
如圖所示，於通常區塊之情形時，在對應之列解碼器120保持有“00”作為區塊資訊。因此，藉由步驟S31中之通常模式之讀出存取，能夠正確地讀出資料。其結果為，於第1檢查完成之時間點，確定該區塊為通常區塊。
2.2.2 A型區塊之情形
其次，利用圖38對檢查對象區塊為A型區塊之情形進行說明。
如圖所示，於A型區塊之情形時，在對應之列解碼器120保持有“01”作為區塊資訊。因此，藉由第1檢查(通常模式之讀出存取)，無法正確地讀出資料。更具體而言，由於選擇閘極線SGD及SGS被設為0V，故而讀出之頁面資料之所有位元成為“0”。
其次，於第2檢查(A模式之讀出存取)中，由定序器170發出信號CMD_A，因此，資料被正確地讀出。而且，藉由第3檢查(B模式之讀出存取)，未正確地讀出資料。其結果為，確定該區塊為A型區塊。
2.2.3 B型區塊之情形
其次，利用圖39對檢查對象區塊為B型區塊之情形進行說明。
如圖所示，於B型區塊之情形時，在對應之列解碼器120保持有“10”作為區塊資訊。因此，藉由第1檢查及第2檢查，無法正確地讀出資料。而且，於第3檢查中，由定序器170發出信號CMD_B，因此，資料被正確地讀出。其結果為，確定該區塊為B型區塊。
2.2.4壞區塊之情形
其次，利用圖40對檢查對象區塊為壞區塊之情形進行說明。
如圖所示，於壞區塊之情形時，在對應之列解碼器120保持有“11”作為區塊資訊。因此，利用通常模式、A模式、及B模式中之任一存取方法，列解碼器120均未選擇該區塊BLK。因此，藉由第1至第3檢查之所有檢查，無法正確地讀出資料。其結果為，確定該區塊為壞區塊。
2.3本實施形態之效果
作為控制器200自NAND型快閃記憶體100讀出區塊資訊之方法，例如能夠使用本實施形態中所說明之方法。
3.變化例等
如上所述般，上述實施形態之半導體記憶裝置包括第1及第2區塊(通常BLK及A型BLK)、及列控制電路(R/D及驅動器)。第1及第2區塊(通常BLK及A型BLK)具備能夠保持資料之複數個記憶單元電晶體。列控制電路(R/D及驅動器)於資料之寫入及讀出時，對第1區塊以第1模式進行控制，對第2區塊以第2模式進行控制。第1及第2區塊分別具備第1字元線(WLn+1)及第2字元線(WLn-1)、以及位於上述第1字元線(WLn+1)與上述第2字元線(WLn-1)之間之第3字元線(WLn)。列控制電路能夠獨立地控制第1及第2區塊之各者中之第1至第3字元線之電位。而且，列控制電路於第1模式(通常BLK控制)下，選擇第3字元線(WLn)，將第1及第2字元線(WLn+1及WL-1)之兩者設為非選 擇。進而，於第2模式(A型BLK控制)下，選擇第1及第3字元線之兩者(WLn及WLn+1)，將第2字元線(WLn-1)設為非選擇。
根據本構成，即便於產生了字元線短路不良之情形時，亦能夠將區塊BLK不設為壞區塊而作為能夠使用之區塊進行處理。
再者，實施形態並不限於上述所說明之形態，能夠進行各種變化。例如，於上述實施形態中，以字元線短路之種類為利用圖33所說明之2種之情形為例進行了說明。然而，不一定限於相鄰之字元線彼此之短路，例如對於圖33中之字元線WL(2i-1)與WL(2i+1)之短路不良，亦能夠應用上述實施形態。進而，不僅為2根字元線間之短路，亦可為例如於3根以上之字元線間產生了短路不良之情形。於該情形時，對短路之3根字元線WL分配相同之頁面位址。又，隨著要處理之短路不良之種類增加，區塊資訊亦不限於利用圖10所說明之2位元資料，亦可為3位元以上。
又，第2實施形態中所說明之圖36之流程圖亦能適當進行變化。例如，若為圖36之例，則於檢查區塊BLK時，確認自開頭頁面與最終頁面之2頁面讀出之資料。然而，不一定必須為該2頁面，亦可為任一頁面，或者，亦可確認3頁面以上之資料。又，於圖36中，列舉了確認各頁面之開頭1位元資料之例，但此亦僅為一例，亦可確認1頁面之所有位元是否為“1”，或者，亦可確認未達1位元或2位元以上之資料。進而，第1至第3檢查之順序可適當進行更換。又，於圖36之例中，亦可於藉由第2檢查正確地讀出資料之階段將該區塊BLK確定為A型區塊。
進而，區塊解碼器20之構成並不限定於利用圖12所說明之構成。例如，於圖12中，亦可除閂電路40以外另外設置保持表示為壞區塊之壞區塊旗標的閂電路。將此種例示於圖41。如圖所示，區塊解碼器20進而具備閂電路52及反相器53。而且，閂電路52於對應之區塊 BLK為壞區塊之情形時保持“1”。因此，於與壞區塊對應之區塊解碼器20中，信號線TG始終成為“L”位準。
又，利用圖4至9所說明之頁面位址之分配方法僅為一例，亦可為其他分配方法。例如，亦可首先對應於指狀物FNG0之所有字元線WL分配頁面位址，其次，對指狀物FNG1之字元線WL分配頁面位址。
進而，於上述實施形態中，列舉將記憶單元三維地積層而成之NAND型快閃記憶體為例進行了說明，但亦能夠應用於將記憶單元二維地排列於半導體基板上而成之平面型NAND型快閃記憶體。進而，並不限於電荷累積層由絕緣膜形成之MONOS(Metal Oxide Nitride Oxide Silicon，金屬氧化氮氧化矽)型，亦可應用於電荷累積層由導電膜形成之FG(Floathing Gate，浮閘)型。又，以1個記憶單元電晶體MT保持2位元資料之情形為例進行了說明，但亦可為保持1位元資料或3位元以上之資料之情形。
又，上述實施形態中所說明之流程圖中之各步驟之順序僅為一例，能夠於可能之範圍內更換其順序。
於1個記憶單元電晶體MT保持2位元資料之情形時，其閾值電壓根據保持資料而採用4種位準中之任一種。於將4種位準以從低到高之順序設為刪除位準、A位準、B位準、及C位準之情形時，於A位準之讀出動作時施加至選擇字元線之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V等任一者之間。於B位準之讀出時施加至選擇字元線之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V等任一者之間。於C位準之讀出動作時施加至選擇字元線之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、 3.4V~3.5V、3.5V~3.6V、3.6V~4.0V等任一者之間。作為讀出動作之時間(tR)，可為例如25μs~38μs、38μs~70μs、70μs~80μs等任一者之間。
寫入動作包含編程動作與驗證動作。於寫入動作時，最初施加至編程動作時所選擇之字元線之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V等任一者之間。亦可使對第奇數根字元線進行寫入時最初施加至所選擇之字元線之電壓與對第偶數根字元線進行寫入時最初施加至所選擇之字元線之電壓不同。於將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為階躍電壓，可列舉例如0.5V左右。作為施加至非選擇字元線之電壓，亦可為例如6.0V~7.3V之間。並不限定於此，亦可為例如7.3V~8.4V之間，還可為6.0V以下。亦可根據非選擇字元線為第奇數根字元線抑或是第偶數根字元線，而使施加之通路電壓不同。作為寫入動作之時間(tProg)，可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
於刪除動作時，最初施加至配置於半導體基板上部且於上方配置有記憶單元之井之電壓為例如12V~13.6V之間。並不限定於此，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V等任一者之間。作為刪除動作之時間(tErase)，可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
又，記憶單元亦可為例如以下般之構造。記憶單元具有介隔膜厚為4nm~10nm之隧道絕緣膜配置於矽基板等半導體基板上之電荷累積膜。該電荷累積膜可設為膜厚為2nm~3nm之氮化矽(SiN)膜或氮氧化矽(SiON)膜等絕緣膜與膜厚為3nm~8nm之多晶矽(Poly-Si)膜之積層構造。亦可對多晶矽膜添加釘(Ru)等金屬。記憶單元於電荷累積膜上具有絕緣膜。該絕緣膜具有由例如膜厚為3nm~10nm之下層 High-k膜與膜厚為3nm~10nm之上層High-k膜夾著之膜厚為4nm~10nm之氧化矽(SiO)膜。作為High-k膜之材料，可列舉氧化鉿(HfO)等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3nm~10nm之功函數調整用膜而設置膜厚為30nm~70nm之控制電極。此處，功函數調整用膜為例如氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜等。控制電極可使用鎢(W)等。可於記憶單元間配置氣隙。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等實施形態能以其他各種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
S10~S21‧‧‧步驟

Claims (10)

  1. 一種半導體記憶裝置，其特徵在於具備：第1及第2區塊，其等具備能夠保持資料之複數個記憶單元電晶體；及列控制電路，其於資料之寫入及讀出時，對上述第1區塊以第1模式進行控制，並對上述第2區塊以第2模式進行控制；上述第1及第2區塊分別具備第1字元線及第2字元線、以及位於上述第1字元線與上述第2字元線之間之第3字元線，上述列控制電路能夠獨立地控制上述第1及第2區塊之各者中之上述第1至第3字元線之電位，且於上述第1模式下，選擇上述第3字元線，將上述第1及第2字元線之兩者設為非選擇，於上述第2模式下，選擇上述第1及第3字元線之兩者，將上述第2字元線設為非選擇。
  2. 如請求項1之半導體記憶裝置，其中上述列控制電路於上述第2模式下對上述第1及第3字元線施加相同之電位。
  3. 如請求項1或2之半導體記憶裝置，其進而具備第3區塊，該第3區塊具備複數個上述記憶單元電晶體及上述第1至第3字元線，上述第1至第3區塊進而具備：NAND串，其係於第1選擇電晶體與第2選擇電晶體之間串聯連接複數個上述記憶單元電晶體而成；及第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；上述列控制電路於上述資料之寫入及讀出時，對上述第3區塊以第3模式進行控制， 上述列控制電路於上述第3模式下，選擇上述第2及第3字元線之兩者，將上述第1字元線設為非選擇，上述第3字元線於上述第2區塊中為自上述第1選擇閘極線數起第偶數根字元線，於上述第3區塊中為自上述第1選擇閘極線數起第奇數根字元線。
  4. 如請求項3之半導體記憶裝置，其中上述列控制電路於上述第3模式下對上述第2及第3字元線施加相同之電位。
  5. 如請求項1或2之半導體記憶裝置，其中上述半導體記憶裝置能夠接收用以對上述第1區塊進行存取之第1指令、及用以對上述第2區塊進行存取之與第1指令不同之第2指令，於上述半導體記憶裝置伴隨上述第1指令接收到指定上述第2區塊之位址之情形時，上述列控制電路將上述第2區塊設為非選擇，於上述半導體記憶裝置伴隨上述第2指令接收到指定上述第1區塊之位址之情形時，上述列控制電路將上述第1區塊設為非選擇。
  6. 如請求項3之半導體記憶裝置，其中上述第1至第3區塊中之任一者保持表示上述第1至第3區塊之各者以上述第1至第3模式中之哪一模式進行動作之資訊。
  7. 一種記憶體系統，其特徵在於具備：控制器，其能夠發出第1指令、及與上述第1指令不同之第2指令；以及半導體記憶裝置，其具備能夠根據上述第1指令進行存取之第1區塊、及能夠根據上述第2指令進行存取之第2區塊； 於資料之寫入及讀出時，在上述半導體記憶裝置中，於接收到上述第1指令時與接收到上述第2指令時，所選擇之字元線之根數不同。
  8. 如請求項7之記憶體系統，其中上述控制器進而能夠發出分別指定上述第1及第2區塊之第1及第2位址，於上述半導體記憶裝置，於接收到上述第1指令之情形時，當進而接收到第1位址時，能夠對上述第1區塊進行存取，當接收到上述第2位址時，對上述第1、第2區塊中之任一者之存取均被禁止，於接收到上述第2指令之情形時，當進而接收到第2位址時，能夠對上述第2區塊進行存取，當接收到上述第1位址時，對上述第1、第2區塊中之任一者之存取均被禁止。
  9. 如請求項7或8之記憶體系統，其中就上述控制器而言之上述第1區塊之記憶容量係上述第2區塊之記憶容量之2倍。
  10. 如請求項7或8之記憶體系統，其中上述控制器保持表示上述第1及第2區塊能夠根據上述第1、第2指令中之哪一個進行存取之表格。
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