JP7358496B2 - メモリデバイスからデータを読み取る速度を高める方法 - Google Patents
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Description
ステップS402:行デコーダ12は、第nのワード線WL(n)に第1のプレパルス電圧Vp1を印加し、その間、第nのワード線WL(n)に隣接する隣接ワード線に、第2のプレパルス電圧Vp2を印加する、
ステップS404:行デコーダ12は、第nのワード線WL(n)を接地し、その間、隣接ワード線上で第2のプレパルス電圧Vp2を維持する、
ステップS406:行デコーダ12は、第nのワード線WL(n)上の電圧を開始読取りレベルへプルする、
ステップS408:第nのワード線上での電圧が開始読取りレベルに達するのに先立って、行デコーダ12は、隣接ワード線上での電圧を第1のプレパルス電圧Vp1まで駆動する、
ステップS410:読取り動作において、行デコーダ12は、第nのワード線上での電圧を開始読取りレベルから次の読取りレベルまでプルし、その間、隣接ワード線上での電圧を第1のプレパルス電圧に維持する。
ルすると、行デコーダ12は、時間遅延なしまたはありで、隣接ワード線を、第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1へ駆動することができる。いくつかの実施形態では、行デコーダ12は、選択されたワード線WL(n)上の電圧をプルした直後に、時間遅延中に隣接ワード線上の第2のプレパルス電圧Vp2を維持し、時間遅延の後、隣接ワード線を、第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1まで駆動することができる。他の実施形態では、行デコーダ12は、選択されたワード線WL(n)上の電圧を開始読取りレベルへプルするのとほぼ同時に、隣接ワード線を、第2のプレパルス電圧Vp2から第1のプレパルス電圧Vp1まで駆動すればよい。
ステップS602:行デコーダ12は、第nのワード線WL(n)に第1のプレパルス電圧Vp1を印加し、その間、第nのワード線WL(n)に隣接する隣接ワード線に、第2のプレパルス電圧Vp2を印加する、
ステップS604:行デコーダ12は、第nのワード線WL(n)を接地し、その間、隣接ワード線上で第2のプレパルス電圧Vp2を維持する、
ステップS606:行デコーダ12は、隣接ワード線を浮遊させ、その間、第nのワード線WL(n)上での電圧を開始読取りレベルへプルする、
ステップS608:読取り動作において、行デコーダ12は、第nのワード線WL(n)上での電圧を開始読取りレベルから次の読取りレベルまでプルし、その間、隣接ワード線上での電圧を第1のプレパルス電圧Vp1に維持する。
10 コントローラ
11 電圧生成回路
12 行デコーダ
13 列デコーダ
14 NANDフラッシュ回路
Claims (20)
- メモリセルのアレイと、
前記メモリセルの前記アレイに結合された複数のワード線と、
前記メモリセルの前記アレイ上での読取り動作を制御するように構成されたコントローラと、
前記ワード線および前記コントローラに結合された行デコーダと
を備えるメモリデバイスであって、前記行デコーダは、前記読取り動作において、
前記複数のワード線のうちの選択ワード線上の電圧を、接地レベルから、前記接地レベルを下回る開始読取りレベルまで駆動することと、
前記選択ワード線と前記複数のワード線のうちの非選択ワード線との間の結合効果を誘導することであって、前記選択ワード線および前記非選択ワード線は互いに隣接する、誘導することと、
前記開始読取りレベルまで駆動することおよび前記誘導された結合効果により、前記選択ワード線を前記開始読取りレベルまで放電することと
を行うように構成された、メモリデバイス。 - 前記行デコーダは、前記非選択ワード線を浮遊させ、その間、前記選択ワード線上の前記電圧を前記接地レベルから前記開始読取りレベルまで駆動するようにさらに構成される、請求項1に記載のメモリデバイス。
- 前記非選択ワード線上の電圧は、浮遊している間に、第2のプリチャージレベルから、前記第2のプリチャージレベルを下回る第1のプリチャージレベルまで放電される、請求項2に記載のメモリデバイス。
- 前記行デコーダは、
前記選択ワード線上の前記電圧を前記開始読取りレベルに維持することと、
前記非選択ワード線上の前記電圧を前記第1のプリチャージレベルに維持し、その間、前記選択ワード線上の前記電圧を前記開始読取りレベルに維持することと
を行うようにさらに構成される、請求項3に記載のメモリデバイス。 - 前記行デコーダは、前記非選択ワード線上の前記電圧を前記第2のプリチャージレベルまで駆動するようにさらに構成される、請求項3に記載のメモリデバイス。
- 前記行デコーダは、前記選択ワード線上の前記電圧を、前記接地レベルを上回る前記第1のプリチャージレベルから前記接地レベルまで駆動するようにさらに構成される、請求項3に記載のメモリデバイス。
- 前記行デコーダは、前記非選択ワード線上の電圧を、第2のプリチャージレベルから、前記第2のプリチャージレベルを下回る第1のプリチャージレベルまで駆動するようにさらに構成される、請求項1に記載のメモリデバイス。
- 前記行デコーダは、前記選択ワード線を浮遊させ、その間、前記非選択ワード線上の前記電圧を、前記第2のプリチャージレベルから前記第1のプリチャージレベルまで駆動するようにさらに構成される、請求項7に記載のメモリデバイス。
- 前記選択ワード線上の前記電圧は、浮遊している間、前記開始読取りレベルまで放電される、請求項8に記載のメモリデバイス。
- 前記行デコーダは、前記選択ワード線を前記開始読取りレベルまで駆動し、その間、前記非選択ワード線上の前記電圧を、前記第2のプリチャージレベルから前記第1のプリチャージレベルまで駆動するようにさらに構成される、請求項7に記載のメモリデバイス。
- 前記行デコーダは、
前記選択ワード線上の前記電圧を前記開始読取りレベルに維持することと、
前記非選択ワード線上の前記電圧を前記第1のプリチャージレベルに維持し、その間、前記選択ワード線上の前記電圧を前記開始読取りレベルに維持することと
を行うようにさらに構成される、請求項7に記載のメモリデバイス。 - 前記行デコーダは、前記非選択ワード線上の前記電圧を前記第2のプリチャージレベルまで駆動するようにさらに構成される、請求項7に記載のメモリデバイス。
- 前記行デコーダは、前記非選択ワード線上の前記電圧を前記第2のプリチャージレベルから前記第1のプリチャージレベルへ駆動するのに先立って、前記選択ワード線上の前記電圧を、前記開始読取りレベルを上回る接地レベルから前記開始読取りレベルへ駆動するようにさらに構成される、請求項7に記載のメモリデバイス。
- 前記行デコーダは、前記選択ワード線上の前記電圧を、前記接地レベルを上回る前記第1のプリチャージレベルから前記接地レベルまで駆動するようにさらに構成される、請求項13に記載のメモリデバイス。
- メモリデバイス上で読取り動作を実施するための方法であって、
前記メモリデバイスは、メモリセルのアレイと、前記メモリセルの前記アレイに結合された複数のワード線とを備え、前記方法は、
前記複数のワード線のうちの選択ワード線上の電圧を、接地レベルから、前記接地レベルを下回る開始読取りレベルまで駆動するステップと、
前記選択ワード線と前記複数のワード線のうちの非選択ワード線との間の結合効果を誘導するステップであって、前記選択ワード線および前記非選択ワード線は互いに隣接する、ステップと、
前記開始読取りレベルまで駆動することおよび前記誘導された結合効果により、前記選択ワード線を前記開始読取りレベルまで放電するステップと
を含む、方法。 - 前記非選択ワード線を浮遊させ、その間、前記選択ワード線上の前記電圧を前記接地レベルから前記開始読取りレベルまで駆動するステップをさらに含む、請求項15に記載の方法。
- 前記非選択ワード線上の電圧は、浮遊している間に、第2のプリチャージレベルから、前記第2のプリチャージレベルを下回る第1のプリチャージレベルまで放電される、請求項16に記載の方法。
- 前記非選択ワード線上の電圧を、第2のプリチャージレベルから、前記第2のプリチャージレベルを下回る第1のプリチャージレベルまで駆動するステップをさらに含む、請求項15に記載の方法。
- 前記選択ワード線を浮遊させ、その間、前記非選択ワード線上の前記電圧を、前記第2のプリチャージレベルから前記第1のプリチャージレベルまで駆動するステップをさらに含む、請求項18に記載の方法。
- 前記選択ワード線を前記開始読取りレベルまで駆動し、その間、前記非選択ワード線上の前記電圧を、前記第2のプリチャージレベルから前記第1のプリチャージレベルまで駆動するステップをさらに含む、請求項18に記載の方法。
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