KR102633029B1 - 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법 - Google Patents
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Abstract
본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이 및 행 디코더 회로를 포함한다. 행 디코더 회로는 선택된 메모리 블록의 복수의 셀 스트링들의 제1 더미 메모리 셀들에 연결된 제1 더미 워드 라인에 제3 프리 펄스를 인가한 후에 제1 더미 메모리 셀들을 턴-온 하고, 그리고 복수의 셀 스트링들의 제2 더미 메모리 셀들에 연결된 제2 더미 워드 라인에 제4 프리 펄스를 인가한 후에 제2 더미 메모리 셀들을 턴-온 하도록 구성된다.
Description
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이 및 행 디코더 회로를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 제1 더미 메모리 셀, 메모리 셀들, 제2 더미 메모리 셀, 그리고 스트링 선택 트랜지스터를 포함한다. 행 디코더 회로는 읽기 동작 시에, 선택된 메모리 블록에서, 선택된 접지 선택 라인을 통해 선택된 셀 스트링들의 접지 선택 트랜지스터들을 턴-온 하고, 선택된 스트링 선택 라인을 통해 선택된 셀 스트링들의 스트링 선택 트랜지스터들을 턴-온 하고, 비선택된 접지 선택 라인을 통해 비선택된 셀 스트링들의 접지 선택 트랜지스터들에 제1 프리 펄스를 인가하고, 그리고 비선택된 스트링 선택 라인을 통해 비선택된 셀 스트링들의 스트링 선택 트랜지스터들에 제2 프리 펄스를 인가하도록 구성되는 행 디코더 회로를 포함한다. 행 디코더 회로는, 선택된 메모리 블록의 복수의 셀 스트링들의 메모리 셀들에 연결된 복수의 워드 라인들 중 선택된 워드 라인에 선택 읽기 전압을 인가하고 그리고 비선택된 워드 라인들에 패스 읽기 전압들을 인가한다. 행 디코더 회로는 선택된 메모리 블록의 복수의 셀 스트링들의 제1 더미 메모리 셀들에 연결된 제1 더미 워드 라인에 제3 프리 펄스를 인가한 후에 제1 더미 메모리 셀들을 턴-온 하고, 그리고 복수의 셀 스트링들의 제2 더미 메모리 셀들에 연결된 제2 더미 워드 라인에 제4 프리 펄스를 인가한 후에 제2 더미 메모리 셀들을 턴-온 한다.
실시 예로서, 상기 제1 더미 메모리 셀 및 상기 제2 더미 메모리 셀 중 더 높은 문턱 전압을 갖는 더미 메모리 셀에 인가되는 프리 펄스는 다른 하나의 더미 메모리 셀에 인가되는 프리 펄스보다 레벨이 높거나 인가 시점이 앞서거나 또는 인가 시간이 더 길다.
실시 예로서, 상기 제1 더미 메모리 셀 및 상기 제2 더미 메모리 셀 중 더 큰 사이즈를 갖는 더미 메모리 셀에 인가되는 프리 펄스는 다른 하나의 더미 메모리 셀에 인가되는 프리 펄스보다 인가 시점이 앞서거나 또는 복원 시점이 뒤쳐진다.
실시 예로서, 상기 복수의 워드 라인들에 인가된 전압들이 복원될 때에 양의 전압으로 복원된다.
본 발명의 실시 예에 따른 스토리지 장치는 불휘발성 메모리 장치 및 컨트롤러를 포함한다. 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 선택 트랜지스터, 더미 메모리 셀 및 메모리 셀들을 포함한다. 컨트롤러는 불휘발성 메모리 장치를 제어한다. 불휘발성 메모리 장치는 컨트롤러의 요청에 따라 제1 모드의 읽기 동작 및 제2 모드의 읽기 동작 중 하나를 수행한다. 제1 모드의 읽기 동작은 비선택된 셀 스트링들의 선택 트랜지스터들 및 더미 메모리 셀들이 프리 펄스를 인가하여 메모리 셀들의 채널들의 전압들을 방전한다. 제2 모드의 읽기 동작은 상기 프리 펄스를 인가하지 않는다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 선택 트랜지스터, 더미 메모리 셀 및 메모리 셀들을 포함한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 블록에서, 선택된 셀 스트링들의 선택 트랜지스터들을 턴-온 하는 단계, 선택된 메모리 블록에서 비선택된 셀 스트링들의 선택 트랜지스터들에 제1 프리 펄스를 인가하는 단계, 복수의 셀 스트링들의 더미 메모리 셀들에 제2 프리 펄스를 인가한 후에 더미 메모리 셀들을 턴-온 하는 단계, 그리고 메모리 셀들에 선택 읽기 전압 및 패스 읽기 전압들을 인가하는 단계를 포함한다. 비선택된 셀 스트링들의 채널 전압들은 제2 프리 펄스에 의해 더미 메모리 셀들이 턴-온 되는 시간에 의해 조절된다.
본 발명에 따르면, 읽기 동작 시에 비선택된 셀 스트링들의 채널들의 전압들이 유사한 레벨로 더 미세하게 조절된다. 따라서, 비선택된 셀 스트링들에서 읽기 동작에 의해 메모리 셀들의 문턱 전압들이 변경되는 것이 방지되며, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록의 예를 보여준다.
도 3은 도 2의 메모리 블록에 연결되는 패스 트랜지스터들의 예를 보여준다.
도 4는 본 발명의 실시 예에 따라 불휘발성 메모리 장치가 읽기 동작을 수행하는 방법을 보여주는 순서도이다.
도 5는 도 4의 순서도에 따라 메모리 블록에 인가되는 전압들의 파형들의 예를 보여준다.
도 6은 스트링 선택 트랜지스터들에 인가되는 프리 펄스 및 제2 더미 메모리 셀에 인가되는 프리 펄스를 더 상세하게 보여준다.
도 7은 더미 메모리 셀들에 인가되는 프리 펄스의 예를 보여준다.
도 8은 도 2의 메모리 블록의 하나의 셀 스트링의 구조의 예를 보여준다.
도 9는 더미 메모리 셀들에 서로 다른 프리 펄스들이 인가되는 예를 보여준다.
도 10은 공통 소스 라인 측에 가까운 제2 워드 라인이 선택된 때의 비선택 셀 스트링의 예를 보여준다.
도 11은 도 5의 전압들 중 일부가 다른 전압들보다 먼저 메모리 블록에 인가되는 예를 보여준다.
도 12는 메모리 블록의 선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다.
도 13 및 도 14는 프리 펄스의 레벨들을 조절하는 예를 보여준다.
도 15는 프리 펄스를 사용하지 않는 읽기 동작 시에 선택된 메모리 블록의 선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다.
도 16은 프리 펄스를 사용하지 않는 읽기 동작 시에 선택된 메모리 블록의 비선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 18은 스토리지 장치가 프로그램 검증 읽기의 모드를 선택하는 예를 보여주는 순서도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록의 예를 보여준다.
도 3은 도 2의 메모리 블록에 연결되는 패스 트랜지스터들의 예를 보여준다.
도 4는 본 발명의 실시 예에 따라 불휘발성 메모리 장치가 읽기 동작을 수행하는 방법을 보여주는 순서도이다.
도 5는 도 4의 순서도에 따라 메모리 블록에 인가되는 전압들의 파형들의 예를 보여준다.
도 6은 스트링 선택 트랜지스터들에 인가되는 프리 펄스 및 제2 더미 메모리 셀에 인가되는 프리 펄스를 더 상세하게 보여준다.
도 7은 더미 메모리 셀들에 인가되는 프리 펄스의 예를 보여준다.
도 8은 도 2의 메모리 블록의 하나의 셀 스트링의 구조의 예를 보여준다.
도 9는 더미 메모리 셀들에 서로 다른 프리 펄스들이 인가되는 예를 보여준다.
도 10은 공통 소스 라인 측에 가까운 제2 워드 라인이 선택된 때의 비선택 셀 스트링의 예를 보여준다.
도 11은 도 5의 전압들 중 일부가 다른 전압들보다 먼저 메모리 블록에 인가되는 예를 보여준다.
도 12는 메모리 블록의 선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다.
도 13 및 도 14는 프리 펄스의 레벨들을 조절하는 예를 보여준다.
도 15는 프리 펄스를 사용하지 않는 읽기 동작 시에 선택된 메모리 블록의 선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다.
도 16은 프리 펄스를 사용하지 않는 읽기 동작 시에 선택된 메모리 블록의 비선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 18은 스토리지 장치가 프로그램 검증 읽기의 모드를 선택하는 예를 보여주는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120, 도 19 참조)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 더미 워드 라인들(DWL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들, 예를 들어 프로그램 동작, 읽기 동작 또는 소거 동작 시에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다. 프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 제어 로직 회로(119)는 프로그램 동작, 읽기 동작 또는 소거 동작을 수행하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
제어 로직 회로(119)는 전압 생성기, 선택 라인 프리 펄스 제어기(SLPC) 및 더미 워드 라인 프리 펄스 제어기(DWLPC)를 포함한다. 전압 생성기(VG)는 선택 라인들, 워드 라인들, 더미 워드 라인들, 비트 라인들과 같이 메모리 셀 어레이(111)에 연결된 다양한 라인들에 공급되는 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(VG)는 선택 라인 프리 펄스 제어기(SLPC) 및 더미 워드 라인 프리 펄스 제어기(DWLPC)에 의해 제어되는 프리 펄스(또는 더미 프리 펄스)를 생성할 수 있다. 선택 라인 프리 펄스 제어기(SLPC)는 읽기 동작 시에 선택된 메모리 블록에서 비선택된 셀 스트링들의 선택 라인들, 예를 들어 스트링 선택 라인들 또는 접지 선택 라인들에 프리 펄스가 인가되도록 행 디코더 회로(113)를 제어할 수 있다. 더미 워드 라인 프리 펄스 제어기(DWLPC)는 읽기 동작 시에 선택된 메모리 블록의 더미 워드 라인들에 프리 펄스(또는 더미 프리 펄스)가 인가되도록 행 디코더 회로(113)를 제어할 수 있다.
예시적으로, 선택된 메모리 블록은 읽기 동작(또는 프로그램 동작) 시에 어드레스에 의해 읽기 대상으로 식별된 메모리 셀들을 가리킬 수 있다. 선택된 메모리 블록은 선택된 메모리 셀들을 포함하는 메모리 블록을 가리킬 수 있다. 선택된 셀 스트링들은 선택된 메모리 블록에서 읽기 대상으로 식별된 메모리 셀들을 포함하는 셀 스트링들을 가리킬 수 있다. 선택된 선택 라인들은 선택된 메모리 블록의 선택된 셀 스트링들에 연결된 스트링 선택 라인들 또는 접지 선택 라인들을 가리킬 수 있다. 선택된 워드 라인은 선택된 메모리 블록에서 선택된 메모리 셀들을 포함하는 메모리 셀들에 연결된 워드 라인을 가리킬 수 있다. 비선택된 워드 라인은 선택된 메모리 블록에서 선택된 메모리 셀들에 연결되지 않은 워드 라인을 가리킬 수 있다. 프리 펄스는 프리 펄스가 인가되는 메모리 셀, 더미 메모리 셀, 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터를 턴-온 한 후에 턴-오프 하는 파형을 갖는 신호일 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)의 예를 보여준다. 도 1 및 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 제1 내지 제4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 접지 선택 라인들(GSL2, GSL3) 또는 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 제1 더미 워드 라인(DWL1)에 연결되는 제1 더미 메모리 셀(DMC1), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC), 제2 더미 워드 라인(DWL2)에 연결되는 제2 더미 메모리 셀(DMC2), 그리고 스트링 선택 라인들(SSL)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다. 각 셀 스트링에서, 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1), 메모리 셀들(MC), 제2 더미 메모리 셀(DMC2) 및 스트링 선택 트랜지스터들(SST)은 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다.
예시적으로, 도 2에 도시된 바와 같이, 각 셀 스트링(CS)에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링(CS)에서, 스트링 선택 트랜지스터들(SST) 및 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들의 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 더미 메모리 셀들은 메모리 셀들(MC)과 동일한 구조를 가지며, 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC)이 둘 또는 그보다 많은 개수의 문턱 전압 산포를 갖도록 프로그램될 때, 더미 메모리 셀들은 하나의 문턱 전압 산포 범위나 메모리 셀들(MC)보다 적은 개수의 문턱 전압 산포를 갖도록 프로그램될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 분리될 수 있다. 예시적으로, 도 2에서, 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결되는 것으로 도시되어 있으나, 동일한 높이의 메모리 셀들은 메모리 셀들이 형성된 높이의 평면에서 직접 연결되거나 또는 메탈층과 같은 다른 층을 통해 서로 간접 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 도 2의 메모리 블록(BLKa)에 연결되는 패스 트랜지스터들의 예를 보여준다. 도 1 내지 도 3을 참조하면, 행 디코더 회로(113)는 접지 선택 라인 패스 트랜지스터들(PTGSLa, PTGSLb)을 통해 접지 선택 라인들(GSL1~GSL4)에 전압들을 공급한다. 행 디코더 회로(113)는 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)을 통해 더미 워드 라인들(DWL1, DWL2)에 전압들을 공급한다. 행 디코더 회로(113)는 워드 라인 패스 트랜지스터들(PTWL1~PTWL8)을 통해 워드 라인들(WL1~WL8)에 전압들을 공급한다. 행 디코더 회로(113)는 스트링 선택 라인 패스 트랜지스터들(PTSSL)을 통해 스트링 선택 라인들(SSL1~SSL4)에 전압들을 공급할 수 있다.
도 4는 본 발명의 실시 예에 따라 불휘발성 메모리 장치(110)가 읽기 동작을 수행하는 방법을 보여주는 순서도이다. 도 1 내지 도 4를 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120, 도 19 참조)로부터 수신되는 읽기 커맨드 및 어드레스에 따라 읽기 동작을 수행할 수 있다. 예시적으로, 메모리 블록(BLKa)의 제1 스트링 선택 라인들(SSL1) 및 제4 워드 라인(WL4)에 대응하는 메모리 셀들이 읽기 대상으로 선택되는 것으로 가정된다.
S110 단계에서, 행 디코더 회로(113)는 선택된 메모리 블록의 비선택된 워드 라인들(WL1~WL3, WL5~WL8)에 패스 읽기 전압(pass read voltage)을 인가한다. S120 단계에서, 행 디코더 회로(113)는 선택된 워드 라인(WL4)에 선택 읽기 전압(selection read voltage)을 인가한다. 패스 읽기 전압은 메모리 셀들(MC)에 어떤 데이터가 기입되었는지에 관계없이 메모리 셀들(MC)을 턴-온 하는 고전압일 수 있다. 선택 읽기 전압은 메모리 셀들(MC)에 기입된 데이터에 따라 메모리 셀들(MC)이 갖는 문턱 전압 산포 범위들 사이의 레벨을 갖는다.
S130 단계에서, 행 디코더 회로(113)는 선택된 셀 스트링들, 즉 제1 스트링 선택 라인들(SSL1)에 연결된 셀 스트링들의 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST)을 턴-온 할 수 있다.
S140 단계에서, 비선택된 워드 라인들의 전압들이 패스 읽기 전압의 목표 레벨로 상승하는 동안, 행 디코더 회로(113)는 비선택된 셀 스트링들, 즉 제2 내지 제4 스트링 선택 라인들(SSL2~SSL4)에 연결된 셀 스트링들의 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST)에 프리 펄스를 인가할 수 있다.
S150 단계에서, 비선택된 워드 라인들의 전압들이 패스 읽기 전압의 목표 레벨로 상승하는 동안, 행 디코더 회로(113)는 제1 더미 워드 라인(DWL1) 및 제2 더미 워드 라인(DWL2)에 프리 펄스를 인가할 수 있다. 이후에, 행 디코더 회로(113)는 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)을 턴-온 할 수 있다. 예를 들어, 행 디코더 회로(113)는 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)에 패스 읽기 전압을 인가할 수 있다.
도 5는 도 4의 순서도에 따라 메모리 블록(BLKa)에 인가되는 전압들의 파형들의 예를 보여준다. 예시적으로, 메모리 블록(BLKa)의 비선택된 셀 스트링들에 인가되는 전압들의 파형들이 도 5에 도시된다. 도 5에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다.
도 1 내지 도 5를 참조하면, 제0 시간(T0)에 메모리 블록(BLKa)에 전압들이 인가될 수 있다. 그러나 메모리 블록(BLKa)에 전압들이 인가되는 시점은 동일한 것으로 한정되지 않는다. 도 5에 도시된 전압들 중 일부는 다른 전압들보다 먼저 인가될 수 있다.
메모리 블록(BLKa)의 비선택된 워드 라인들(WL1~WL3, WL5~WL8)에 패스 읽기 전압(Vread_p)이 인가된다(S110 단계). 비선택된 워드 라인들의 전압들은 패스 읽기 전압(Vread_p)의 목표 레벨을 향해 상승하며, 제4 시간(T4)에 목표 레벨에 도달할 수 있다. 예시적으로, 패스 읽기 전압(Vread_p)의 레벨은 가변될 수 있다. 예를 들어, 패스 읽기 전압(Vread_p)의 목표 레벨들은 기판(SUB)과 메모리 셀들(MC) 사이의 거리가 증가함에 따라 감소할 수 있다. 또한, 패스 읽기 전압(Vread_p)의 목표 레벨들은 메모리 셀들이 선택된 워드 라인(WL4)의 메모리 셀과 인접할 때에 더 높을 수 있다.
메모리 블록(BLKa)의 선택된 워드 라인(WL4)에 선택 읽기 전압(Vread_s)이 인가된다(S120 단계). 선택 읽기 전압(Vread_s)은 읽기 동작을 통해 식별하고자 하는 문턱 전압 산포 범위들에 따라 다른 레벨들을 가질 수 있다. 예를 들어, 선택 읽기 전압(Vread_s)은 도시된 바와 같이 복수의 레벨들 중 하나를 가질 수 있다.
비선택된 스트링 선택 라인들(SSL2~SSL4)에 프리 펄스(VSP)가 인가되고, 비선택된 접지 선택 라인들(GSL1~GSL4)에 프리 펄스(VGP)가 인가된다(S140 단계). 프리 펄스(VSP 또는 VGP)는 비선택된 셀 스트링들의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)을 턴-온 한 후에 턴-오프 할 수 있다. 프리 펄스(VSP 또는 VGP)가 인가된 후에, 비선택된 셀 스트링들의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 턴-오프 상태를 유지할 수 있다.
제1 더미 워드 라인(DWL1)에 프리 펄스(VDP1)가 인가된 후에 제1 더미 워드 라인 전압(VDWL1)이 인가되고, 제2 더미 워드 라인(DWL2)에 프리 펄스(VDP2)가 인가된 후에 제2 더미 워드 라인 전압(VDWL2)이 인가될 수 있다(S150 단계). 프리 펄스(VDP1 또는 VDP2)는 더미 메모리 셀들(DMC1 또는 DMC2)을 턴-온 한 후에 턴-오프할 수 있다. 더미 워드 라인 전압(VDWL1 또는 VDWL2)은 더미 메모리 셀들(DMC1 또는 DMC2)을 턴-온할 수 있다.
예시적으로, 선택 트랜지스터들(SST 또는 GST) 및 더미 메모리 셀들(DMC1 또는 DMC2)은 패스 읽기 전압(Vread_p)이 목표 레벨로 상승하는 동안 프리 펄스(VSP, VGP, VDP1 또는 VDP2)에 의해 턴-온 된다.
예시적으로, 선택 읽기 전압(Vread_s)이 인가되는 선택된 메모리 셀들은 문턱 전압들에 따라 턴-온 또는 턴-오프될 수 있다. 따라서, 선택된 워드 라인(WL4)보다 공통 소스 라인(CSL)에 가까운 워드 라인들(WL1~WL3) 및 그에 대응하는 메모리 셀들, 그리고 선택된 워드 라인(WL4)보다 비트 라인들(BL1~BL4)에 가까운 워드 라인들(WL5~WL8) 및 그에 대응하는 메모리 셀들을 구분하여 전압 변화가 설명된다.
워드 라인들(WL1~WL3)의 전압들이 패스 읽기 전압(Vread_p)의 목표 레벨로 상승하는 동안, 대응하는 메모리 셀들의 채널들의 전압들은 커플링에 의해 상승, 예를 들어 부스팅될 수 있다. 메모리 셀들은 제1 더미 메모리 셀(DMC1) 및 접지 선택 트랜지스터(GST)를 통해 공통 소스 라인(CSL)에 연결되며, 공통 소스 라인(CSL)의 전압은 접지 전압 또는 그와 유사한 레벨을 갖는 저전압으로 유지된다. 따라서, 부스팅된 전압은 공통 소스 라인(CSL)을 통해 방전되며, 따라서 메모리 셀들의 채널 전압들의 부스팅이 억제된다.
마찬가지로, 워드 라인들(WL5~WL8)의 전압들이 패스 읽기 전압(Vread_p)의 목표 레벨로 상승하는 동안, 메모리 셀들의 채널들의 전압들이 부스팅될 수 있다. 메모리 셀들은 제2 더미 메모리 셀(DMC2) 및 스트링 선택 트랜지스터(SST)를 통해 비트 라인들(BL1~BL4)에 연결되며, 비트 라인들(BL1~BL4)의 전압들은 접지 전압 또는 그와 유사한 레벨을 갖는 저전압으로 유지된다. 따라서, 부스팅된 전압은 비트 라인들(BL1~BL4)을 통해 방전되며, 따라서 메모리 셀들의 채널 전압들의 부스팅이 억제된다.
비선택된 셀 스트링들의 부스팅이 억제되면, 비선택된 셀 스트링들의 메모리 셀들의 채널들에서 부스팅 전압들의 차이에 의해 열전자 주입 또는 F-N (Fowler-Nordheim) 터널링이 발생하는 것이 방지된다. 따라서, 비선택된 셀 스트링들의 메모리 셀들에 인가되는 스트레스가 감소하며, 메모리 셀들에 기입된 데이터의 신뢰도가 향상된다.
프리 펄스(VGP, VSP, VDP1, VDP2)는 비선택된 워드 라인들(WL1~WL3, WL5~WL8)의 전압들이 패스 읽기 전압(Vread_p)의 목표 레벨에 도달하기 전에 선택 트랜지스터들(GST, SST) 및 더미 메모리 셀들(DMC1, DMC2)을 턴-오프할 수 있다. 즉, 비선택된 셀 스트링들의 메모리 셀들은 공통 소스 라인(CSL) 및 비트 라인들(BL1~BL4)로부터 전기적으로 분리될 수 있다. 메모리 셀들은 공통 소스 라인(CSL) 및 비트 라인들(BL1~BL4)로부터 전기적으로 분리된 후, 메모리 셀들의 채널 전압들은 비선택된 워드 라인들(WL1~WL3, WL5~WL8)의 전압들이 상승함에 따라 증가한다. 즉, 비선택된 셀 스트링들에서 부스팅이 발생하며, 비선택된 워드 라인들(WL1~WL3, WL5~WL8)과 메모리 셀들의 채널들 사이의 전압 차이로 인해 메모리 셀들의 문턱 전압들이 교란되는 것이 방지(또는 감소)된다.
더미 워드 라인들(DWL1, DWL2)에 대한 프리 펄스(VDP1, VDP2)의 공급이 종료된 후, 더미 워드 라인들(DWL1, DWL2)에 제1 및 제2 더미 워드 라인 전압들(VDWL1, VDWL2)이 인가된다. 제1 및 제2 더미 워드 라인 전압들(VDWL1, VDWL2)은 더미 메모리 셀들(DMC1, DMC2)을 턴-온 할 수 있다. 예시적으로, 더미 워드 라인 전압(VDWL1, VDWL2)은 패스 읽기 전압(Vread_p)일 수 있다.
읽기 동작이 완료되면, 메모리 블록(BLKa)에 인가된 전압들이 복원(recovery)된다. 예를 들어, 더미 워드 라인(DWL1 또는 DWL2) 또는 비선택된 워드 라인들(WL1~WL3, WL5~WL8)은 접지 전압 또는 양전압으로 복원될 수 있다. 더미 워드 라인(DWL1 또는 DWL2), 선택 워드 라인(WL4) 또는 비선택된 워드 라인들(WL1~WL3, WL5~WL8)을 양전압으로 복원하는 것은 양의 복원(PR, Positive Recovery)일 수 있다. 선택 워드 라인(WL4)의 양의 복원(PR)은 선택 워드 라인(WL4)의 전압을 선택 읽기 전압들(Vread_s)보다 낮은 레벨 또는 선택 읽기 전압들(Vread_s) 중 가장 높은 전압과 가장 낮은 전압 사이의 레벨로 복원할 수 있다. 선택 워드 라인(WL4)의 전압 또는 양의 복원 전압보다 높은 선택 워드 라인(WL4)의 전압이 양의 복원 전압으로 복원될 수 있다.
예시적으로, 프리 펄스(VGP, VSP, VDP1 또는 VDP2)는 목표 레벨을 가지며, 목표 레벨에 도달한 후에 복원되도록 제어될 수 있다. 다른 예로서, 프리 펄스(VGP, VSP, VDP1 또는 VDP2)는 목표 레벨을 가지며, 목표 레벨보다 낮은 중간 레벨에 도달한 때에 복원되도록 제어될 수 있다. 예를 들어, 목표 레벨은 전원 발생기로부터 공급되는 전압의 최종 레벨(또는 안정 상태 레벨)일 수 있다.
예시적으로, 선택 워드 라인(WL4)에도 프리 펄스가 인가될 수 있다. 이 경우, 선택 워드 라인(WL4)의 전압의 파형은 비선택 워드 라인들(WL1~WL3, WL5~WL8) 및 더미 워드 라인들(DWL1, DWL2)과 같이 프리 펄스가 인가된 후에 선택 읽기 전압(Vread_s)이 인가되는 형태로 변형될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 읽기 동작 시에 선택된 메모리 블록에서 비선택된 셀 스트링들의 메모리 셀들의 부스팅을 억제할 수 있다. 선택된 워드 라인(WL4)보다 공통 소스 라인(CSL)에 인접한 메모리 셀들의 부스팅된 전압은 제1 더미 메모리 셀들(DMC1) 및 접지 선택 트랜지스터들(GST)를 일시적으로 턴-온 함으로써 방전되고, 부스팅이 억제된다. 선택된 워드 라인(WL4)보다 비트 라인들(BL1~BL4)에 인접한 메모리 셀들의 부스팅된 전압은 제2 더미 메모리 셀들(DMC2) 및 스트링 선택 트랜지스터들(SST)을 일시적으로 턴-온 함으로써 방전되고, 부스팅이 억제된다.
그런데 공통 소스 라인(CSL) 측 메모리 셀들의 채널들(이하, 제1 채널들)의 전압들이 방전되는 시간 및 비트 라인들(BL1~BL4) 측 메모리 셀들의 채널들(이하, 제2 채널들)의 전압들이 방전되는 시간에 따라, 제1 채널들의 최종 부스팅 전압 및 제2 채널들의 최종 부스팅 전압이 다를 수 있다. 제1 채널들의 최종 부스팅 전압과 제2 채널들의 최종 부스팅 전압이 다르면, 제1 채널들 및 제2 채널들 사이의 전압 차이로 인해 열 전자 주입 또는 F-N 터널링이 발생할 수 있으며, 메모리 셀들에 저장된 데이터의 신뢰도가 감소할 수 있다.
스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 셀 스트링들(CS)의 양끝단들에 위치한다. 불휘발성 메모리 장치(110)의 프로그램 방법의 특성으로 인해, 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)의 문턱 전압들을 좁은 산포 범위로 모으는 것은 매우 어렵다. 즉, 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)의 문턱 전압들은 넓은 전압 범위에 산포되어 있다. 이는, 동일한 프리 펄스가 인가되어도, 스트링 선택 트랜지스터들(SST) 또는 접지 선택 트랜지스터들(GST)이 턴-온 또는 턴-오프 되는 시점이 넓은 시간 범위에 산포됨을 의미한다. 턴-온 또는 턴-오프 시점이 산포되면, 제1 채널들 및 제2 채널들의 전압들이 방전되는 시간이 산포되며, 따라서 제1 채널들 및 제2 채널들의 최종 부스팅 전압들이 다를 수 있다. 즉, 비선택된 셀 스트링들의 메모리 셀들의 데이터가 손상될 수 있다. 또한, 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 행 별로 서로 다른 스트링 선택 라인 또는 서로 다른 접지 선택 라인에 연결되어 개별적으로 제어된다. 반면, 동일한 높이의 복수의 행들의 메모리 셀들(MC)은 공통으로 연결되어 동일하게 제어된다. 즉, 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)의 연결 구조가 메모리 셀들(MC)의 연결 구조와 다르므로, 서로 다른 행들의 셀 스트링들의 부스팅 전압들이 달라질 수 있다.
이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 선택 트랜지스터들(SST, GST)보다 더미 메모리 셀들(DMC1, DMC2)을 이용하여 비선택된 셀 스트링들의 방전 시간들을 조절한다. 더미 메모리 셀들(DMC1, DMC2)은 메모리 셀들(MC)과 동일한 방법으로 프로그램 될 수 있으므로, 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)보다 좁은 문턱 전압 산포를 갖는다. 또한, 더미 메모리 셀들(DMC1, DMC2)은 메모리 셀들(MC)과 동일한 연결 구조를 갖는다. 따라서, 더미 메모리 셀들(DMC1, DMC2)을 이용하여 비선택된 셀 스트링들의 방전 시간들이 더 미세하게 조절할 수 있다.
예시적으로, 도 5에 도시된 바와 같이, 비선택된 워드 라인들(WL1~WL3, WL5~WL8) 또는 더미 워드 라인들(DWL1, DWL2)에서 양의 복원(PR)이 수행될 수 있다. 양의 복원(PR)이 수행되면, 복원 시에 비선택된 워드 라인들(WL1~WL3, WL5~WL6) 또는 더미 워드 라인들(DWL1, DWL2)의 전압들의 감소량이 감소한다. 즉, 복원 시에 음의 커플링의 영향이 감소하며, 복원 시에 비선택된 셀 스트링들의 제1 채널들 및 제2 채널들의 전압들의 감소량이 감소한다. 복원 시의 제1 채널들 및 제2 채널들의 전압들의 감소량이 감소하므로, 제1 채널들 및 제2 채널들의 부스팅 전압들이 낮은 레벨로 조절(또는 제한)되어도, 복원 시에 비선택 셀 스트링들의 채널들의 전압이 음의 전압으로 낮아지는 것이 방지된다. 즉, 양의 복원(PR)을 적용함으로써, 프리 펄스를 이용한 제1 채널들 및 제2 채널들의 전압들의 조절이 더 용이해질 수 있다.
예시적으로, 더미 워드 라인(DWL1 또는 DWL2)에 인가되는 전압(또는 프리 펄스)의 레벨은 스트링 선택 라인들(SSL1~SSL4)에 인가되는 전압(또는 프리 펄스)보다 낮을 수 있다. 스트링 선택 라인들(SSL1~SSL4)에 인가되는 전압(또는 프리 펄스)의 레벨은 접지 선택 라인들(GSL1~GSL4)에 인가되는 전압(또는 프리 펄스)와 같거나 그보다 작을 수 있다. 접지 선택 라인들(GSL1~GSL4)에 인가되는 전압(또는 프리 펄스)의 레벨은 읽기 패스 전압(Vread_p)과 같거나 그보다 작을 수 있다.
도 6은 스트링 선택 트랜지스터들(SST)에 인가되는 프리 펄스(VSP) 및 제2 더미 메모리 셀(DMC2)에 인가되는 프리 펄스(VDP2)를 더 상세하게 보여준다. 예시적으로, 하나의 스트링 선택 트랜지스터(SST) 및 하나의 제2 더미 메모리 셀(DMC2)에 인가되는 전압들이 도 6에 도시된다. 도 6에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다.
제1 시간(T1)에, 프리 펄스(VSP)가 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth_S)보다 높아질 수 있다. 즉, 스트링 선택 트랜지스터(SST)는 제1 시간(T1)에 턴-온될 수 있다.
제2 시간(T2)에, 프리 펄스(VDP2)가 제2 더미 메모리 셀(DMC2)의 문턱 전압(Vth_D)보다 높아질 수 있다. 즉, 제2 더미 메모리 셀(DMC2)은 제2 시간(T2)에 턴-온될 수 있다.
제3 시간(T3)에, 프리 펄스(VDP2)가 제2 더미 메모리 셀(DMC2)의 문턱 전압(Vth_D)보다 낮아질 수 있다. 즉, 제2 더미 메모리 셀(DMC2)은 제3 시간(T3)에 턴-오프될 수 있다.
제4 시간(T4)에, 프리 펄스(VSP)가 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth_S)보다 낮아질 수 있다. 즉, 스트링 선택 트랜지스터(SST)는 제4 시간(T4)에 턴-오프될 수 있다.
제2 더미 메모리 셀(DMC2)이 턴-온 되는 시간은 제1 시간 구간(ON1)이고, 스트링 선택 트랜지스터(SST)가 턴-온되는 시간은 제2 시간 구간(ON2)일 수 있다.
도 6에 도시된 바와 같이, 더미 메모리 셀들(DMC1 또는 DMC2)을 이용하여 비선택된 셀 스트링들의 방전 시간을 조절하기 위하여, 선택 트랜지스터들(GST 또는 SST)이 턴-온 되는 제2 시간 구간(ON2)은 더미 메모리 셀들(DMC1 또는 DMC2)이 턴-온 되는 제1 시간 구간(ON1)을 포함하도록 프리 펄스(VGP, VSP, VDP1 또는 VDP2)가 제어될 수 있다. 선택 트랜지스터들(GST 또는 SST)은 더미 메모리 셀들(DMC1 또는 DMC2)보다 먼저 턴-온 되고 늦게 턴-오프 되도록 프리 펄스(VGP, VSP, VDP1 또는 VDP2)가 제어될 수 있다.
제2 시간 구간(ON2)이 제1 시간 구간(ON1)을 포함하면, 메모리 셀들이 비트 라인들(BL1~BL4) 및 공통 소스 라인(CSL)과 연결되는 방전 시간은 더미 메모리 셀들(DMC1, DMC2)의 턴-온 및 턴-오프에 의해서 결정될 수 있다.
도 7은 더미 메모리 셀들(DMC1, DMC2)에 인가되는 프리 펄스(VDP)의 예를 보여준다. 예시적으로, 더미 메모리 셀들(DMC1, DMC2)에 동일한 타이밍 및 파형의 프리 펄스(VDP)가 인가되는 예가 도 7에 도시된다. 도 7에서, 가로 축은 시간(T1)을 가리키고, 세로 축은 전압(V)을 가리킨다.
제1 시간(T1)에, 프리 펄스(VDP)가 제1 더미 메모리 셀(DMC1)의 문턱 전압(Vth_D1)보다 높아진다. 따라서, 제1 더미 메모리 셀(DMC1)은 제1 시간(T1)에 턴-온 된다.
제2 시간(T2)에, 프리 펄스(VDP)가 제2 더미 메모리 셀(DMC2)의 문턱 전압(Vth_D2)보다 높아진다. 따라서, 제2 더미 메모리 셀(DMC2)은 제2 시간(T2)에 턴-온 된다.
제3 시간(T3)에, 프리 펄스(VDP)가 제2 더미 메모리 셀(DMC2)의 문턱 전압(Vth_D2)보다 낮아진다. 따라서, 제2 더미 메모리 셀(DMC2)은 제3 시간(T3)에 턴-오프 된다. 제2 더미 메모리 셀(DMC2)과 선택된 메모리 셀 사이의 채널의 전압은 제3 시간(T3)으로부터 부스팅된다.
제4 시간(T4)에, 프리 펄스(VDP)가 제1 더미 메모리 셀(DMC1)의 문턱 전압(Vth_D1)보다 낮아진다. 따라서, 제1 더미 메모리 셀(DMC1)은 제4 시간(T4)에 턴-오프 된다. 제1 더미 메모리 셀(DMC1)과 선택된 메모리 셀 사이의 채널의 전압은 제4 시간(T4)으로부터 부스팅된다.
제3 시간(T3) 및 제4 시간(T4)이 일치하지 않으면, 비선택된 셀 스트링들에서 비트 라인들(BL1~BL4) 측 및 공통 소스 라인(CSL) 측의 채널들의 전압들이 부스팅되는 시간이 서로 다르며, 따라서 제1 채널들 및 제2 채널들의 부스팅 전압들이 다르게 된다.
도 7에 도시된 바와 같이, 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)에 동일한 프리 펄스(VDP)가 인가될 때 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)의 문턱 전압들이 서로 다르면, 제3 시간(T3)과 제4 시간(T4)이 다르게 되고 즉 제1 채널들 및 제2 채널들의 부스팅 전압들이 다르게 된다. 그런데 도 2에 도시된 메모리 블록(BLKa)에서, 메모리 셀들(MC)의 사이즈는 기판(SUB)으로부터의 거리가 증가함에 따라 커지는 특징을 갖는다. 이에 따라, 제2 더미 메모리 셀(DMC2)의 사이즈는 제1 더미 메모리 셀(DMC1)의 사이즈보다 크며, 이는 더미 메모리 셀들(DMC1, DMC2)의 문턱 전압들의 차이를 유발할 수 있다.
더미 메모리 셀들(DMC1, DMC2)의 문턱 전압들이 서로 다르게 형성되는 것을 보상하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 더미 메모리 셀들(DMC1, DMC2)에 인가되는 프리 펄스(VDP1, VDP2)를 서로 다르게 제어할 수 있다.
도 8은 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조의 예를 보여준다. 도 2 및 도 8을 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 8에 도시된 접지 선택 라인(GSL), 제1 더미 워드 라인(DWL1), 워드 라인들(WL1~WL8), 제2 더미 워드 라인(DWL2), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 제1 더미 워드 라인(DWL1), 워드 라인들(WL1~WL8), 제2 더미 워드 라인(DWL2), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다.
도 8에서, 절단 선(A-A')에 따른 단면도가 함께 도시되어 있다. 예시적으로, 제2 워드 라인(WL2)에 대응하는 제2 메모리 셀(MC2)의 단면도가 도시된다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 제2 워드 라인(WL2) 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 제2 워드 라인(WL2)은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 더미 메모리 셀들 및 다른 메모리 셀들은 제2 메모리 셀(MC2)과 동일한 구조를 가질 수 있다.
셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 제1 더미 메모리 셀(DMC1)의 부하(예를 들어 제1 더미 메모리 셀(DMC1)의 게이트의 기생 저항 또는 제1 더미 워드 라인(DWL1) 및 바디(BD) 사이의 커패시턴스)는 제2 더미 메모리 셀(DMC2)의 부하(예를 들어 제2 더미 메모리 셀(DMC2)의 게이트의 기생 저항 또는 제2 더미 워드 라인(DWL2) 및 바디(BD) 사이의 커패시턴스)보다 작다. 제1 더미 워드 라인(DWL1)과 연관된 부하 및 제2 더미 워드 라인(DWL2)과 연관된 부하가 서로 다르면, 동일한 용량을 갖는 전압들이 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 공급될 때에 제1 및 제2 더미 워드 라인들(DWL1, DWL2)의 전압들의 상승 기울기 및 회복(또는 하강) 기울기가 다르다. 따라서, 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)의 문턱 전압들이 동일하여도, 부하 차이로 인해 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)이 온 또는 오프 되는 타이밍이 달라질 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 더미 메모리 셀들(DMC1, DMC2)의 문턱 전압들의 차이뿐 아니라 더미 메모리 셀들(DMC1, DMC2)과 연관된 부하들의 차이를 반영하여, 더미 워드 라인들(DWL1, DWL2)에 인가되는 프리 펄스들을 각각 제어할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 더미 메모리 셀들(DMC1, DMC2)이 프리 펄스가 인가된 후에 실질적으로 동일한 타이밍 또는 유사한 타이밍에 턴-오프 되도록, 프리 펄스를 제어할 수 있다.
도 9는 더미 메모리 셀들(DMC1, DMC2)에 서로 다른 프리 펄스들(VDP1, VDP2)이 인가되는 예를 보여준다. 도 8에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다. 예시적으로, 제1 및 제2 더미 워드 라인들(DWL1, DWL2)의 전압들 및 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)의 전압들이 도 8에 도시된다.
도 1 내지 도 3 및 도 8을 참조하면, 제1 시간(T1)에 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)에 인가되는 전압이 오프 전압(VOFF)으로부터 온 전압(VON)으로 변경될 수 있다. 오프 전압(VOFF)은 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)을 턴-온 하고, 오프 전압(VOOF)은 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)을 턴-오프할 수 있다. 예시적으로, 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)의 부하들은 제1 및 제2 더미 워드 라인들(DWL1, DWL2)의 부하들보다 적으며, 따라서 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)의 전압들은 순간적으로 상승 및 하강하는 것으로 도시된다.
제1 시간(T1)에 제1 및 제2 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)이 턴-온 됨에 따라, 행 디코더 회로(113)는 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 전압을 공급할 수 있다. 예를 들어, 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 공급되는 전압들은 동일한 레벨 또는 상이한 레벨들을 가질 수 있다. 예시적으로, 제2 더미 워드 라인(DWL2)의 부하가 제1 더미 워드 라인(DWL1)의 부하보다 크면, 제2 더미 워드 라인(DWL2)의 전압 상승 기울기가 제1 더미 워드 라인(DWL1)의 전압 상승 기울기보다 작을 수 있다.
제1 온 시간(ON1)에 제2 더미 워드 라인(DWL2)의 전압이 제2 더미 메모리 셀(DMC2)의 문턱 전압(Vth_D2)에 도달할 수 있다. 제1 온 시간(ON1)에 제2 더미 메모리 셀(DMC2)은 턴-온될 수 있다. 제2 온 시간(ON2)에 제1 더미 워드 라인(DWL1)의 전압이 제1 더미 메모리 셀(DMC1)의 문턱 전압(Vth_D1)에 도달할 수 있다. 제2 온 시간(ON2)에 제1 더미 메모리 셀(DMC1)은 턴-온될 수 있다.
제2 시간(T2)에 제2 더미 워드 라인 패스 트랜지스터(PTDWL2)에 오프 전압(VOFF)이 공급되고, 제2 더미 워드 라인 패스 트랜지스터(PTDWL2)가 턴-오프 된다. 제2 시간(T2)에 제2 더미 워드 라인(DWL2)의 전압은 복원되기 시작한다.
제3 시간(T3)에 제1 더미 워드 라인 패스 트랜지스터(PTDWL1)에 오프 전압(VOFF)이 공급되고, 제1 더미 워드 라인 패스 트랜지스터(PTDWL1)가 턴-오프 된다. 제3 시간(T3)에 제3 더미 워드 라인(DWL1)의 전압은 복원되기 시작한다.
제4 시간(T4)에 제1 더미 워드 라인(DWL1)의 전압이 제1 더미 메모리 셀(DMC1)의 문턱 전압(Vth_D1)에 도달하고, 제2 더미 워드 라인(DWL2)의 전압이 제2 더미 메모리 셀(DMC2)의 문턱 전압(Vth_D2)에 도달한다. 즉, 제4 시간(T4)에 제1 및 제2 더미 메모리 셀들(DMC1, DMC2)이 턴-오프 된다.
상술된 바와 같이, 더미 워드 라인들(DWL1, DWL2)이 복원되는 시점을 더미 워드 라인들(DWL1, DWL2)의 문턱 전압들 및 부하들(또는 복원 시간 또는 복원 기울기)에 따라 조절함으로써, 더미 워드 라인들(DWL1, DWL2)이 프리 펄스가 인가된 후에 턴-오프 되는 시점이 일치 또는 유사하게 조절될 수 있다. 따라서, 부스팅된 채널들의 전압들이 일치 또는 유사하게 조절되고, 읽기 교란이 방지된다.
도 9에서, 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)이 턴-온된 후에 행 디코더 회로(113)가 더미 워드 라인들(DWL1, DWL2)에 공급될 전압들을 출력하는 것으로 도시되었다. 그러나, 행 디코더 회로(113)는 더미 워드 라인 패스 트랜지스터들(PTDWL1, PTDWL2)이 턴-온 되기 전에 더미 워드 라인들(DWL1, DWL2)에 공급될 전압들을 미리 출력할 수 있다.
도 10은 공통 소스 라인(CSL) 측에 가까운 제2 워드 라인(WL2)이 선택된 때의 비선택 셀 스트링의 예를 보여준다. 도 10을 참조하면, 공통 소스 라인(CSL) 측의 제1 채널(CH1)은 하나의 메모리 셀에 대응하고, 비트 라인(BL) 측의 제2 채널(CH2)은 6개의 메모리 셀들에 대응한다. 즉, 제2 채널(CH2)로부터 방전되어야 하는 전하량은 제1 채널(CH1)로부터 방전되어야 하는 전하량보다 크다. 도 10에 도시된 바와 같이 제1 채널(CH1) 및 제2 채널(CH2)의 전하량이 다른 경우, 제1 채널(CH1) 및 제2 채널(CH2)의 방전 시간이 달라질 수 있다. 예를 들어, 제2 더미 워드 라인(DWL2)에 인가되는 프리 펄스(VDP2)의 인가 구간을 제1 더미 워드 라인(DWL1)에 인가되는 프리 펄스(VDP1)의 인가 구간보다 길게 설정하면, 제2 채널(CH2)로부터 방전되는 전하량이 제1 채널(CH1)로부터 방전되는 전하량보다 크다. 따라서, 제1 채널(CH1) 및 제2 채널(CH2)의 최종 부스팅 전압들이 평준화될 수 있다. 마찬가지로, 비트 라인(BL)에 가까운 워드 라인이 선택된 때에, 제1 프리 펄스(VDP1)의 인가 구간이 제2 프리 펄스(VDP1)의 인가 구간보다 길게 설정될 수 있다.
도 11은 도 5의 전압들 중 일부가 다른 전압들보다 먼저 메모리 블록(BLKa)에 인가되는 예를 보여준다. 도 11에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다.
도 5와 비교하면, 선택 트랜지스터들(GST, SST) 또는 더미 메모리 셀들(DMC1, DMC2)에 인가되는 프리 펄스들(VGP, VSP, VDP1, VDP2)은 워드 라인들에 인가되는 선택 읽기 전압(Vread_s) 및 패스 읽기 전압(Vread_p)보다 먼저 인가될 수 있다.
도 12는 메모리 블록(BLKa)의 선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다. 도 12에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다.
도 1 내지 도 4 및 도 12를 참조하면, 비선택된 워드 라인들(WL1~WL3, WL5~WL8)에 패스 읽기 전압(Vread_p)이 인가되고(S110 단계), 선택된 워드 라인(WL4)에 선택 읽기 전압(Vread_s)이 인가된다(S120 단계).
선택된 선택 라인들(GSL, SSL)에 선택 트랜지스터들(GST, SST)을 턴-온 하는 턴-온 전압들(VGSL1, VSSL1)이 인가되어, 선택 트랜지스터들(GST, SST)이 턴-온 된다(S130 단계).
더미 워드 라인들(DWL1, DWL2)에 프리 펄스(VDP1, VDP2)가 인가된 후에, 더미 메모리 셀들(DMC1, DMC2)을 턴-온 하는 더미 워드 라인 전압들(VDWL1, VDWL2)이 인가되어 더미 메모리 셀들(DMC1, DMC2)이 턴-온 된다(S150 단계).
예시적으로, 프리 펄스들(VGP, VSP, VDP1, VDP2)이 인가된 후 비선택된 셀 스트링들의 선택 트랜지스터들(GST, SST)이 턴-오프된 후에, 비트 라인들(BL1~BL4)에 양전압이 충전될 수 있다. 선택된 워드 라인(WL4)에 연결된 메모리 셀들이 턴-온 되면, 비트 라인들(BL1~BL4)과 공통 소스 라인(CSL)이 전기적으로 연결되고, 비트 라인들(BL1~BL4)의 전압들이 접지 전압 또는 그와 유사한 저전압으로 방전된다. 선택된 워드 라인(WL4)에 연결된 메모리 셀들이 턴-오프 되면, 비트 라인들(BL1~BL4) 및 공통 소스 라인(CSL)이 전기적으로 연결되지 않고, 비트 라인들(BL1~BL4)의 전압들은 충전 전압을 유지한다. 즉, 비트 라인들(BL1~BL4)에 충전된 전압들의 변화에 따라, 페이지 버퍼 회로(115)는 선택된 메모리 셀들의 문턱 전압들, 즉 데이터를 판독할 수 있다.
도 13 및 도 14는 프리 펄스(VGP, VSP, VDP1 또는 VDP2)의 레벨들을 조절하는 예를 보여준다. 도 1 및 도 13을 참조하면, 가로 축은 온도(Temp)를 가리키고 세로 축은 더미 워드 라인 프리 펄스 전압(VDP) 또는 더미 워드 라인 프리 펄스 복원 시점(RTM)을 가리킨다. 더미 워드 라인 복원 시점(RTM)은 더미 워드 라인(DWL1 또는 DWL2)의 복원을 시작하는 시점, 예를 들어 도 9의 제2 시간(T2) 또는 제3 시간(T3)일 수 있다.
온도(Temp)가 증가할수록, 더미 워드 라인 프리 펄스 전압(VDP)의 레벨은 감소할 수 있다. 또는 온도(Temp)가 증가할수록, 더미 워드 라인 복원 시점(RTM)은 늦어질 수 있다.
도 1 및 도 15를 참조하면, 가로 축은 패스 읽기 전압(Vread_p)의 레벨을 가리키고, 세로 축은 더미 워드 라인 프리 펄스 전압(VDP) 또는 더미 워드 라인 프리 펄스 복원 시점(RTM)을 가리킨다.
패스 읽기 전압(Vread_p)의 레벨이 증가할수록, 더미 워드 라인 프리 펄스 전압(VDP)의 레벨은 감소할 수 있다. 또는 패스 읽기 전압(Vread_p)의 레벨이 증가할수록, 더미 워드 라인 복원 시점(RTM)은 빨라질 수 있다. 예를 들어, 패스 읽기 전압(Vread_p)의 레벨은 평균 레벨, 중간 레벨, 최저 레벨 또는 최고 레벨일 수 있다. 패스 읽기 전압(Vread_p)의 레벨은 메모리 블록들(BLK1~BLKz) 사이의 물리적 차이에 따라 메모리 블록의 단위로 다르게 설정될 수 있다. 또한, 각 메모리 셀에 저장되는 비트들의 수가 증가할수록, 패스 읽기 전압(Vread_p)의 레벨은 증가할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)는 프리 펄스(VGP, VSP, VDP1 또는 VDP2)를 이용한 읽기 동작 및 프리 펄스(VGP, VSP, VDP1 또는 VDP2)를 이용하지 않는 읽기 동작을 적응적으로 선택하여 수행할 수 있다. 프리 펄스(VGP, VSP, VDP1 또는 VDP2)를 사용하지 않는 읽기 동작의 예들은 도 17 및 도 18에 도시된다.
도 15는 프리 펄스(VGP, VSP, VDP1 또는 VDP2)를 사용하지 않는 읽기 동작 시에 선택된 메모리 블록의 선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다. 도 15에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다.
도 12와 비교하면, 선택 트랜지스터들(GST, SST)에 프리 펄스(VGP, VSP)가 인가되지 않고, 제0 시간(T0)부터 턴-온 전압들(VGSL1, VSSL1)이 인가될 수 있다. 또한, 양의 복원(PR)이 사용되지 않을 수 있다. 그러나 도 17의 읽기 동작에도 양의 복원(PR)이 적용될 수 있다.
도 16은 프리 펄스(VGP, VSP, VDP1 또는 VDP2)를 사용하지 않는 읽기 동작 시에 선택된 메모리 블록의 비선택된 셀 스트링들에 인가되는 전압들의 파형들의 예를 보여준다. 도 16에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압(V)을 가리킨다.
도 5와 비교하면, 선택 트랜지스터들(GST, SST)에 프리 펄스(VGP, VSP)가 인가되지 않고, 제0 시간(T0)부터 선택 트랜지스터들(GST, SST)이 턴-오프될 수 있다. 또한, 더미 메모리 셀들(DMC1, DMC2)에 프리 펄스(VDP1, VDP2)가 인가되지 않고, 제0 시간(T0)부터 제1 및 제2 더미 워드 라인 전압들(DWL1, DWL2)이 각각 인가될 수 있다. 또한, 양의 복원(PR)이 사용되지 않을 수 있다. 그러나 도 16의 읽기 동작에도 양의 복원(PR)이 적용될 수 있다.
도 4 내지 도 16을 참조하여 설명된 읽기 동작은 프로그램 검증 읽기에 동일하게 적용될 수 있다. 예를 들어, 프로그램 동작은 프로그램 및 프로그램 검증을 포함할 수 있다. 프로그램은 선택된 워드 라인에 프로그램 전압을 인가하여 선택된 메모리 셀들의 문턱 전압들을 상승시키는 것을 포함한다. 프로그램 검증은 프로그램 검증 읽기 및 패스-페일 체크를 포함한다. 프로그램 검증 읽기는 선택된 워드 라인에 프로그램 검증 전압을 인가하는 것 외에는 도 4 내지 도 16을 참조하여 설명된 읽기 동작과 동일하게 수행될 수 있다. 패스-페일 체크는 프로그램 검증 읽기의 결과에 따라 프로그램 동작의 패스 또는 페일을 판별하는 것을 포함한다. 도 4 내지 도 16을 참조하여 설명된 읽기 동작이 프로그램 검증 읽기에 적용되면, 프로그램 동작 시에 메모리 셀들에 전달되는 스트레스가 방지(또는 감소)되고, 메모리 셀들에 기입된 데이터의 신뢰성이 향상될 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 17을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 버퍼 메모리(130)를 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 도 1 내지 도 16을 참조하여 설명된 바와 같이, 선택 라인들 및 더미 워드 라인들에 프리 펄스를 인가하며 읽기 동작을 수행할 수 있다. 또한, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 프리 펄스를 사용하여 읽기 동작을 수행하는 모드 및 프리 펄스를 사용하지 않고 읽기 동작을 수행하는 모드 중 하나를 수행할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리, 상 변화 랜덤 액세스 메모리(PRAM, Phase-change Random Access Memory), 강유전체 랜덤 액세스 메모리(FeRAM, Ferroelectric RAM), 자기 랜덤 액세스 메모리(MRAM, Magnetic RAM), 저항성 랜덤 액세스 메모리(RRAM, Resistive RAM) 등을 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110) 및 버퍼 메모리(130)를 액세스할 수 있다. 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 컨트롤러(120)는 쓰기 요청된 데이터를 불휘발성 메모리 장치(110)에 기입하고, 읽기 요청된 데이터를 불휘발성 메모리 장치(110)로부터 읽어 출력할 수 있다.
컨트롤러(120)는 버퍼 메모리(130)를 이용하여 스토리지 장치(100)를 관리할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 기입될 데이터 또는 불휘발성 메모리 장치(110)로부터 읽히는 데이터를 버퍼 메모리(130)에 임시로 저장할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하는 데에 필요한 메타 데이터를 버퍼 메모리(130)에 로드할 수 있다.
컨트롤러(120)는 호스트 장치의 설정에 따라 또는 스토리지 장치(100)의 환경에 따라, 프리 펄스를 이용하는 읽기 동작 및 프리 펄스를 이용하지 않는 읽기 동작 중 하나를 수행하도록 불휘발성 메모리 장치를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 파워-온 시에, 모드가 변경될 때에, 또는 읽기 커맨드를 불휘발성 메모리 장치(110)로 전송할 때, 읽기 동작의 모드를 가리키는 정보를 불휘발성 메모리 장치(110)로 전달할 수 있다. 예를 들어, 모드 정보는 읽기 커맨드와 함께 또는 읽기 커맨드에 포함되어 전송될 수 있다.
예시적으로, 버퍼 메모리(130)는 생략될 수 있다. 버퍼 메모리(130)가 생략되는 경우, 버퍼 메모리(130)의 기능들 중 일부 또는 전부는 컨트롤러(120)의 내부 메모리 또는 호스트 장치의 메모리를 이용하여 수행될 수 있다.
도 18은 스토리지 장치(100)가 읽기 동작 또는 프로그램 검증 읽기의 모드를 선택하는 예를 보여주는 순서도이다. 도 17 및 도 18을 참조하면, S210 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 읽기 동작 또는 프로그램 검증 읽기의 모드를 선택할 수 있다. 예를 들어, 컨트롤러(120)는 호스트 장치의 요청에 따라 읽기 동작 또는 프로그램 검증 읽기 모드가 변경되는지 판별할 수 있다. 호스트 장치로부터 프리 펄스를 사용하는 읽기 동작 또는 프로그램 검증 읽기 모드로의 진입을 요청하는 정보가 수신된 경우, 컨트롤러(120)는 프리 펄스를 사용하는 읽기 동작 또는 프로그램 검증 읽기 모드를 선택할 수 있다. 호스트 장치로부터 프리 펄스를 사용하지 않는 읽기 동작 또는 프로그램 검증 읽기 모드로의 진입을 요청하는 정보가 수신된 경우, 컨트롤러(120)는 프리 펄스를 사용하지 않는 읽기 동작 또는 프로그램 검증 읽기 모드를 선택할 수 있다.
다른 예로서, 컨트롤러(120)는 읽기 동작 또는 프로그램 동작의 대상에 따라, 읽기 동작 또는 프로그램 검증 읽기 모드를 선택할 수 있다. 예를 들어, 읽기 카운트가 기준 횟수 이상일 때, 선택된 메모리 블록의 선택된 메모리 셀들 각각에 저장되는 비트들의 수가 임계값 이상일 때, 그리고 선택 워드 라인이 공통 소스 라인 측에 또는 비트 라인 측에 가까울 때, 컨트롤러(120)는 프리 펄스를 사용하는 읽기 동작 또는 프로그램 검증 읽기 모드를 선택할 수 있다. 읽기 카운트가 기준 횟수보다 작을 때, 선택된 메모리 셀들 각각에 저장되는 비트들의 수가 임계 값보다 작을 때, 그리고 선택 워드 라인이 공통 소스 라인과 비트 라인 사이의 중앙 지점에 위치할 때, 컨트롤러(120)는 프리 펄스를 사용하지 않는 읽기 동작 또는 프로그램 검증 읽기 모드를 선택할 수 있다.
S220 단계에서, 선택된 모드가 프리 펄스를 사용하지 않는 읽기 동작 또는 프로그램 검증 읽기 모드이면, S230 단계에서 컨트롤러(120)는 프리 펄스를 사용하지 않는 읽기 동작 또는 프로그램 검증 읽기 모드로 진입하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
S220 단계에서, 선택된 모드가 프리 펄스를 사용하는 읽기 동작 또는 프로그램 검증 읽기 모드이면, S240 단계에서 컨트롤러(120)는 프리 펄스를 사용하는 읽기 동작 또는 프로그램 검증 읽기 모드로 진입하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 프리 펄스를 이용하지 않는 프로그램 검증 읽기 모드에서, 프로그램 검증 읽기는 선택된 워드 라인에 선택 읽기 전압(Vread_s) 대신 프로그램 검증 전압이 인가되는 것을 제외하면 도 15 및 도 16에 도시된 것과 동일한 전압들을 이용하여 수행될 수 있다. 프리 펄스를 이용하는 프로그램 검증 읽기 모드에서, 프로그램 검증 읽기는 선택된 워드 라인에 선택 읽기 전압(Vread_s) 대신 프로그램 검증 전압이 인가되는 것을 제외하면 도 5 및 도 12에 도시된 것과 동일한 전압들을 이용하여 수행될 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
100; 스토리지 장치
120; 컨트롤러
130; 버퍼 메모리
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
100; 스토리지 장치
120; 컨트롤러
130; 버퍼 메모리
Claims (20)
- 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 제1 더미 메모리 셀, 메모리 셀들, 제2 더미 메모리 셀, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 및
읽기 동작 시에, 선택된 메모리 블록에서, 선택된 접지 선택 라인을 통해 선택된 셀 스트링들의 접지 선택 트랜지스터들을 턴-온 하고, 선택된 스트링 선택 라인을 통해 상기 선택된 셀 스트링들의 스트링 선택 트랜지스터들을 턴-온 하고, 비선택된 접지 선택 라인을 통해 비선택된 셀 스트링들의 접지 선택 트랜지스터들에 제1 프리 펄스를 인가하고, 그리고 비선택된 스트링 선택 라인을 통해 상기 비선택된 셀 스트링들의 스트링 선택 트랜지스터들에 제2 프리 펄스를 인가하도록 구성되는 행 디코더 회로를 포함하고,
상기 행 디코더 회로는, 상기 선택된 메모리 블록의 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 복수의 워드 라인들 중 선택된 워드 라인에 선택 읽기 전압을 인가하고 그리고 비선택된 워드 라인들에 패스 읽기 전압을 인가하도록 구성되고,
상기 행 디코더 회로는 상기 선택된 메모리 블록의 상기 복수의 셀 스트링들의 제1 더미 메모리 셀들에 연결된 제1 더미 워드 라인에 제3 프리 펄스를 인가한 후에 상기 제1 더미 메모리 셀들을 턴-온 하고, 그리고 상기 복수의 셀 스트링들의 제2 더미 메모리 셀들에 연결된 제2 더미 워드 라인에 제4 프리 펄스를 인가한 후에 상기 제2 더미 메모리 셀들을 턴-온 하도록 구성되고,
상기 제3 프리 펄스는 상기 제1 더미 메모리 셀들을 턴-온 한 후에 턴-오프 하고,
상기 제4 프리 펄스는 상기 제2 더미 메모리 셀들을 턴-온 한 후에 턴-오프 하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 프리 펄스는 상기 비선택된 셀 스트링들의 상기 접지 선택 트랜지스터들을 턴-온 한 후에 턴-오프 하고,
상기 제2 프리 펄스는 상기 비선택된 셀 스트링들의 상기 스트링 선택 트랜지스터들을 턴-온 한 후에 턴-오프 하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 더미 메모리 셀들 및 상기 제2 더미 메모리 셀들을 턴-온 하는 전압은 상기 선택된 셀 스트링들의 스트링 선택 트랜지스터들을 턴-온 하는 전압보다 낮고,
상기 선택된 셀 스트링들의 스트링 선택 트랜지스터들들을 턴-온 하는 전압은 상기 선택된 셀 스트링들의 접지 선택 트랜지스터들을 턴-온 하는 전압과 갖거나 그보다 낮고,
상기 선택된 셀 스트링들의 접지 선택 트랜지스터들을 턴-온 하는 전압은 상기 패스 읽기 전압과 같거나 그보다 낮은 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 비선택된 셀 스트링들의 상기 접지 선택 트랜지스터들이 상기 제1 더미 메모리 셀들과 동시에 또는 상기 제1 더미 메모리 셀들보다 먼저 턴-온 되도록 상기 제1 프리 펄스 또는 상기 제3 프리 펄스를 제어하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 비선택된 셀 스트링들의 상기 접지 선택 트랜지스터들이 상기 제1 더미 메모리 셀들과 동시에 또는 상기 제1 더미 메모리 셀들보다 나중에 턴-오프 되도록 상기 제1 프리 펄스 또는 상기 제3 프리 펄스를 제어하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 비선택된 셀 스트링들의 상기 스트링 선택 트랜지스터들이 상기 제2 더미 메모리 셀들과 동시에 또는 상기 제2 더미 메모리 셀들보다 먼저 턴-온 되도록 상기 제2 프리 펄스 또는 상기 제4 프리 펄스를 제어하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 비선택된 셀 스트링들의 상기 스트링 선택 트랜지스터들이 상기 제2 더미 메모리 셀들과 동시에 또는 상기 제2 더미 메모리 셀들보다 나중에 턴-오프 되도록 상기 제2 프리 펄스 또는 상기 제4 프리 펄스를 제어하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 비선택된 워드 라인들의 전압들이 상기 패스 읽기 전압의 목표 레벨에 도달하기 전에 상기 제1 더미 메모리 셀들 및 상기 제2 더미 메모리 셀들이 턴-오프 되도록 상기 제3 프리 펄스 및 상기 제4 프리 펄스를 각각 제어하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 제1 더미 메모리 셀들이 턴-오프 되는 시점과 상기 제2 더미 메모리 셀들이 턴-오프 되는 시점이 일치하도록 상기 제3 프리 펄스 또는 상기 제4 프리 펄스를 제어하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더 회로는 상기 제1 프리 펄스, 상기 제2 프리 펄스, 상기 제3 프리 펄스, 그리고 상기 제4 프리 펄스를 상기 패스 읽기 전압보다 먼저 인가하는 불휘발성 메모리 장치. - 제1항에 있어서,
온도가 증가할수록, 상기 제3 프리 펄스 또는 상기 제4 프리 펄스의 레벨이 감소하거나 또는 복원 시점이 빨라지는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 프리 펄스 또는 상기 제2 프리 펄스가 인가되는 시간은 상기 제3 프리 펄스 또는 상기 제4 프리 펄스가 인가되는 시간의 2배 이상인 불휘발성 메모리 장치. - 제1항에 있어서,
상기 패스 읽기 전압의 레벨이 증가할수록, 상기 제3 프리 펄스 또는 상기 제4 프리 펄스의 레벨이 증가하거나 또는 복원 시점이 늦춰지는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 읽기 동작은 제1 모드의 읽기 동작이고,
제2 모드의 읽기 동작 시에, 상기 선택된 메모리 블록에서 상기 행 디코더 회로는:
상기 비선택된 접지 선택 라인을 통해 상기 비선택된 셀 스트링들의 상기 접지 선택 트랜지스터들을 턴-오프 하고,
상기 비선택된 스트링 선택 라인을 통해 상기 비선택된 셀 스트링들의 상기 스트링 선택 트랜지스터들을 턴-오프 하고.
상기 제1 더미 워드 라인을 통해 상기 제1 더미 메모리 셀들을 턴-온 하고, 그리고
상기 제2 더미 워드 라인을 통해 상기 제2 더미 메모리 셀들을 턴-오프 하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 읽기 동작은 프로그램 검증 읽기를 포함하는 불휘발성 메모리 장치. - 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 선택 트랜지스터, 더미 메모리 셀 및 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
상기 불휘발성 메모리 장치는 상기 컨트롤러의 요청에 따라 제1 모드의 읽기 동작 및 제2 모드의 읽기 동작 중 하나를 수행하도록 구성되고,
상기 제1 모드의 읽기 동작은 비선택된 셀 스트링들의 선택 트랜지스터들 및 더미 메모리 셀들이 프리 펄스를 인가하여 메모리 셀들의 채널들의 전압들을 방전하는 것을 포함하고,
상기 제2 모드의 읽기 동작은 상기 프리 펄스를 인가하지 않고, 그리고
상기 프리 펄스는 상기 비선택된 셀 스트링들의 선택 트랜지스터들 및 더미 메모리 셀들을 턴-온 한 후에 턴-오프 하는 스토리지 장치. - 제16 항에 있어서,
상기 불휘발성 메모리 장치는 선택된 워드 라인의 위치, 비선택된 워드 라인들에 인가되는 패스 읽기 전압의 레벨, 상기 더미 메모리 셀들의 문턱 전압들 또는 주변 온도에 따라 상기 프리 펄스의 레벨 또는 복원 시점을 조절하는 스토리지 장치. - 제16 항에 있어서,
상기 컨트롤러는 모드 설정 시에 상기 제1 모드 또는 상기 제2 모드를 가리키는 정보를 상기 불휘발성 메모리 장치로 전송하는 스토리지 장치. - 제16 항에 있어서,
상기 제1 모드의 읽기 동작에서, 워드 라인들에 인가된 전압들이 복원될 때에 양의 전압으로 복원되는 스토리지 장치. - 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 선택 트랜지스터, 더미 메모리 셀 및 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서:
선택된 메모리 블록에서, 선택된 셀 스트링들의 선택 트랜지스터들을 턴-온 하는 단계;
상기 선택된 메모리 블록에서, 비선택된 셀 스트링들의 선택 트랜지스터들에 제1 프리 펄스를 인가하는 단계;
상기 복수의 셀 스트링들의 더미 메모리 셀들에 제2 프리 펄스를 인가한 후에 상기 더미 메모리 셀들을 턴-온 하는 단계; 그리고
상기 메모리 셀들에 선택 읽기 전압 및 패스 읽기 전압을 인가하는 단계를 포함하고,
상기 비선택된 셀 스트링들의 채널 전압들은 상기 제2 프리 펄스에 의해 상기 더미 메모리 셀들이 턴-온 된 후에 턴-오프 되는 시간에 의해 조절되는 읽기 방법.
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