KR102673490B1 - 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents
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Abstract
본 발명의 불휘발성 메모리 장치는 기판에 수직한 방향으로 적층된 제 1 메모리 셀들 및 제 1 더미 셀을 포함하고, 선택된 스트링 선택 라인에 연결되는 제 1 셀 스트링, 상기 기판에 수직한 방향으로 적층된 제 2 메모리 셀들 및 제 2 더미 셀을 포함하고, 상기 선택된 스트링 선택 라인에 연결되는 제 2 셀 스트링, 읽기 동작 시, 상기 제 1 및 제 2 셀 스트링들 중 하나를 선택하여 선택하여 데이터를 독출하는 페이지 버퍼 회로, 그리고 상기 읽기 동작 시, 선택된 셀 스트링에 연결된 비트 라인에 제 1 비트 라인 전압을 인가하고, 비선택된 셀 스트링에 연결된 비트 라인에 제 2 비트 라인 전압을 인가하도록 제어하는 제어 로직 회로를 포함하되, 상기 제어 로직 회로는 상기 제 1 셀 스트링이 선택되는 경우 상기 제 2 더미 셀을 턴 오프 시키고, 상기 제 2 셀 스트링이 선택되는 경우 상기 제 1 더미 셀을 턴 오프 시키도록 제어하고, 상기 제 2 비트 라인 전압은 상기 제 1 비트 라인 전압보다 낮은 레벨을 가진다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 부분 읽기 동작을 수행하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치는 워드 라인에 연결된 페이지 단위로 저장된 데이터를 읽을 수 있다. 또한, 불휘발성 메모리 장치는 하나의 페이지를 복수의 부분들로 나누어 읽을 수 있다. 보다 상세하게는, 불휘발성 메모리 장치는 복수의 메모리 블록들, 제어 로직 회로, 어드레스 디코더 회로, 및 페이지 버퍼 회로를 포함할 수 있다. 복수의 메모리 블록들은 복수의 워드 라인들을 통해 어드레스 디코더 회로에 연결될 수 있다. 복수의 워드 라인들은 데이터 저장에 사용되지 않는 더미 워드 라인을 포함할 수 있다. 복수의 메모리 블록은 복수의 비트 라인들을 통해 페이지 버퍼 회로에 연결될 수 있다. 불휘발성 메모리 장치가 읽기 동작을 수행하는 경우, 복수의 워드 라인들과 연결된 어드레스 디코더 회로는 제어 로직 회로의 제어에 따라 동작할 수 있다. 복수의 워드 라인들 중 더미 워드 라인의 전압은 어드레스 디코더 회로에 의해 제어될 수 있다. 또한, 복수의 비트 라인들과 연결된 페이지 버퍼 회로는 제어 로직 회로의 제어에 따라 동작할 수 있다. 복수의 비트 라인들의 전압들은 페이지 버퍼 회로에 의해 센싱될 수 있다.
본 발명의 목적은 위에서 설명한 기술적 과제를 해결하기 위한 것으로, 부분 읽기 동작을 수행하는 불휘발성 메모리 장치에 있어서 읽기 교란을 감소시키는 데 있다.
본 발명 실시 예에 따른 불휘발성 메모리 장치는 기판에 수직한 방향으로 적층된 제 1 메모리 셀들 및 제 1 더미 셀을 포함하고, 선택된 스트링 선택 라인에 연결되는 제 1 셀 스트링, 상기 기판에 수직한 방향으로 적층된 제 2 메모리 셀들 및 제 2 더미 셀을 포함하고, 상기 선택된 스트링 선택 라인에 연결되는 제 2 셀 스트링, 읽기 동작 시, 상기 제 1 및 제 2 셀 스트링들 중 하나를 선택하여 선택하여 데이터를 독출하는 페이지 버퍼 회로, 그리고 상기 읽기 동작 시, 선택된 셀 스트링에 연결된 비트 라인에 제 1 비트 라인 전압을 인가하고, 비선택된 셀 스트링에 연결된 비트 라인에 제 2 비트 라인 전압을 인가하도록 제어하는 제어 로직 회로를 포함하되, 상기 제어 로직 회로는 상기 제 1 셀 스트링이 선택되는 경우 상기 제 2 더미 셀을 턴 오프 시키고, 상기 제 2 셀 스트링이 선택되는 경우 상기 제 1 더미 셀을 턴 오프 시키도록 제어하고, 상기 제 2 비트 라인 전압은 상기 제 1 비트 라인 전압보다 낮은 레벨을 가진다.
본 발명 실시 예에 따른 기판에 수직한 방향으로 적층된 제 1 메모리 셀들 및 제 1 더미 셀을 포함하며 선택된 스트링 선택 라인에 연결되는 제 1 셀 스트링, 및 상기 기판에 수직한 방향으로 적층된 제 2 메모리 셀들 및 제 2 더미 셀을 포함하며 상기 선택된 스트링 선택 라인에 연결되는 제 2 셀 스트링을 포함하는 불휘발성 메모리 장치의 읽기 방법은, 상기 제 1 셀 스트링에 연결된 제 1 비트 라인에 제 1 비트 라인 전압을 인가하는 단계, 상기 제 2 셀 스트링에 연결된 제 2 비트 라인에 제 2 비트 라인 전압을 인가하는 단계, 상기 제 1 셀 스트링이 선택되는 경우, 상기 제 1 더미 셀에 연결되는 제 1 더미 워드 라인에 제 1 더미 워드 라인 전압을 인가하고, 상기 제 1 더미 셀에 연결되는 제 2 더미 워드 라인에 제 2 더미 워드 라인 전압을 인가하는 단계, 그리고 상기 제 1 셀 스트링의 선택된 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함하되, 상기 제 1 더미 셀은 턴 온 되고, 상기 제 2 더미 셀은 턴 오프 된다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치는 부분 읽기 동작 시 선택된 스트링에 인접한 스트링의 비트 라인에 특정 비트 라인 전압을 인가하여 선택된 스트링과 비선택된 스트링 사이의 읽기 교란을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다.
도 3는 본 발명의 실시 예에 따른 다른 메모리 블록(BLKb)을 예시적으로 보여주는 도면이다.
도 4은 도 3의 메모리 블록(BLKb)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다.
도 5는 읽기 동작 시 불휘발성 메모리 장치의 셀 스트링들의 채널 포텐셜(Channel Potential)을 예시적으로 보여주는 도면이다.
도 6는 본 발명의 실시 예에 따른 읽기 동작 시 선택된 스트링 선택 라인에 연결된 셀 스트링들의 채널 포텐셜을 보여주는 도면이다.
도 7 및 도 8은 도 6의 채널 포텐셜을 형성하기 위한 읽기 방법을 예시적으로 보여주는 도면이다.
도 9은 본 발명의 실시 예에 따른 읽기 동작 시 인가되는 전압들을 보여주는 타이밍도이다.
도 10는 본 발명의 실시 예에 따른 읽기 동작을 보여주는 순서도이다.
도 11은 본 발명의 다른 실시 예에 따른 읽기 동작 시 선택된 스트링 선택 라인에 연결된 셀 스트링들의 채널 포텐셜을 보여주는 도면이다.
도 12 및 도 13는 도 11의 채널 포텐셜을 형성하기 위한 읽기 방법을 예시적으로 보여주는 도면이다.
도 14은 본 발명의 다른 실시 예에 따른 읽기 동작 시 인가되는 전압들을 보여주는 타이밍도이다.
도 15는 본 발명의 다른 실시 예에 따른 읽기 동작을 보여주는 순서도이다.
도 16는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다.
도 3는 본 발명의 실시 예에 따른 다른 메모리 블록(BLKb)을 예시적으로 보여주는 도면이다.
도 4은 도 3의 메모리 블록(BLKb)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다.
도 5는 읽기 동작 시 불휘발성 메모리 장치의 셀 스트링들의 채널 포텐셜(Channel Potential)을 예시적으로 보여주는 도면이다.
도 6는 본 발명의 실시 예에 따른 읽기 동작 시 선택된 스트링 선택 라인에 연결된 셀 스트링들의 채널 포텐셜을 보여주는 도면이다.
도 7 및 도 8은 도 6의 채널 포텐셜을 형성하기 위한 읽기 방법을 예시적으로 보여주는 도면이다.
도 9은 본 발명의 실시 예에 따른 읽기 동작 시 인가되는 전압들을 보여주는 타이밍도이다.
도 10는 본 발명의 실시 예에 따른 읽기 동작을 보여주는 순서도이다.
도 11은 본 발명의 다른 실시 예에 따른 읽기 동작 시 선택된 스트링 선택 라인에 연결된 셀 스트링들의 채널 포텐셜을 보여주는 도면이다.
도 12 및 도 13는 도 11의 채널 포텐셜을 형성하기 위한 읽기 방법을 예시적으로 보여주는 도면이다.
도 14은 본 발명의 다른 실시 예에 따른 읽기 동작 시 인가되는 전압들을 보여주는 타이밍도이다.
도 15는 본 발명의 다른 실시 예에 따른 읽기 동작을 보여주는 순서도이다.
도 16는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더 회로(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직 회로(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(120)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(120)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더 회로(120)는 제어 로직 회로(150)의 제어에 따라 동작할 수 있다. 어드레스 디코더 회로(120)는 메모리 컨트롤러로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더 회로(120)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(120)는, 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VPGM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(120)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(120)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)와 연결될 수 있다. 페이지 버퍼 회로(130)는 제어 로직 회로(150)의 제어에 따라 동작할 수 있다.
페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(130)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(130)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(130)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(130)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(140)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결될 수 있다. 데이터 입출력 회로(140)는 메모리 컨트롤러와 데이터(DATA)를 교환할 수 있다. 예를 들면, 데이터 입출력 회로(140)는 메모리 컨트롤러로부터 수신되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(140)는 저장된 데이터를 페이지 버퍼 회로(130)로 전달할 수 있다. 데이터 입출력 회로(140)는 페이지 버퍼 회로(130)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(140)는 저장된 데이터(DATA)를 메모리 컨트롤러로 전송할 수 있다. 데이터 입출력 회로(140)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(150)는 메모리 컨트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 회로(150)는 수신된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(150)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(150)는 수신된 제어 신호(CTRL) 중 쓰기 인에이블 신호(/WE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
예시적으로, 읽기 시에, 본 발명에 따른 불휘발성 메모리 장치(100)는 선택된 메모리 블록의 선택된 워드 라인에 연결된 하나의 페이지의 일부를 선택적으로 읽을 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL) 중 선택된 일부를 프리차지할 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL) 중 비선택된 나머지에 접지 전압(GND) 또는 특정 전압을 인가하여 쉴드(shield)할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 블록(BKLa)은 2차원 평면 구조를 가지고, 복수의 셀 스트링들(CS)을 포함할 수 있다. 복수의 셀 스트링들(CS)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 셀 스트링(CS)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
각 셀 스트링(CS)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결될 수 있다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
각 셀 스트링(CS)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결될 수 있다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다.
각 셀 스트링(CS)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공될 수 있다. 각 셀 스트링(CS)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다. 또한, 복수의 메모리 셀들(MC)은 데이터 저장에 사용되지 않는 더미(dummy) 메모리 셀을 포함할 수 있다. 더미 메모리 셀은 다양한 용도로 사용될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다. 또한, 복수의 워드 라인들(WL1~WLm)은 더미 메모리 셀에 연결되는 더미 워드 라인을 포함할 수 있다.
메모리 셀들(MC)의 프로그램 동작 및 읽기 동작은 워드 라인의 단위로 수행될 수 있다. 하나의 워드 라인에 공통으로 연결된 메모리 셀들(MC)은 동시에 프로그램되거나 동시에 읽어질 수 있다. 메모리 셀들(MC)의 소거 동작은 메모리 블록의 단위로 수행될 수 있다. 하나의 메모리 블록(BLKa)의 메모리 셀들(MC)은 동시에 소거될 수 있다. 다른 예로서, 메모리 셀들(MC)의 소거 동작은 서브 블록의 단위로 수행될 수 있다. 하나의 메모리 블록(BLKa)은 복수의 서브 블록들로 분할되고, 하나의 서브 블록의 메모리 셀들(MC)은 동시에 소거될 수 있다.
도 3는 본 발명의 실시 예에 따른 다른 메모리 블록(BLKb)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 3에서, 메모리 블록(BLKb)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 3에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 3에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 본 발명의 기술적 사상은 한정되지 않는다.
각 행의 셀 스트링들(CS)은 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 또는 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 다만, 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4)은 하나로 연결될 수 있다. 각 열의 셀 스트링들(CS)은 제 1 내지 제 4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제 2 및 제 3 접지 선택 라인들(GSL2, GSL3) 또는 제 2 및 제 3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들(CS)은 옅게 도시되어 있다.
각 셀 스트링(CS)은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC), 그리고 대응하는 스트링 선택 라인에 연결되는 적어도 하나(또는 두 개)의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 각 셀 스트링(CS)에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)는 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다. 또한, 복수의 메모리 셀들(MC)은 데이터 저장에 사용되지 않는 더미 메모리 셀을 포함할 수 있다. 더미 메모리 셀은 다양한 용도로 사용될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 동일한 워드 라인에 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 상이한 워드 라인들에 연결될 수 있다.
메모리 블록(BLKb)은 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함할 수 있다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함될 수 있다.
도 4은 도 3의 메모리 블록(BLKb)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다. 도 3 및 도 4을 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 4에 도시된 접지 선택 라인(GSL), 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WL1~WL8)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 4에서, 절단 선(A-A')에 따른 단면도가 함께 도시되어 있다. 예시적으로, 제 1 워드 라인(WL1)에 대응하는 제 1 메모리 셀(MC1)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 제 1 워드 라인(WL1) 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 제 1 워드 라인(WL1)은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 제 1 메모리 셀(MC1)과 동일한 구조를 가질 수 있다.
셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터들(SST)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 읽기 동작이 수행되는 동안에 발생하는 읽기 교란에 영향을 준다.
예시적으로, 읽기 동작 시에, 읽기 대상으로 선택된 메모리 셀들에 연결된 워드 라인에 선택 읽기 전압이 인가될 수 있다. 선택 읽기 전압은 메모리 셀들의 문턱 전압 범위 내의 레벨을 갖는다. 선택된 메모리 셀들에서 발생하는 전기장의 세기가 작으므로, 선택된 메모리 셀들에서 읽기 교란은 발생하지 않거나 매우 적게 발생할 수 있다. 읽기 동작 시에, 읽기 대상으로 선택되지 않은 메모리 셀들에 연결된 워드 라인들에 비선택 읽기 전압이 인가될 수 있다. 비선택 읽기 전압은 메모리 셀들의 문턱 전압 범위보다 높은 레벨을 갖는다. 비선택된 메모리 셀들에서 발생하는 전기장의 세기가 상대적으로 크므로, 비선택된 메모리 셀들에서 읽기 교란이 발생할 수 있다.
도 5는 읽기 동작 시 불휘발성 메모리 장치의 셀 스트링들의 채널 포텐셜(Channel Potential)을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 불휘발성 메모리 장치(100)는 읽기 동작 시 일부 비트 라인들을 선택하여 메모리 셀에 저장된 데이터를 읽을 수 있다. 읽기 동작 시, 불휘발성 메모리 장치(100)는 수신된 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 선택된 비트 라인에는 프리차지 전압이 인가될 수 있다. 비선택된 비트 라인에는 비트 라인들 사이의 커플링을 방지하기 위해 접지 전압(GND)이 인가될 수 있다.
예를 들어, 비선택된 제 2 스트링 선택 라인(SSL2)의 경우, 비트 라인에 인가되는 전압과 관계없이 셀 스트링(CS21) 및 셀 스트링(CS22)의 채널 포텐셜들은 차이가 없다. 비선택된 제 2 스트링 선택 라인(SSL2)은 플로팅되기 때문이다.
그런데, 선택된 제 1 스트링 선택 라인(SSL1)의 경우, 선택된 비트 라인에 연결된 셀 스트링(CS11)은 프리차지 전압에 의한 채널 포텐셜을 가질 수 있다. 비선택된 비트 라인에 연결된 셀 스트링(CS12)은 접지 전압(GND)에 의한 채널 포텐셜을 가질 수 있다. 따라서, 이러한 채널 포텐셜의 차이로 인하여, 셀 스트링(CS11) 및 셀 스트링(CS12)에서 선택된 워드 라인에 연결된 메모리 셀들은 FN 스트레스(Stress)를 받을 수 있다. 이러한 메모리 셀들은 FN 스트레스로 인하여 특성이 열화될 수 있다.
도 6는 본 발명의 실시 예에 따른 읽기 동작 시 선택된 스트링 선택 라인에 연결된 셀 스트링들의 채널 포텐셜을 보여주는 도면이다. 도 6를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 읽기 동작 시 일부 비트 라인들을 선택하여 메모리 셀에 저장된 데이터를 읽을 수 있다. 읽기 동작 시, 불휘발성 메모리 장치(100)는 수신된 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 선택된 비트 라인에는 프리차지 전압으로서 제 1 비트 라인 전압(VBL1)이 인가될 수 있다. 비선택된 비트 라인에는 비트 라인들 사이의 커플링을 방지하기 위해 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 및 접지 전압(GND) 사이의 크기를 가질 수 있다.
예를 들면, 선택된 제 1 비트 라인(BL1)에 연결된 제 1 셀 스트링(CS1)은 제 1 비트 라인 전압(VBL1)에 의한 채널 포텐셜을 가질 수 있다. 비선택된 제 2 비트 라인(BL2)에 연결된 제 2 셀 스트링(CS2)은 제 2 비트 라인 전압(VBL2)에 의한 채널 포텐셜을 가질 수 있다. 제 2 비트 라인 전압(VBL2)에 의한 채널 포텐셜은 접지 전압(GND)에 의한 채널 포텐셜보다 높다. 따라서, 제 1 셀 스트링(CS1) 및 제 2 셀 스트링(CS2) 사이의 FN 스트레스는 도 5의 셀 스트링들(CS11, CS12) 사이의 FN 스트레스보다 감소한다. 즉, 제 1 셀 스트링(CS1) 및 제 2 셀 스트링(CS2)에 메모리 셀들의 특성 열화는 감소할 수 있다.
도 7 및 도 8은 도 6의 채널 포텐셜을 형성하기 위한 읽기 방법을 예시적으로 보여주는 도면이다. 도 7 및 도 8은 읽기 동작 시 불휘발성 메모리 장치(100)의 선택된 스트링 선택 라인에 연결된 셀 스트링들의 상태를 보여준다. 도 7은 제 1 비트 라인(BL1)이 선택된 경우를 보여준다. 즉, 도 7은 홀수 비트 라인들이 선택된 경우를 보여준다. 도 8은 제 2 비트 라인(BL2)이 선택된 경우를 보여준다. 즉, 도 8은 짝수 비트 라인들이 선택된 경우를 보여준다.
도 7 및 도 8을 참조하면, 불휘발성 메모리 장치는 더미 워드 라인들(DWL1, DWL2)을 포함할 수 있다. 더미 메모리 셀(DMC11)은 제 1 더미 워드 라인(DWL1) 및 제 1 비트 라인(BL1)에 연결될 수 있다. 더미 메모리 셀(DMC12)은 제 1 더미 워드 라인(DWL1) 및 제 2 비트 라인(BL2)에 연결될 수 있다. 더미 메모리 셀(DMC21)은 제 2 더미 워드 라인(DWL2) 및 제 1 비트 라인(BL1)에 연결될 수 있다. 더미 메모리 셀(DMC22)은 제 2 더미 워드 라인(DWL2) 및 제 2 비트 라인(BL2)에 연결될 수 있다.
한편, 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들은 서로 다르게 프로그램 될 수 있다. 예를 들면, 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들 중 짝수 비트 라인에 연결된 더미 메모리 셀은 제 2 더미 워드 라인 전압(VDWL2)보다 낮은 문턱 전압을 가지도록 프로그램 될 수 있다. 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들 중 홀수 비트 라인에 연결된 메모리 셀은 제 1 및 제 2 더미 워드 라인 전압들(VDWL1, VDWL2) 사이의 문턱 전압을 가지도록 프로그램 될 수 있다. 제 2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀들 중 홀수 비트 라인에 연결된 메모리 셀은 제 2 더미 워드 라인 전압(VDWL2)보다 낮은 문턱 전압을 가지도록 프로그램 될 수 있다. 제 2 더미 워드 라인(DWL2)에 연결된 메모리 셀들 중 짝수 비트 라인에 연결된 메모리 셀은 제 1 및 제 2 더미 워드 라인 전압들(VDWL1, VDWL2) 사이의 문턱 전압을 가지도록 프로그램 될 수 있다.
도 7에서, 제 1 비트 라인(BL1)은 선택된 비트 라인이고, 제 2 비트 라인(BL2)은 제 1 비트 라인(BL1)에 인접한 비선택된 비트 라인이다. 선택된 제 1 비트 라인(BL1)에는 프리차지 전압으로서 제 1 비트 라인 전압(VBL1)이 인가될 수 있다. 비선택된 제 2 비트 라인(BL2)에는 비트 라인들 사이의 커플링을 방지하기 위해 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 및 접지 전압(GND) 사이의 크기를 가질 수 있다.
이때 제 2 비트 라인(BL2)이 연결된 채널에서 전류가 흐르는 것을 방지하고 채널 포텐셜을 제 2 비트 라인 전압(VBL2)으로 유지하기 위해, 더미 메모리 셀(DMC22)는 턴 오프 될 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 1 더미 워드 라인 전압(VDWL1)을 인가할 수 있다. 불휘발성 메모리 장치(100)는 제 2 더미 워드 라인(DWL2)에 제 2 더미 워드 라인 전압(VDWL2)을 인가할 수 있다. 그러면, 제 2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀(DMC22)은 턴 오프 될 수 있다. 즉, 제 2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀들 중 짝수 비트 라인에 연결된 더미 메모리 셀은 턴 오프 될 수 있다. 따라서, 읽기 동작 시, 비선택된 제 2 비트 라인(BL2)에 연결된 채널은 제 2 비트 라인 전압(VBL2)에 대응하는 채널 포텐셜을 가질 수 있다. 이때 선택된 제 1 비트 라인(BL1)에 연결된 채널은 제 1 비트 라인 전압(VBL1)과 선택된 워드 라인에 따른 특성 값(α)의 차이에 대응하는 채널 포텐셜을 가질 수 있다. 결국, 불휘발성 메모리 장치(100)는 읽기 동작 시 FN 스트레스에 의한 읽기 교란을 감소시킬 수 있다.
도 8에서, 제 2 비트 라인(BL2)은 선택된 비트 라인이고, 제 1 비트 라인(BL1)은 제 2 비트 라인(BL2)에 인접한 비선택된 비트 라인이다. 선택된 제 2 비트 라인(BL2)에는 프리차지 전압으로서 제 1 비트 라인 전압(VBL1)이 인가될 수 있다. 비선택된 제 1 비트 라인(BL1)에는 비트 라인들 사이의 커플링을 방지하기 위해 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 및 접지 전압(GND) 사이의 크기를 가질 수 있다.
이때 제 1 비트 라인(BL1)이 연결된 채널에서 전류가 흐르는 것을 방지하고 채널 포텐셜을 제 2 비트 라인 전압(VBL2)으로 유지하기 위해, 더미 메모리 셀(DMC11)은 턴 오프 될 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 2 더미 워드 라인 전압(VDWL2)을 인가할 수 있다. 불휘발성 메모리 장치(100)는 제 2 더미 워드 라인(DWL2)에 제 1 더미 워드 라인 전압(VDWL1)을 인가할 수 있다. 그러면, 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀(DMC11)은 턴 오프 될 수 있다. 즉, 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들 중 홀수 비트 라인에 연결된 더미 메모리 셀은 턴 오프 될 수 있다. 따라서, 읽기 동작 시, 비선택된 제 1 비트 라인(BL1)에 연결된 채널은 제 2 비트 라인 전압(VBL2)에 대응하는 채널 포텐셜을 가질 수 있다. 이때 선택된 제 2 비트 라인(BL2)에 연결된 채널은 제 1 비트 라인 전압(VBL1)과 선택된 워드 라인에 따른 특성 값(α)의 차이에 대응하는 채널 포텐셜을 가질 수 있다. 결국, 불휘발성 메모리 장치(100)는 읽기 동작 시 FN 스트레스에 의한 읽기 교란을 감소시킬 수 있다.
도 9은 본 발명의 실시 예에 따른 읽기 동작 시 인가되는 전압들을 보여주는 타이밍도이다. 도 9을 참조하면, 불휘발성 메모리 장치(100)는 읽기 동작 시 수신된 어드레스(ADDR)에 기초하여 선택된 메모리 블록의 스트링 선택 라인을 선택할 수 있다. 이하에서, 선택된 스트링 선택 라인과 관련된 바이어스 상태가 설명된다.
제 1 시점(t1)에, 불휘발성 메모리 장치(100)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 연결된 메모리 셀들을 턴 온 시킬 수 있는 전압이다. 불휘발성 메모리 장치(100)는 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 비선택된 워드 라인에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 워드 라인들에 연결된 메모리 셀들은 턴 온 시킬 수 있는 전압이다. 선택 읽기 전압(VRD)은 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 읽기 위한 전압이다. 메모리 셀들이 멀티 레벨 셀인 경우, 복수의 선택 읽기 전압(VRD)들이 사용될 수 있다.
한편, 불휘발성 메모리 장치(100)는 더미 워드 라인(DWL)들에 선택된 비트 라인의 위치에 따라 제 1 또는 제 2 더미 워드 라인 전압(VDWL1, VDWL2)을 인가할 수 있다. 예를 들면, 도 7 및 도 8에서 살펴본 바와 같이, 선택된 비트 라인이 홀수 혹은 짝수 비트 라인인지 여부에 따라, 불휘발성 메모리 장치(100)는 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 서로 다른 더미 워드 라인 전압들을 인가할 수 있다.
제 2 시점(t2)에, 불휘발성 메모리 장치(100)는 선택된 비트 라인에 제 1 비트 라인 전압(VBL1)을 인가하여 프리차지하고, 비선택된 비트 라인에 제 2 비트 라인 전압(VBL2)을 인가하여 비선택된 비트 라인에 연결된 채널의 채널 포텐셜을 형성할 수 있다.
도 10는 본 발명의 실시 예에 따른 읽기 동작을 보여주는 순서도이다. 도 10를 참조하면, 불휘발성 메모리 장치(100)는 선택된 메모리 블록에서 하나의 페이지의 일부를 선택적으로 독출할 수 있다.
S110 단계에서, 불휘발성 메모리 장치(100)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 연결된 메모리 셀들을 턴 온 시킬 수 있는 전압이다.
S120 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 비선택된 워드 라인에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 워드 라인들에 연결된 메모리 셀들은 턴 온 시킬 수 있는 전압이다. 선택 읽기 전압(VRD)은 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 읽기 위한 전압이다.
S130 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인에 제 1 비트 라인 전압(VBL1)을 인가할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 홀수 또는 짝수 비트 라인 중에 하나를 선택할 수 있다. 제 1 비트 라인 전압(VBL1)은 메모리 셀에 저장된 데이터를 읽기 위한 프리차지 전압이다.
S140 단계에서, 불휘발성 메모리 장치(100)는 비선택된 비트 라인에 제 2 비트 라인 전압(VBL2)을 인가할 수 있다. 예를 들면, S130 단계에서 홀수 비트 라인이 선택된 경우, 짝수 비트 라인이 비선택된 비트 라인이 된다. 또는 S130 단계에서 짝수 비트 라인이 선택된 경우, 홀수 비트 라인이 비선택된 비트 라인이 된다. 따라서, 비선택된 비트 라인은 선택된 비트 라인에 인접한 비트 라인이다.
S150 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인이 홀수 비트 라인인지 여부를 판별할 수 있다. S160 단계에서, 선택된 비트 라인이 홀수 비트 라인인 경우, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 1 더미 워드 라인 전압(VDWL1)을 인가하고, 제 2 더미 워드 라인(DWL2)에 제 2 더미 워드 라인 전압(VDWL2)을 인가할 수 있다. 예를 들면, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들은 제 1 더미 워드 라인 전압(VDWL1)을 인가하는 경우 모두 턴 온 될 수 있다. 또한, 제 2 더미 워드 라인(DWL2)에 연결된 메모리 셀들은 제 2 더미 워드 라인 전압(VDWL2)을 인가하는 경우 짝수 비트 라인들에 연결된 더미 메모리 셀들이 턴 오프 될 수 있다. S170 단계에서, 선택된 비트 라인이 짝수 비트 라인인 경우, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 2 더미 워드 라인 전압(VDWL2)을 인가하고, 제 2 더미 워드 라인(DWL2)에 제 1 더미 워드 라인 전압(VDWL1)을 인가할 수 있다. 예를 들면, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들은 제 1 더미 워드 라인 전압(VDWL1)을 인가하는 경우 모두 턴 온 될 수 있다. 또한, 제 1 더미 워드 라인(DWL1)에 연결된 메모리 셀들은 제 2 더미 워드 라인 전압(VDWL2)을 인가하는 경우 홀수 비트 라인들에 연결된 더미 메모리 셀들이 턴 오프 될 수 있다.
S180 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인의 전압 또는 전류 레벨을 측정할 수 있다. 즉, 불휘발성 메모리 장치(100)는 선택된 비트 라인 및 선택된 워드 라인에 연결된 메모리 셀의 데이터를 독출할 수 있다. 이때, 선택된 비트 라인에 연결된 셀 스트링은 제 1 비트 라인 전압(VBL1)에 대응하는 채널 포텐셜을 가지고, 비선택된 비트 라인에 연결된 셀 스트링은 제 2 비트 라인 전압(VBL2)에 대응하는 채널 포텐셜을 가질 수 있다. 따라서, 불휘발성 메모리 장치(100)는 제 2 비트 라인 전압(VBL2)을 제어하여 읽기 동작 시 FN 스트레스에 의한 읽기 교란을 감소시킬 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 읽기 동작 시 선택된 스트링 선택 라인에 연결된 셀 스트링들의 채널 포텐셜을 보여주는 도면이다. 도 11을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 읽기 동작 시 일부 비트 라인들을 선택하여 메모리 셀에 저장된 데이터를 읽을 수 있다. 읽기 동작 시, 불휘발성 메모리 장치(100)는 수신된 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 선택된 비트 라인에는 프리차지 전압으로서 제 1 비트 라인 전압(VBL1)이 인가될 수 있다. 비선택된 비트 라인들 중 선택된 비트 라인에 인접한 비선택된 비트 라인에는 비트 라인들 사이의 커플링을 방지하기 위해 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 나머지 비선택 비트 라인들에는 접지 전압(GND)이 인가될 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 및 접지 전압(GND) 사이의 크기를 가질 수 있다.
도 11에서, 선택된 제 2 비트 라인(BL2)에 연결된 제 2 셀 스트링(CS2)은 제 1 비트 라인 전압(VBL1)에 의한 채널 포텐셜을 가질 수 있다. 선택된 제 2 비트 라인(BL2)에 인접한 비선택된 제 1 및 제 3 비트 라인들(BL1, BL3)에 연결된 제 1 및 제 3 셀 스트링들(CS1, CS3)은 제 2 비트 라인 전압(VBL2)에 의한 채널 포텐셜을 가질 수 있다. 나머지 제 4 비트 라인(BL4)에 연결된 제 4 셀 스트링(CS4)는 접지 전압(GND)에 의한 채널 포텐셜을 가질 수 있다. 제 2 비트 라인 전압(VBL2)에 의한 채널 포텐셜은 접지 전압(GND)에 의한 채널 포텐셜보다 높다. 따라서, 제 2 셀 스트링(CS2)과 제 1 셀 스트링(CS1) 사이 또는 제 2 셀 스트링(CS2)과 제 3 셀 스트링(CS3) 사이의 FN 스트레스는 도 5의 셀 스트링들(CS11, CS12) 사이의 FN 스트레스보다 감소한다. 즉, 제 1 및 제 3 셀 스트링들(CS1, CS3)에 포함된 메모리 셀들의 특성 열화는 감소할 수 있다. 또한, 제 3 셀 스트링(CS3)과 제 4 셀 스트링(CS4) 사이의 FN 스트레스도 감소한다.
도 12 및 도 13는 도 11의 채널 포텐셜을 형성하기 위한 읽기 방법을 예시적으로 보여주는 도면이다. 도 12 및 도 13는 읽기 동작 시 불휘발성 메모리 장치(100)의 선택된 스트링 선택 라인에 연결된 셀 스트링들의 상태를 보여준다. 도 12은 제 3 비트 라인(BL3)이 선택된 경우를 보여준다. 여기서 4개의 비트 라인들이 하나의 그룹을 이룰 수 있다. 하지만, 비트 라인들의 그룹은 이것에 한정되지 않는다. 비트 라인들은 다양한 형태로 그룹을 이룰 수 있다. 도 13는 제 2 비트 라인(BL2)이 선택된 경우를 보여준다.
도 12 및 도 13를 참조하면, 불휘발성 메모리 장치(100)는 더미 워드 라인들(DWL1, DWL2)을 포함할 수 있다. 더미 메모리 셀(DMC11)은 제 1 더미 워드 라인(DWL1) 및 제 1 비트 라인(BL1)에 연결될 수 있다. 더미 메모리 셀(DMC12)은 제 1 더미 워드 라인(DWL1) 및 제 2 비트 라인(BL2)에 연결될 수 있다. 더미 메모리 셀(DMC13)은 제 1 더미 워드 라인(DWL1) 및 제 3 비트 라인(BL3)에 연결될 수 있다. 더미 메모리 셀(DMC14)은 제 1 더미 워드 라인(DWL1) 및 제 4 비트 라인(BL4)에 연결될 수 있다. 더미 메모리 셀(DMC21)은 제 2 더미 워드 라인(DWL2) 및 제 1 비트 라인(BL1)에 연결될 수 있다. 더미 메모리 셀(DMC22)은 제 2 더미 워드 라인(DWL2) 및 제 2 비트 라인(BL2)에 연결될 수 있다. 더미 메모리 셀(DMC23)은 제 2 더미 워드 라인(DWL2) 및 제 3 비트 라인(BL3)에 연결될 수 있다. 더미 메모리 셀(DMC24)은 제 2 더미 워드 라인(DWL2) 및 제 4 비트 라인(BL4)에 연결될 수 있다.
한편, 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들은 서로 다르게 프로그램 될 수 있다. 예를 들면, 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들 중 짝수 비트 라인에 연결된 메모리 셀은 제 2 더미 워드 라인 전압(VDWL2)보다 낮은 문턱 전압을 가지도록 프로그램 될 수 있다. 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들 중 홀수 비트 라인에 연결된 더미 메모리 셀은 제 1 및 제 2 더미 워드 라인 전압들(VDWL1, VDWL2) 사이의 문턱 전압을 가지도록 프로그램 될 수 있다. 제 2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀들 중 홀수 비트 라인에 연결된 메모리 셀은 제 2 더미 워드 라인 전압(VDWL2)보다 낮은 문턱 전압을 가지도록 프로그램 될 수 있다. 제 2 더미 워드 라인(DWL2)에 연결된 메모리 셀들 중 짝수 비트 라인에 연결된 메모리 셀은 제 1 및 제 2 더미 워드 라인 전압들(VDWL1, VDWL2) 사이의 문턱 전압을 가지도록 프로그램 될 수 있다.
하지만, 더미 메모리 셀들의 프로그램 상태들은 이것에 한정되지 않는다. 도 12 및 도 13의 더미 메모리 셀들의 프로그램 상태들은 예시적인 것으로, 더미 메모리 셀들은 더미 워드 라인들에 인가되는 전압에 따라 서로 개별적으로 턴 온 또는 턴 오프 되도록 프로그램 될 수 있다. 또한, 더미 워드 라인들의 수도 이것에 한정되지 않는다. 불휘발성 메모리 장치(100)는 하나 이상의 더미 워드 라인들을 포함하여 다양한 조합의 더미 워드 라인 전압들을 인가할 수 있다. 또한, 더미 메모리 셀들의 위치도 이것에 한정되지 않는다. 예를 들면, 더미 메모리 셀들은 메인 메모리 셀 및 접지 선택 트랜지스터 사이에 위치할 수 있다. 더미 메모리 셀들은 메인 메모리 셀 및 스트링 선택 트랜지스터 사이에 위치할 수 있다. 더미 메모리 셀들은 메인 메모리 셀들 사이에 위치할 수 있다.
도 12에서, 제 3 비트 라인(BL3)은 선택된 비트 라인이고, 제 2 및 제 4 비트 라인들(BL2, BL4)은 제 3 비트 라인(BL3)에 인접한 비선택된 비트 라인들이다. 제 1 비트 라인(BL1)은 제 3 비트 라인(BL3)에 인접하지 않는 비선택된 비트 라인이다. 선택된 제 3 비트 라인(BL3)에는 프리차지 전압으로서 제 1 비트 라인 전압(VBL1)이 인가될 수 있다. 비선택된 제 2 및 제 4 비트 라인들(BL2, BL4)에는 비트 라인들 사이의 커플링을 방지하기 위해 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 비선택된 제 1 비트 라인(BL1)에는 차폐를 위해 접지 전압(GND)이 인가될 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 및 접지 전압(GND) 사이의 크기를 가질 수 있다.
이때 제 2 및 제 4 비트 라인들(BL2, BL4)이 연결된 채널들에서 전류가 흐르는 것을 방지하고 채널 포텐셜을 제 2 비트 라인 전압(VBL2)으로 유지하기 위해, 더미 메모리 셀들(DMC22, DMC24)은 턴 오프 될 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 1 더미 워드 라인 전압(VDWL1)을 인가할 수 있다. 불휘발성 메모리 장치(100)는 제 2 더미 워드 라인(DWL2)에 제 2 더미 워드 라인 전압(VDWL2)을 인가할 수 있다. 그러면, 제 2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀들(DMC22, DMC24)은 턴 오프 될 수 있다. 즉, 제 2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀들 중 짝수 비트 라인에 연결된 더미 메모리 셀은 턴 오프 될 수 있다. 따라서, 읽기 동작 시, 비선택된 제 2 및 제 4 비트 라인들(BL2, BL4)에 연결된 채널들은 제 2 비트 라인 전압(VBL2)에 대응하는 채널 포텐셜을 가질 수 있다. 이때 선택된 제 3 비트 라인(BL3)에 연결된 채널은 제 1 비트 라인 전압(VBL1)과 선택된 워드 라인에 따른 특성 값(α)의 차이에 대응하는 채널 포텐셜을 가질 수 있다. 결국, 불휘발성 메모리 장치(100)는 읽기 동작 시 FN 스트레스에 의한 읽기 교란을 감소시킬 수 있다.
도 13에서, 제 2 비트 라인(BL2)은 선택된 비트 라인이고, 제 1 및 제 3 비트 라인들(BL1, BL3)은 제 2 비트 라인(BL2)에 인접한 비선택된 비트 라인이다. 선택된 제 2 비트 라인(BL2)에는 프리차지 전압으로서 제 1 비트 라인 전압(VBL1)이 인가될 수 있다. 비선택된 제 1 및 제 3 비트 라인들(BL1, BL3)에는 비트 라인들 사이의 커플링을 방지하기 위해 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 비선택된 제 4 비트 라인(BL4)에는 차폐를 위해 접지 전압(GND)이 인가될 수 있다. 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 및 접지 전압(GND) 사이의 크기를 가질 수 있다.
이때 제 1 및 제 3 비트 라인들(BL1, BL3)이 연결된 채널에서 전류가 흐르는 것을 방지하고 채널 포텐셜을 제 2 비트 라인 전압(VBL2)으로 유지하기 위해, 더미 메모리 셀들(DMC11, DMC13)은 턴 오프 될 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 2 더미 워드 라인 전압(VDWL2)을 인가할 수 있다. 불휘발성 메모리 장치(100)는 제 2 더미 워드 라인(DWL2)에 제 1 더미 워드 라인 전압(VDWL1)을 인가할 수 있다. 그러면, 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들(DMC11, DMC13)은 턴 오프 될 수 있다. 즉, 제 1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들 중 홀수 비트 라인들에 연결된 더미 메모리 셀들은 턴 오프 될 수 있다. 따라서, 읽기 동작 시, 비선택된 제 1 및 제 3 비트 라인(BL1, BL3)에 연결된 채널은 제 2 비트 라인 전압(VBL2)에 대응하는 채널 포텐셜을 가질 수 있다. 이때 선택된 제 2 비트 라인(BL2)에 연결된 채널은 제 1 비트 라인 전압(VBL1)과 선택된 워드 라인에 따른 특성 값(α)의 차이에 대응하는 채널 포텐셜을 가질 수 있다. 결국, 불휘발성 메모리 장치(100)는 읽기 동작 시 FN 스트레스에 의한 읽기 교란을 감소시킬 수 있다.
도 14은 본 발명의 다른 실시 예에 따른 읽기 동작 시 인가되는 전압들을 보여주는 타이밍도이다. 도 14을 참조하면, 불휘발성 메모리 장치(100)는 읽기 동작 시 수신된 어드레스(ADDR)에 기초하여 선택된 메모리 블록의 스트링 선택 라인을 선택할 수 있다. 이하에서, 선택된 스트링 선택 라인과 관련된 바이어스 상태가 설명된다.
제 1 시점(t1)에, 불휘발성 메모리 장치(100)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 연결된 메모리 셀들을 턴 온 시킬 수 있는 전압이다. 불휘발성 메모리 장치(100)는 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 비선택된 워드 라인에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 워드 라인들에 연결된 메모리 셀들은 턴 온 시킬 수 있는 전압이다. 선택 읽기 전압(VRD)은 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 읽기 위한 전압이다. 메모리 셀들이 멀티 레벨 셀인 경우, 복수의 선택 읽기 전압(VRD)들이 사용될 수 있다.
한편, 불휘발성 메모리 장치(100)는 더미 워드 라인(DWL)들에 선택된 비트 라인의 위치에 따라 제 1 또는 제 2 더미 워드 라인 전압(VDWL1, VDWL2)을 인가할 수 있다. 예를 들면, 도 12 및 도 13에서 살펴본 바와 같이, 선택된 비트 라인이 홀수 혹은 짝수 비트 라인인지 여부에 따라, 불휘발성 메모리 장치(100)는 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 서로 다른 더미 워드 라인 전압들을 인가할 수 있다.
제 2 시점(t2)에, 불휘발성 메모리 장치(100)는 선택된 비트 라인에 제 1 비트 라인 전압(VBL1)을 인가하여 프리차지할 수 있다. 한편, 불휘발성 메모리 장치(100)는 선택된 비트 라인에 인접한 비선택된 비트 라인에 제 2 비트 라인 전압(VBL2)을 인가하여 비선택된 비트 라인에 연결된 채널의 채널 포텐셜을 형성할 수 있다. 또한, 불휘발성 메모리 장치(100)는 나머지 비선택된 비트 라인들에 접지 전압(GND)을 인가하여 차폐할 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 읽기 동작을 보여주는 순서도이다. 도 15를 참조하면, 불휘발성 메모리 장치(100)는 선택된 메모리 블록에서 하나의 페이지의 일부를 선택적으로 독출할 수 있다.
S210 단계에서, 불휘발성 메모리 장치(100)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 연결된 메모리 셀들을 턴 온 시킬 수 있는 전압이다.
S220 단계에서, 불휘발성 메모리 장치(100)는 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 비선택된 워드 라인에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 예를 들면, 비선택 읽기 전압(VREAD)은 워드 라인들에 연결된 메모리 셀들은 턴 온 시킬 수 있는 전압이다. 선택 읽기 전압(VRD)은 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 읽기 위한 전압이다.
S230 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인에 제 1 비트 라인 전압(VBL1)을 인가할 수 있다. 예를 들면, 제 1 비트 라인 전압(VBL1)은 메모리 셀에 저장된 데이터를 읽기 위한 프리차지 전압이다. S240 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인에 인접한 비선택된 비트 라인에 제 2 비트 라인 전압(VBL2)을 인가할 수 있다. S250 단계에서, 불휘발성 메모리 장치(100)는 나머지 비선택된 비트 라인들에 접지 전압(GND)을 인가할 수 있다. 예를 들면, 복수의 비트 라인들은 하나의 비트 라인 그룹을 이루고, 불휘발성 메모리 장치(100)는 읽기 동작 시 비트 라인 그룹 중 하나의 비트 라인을 선택할 수 있다.
S260 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인이 홀수 비트 라인인지 여부를 판별할 수 있다. S270 단계에서, 선택된 비트 라인이 홀수 비트 라인인 경우, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 1 더미 워드 라인 전압(VDWL1)을 인가하고, 제 2 더미 워드 라인(DWL2)에 제 2 더미 워드 라인 전압(VDWL2)을 인가할 수 있다. 예를 들면, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들은 제 1 더미 워드 라인 전압(VDWL1)을 인가하는 경우 모두 턴 온 될 수 있다. 또한, 제 2 더미 워드 라인(DWL2)에 연결된 메모리 셀들은 제 2 더미 워드 라인 전압(VDWL2)을 인가하는 경우 짝수 비트 라인들에 연결된 더미 메모리 셀들이 턴 오프 될 수 있다. S280 단계에서, 선택된 비트 라인이 짝수 비트 라인인 경우, 불휘발성 메모리 장치(100)는 제 1 더미 워드 라인(DWL1)에 제 2 더미 워드 라인 전압(VDWL2)을 인가하고, 제 2 더미 워드 라인(DWL2)에 제 1 더미 워드 라인 전압(VDWL1)을 인가할 수 있다. 예를 들면, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 연결된 더미 메모리 셀들은 제 1 더미 워드 라인 전압(VDWL1)을 인가하는 경우 모두 턴 온 될 수 있다. 또한, 제 1 더미 워드 라인(DWL1)에 연결된 메모리 셀들은 제 2 더미 워드 라인 전압(VDWL2)을 인가하는 경우 홀수 비트 라인들에 연결된 더미 메모리 셀들이 턴 오프 될 수 있다.
S290 단계에서, 불휘발성 메모리 장치(100)는 선택된 비트 라인의 전압 또는 전류 레벨을 측정할 수 있다. 즉, 불휘발성 메모리 장치(100)는 선택된 비트 라인 및 선택된 워드 라인에 연결된 메모리 셀의 데이터를 독출할 수 있다. 이때, 선택된 비트 라인에 연결된 셀 스트링은 제 1 비트 라인 전압(VBL1)에 대응하는 채널 포텐셜을 가지고, 선택된 비트 라인에 인접한 비선택된 비트 라인에 연결된 셀 스트링은 제 2 비트 라인 전압(VBL2)에 대응하는 채널 포텐셜을 가질 수 있다. 따라서, 불휘발성 메모리 장치(100)는 제 2 비트 라인 전압(VBL2)을 제어하여 읽기 동작 시 FN 스트레스에 의한 읽기 교란을 감소시킬 수 있다.
도 16는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, SSD(1000)는 복수의 불 휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불 휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불 휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 15에서 설명된 바와 같이, 읽기 동작 시 하나의 페이지를 부분적으로 독출하고, 선택된 셀 스트링과 비선택된 셀 스트링 사이의 채널 포텐셜 차이를 감소시켜 읽기 교란을 방지할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불 휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불 휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불 휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, SSD 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불 휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불 휘발성 메모리 인터페이스(1250)는 불 휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 17은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 15에서 설명된 바와 같이, 읽기 동작 시 하나의 페이지를 부분적으로 독출하고, 선택된 셀 스트링과 비선택된 셀 스트링 사이의 채널 포텐셜 차이를 감소시켜 읽기 교란을 방지할 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2240)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 선택적으로 제공받을 수 있다.
도 18은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100)와 UFS 장치(3200)를 포함할 수 있다.
UFS 호스트(3100)는 애플리케이션(3110), 장치 드라이버(3120), 호스트 컨트롤러(3130), 그리고 버퍼 램(3140)을 포함할 수 있다. 그리고 호스트 컨트롤러(3130)는 커맨드 큐(CMD queue, 3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)를 포함할 수 있다. 커맨드 큐(3131), 호스트 DMA(3132), 그리고 전원 관리자(3133)는 호스트 컨트롤러(3130) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
UFS 호스트(3100)의 애플리케이션(3110)과 장치 드라이버(3120)에서 생성된 커맨드(예를 들면, 쓰기 커맨드)는 호스트 컨트롤러(3130)의 커맨드 큐(3131)에 입력될 수 있다. 커맨드 큐(3131)는 UFS 장치(3200)로 제공될 커맨드를 순서대로 저장할 수 있다. 커맨드 큐(3131)에 저장된 커맨드는 호스트 DMA(3132)로 제공될 수 있다. 호스트 DMA(3132)는 커맨드를 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 보낸다.
계속해서 도 18을 참조하면, UFS 장치(3200)는 플래시 메모리(3210), 장치 컨트롤러(3230), 그리고 버퍼 램(3240)을 포함할 수 있다. 그리고 장치 컨트롤러(3230)는 중앙처리장치(CPU, 3231), 커맨드 관리자(CMD manager, 3232), 플래시 DMA(3233), 보안 관리자(security manager, 3234), 버퍼 관리자(3235), 플래시 변환 계층(FTL; Flash Translation Layer, 3236), 그리고 플래시 관리자(3237)를 포함할 수 있다. 여기에서, 커맨드 관리자(3232), 보안 관리자(3234), 버퍼 관리자(3235), 플래시 변환 계층(3236), 그리고 플래시 관리자(3237)는 장치 컨트롤러(3230) 내에서 알고리즘, 소프트웨어, 또는 펌웨어로 동작할 수 있다.
플래시 메모리(3210)는 도 1 내지 도 15에서 설명된 바와 같이, 읽기 동작 시 하나의 페이지를 부분적으로 독출하고, 선택된 셀 스트링과 비선택된 셀 스트링 사이의 채널 포텐셜 차이를 감소시켜 읽기 교란을 방지할 수 있다.
UFS 호스트(3100)로부터 UFS 장치(3200)로 입력된 커맨드는 장치 인터페이스(3201)를 통해 커맨드 관리자(3232)로 제공될 수 있다. 커맨드 관리자(3232)는 UFS 호스트(3100)로부터 제공된 커맨드를 해석하고, 보안 관리자(3234)를 이용하여 입력된 커맨드를 인증할 수 있다. 커맨드 관리자(3232)는 버퍼 관리자(3235)를 통해 데이터를 입력받을 수 있도록 버퍼 램(3240)을 할당할 수 있다. 커맨드 관리자(3232)는 데이터 전송 준비가 완료되면, UFS 호스트(3100)로 RTT(READY_TO_TRANSFER) UPIU를 보낸다.
UFS 호스트(3100)는 RTT UPIU에 응답하여 데이터를 UFS 장치(3200)로 전송할 수 있다. 데이터는 호스트 DMA(3132)와 호스트 인터페이스(3101)를 통해 UFS 장치(3200)로 전송될 수 있다. UFS 장치(3200)는 제공받은 데이터를 버퍼 관리자(3235)를 통해 버퍼 램(3240)에 저장할 수 있다. 버퍼 램(3240)에 저장된 데이터는 플래시 DMA(3233)를 통해 플래시 관리자(3237)로 제공될 수 있다. 플래시 관리자(3237)는 플래시 변환 계층(3236)의 어드레스 맵핑 정보를 참조하여, 플래시 메모리(3210)의 선택된 어드레스에 데이터를 저장할 수 있다.
UFS 장치(3200)는 커맨드에 필요한 데이터 전송과 프로그램이 완료되면, 인터페이스를 통해 UFS 호스트(3100)로 커맨드에 대한 완료를 알리는 응답 신호(response)를 보낸다. UFS 호스트(3100)는 커맨드에 대한 완료를 장치 드라이버(3120)와 애플리케이션(3110)에 알려주고, 해당 커맨드에 대한 동작을 종료할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 회로
130: 페이지 버퍼 회로
140: 데이터 입출력 회로
150: 제어 로직 회로
1000: SSD 시스템
2000: eMMC
3000: UFS 시스템
110: 메모리 셀 어레이
120: 어드레스 디코더 회로
130: 페이지 버퍼 회로
140: 데이터 입출력 회로
150: 제어 로직 회로
1000: SSD 시스템
2000: eMMC
3000: UFS 시스템
Claims (10)
- 기판에 수직한 방향으로 적층된 제 1 메모리 셀들 및 제 1 더미 셀을 포함하고, 선택된 스트링 선택 라인에 연결되는 제 1 셀 스트링;
상기 기판에 수직한 방향으로 적층된 제 2 메모리 셀들 및 제 2 더미 셀을 포함하고, 상기 선택된 스트링 선택 라인에 연결되는 제 2 셀 스트링;
읽기 동작 시, 상기 제 1 및 제 2 셀 스트링들 중 하나를 선택하여 데이터를 독출하는 페이지 버퍼 회로; 그리고
상기 읽기 동작 시, 선택된 셀 스트링에 연결된 비트 라인에 제 1 비트 라인 전압을 인가하고, 비선택된 셀 스트링에 연결된 비트 라인에 제 2 비트 라인 전압을 인가하도록 제어하는 제어 로직 회로를 포함하되,
상기 제어 로직 회로는 상기 제 1 셀 스트링이 선택되는 경우 상기 제 2 더미 셀을 턴 오프 시키고, 상기 제 2 셀 스트링이 선택되는 경우 상기 제 1 더미 셀을 턴 오프 시키도록 제어하고,
상기 제 2 비트 라인 전압은 상기 제 1 비트 라인 전압보다 낮은 레벨을 가지는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제 1 더미 셀은 제 1 더미 워드 라인에 연결되고,
상기 제 2 더미 셀은 제 2 더미 워드 라인에 연결되는 불휘발성 메모리 장치. - 제 2 항에 있어서,
상기 제어 로직 회로는, 상기 제 1 셀 스트링이 선택되는 경우, 상기 제 1 더미 워드 라인에 제 1 더미 워드 라인 전압을 인가하고, 상기 제 2 더미 워드 라인에 제 2 워드 라인 전압을 인가하는 불휘발성 메모리 장치. - 제 3 항에 있어서,
상기 제어 로직 회로는, 상기 제 2 셀 스트링이 선택되는 경우, 상기 제 1 더미 워드 라인에 상기 제 2 더미 워드 라인 전압을 인가하고, 상기 제 2 더미 워드 라인에 상기 제 1 더미 워드 라인 전압을 인가하는 불휘발성 메모리 장치. - 제 4 항에 있어서,
상기 제 1 및 제 2 더미 셀들은 상기 제 1 더미 워드 라인 전압보다 낮은 문턱 전압을 가지는 불휘발성 메모리 장치. - 제 4 항에 있어서,
상기 제 1 및 제 2 더미 셀들은 상기 제 2 더미 워드 라인 전압보다 높은 문턱 전압을 가지는 불휘발성 메모리 장치. - 제 2 항에 있어서,
상기 제 1 셀 스트링에 인접하지 않고, 상기 기판에 수직한 방향으로 적층된 제 3 메모리 셀들 및 제 3 더미 셀을 포함하고, 그리고 상기 선택된 스트링 선택 라인에 연결되는 제 3 셀 스트링을 더 포함하되,
상기 제 1 셀 스트링이 선택되는 경우, 상기 제어 로직 회로는 상기 제 3 셀 스트링에 연결된 비트 라인에 접지 전압을 인가하는 불휘발성 메모리 장치. - 제 7 항에 있어서,
상기 제 1 셀 스트링이 선택되는 경우, 상기 제 3 더미 셀은 상기 제 1 더미 워드 라인에 연결되는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제 2 셀 스트링은 상기 제 1 셀 스트링에 인접한 불휘발성 메모리 장치. - 기판에 수직한 방향으로 적층된 제 1 메모리 셀들 및 제 1 더미 셀을 포함하며 선택된 스트링 선택 라인에 연결되는 제 1 셀 스트링, 및 상기 기판에 수직한 방향으로 적층된 제 2 메모리 셀들 및 제 2 더미 셀을 포함하며 상기 선택된 스트링 선택 라인에 연결되는 제 2 셀 스트링을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서,
상기 제 1 셀 스트링에 연결된 제 1 비트 라인에 제 1 비트 라인 전압을 인가하는 단계;
상기 제 2 셀 스트링에 연결된 제 2 비트 라인에 상기 제 1 비트 라인 전압보다 낮은 제 2 비트 라인 전압을 인가하는 단계;
상기 제 1 셀 스트링이 선택되는 경우, 상기 제 1 더미 셀에 연결되는 제 1 더미 워드 라인에 제 1 더미 워드 라인 전압을 인가하고, 상기 제 1 더미 셀에 연결되는 제 2 더미 워드 라인에 제 2 더미 워드 라인 전압을 인가하는 단계; 그리고
상기 제 1 셀 스트링의 선택된 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함하되,
상기 제 1 더미 셀은 턴 온 되고, 상기 제 2 더미 셀은 턴 오프 되는 불휘발성 메모리 장치의 읽기 방법.
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