CN112242166A - 非易失性存储器设备及其编程方法 - Google Patents

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Abstract

公开了一种非易失性存储器设备的编程方法，所述非易失性存储器设备包括单元串，所述单元串具有垂直于衬底的表面堆叠的存储器单元，所述方法包括：执行第一编程阶段，包括对连接到第一字线的第一存储器单元进行编程并且将第一通过电压施加到所述第一字线上方或下方的其他字线；以及执行第二编程阶段，包括在完全对所述第一存储器单元进行编程之后对第二存储器单元进行编程，所述第二存储器单元连接到比所述第一字线更靠近所述衬底的第二字线，将第二通过电压施加到所述第二字线下方的第一字线组并将第三通过电压施加到所述第二字线上方的第二字线组，所述第二通过电压低于所述第三通过电压。

Description

非易失性存储器设备及其编程方法
相关申请的交叉引用
本申请要求于2019年7月18日在韩国知识产权局递交的韩国专利申请No.10-2019-0086948的优先权，其公开内容通过整体引用并入本文中。
技术领域
本文中所公开的一些示例实施例涉及半导体存储器设备，更具体地，涉及非易失性存储器设备及其编程方法。
背景技术
半导体存储器设备被分类为易失性半导体存储器设备和非易失性半导体存储器设备。易失性半导体存储器设备具有快速的读取和写入速度，但是当对易失性半导体存储器设备断电时，易失性半导体存储器设备会丢失存储在其中的数据。相反，即使当对非易失性半导体存储器设备断电时，非易失性半导体存储器设备也保留存储在其中的数据。由于这个原因，非易失性半导体存储器设备用于存储不管是否向其供电都期望保留的信息。
闪存设备可以是非易失性半导体存储器设备的示例。闪存设备用于存储信息设备的语音和图像数据。这种信息设备的示例包括下项中的一项或多项：计算机、蜂窝电话、智能手机、个人数字助理(PDA)、手持个人计算机(PC)、游戏机、传真机、扫描仪和打印机。正在开发具有三维堆叠的存储器单元的半导体存储器设备以提高半导体存储器设备的集成度。
三维半导体存储器设备可以包括通过在垂直于衬底的方向上堆叠存储器单元而实现的单元串，以提高集成度。然而，需要在提高集成度的同时维持三维半导体存储器设备的可靠性。具体地，由于蚀刻工艺，三维半导体存储器设备的单元串的沟道孔的尺寸根据沟道孔的位置而不同。考虑到三维半导体存储器设备中的这种几何特性，期望开发一种对存储器单元进行编程的方法。
发明内容
一些示例实施例提供了一种考虑到单元串的几何结构来执行编程操作的非易失性存储器设备及其编程方法。
根据一些示例实施例，提供了一种非易失性存储器设备的编程方法，所述非易失性存储器设备包括单元串，在所述单元串中，多个存储器单元在垂直于衬底的表面的方向上堆叠，所述方法包括：执行第一编程阶段，包括对多个存储器单元中的第一存储器单元进行编程，第一存储器单元连接到单元串的多个字线中的第一字线，第一编程阶段包括：将第一通过电压施加到多个字线中在第一字线上方或下方的其他字线；以及执行第二编程阶段，包括在完全对第一存储器单元进行编程之后对多个存储器单元中的第二存储器单元进行编程，第二存储器单元连接到多条字线中比第一字线更靠近衬底的第二字线，第二编程阶段包括：将第二通过电压施加到多个字线中在第二字线下方的第一字线组并将第三通过电压施加到多个字线中在第二字线上方的第二字线组，第二通过电压低于第三通过电压。
根据一些示例实施例，提供了一种非易失性存储器设备的编程方法，所述非易失性存储器设备包括单元串，在所述单元串中，多个存储器单元在垂直于衬底的表面的方向上堆叠，所述方法包括：执行编程验证阶段，包括将验证电压施加到单元串的多个字线中的选择的字线并将读取通过电压施加到多个字线中的多个未选择的字线以验证是否对多个存储器单元中的选择的存储器单元进行编程，在多个字线中更靠近衬底的第一字线之前或在多个字线中更远离衬底的第二字线之后对选择的字线进行编程；执行第一恢复阶段，包括将第一恢复电压施加到选择的字线和多个未选择的字线并将预充电电压施加到单元串的公共源极线；以及执行第二恢复阶段，包括将多个未选择的字线中的至少一个未选择的字线放电至地电压。
根据一些示例实施例，提供了一种非易失性存储器设备，包括：包括单元串的存储器单元阵列，在所述单元串中，多个存储器单元在垂直于衬底的表面的方向上堆叠；以及地址解码器，被配置为在包括在单元串中的多个字线中选择字线以对多个存储器单元进行编程；页缓冲器，被配置为控制单元串的位线；以及控制逻辑电路，被配置为控制地址解码器和页缓冲器，使得在编程操作中首先对多个字线中距衬底最远的字线进行编程，并且在编程验证操作之后执行恢复阶段，恢复阶段包括将恢复电压施加到多个字线中的选择的字线和多个字线中的未选择的字线，并且恢复阶段包括将预充电电压施加到单元串的公共源极线。
附图说明
通过在一些示例实施例中参考附图进行描述，以上及其他目的和特征将变得清楚明白。
图1是示出了根据一些示例实施例的非易失性存储器设备的框图。
图2是示出了根据一些示例实施例的存储器块的示图。
图3A是示出了图2的存储器块中的单元串的结构的示图。
图3B是示出了图3A的一个存储器单元的结构的示图。
图4是示出了根据一些示例实施例的包括在单元串中的存储器单元及其编程顺序的示图。
图5是示出了一些示例实施例的编程操作的波形图。
图6是示出了在一些示例实施例的恢复操作中字线电压如何变化的示图。
图7是简要示出了图6的第一恢复阶段中的沟道初始化效果的示图。
图8A和图8B是示出了恢复操作的一些示例实施例的波形图。
图9A至图9D是示出了恢复操作的一些示例实施例的波形图。
图10是示出了与3位存储器单元相关联的阈值电压分布以描述一些示例实施例的示图。
图11A和图11B是示出了在一些示例实施例的编程执行阶段中施加到字线的电压的特性的示图。
图12A是示出了在编程操作中施加到位于参考字线上方的字线的第一通过条件的字线电压的波形图。
图12B是示出了在编程操作中施加到位于参考字线上方的字线的第二通过条件的字线电压的波形图。
图13是示出了与参考图12B描述的第二通过条件相比，当非易失性存储器设备的驱动温度低于参考温度时施加的第三通过条件的字线电压的波形图。
图14是示出了在一些示例实施例的编程执行阶段中针对每种条件提供通过电压的方法的流程图。
图15是示出了根据一些示例实施例的编程方法可应用于的单元阵列结构的另一示例的示图。
具体实施方式
应理解的是，前面的一般描述和下面的详细描述都作为示例被提供，并且应被视为提供了附加描述。附图标记将在一些示例实施例中详细表示，在附图中示出了示例实施例的示例。尽可能在附图和描述中使用相同的附图标记指代相同或相似的部件。
下面，为了便于描述，可以根据位置来定义字线的名称。在存储器块或单元串中，针对编程操作而选择的字线被称为“选择的字线”。字线中除选择的字线之外的其余字线被称为“未选择的字线”。此外，将未选择的字线中相对于衬底位于选择的字线上方的未选择的字线的全部或一部分称为“第一字线组”。将未选择的字线中相对于衬底位于选择的字线下方的未选择的字线称为“第二字线组”。
图1是示出了根据一些示例实施例的非易失性存储器设备的框图。参考图1，非易失性存储器设备100可以包括存储器单元阵列110、地址解码器120、页缓冲器130、输入/输出(I/O)缓冲器140、控制逻辑电路150、电压产生器160和/或温度传感器170。根据一些示例实施例，在本文中被描述为由非易失性存储器设备100、地址解码器120、页缓冲器130(例如，作为写入驱动器和/或读出放大器操作)、控制逻辑电路150、电压产生器160和/或温度传感器170执行的操作可以由处理电路执行。如本公开中所使用的，术语“处理电路”可以指的是例如：包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或者其组合。例如，处理电路更具体地可以包括但不限于：中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
存储器单元阵列110可以通过字线WL、选择线SSL和GSL和/或公共源极线CSL连接到地址解码器120。存储器单元阵列110可以通过位线BL连接到页缓冲器130。存储器单元阵列110可以包括多个NAND单元串。可以在竖直方向上形成NAND单元串的沟道。存储器单元阵列110的字线可以堆叠在垂直于衬底的方向上。
在编程操作中，在与堆叠的字线层相对应的存储器单元之间可能出现特性差异。为了以竖直结构堆叠存储器单元，可以通过使用蚀刻工艺竖直地贯穿字线来形成沟道。例如，在柱的纵横比不大的情况下，当执行蚀刻工艺以形成沟道时，每个沟道孔的直径可以随每个沟道孔的深度的增加而减小。也就是说，随着执行蚀刻工艺，存储器单元的尺寸可以针对各个层而变化。这可能意味着每个存储器单元的隧穿绝缘层或浮置栅极的尺寸根据沟道深度而变化。
即使在上述条件下可以将相同的编程电压或相似的编程电压施加到存储器单元，也可以在具有不同尺寸的存储器单元的浮置栅极上施加不同大小的电场。在相同的编程电压条件或相似的编程电压条件下，可以在具有相对较小尺寸的存储器单元的浮置栅极处形成相对较大的电场。因此，具有相对较小直径的存储器单元的编程速度可以相对较快。
根据一些示例实施例，为了解决由单元串的这种几何特性引起的问题，可以首先对远离衬底的存储器单元进行编程。然而，在以该编程顺序对存储器单元进行编程的情况下，当对靠近衬底的存储器单元进行编程时，可以分离并升压单元串的沟道。可能会出现升压沟道的电势差，从而引起热电子注入。然而，一些示例实施例可以提供一种字线电压施加方法，以用于防止在编程操作中发生这种热电子注入(HCI)问题或减少HCI问题的发生。
地址解码器120可以响应于地址ADD而选择存储器单元阵列110的多个存储器块中的一个存储器块。地址解码器120可以选择所选择的存储器块的多个字线中的一个字线。地址解码器120可以将字线电压从电压产生器160提供给所选择的存储器块的选择的字线。在编程操作中，地址解码器120可以将编程/验证电压Vpgm/Vfy提供给选择的字线，并且将通过电压Vpass提供给未选择的字线。当选择的字线的位置比参考位置更靠近衬底时，地址解码器120可以改变通过电压Vpass的电平。例如，地址解码器120可以增大要提供给位于选择的字线上方的一些字线(例如，第一字线组)的通过电压Vpass的电平，并且可以减小要提供给位于选择的字线下方的一些字线(例如，第二字线组)的通过电压Vpass的电平。
地址解码器120可以选择字线，使得在编程操作中首先对靠近串选择线SSL的存储器单元进行编程。为了满足该编程顺序，编程操作开始的位置不限于单元串中的任何一个存储器单元的位置(或者编程操作可以与存储器单元的位置无关地开始)。特别地，在首先对与串选择线SSL相邻的存储器单元进行编程的情况下，可能无法或难以通过使用串选择线SSL和位线来初始化沟道。因此，地址解码器120可以基于上述编程顺序来执行各种沟道初始化操作。例如，地址解码器120可以确定将电压施加到串选择线、地选择线和/或公共源极线的时间，以执行与存储器单元的编程顺序相对应的沟道初始化操作。
页缓冲器130可以根据操作模式而作为写入驱动器和/或读出放大器操作。在编程操作中，页缓冲器130可以向存储器单元阵列110的位线提供与要编程的数据“DATA”相对应的位线电压。在读取操作中，页缓冲器130可以通过位线感测存储在所选择的存储器单元中的数据。页缓冲器130可以锁存并输出感测到的数据“DATA”。页缓冲器130可以包括分别连接到位线的多个页缓冲器。根据一些示例实施例，比如当执行编程和/或读取操作时，输入/输出(I/O)缓冲器140可以缓冲在非易失性存储器设备100外部接收的数据和/或发送的数据(例如，来自主机设备和/或去往主机设备的数据)。
控制逻辑电路150可以响应于来自外部(例如，来自主机设备)的命令CMD和/或地址ADD来控制地址解码器120、页缓冲器130和/或电压产生器160。控制逻辑电路150可以控制地址解码器120、页缓冲器130和/或电压产生器160，使得在编程操作中首先对远离衬底的存储器单元进行编程。
控制逻辑电路150可以控制地址解码器120、页缓冲器130和/或电压产生器160，以在编程验证操作之后执行恢复操作和编程执行操作。一些示例实施例的恢复操作(或者，恢复阶段)包括第一恢复操作RCV1(或者第一恢复阶段)和第二恢复操作RCV2(或者第二恢复阶段)。在第一恢复操作RCV1中，可以将恢复电压Vrcv施加到所有字线。在第一恢复操作RCV1之后的第二恢复操作RCV2中，可以将恢复电压Vrcv提供给选择的字线和与选择的字线相邻的一些字线(例如，第一字线组和第二字线组)，并且可以将其余的字线放电至地电平。将参考下面要描述的附图对此进行详细描述。控制逻辑电路150可以控制地址解码器120、页缓冲器130和/或电压产生器160执行该恢复操作。
控制逻辑电路150可以控制地址解码器120、页缓冲器130和/或电压产生器160，使得在编程执行操作中将根据一些示例实施例的通过电压施加到字线。控制逻辑电路150可以减小要提供给位于选择的字线下方的一些字线(例如，第一字线组)的通过电压的电平，并且可以增大要提供给位于选择的字线上方的一些字线(例如，第二字线组)的通过电压的电平。
具体地，控制逻辑电路150可以参考从温度传感器170提供的温度信息Temp_Info来允许地址解码器120调节(或者调整)要在编程操作中提供的通过电压Vpass的电平。可以执行地址解码器120的操作，使得要提供给位于具有特定位置(或者高度)的选择的字线上方的一些字线的通过电压Vpass的电平增大，并且要提供给位于选择的字线下方的一些字线的通过电压Vpass减小。然而，在特定的驱动温度或更低的驱动温度下，控制逻辑电路150允许地址解码器120额外增大要提供给位于选择的字线上方的一些字线的通过电压Vpass的电平。在特定驱动温度或更低的驱动温度下，控制逻辑电路150允许地址解码器120额外降低要提供给位于选择的字线下方的一些字线的通过电压Vpass的电平。根据一些示例实施例，特定驱动温度可以是通过经验研究确定的设计参数。
在控制逻辑电路150的控制下，电压产生器160可以生成要提供给字线的各种字线电压和/或要提供给其中形成有存储器单元的块(例如，阱区)的电压。要提供给字线的字线电压可以包括编程电压Vpgm、通过电压Vpass、选择和非选择读取电压VRD和Vread等。电压产生器160可以产生在读取操作和编程操作中要提供给选择线SSL和选择线GSL的选择线电压VSSL和选择线电压VGSL。
温度传感器170可以将感测到的非易失性存储器设备100的温度信息Temp_Info提供给控制逻辑电路150。温度传感器170可以测量非易失性存储器设备100的内部温度，并且可以生成通过将测量的温度转换为数值信息而获得的温度信息Temp_Info。例如，可以使用下列传感器作为温度传感器170：使用根据温度而变化的电动势的热电动势(或热电偶)传感器、感测根据温度而变化的电阻值的热释电导率传感器等。然而，温度传感器170的温度测量方式不限于此。例如，可以很好地理解，可以将各种方式应用于温度传感器170。
一些示例实施例的非易失性存储器设备100包括在垂直于衬底的方向上形成有单元串的存储器块。非易失性存储器件100可以首先对远离衬底的存储器单元进行编程。另外，在该编程序列中，在对位于特定字线(或者参考字线)下方的存储器单元进行编程时，可以控制要提供给位于选择的字线上方的至少一个未选择的字线的通过电压增大。在对位于特定字线下方的存储器单元进行编程时，可以控制要提供给位于选择的字线下方的至少一个未选择的字线的通过电压减小。
图2是示出了根据一些示例实施例的存储器块BLKa的示图。根据一些示例实施例，存储器块BLKa可以与存储器单元阵列110相同或相似。参考图2，多个单元串CS可以以行和列布置在衬底SUB上。单元串CS可以共同地连接到形成在衬底SUB上(或者衬底SUB中)的公共源极线CSL。在图2中，衬底SUB的示例性位置被描绘为有助于理解存储器块BLKa的结构。在图2中将示例示出为公共源极线CSL连接到单元串CS的下端。然而，公共源极线CSL可以电连接到单元串CS的下端，并且一些示例实施例不限于公共源极线CSL在物理上位于单元串CS的下端的情况。在一些示例实施例中，图2中示出了4×4矩阵的单元串CS。然而，一些示例实施例不限于此。
每行的单元串CS可以连接到第一地选择线GSL1至第四地选择线GSL4(例如，第一地选择线GSL1、第二地选择线GSL2、第三地选择线GSL3和第四地选择线GSL4)中的相应的一个地选择线或第一串选择线SSL1至第四串选择线SSL4(例如，第一串选择线SSL1、第二串选择线SSL2、第三串选择线SSL3和第四串选择线SSL4)中的相应的一个串选择线。然而，第一地选择线GSL1至第四地选择线GSL4可以彼此公共连接。每列的单元串CS可以连接到第一位线BL1至第四位线BL4(例如，第一位线BL1、第二位线BL2、第三位线BL3和第四位线BL4)中的相应的一个位线。为了便于说明，连接到第二地选择线GSL2和第三地选择线GSL3或第二串选择线SSL2和第三串选择线SSL3的单元串CS被描绘为模糊的。
每个单元串CS可以包括：至少一个地选择晶体管GST，连接到相应的地选择线；多个存储器单元MC，分别连接到多个字线WL；以及至少一个(或者两个)串选择晶体管SST，连接到相应的串选择线。在每个单元串CS中，地选择晶体管GST、存储器单元MC和串选择晶体管SST可以在垂直于衬底SUB的方向上彼此串联连接，并且可以在垂直于衬底SUB的方向上顺序地堆叠。此外，存储器单元MC可以包括不用于存储数据的虚设存储器单元。虚设存储器单元可以用于各种目的。
位于距衬底SUB或地选择晶体管GST相同高度或相似高度的单元串CS的存储器单元可以连接到相同字线或相似字线。位于距衬底SUB或地选择晶体管GST不同高度的单元串CS的存储器单元可以连接到不同字线。
可以用三维(3D)存储器阵列来实现存储器块BLKa。3D存储器阵列可以单片地形成在存储器单元MC的阵列的一个或多个物理层级中，存储器单元MC具有布置在硅衬底上方的有源区域以及与这些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这种衬底上方或之内。术语“单片(monolithic)”是指阵列的每一层级的层直接沉积在3D存储器阵列的每一下层级的层上。
在一些示例实施例中，3D存储器阵列可以包括竖直取向的竖直NAND串(或者单元串)，使得至少一个存储器单元位于另一个存储器单元上方。至少一个存储器单元可以包括电荷俘获层。每个竖直NAND串还可以包括放置在存储器单元MC之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元MC相同的结构或相似的结构，并且可以与存储器单元MC均匀地形成。
以下专利文献(通过引用并入本文)描述了用于三维存储器阵列的适当配置，其中三维存储器阵列被配置为多个层级，并在层级之间共享字线和/或位线：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公开第2011/0233648号。
图3A和图3B是示出了图2的存储器块BLKa中的单元串的结构的视图。
参考图2、图3A和图3B，在垂直于衬底SUB的方向上延伸并与衬底SUB接触的柱PL设置在衬底SUB上。地选择线GSL、字线WL和串选择线SSL可以由平行于衬底SUB的导电材料(例如，金属材料)形成。柱PL可以通过形成串选择线SSL、字线WL和地选择线GSL的导电材料与衬底SUB接触。此外，字线WL可以包括连接到不用于存储数据的虚设存储器单元的虚设字线。虚设字线可以用于各种目的。
图3B示出了沿线A-A’截取的图3A的横截面图。示出了与一个字线相对应的存储器单元MCa的横截面图。柱PL可以包括圆柱体BD。可以在主体BD的内部限定气隙AG。主体BD可以包括P型硅，并且可以是将形成沟道的区域。柱PL还可以包括：圆柱形隧穿绝缘层TI，其围绕或部分围绕主体BD；以及圆柱形电荷俘获层CT，其围绕或部分围绕隧穿绝缘层TI。阻挡绝缘层BI可以设置在字线与柱PL之间。主体BD、隧穿绝缘层TI、电荷俘获层CT、阻挡绝缘层BI和一个字线可以构成电荷俘获型晶体管(或者包括在该电荷俘获型晶体管中)，该电荷俘获型晶体管形成在垂直于衬底SUB或衬底SUB的上表面的方向上。串选择晶体管SST、地选择晶体管GST和存储器单元MC中的每个存储器单元可以具有与存储器单元MCa相同的结构或相似的结构。
在制造单元串CS的工艺中，距衬底SUB的距离越短，柱PL的宽度或与衬底SUB的上表面平行的横截面面积就越小。因此，在将相同电压或相似电压施加到地选择晶体管GST、存储器单元MC和串选择晶体管SST的主体且将相同电压或相似电压施加到地选择线GSL、字线WL和串选择线SSL时，在与衬底SUB相邻的存储器单元或地选择晶体管GST处形成的电场大于在远离衬底SUB的存储器单元或串选择晶体管SST处形成的电场。以上特性对执行编程操作时发生的编程干扰具有影响。为了解决由于单元串CS的几何特性引起的问题，如上所述，可以确定编程顺序，使得首先对远离衬底SUB的存储器单元进行编程。
图4是示出了根据一些示例实施例的单元串中的存储器单元及其编程顺序的示图。在此，一个单元串CS1可以包括多个存储器单元MC0至MCn-1(n为1或更大的自然数)(例如，存储器单元MC0、存储器单元MC1、……、存储器单元MCn-2和存储器单元MCn-1)。例如，存储器单元MC0可以最靠近衬底SUB，并且存储器单元MCn可以距衬底SUB最远(或者可以最靠近串选择线SSL)。
参考图4，在第一单元串CS1中，存储器单元的尺寸可以随距衬底SUB的距离的增大而增大。根据一些示例实施例，可以首先对存储器单元进行编程，该存储器单元的编程速度相对较慢(或者其中沟道孔的直径相对较大)。例如，非易失性存储器设备100可以首先选择存储器单元MCn-1的字线WLn-1以用于编程操作。可以从顶部到底部顺序地选择其余的字线WLn-2、字线WLn-3、……、WL1和WL0。根据一些示例实施例，单元串CS中的任一个或全部可以与第一单元串CS1相同或相似。
图5是示出了一些示例实施例的编程操作的波形图。参考图5，一些示例实施例的编程操作可以包括编程验证时段VFY、恢复时段RCV和/或编程执行时段PGM_EXE。
可以以逐步增量步进脉冲的形式(例如，增量步进脉冲编程(ISPP))将编程脉冲Vpgm1和编程脉冲Vpgm2提供给针对编程操作选择的字线。首先，在将编程脉冲Vpgm1施加到选择的字线之后，将不同电平的验证电压Vfy1、验证电压Vfy2和验证电压Vfy3顺序地提供给选择的字线。在图5中示出了三个验证电压Vfy1、Vfy2和Vfy3，但是一些示例实施例不限于此。可以很好地理解，可以在编程验证时段VFY中以脉冲的形式将各种电平的验证电压中的至少一个验证电压施加到选择的字线。
可以在恢复时段RCV中并行执行恢复和初始化字线的操作。也就是说，可以将恢复电压Vrcv施加到施加了读取通过电压Vread或验证电压Vfy1、验证电压Vfy2和验证电压Vfy3的所有字线。之后，可以将恢复电压Vrcv提供给选择的字线和与选择的字线相邻的字线，并且可以将其余的字线放电至地电平。另外，可以将预充电电压Vprch施加到单元串的公共源极线CSL。因此，可以将单元串的沟道初始化为与预充电电压Vprch相对应的电平。在这种情况下，可以防止或减少由于在最坏情况下能够产生的负升压而引起的热电子注入。将参考下面要描述的附图对此进行详细描述。根据一些示例实施例，当非易失性存储器设备(例如，非易失性存储器设备100)的驱动温度低于参考温度TH或当单元串中的未编程的存储器单元的数量小于或等于参考值时，预充电电压Vprch可以增大或更高。根据一些示例实施例，参考值可以是通过实证研究确定的设计参数。
在编程执行时段PGM_EXE中，要施加到未选择的字线的通过电压的电平可以根据选择的字线的位置而变化。在选择的字线位于参考位置上方的情况下，可以将第一通过电压Vpass1施加到未选择的字线。另外，在这种情况下，可以将具有比第一通过电压Vpass1的电平更低的电平的第二通过电压Vpass2施加到与选择的字线相邻的未选择的字线。根据一些示例实施例，参考位置可以是通过经验研究确定的设计参数。
然而，在选择的字线的位置对应于参考位置或选择的字线位于参考位置下方的情况下，可以将第三通过电压Vpass3(在此，Vpass3＞Vpass1)施加到未选择的字线中位于选择的字线上方的一些未选择的字线(例如，第二字线组)。可以将第二通过电压VPass2或低于第二通过电压Vpass2的电压施加到未选择的字线中位于选择的字线下方的一些未选择的字线(例如，第一字线组)。另外，在非易失性存储器设备100的驱动温度低于参考温度TH的情况下，第三通过电压Vpass3的电平可以变高，并且第二通过电压Vpass2的电平可以变低。根据一些示例实施例，参考温度可以是通过经验研究确定的设计参数。
图6是示出了在一些示例实施例的恢复操作中字线电压如何变化的示图。参考图6，一些示例实施例的恢复操作包括第一恢复操作RCV1和第二恢复操作RCV2。在此，假设针对编程操作的选择的字线是字线WL2(或者从地选择线GSL开始的第三条字线WL2)。
在恢复操作(①)之前执行编程验证操作VFY。将用于验证是否成功对存储器单元进行编程的验证电压Vfy施加到选择的字线WL2。同时或同时地，将读取通过电压Vread施加到其余的字线。读取通过电压Vread具有足以完全导通所有编程状态的存储器单元的电压电平。
然后，可以执行一些示例实施例的恢复操作。一些示例实施例的恢复操作可以包括第一恢复阶段RCV1(②)和第二恢复阶段RCV2(③)。在此，假设一个单元串与91个字线WL0至WL90(例如，字线WL0、字线WL1、字线WL2、字线WL3、字线WL4、字线WL5、字线WL6、字线WL7、字线WL8、字线WL9、字线WL10、……、字线WL90)连接。然而，可以很好地理解，字线的数量不限于以上示例。
在第一恢复阶段RCV1中，可以将恢复电压Vrcv施加到所有的字线WL0至字线WL90。可以通过公共源极线CSL提供预充电电压Vprch以初始化单元串的沟道。为了通过公共源极线CSL初始化沟道，可以将用于关断串选择晶体管SST的地电压GND提供给串选择线SSL。另外，可以将恢复电压Vrcv施加到地选择线GSL以导通地选择晶体管GST。在一些示例实施例中，恢复电压Vrcv可以是低于读取通过电压Vread且高于0V的电压。此外，在一些示例实施例中，预充电电压Vprch可以是低于电源电压VDD且高于0V的电压。
在第二恢复阶段RCV2中，可以维持被提供用于通过公共源极线CSL初始化沟道的预充电电压Vprch。可以将恢复电压Vrcv持续地提供给选择的字线WL2和第二字线组G2。第二字线组G2是指位于选择的字线WL2上方的一个或多个字线。然而，可以将地电压GND或恢复电压Vrcv提供给第一字线组G1。第一字线组G1是指位于选择的字线WL2下方的一个或多个字线。在一些示例实施例中，可以将恢复电压Vrcv施加到第一字线组G1的字线WL1，并且可以将地电压GND施加到第一字线组G1的字线WL0。然而，在一些示例实施例中，可以将地电压GND施加到第一字线组G1的所有字线WL0和WL1。另外，可以将地电压GND施加到第三字线组G3。第三字线组G3是指除第一字线组G1和第二字线组G2之外的其余的字线。
图7是简要示出了图6的第一恢复阶段RCV1中的沟道初始化效果的示图。为了便于描述，在图7中，假设选择的字线WL2和第一字线组G1的存储器单元处于擦除状态“E”且第二字线组G2的若干个存储器单元处于特定的编程状态。也就是说，假没连接到字线WL3的存储器单元处于编程状态P7，连接到字线WL4的存储器单元处于编程状态P2，并且连接到字线WL5的存储器单元处于擦除状态“E”。
在不施加可以使用一些示例实施例的恢复电压Vrcv的第一恢复阶段RCV1的情况下，可以在与第二字线组G2的存储器单元相对应的沟道(被描绘为沟道CH)中形成沟道截止区(即，局部升压区)。在执行一般的恢复操作的情况下，可以在向验证操作中的选择的字线WL2的上部字线WL3至WL90提供读取通过电压Vread之后将上部字线WL3至WL90放电至地电压GND的电平。这样，升压的沟道截止区可能会经历负的向下耦合。这被称为“负升压”。因此，沟道截止区的负电荷可能增加。
然而，因为沟道是局部的，所以可能不存在可以对增加的负电荷进行放电的路径。在这种情况下，沟道截止区的电压可以通过负升压而为负电压，并且与连接到选择的字线WL2的下部字线WL0和WL1的存储器单元相对应的沟道的电压可以为地电压GND(例如，0V)，这是因为沟道与公共源极线CSL连接。这样，沟道截止区的负电压与地电压(例如，0V)之差变得更大，因此连接到选择的字线WL2并具有擦除状态“E”的存储器单元可以由于热电子注入(HCI)而被编程。
相反，根据一些示例实施例的非易失性存储器设备100可以通过使用恢复电压Vrcv使所有的字线WL0至字线WL90浮置，以减少由恢复操作中的负升压引起的读取干扰。也就是说，字线WL0至字线WL90从读取通过电压Vread放电至高于0V的恢复电压Vrcv。这样，沟道截止区不形成在沟道中。这意味着可以防止或减少由于热电子注入(HCI)引起的干扰。
在一些示例实施例中，恢复电压Vrcv低于读取通过电压Vread且高于0V。恢复电压Vrcv可以是足以导通具有最高状态的存储器单元(例如，在三层级单元(TLC)的情况下的P7)的正电压。例如，恢复电压Vrcv可以是用于驱动非易失性存储器设备100的驱动电压VDD。
根据一些示例实施例的非易失性存储器设备100可以在恢复操作中通过以恢复电压Vrcv使字线浮置来防止或减少读取干扰。
图8A和图8B是示出了一些示例实施例的恢复操作的波形图。参考图7和图8A，可以在编程验证阶段VFY之后执行一些示例实施例的恢复操作。一些示例实施例的恢复操作可以分为第一恢复阶段RCV1和第二恢复阶段RCV2。
可以从时间t0到时间t1执行编程验证阶段VFY。为了确定编程是否成功，可以将验证电压Vfy施加到选择的字线WL2，并且可以将读取通过电压Vread施加到未选择的字线WL0、WL1以及WL3至WL90。可以将地选择电压VGSL施加到地选择线GSL，并且公共源极线CSL可以维持接地状态。
可以从时间t1到时间t2执行第一恢复阶段RCV1。在第一恢复阶段RCV1中，可以将恢复电压Vrcv施加到所有的字线WL0至WL90。可以将地选择电压VGSL施加到地选择线GSL。特别地，可以将用于沟道初始化的预充电电压Vprch施加到公共源极线CSL。
可以从时间t2到时间t4执行第二恢复阶段RCV2。在第二恢复阶段RCV2中，可以将恢复电压Vrcv持续地提供给选择的字线WL2和位于选择的字线WL2上方的第二字线组G2。相反，可以将位于选择的字线WL2下方的第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至WL90放电至地电平GND。
之后，在编程执行阶段PGM_EXE中，可以在时间t4将地选择线GSL放电至地电平。可以将编程电压Vpgm施加到选择的字线WL2，并且可以将通过电压Vpass施加到未选择的字线WL0、WL1以及WL3至WL90。
如上所述，可以通过可以在沟道初始化操作中执行的一些示例实施例的恢复操作来防止或减少在恢复操作期间在沟道中能够发生的负升压。
参考图8B，可以在编程验证阶段VFY之后执行一些示例实施例的恢复操作。一些示例实施例的恢复操作可以分为第一恢复阶段RCV1和第二恢复阶段RCV2。从时间t0到时间t2的编程验证阶段VFY和第一恢复阶段RCV1与图8A的那些相同或基本相同，因此将省略附加描述以避免冗余。
可以从时间t2到时间t4执行第二恢复阶段RCV2。在一些示例实施例中，在第二恢复阶段RCV2中，可以将第二恢复电压Vpre提供给选择的字线WL2和位于选择的字线WL2上方的第二字线组G2。第二恢复电压Vpre的电平可以低于在第一恢复阶段RCV1中提供的恢复电压Vrcv(以下被称为“第一恢复电压Vrcv”)的电平。例如，第二恢复电压Vpre可以是0V或高于0V且可以低于第一恢复电压Vrcv。相反，可以将位于选择的字线WL2下方的第一字线组G1以及第三字线组G3放电至地电平GND。
之后，可以针对编程执行阶段PGM_EXE在时间t4将地选择线GSL放电至地电平GND。可以将编程电压Vpgm施加到选择的字线WL2，并且可以将通过电压Vpass施加到未选择的字线WL0、WL1以及WL3至WL90。
如上所述，可以通过可以在沟道初始化操作中执行的一些示例实施例的恢复操作来防止或减少在恢复操作期间在沟道中能够发生的负升压。
图9A至图9D是示出了恢复操作的一些示例实施例的波形图。
参考图9A，根据一些示例实施例的恢复操作包括第一恢复操作RCV1和第二恢复操作RCV2。在一些示例实施例中，编程验证阶段VFY、第一恢复阶段RCV1和编程执行阶段PGM_EXE与参考图8A描述的那些阶段相同或相似。也就是说，从时间t0到时间t2的操作与图8A的操作相同或相似，因此将省略附加描述以避免冗余。将更全面地描述第二恢复阶段RCV2。
可以从时间t2到时间t3执行第二恢复阶段RCV2。在第二恢复阶段RCV2中，可以将恢复电压Vrcv持续地提供给选择的字线WL2和位于选择的字线WL2上方的第二字线组G2的字线WL3至字线WL5。相反，可以将位于选择的字线WL2下方的第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至字线WL90放电至地电平GND。
在时间t3，可以将选择的字线WL2放电至地电平GND。可以通过对选择的字线WL2进行放电，提高在编程执行阶段PGM_EXE中提供的编程电压Vpgm的准确度。在时间t4，可以将编程电压Vpgm施加到选择的字线WL2，并且可以将通过电压Vpass施加到未选择的字线WL0、WL1以及WL3至WL90。
参考图9B，根据一些示例实施例的恢复操作包括第一恢复操作RCV1和第二恢复操作RCV2。在一些示例实施例中，编程验证阶段VFY、第一恢复阶段RCV1和编程执行阶段PGM_EXE与参考图9A描述的那些阶段相同或相似。也就是说，从时间t0到时间t2的操作与图8A的操作相同或相似，因此将省略附加描述以避免冗余。
可以从时间t2到时间t3执行第二恢复阶段RCV2。在第二恢复阶段RCV2中，可以将第二恢复电压Vpre提供给选择的字线WL2和位于选择的字线WL2上方的第二字线组G2的字线WL3至字线WL5。第二恢复电压Vpre的电平可以低于在第一恢复阶段RCV1中提供的第一恢复电压Vrcv的电平。例如，第二恢复电压Vpre可以是0V或高于0V且可以低于第一恢复电压Vrcv。相反，可以将第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至字线WL90放电至地电平GND。
在时间t3，可以将选择的字线WL2放电至地电平GND。在这种情况下，可以将第二恢复电压Vpre持续地提供给第二字线组G2的字线WL3至字线WL5，并且第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至字线WL90可以维持在地电平GND。
在时间t4，可以针对编程执行阶段PGM_EXE将地选择线GSL放电至地电平GND。可以将编程电压Vpgm施加到选择的字线WL2，并且可以将通过电压Vpass施加到未选择的字线WL0、WL1以及WL3至WL90。
如上所述，可以通过在沟道初始化操作中执行的一些示例实施例的恢复操作来有效地防止或减少在恢复操作期间在沟道中能够发生的负升压。
参考图9C，根据一些示例实施例的恢复操作包括第一恢复操作RCV1和第二恢复操作RCV2。在一些示例实施例中，编程验证阶段VFY、第一恢复阶段RCV1和编程执行阶段PGM_EXE与参考图9A描述的那些阶段相同或相似。也就是说，从时间t0到时间t2的操作与图9A的操作相同或相似(除了未选择的字线WL3之外，如下面进一步讨论的)，因此将省略附加描述以避免冗余。将更全面地描述第二恢复阶段RCV2。
可以从时间t2到时间t3执行第二恢复阶段RCV2。在第二恢复阶段RCV2中，可以将恢复电压Vrcv持续地提供给选择的字线WL2和位于选择的字线WL2上方的第二字线组G2。相反，可以将位于选择的字线WL2下方的第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至字线WL90放电至地电平GND。
在时间t3，可以将选择的字线WL2和未选择的字线WL3(其是与选择的字线WL2紧邻或相邻的上部字线)放电至地电平GND。可以通过使选择的字线WL2和未选择的字线WL3放电来提高在编程执行阶段PGM_EXE中提供的编程电压Vpgm的准确度。
在时间t4，可以将编程电压Vpgm施加到选择的字线WL2，并且可以将通过电压Vpass施加到未选择的字线WL0、WL1以及WL3至WL90。根据一些示例实施例，从时间t1到时间t2并且在时间t4，未选择的字线WL3可以经受与施加到第二字线组G2的未选择的字线WL4至WL5的电压相同的电压或相似的电压。从时间t2到时间t4，未选择的字线WL3可以经受与施加到选择的字线WL2的电压相同的电压或相似的电压。
参考图9D，根据一些示例实施例的恢复操作包括第一恢复操作RCV1和第二恢复操作RCV2。在一些示例实施例中，编程验证阶段VFY、第一恢复阶段RCV1和编程执行阶段PGM_EXE与参考图9A描述的那些阶段相同或相似。也就是说，从时间t0到时间t2的操作与图9A的操作相同或相似(除了未选择的字线WL3之外，如下面进一步讨论的)，因此将省略附加描述以避免冗余。将更全面地描述第二恢复阶段RCV2。
可以从时间t2到时间t3执行第二恢复阶段RCV2。在第二恢复阶段RCV2中，可以将第二恢复电压Vpre提供给选择的字线WL2和位于选择的字线WL2上方的第二字线组G2的字线WL3至字线WL5。相反，可以将第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至字线WL90放电至地电平GND。在此，第二恢复电压Vpre的电平可以低于在第一恢复阶段RCV1中提供的第一恢复电压Vrcv的电平。例如，第二恢复电压Vpre可以是0V或高于0V且可以低于第一恢复电压Vrcv。
从时间t3到时间t4，可以将选择的字线WL2和未选择的字线WL3(其是与选择的字线WL2紧邻或相邻的上部字线)放电至地电平GND。在这种情况下，可以将第二恢复电压Vpre持续地提供给第二字线组G2的除未选择的字线WL3之外的其余字线WL4和WL5。相反，第一字线组G1的字线WL0和字线WL1以及第三字线组G3的字线WL6至字线WL90可以维持在地电平GND。
在时间t4，可以将编程电压Vpgm施加到选择的字线WL2，并且可以将通过电压Vpass施加到未选择的字线WL0、WL1以及WL3至WL90。根据一些示例实施例，从时间t1到时间t2并且在时间t4，未选择的字线WL3可以经受与施加到第二字线组G2的未选择的字线WL4至WL5的电压相同的电压或相似的电压。从时间t2到时间t4，未选择的字线WL3可以经受与施加到选择的字线WL2的电压相同的电压或相似的电压。
图10是示出了根据一些示例实施例的与3位存储器单元相关联的阈值电压分布的示图。参考图10，可以将存储器单元编程为擦除状态“E”和多个编程状态P1至P7中的一个状态。
上述验证电压Vfy可以包括用于识别多个编程状态P1至P7的电压(例如，验证电压Vfy4、验证电压Vfy6等)。例如，验证电压Vfy4可以具有用于识别是否成功地对针对编程状态P4的存储器单元进行编程的电压电平。
一些示例实施例的恢复电压Vrcv可以低于读取通过电压Vread且可以高于最高编程状态P7的上限。然而，恢复电压Vrcv的电平不限于以上示例。可以考虑到负升压和/或读取干扰来调节恢复电压Vrcv。例如，恢复电压Vrcv可以是用作非易失性存储器设备100的电源电压的驱动电压VDD。
图11A和图11B是示出了在一些示例实施例的编程执行阶段中施加到字线的电压的特性的示图。图11A示出了在针对编程操作选择的字线位于参考字线RWL上方的情况下的沟道和字线电压。图11B示出了在选择的字线位于参考字线RWL下方的情况下的沟道和字线电压。
在此，假设参考字线RWL是按照从上部字线到下部字线的顺序来执行编程的序列中的字线WL15。参考字线RWL是指由于局部升压沟道的电势差而使热电子注入(HCI)变得严重或有害并因此改变了在编程操作中施加通过电压的条件的字线。在编程操作中将通过电压施加到位于参考字线RWL上方的字线的条件被称为“第一通过条件”。在编程操作中将通过电压施加到参考字线RWL和位于参考字线RWL下方的字线的条件被称为“第二通过条件”。如稍后将描述的，可以基于根据温度而变化的热电子注入的程度来考虑可以将偏移添加到第二通过条件的第三通过条件。
图11A示出了当对位于参考字线RWL上方的字线执行编程操作时可以应用的第一通过条件。例如，当针对编程操作选择字线WL47时，选择的字线WL47比参考字线RWL距衬底的距离远得多或更远。在这种情况下，可以根据第一通过条件来确定在编程操作中施加的通过电压。根据第一通过条件，可以将第一通过电压Vpass1或第二通过电压Vpass2(Vpass2＜Vpass1)施加到位于选择的字线WL47上方的字线WL48至字线WL90。可以将第一通过电压Vpass1或第二通过电压Vpass2(Vpass2＜Vpass1)施加到位于选择的字线WL47下方的字线WL0至字线WL46。特别地，可以将低于第一通过电压Vpass1的第二通过电压Vpass2施加到与选择的字线WL47紧邻或相邻的字线WL46和字线WL48，并且可以将第一通过电压Vpass1施加到其余的字线WL0至WL45和WL49以及WL50至WL90。
图11B示出了当对位于参考字线RWL下方的字线执行编程操作时可以应用的第二通过条件。例如，当针对编程操作选择字线WL2时，选择的字线WL2比参考字线RWL更接近或更靠近衬底。在这种情况下，可以根据第二通过条件来确定在编程操作中施加的通过电压。根据第二通过条件，可以将第三通过电压Vpass3(Vpass3＞Vpass1)施加到位于选择的字线WL2上方的第二字线组WL3至WLj(j为自然数：4＜j＜90)。将第二通过电压Vpass2(Vpass2＜Vpass1)施加到位于选择的字线WL2下方的第一字线组WL0至WL1。在此，在第二通过条件下属于第二字线组(例如，WL3至WLj)的字线的数量大于在第一通过条件下属于第二字线组的字线的数量。此外，在第一通过条件和第二通过条件下的通过电压的电平变化不限于以上示例。
图12A是示出了第一通过条件的字线电压的波形图，第一通过条件的字线电压可以在编程操作中施加到位于参考字线RWL上方的字线。参考图12A，当针对编程操作选择字线WL47时，选择的字线WL47可以比参考字线RWL距衬底远得多或更远。在这种情况下，可以根据第一通过条件来确定在编程操作中施加的通过电压。
在时间T0，可以将第二位线电压VBL2施加到未选择的位线(或者禁止编程的位线)。例如，第二位线电压VBL2可以是电源电压VDD。根据该偏置条件，可以禁止对连接到未选择的位线的存储器单元进行编程。在编程操作中，可以将选择的位线维持在第一位线电压VBL1的电平。例如，第一位线电压VBL1可以是地电压GND。另外，在时间T0，可以将第二串选择电压VSSL2施加到选择的串选择线，并且可以将第一串选择电压VSSL1施加到未选择的串选择线。例如，第二串选择电压VSSL2可以是电源电压VDD。
在时间T1，可以将通过电压Vpass1和通过电压Vpass2施加到字线。在此，可以将第一通过电压Vpass1或第二通过电压Vpass2(Vpass2＜Vpass1)施加到位于选择的字线WL47上方的字线WL48至字线WL90。也就是说，可以将第一通过电压Vpass1施加到字线WL49至字线WL90，并且可以将第二通过电压Vpass2施加到与选择的字线WL47紧邻或相邻的字线WL48。可以将第二通过电压Vpass2施加到选择的字线WL47。此外，可以将第一通过电压Vpass1或第二通过电压Vpass2施加到位于选择的字线WL47下方的字线WL0至字线WL46。特别地，可以将低于第一通过电压Vpass1的第二通过电压Vpass2施加到与选择的字线WL47紧邻或相邻的字线WL46和字线WL48，并且可以将第一通过电压Vpass1施加到其余的字线WL0至WL45以及WL49至WL90。
在时间T2，可以将编程电压Vpgm施加到选择的字线WL47。可以存在选择的串的编程后的存储器单元，所述选择的串连接到选择的字线WL47。根据第一通过条件，可以持续地维持与未选择的字线WL0至WL46以及WL48至WL90相关联的以上偏置条件。在这种情况下，从时间T1到时间T3，连接到未选择的串选择线的单元串的沟道维持升压状态。因此，在未选择的单元串中，可以禁止对连接到选择的字线WL47的存储器单元进行编程。
在时间T3，可以恢复提供给字线的编程电压Vpgm以及通过电压Vpass1和通过电压Vpass2。
上面描述了在编程操作中可以施加到位于参考字线RWL上方的字线的第一通过条件的字线电压。
图12B是示出了第二通过条件的字线电压的波形图，第二通过条件的字线电压可以在编程操作中施加到位于参考字线RWL上方的字线。参考图12B，当针对编程操作选择字线WL2时，选择的字线WL2可以比参考字线RWL更接近或更靠近衬底。在这种情况下，可以根据第二通过条件来确定在编程操作中施加的通过电压。
从时间T0到时间T1的位线电压和串选择电压与图12A的那些电压相同或相似，因此将省略附加描述以避免冗余。
在时间T1，可以将通过电压Vpass1、通过电压Vpass2和通过电压Vpass3施加到字线。在此，可以将高于第一通过电压Vpass1的第三通过电压Vpass3施加到位于选择的字线WL2上方的第二字线组的字线WL3至字线WLi-1(i为自然数：4＜i＜90)。另外，可以将低于第三通过电压Vpass3的第一通过电压Vpass1施加到位于第二字线组WL3至WLi-1上方的第三字线组的字线WLi至字线WL90。可以将低于第一通过电压Vpass1的第二通过电压Vpass2施加到位于选择的字线WL2下方的第一字线组的字线WL0至字线WL1。在这种情况下，可以将第一通过电压Vpass1、第二通过电压Vpass2和/或第三通过电压Vpass3中的一个通过电压施加到选择的字线WL2。
在此，可以考虑存储器单元干扰和热电子注入(HCI)来适当地选择可以向其施加高于第一通过电压Vpass1的第三通过电压Vpass3的第二字线组的字线的数量。随着第二字线组的字线的数量增加，局部升压的第一沟道CH1的电势可以变高，因此热电子注入(HCI)的可能性可以变低。然而，由于第三通过电压Vpass3引起的存储器单元的干扰可能会增大多达沟道的增大后的电势。根据一些示例实施例，包括在第二字线组中的字线的数量可以根据非易失性存储器设备(例如，非易失性存储器设备100)的感测到的驱动温度而变化。例如，当驱动温度低于参考温度时包括在第二字线组中的字线的数量可以大于当驱动温度等于或高于参考温度时包括在第二字线组中的字线的数量。
在时间T2，可以将编程电压Vpgm施加到选择的字线WL2。可以存在选择的串的编程后的存储器单元，所述选择的串可以连接到选择的字线WL2。可以将在时间T1提供的第二通过条件的电压持续地提供给未选择的字线WL0、WL1以及WL3至WL90。在这种情况下，从时间T1到时间T3，连接到未选择的串选择线的单元串的沟道CH1和沟道CH2可以维持升压状态。因此，在未选择的单元串中，可以禁止对连接到选择的字线WL2的存储器单元进行编程。
在时间T3，可以恢复提供给字线的编程电压Vpgm和通过电压Vpass1、通过电压Vpass2和通过电压Vpass3。
上面描述了第二通过条件的字线电压，第二通过条件的字线电压可以在编程操作中施加到位于参考字线RWL上方的字线。
图13是示出了与参考图12B描述的第二通过条件相比，当非易失性存储器设备的驱动温度低于参考温度TH时可以施加的第三通过条件的字线电压的波形图。参考图13，当针对编程操作选择字线WL2时，选择的字线WL2比参考字线RWL(例如，WL15)更接近或更靠近衬底。当包括在从温度传感器170(参考图1)提供的温度信息Temp_Info中的当前驱动温度是参考温度TH或低于参考温度TH时，可以将参考图12B描述的第二通过条件应用于编程操作。然而，当确定当前驱动温度为参考温度TH或高于参考温度TH时，可以将下面要描述的第三通过条件应用于编程操作。
从时间T0到时间T1的位线电压和串选择电压与图12A的那些电压相同或相似，因此将省略附加描述以避免冗余。
在时间T1，可以将通过电压Vpass1、通过电压Vpass2-β和通过电压Vpass3+α施加到字线。在此，可以将高于第三通过电压Vpass3的第五通过电压Vpass3+α施加到位于选择的字线WL2上方的第二字线组的字线WL3至字线WLi-1(i为自然数：4＜i＜90)。在此，α可以是取决于当前温度的偏移。可以将第三通过电压Vpass3或第一通过电压Vpass1施加到位于选择的字线WL2上方的第三字线组的字线WLi至字线WL90。可以将低于第二通过电压Vpass2的第四通过电压Vpass2-β施加到位于选择的字线WL2下方的第一字线组的字线WL0至字线WL1。在此，β可以是取决于当前温度的偏移。在这种情况下，可以将第一通过电压Vpass1、第二通过电压Vpass2和/或第三通过电压Vpass3中的一个通过电压施加到选择的字线WL2。
在时间T2，可以将编程电压Vpgm施加到选择的字线WL2。可以对连接到选择的字线WL2的选择的串的存储器单元进行编程。可以将在时间T1提供的第三通过条件的电压持续地提供给未选择的字线WL0、WL1以及WL3至WL90。在这种情况下，从时间T1到时间T3，连接到未选择的串选择线的单元串的沟道CH1和沟道CH2可以维持升压状态。因此，在未选择的单元串中，可以禁止对连接到选择的字线WL2的存储器单元进行编程。
在时间T3，可以恢复提供给字线的编程电压Vpgm和通过电压Vpass1、通过电压Vpass2-β和通过电压Vpass3+α。
上面描述了当确定当前驱动温度是参考温度TH时可以施加的第三通过条件的字线电压。
图14是示出了在一些示例实施例的编程执行阶段中针对每种条件提供通过电压的方法的流程图。参考图1和图14，可以在编程操作中根据选择的字线的位置和/或驱动温度来选择最佳或改进的通过电压条件。在此，针对编程操作选择单元串的字线的顺序限于首先选择远离衬底的字线的情况。
在操作S110中，可以通过控制逻辑电路150(参考图1)来选择将向其施加编程电压Vpgm的字线WL。在操作S110中选择的字线被称为“选择的字线”。在一些示例实施例中，可以首先选择远离衬底的字线以向其提供编程电压。
在操作S120中，可以由控制逻辑电路150根据选择的字线相对于参考字线RWL的相对位置来进行操作分支。当(例如，响应于确定)选择的字线位于参考字线RWL上方或离衬底更远(是)时，过程可以进行到操作S130。当(例如，响应于确定)选择的字线位于参考字线RWL下方或选择的字线比参考字线RWL更靠近衬底(否)时，过程可以进行到操作S140。例如，参考字线RWL可以是字线WL15，字线WL15是91条字线WL0至WL90中从衬底开始的第十六条字线。然而，可以很好地理解，可以根据三维半导体存储器的层数和/或工艺特性来不同地确定参考字线RWL的位置。
在操作S130中，控制逻辑电路150可以根据第一通过条件将通过电压施加到未选择的字线。在这种情况下，可以将编程电压Vpgm施加到选择的字线。在图12A中示出了第一通过条件的通过电压的示例电平。也就是说，可以将第一通过电压Vpass1或第二通过电压Vpass2(Vpass2＜Vpass1)施加到未选择的字线。
在操作S140中，控制逻辑电路150可以根据从温度传感器170提供的温度信息Temp_Info获得驱动非易失性存储器设备100的当前温度。控制逻辑电路150可以将当前温度与参考温度TH进行比较(例如，可以确定当前温度是否低于参考温度TH)，以执行用于选择通过条件的操作分支。当当前温度高于或等于参考温度TH(否)时，过程可以进行到操作S160。当当前温度低于参考温度TH(是)时，过程可以进行到操作S150。
在操作S150中，控制逻辑电路150可以确定驱动温度不足够高以引起热电子注入(HCI)，并且可以根据第二通过条件将通过电压施加到未选择的字线。可以将编程电压Vpgm施加到选择的字线。在图12B中示出了第二通过条件的通过电压的示例电平。也就是说，将高于第一通过电压Vpass1的第三通过电压Vpass3施加到包括未选择的字线中的位于选择的字线上方的未选择的字线在内的第二字线组。将低于第一通过电压Vpass1的第二通过电压Vpass2施加到包括未选择的字线中的位于选择的字线下方的未选择的字线在内的第一字线组。另外，可以将第一通过电压Vpass1施加到位于第二字线组上方的其余的未选择的字线(例如，第三字线组)。
在操作S160中，控制逻辑电路150可以确定驱动温度足够高以引起热电子注入(HCI)，并且可以根据第三通过条件将通过电压施加到未选择的字线。在这种情况下，可以将编程电压Vpgm施加到选择的字线。在图13中示出了第三通过条件的通过电压的示例电平。也就是说，将高于第三通过电压Vpass3的通过电压Vpass3+d施加到包括未选择的字线中的位于选择的字线上方的未选择的字线在内的第二字线组。将低于第二通过电压Vpass2的通过电压Vpass2-β施加到包括未选择的字线中的位于选择的字线下方的未选择的字线在内的第一字线组。此外，可以将第一通过电压Vpass1施加到位于第二字线组上方的其余的未选择的字线(例如，第三字线组)。
上面描述了用于在编程操作中基于选择的字线的位置和/或驱动温度来提供最佳或改进的通过电压的过程。
图15是示出了根据一些示例实施例的编程方法可应用于的单元阵列结构的另一示例的示图。参考图15，单元串CS2可以包括两个单元组CG1和CG2，并且在每个单元组中，存储器单元的尺寸随距衬底SUB的距离增大而增大。
第一单元组CG1可以包括存储器单元MC0至MCm，存储器单元MC0至MCm的大小按顺序(例如，存储器单元MC0、存储器单元MC2、存储器单元MC3、……、存储器单元MCm-1和存储器单元MCm)增大。第二单元组CG2可以包括存储器单元MCm+1至MCn-1，存储器单元MCm+1至MCn-1的大小按顺序(例如，存储器单元MCm+1、存储器单元MCm+2、存储器单元MCm+3、……、存储器单元MCn-2和存储器单元MCn-1)增大。编程顺序可以遵循这样的顺序，其中首先对距衬底SUB最远或较远的存储器单元MCn-1进行编程，并且最后对存储器单元MC0进行编程。根据一些示例实施例，单元串CS中的任一个或全部可以与单元串CS2相同或相似。
然而，可以以这样的形状来形成单元串CS2，即，沟道孔的尺寸均匀地减小直到沟道孔的中心并再次增大。因此，可以将参考图5描述的恢复操作RCV和编程执行操作PGM_EXE应用于其中沟道孔的尺寸是参考或更小的字线范围(例如，从字线WL0、WLm1、……、WLm-1、WLm、WLm+1、WLm+2、……、WLn-1和WLn中选择的字线范围)。
根据一些示例实施例，局部沟道的电势差可以在编程操作中减小，从而防止或减少由于热电子注入引起的可靠性降低。
为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、”上部”等的空间相对术语来描述一个元件或特征与如图中所示的另外的元件或特征的关系。例如，如本文中所使用的，术语“上部”、“高于”、“上”、“上面”和/或“顶部”可以指的是相对于另一元件或特征在垂直方向(如图2所示)上更远的元件或特征，并且术语“下部”、“下面”和/或“下方”可以指的是相对于另一元件或特征在与垂直方向相反的方向上更远的元件或特征。将理解的是，空间相对术语除附图中所描绘的方位之外还意在包含设备在使用或操作中的不同方位。例如，如果翻转附图中的设备，则被描述为在其他元件或特征“下方”或“之下”的元件将定向在所述其他元件或特征的“上方”。因此，术语“下方”可以包含上方和下方的方位两者。设备可以以其他方式定向(旋转90度或在其他方位)，并且可以相应地解释本文中所使用的空间相对描述符。
将理解的是，当元件被称为与另一元件“相邻”时，所述元件可以与另一元件紧邻或相邻，或者可以存在介于中间的元件。如本文所使用的，术语“和/或”包括相关联列出项中的一个或多个的任何和所有组合。
在本文中参考作为理想示例的示意图的横截面图来描述一些示例实施例。这样，例如由于制造技术和/或公差引起的图示形状的变化是可以预期的。因此，一些示例实施例不应被解释为限于本文中所示的区域的特定形状，而应包括例如由制造引起的形状偏差。
可以参考可以结合下文中更详细讨论的单元和/或设备来实现的操作(例如，以流程图、流程示图、数据流程图、结构图、框图等的形式)的动作和符号表示来描述一些示例实施例。尽管以特定方式进行了讨论，但是可以与流程图、流程示图等中所指定的流程不同地来执行特定框中所指定的功能或操作。例如，被示出为在两个连续的框中串行执行的功能或操作实际上可以同时执行、同时刻执行，或者在某些情况下可以按照相反的顺序执行。
虽然已经描述了一些示例实施例，但是对于本领域普通技术人员将显而易见的是，在不脱离如所附权利要求中阐述的一些示例实施例的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (23)

1.一种非易失性存储器设备的编程方法，所述非易失性存储器设备包括单元串，在所述单元串中，多个存储器单元在垂直于衬底的表面的方向上堆叠，所述方法包括：
执行第一编程阶段，包括对所述多个存储器单元中的第一存储器单元进行编程，所述第一存储器单元连接到所述单元串的多个字线中的第一字线，所述第一编程阶段包括将第一通过电压施加到所述多个字线中相对于所述衬底在所述第一字线上方或下方的其他字线；以及
执行第二编程阶段，包括在完全对所述第一存储器单元进行编程之后对所述多个存储器单元中的第二存储器单元进行编程，所述第二存储器单元连接到所述多个字线中比所述第一字线更靠近所述衬底的第二字线，所述第二编程阶段包括将第二通过电压施加到所述多个字线中相对于所述衬底在所述第二字线下方的第一字线组并将第三通过电压施加到所述多个字线中相对于所述衬底在所述第二字线上方的第二字线组，所述第二通过电压低于所述第三通过电压。
2.根据权利要求1所述的方法，其中所述第二字线比所述多个字线中的参考字线更靠近所述衬底。
3.根据权利要求1所述的方法，其中所述第二编程阶段包括将第四通过电压施加到所述多个字线中相对于所述衬底在所述第二字线组上方的第三字线组，所述第四通过电压高于所述第二通过电压且低于所述第三通过电压。
4.根据权利要求1所述的方法，还包括：
感测所述非易失性存储器设备的驱动温度；以及
根据所述驱动温度来调节所述第二通过电压或所述第三通过电压。
5.根据权利要求4所述的方法，其中所述调节响应于所述驱动温度高于参考温度而基于第一偏移来增大所述第三通过电压。
6.根据权利要求4所述的方法，其中所述调节响应于所述驱动温度高于参考温度而基于第二偏移来减小所述第二通过电压。
7.根据权利要求4所述的方法，其中包括在所述第二字线组中的字线的数量根据所述驱动温度而变化。
8.根据权利要求7所述的方法，其中当所述驱动温度低于参考温度时包括在所述第二字线组中的字线的数量大于当所述驱动温度等于或高于所述参考温度时包括在所述第二字线组中的字线的数量。
9.根据权利要求1所述的方法，其中所述第一存储器单元的沟道孔大于所述第二存储器单元的沟道孔。
10.一种非易失性存储器设备的编程方法，所述非易失性存储器设备包括单元串，在所述单元串中，多个存储器单元在垂直于衬底的表面的方向上堆叠，所述方法包括：
执行编程验证阶段，包括将验证电压施加到所述单元串的多个字线中的选择的字线并将读取通过电压施加到所述多个字线中的多个未选择的字线以验证是否对所述多个存储器单元中的选择的存储器单元进行编程，在所述多个字线中更靠近所述衬底的第一字线之前或在所述多个字线中更远离所述衬底的第二字线之后对所述选择的字线进行编程；
执行第一恢复阶段，包括将第一恢复电压施加到所述选择的字线和所述多个未选择的字线，并且将预充电电压施加到所述单元串的公共源极线；以及
执行第二恢复阶段，包括将所述多个未选择的字线中的至少一个未选择的字线放电至地电压。
11.根据权利要求10所述的方法，其中所述第一恢复电压高于所述地电压且低于所述读取通过电压。
12.根据权利要求10所述的方法，其中执行第二恢复阶段包括：将所述第一恢复电压施加到所述选择的字线和所述多个未选择的字线中与所述选择的字线相邻的未选择的字线。
13.根据权利要求10所述的方法，其中执行第二恢复阶段包括：将具有与所述第一恢复电压的电平不同的电平的第二恢复电压施加到所述选择的字线。
14.根据权利要求13所述的方法，其中执行第二恢复阶段包括：将所述第二恢复电压施加到所述多个未选择的字线中相对于所述衬底在所述选择的字线上方的至少一个未选择的字线。
15.根据权利要求14所述的方法，其中所述第二恢复电压的电平低于所述第一恢复电压的电平。
16.根据权利要求10所述的方法，其中所述执行第二恢复阶段包括：将所述第一恢复电压施加到所述选择的字线和所述多个未选择的字线中相对于所述衬底在所述选择的字线上方的第一组未选择的字线。
17.根据权利要求16所述的方法，其中所述执行第二恢复阶段包括：将所述多个未选择的字线中相对于所述衬底在所述选择的字线下方的至少一个未选择的字线放电至所述地电压。
18.根据权利要求10所述的方法，还包括：
将所述选择的字线放电至所述地电压。
19.根据权利要求18所述的方法，还包括：
在对所述选择的字线进行放电的同时，将所述多个未选择的字线中与所述选择的字线紧邻的未选择的字线放电至所述地电压，所述未选择的字线相对于所述衬底在所述选择的字线上方。
20.根据权利要求10所述的方法，其中当所述非易失性存储器设备的驱动温度低于参考温度时或当所述单元串中的未进行编程的存储器单元的数量等于或小于参考值时，所述预充电电压增大。
21.一种非易失性存储器设备，包括：
包括单元串的存储器单元阵列，在所述单元串中，多个存储器单元在垂直于衬底的表面的方向上堆叠；
地址解码器，被配置为在包括在所述单元串中的多个字线中选择字线以对所述多个存储器单元进行编程；
页缓冲器，被配置为控制所述单元串的位线；以及
控制逻辑电路，被配置为：
控制所述地址解码器和所述页缓冲器，使得在编程操作中首先对所述多个字线中距所述衬底最远的字线进行编程，以及
在编程验证操作之后执行恢复阶段，所述恢复阶段包括将恢复电压施加到所述多个字线中的选择的字线和所述多个字线中的未选择的字线，并且所述恢复阶段包括将预充电电压施加到所述单元串的公共源极线。
22.根据权利要求21所述的非易失性存储器设备，其中所述控制逻辑电路被配置为：
执行第一编程操作，包括对所述多个存储器单元中连接到所述多个字线中的第一字线的第一存储器单元进行编程，并且所述第一编程操作包括将第一通过电压施加到所述多个字线中相对于所述衬底在所述第一字线上方或下方的其他字线；以及
执行第二编程操作，包括对所述多个存储器单元中连接到所述多个字线中的第二字线的第二存储器单元进行编程，并且所述第二编程操作包括将第二通过电压施加到所述多个字线中相对于所述衬底在所述第二字线下方的第一字线组并将第三通过电压施加到所述多个字线中相对于所述衬底在所述第二字线上方的第二字线组，所述第二字线比所述第一字线更靠近所述衬底，所述第二通过电压小于所述第三通过电压。
23.根据权利要求21所述的非易失性存储器设备，还包括：
温度传感器，被配置为测量驱动温度并将所测量的驱动温度提供给所述控制逻辑电路。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024269A (ko) * 2019-08-21 2021-03-05 삼성전자주식회사 빠른 읽기 페이지를 포함하는 불휘발성 메모리 장치 및 이를 포함하는 스토리지 장치
KR20210089385A (ko) * 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11901010B2 (en) * 2020-12-16 2024-02-13 Micron Technology, Inc. Enhanced gradient seeding scheme during a program operation in a memory sub-system
US11990202B2 (en) * 2022-10-19 2024-05-21 Macronix International Co., Ltd. Data recovery method for memory device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917219B2 (en) 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101468097B1 (ko) 2008-09-18 2014-12-04 삼성전자주식회사 메모리 장치 및 그것의 프로그램 방법
US7916533B2 (en) 2009-06-24 2011-03-29 Sandisk Corporation Forecasting program disturb in memory by detecting natural threshold voltage distribution
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101642909B1 (ko) * 2010-05-19 2016-08-11 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
KR102070724B1 (ko) 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
DE102016106826A1 (de) * 2016-04-13 2017-10-19 Edscha Engineering Gmbh Türfeststeller
KR102533016B1 (ko) 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102533197B1 (ko) 2016-09-22 2023-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102656828B1 (ko) 2017-01-05 2024-04-18 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102289598B1 (ko) 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
KR102660057B1 (ko) 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
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