KR20200141304A - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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KR20200141304A
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서지현
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Abstract

반도체 장치는 소스 라인과 비트 라인의 사이에 연결되고 복수의 메모리 셀들을 포함하는 메모리 스트링; 상기 복수의 메모리 셀들과 각각 연결된 복수의 워드라인들; 선택된 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하고, 상기 선택된 메모리 셀과 인접한 제1 메모리 셀과 연결된 워드라인에 제1 패스 전압을 인가하고, 상기 선택된 메모리 셀과 인접한 제2 메모리 셀에 제2 패스 전압을 인가하는 주변 회로; 및 상기 제1 메모리 셀은 상기 선택된 메모리 셀을 프로그램하기 전에 프로그램되고, 상기 제2 메모리 셀은 상기 선택된 메모리 셀을 프로그램한 후에 프로그램되고, 상기 선택된 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮으면 상기 제1 패스 전압이 상기 제2 패스 전압에 비해 높은 레벨을 갖고, 상기 프로그램 목표 레벨이 제2 임계 값보다 높으면 상기 제1 패스 전압이 상기 제2 패스 전압에 비해 낮은 레벨을 갖도록, 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 동작 방법 {SEMICONDUCTOR DEVICE AND OPERATING METHOD OF SEMICONDUCTOR DEVICE}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 반도체 장치의 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 라인과 비트 라인의 사이에 연결되고 복수의 메모리 셀들을 포함하는 메모리 스트링; 상기 복수의 메모리 셀들과 각각 연결된 복수의 워드라인들; 선택된 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하고, 상기 선택된 메모리 셀과 인접한 제1 메모리 셀과 연결된 워드라인에 제1 패스 전압을 인가하고, 상기 선택된 메모리 셀과 인접한 제2 메모리 셀에 제2 패스 전압을 인가하는 주변 회로; 및 상기 제1 메모리 셀은 상기 선택된 메모리 셀을 프로그램하기 전에 프로그램되고, 상기 제2 메모리 셀은 상기 선택된 메모리 셀을 프로그램한 후에 프로그램되고, 상기 선택된 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮으면 상기 제1 패스 전압이 상기 제2 패스 전압에 비해 높은 레벨을 갖고, 상기 프로그램 목표 레벨이 제2 임계 값보다 높으면 상기 제1 패스 전압이 상기 제2 패스 전압에 비해 낮은 레벨을 갖도록, 상기 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 내지 제4 메모리 셀들 및 상기 제1 내지 제4 메모리 셀들과 각각 연결된 제1 내지 제4 워드라인들을 포함하고, 상기 반도체 장치의 동작 방법은, 상기 제2 메모리 셀을 제1 임계 값보다 낮은 제1 프로그램 레벨로 프로그램하는 단계; 프로그램된 상기 제2 메모리 셀과 인접한 제3 메모리 셀을 선택하는 단계; 상기 제3 메모리 셀의 프로그램 목표 레벨이 제2 임계 값보다 높음을 확인하는 단계; 상기 제3 워드라인에 프로그램 전압을 인가하는 단계; 및 상기 제2 워드라인에 제1 패스 전압을 인가하고, 상기 제3 메모리 셀과 인접한 제4 메모리 셀과 연결된 제4 워드라인에 제2 패스 전압을 인가하는 단계를 포함하고, 상기 제1 패스 전압은 제2 패스 전압보다 낮은 레벨을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 내지 제4 메모리 셀들 및 상기 제1 내지 제4 메모리 셀들과 각각 연결된 제1 내지 제4 워드라인들을 포함하고, 상기 반도체 장치의 동작 방법은, 상기 제1 메모리 셀을 프로그램하는 단계; 프로그램된 상기 제1 메모리 셀과 인접한 제2 메모리 셀을 선택하는 단계; 상기 제2 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮음을 확인하는 단계; 상기 제2 워드라인에 프로그램 전압을 인가하는 단계; 및 상기 제1 워드라인에 제1 패스 전압을 인가하고, 상기 제2 메모리 셀과 인접한 제3 메모리 셀과 연결된 제3 워드라인에 제2 패스 전압을 인가하는 단계를 포함하고, 상기 제1 패스 전압은 제2 패스 전압보다 높은 레벨을 가질 수 있다.
본 발명의 실시예들에 따르면, 동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이다.
도 6은 메모리 스트링의 회로도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 모식도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 임계 값 설정 방법을 설명하기 위한 셀 분포도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다. 또한, 로우 라인들(RL)은 소스 선택 라인, 드레인 선택 라인 등을 더 포함할 수 있다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 싱글 비트 데이터 또는 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 메모리 셀들을 SLC(Single Level Cell) 방식 또는 MLC(Multi Level Cell) 방식으로 프로그램할 수 있다. 또한, 제어 로직(125)은 멀티-스텝 방식으로 프로그램 동작을 수행하도록 반도체 장치(100)를 제어할 수 있다. 여기서, 멀티-스텝 방식은 원하는 프로그램 상태를 구현하기 위해 복수 회 프로그램 동작을 수행하는 것으로, 프리/메인 프로그램 방식, 재프로그램(reprogram) 방식, 쉐도우(shadow) 프로그램 방식 등일 수 있다.
제어 로직(125)은, 프로그램 동작 시에 선택된 메모리 셀의 프로그램 목표 레벨에 따라 인접 메모리 셀들의 패스 전압의 레벨을 조절하도록 주변 회로(120)를 제어할 수 있다.
주변 회로(120)는, 프로그램 동작 시에 선택된 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하고, 선택된 메모리 셀과 인접한 제1 메모리 셀과 연결된 비선택된 워드라인에 제1 패스 전압을 인가하고, 선택된 메모리 셀과 인접한 제2 메모리 셀에 제2 패스 전압을 인가한다. 주변 회로(120)는, 나머지 비선택된 워드라인들에 노멀 패스 전압을 인가할 수 있다. 여기서, 제1 메모리 셀은 선택된 메모리 셀을 프로그램하기 전에 프로그램되고, 제2 메모리 셀은 선택된 메모리 셀을 프로그램한 후에 프로그램될 수 있다. 직렬로 연결된 메모리 셀들이 순차적으로 프로그램되는 경우, 제1 메모리 셀은 선택된 메모리 셀과 프로그램 역방향으로 인접할 수 있고, 제2 메모리 셀은 선택된 메모리 셀과 프로그램 방향으로 인접할 수 있다.
선택된 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮으면 제1 패스 전압이 제2 패스 전압에 비해 높은 레벨을 가질 수 있다. 프로그램 목표 레벨이 제2 임계 값보다 높으면 제1 패스 전압이 제2 패스 전압에 비해 낮은 레벨을 가질 수 있다. 여기서, 제2 임계 값은 제1 임계 값보다 높을 수 있다. 또는, 제1 임계 값과 제2 임계 값이 동일할 수 있다.
이러한 제어 방식에 따르면, 프로그램된 메모리 셀의 전하 분포의 위치를 조절할 수 있다. 프로그램 목표 레벨이 제1 임계 값보다 낮으면, 선택된 메모리 셀의 전하 분포가 제1 메모리 셀과 인접하게 위치될 수 있다. 다시 말해, 프로그램된 메모리 셀의 전하 분포가 프로그램 역방향으로 치우치게 위치될 수 있다. 프로그램 목표 레벨이 제2 임계 값보다 높으면, 선택된 메모리 셀의 전하 분포가 제2 메모리 셀과 인접하게 위치될 수 있다. 다시 말해, 프로그램된 메모리 셀의 전하 분포가 프로그램 방향으로 치우치게 위치될 수 있다.
따라서, 프로그램 동작 시에 인접한 메모리 셀들의 전하 분포의 간격을 조절할 수 있고, 인접한 메모리 셀들 간의 간섭을 개선할 수 있다. 제1 메모리 셀을 낮은 프로그램 레벨로 프로그램한 후에 선택된 메모리 셀을 높은 프로그램 레벨로 프로그램하더라도, 제1 메모리 셀의 전하 분포와 제2 메모리 셀의 전하 분포가 이격되기 때문에, 제1 메모리 셀의 데이터가 손상되는 것을 방지할 수 있다. 이를 통해, 반도체 장치의 프로그램 특성을 개선하고 데이터의 신뢰성을 향상시킬 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2는 메모리 스트링들(MS)이 2차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 2차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS)을 포함하고, 복수의 메모리 스트링들(MS)이 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된다. 각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m은 2 이상의 정수이다.
또한, 각각의 메모리 스트링들(MS)은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이 및/또는 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이에 연결된 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구조에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지들(Page)을 포함할 수 있다.
도 3은 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장된다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC)의 사이 및/또는 소스 선택 트랜지스터(SST)와 메모리 셀들(MC)의 사이에 연결된 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 메모리 셀들(MC)과 소스 라인(SL) 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 메모리 셀들(MC)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 4는 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 U 형태로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
그 외의 구조는 앞서 도 3에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 순서도이고, 도 6은 메모리 스트링의 회로도이다. 도 6의 메모리 스트링은 앞서 도 2 내지 도 4를 참조하여 설명한 셀 어레이에 포함될 수 있다.
먼저, 프로그램 할 워드라인(WLn)을 선택한다(S510). 그에 따라, 제n 메모리 셀(MCn)이 선택된다. 여기서, n은 1 이상의 정수일 수 있다. 제n-1 메모리 셀, 제n 메모리 셀 및 제n+1 메모리 셀을 직렬로 연결될 수 있다. 제n 메모리 셀(MCn)은 워드라인(WLn)과 연결될 수 있다. 제n 메모리 셀(MCn)과 인접한 제n-1 메모리 셀(MCn-1)은 워드라인(WLn-1)과 연결될 수 있다. 제n 메모리 셀(MCn)과 인접한 제n+1 메모리 셀(MCn+1)은 워드라인(WLn+1)과 연결될 수 있다.
이어서, 선택된 메모리 셀(MCn)의 프로그램 목표 레벨을 확인한다(S520). TLC 방식으로 프로그램 동작을 수행하는 경우, 프로그램된 메모리 셀은 8개의 분포 중 하나의 분포를 가질 수 있고 프로그램 목표 레벨은 PV1~PV7 중 하나일 수 있다. QLC 방식으로 프로그램 동작을 수행하는 경우, 프로그램된 메모리 셀은 16개의 분포 중 하나의 분포를 가질 수 있고, 프로그램 목표 레벨은 PV1~PV15 중 하나일 수 있다.
프로그램 목표 레벨을 임계 값과 비교한다. 여기서, 임계 값은 프로그램 목표 레벨을 분류하기 위한 기준으로, 문턱 전압일 수 있다. 분포의 개수에 따라 하나의 임계 값을 이용하거나, 복수의 임계 값들을 이용할 수 있다. 적어도 하나의 임계 값과 프로그램 목표 레벨을 비교함으로써, 상대적으로 낮은 문턱 전압을 갖는 낮은 PV 그룹 또는 상대적으로 높은 문턱 전압을 갖는 높은 PV 그룹으로 프로그램 목표 레벨을 분류할 수 있다.
이어서, 선택된 메모리 셀(MCn)을 프로그램한다(S530). 선택된 워드라인(WLn)에 프로그램 전압(Vpgm)을 인가한다. 이때, 선택된 비트라인(BL)에 프로그램 허용 전압, 예를 들어, 접지 전압을 인가할 수 있다. 비선택된 비트라인(BL)에는 프로그램 금지 전압, 예를 들어, 전원 전압을 인가할 수 있다.
프로그램 전압(Vpgm)을 인가할 때, 비선택 워드라인들에 패스 전압을 인가한다. 비선택된 워드라인들 중 선택 워드라인(WLn)과 인접한 워드라인들에는 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)을 인가할 수 있다. 비선택 워드라인들 중 나머지 워드라인들, 즉, 비인접 워드라인들(WL)에는 노멀 패스 전압(Vnpass)을 인가할 수 있다.
여기서 인접한 워드라인들은, 선택 워드라인(WLn)과 프로그램 역방향으로 인접한 워드라인(WLn-1) 및 프로그램 방향으로 인접한 워드라인(WLn+1)을 포함할 수 있다. 또한, "인접한 워드라인"은 선택된 워드라인(WLn)의 바로 옆에 위치된 하나의 워드라인을 의미하거나, 복수 개의 워드라인들을 의미할 수 있다.
선택 워드라인(WLn)과 프로그램 역방향으로 인접한 워드라인(WLn-1)에 제1 패스 전압(Vpass1)을 인가할 수 있다. 선택 워드라인(WLn)과 프로그램 방향으로 인접한 워드라인(WLn+1)에 제2 패스 전압(Vpass2)을 인가할 수 있다. 여기서, 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)의 레벨은 선택된 메모리 셀(MCn)의 프로그램 목표 레벨에 따라 결정될 수 있다. 선택된 메모리 셀(MCn)의 프로그램 목표 레벨이 낮은 PV 그룹에 속하면, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 높은 레벨을 가질 수 있다. 프로그램 목표 레벨이 높은 PV 그룹에 속하면, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 낮은 레벨을 가질 수 있다.
이어서, 선택된 메모리 셀(MCn)이 프로그램 목표 레벨에 도달했는지 검증한다(S540). 검증에 실패하면(S540, F), 프로그램 전압(Vpgm)의 레벨을 증가시킨 후(S550), 선택된 워드라인(WLn)에 프로그램 전압(Vpgm)을 인가한다(S530).
검증을 패스하면(S540, P), 선택된 워드라인(WLn)이 마지막 워드라인인지 확인한다(S560). 선택된 워드라인(WLn)이 마지막 워드라인이면(S560, Y) 프로그램 동작을 종료한다. 프로그램 할 워드라인이 존재하면, 해당 워드라인을 선택한다(S510). 프로그램 동작은 소스 라인(SL)과 인접한 메모리 셀(MC)부터 비트 라인(BL)과 인접한 메모리 셀(MC)까지 차례로 진행될 수 있다. 예를 들어, 제n-1 메모리 셀(MCn-1), 제n 메모리 셀(MCn) 및 제n+1 메모리 셀(MCn+1)이 차례로 프로그램될 수 있다. 참고로, 비트 라인(BL)과 인접한 메모리 셀(MC)부터 소스 라인(SL)과 인접한 메모리 셀(MC)까지 차례로 진행되는 것도 가능하다. 이러한 경우, 제n+1 메모리 셀(MCn+1), 제n 메모리 셀(MCn) 및 제n-1 메모리 셀(MCn-1)이 차례로 프로그램될 수 있다.
전술한 바와 같은 방법에 따르면, 프로그램 목표 레벨에 따라 제1 및 제2 패스 전압(Vpass1, Vpass2)의 레벨을 조절함으로써, 인접한 메모리 셀들 간의 간섭을 개선할 수 있다. 특히, 메모리 셀들이 Z 방향으로 적층된 경우, Z 방향으로 인접한 메모리 셀들 간의 간섭을 개선할 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 모식도이다. 각 도면은 메모리 스트링에 속한 메모리 스트링들 중 선택된 메모리 셀(MCn) 및 선택된 메모리 셀(MCn)과 인접한 메모리 셀들(MCn-1, MCn+1)의 구조를 간략히 나타내었다.
도 7a 내지 도 7c를 참조하면, 각 메모리 셀(MCn-1~MCn+1)은 채널막(CHA), 메모리막(M) 및 게이트 전극(G)을 포함할 수 있다. 메모리막(M)은 데이터를 저장하기 위한 것으로, 터널절연막, 데이터 저장막 및 전하차단막을 포함하거나, 이들 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하트랩 물질, 폴리실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 게이트 전극들(G)은 워드라인들(WLn-1, WLn, WLn+1)과 전기적으로 각각 연결된다. 게이트 전극들(G)은 동일한 레벨에 위치되거나, 상이한 레벨에 위치될 수 있다.
동일한 메모리 스트링에 속한 메모리 셀들(MCn-1~MCn+1)은 메모리막(M)을 공유할 수 있다. 예를 들어, 터널절연막, 데이터 저장막 및 전하차단막을 공유하거나, 이들 중 적어도 하나를 공유할 수 있다. 따라서, 프로그램 동작 수행 시, 선택된 메모리 셀(MCn)의 게이트 전극(G)에 프로그램 전압(Vpgm)이 인가되면, 메모리막(M)중 선택된 메모리 셀(MCn)에 대응되는 영역으로 전하들이 주입되고, 전하 분포를 형성하게 된다. 여기서, 전하 분포의 위치는, 인접한 메모리 셀들(MCn-1, MCn+1)의 게이트 전극들(G)에 인가되는 제1 및 제2 패스 전압들(Vpass1, Vpass2)에 따라 조절될 수 있다.
도 7a를 참조하면, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 높은 레벨을 갖는다. 따라서, 선택된 메모리 셀(MCn)의 전하 분포(PV_L)가 상대적으로 높은 레벨의 제1 패스 전압(Vpass1) 이 인가된 메모리 셀(MCn-1)에 인접하게 위치된다. 예를 들어, 프로그램 목표 레벨이 낮은 PV 그룹에 속하는 경우, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 높은 레벨을 갖도록 설정할 수 있다. 이를 통해, 선택된 메모리 셀(MCn)의 전하 분포(PV_L)가 프로그램 역방향으로 치우치게 위치될 수 있다.
도 7b를 참조하면, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 낮은 레벨을 갖는다. 따라서, 선택된 메모리 셀(MCn)의 전하 분포(PV_H)가 상대적으로 높은 레벨의 제2 패스 전압(Vpass2)이 인가된 메모리 셀(MCn+1)에 인접하게 위치된다. 예를 들어, 프로그램 목표 레벨이 높은 PV 그룹에 속하는 경우, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 낮은 레벨을 갖도록 설정할 수 있다. 이를 통해, 선택된 메모리 셀(MCn)의 전하 분포(PV_H)가 프로그램 방향으로 치우치게 위치될 수 있다.
도 7c는 제n-1 메모리 셀(MCn-1)을 낮은 프로그램 레벨로 프로그램한 후 제n 메모리 셀(MCn)을 높은 프로그램 레벨로 프로그램한 경우를 나타낸다. 제n-1 메모리 셀(MCn-1)은 도 7a의 방식으로 프로그램할 수 있고, 제n 메모리 셀(MCn)은 도 7b의 방식으로 프로그램할 수 있다. 이러한 경우, 희생 셀(victim cell)인 제 n-1 메모리 셀(MCn-1)의 전하 분포(PV_L)는 프로그램 역 방향으로 치우치게 위치되고, 공격 셀(attack cell)인 제n 메모리 셀(MCn)의 전하 분포(PV_H)는 프로그램 방향으로 치우치게 위치된다. 따라서, 제n-1 메모리 셀(MCn-1)의 전하 분포(PV_L)와 제n 메모리 셀(MCn)의 전하 분포(PV_H) 간의 거리를 증가시킴으로써, 제n-1 메모리 셀(MCn-1)과 제n 메모리 셀(MCn) 간의 간섭을 개선할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 임계 값 설정 방법을 설명하기 위한 셀 분포도이다.
도 8a 및 도 8b를 참조하면, 소거 상태의 메모리 셀들은 분포(E)를 갖고, 프로그램된 메모리 셀들은 k개의 분포 중 하나의 분포를 가질 수 있다. 메모리 셀들은 PV1~PVk 중 하나의 프로그램 레벨로 프로그램될 수 있다. 여기서, k는 2 이상의 정수일 수 있다.
도 8a를 참조하면, 복수의 임계 값들을 이용하여 프로그램 레벨들(PV1~PVk)을 분류할 수 있다. 제1 임계 값(V1) 및 제2 임계 값(V2)을 이용하면 3개의 PV 그룹들로 프로그램 레벨들(PV1~PVk)을 분류할 수 있다. 여기서, 제2 임계 값(V2)은 제1 임계 값(V1)에 비해 높은 레벨을 가질 수 있다.
제1 임계 값(V1)보다 작은 문턱 전압을 갖는 프로그램 레벨들(PV1)은 낮은 PV 그룹(PV_L)으로 분류될 수 있다. 낮은 PV 그룹(PV_L)은 최하위 프로그램 레벨(PV1)을 포함하여 적어도 하나의 프로그램 레벨을 포함할 수 있다. 제2 임계 값(V2)보다 높은 문턱 전압을 갖는 프로그램 레벨들(PVk)은 높은 PV 그룹(PV_H)으로 분류될 수 있다. 높은 PV 그룹(PV_H)은 최상위 프로그램 레벨(PVk)을 포함하여 적어도 하나의 프로그램 레벨을 포함할 수 있다. 제1 임계 값(V1)보다 크고 제2 임계 값(V2)보다 작은 문턱 전압을 갖는 프로그램 레벨들(PV2~PVk-1)은 중간 PV 그룹(PV_M)으로 분류될 수 있다.
도 8b를 참조하면, 하나의 임계 값을 이용하여 프로그램 레벨들(PV1~PVk)을 분류할 수 있다. 임계 값(V)을 이용하면, 2개의 PV 그룹들로 프로그램 레벨들(PV1~PVk)을 분류할 수 있다. 임계 값(V)보다 낮은 문턱 전압을 갖는 프로그램 레벨들(PV1~PVn)은 낮은 PV 그룹(PV_L)으로 분류되고, 임계 값(V)보다 높은 문턱 전압을 갖는 프로그램 레벨들(PVn+1~PVk)은 높은 PV 그룹(PV_H)으로 분류될 수 있다. 여기서, n은 1 이상의 정수일 수 있다.
전술한 바와 같은 방식에 따르면, 적어도 하나의 임계 값을 이용하여 프로그램 레벨을(PV1~PVk)을 분류할 수 있다. 또한, 선택된 메모리 셀의 프로그램 목표 레벨이 어느 PV 그룹에 속하는지에 따라, 프로그램 동작의 조건을 변경할 수 있다. 예를 들어, 인접한 메모리 셀들에 인가되는 패스 전압들의 레벨을 변경할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다. 이하, 하나의 임계 값을 이용하여 선택된 메모리 셀의 프로그램 목표 레벨을 확인하고, 제1 패스 전압 및 제2 패스 전압의 레벨을 설정하는 방법에 대해 살펴보도록 한다.
도 6 및 도 9를 참조하면, 먼저, 선택된 메모리 셀(WLn)의 프로그램 목표 레벨을 임계 값(V)과 비교한다(S710). 비교 결과, 프로그램 목표 레벨이 임계 값(V)에 비해 낮음을 확인한다(S710, Y). 이는 프로그램 목표 레벨이 낮은 PV 그룹에 속하는 것을 의미하고, 선택된 메모리 셀(WLn)은 간섭에 취약한 희생 셀일 수 있다. 따라서, 프로그램 목표 레벨이 임계 값(V)에 비해 낮음에 응답하여, 제1 패스 전압(Vpass1)을 제2 패스 전압(Vpass2)보다 높게 설정한다(S720). 여기서, 제1 패스 전압(Vpass1)은 노멀 패스 전압(Vnpass)에 비해 높은 레벨을 가질 수 있고, 제2 패스 전압(Vpass2)은 노멀 패스 전압(Vnpass)에 비해 낮은 레벨을 가질 수 있다. 이를 통해, 프로그램된 메모리 셀(MCn)의 전하 분포가 메모리 셀(MCn-1)과 인접하게 위치될 수 있다. 다시 말해, 프로그램된 메모리 셀(MCn)의 전하 분포가 프로그램 역방향으로 치우치게 위치될 수 있다.
비교 결과, 프로그램 목표 레벨이 임계 값(V)보다 낮지 않음을 확인한다(S710,N). 이는 프로그램 목표 레벨이 높은 PV 그룹에 속하는 것을 의미하고, 선택된 메모리 셀(WLn)은 간섭을 유발하는 공격 셀일 수 있다. 따라서, 프로그램 목표 레벨이 임계 값(V)에 비해 낮지 않음에 응답하여, 제1 패스 전압(Vpass1)을 제2 패스 전압(Vpass2)보다 낮게 설정한다(S730). 여기서, 제1 패스 전압(Vpass1)은 노멀 패스 전압(Vnpass)에 비해 낮은 레벨을 가질 수 있고, 제2 패스 전압(Vpass2)은 노멀 패스 전압(Vnpass)과 실질적으로 동일한 레벨을 갖거나 노멀 패스 전압(Vnpass)보다 높거나 낮은 레벨을 가질 수 있다. 이를 통해, 프로그램된 메모리 셀(MCn)의 전하 분포가 메모리 셀(MCn+1)과 인접하게 위치될 수 있다. 다시 말해, 프로그램된 메모리 셀(MCn)의 전하 분포가 프로그램 방향으로 치우치게 위치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다. 이하, 복수의 임계 값들을 이용하여 선택된 메모리 셀의 프로그램 목표 레벨을 확인하고, 제1 패스 전압 및 제2 패스 전압의 레벨을 설정하는 방법에 대해 살펴보도록 한다.
도 6 및 도 10을 참조하면, 먼저, 선택된 메모리 셀(WLn)의 프로그램 목표 레벨을 제1 임계 값(V1)과 비교한다(S810). 비교 결과, 프로그램 목표 레벨이 제1 임계 값(V1)에 비해 낮음을 확인한다(S810, Y). 이는 프로그램 목표 레벨이 낮은 PV 그룹에 속하는 것을 의미하고, 선택된 메모리 셀(WLn)은 간섭에 취약한 희생 셀일 수 있다. 따라서, 프로그램 목표 레벨이 제1 임계 값(V1)에 비해 낮음에 응답하여, 제1 패스 전압(Vpass1)을 제2 패스 전압(Vpass2)보다 높게 설정한다(S620). 여기서, 제1 패스 전압(Vpass1)은 노멀 패스 전압(Vnpass)에 비해 높은 레벨을 가질 수 있고, 제2 패스 전압(Vpass2)은 노멀 패스 전압(Vnpass)에 비해 낮은 레벨을 가질 수 있다. 이를 통해, 프로그램된 메모리 셀(MCn)의 전하 분포가 메모리 셀(MCn-1)과 인접하게 위치될 수 있다. 다시 말해, 프로그램된 메모리 셀(MCn)의 전하 분포가 프로그램 역방향으로 치우치게 위치될 수 있다.
비교 결과, 프로그램 목표 레벨이 제1 임계 값(V1)보다 낮지 않음을 확인한다(S810,N). 이는 프로그램 목표 레벨이 중간 PV 그룹 또는 높은 PV 그룹에 속하는 것을 의미한다. 따라서, 프로그램 목표 레벨을 제2 임계 값(V2)과 비교한다(S830).
비교 결과, 프로그램 목표 레벨이 제2 임계 값(V1)보다 높음을 확인한다(S830,Y). 이는 프로그램 목표 레벨이 높은 PV 그룹에 속함을 의미하고, 선택된 메모리 셀(WLn)은 간섭을 유발하는 공격 셀일 수 있다. 따라서, 프로그램 목표 레벨이 제2 임계 값(V2)에 비해 높음에 응답하여, 제1 패스 전압(Vpass1)을 제2 패스 전압(Vpass2)보다 낮게 설정한다(S840). 여기서, 제1 패스 전압(Vpass1)은 노멀 패스 전압(Vnpass)에 비해 낮은 레벨을 가질 수 있다. 제2 패스 전압(Vpass2)은 노멀 패스 전압(Vnpass)과 실질적으로 동일한 레벨을 갖거나, 노멀 패스 전압(Vnpass)보다 높거나 낮은 레벨을 가질 수 있다. 이를 통해, 프로그램된 메모리 셀(MCn)의 전하 분포가 메모리 셀(MCn+1)과 인접하게 위치될 수 있다. 다시 말해, 프로그램된 메모리 셀(MCn)의 전하 분포가 프로그램 방향으로 치우치게 위치될 수 있다.
비교 결과, 프로그램 목표 레벨이 제2 임계 값(V1)보다 높지 않음을 확인한다(S830,N). 이는 프로그램 목표 레벨이 중간 PV 그룹에 속하는 것을 의미한다. 따라서, 프로그램 목표 레벨이 제2 임계 값(V2)에 비해 높지 않음에 응답하여, 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)을 설정한다(S850).
여기서, 제1 패스 전압(Vpass1)은 제2 패스 전압(Vpass2)와 실질적으로 동일한 레벨을 갖도록 설정될 수 있다. 예를 들어, 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)이 노멀 패스 전압(Vnpass)과 실질적으로 동일한 레벨을 갖도록 설정될 수 있다. 또는, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)과 서로 다른 레벨을 갖도록 설정할 수 있다. 예를 들어, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 높은 레벨을 갖거나, 낮은 레벨을 갖도록 설정할 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 이하, 선택된 메모리 셀의 프로그램 목표 레벨에 따라 제1 패스 전압 및 제2 패스 전압의 레벨을 설정하는 방법에 대해 살펴보도록 한다.
도 11a를 참조하면, 낮은 PV 그룹(PV_L)에서, 제1 패스 전압(Vpass1)은 제2 패스 전압(Vpass2)에 비해 높은 레벨을 갖는다. 낮은 PV 그룹(PV_L)의 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)은 제1 차이 값(D1)을 가질 수 있다. 제1 차이 값(D1)이 크면 프로그램된 메모리 셀의 전하 분포가 프로그램 역방향으로 더 치우치게 된다.
높은 PV 그룹(PV_H)에서 제1 패스 전압(Vpass1)은 제2 패스 전압(Vpass2)에 비해 낮은 레벨을 갖는다. 높은 PV 그룹(PV_H)의 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)은 제2 차이 값(D2)을 가질 수 있다. 제2 차이 값(D2)이 크면 프로그램된 메모리 셀의 전하 분포가 프로그램 방향으로 더 치우치게 된다. 여기서, 제1 차이 값(D1)과 제2 차이 값(D2)은 실질적으로 동일하거나, 제1 차이 값(D1)이 제2 차이 값(D2)보다 클 수 있다.
도 11b를 참조하면, 중간 PV 그룹(PV_M)에서 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)은 서로 다른 레벨을 가질 수 있다. 중간 PV 그룹(PV_M)의 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)은 제3 차이 값(D3)을 가질 수 있다. 제3 차이 값(D3)은 낮은 PV 그룹(PV_L)의 제1 차이 값(D1)에 비해 작을 수 있고, 높은 PV 그룹(PV_H)의 제2 차이 값(D2)에 비해 작을 수 있다.
중간 PV 그룹(PV_M) 내에서 프로그램 목표 레벨이 낮으면, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)보다 높게 설정될 수 있다. 중간 PV 그룹(PV_M) 내에서 프로그램 목표 레벨이 높으면, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)보다 낮게 설정될 수 있다. 다시 말해, 중간 PV 그룹(PV_M) 내에서, 프로그램 레벨이 높아짐에 따라, 제1 패스 전압(Vpass1)은 점차 낮아지고, 제2 패스 전압(Vpass2)은 점차 높아지도록, 제1 및 제2 패스 전압들(Vpass1, Vpass2)을 설정할 수 있다. 이러한 경우, 제3 차이 값(D3)은 프로그램 레벨이 높아짐에 따라 점차 작아지고, 제1 패스 전압(Vpass1)의 레벨과 제2 패스 전압(Vpass2)의 레벨이 역전(R)되는 지점부터 점차 증가하게 된다.
도 11c를 참조하면, 중간 PV 그룹(PV_M)에서 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)이 실질적으로 동일한 레벨을 가질 수 있다. 이러한 경우, 프로그램된 메모리 셀의 전하 분포가 어느 한 방향으로 치우치지 않고, 해당 메모리 셀에 대응되도록 위치될 수 있다. 또한, 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)은 노멀 패스 전압(Vnpass)과 실질적으로 동일한 레벨을 갖거나, 노멀 패스 전압(Vnpass)에 비해 높은 레벨을 갖거나, 노멀 패스 전압(Vnpass)에 비해 낮은 레벨을 가질 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다. 각 그래프는 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 비트라인 전압(Vbl)에 관한 것이다. X축은 프로그램 루프 수를 나타내고, Y축은 전압을 나타낸다.
도 12를 참조하면, 프로그램 동작은 선택된 메모리 셀의 문턱 전압이 프로그램 목표 레벨에 도달할 때까지 복수의 프로그램 루프들을 실행함으로써 수행될 수 있다.
ISPP(Incremental Step Pulse Programming) 방식에 따르면, 프로그램 전압(Vpgm)이 스텝 전압만큼 증가하는 프로그램 펄스(P)를 이용하여 프로그램 루프를 반복 수행한다. 또한, 본 도면에는 도시되지 않았으나, 각각의 프로그램 루프는 프로그램 펄스들(P)의 사이에 적어도 하나의 검증 펄스를 포함할 수 있다. 선택된 워드라인에 검증 펄스를 인가함으로써 프로그램 패스 여부를 검증할 수 있다. 낮은 PV 그룹(PV_L)에 대응하는 프로그램 루프에서는 낮은 PV 그룹(PV_L)에 속한 프로그램 레벨에 대한 검증이 수행된다. 또한, 높은 PV 그룹(PV_H)에 대응하는 프로그램 루프에서는 높은 PV 그룹(PV_H)에 속한 프로그램 레벨에 대한 검증이 수행된다.
프로그램 목표 레벨이 제1 임계 값보다 작은 경우, 예를 들어, 낮은 PV 그룹(PV_L)에 속하는 경우, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2) 전압에 비해 높은 레벨을 갖는다. 이때, 해당 비트 라인에 프로그램 허용 전압(Va)이 인가된다. 프로그램 허용 전압(Va)은 접지 전압일 수 있다. 이후, 프로그램 루프를 반복 수행하고, 선택된 메모리 셀이 검증을 패스하면, 해당 비트라인에 프로그램 금지 전압(Vi)을 인가한다.
프로그램 목표 레벨이 제2 임계 값보다 큰 경우, 낮은 PV 그룹(PV_L) 및/또는 중간 PV 그룹(PV_M)에 대응하는 프로그램 루프에서는, 해당 비트라인에 프로그램 금지 전압(Vi)을 인가한다. 이후, 프로그램 전압(Vpgm)이 목표 레벨에 도달하면, 다시 말해, 높은 PV 그룹(PV_H)에 대응하는 프로그램 루프가 시작되면, 비트라인 전압(Vbl)을 프로그램 금지 전압(Vi)에서 프로그램 허용 전압(Va)으로 하강한다. 해당 비트라인에 프로그램 허용 전압(Va)을 인가하고. 프로그램 루프를 반복 수행한다. 이때, 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)에 비해 낮은 레벨을 갖는다. 이후, 선택된 메모리 셀이 검증을 패스하면, 해당 비트라인에 프로그램 금지 전압(Vi)을 인가한다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 13을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
호스트(300)로부터 프로그램 동작이 요청되면, 컨트롤러(200)는 앞서 도 5 내지 도 12를 참조하여 설명한 방식에 의해 프로그램 동작을 수행하도록, 메모리 장치(100')에 프로그램 동작을 커맨드한다. 메모리 장치(100')는 선택된 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮으면 제1 패스 전압이 상기 제2 패스 전압에 비해 높은 레벨을 갖고, 프로그램 목표 레벨이 제2 임계 값보다 높으면 제1 패스 전압이 제2 패스 전압에 비해 낮은 레벨을 갖도록 설정하여, 프로그램 동작을 수행한다. 이러한 방식에 따르면, 인접한 메모리 셀들 간의 간섭을 개선할 수 있다. 특히, 메모리 셀들이 Z 방향으로 적층된 경우, Z 방향 간섭을 개선할 수 있다. 이를 통해, 메모리 셀들에 프로그램된 데이터의 신뢰성을 보장할 수 있다
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 14를 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 13을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 14를 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 13을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 13 및 도 14를 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 장치 110: 셀 어레이
120: 주변 회로 121: 어드레스 디코더
123: 읽기 및 쓰기 회로 124: 입출력 회로
125:제어 로직

Claims (31)

  1. 소스 라인과 비트 라인의 사이에 연결되고 복수의 메모리 셀들을 포함하는 메모리 스트링;
    상기 복수의 메모리 셀들과 각각 연결된 복수의 워드라인들;
    선택된 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하고, 상기 선택된 메모리 셀과 인접한 제1 메모리 셀과 연결된 워드라인에 제1 패스 전압을 인가하고, 상기 선택된 메모리 셀과 인접한 제2 메모리 셀에 제2 패스 전압을 인가하는 주변 회로; 및
    상기 제1 메모리 셀은 상기 선택된 메모리 셀을 프로그램하기 전에 프로그램되고, 상기 제2 메모리 셀은 상기 선택된 메모리 셀을 프로그램한 후에 프로그램되고, 상기 선택된 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮으면 상기 제1 패스 전압이 상기 제2 패스 전압에 비해 높은 레벨을 갖고, 상기 프로그램 목표 레벨이 제2 임계 값보다 높으면 상기 제1 패스 전압이 상기 제2 패스 전압에 비해 낮은 레벨을 갖도록, 상기 주변 회로를 제어하는 제어 로직
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 프로그램 목표 레벨이 상기 제1 임계 값보다 낮으면, 선택된 메모리 셀의 전하 분포가 상기 제1 메모리 셀과 인접하게 위치되고,
    상기 프로그램 목표 레벨이 제2 임계 값보다 높으면, 선택된 메모리 셀의 전하 분포가 상기 제2 메모리 셀과 인접하게 위치되는
    반도체 장치.
  3. 제1항에 있어서,
    나머지 비선택된 워드라인들에 노멀 패스 전압을 인가하고,
    상기 프로그램 목표 레벨이 상기 제1 임계 값보다 낮으면, 상기 제1 패스 전압이 상기 노멀 패스 전압에 비해 높은 레벨을 갖고, 상기 제2 패스 전압이 상기 노멀 패스 전압에 비해 낮은 레벨을 갖는
    반도체 장치.
  4. 제1항에 있어서,
    나머지 비선택된 워드라인들에 노멀 패스 전압을 인가하고,
    상기 프로그램 목표 레벨이 상기 제2 임계 값보다 높으면, 상기 제1 패스 전압이 상기 노멀 패스 전압에 비해 낮은 레벨을 갖는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제2 임계 값이 상기 제1 임계 값보다 높은
    반도체 장치.
  6. 제5항에 있어서,
    상기 프로그램 목표 레벨이 상기 제1 임계 값보다 높고 상기 제2 임계 값보다 낮으면, 상기 제1 패스 전압과 제2 패스 전압이 서로 다른 레벨을 갖는
    반도체 장치.
  7. 제6항에 있어서,
    상기 프로그램 목표 레벨이 상기 제1 임계 값보다 높고 상기 제2 임계 값보다 낮을 때 상기 제1 패스 전압과 상기 제2 패스 전압의 차이 값은,
    상기 프로그램 목표 레벨이 상기 임계 값보다 낮을 때 상기 제1 패스 전압과 상기 제2 패스 전압의 차이 값보다 작은
    반도체 장치.
  8. 제5항에 있어서,
    상기 프로그램 목표 레벨이 상기 제1 임계 값보다 높고 상기 제2 임계 값보다 낮으면, 상기 제1 패스 전압과 상기 제2 패스 전압이 동일한 레벨을 갖는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 임계 값과 상기 제2 임계 값이 동일한
    반도체 장치.
  10. 제1항에 있어서,
    상기 프로그램 전압을 인가할 때, 상기 프로그램 전압의 레벨이 점차 증가하고, 상기 프로그램 전압 레벨이 목표 레벨에 도달하면 비트라인 전압이 프로그램 금지 레벨에서 프로그램 허용 레벨로 하강하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 복수의 메모리 셀들은 데이터 저장막을 공유하는
    반도체 장치.
  12. 제1 내지 제4 메모리 셀들 및 상기 제1 내지 제4 메모리 셀들과 각각 연결된 제1 내지 제4 워드라인들을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 제2 메모리 셀을 제1 임계 값보다 낮은 제1 프로그램 레벨로 프로그램하는 단계;
    프로그램된 상기 제2 메모리 셀과 인접한 제3 메모리 셀을 선택하는 단계;
    상기 제3 메모리 셀의 프로그램 목표 레벨이 제2 임계 값보다 높음을 확인하는 단계;
    상기 제3 워드라인에 프로그램 전압을 인가하는 단계; 및
    상기 제2 워드라인에 제1 패스 전압을 인가하고, 상기 제3 메모리 셀과 인접한 제4 메모리 셀과 연결된 제4 워드라인에 제2 패스 전압을 인가하는 단계를 포함하고, 상기 제1 패스 전압은 상기 제2 패스 전압보다 낮은 레벨을 갖는
    동작 방법.
  13. 제12항에 있어서,
    프로그램된 상기 제3 메모리 셀의 전하 분포가 상기 제4 메모리 셀과 인접하게 위치되는
    동작 방법.
  14. 제12항에 있어서,
    상기 제1 워드라인에 노멀 패스 전압을 인가하는 단계를 더 포함하고, 상기 제1 패스 전압은 상기 노멀 패스 전압보다 낮은 레벨을 갖는
    동작 방법.
  15. 제12항에 있어서,
    상기 제2 메모리 셀을 프로그램하는 단계는,
    상기 제2 메모리 셀과 인접한 제1 메모리 셀과 연결된 제1 워드라인에 제3 패스 전압을 인가하고, 상기 제3 워드라인에 제4 패스 전압을 인가하고, 상기 제3 패스 전압이 상기 제4 패스 전압에 높은 레벨을 갖는
    동작 방법.
  16. 제15항에 있어서,
    프로그램된 상기 제2 메모리 셀의 전하 분포가 상기 제1 메모리 셀과 인접하게 위치되고, 프로그램된 상기 제3 메모리 셀의 전하 분포가 상기 제4 메모리 셀과 인접하게 위치되는
    동작 방법.
  17. 제15항에 있어서,
    상기 제2 메모리 셀을 프로그램할 때, 상기 제4 워드라인에 노멀 패스 전압을 인가하고, 상기 제3 패스 전압은 상기 노멀 패스 전압보다 높은 레벨을 갖고, 상기 제4 패스 전압은 상기 노멀 패스 전압보다 낮은 레벨을 갖는
    동작 방법.
  18. 제12항에 있어서,
    상기 제2 임계 값이 상기 제1 임계 값보다 높은
    동작 방법.
  19. 제12항에 있어서,
    상기 제1 임계 값과 상기 제2 임계 값이 동일한
    동작 방법.
  20. 제12항에 있어서,
    상기 제3 워드라인에 프로그램 전압을 인가할 때, 상기 프로그램 전압의 레벨이 점차 증가하고, 상기 프로그램 전압 레벨이 목표 레벨에 도달하면 비트라인 전압이 프로그램 금지 레벨에서 프로그램 허용 레벨로 하강하는
    동작 방법.
  21. 제12항에 있어서,
    상기 제1 내지 제4 메모리 셀들은 차례로 배열되고, 동일한 메모리 스트링에 속하고, 데이터 저장막을 공유하는
    동작 방법.
  22. 제1 내지 제4 메모리 셀들 및 상기 제1 내지 제4 메모리 셀들과 각각 연결된 제1 내지 제4 워드라인들을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 제1 메모리 셀을 프로그램하는 단계;
    프로그램된 상기 제1 메모리 셀과 인접한 제2 메모리 셀을 선택하는 단계;
    상기 제2 메모리 셀의 프로그램 목표 레벨이 제1 임계 값보다 낮음을 확인하는 단계;
    상기 제2 워드라인에 프로그램 전압을 인가하는 단계; 및
    상기 제1 워드라인에 제1 패스 전압을 인가하고, 상기 제2 메모리 셀과 인접한 제3 메모리 셀과 연결된 제3 워드라인에 제2 패스 전압을 인가하는 단계를 포함하고, 상기 제1 패스 전압은 상기 제2 패스 전압보다 높은 레벨을 갖는
    동작 방법.
  23. 제22항에 있어서,
    프로그램된 상기 제2 메모리 셀의 전하 분포가 상기 제1 메모리 셀과 인접하게 위치되는
    동작 방법.
  24. 제22항에 있어서,
    상기 제4 워드라인에 노멀 패스 전압을 인가하는 단계를 더 포함하고, 상기 제1 패스 전압은 상기 노멀 패스 전압보다 높은 레벨을 갖고, 상기 제2 패스 전압은 상기 노멀 패스 전압보다 낮은 레벨을 갖는
    동작 방법.
  25. 제22항에 있어서,
    프로그램된 상기 제2 메모리 셀과 인접한 제3 메모리 셀을 선택하는 단계;
    상기 제3 메모리 셀의 프로그램 목표 레벨이 제2 임계 값보다 높음을 확인하는 단계; 및
    상기 제3 메모리 셀의 전하 분포가 상기 제4 메모리 셀과 인접하게 위치되도록, 상기 제3 메모리 셀을 프로그램하는 단계
    를 더 포함하는 동작 방법.
  26. 제25항에 있어서,
    상기 제3 메모리 셀을 프로그램하는 단계는,
    상기 제3 워드라인에 프로그램 전압을 인가하는 단계; 및
    상기 제2 워드라인에 제3 패스 전압을 인가하고, 상기 제3 메모리 셀과 인접한 제4 메모리 셀과 연결된 제4 워드라인에 제4 패스 전압을 인가하는 단계를 포함하고, 상기 제3 패스 전압은 상기 제4 패스 전압에 비해 낮은 레벨을 갖는
    동작 방법.
  27. 제26항에 있어서,
    상기 제1 워드라인에 노멀 패스 전압을 인가하는 단계를 더 포함하고, 상기 제3 패스 전압은 상기 노멀 패스 전압보다 낮은 레벨을 갖는
    동작 방법.
  28. 제25항에 있어서,
    상기 제2 임계 값이 상기 제1 임계 값보다 높은
    동작 방법.
  29. 제25항에 있어서,
    상기 제1 임계 값과 상기 제2 임계 값이 동일한
    동작 방법.
  30. 제25항에 있어서,
    상기 제3 워드라인에 프로그램 전압을 인가할 때, 상기 프로그램 전압의 레벨이 점차 증가하고, 상기 프로그램 전압 레벨이 목표 레벨에 도달하면 비트라인 전압이 프로그램 금지 레벨에서 프로그램 허용 레벨로 하강하는
    동작 방법.
  31. 제22항에 있어서,
    상기 제1 내지 제4 메모리 셀들은 차례로 배열되고, 동일한 메모리 스트링에 속하고, 데이터 저장막을 공유하는
    동작 방법.
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