KR20220052165A

KR20220052165A - 메모리 장치 및 그 동작 방법

Info

Publication number: KR20220052165A
Application number: KR1020200136192A
Authority: KR
Inventors: 김영일
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-10-20
Filing date: 2020-10-20
Publication date: 2022-04-27
Also published as: US11456041B2; US11749361B2; CN114388034A; US20220122678A1; US20220351791A1

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로 메모리 장치 및 그 동작 방법에 관한 것이다. 일 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 메모리 셀들에 각각 저장될 데이터를 임시 저장하고 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공하는 복수의 페이지 버퍼들 및 프리차지 구간 중 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부와 제1 기간 이후 미리 설정된 복수의 기울기들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함하는 페이지 버퍼 제어부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.

저장 장치는 호스트의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non Volatile Memory)로 구분될 수 있다.

휘발성 메모리 장치는 전원으로부터 전력을 공급받는 동안에만 데이터를 저장할 수 있다. 만약, 전력 공급이 차단되면 휘발성 메모리 장치에 저장된 데이터는 소멸될 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.

비휘발성 메모리 장치는, 전원의 전력이 차단되더라도 데이터가 소멸되지 않는 메모리 장치일 수 있다. 비휘발성 메모리 장치에는 롬(Read Only Memory; ROM), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 포함될 수 있다.

본 발명의 실시 예는 비트 라인에 흐르는 피크 전류를 감소시키면서 프로그램 동작이 완료되는 시간을 감소시킴으로써 성능을 개선하는 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 일 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 비트 라인들을 통해 복수의 메모리 셀들과 각각 연결되고, 복수의 메모리 셀들에 각각 저장될 데이터를 임시 저장하는 복수의 페이지 버퍼들, 및 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작 시, 복수의 비트 라인들에 인가될 전압을 제어하는 페이지 버퍼 제어부를 포함하고, 프로그램 동작은, 복수의 프로그램 루프들을 포함하고, 복수의 프로그램 루프들은 각각, 프로그램 전압 인가 동작 및 검증 동작을 각각 포함하고, 프로그램 전압 인가 동작은, 프리차지 구간, 프로그램 전압 인가 구간 및 디스차지 구간을 포함하고, 복수의 페이지 버퍼들은, 페이지 버퍼 제어부가 제공한 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공하고, 페이지 버퍼 제어부는, 프리차지 구간 중 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부, 및 제1 기간 이후, 미리 설정된 복수의 기울기들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함할 수 있다.

본 발명의 다른 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 비트 라인들을 통해 복수의 메모리 셀들과 각각 연결되고, 복수의 메모리 셀들에 각각 저장될 데이터를 임시 저장하는 복수의 페이지 버퍼들, 및 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작 시, 복수의 비트 라인들에 인가될 전압을 제어하는 페이지 버퍼 제어부를 포함하고, 프로그램 동작은, 복수의 프로그램 루프들을 포함하고, 복수의 프로그램 루프들은 각각, 프로그램 전압 인가 동작 및 검증 동작을 각각 포함하고, 프로그램 전압 인가 동작은, 프리차지 구간, 프로그램 전압 인가 구간 및 디스차지 구간을 포함하고, 복수의 페이지 버퍼들은, 페이지 버퍼 제어부가 제공한 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공하고, 페이지 버퍼 제어부는, 프리차지 구간 중 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부, 및 제1 기간 이후, 미리 설정된 복수의 스텝 전압들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 스텝 전압에 따라 제1 전압 레벨에서 제2 전압 레벨로 단계적으로 증가하는 스텝 신호를 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함할 수 있다.

본 발명의 또 다른 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 셀들과, 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공하고 복수의 비트 라인들을 통해 데이터를 복수의 메모리 셀들에 제공하는 페이지 버퍼를 포함하는 메모리 장치의 동작 방법에 있어서, 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼에 제공하는 단계, 제1 기간 이후에 미리 설정된 복수의 기울기들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼에 제공하는 단계, 램프 신호가 제2 전압 레벨에 도달한 이후에, 제2 전압 레벨보다 높거나 같은 제3 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼에 제공하는 단계, 및 복수의 메모리 셀들에 공통적으로 연결된 워드 라인에 프로그램 전압을 인가하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들, 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작에 사용되는 동작 전압들을 생성하는 전압 생성부, 복수의 비트 라인들을 통해 복수의 메모리 셀들과 각각 연결되고 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공하는 복수의 페이지 버퍼들, 및 프로그램 동작 시, 복수의 페이지 버퍼들에 페이지 버퍼 센싱 신호를 제공하는 페이지 버퍼 제어부를 포함하고, 페이지 버퍼 제어부는, 제1 기간 동안, 전압 생성부가 생성한 펄스 신호를 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부, 및 제1 기간 이후 제2 기간 동안, 프로그램 동작이 진행되는 정도에 나타내는 프로그램 루프의 루프 카운트에 따라 결정되는 기울기를 갖는 램프 신호를 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함하고, 제2 신호 제공부는, 페이지 버퍼 펌프 전압을 제공받는 복수의 스위치들, 복수의 스위치들마다 직렬로 연결되고, 프로그램 루프의 루프 카운트에 따라 제공되는 전압 제어 신호에 응답하여 복수의 스위치들로부터 제공되는 바이어스 전류를 출력하는 복수의 트랜지스터들, 복수의 트랜지스터들에 공통적으로 연결되고, 바이어스 전류에 대한 커패시터 전압을 충전하는 커패시터, 및 복수의 트랜지스터들에 공통적으로 연결되고, 커패시터 전압을 페이지 버퍼 센싱 신호로 전달하는 전압 출력부를 포함할 수 있다.

본 기술에 따르면, 비트 라인에 흐르는 피크 전류를 감소시키면서 프로그램 동작이 완료되는 시간을 감소시킴으로써 성능을 개선하는 메모리 장치 및 그 동작 방법이 제공된다.

도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 개념적으로 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 파형도이다.
도 6은 본 발명의 일 실시 예에 따른 프로그램 전압과 검증 전압을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 소거 상태와 복수의 프로그램 상태들을 설명하기 위한 도면이다.
도 8은 비트 라인에 흐르는 피크 전류를 프로그램 동작의 진행 정도에 따라 예시적으로 나타낸 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 페이지 버퍼 제어부와 페이지 버퍼를 나타낸 회로도이다.
도 10은 본 발명의 다른 실시 예에 따른 페이지 버퍼 제어부와 페이지 버퍼를 나타낸 회로도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 페이지 버퍼 제어부와 페이지 버퍼를 나타낸 회로도이다.
도 12는 프로그램 초기 또는 프로그램 말기에 제공되는 페이지 버퍼 센싱 신호의 실시 예들을 설명하기 위한 도면이다.
도 13은 프로그램 중기에 제공되는 페이지 버퍼 센싱 신호의 실시 예들을 설명하기 위한 도면이다.
도 14는 프로그램 중기에 제공되는 페이지 버퍼 센싱 신호의 다른 실시 예들을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 일 실시 예에 따른 스토리지 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 스토리지 시스템은 PC(personal computer), 데이터 센터(data center), 기업형 데이터 저장 시스템, DAS(direct attached storage)를 포함하는 데이터 처리 시스템, SAN(storage area network)을 포함하는 데이터 처리 시스템, NAS(network attached storage)를 포함하는 데이터 처리 시스템 등으로 구현될 수 있다.

스토리지 시스템은 저장 장치(1000)와 호스트(400)를 포함할 수 있다.

저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 요청에 따라 데이터를 저장하는 장치일 수 있다.

저장 장치(1000)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털 카드(secure digital card), USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.

메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀들(미도시) 중 어드레스에 의해 선택된 메모리 셀을 액세스할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀에 대해 커맨드가 지시하는 동작을 수행할 수 있다.

커맨드는, 예를 들어 프로그램 커맨드, 리드 커맨드, 또는 이레이즈 커맨드일 수 있고, 커맨드가 지시하는 동작은 예를 들어, 프로그램 동작(또는 쓰기 동작), 리드 동작, 또는 소거 동작일 수 있다.

프로그램 동작은, 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 호스트(400)로부터 제공된 쓰기 데이터를 저장하는 동작일 수 있다.

예를 들면, 메모리 장치(100)는 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 선택된 메모리 셀에 데이터를 프로그램할 수 있다. 여기서, 선택된 메모리 셀에 프로그램될 데이터는 쓰기 데이터로 정의될 수 있다.

리드 동작은 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치(100)에 저장된 리드 데이터를 읽는 동작일 수 있다.

예를 들면, 메모리 장치(100)는 리드 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이(미도시) 중 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 메모리 장치(100)에 저장된 데이터들 중 선택된 영역으로부터 리드될 데이터는 리드 데이터로 정의될 수 있다.

소거 동작은 메모리 장치(100)가 메모리 컨트롤러(200)의 제어에 응답하여 메모리 장치에 저장된 데이터를 소거하는 동작일 수 있다.

예를 들면, 메모리 장치(100)는 이레이즈 커맨드 및 어드레스를 수신하고, 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.

메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다.

예를 들면, 휘발성 메모리 장치에는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 등이 포함될 수 있다.

예를 들면, 비휘발성 메모리 장치에는 플레시 메모리(flash memory)가 포함될 수 있다. 플레시 메모리에는, 예를 들어 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노어 플래시 메모리(NOR flash memory) 등이 포함될 수 있다.

본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)는 낸드 플래시 메모리인 것으로 가정한다.

메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 쓰기 데이터를 저장하거나, 저장된 리드 데이터를 읽고 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.

메모리 장치(100)는 복수의 다이들(미도시)을 포함할 수 있다. 하나의 다이는 적어도 하나의 플레인을 포함할 수 있다. 하나의 플레인은 쓰기 데이터를 저장하는 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.

메모리 셀 어레이는 복수의 메모리 블록(미도시)들을 포함할 수 있다. 메모리 블록은 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다.

메모리 블록은 복수의 페이지(미도시)들을 포함할 수 있다. 페이지는 쓰기 데이터를 저장하는 프로그램 동작 또는 저장된 리드 데이터를 읽는 리드 동작을 수행하는 단위일 수 있다.

메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 프로그램 동작 여부에 따라 소거 상태를 목표 상태로 하거나 복수의 프로그램 상태들 중 어느 하나의 상태를 목표 상태로 할 수 있다. 각 메모리 셀은 복수의 메모리 셀들마다 목표 상태를 가질 수 있다.

프로그램 동작은 복수의 메모리 셀들에 데이터를 저장하는 동작일 수 있다. 구체적으로, 프로그램 동작은, 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱 전압들(threshold voltages) 각각이 각 목표 상태에 포함되도록, 선택된 메모리 셀들의 문턱 전압들을 상승시키는 동작일 수 있다. 이에 대한 구체적인 설명은 도 4 내지 도 7을 참조하여 후술한다.

복수의 프로그램 상태들의 개수는 메모리 셀에 저장된 데이터의 비트 수에 따라 결정될 수 있다. 예를 들어, 3 비트의 데이터를 저장하는 메모리 셀의 경우, 복수의 프로그램 상태들의 개수는 7개일 수 있다. 이에 대한 구체적인 설명은 도 7을 참조하여 후술한다.

메모리 셀이 복수의 프로그램 상태들 및 소거 상태 중에서 어떤 목표 상태로 프로그램 될지는 해당 메모리 셀에 저장될 데이터에 따라 결정될 수 있다.

메모리 장치(100)는 페이지 버퍼 제어부(101) 및 페이지 버퍼(102)를 포함할 수 있다.

페이지 버퍼 제어부(101)는 프로그램 동작 시 복수의 비트 라인들에 인가될 전압을 제어할 수 있다. 복수의 비트 라인들에 인가될 전압은 비트 라인 전압일 수 있다. 비트 라인 전압은 예를 들어 프로그램 허용 전압 또는 프로그램 금지 전압일 수 있다.

일 실시 예에서, 페이지 버퍼 제어부(101)는 복수의 비트 라인들에 비트 라인 전압을 제공하도록 페이지 버퍼 센싱 신호를 페이지 버퍼(102)에 제공할 수 있다. 이에 대한 구체적인 설명은 도 2 내지 도 14를 참조하여 후술한다.

일 실시 예에서, 페이지 버퍼 제어 신호는 일정한 전압 레벨을 갖는 펄스 신호(pulse signal), 양의 기울기를 갖는 램프 신호(ramp signal) 및 스텝 전압에 따라 증가하는 스텝 신호(step signal) 중 어느 하나로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다. 이에 대한 구체적인 설명은 도 5, 도 12 내지 도 14를 참조하여 후술한다.

페이지 버퍼(102)는 비트 라인을 통해 복수의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(102)는 복수의 메모리 셀들에 저장될 데이터를 임시로 저장할 수 있다. 페이지 버퍼(102)의 개수는 복수일 수 있다. 복수의 페이지 버퍼(102)들은 복수의 비트 라인들을 통해 복수의 메모리 셀들과 각각 연결될 수 있다. 복수의 페이지 버퍼(102)들은 복수의 메모리 셀들에 각각 저장될 데이터를 임시 저장할 수 있다.

일 실시 예에서, 페이지 버퍼(102)는 페이지 버퍼 센싱 신호에 응답하여 비트 라인에 비트 라인 전압을 제공할 수 있다. 예를 들면, 복수의 페이지 버퍼(102)들은 페이지 버퍼 제어부(101)로부터 제공된 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공할 수 있다.

메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다.

저장 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어는 호스트 인터페이스 레이어(Host Interface Layer), 플래시 변환 레이어(Flash Translation Layer), 및 플래시 인터페이스 레이어(Flash Interface Layer)를 포함할 수 있다.

호스트 인터페이스 레이어는 호스트(400)와 메모리 컨트롤러(200) 간의 동작을 제어할 수 있다.

플래시 변환 레이어는 호스트(400)로부터 제공되는 논리 어드레스를 물리 어드레스로 변환할 수 있다.

플래시 인터페이스 레이어는 메모리 컨트롤러(200)와 메모리 장치(100) 간의 통신을 제어할 수 있다.

메모리 컨트롤러(200)는 호스트(400)의 쓰기 요청, 리드 요청, 및 소거 요청에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 각각 수행하도록 메모리 장치(100)를 제어할 수 있다.

프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스, 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.

리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.

소거 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.

메모리 컨트롤러(200)는 호스트(400)로부터 제공된 요청과 무관하게 자체적으로 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 메모리 컨트롤러(200)는 자체적으로 생성한 커맨드, 어드레스, 및 데이터를 메모리 장치(100)에 전송할 수 있다.

예를 들면, 메모리 컨트롤러(200)는 배경 동작을 수행하기 위한 커맨드, 어드레스, 및 데이터를 생성할 수 있다. 그리고, 메모리 컨트롤러(200)는 커맨드, 어드레스, 및 데이터를 메모리 장치(100)로 제공할 수 있다.

배경 동작은, 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim) 또는 가비지 컬렉션(garbage collection) 중 적어도 하나일 수 있다.

웨어 레벨링은 예를 들어, 스태틱 웨어 레벨링, 다이나믹 웨어 레벨링 등을 의미할 수 있다. 스태틱 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 소거 동작이나 쓰기 동작이 거의 일어나지 않는 콜드 데이터를 가장 많은 소거 횟수의 메모리 블록에 이동시키는 동작을 의미할 수 있다. 다이나믹 웨어 레벨링은, 메모리 블록들의 소거 횟수를 저장하고, 가장 적은 소거 횟수의 메모리 블록에 데이터를 프로그램하는 동작을 의미할 수 있다.

리드 리클레임은 메모리 블록에 저장된 데이터에서 정정 불가 에러(Uncorrectable Error)가 발생하기 전에 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 의미할 수 있다.

가비지 컬렉션은 메모리 블록들 중 배드 블록(bad block)에 포함된 유효 데이터를 프리 블록(free block)에 복사하고, 배드 블록에 포함된 무효 데이터를 소거하는 동작을 의미할 수 있다. 여기서, 배드 블록에 포함된 유효 데이터를 프리 블록에 복사한다는 것은 배드 블록에 포함된 유효 데이터를 프리 블록에 이동시키는 것을 의미할 수 있다.

도시되지 않았지만, 저장 장치(1000)는 버퍼 메모리를 더 포함할 수 있다. 일 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)에 포함될 수 있다. 예시적으로, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory), 스핀주입 자화반전 메모리(spin transfer torque random access memory) 중 어느 하나로 구현될 수 있다.

메모리 컨트롤러(200)는 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해, 메모리 컨트롤러(200)는 메모리 장치(100)들을 인터리빙(interleaving) 방식에 따라 제어할 수 있다.

인터리빙 방식은 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.

호스트(400)는 인터페이스(미도시)를 통하여 저장 장치(1000)와 통신할 수 있다.

인터페이스는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드(multimedia card) 인터페이스로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.

호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장하거나, 저장 장치(1000)에 저장된 리드 데이터를 획득하기 위해 저장 장치(1000)와 통신할 수 있다.

일 실시 예에서, 호스트(400)는 저장 장치(1000)에 쓰기 데이터를 저장할 것을 요청하는 쓰기 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 쓰기 요청, 쓰기 데이터, 및 쓰기 데이터를 식별하기 위한 논리 어드레스를 저장 장치(1000)에 제공할 수 있다.

저장 장치(1000)는 호스트(400)로부터 제공된 쓰기 요청에 응답하여, 호스트(400)가 제공한 쓰기 데이터를 메모리 장치(100)에 저장하고, 저장이 완료되었다는 응답을 호스트(400)에 제공할 수 있다.

일 실시 예에서, 호스트(400)는 저장 장치(1000)에 저장된 데이터를 호스트(400)에 제공할 것을 요청하는 리드 요청을 저장 장치(1000)에 제공할 수 있다. 또한, 호스트(400)는 리드 요청 및 리드 어드레스를 저장 장치(1000)에 제공할 수 있다.

저장 장치(1000)는 호스트(400)로부터 제공된 리드 요청에 응답하여, 호스트(400)가 제공한 리드 어드레스에 대응되는 리드 데이터를 메모리 장치(100)로부터 리드하고, 리드 데이터를 리드 요청에 대한 응답(response)으로써 호스트(400)에 제공할 수 있다.

도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 여기서, 복수의 메모리 블록들(MB1~MBk)의 개수는 본 발명의 실시 예들을 설명하기 위한 예시일 뿐, 이에 한정되는 것은 아니다.

메모리 블록들(MB1~MBk) 각각은 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)에 연결될 수 있다.

로컬 라인들(LL)은 로우 디코더(122)에 연결될 수 있다.

로컬 라인들(LL)은 메모리 블록들(MB1~MBk) 각각에 연결될 수 있다.

도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 제1 셀렉트 라인, 및 제2 셀렉트 라인들 사이에 배열된 복수의 워드 라인들(word lines)을 포함할 수 있다.

도시되지 않았지만, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들(dummy lines), 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들, 및 파이프 라인들(pipe lines)을 더 포함할 수 있다.

비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다.

메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다.

예를 들면, 2차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다.

예를 들면, 3차원 구조의 메모리 블록들(MB1~MBk)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.

주변 회로(120)는 전압 생성부(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.

전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(121)는 동작 커맨드(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지(discharge)할 수 있다. 예를 들면, 전압 생성부(121)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴 온 전압, 리드 전압, 소거 전압, 및 소스 라인 전압, 프리차지 전압, 페이지 버퍼 펌프 전압, 코어 전압 또는 전원 전압, 미러 전압, 기준 전압 등을 생성할 수 있다.

일 실시 예에서, 전압 생성부(121)는 외부 전원 전압을 레귤레이팅(regulating)하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(121)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.

일 실시 예에서, 전압 생성부(121)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(121)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 로우 디코더(122)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 로컬 라인들(LL)에 전달할 수 있다. 동작 전압들(Vop)은, 로컬 라인들(LL)을 통해, 선택된 메모리 블록(MB1~MBk)에 전달될 수 있다.

예를 들어, 프로그램 동작 시, 로우 디코더(122)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시, 로우 디코더(122)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.

리드 동작 시, 로우 디코더(122)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.

소거 동작 시, 로우 디코더(122)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(122)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.

페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다.

구체적으로 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.

프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 제1 내지 제n 비트 라인들(BL1~BLn)에 비트 라인 전압을 제공할 수 있다. 비트 라인 전압은 예를 들어, 프로그램 허용 전압 또는 프로그램 금지 전압일 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은, 선택된 워드 라인에 프로그램 전압이 인가될 때, 컬럼 디코더(124) 및 입출력 회로(125)를 통해 데이터(DATA)를 수신할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 수신된 데이터(DATA)를 임시 저장할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 임시 저장된 데이터(DATA)를 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인에 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인에 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.

검증 동작 시에, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다.

리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 저장된 데이터(DATA)를 센싱하고, 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력할 수 있다.

소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.

컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.

입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.

센싱 회로(126)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 센싱 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 커맨드(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용비트(VRY_BIT<#>)를 출력하여 주변 회로(120)를 제어할 수 있다.

일 실시 예에서, 페이지 버퍼 제어 신호들(PBSIGNALS)에는 페이지 버퍼 센싱 신호, 전류 센싱 신호, 센스 앰프 프리차지 신호, 센싱 노드 프리차지 신호, 센스 앰프 센싱 신호, 센스 앰프 디스차지 신호 등이 포함될 수 있다. 이에 대한 구체적인 설명은 도 9 내지 도 11을 참조하여 후술한다.

일 실시 예에서, 제어 로직(130)은 페이지 버퍼 제어부(101)를 포함할 수 있다.

일 실시 예에서, 프로그램 동작 시, 페이지 버퍼 제어부(101)는 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 제공할 수 있다. 제1 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 신호로 제공된 이후, 페이지 버퍼 제어부(101)는 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 페이지 버퍼 센싱 신호로 제공할 수 있다. 이에 대한 구체적인 설명은 도 12 내지 도 14를 참조하여 후술한다.

다른 실시 예에서, 프로그램 동작 시, 페이지 버퍼 제어부(101)는 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 제공할 수 있다. 제1 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 신호로 제공된 이후, 페이지 버퍼 제어부(101)는 일정한 스텝 전압에 따라 제1 전압 레벨에서 제2 전압 레벨로 단계적으로 증가하는 스텝 신호를 페이지 버퍼 센싱 신호로 제공할 수 있다. 이에 대한 구체적인 설명은 도 12 내지 도 14를 참조하여 후술한다.

도 3은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.

도 3를 참조하면, 도 3에 도시된 메모리 블록(MBi)은 도 2에 도시된 메모리 블록들(MB1~MBk) 중 어느 하나일 수 있다.

메모리 블록(MBi)은 제1 셀렉트 라인, 제2 셀렉트 라인, 복수의 워드 라인들(WL1~WL16), 소스 라인(SL), 복수의 비트 라인들(BL1~BLn), 및 복수의 스트링(strings; ST)들을 포함할 수 있다.

제1 셀렉트 라인은, 예를 들어 소스 셀렉트 라인(SSL)일 수 있다. 이하에서 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)인 것으로 가정한다.

제2 셀렉트 라인은, 예를 들어 드레인 셀렉트 라인(DSL)일 수 있다. 이하에서 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)인 것으로 가정한다.

복수의 워드 라인들(WL1~WL16)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 평행하게 배열될 수 있다.

도 3에 도시된 복수의 워드 라인들(WL1~WL16)의 개수는 예시적인 것이고, 도면에 한정되는 것은 아니다.

소스 라인(SL)은 복수의 스트링(ST)들에 공통으로 연결될 수 있다.

복수의 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있다.

복수의 스트링(ST)들은 비트 라인들(BL1~BLn)과 소스 라인(SL)에 연결될 수 있다.

스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명한다.

스트링(ST)은 복수의 메모리 셀들(MC1~MC16), 적어도 하나의 제1 셀렉트 트랜지스터, 및 적어도 하나의 제2 셀렉트 트랜지스터를 포함할 수 있다.

복수의 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다.

메모리 셀들(MC1~MC16)의 게이트 전극들은 복수의 워드 라인들(WL1~WL16)에 각각 연결될 수 있다. 따라서, 하나의 스트링(ST)에 포함된 복수의 메모리 셀들(MC1~MC16)의 개수는 복수의 워드 라인들(WL1~WL16)의 개수와 동일할 수 있다.

복수의 메모리 셀들(MC1~MC16) 중 어느 하나의 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell, MLC), 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell, TLC), 및 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC) 중 어느 하나로 구성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 메모리 셀은 5 비트 이상의 데이터를 저장할 수도 있다.

서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 물리 페이지(physical page; PG)일 수 있다. 따라서, 메모리 블록(MBi)은 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들을 포함할 수 있다. 이하에서는 물리 페이지(PG)에 포함된 메모리 셀(예를 들어, MC3)들이 선택된 메모리 셀인 것으로 가정한다.

제1 셀렉트 트랜지스터는, 예를 들어 소스 셀렉트 트랜지스터(SST)일 수 있다. 이하에서 제1 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터(SST)인 것으로 가정한다.

소스 셀렉트 트랜지스터(SST)의 제1 전극은 소스 라인(SL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 제2 전극은 복수의 메모리 셀들(MC1~MC16) 중 제1 메모리 셀(MC1)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트 전극은 소스 셀렉트 라인(SSL)과 연결될 수 있다.

제2 셀렉트 트랜지스터는, 예를 들어 드레인 셀렉트 트랜지스터(DST)일 수 있다. 이하에서 제2 셀렉트 트랜지스터는 드레인 셀렉트 트랜지스터(DST)인 것으로 가정한다.

드레인 셀렉트 트랜지스터(DST)의 제1 전극은 복수의 메모리 셀들(MC1~MC16) 중 제16 메모리 셀(MC16)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 제2 전극은 제1 비트 라인(BL1)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트 전극은 드레인 셀렉트 라인(DSL)과 연결될 수 있다.

복수의 비트 라인들(BL1~BLn) 중 일부 비트 라인들에 프로그램 허용 전압이 인가되고 복수의 비트 라인들(BL1~BLn) 중 나머지 비트 라인들에 프로그램 금지 전압이 인가될 수 있다. 이 경우, 비트 라인들 간에 기생 커패시터가 발생할 수 있다. 기생 커패시터에 충전되는 전압은 복수의 비트 라인들(BL1~BLn) 각각에 인가되는 전압들 간의 차이가 클수록 커질 수 있다. 기생 커패시터에 충전되는 전압이 클수록 비트 라인에 흐르는 피크 전류가 커질 수 있다.

예를 들면, 제1 비트 라인(BL1)에 프로그램 허용 전압이 인가되고 제2 비트 라인(BL2)에 프로그램 금지 전압이 인가될 수 있다. 이 경우, 전압 레벨이 서로 다른 전압들(예를 들어, 프로그램 허용 전압과 프로그램 금지 전압)이 각각 인가되는 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 간에 제1 기생 커패시터가 발생할 수 있다.

다른 예를 들면, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 각각에 프로그램 허용 전압이 인가 또는 프로그램 금지 전압이 인가될 수 있다. 이 경우, 전압 레벨이 같은 전압들(예를 들어, 프로그램 허용 전압 또는 프로그램 금지 전압)이 인가되는 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 간에 제2 기생 커패시터가 발생할 수 있다.

전술한 예시에서, 제1 기생 커패시터에 충전되는 전압의 전압 레벨은 제2 기생 커패시터에 충전되는 전압의 전압 레벨보다 높을 수 있다.

도 4는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 개념적으로 설명하기 위한 도면이다.

도 1, 도 2 및 도 4를 참조하면, 메모리 장치(100)는 프로그램 동작을 수행할 수 있다.

프로그램 동작은 복수의 프로그램 루프들(PL1~PLm)을 포함할 수 있다. 각 프로그램 루프는 프로그램 전압 인가 단계(PGM Step)와 검증 단계(VFY Step)를 포함할 수 있다. 프로그램 동작이 진행될 때마다 각 프로그램 루프에 포함된 프로그램 전압 인가 단계(PGM Step)와 검증 단계(VFY Step)가 수행될 수 있다. 프로그램 동작이 진행되는 정도는 프로그램 루프가 반복되는 정도로 확인될 수 있다.

프로그램 전압 인가 단계(PGM Step)는 선택된 메모리 셀들에 공통으로 연결된 워드 라인인 선택 워드 라인에 프로그램 전압을 인가하는 단계일 수 있다. 각 프로그램 루프에 포함된 프로그램 전압 인가 단계(PGM Step)는 프리차지 구간(Precharge), 프로그램 구간(Program) 및 디스차지 구간(Discharge)을 포함할 수 있다. 본 명세서에서 “프로그램 전압 인가 단계”와 “프로그램 전압 인가 동작”은 같은 의미일 수 있다.

프리차지 구간(Precharge)은 복수의 비트 라인들에 인가되는 전압인 비트 라인 전압을 설정하는 동작을 수행할 수 있다. 비트 라인 전압을 설정하는 동작은 “비트 라인 셋업 동작”으로 정의될 수 있다.

일 실시 예에서, 비트 라인 전압은 프로그램 허용 전압 또는 프로그램 금지 전압일 수 있다. 프로그램 허용 전압은, 예를 들어 접지 전압일 수 있다. 프로그램 금지 전압은, 예를 들어 전원 전압일 수 있다.

프로그램 구간(Program)은 선택된 메모리 셀이 프로그램 상태에 해당하는 문턱 전압을 갖도록 프로그램하는 구간일 수 있다. 예를 들어, 제어 로직(130)은 프로그램 전압을 선택된 워드 라인에 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 그리고, 제어 로직(130)은 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 비선택된 워드 라인들에 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다.

프로그램 구간(Program)에서 선택된 워드 라인에 프로그램 펄스가 인가됨에 따라, 프로그램 허용 전압이 인가된 비트 라인과 연결된 메모리 셀의 문턱 전압을 상승될 수 있다. 또한, 프로그램 구간(Program)에서 프로그램 금지 전압이 인가된 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.

디스차지 구간(Discharge)은 워드 라인들 및 선택 라인들에 인가된 전압들을 디스차지 하는 구간일 수 있다. 제어 로직(130)은 0V에 해당하는 접지 전압을 워드 라인들 및 선택 라인들에 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 워드 라인들 및 선택 라인들에 인가된 전압들이 디스차지될 수 있다.

검증 단계(VFY Step)는 메모리 셀의 문턱 전압이 목표 상태에 대응되는 문턱 전압에 도달하였는지를 판단하는 단계일 수 있다. 또는 검증 단계(VFY Step)는 검증 전압들을 인가하여 선택된 메모리 셀들이 프로그램 되었는지 여부를 판단하는 단계일 수 있다. 본 명세서에서 “검증 단계”와 “검증 동작”은 같은 의미일 수 있다.

검증 단계(VFY Step)에서, 목표 상태를 검증하는 검증 전압이 선택 워드 라인에 인가될 수 있다. 목표 상태가 같은 메모리 셀들 중 미리 설정된 개수의 메모리 셀들의 문턱 전압들이 검증 전압보다 높은 경우, 검증 단계(VFY Step)는 패스(pass)될 수 있다. 목표 상태가 같은 메모리 셀들 중 미리 설정된 개수의 메모리 셀들의 문턱 전압들 각각이 검증 전압보다 같거나 낮은 경우, 검증 단계(VFY Step)는 페일(fail)될 수 있다.

모든 목표 상태들에 대한 검증이 패스되면, 프로그램 동작이 패스된 것으로 결정될 수 있다. 미리 결정된 기준 시간 내에 프로그램 동작이 패스되지 않는 경우. 프로그램 동작은 페일된 것으로 결정될 수 있다. 또는 미리 설정된 최대 루프 카운트에 대응되는 프로그램 루프가 진행될 때까지 프로그램 동작이 패스되지 않으면, 프로그램 동작은 페일된 것으로 결정될 수 있다.

도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 파형도이다.

도 1, 도 2, 도 4 및 도 5를 참조하면, 프로그램 전압 인가 단계(PGM Step)는 T0에서 T8까지 수행되고, 검증 단계(VFY Step)는 T8에서 T11까지 수행될 수 있다. 한편, 도시되지 않았지만, T0 이전에 검증 단계(Verify Step)가 수행될 수 있다.

프로그램 전압 인가 단계(PGM Step)는 프리차지 구간(Precharge), 프로그램 구간(Program) 및 디스차지 구간(Discharge)을 포함할 수 있다.

예를 들면, 프리차지 구간(Precharge)은 T0부터 T3까지고, 프로그램 구간(Program)은 T3부터 T7까지며, 디스차지 구간(Discharge)은 T7부터 T8까지일 수 있다.

T0 시점에서, 제어 로직(130)은 선택된 워드 라인(Selected WL)에 프리차지 전압(Vpre)을 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 이에 따라, 선택된 워드 라인(Selected WL)의 전압 레벨이 상승할 수 있다.

T0 시점에서, 제어 로직(130)은 비선택된 워드 라인(Unselected WL)에 프리차지 전압(Vpre)을 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 이에 따라, 비선택된 워드 라인(Unselected WL)의 전압 레벨이 상승할 수 있다.

T0 시점에서, 페이지 버퍼 제어부(101)는 기준 전압(VREF)의 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호(PBSENSE)로 페이지 버퍼(102)에 제공할 수 있다. 기준 전압(VREF)의 전압 레벨을 갖는 펄스 신호가 페이지 버퍼(102)에 제공되면, 비트 라인에 흐르는 피크 전류가 급격히 증가되는 것을 방지하거나 비트 라인에 흐르는 피크 전류가 감소됨으로써, 프로그램 동작이 완료되는 시간이 감소하는 효과가 있다. 이에 대한 구체적인 설명은 도 9를 참조하여 후술한다.

기준 전압(VREF)은 메모리 장치(100)의 내부 온도나 스큐(skew) 등에 따라 페이지 버퍼 센싱 트랜지스터(미도시)의 문턱 전압에 대응될 수 있다.

일 실시 예에서, 기준 전압(VREF)은 비트 라인 전압과 페이지 버퍼 센싱 트랜지스터의 문턱 전압의 합일 수 있다. 예를 들면, 비트 라인 전압이 0.35 V이고 페이지 버퍼 센싱 트랜지스터의 문턱 전압이 0.8 V인 경우, 기준 전압(VREF)은 1.15 V일 수 있다. 하지만, 이에 한정되는 것은 아니다.

T0 시점부터 T1 시점까지 해당되는 구간의 길이, 즉 기준 전압(VREF)의 전압 레벨을 갖는 펄스 신호가 제공되는 구간의 길이는 페이지 버퍼(102)에 포함된 페이지 버퍼 센싱 트랜지스터의 특성에 따라 다를 수 있다.

T1 시점에서, 제어 로직(130)은 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인(Unselected WL)에 접지 전압(GND)을 제공하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 선택된 워드 라인(Selected WL)의 전압 레벨 및 비선택된 워드 라인(Unselected WL)의 전압 레벨이 하강할 수 있다.

T1 시점에서, 페이지 버퍼 제어부(101)는 램프 신호를 페이지 버퍼 센싱 신호(PBSENSE)로 출력할 수 있다. 램프 신호의 기울기는 다양한 값을 가질 수 있다. 램프 신호의 기울기가 가파를수록, 즉 램프 신호의 기울기가 클수록 비트 라인이 프리차지되는데 필요한 시간(또는 비트 라인이 셋업되는데 필요한 시간)이 줄어들 수 있다.

일 실시 예에서, 램프 신호의 기울기가 상대적으로 작은 경우, 램프 신호인 페이지 버퍼 센싱 신호(PBSENSE)가 T2 시점에서 목표 전압인 턴 온 전압(Vpbs)의 전압 레벨에 도달하지 못할 수 있다. 이 경우, 도 5에 도시된 바와 같이, 페이지 버퍼 센싱 신호(PBSENSE)가 턴 온 전압(Vpbs)의 전압 레벨에 도달하도록, 페이지 버퍼 제어부(101)는 턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호(PBSENSE)로 페이지 버퍼(102)에 제공할 수 있다. 페이지 버퍼 센싱 신호(PBSENSE)가 턴 온 전압(Vpbs)의 전압 레벨에 도달하도록 펄스 신호가 제공되는 것은 완전 충전(fully charge)으로 정의될 수 있다.

일 실시 예에서, 램프 신호의 기울기가 상대적으로 큰 경우, 램프 신호인 페이지 버퍼 센싱 신호(PBSENSE)는 T2 시점에서 턴 온 전압(Vpbs)의 전압 레벨에 도달할 수 있다. 이 경우, 페이지 버퍼 제어부(101)는 턴 온 전압(Vpbs)의 전압 레벨을 유지하는 페이지 버퍼 센싱 신호(PBSENSE)를 페이지 버퍼(102)에 제공할 수 있다.

턴 온 전압(Vpbs)은 고전압(high voltage)으로서, 페이지 버퍼(102)에 포함된 페이지 버퍼 센싱 트랜지스터가 턴 온될 수 있을 정도로 충분히 큰 전압일 수 있다. 턴 온 전압(Vpbs)에 의하면, 비트 라인이 상대적으로 덜 프리차지되는 현상을 방지함으로써 프로그램의 신뢰성을 향상시키고 프로그램 동작의 속도를 개선하는 효과가 있다.

T3 시점에서, 페이지 버퍼(102)는 턴 온 전압(Vpbs)의 전압 레벨을 갖는 페이지 버퍼 센싱 신호(PBSENSE)에 응답하여 프로그램 허용 전압 또는 프로그램 금지 전압을 비트 라인들에 제공할 수 있다.

램프 신호가 제공되는 기간 및 턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호가 제공되는 기간 동안, 선택된 워드 라인(Selected WL)과 비선택된 워드 라인(Unselected WL)에 접지 전압이 제공될 수 있다. 도 5를 참조하여 예를 들면, 램프 신호가 제공되는 기간은 T1 시점부터 T2 시점까지에 해당되는 기간이고, 턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호가 제공되는 기간은 T2 시점부터 T3 시점까지에 해당되는 기간일 수 있다. T1 시점부터 T3 시점까지 선택된 워드 라인(Selected WL)과 비선택된 워드 라인(Unselected WL)에 접지 전압이 제공될 수 있다.

T3 시점에서, 프리차지 구간(Precharge)이 종료될 수 있다. 접지 전압(GND)의 전압 레벨을 갖는 페이지 버퍼 센싱 신호(PBSENSE)가 페이지 버퍼(102)에 제공될 수 있다.

T4 시점에서, 제어 로직(130)은 워드 라인들(Selected WL, Unselected WL)에 패스 전압(Vpass)을 제공하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다.

T5 시점에서, 제어 로직(130)은 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)을 제공하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 선택된 워드 라인(Selected WL)의 전압 레벨이 상승할 수 있다.

T6 시점에서, 선택된 워드 라인(Selected WL)의 전압 레벨이 패스 전압(Vpass)의 전압 레벨에서 프로그램 전압(Vpgm)의 전압 레벨로 증가할 수 있다.

T4 시점부터 T7 시점까지에 해당되는 기간 동안, 비선택된 워드 라인(Unselected WL)의 전압이 패스 전압(Vpass)으로 유지될 수 있다.

T7 시점에서, 프로그램 구간(Program)이 종료될 수 있다. 제어 로직(130)은 워드 라인들(Selected WL, Unselected WL)을 디스차지하도록 전압 생성부(121)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 워드 라인들(Selected WL, Unselected WL)에 접지 전압(GND)을 인가하도록 전압 생성부(121)를 제어할 수 있다.

T8 시점에서, 디스차지 구간(Discharge)이 종료될 수 있다.

T9 시점에서, 제어 로직(130)은 선택된 워드 라인(Selected WL)에 검증 전압(Vvfy)을 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다. 그리고, 제어 로직(130)은 비선택된 워드 라인(Unselected WL)에 검증 패스 전압(Vpass)을 인가하도록 전압 생성부(121) 및 로우 디코더(122)를 제어할 수 있다.

검증 전압(Vvfy)은 선택된 메모리 셀들 각각의 프로그램 상태를 판단하기 위한 전압일 수 있다. 검증 패스 전압(Vpass)은 비선택된 워드라인(Unselected WL)에 연결된 메모리 셀들이 비트 라인의 전압에 영향을 미치지 않도록 메모리 셀들을 온 셀로 만드는 전압일 수 있다.

T10 시점에서, 제어 로직(130)은 워드 라인들(Selected WL, Unselected WL)을 디스차지하도록 전압 생성부(121)를 제어할 수 있다.

T11 시점에서, 검증 단계(VFY Step)가 종료될 수 있다.

도 6은 본 발명의 일 실시 예에 따른 프로그램 전압과 검증 전압을 설명하기 위한 도면이다.

도 6에 도시된 실시 예를 설명함에 있어서, 선택된 메모리 셀들은 TLC인 것으로 가정한다.

도 5 및 도 6을 참조하면, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 각 프로그램 루프의 값은 루프 카운트일 수 있다. 예를 들면, 제1 프로그램 루프의 값은 1일 수 있고, 제2 프로그램 루프의 값은 2일 수 있고, 제3 프로그램 루프의 값은 3일 수 있다.

각 프로그램 루프는 프로그램 전압 인가 단계(PGM Step)와 검증 단계(VFY Step)를 포함할 수 있다. 예를 들면, 제1 프로그램 루프는 제1 프로그램 전압(Vpgm1)을 인가하는 제1 프로그램 전압 인가 단계와 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 순차적으로 인가하는 제1 검증 단계를 포함할 수 있다. 예를 들면, 제2 프로그램 루프는 제2 프로그램 전압(Vpgm2)을 인가하는 제2 프로그램 전압 인가 단계와 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 순차적으로 인가하는 제2 검증 단계를 포함할 수 있다. 예를 들면, 제Max-1 프로그램 루프는 제L-1 프로그램 전압(VpgmL-1)을 인가하는 제L-1 프로그램 전압 인가 단계와 제5 내지 제7 검증 전압들(Vvfy5~Vvfy7)을 순차적으로 인가하는 제L-1 검증 단계를 포함할 수 있다. L은 자연수일 수 있다.

프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그램(incremental step pulse program; ISPP) 방식에 따라 제공될 수 있다. 프로그램 전압(Vpgm)은, 프로그램 루프가 반복될 때마다 미리 정해진 스텝 프로그램 전압(ΔV)만큼 증가할 수 있다. 즉, 프로그램 전압(Vpgm)은 제1 프로그램 전압(Vpgm1)에서부터 제L 프로그램 전압(VpgmL)까지 순차적으로 증가할 수 있다.

복수의 프로그램 상태들의 개수에 따라 검증 전압들의 개수가 결정될 수 있다. 도 6을 참조하여 예를 들면, 메모리 셀이 TLC인 경우, 복수의 프로그램 상태들의 개수는 7개이므로, 검증 전압들(Vvfy1~Vvfy7)의 개수는 7개일 수 있다. 하지만, 이에 한정되는 것은 아니다.

프로그램 전압들(Vpgm1~VpgmL)들과 검증 전압들(Vvfy1~Vvfy7)은, 최대 프로그램 루프(MAX)가 진행될 때까지, 반복될 수 있다.

특정 프로그램 루프에 포함된 검증 단계에서 어떤 프로그램 상태들을 검증할 것인지, 다시 말해 어떤 검증 전압들을 인가할 것인지 여부는 출하 전에 소거 및 프로그램 횟수를 고려한 실험, 설계 등에 의해 미리 결정될 수 있다. 여기서, 소거 및 프로그램 횟수가 증가할수록, 선택된 메모리 셀들이 프로그램되는 속도가 증가할 수 있다. 따라서, 소거 및 프로그램 횟수가 증가함에 따른 메모리 셀들의 특성을 고려하여, 특정 프로그램 루프에서 어떤 검증 전압을 인가할 것인지 여부가 설정될 수 있다.

도 6을 참조하여 예를 들면, 제1 프로그램 루프부터 제3 프로그램 루프까지, 각 프로그램 루프마다 제1 내지 제3 프로그램 상태들에 대한 검증을 수행할 수 있다. 즉, 제1 프로그램 루프부터 제3 프로그램 루프까지, 각 프로그램 루프마다 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)이 선택 워드 라인에 인가될 수 있다.

도 7은 본 발명의 일 실시 예에 따른 소거 상태와 복수의 프로그램 상태들을 설명하기 위한 도면이다.

메모리 셀이 복수의 프로그램 상태들 및 소거 상태 중에서 어떤 목표 상태로 프로그램 될지는 해당 메모리 셀에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀이 SLC인 경우, 목표 상태는 소거 상태(E) 또는 제1 프로그램 상태(PV1) 중 어느 하나일 수 있다. 메모리 셀이 MLC인 경우, 목표 상태는 소거 상태(E) 또는 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나일 수 있다. 메모리 셀이 TLC인 경우, 목표 상태는 소거 상태(E) 또는 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나일 수 있다. 하지만, 이에 한정되는 것은 아니다.

복수의 프로그램 상태들의 개수는 메모리 셀에 저장된 데이터의 비트 수에 따라 결정될 수 있다. 메모리 셀이 SLC인 경우, 메모리 셀은 소거 상태(E) 또는 제1 프로그램 상태(PV1)일 수 있으므로, 프로그램 상태의 개수는 1개이다. 메모리 셀이 MLC인 경우, 메모리 셀은 소거 상태(E) 또는 제1 내지 제3 프로그램 상태들(PV1~PV3) 중 어느 하나의 상태일 수 있으므로, 프로그램 상태들의 개수는 3개이다. 마찬가지로, 메모리 셀이 TLC인 경우, 프로그램 상태들의 개수는 7개일 수 있다. 즉, 비트 수가 a(a는 자연수)일 때, 복수의 프로그램 상태들의 개수는 p개일 수 있다. 여기서, p는 2^a -1일 수 있다.

도 7을 참조하면, 메모리 셀들은 소거 상태 또는 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태에 대응되는 문턱 전압 분포에 속하는 문턱 전압을 가질 수 있다.

예를 들면, 프로그램 동작이 수행되기 전, 메모리 셀들은 소거 상태(E)일 수 있다. 실시 예에서, 제1 프로그램 상태(PV1)는 소거 동작이 수행된 뒤의 메모리 셀들의 상태일 수 있다.

프로그램 전압(Vpgm)은 프로그램 루프가 반복될 때마다 미리 정해진 스텝 프로그램 전압(ΔV)만큼 증가될 수 있다. 메모리 셀들의 문턱 전압은 프로그램 전압(Vpgm)에 따라 증가하며, 메모리 셀들의 문턱 전압 분포도 프로그램 동작이 진행됨에 따라 변경될 수 있다. 구체적으로, 소거 동작이 수행된 뒤의 메모리 셀들의 문턱 전압 분포는, 문턱 전압이 증가하는 방향으로 변경(또는 이동)될 수 있다.

프로그램 동작이 진행됨에 따라(또는 프로그램 루프가 반복됨에 따라), 제1 프로그램 상태(PV1)에서부터 제7 프로그램 상태(PV7)까지 순차적으로 제1 내지 제7 프로그램 상태들(PV1~PV7) 각각에 대한 검증 단계가 수행될 수 있다.

제1 프로그램 상태(PV1)에 대한 검증은, 선택된 메모리 셀들의 문턱 전압들이 제1 프로그램 상태(PV1)에 대응되는 문턱 전압, 즉 제1 검증 전압(Vvfy1)에 도달하였는지 판단하는 동작일 수 있다. 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀들 중 제1 검증 전압(Vvfy1)보다 높은 문턱 전압을 갖는 메모리 셀들은 오프 상태(또는 오프 셀(off-cell))일 수 있다. 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀들 중 제1 검증 전압(Vvfy1)보다 낮거나 같은 메모리 셀들은 온 상태(또는 온 셀(on-cell))일 수 있다.

제2 내지 제7 프로그램 상태(PV2~PV7) 각각에 대한 검증은, 제2 내지 제7 프로그램 상태(PV2~PV7) 각각에 대응되는 문턱 전압, 즉 제2 내지 제7 검증 전압(Vvfy2~Vvfy7)에 각각 도달하였는지 판단하는 동작일 수 있다.

도 8은 비트 라인에 흐르는 피크 전류를 프로그램 동작의 진행 정도에 따라 예시적으로 나타낸 그래프이다.

도 3 및 도 8을 참조하면, 도 3을 참조하여 전술한 바와 같이, 프로그램 동작 시, 복수의 비트 라인들(BL1~BLn)에 비트 라인 전압이 인가되면, 복수의 비트 라인들(BL1~BLn) 간에 기생 커패시터가 발생할 수 있다. 기생 커패시터에 의해 복수의 비트 라인들(BL1~BLn) 각각에 피크 전류(Peak Current)가 발생할 수 있다.

피크 전류(Peak Current)의 크기는 프로그램 동작의 진행 정도에 따라 달라질 수 있다. 프로그램 동작의 진행 정도는, 예를 들면, 프로그램 초기(PGM Initial Period), 프로그램 중기(PGM Middle Period) 및 프로그램 말기(PGM Last Period)로 구분될 수 있다. 하지만, 이에 한정되는 것은 아니며, 프로그램 동작의 진행 정도는 프로그램 초기(PGM Initial Period), 프로그램 중기(PGM Middle Period) 및 프로그램 말기(PGM Last Period)보다 더 세부적으로 구분될 수도 있다.

예를 들면, 프로그램 초기(PGM Initial Period)에서 프로그램 중기(PGM Middle Period)로 갈수록, 피크 전류(Peak Current)의 크기가 증가할 수 있다. 그리고, 프로그램 중기(PGM Middle Period)에서 프로그램 말기(PGM Last Period)로 갈수록, 피크 전류(Peak Current)의 크기가 감소할 수 있다.

일 실시 예에서, 프로그램 동작의 진행 정도는 프로그램 루프의 루프 카운트가 반복되는 정도일 수 있다. 예를 들면, 프로그램 초기(PGM Initial Period)는, 프로그램 루프의 루프 카운트가 제1 기준 카운트보다 작을 때 해당되는 기간이고, 프로그램 중기(PGM Middle Period) 프로그램 루프의 루프 카운트가 제1 기준 카운트보다 크거나 같고 제2 기준 카운트보다 작을 때 해당되는 기간이며, 프로그램 말기(PGM Last Period)는 프로그램 루프의 루프 카운트가 제2 기준 카운트보다 크거나 같을 때 해당되는 기간일 수 있다. 제2 기준 카운트는 제1 기준 카운트보다 클 수 있다.

피크 전류(Peak Current)의 크기가 프로그램 동작의 진행 정도에 따라 달라지는 이유는, 복수의 비트 라인들(BL1~BLn) 중 프로그램 허용 전압이 인가되는 비트 라인들의 개수와 프로그램 금지 전압이 인가되는 비트 라인들의 개수가 달라지기 때문이다.

구체적으로, 선택된 메모리 셀들이 TLC인 것으로 가정하면, 목표 상태는 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(PV1~PV7)로 8개이다. 프로그램 초기(PGM Initial Period)에서, 프로그램 허용 전압이 복수의 비트 라인들(BL1~BLn)에 인가될 확률은 프로그램 금지 전압이 복수의 비트 라인들(BL1~BLn)에 인가될 확률보다 더 높을 수 있다. 예를 들면, 프로그램 동작이 개시될 때, 선택된 메모리 셀들이 7/8 확률로 프로그램될 수 있다. 따라서, 복수의 비트 라인들(BL1~BLn)에 7/8 확률로 프로그램 허용 전압이 인가되고 1/8 확률로 프로그램 금지 전압이 인가될 수 있다. 이 경우, 복수의 비트 라인들(BL1~BLn) 중 프로그램 허용 전압이 인가되는 비트 라인들의 개수가 상대적으로 많을 수 있다. 이 경우, 복수의 비트 라인들(BL1~BLn) 간의 전압 차이는 대부분 복수의 비트 라인들(BL1~BLn) 간의 프로그램 허용 전압 간의 차이일 수 있고, 프로그램 허용 전압 간의 차이는 0에 근접할 수 있다. 따라서, 복수의 비트 라인들(BL1~BLn) 간에 기생 커패시터가 거의 발생하지 않게 되고, 피크 전류(Peak Current)의 크기가 상대적으로 낮을 수 있다.

프로그램 중기(PGM Middle Period)에서, 선택된 메모리 셀들 중 목표 상태로 프로그램된 메모리 셀들이 프로그램 초기(PGM Initial Period) 때보다 더 많이 존재할 수 있다. 이 경우, 프로그램된 메모리 셀들에 연결된 비트 라인에 프로그램 금지 전압이 인가되므로, 프로그램 허용 전압이 복수의 비트 라인들(BL1~BLn)에 인가될 확률과 프로그램 금지 전압이 복수의 비트 라인들(BL1~BLn)에 인가될 확률의 차이가 점점 감소될 수 있다. 복수의 비트 라인들(BL1~BLn) 중 프로그램 허용 전압이 인가되는 비트 라인들의 개수와 프로그램 금지 전압이 인가되는 비트 라인들의 개수가 거의 동일할 수 있다. 따라서, 복수의 비트 라인들(BL1~BLn) 간에 인가되는 프로그램 허용 전압과 프로그램 금지 전압의 차이에 의해 기생 커패시터가 발생할 수 있고, 피크 전류(Peak Current)의 크기가 상대적으로 높을 수 있다.

프로그램 말기(PGM Last Period)에서, 선택된 메모리 셀들 중 목표 상태로 프로그램된 메모리 셀들이 프로그램 중기(PGM Middle Period) 때보다 더 많이 존재할 수 있다. 이 경우, 프로그램 허용 전압이 복수의 비트 라인들(BL1~BLn)에 인가될 확률이 프로그램 금지 전압이 복수의 비트 라인들(BL1~BLn)에 인가될 확률보다 더 낮을 수 있다. 복수의 비트 라인들(BL1~BLn) 중 프로그램 허용 전압이 인가되는 비트 라인들의 개수는 프로그램 금지 전압이 인가되는 비트 라인들의 개수보다 적을 수 있다. 이 경우, 복수의 비트 라인들(BL1~BLn) 간의 전압 차이는 대부분 복수의 비트 라인들(BL1~BLn) 간의 프로그램 금지 전압 간의 차이일 수 있고, 프로그램 금지 전압 간의 차이는 0에 근접할 수 있다. 따라서, 복수의 비트 라인들(BL1~BLn) 간에 기생 커패시터가 거의 발생하지 않게 되고, 피크 전류(Peak Current)의 크기가 상대적으로 높을 수 있다.

피크 전류(Peak Current)는 선택된 메모리 셀들이 목표 전압으로 프로그램되는 것을 저해하는 전류일 수 있다. 그리고, 비트 라인에 흐르는 피크 전류(Peak Current)는 시간에 대비하여 유입 전하량이 급격히 증가하는 전류이므로, 비트 라인을 손상시킬 수 있는 전류이다.

일반적으로 피크 전류(Peak Current)를 감소시키면, 비트 라인이 프리차지되는데 필요한 시간이 증가하게 되므로, 프로그램 동작이 완료되는 시간이 증가함에 따른 저장 장치의 성능이 저하될 수 있다. 따라서, 이하에서는 프로그램 동작이 완료되는 시간이 증가하는 것을 방지하면서도 피크 전류가 감소시키는 페이지 버퍼 제어부의 실시 예들을 설명한다.

도 9는 본 발명의 일 실시 예에 따른 페이지 버퍼 제어부와 페이지 버퍼를 나타낸 회로도이다.

도 9에 도시된 페이지 버퍼(910)는 도 1에 도시된 페이지 버퍼(102)일 수 있다. 또는, 도 9에 도시된 페이지 버퍼(910)는 도 2에 도시된 제1 내지 제n 페이지 버퍼들(PB1~PBn)들 중 어느 하나의 페이지 버퍼일 수 있다. 이하에서는 설명의 편의상 도 9에 도시된 페이지 버퍼(910)는 도 2에 도시된 제1 페이지 버퍼(PB1)인 것으로 가정하지만, 도 9를 참조하여 설명하는 실시 예는 제2 내지 제n 페이지 버퍼들(PB2~PBn)에 대해서도 적용될 수 있다.

도 2, 도 5 및 도 9를 참조하면, 페이지 버퍼(910)는 제어 로직(130)으로부터 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 동작할 수 있다. 페이지 버퍼 제어 신호(PBSIGNALS)는, 예를 들면, 페이지 버퍼 센싱 신호(PB_SENSE), 전류 센싱 신호(SA_CSOC), 센스 앰프 프리차지 신호(SA_PRECH_N), 센싱 노드 프리차지 신호(PRECHSO_N), 센스 앰프 센싱 신호(SA_SENSE) 및 센스 앰프 디스차지 신호(SA_DISCH)를 포함할 수 있다. 일 실시 예에서, 페이지 버퍼 센싱 신호(PB_SENSE)와 전류 센싱 신호(SA_CSOC)는 페이지 버퍼 제어부(920)에 의해 제공되는 신호들일 수 있다.

일 실시 예에서, 페이지 버퍼(910)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 제1 비트 라인(BL1)에 비트 라인 전압을 제공할 수 있다. 비트 라인 전압은 프로그램 허용 전압에 해당되는 접지 전압 또는 프로그램 금지 전압에 해당되는 전원 전압(VCORE)일 수 있다.

페이지 버퍼(910)는 제1 비트 라인(BL1)을 통해 메모리 셀과 연결되고, 제1 내지 제5 NMOS 트랜지스터들(N1~N5) 및 제1 내지 제3 PMOS 트랜지스터들(P1~P3)을 통해 전원 전압(VCORE)으로부터 공급된 전하(charge)를 제1 비트 라인(BL1)에 충전(charging)하는 비트 라인 프리차지 동작을 수행할 수 있다. 또한, 페이지 버퍼(910)는 제1 NMOS 트랜지스터(N1), 제4 NMOS 트랜지스터(N4) 및 제5 NMOS 트랜지스터(N5)를 통해 비트 라인(BL1)에 충전(charging)된 전하를 접지 전압으로 디스차지(discharge) 할 수 있다.

제1 NMOS 트랜지스터(N1)는 제1 비트 라인(BL1)과 공통 노드(CSO) 사이에 연결될 수 있다. 제1 NMOS 트랜지스터(N1)는 페이지 버퍼 센싱 신호(PB_SENSE)에 의해 제어될 수 있다. 제1 NMOS 트랜지스터(N1)의 게이트 전극에는 페이지 버퍼 센싱 신호(PB_SENSE)가 인가될 수 있다. 제1 NMOS 트랜지스터(N1)는 페이지 버퍼 센싱 트랜지스터일 수 있다.

제2 NMOS 트랜지스터(N2)는 공통 노드(CSO)와 센스 앰프 노드(SAN) 사이에 연결될 수 있다. 제2 NMOS 트랜지스터(N2)는 전류 센싱 신호(SA_CSOC)에 의해 제어될 수 있다. 제2 NMOS 트랜지스터(N2)의 게이트 전극에는 전류 센싱 신호(SA_CSOC)가 인가될 수 있다.

제3 NMOS 트랜지스터(N3)는 센싱 노드(SO)와 공통 노드(CSO) 사이에 연결될 수 있다. 제3 NMOS 트랜지스터(N3)는 센스 앰프 센싱 신호(SA_SENSE)에 의해 제어될 수 있다. 제3 NMOS 트랜지스터(N3)의 게이트 전극에는 센스 앰프 센싱 신호(SA_SENSE)가 인가될 수 있다.

제4 NMOS 트랜지스터(N4)는 센스 앰프 디스차지 신호(SA_DISCH)에 의해 제어될 수 있다. 제4 NMOS 트랜지스터(N4)의 게이트 전극에는 센스 앰프 디스차지 신호(SA_DISCH)가 인가될 수 있다.

제5 NMOS 트랜지스터(N5)는 센싱 래치 회로(LATS)의 노드(QS) 전압에 의해 제어될 수 있다. 제5 NMOS 트랜지스터(N5)의 게이트 전극에는 센싱 래치 회로(LATS)의 노드(QS) 전압이 인가될 수 있다.

제4 및 제5 트랜지스터들(N4, N5)은 공통 노드(CSO)와 접지 전압 사이에 직렬로 연결될 수 있다.

제1 PMOS 트랜지스터(P1)는 전원 전압(VCORE)과 센스 앰프 노드(SAN) 사이에 연결될 수 있다. 제1 PMOS 트랜지스터(P1)는 센싱 래치 회로(LATS)의 노드(QS) 전압에 의해 제어될 수 있다. 제1 PMOS 트랜지스터(P1)의 게이트 전극에는 센싱 래치 회로(LATS)의 노드(QS) 전압이 인가될 수 있다.

제2 PMOS 트랜지스터(P2)는 센스 앰프 노드(SAN)와 센싱 노드(SO) 사이에 연결될 수 있다. 제2 PMOS 트랜지스터(P2)는 센스 앰프 프리차지 신호(SA_PRECH_N)에 의해 제어될 수 있다. 제2 PMOS 트랜지스터(P2)의 게이트 전극에는 센스 앰프 프리차지 신호(SA_PRECH_N)가 인가될 수 있다.

제3 PMOS 트랜지스터(P3)는 전원 전압(VCORE)과 센싱 노드(SO) 사이에 연결될 수 있다. 제3 PMOS 트랜지스터(P3)는 센싱 노드 프리차지 신호(PRECHSO_N)에 의해 제어될 수 있다. 제3 PMOS 트랜지스터(P3)의 게이트 전극에는 센싱 노드 프리차지 신호(PRECHSO_N)가 인가될 수 있다.

센싱 래치 회로(LATS)는 노드(QS)와 연결된 두 개의 인버터들(미도시)로 구성되는 래치 및 노드(QS)의 전압을 제어하는 리셋 트랜지스터(미도시)와 세트 트랜지스터(미도시)를 포함할 수 있다. 센싱 래치 회로(LATS)의 구조는 널리 알려져 있으므로, 도 9에서는 그 구체적인 구성을 생략하기로 한다.

도 9에 도시된 페이지 버퍼 제어부(920)는 도 1 및 도 2에 도시된 페이지 버퍼 제어부(101)일 수 있다.

본 발명의 일 실시 예에 따른 페이지 버퍼 제어부(920)는 제1 신호 제공부(921), 제2 신호 제공부(922) 및 제3 신호 제공부(923)을 포함할 수 있다.

제1 신호 제공부(921)는 프리차지 구간 중 제1 기간 동안, 전압 생성부(121)가 생성한 펄스 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로 제공할 수 있다. 전압 생성부(121)가 생성한 펄스 신호는 기준 전압(VREF)일 수 있다. 기준 전압(VREF)의 전압 레벨은 접지 전압의 전압 레벨(예를 들어, 0V)보다 높을 수 있다. 예를 들면, 기준 전압(VREF)은 비트 라인 전압과 제1 NMOS 트랜지스터(N1)의 문턱 전압의 합일 수 있다. 하지만, 이에 한정되는 것은 아니다.

일 실시 예에서, 제1 신호 제공부(921)는 제1 내지 제5 전압 출력부들(AMP1~AMP5) 및 전류 미러부를 포함할 수 있다.

제1 전압 출력부(AMP1)는 전압 생성부(121)가 생성한 기준 전압(VREF)을 전류 미러부에 출력할 수 있다. 제1 전압 출력부(AMP1)의 제1 입력 단자, 예를 들어 반전 단자에 기준 전압(VREF)이 인가될 수 있다. 제1 전압 출력부(AMP1)의 제2 입력 단자, 예를 들어 비반전 단자는 전류 미러부와 연결될 수 있다. 제1 전압 출력부(AMP1)는, 예를 들어 완충 증폭기(buffer amplifier)일 수 있다.

전류 미러부는 기준 전압(VREF)과 미러 전압(VMV)을 기초로 전류 센싱 신호(SA_CSOC)를 생성하고, 전류 센싱 신호(SA_CSOC)를 제2 전압 출력부(AMP2)에 제공할 수 있다. 또한, 전류 미러부는 기준 전압(VREF)과 미러 전압(VMV)을 기초로 페이지 버퍼 센싱 신호(PB_SENSE)를 생성하고, 페이지 버퍼 센싱 신호(PB_SENSE)를 제4 전압 출력부(AMP4)에 제공할 수 있다.

일 실시 예에서, 전류 미러부는 제4 내지 제7 PMOS 트랜지스터들(P4~P7), 제6 및 제7 NMOS 트랜지스터들(N6, N7) 및 제1 내지 제4 저항들(R1~R4)을 포함할 수 있다.

제4 및 제5 PMOS 트랜지스터들(P4, P5)은 미러 전압(VMV)과 제1 저항(R1) 사이에 직렬로 연결될 수 있다. 제4 PMOS 트랜지스터(P4)의 게이트 전극은 제1 저항(R1)의 일 단에 연결될 수 있다. 제5 PMOS 트랜지스터(P5)의 게이트 전극은 제1 저항(R1)의 타 단에 연결될 수 있다.

제1 저항(R1)은 제5 PMOS 트랜지스터(P5)와 제6 NMOS 트랜지스터(N6) 사이에 연결될 수 있다.

제6 NMOS 트랜지스터(N6)는 제1 저항(R1)과 제2 저항(R2) 사이에 연결될 수 있다. 제6 NMOS 트랜지스터(N6)의 게이트 전극에는 제1 전압 출력부(AMP1)의 출력단이 연결될 수 있다. 제6 NMOS 트랜지스터(N6)의 일 전극은 제2 저항(R2)의 일 단 및 제1 전압 출력부(AMP1)의 제2 입력 단자와 연결될 수 있다.

제2 저항(R2)은 제6 NMOS 트랜지스터(N6)와 접지 전압 사이에 연결될 수 있다.

제6 및 제7 PMOS 트랜지스터들(P6, P7)은 미러 전압(VMV)과 제3 저항(R3) 사이에 직렬로 연결될 수 있다. 제6 PMOS 트랜지스터(P6)의 게이트 전극은 제1 저항(R1)의 일 단에 연결될 수 있다. 제7 PMOS 트랜지스터(P7)의 게이트 전극은 제1 저항(R1)의 타 단에 연결될 수 있다.

제3 저항(R3)은 제7 PMOS 트랜지스터(P7)와 제7 NMOS 트랜지스터(N7) 사이에 연결될 수 있다.

제7 PMOS 트랜지스터(P7)의 일 전극과 제3 저항(R3)의 일 단이 연결되는 노드에서 전류 센싱 신호(SA_CSOC)가 발생할 수 있다.

제7 NMOS 트랜지스터(N7)는 제3 저항(R3)과 제4 저항(R4) 사이에 연결될 수 있다. 제7 NMOS 트랜지스터(N7)의 게이트 전극에는 제3 저항(R3)의 타 단과 연결될 수 있다.

제7 NMOS 트랜지스터(N7)의 일 전극과 제3 저항(R3)의 타 단이 연결되는 노드에서 페이지 버퍼 센싱 신호(PB_SENSE)가 발생할 수 있다.

제4 저항(R4)은 제7 NMOS 트랜지스터(N7)와 접지 전압 사이에 연결될 수 있다.

제2 내지 제5 전압 출력부들(AMP2~AMP5)은, 예를 들어 완충 증폭기(buffer amplifier)일 수 있다.

제2 전압 출력부(AMP2)는 전류 미러부가 생성한 전류 센싱 신호(SA_CSOC)를 출력할 수 있다.

제3 전압 출력부(AMP3)는 제2 전압 출력부(AMP2)가 출력한 전류 센싱 신호(SA_CSOC)를 페이지 버퍼(910)에 포함된 제2 NMOS 트랜지스터(N2)의 게이트 전극에 출력할 수 있다.

도 9에 도시된 실시 예에서, 제1 신호 제공부(921)가 제2 전압 출력부(AMP2)와 제3 전압 출력부(AMP3)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 도 9에 도시된 제2 전압 출력부(AMP2)와 제3 전압 출력부(AMP3)는 하나의 완충 증폭기로도 구현될 수 있다. 즉, 제1 신호 제공부(921)가 제2 전압 출력부(AMP2) 및 제3 전압 출력부(AMP3) 중 어느 하나만을 포함할 수도 있다. 다른 예를 들면, 제1 신호 제공부(921)는 센싱 신호(SA_CSOC) 출력하는 3개 이상의 완충 증폭기들을 포함할 수도 있다.

제4 전압 출력부(AMP4)는 전류 미러부가 생성한 페이지 버퍼 센싱 신호(PB_SENSE)를 출력할 수 있다.

제5 전압 출력부(AMP5)는 제4 전압 출력부(AMP4)가 출력한 페이지 버퍼 센싱 신호(PB_SENSE)를 페이지 버퍼(910)에 포함된 제1 NMOS 트랜지스터(N1)의 게이트 전극에 출력할 수 있다.

도 9에 도시된 실시 예에서, 제1 신호 제공부(921)가 제4 전압 출력부(AMP4)와 제5 전압 출력부(AMP5)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 도 9에 도시된 제4 전압 출력부(AMP4)와 제5 전압 출력부(AMP5)는 하나의 완충 증폭기로도 구현될 수 있다. 즉, 제1 신호 제공부(921)가 제4 전압 출력부(AMP4) 및 제5 전압 출력부(AMP5) 중 어느 하나만을 포함할 수도 있다. 다른 예를 들면, 제1 신호 제공부(921)는 페이지 버퍼 센싱 신호(PB_SENSE)를 출력하는 3개 이상의 완충 증폭기들을 포함할 수도 있다.

제2 신호 제공부(922)는 제1 기간 이후에 프로그램 동작의 진행 정도에 따라 결정된 증가량을 기초로 증가되는 페이지 버퍼 센싱 신호(PB_SENSE)를 출력할 수 있다.

구체적으로 예를 들면, 제2 신호 제공부(922)는 제1 기간 이후, 미리 설정된 복수의 기울기들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로 제공할 수 있다.

구체적으로 다른 예를 들면, 제2 신호 제공부(922)는 제1 기간 이후, 미리 설정된 복수의 스텝 전압들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 스텝 전압에 따라 제1 전압 레벨에서 제2 전압 레벨로 단계적으로 증가하는 스텝 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로 제공할 수 있다.

제1 전압 레벨은 예를 들어, 기준 전압(VREF)의 전압 레벨일 수 있다. 기준 전압(VREF)의 전압 레벨은 접지 전압의 전압 레벨(예를 들어, 0V)보다 높을 수 있다. 예를 들면, 기준 전압(VREF)은 비트 라인 전압과 제1 NMOS 트랜지스터(N1)의 문턱 전압의 합일 수 있다. 하지만, 이에 한정되는 것은 아니다.

일 실시 예에서, 제2 신호 제공부(922)는 복수의 스위치들(SW1~SW3), 제8 내지 제13 PMOS 트랜지스터들(P8~P13), 커패시터(CAP), 제8 NMOS 트랜지스터(N8) 및 제6 전압 출력부(AMP6)를 포함할 수 있다.

복수의 스위치들(SW1~SW3)은 페이지 버퍼 펌프 전압(PBPMP)을 제공받을 수 있다. 페이지 버퍼 펌프 전압(PBPMP)는 전압 생성부(121)에 의해 생성될 수 있다. 복수의 스위치들(SW1~SW3)은 페이지 버퍼 펌프 전압(PBPMP)와 제8 내지 제13 PMOS 트랜지스터들(P8~P13) 사이에 연결될 수 있다. 복수의 스위치들(SW1~SW3)이 턴 온되면, 페이지 버퍼 펌프 전압(PBPMP)이 제8 내지 제13 PMOS 트랜지스터들(P8~P13)로 제공될 수 있다.

일 실시 예에서, 복수의 스위치들(SW1~SW3) 중 턴 온되는 스위치들의 개수에 따라 바이어스 전류(Ibias)의 크기가 달라질 수 있다. 예를 들면, 바이어스 전류(Ibias)의 크기가 달라질 수 있다. 복수의 스위치들(SW1~SW3) 중 턴 온되는 스위치들의 개수에 따라 램프 신호의 기울기가 달라질 수 있다. 즉, 복수의 스위치들(SW1~SW3) 중 턴 온되는 스위치들의 개수가 많을수록, 램프 신호의 기울기가 증가할 수 있다.

복수의 스위치들(SW1~SW3)의 개수는 도 9에 도시된 바와 같이 3개일 수 있으나, 이에 한정되는 것은 아니며, 3개보다 적거나 더 많을 수 있다. 스위치의 개수가 많을수록, 램프 신호의 기울기 또는 스텝 신호의 스텝 전압이 더욱 세밀하게 조절될 수 있다.

제8 내지 제13 PMOS 트랜지스터들(P8~P13)은 복수의 스위치들(SW1~SW3)과 기준 전압(VREF) 사이에 연결될 수 있다. 제8 내지 제13 PMOS 트랜지스터들(P8~P13)은 복수의 스위치들(SW1~SW3)마다 연결될 수 있다. 제8 내지 제13 PMOS 트랜지스터들(P8~P13) 각각은 전압 제어 신호들(Vb1, Vb2)에 의해 제어될 수 있다. 전압 제어 신호들(Vb1, Vb2)은 제어 로직(130)에 의해 제공될 수 있다. 전압 제어 신호들(Vb1, Vb2)은 프로그램 루프의 루프 카운트에 따라 제공될 수 있다.

제8 내지 제13 PMOS 트랜지스터들(P8~P13) 각각이 턴 온되면, 바이어스 전류(Ibias)가 버퍼 펌프 전압(PBPMP)에서 기준 전압(VREF)으로 향하는 방향으로 흐를 수 있다.

일 실시 예에서, 제8 내지 제13 PMOS 트랜지스터들(P8~P13)은 바이어스 전류(Ibias)를 더욱 세밀하게 조절할 수 있다.

커패시터(CAP)는 기준 전압(VREF)과 접지 전압 사이에 연결될 수 있다. 커패시터(CAP)는 바이어스 전류(Ibias)에 따른 커패시터 전압을 충전할 수 있다.

제8 NMOS 트랜지스터(N8)는 기준 전압(VREF)과 접지 전압 사이에 연결될 수 있다. 제8 NMOS 트랜지스터(N8)는 트랜지스터 턴 온 전압(TrON)에 의해 제어될 수 있다.

제6 전압 출력부(AMP6)는 커패시터(CAP)에 의해 충전된 커패시터 전압을 입력받고, 커패시터 전압을 페이지 버퍼 센싱 신호(PB_SENSE)로 제공할 수 있다.

제6 전압 출력부(AMP6)는, 예를 들어 완충 증폭기(buffer amplifier)일 수 있다.

제3 신호 제공부(923)는 턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호(PB_SENSE)로 제공할 수 있다.

일 실시 예에서, 제3 신호 제공부(923)는 제14 PMOS 트랜지스터(P14)를 포함할 수 있다. 제14 PMOS 트랜지스터(P14)는 고전압 제어 신호(Fully_ON)에 의해 제어될 수 있다. 고전압 제어 신호(Fully_ON)는 제어 로직(130)에 의해 제공될 수 있다. 제14 PMOS 트랜지스터(P14)는 고전압 제어 신호(Fully_ON)에 의해 턴 온되어 페이지 버퍼 펌프 전압(PBPMP)을 페이지 버퍼 센싱 신호(PB_SENSE)로 제공할 수 있다.

페이지 버퍼(910)와 페이지 버퍼 제어부(920)는, 도 9에 도시된 바와 같은 회로로 구현될 수 있으나, 이에 한정되는 것은 아니고, 설계 방법에 따라 다양하게 구현될 수도 있다.

도 10은 본 발명의 다른 실시 예에 따른 페이지 버퍼 제어부와 페이지 버퍼를 나타낸 회로도이다.

도 10을 참조하면, 도 10에 도시된 페이지 버퍼(910)는 전술한 바와 동일하므로, 이하에서는 도 10에 도시된 페이지 버퍼(910)에 대한 설명을 생략한다.

도 10에 도시된 페이지 버퍼 제어부(1020)는 도 9에 도시된 페이지 버퍼 제어부(920)와 동일한 기능을 수행할 수 있다.

페이지 버퍼 제어부(1020)는 제1 신호 제공부(1021), 제2 신호 제공부(1022) 및 제3 신호 제공부(1023)를 포함할 수 있다.

제1 신호 제공부(1021)는 도 9에 도시된 제1 신호 제공부(921)와 동일하므로, 그 설명을 생략한다.

제2 신호 제공부(1022)는 도 9에 도시된 제2 신호 제공부(922)와 동일하게 복수의 스위치들(SW1~SW3), 제8 내지 제13 PMOS 트랜지스터들(P8~P13), 커패시터(CAP) 및 제6 전압 출력부(AMP6)를 포함할 수 있다.

제2 신호 제공부(1022)는, 도 9에 도시된 제2 신호 제공부(922)에 포함된 제8 NMOS 트랜지스터(N8) 대신에 제1 가변 저항(VR1) 및 제2 가변 저항(VR2)을 포함할 수 있다.

제1 가변 저항(VR1)과 제2 가변 저항(VR2)은 서로 직렬로 연결될 수 있다.

제1 가변 저항(VR1)의 일 단은 제9, 제11 및 제13 PMOS 트랜지스터들(P9, P11, P13)에 공통적으로 연결될 수 있다. 제1 가변 저항(VR1)의 타 단은 제2 가변 저항(VR2)의 일 단과 연결될 수 있다.

제2 가변 저항(VR2)의 일 단은 제1 가변 저항(VR1)의 타 단과 연결될 수 있다. 제2 가변 저항(VR2)의 일 단과 제1 가변 저항(VR1)의 타 단이 연결된 노드에서 발생한 전압은 제6 전압 출력부(AMP6)에 제공될 수 있다.

제3 신호 제공부(1023)는 도 9에 도시된 제3 신호 제공부(923)과 동일하므로, 그 설명을 생략한다.

페이지 버퍼 제어부(1020)는 도 10에 도시된 바와 같은 회로로 구현될 수 있으나, 이에 한정되는 것은 아니고, 설계 방법에 따라 다양하게 구현될 수도 있다.

도 11은 본 발명의 또 다른 실시 예에 따른 페이지 버퍼 제어부와 페이지 버퍼를 나타낸 회로도이다.

도 11을 참조하면, 도 11에 도시된 페이지 버퍼(910)는 전술한 바와 동일하다.

도 11에 도시된 페이지 버퍼 제어부(1120)는 도 9에 도시된 페이지 버퍼 제어부(920) 또는 도 10에 도시된 페이지 버퍼 제어부(1020)와 동일한 기능을 수행할 수 있다.

페이지 버퍼 제어부(1120)는 제1 신호 제공부(1121), 제2 신호 제공부(1122) 및 제3 신호 제공부(1123)를 포함할 수 있다.

제1 신호 제공부(1121)는 도 9에 도시된 제1 신호 제공부(921) 또는 도 10에 도시된 제1 신호 제공부(1021)와 동일하다.

제2 신호 제공부(1122)는 제15 및 제16 PMOS 트랜지스터들(P15, P16), 전류원(CS)을 포함할 수 있다.

제15 PMOS 트랜지스터(P15)는 페이지 버퍼 펌프 전압(PBPMP)과 전류원(CS) 사이에 연결될 수 있다. 제15 PMOS 트랜지스터(P15)의 게이트 전극은 제15 PMOS 트랜지스터(P15)의 제1 전극 및 전류원(CS)에 연결될 수 있다.

전류원(CS)은 페이지 버퍼 펌프 전압(PBPMP)에서 접지 전압으로 향하는 방향으로 흐르는 전류(미도시)를 제공할 수 있다.

제16 PMOS 트랜지스터(P16)는 페이지 버퍼 펌프 전압(PBPMP)과 제1 NMOS 트랜지스터(N1) 사이에 연결될 수 있다. 제16 PMOS 트랜지스터(P16)의 게이트 전극은 전류원(CS)에 연결될 수 있다. 제16 PMOS 트랜지스터(P16)는 전류원(CS)에 의해 발생한 전류를 제1 NMOS 트랜지스터(N1)의 게이트 전극에 제공할 수 있다.

제3 신호 제공부(1123)는 도 9에 도시된 제3 신호 제공부(923) 또는 도 10에 도시된 제3 신호 제공부(1023)와 동일하다.

페이지 버퍼 제어부(1120)는 도 11에 도시된 바와 같은 회로로 구현될 수 있으나, 이에 한정되는 것은 아니고, 설계 방법에 따라 다양하게 구현될 수도 있다.

도 12는 프로그램 초기 또는 프로그램 말기에 인가되는 페이지 버퍼 센싱 신호의 실시 예들을 설명하기 위한 도면이다.

도 12를 참조하면, 도 12에 도시된 프리차지 구간(Precharge)은, 프로그램 초기(PGM Initial Period) 또는 프로그램 말기(PGM Last Period)에서 프리차지 동작이 수행되는 구간일 수 있다.

일 실시 예에서, 프로그램 초기(PGM Initial Period)는 현재 프로그램 동작의 루프 카운트가 제1 기준 카운트 이하인 경우에 대응되는 기간일 수 있다. 프로그램 말기(PGM Last Period)는 현재 프로그램 동작의 루프 카운트가 제2 기준 카운트보다 큰 경우에 대응되는 기간일 수 있다. 제2 기준 카운트는 제1 기준 카운트보다 클 수 있다.

제1 기간(First Period) 동안, 기준 전압(VREF)의 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터(예를 들면, 도 9 내지 도 11에 도시된 제1 NMOS 트랜지스터(N1))의 게이트 전극에 제공될 수 있다.

제1 기간(First Period)은 T0 시점부터 T1 시점까지의 기간일 수 있다.

기준 전압(VREF)의 전압 레벨을 갖는 펄스 신호는, 예를 들어 제1 신호 제공부(921)에 의해 생성될 수 있다. 기준 전압(VREF)의 전압 레벨은 접지 전압의 전압 레벨(예를 들어, 0V)보다 높을 수 있다. 예를 들면, 기준 전압(VREF)은 비트 라인 전압과 제1 NMOS 트랜지스터(N1)의 문턱 전압의 합일 수 있다. 하지만, 이에 한정되는 것은 아니다.

일 실시 예에서, 제1 기간(First Period) 이후 제2 기간(Second Period) 동안, 제1 램프 신호(Line1)가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제1 램프 신호(Line1)는 제1 기울기로 증가하는 신호일 수 있다. 제1 기울기는 단위 시간(Δt)에 대한 제1 스텝 전압(ΔV1)일 수 있다.

다른 실시 예에서, 제1 기간(First Period) 이후 제2 기간(Second Period) 동안, 제1 스텝 신호(Line1')가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제1 스텝 신호(Line1')는 단위 시간(Δt)마다 제1 스텝 전압(ΔV1)만큼 단계적으로(stepwisely) 증가하는 신호일 수 있다.

제2 기간(Second Period) 동안, 페이지 버퍼 센싱 신호(PB_SENSE)는 제1 전압 레벨에서 제2 전압 레벨로 증가할 수 있다. 제1 전압 레벨은 기준 전압(VREF)의 전압 레벨일 수 있다. 제2 전압 레벨은 턴 온 전압(Vpbs)의 전압 레벨일 수 있다. 턴 온 전압(Vpbs)은 페이지 버퍼 센싱 트랜지스터를 턴 온시키는 전압일 수 있다.

제2 기간(Second Period)은 T1 시점부터 T2 시점까지의 기간일 수 있다.

제1 램프 신호(Line1) 또는 제1 스텝 신호(Line1')는, 예를 들어 제2 신호 제공부(922)에 의해 생성될 수 있다.

제2 기간(Second Period) 이후, 제2 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제2 전압 레벨을 갖는 펄스 신호가 제공되는 기간은 예를 들면, T2 시점부터 T3 시점까지의 기간일 수 있다.

제2 전압 레벨을 갖는 펄스 신호는, 예를 들어 제2 신호 제공부(922)에 의해 생성될 수 있다.

T3 시점에서, 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 인가된 페이지 버퍼 센싱 신호(PB_SENSE)는 접지 전압으로 디스차지될 수 있다.

전술한 바에 의하면, 프로그램 초기 또는 프로그램 말기 각각에서 발생하는 피크 전류가 증가하는 것을 방지하면서도 프로그램 동작이 완료되는 시간이 증가되는 것을 방지함으로써, 프로그램 동작의 성능이 개선되는 효과가 있다.

도 13은 프로그램 중기에 인가되는 페이지 버퍼 센싱 신호의 실시 예들을 설명하기 위한 도면이다.

도 13을 참조하면, 도 13에 도시된 프리자지 구간(Precharge)은 프로그램 중기(PGM Middle Period)에서 프리차지 동작이 수행되는 구간일 수 있다.

일 실시 예에서, 프로그램 중기(PGM Middle Period)는 현재 프로그램 동작의 루프 카운트가 제1 기준 카운트보다 크고 제2 기준 카운트 이하인 경우에 대응되는 기간일 수 있다.

T0 시점부터 T1 시점까지에 해당되는 제1 기간(First Period) 동안, 기준 전압(VREF)의 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 트랜지스터(예를 들면, 도 9 내지 도 11에 도시된 제1 NMOS 트랜지스터(N1))의 게이트 전극에 제공될 수 있다.

일 실시 예에서, 제1 기간(First Period) 이후 제3 기간(Third Period) 동안, 제2 램프 신호(Line2)가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제2 램프 신호(Line2)는 제2 기울기로 증가하는 신호일 수 있다. 제2 기울기는 단위 시간(Δt)에 대한 제2 스텝 전압(ΔV2)일 수 있다. 제2 기울기는 제1 기울기보다 작을 수 있다.

다른 실시 예에서, 제1 기간(First Period) 이후 제3 기간(Third Period) 동안, 제2 스텝 신호(Line2')가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제2 스텝 신호(Line2')는 단위 시간(Δt)마다 제2 스텝 전압(ΔV2)만큼 단계적으로 증가하는 신호일 수 있다.

제3 기간(Third Period) 동안, 페이지 버퍼 센싱 신호(PB_SENSE)는 제1 전압 레벨에서 제2 전압 레벨로 증가할 수 있다. 제1 전압 레벨은 기준 전압(VREF)의 전압 레벨이고 제2 전압 레벨은 턴 온 전압(Vpbs)의 전압 레벨일 수 있다.

제3 기간(Third Period)은 제1 기간(First Period) 이후에 도래되는 기간일 수 있다. 제3 기간(Third Period)은 제2 기간(Second Period) 대신에 도래되는 기간일 수 있다. 제3 기간(Third Period)은 제2 기간(Second Period)보다 더 길 수 있다. 예를 들면, T2 시점이 T2' 시점보다 앞선 시점인 경우, 제3 기간(Third Period)은 T1 시점부터 T2' 시점까지의 기간일 수 있다.

제2 램프 신호(Line2) 또는 제2 스텝 신호(Line2')는, 예를 들어 제2 신호 제공부(922)에 의해 생성될 수 있다.

제3 기간(Third Period) 이후, 제2 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제2 전압 레벨을 갖는 펄스 신호가 제공되는 기간은 예를 들면, T2' 시점부터 T3' 시점까지의 기간일 수 있다. T2' 시점부터 T3' 시점까지의 기간은 T2 시점부터 T3 시점까지의 기간과 동일할 수 있다.

T3' 시점에서, 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 인가된 페이지 버퍼 센싱 신호(PB_SENSE)는 접지 전압으로 디스차지될 수 있다.

전술한 바에 의하면, 프로그램 중기에서 발생하는 피크 전류가 증가하는 것을 방지하면서도 프로그램 동작이 완료되는 시간이 과도히 증가되는 것을 방지함으로써, 프로그램 동작의 성능이 개선되는 효과가 있다.

도 14는 프로그램 중기에 인가되는 페이지 버퍼 센싱 신호의 다른 실시 예들을 설명하기 위한 도면이다.

도 14를 참조하면, 도 14에 도시된 프리자지 구간(Precharge)은, 도 13과 동일하게 프로그램 중기(PGM Middle Period)에서 프리차지 동작이 수행되는 구간일 수 있다.

일 실시 예에서, 제1 기간(First Period) 이후 제3 기간(Third Period) 동안, 제3 램프 신호(Line3)가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제3 램프 신호(Line3)는 제3 기울기로 증가하는 신호일 수 있다. 제3 기울기는 단위 시간(Δt)에 대한 제3 스텝 전압(ΔV3)일 수 있다. 제3 기울기는 제2 기울기보다 작을 수 있다.

다른 실시 예에서, 제1 기간(First Period) 이후 제3 기간(Third Period) 동안, 제3 스텝 신호(Line3')가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 제3 스텝 신호(Line3')는 단위 시간(Δt)마다 제3 스텝 전압(ΔV3)만큼 단계적으로 증가하는 신호일 수 있다.

제3 램프 신호(Line3) 또는 제3 스텝 신호(Line3')는, 예를 들어 제2 신호 제공부(922)에 의해 생성될 수 있다.

제3 기간(Third Period) 동안, 페이지 버퍼 센싱 신호(PB_SENSE)는 제1 전압 레벨에서 제2 전압 레벨로 증가할 수 있다. 제1 전압 레벨은 기준 전압(VREF)의 전압 레벨이고 제2 전압 레벨은 턴 온 전압(Vpbs)의 전압 레벨보다 낮을 수 있다.

이 경우, 제2 전압 레벨이 턴 온 전압(Vpbs)의 전압 레벨보다 낮기 때문에, 비트 라인에 비트 라인 전압, 예를 들어 전원 전압(VCORE)이 충분히 충전되지 못할 수 있다.

비트 라인 전압, 예를 들어 전원 전압(VCORE)이 비트 라인에 완전 충전(Fully Charging)되기 위해, 제3 기간(Third Period) 이후, 턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 신호(PB_SENSE)로 페이지 버퍼 센싱 트랜지스터의 게이트 전극에 제공될 수 있다. 턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호가 제공되는 기간은 예를 들면, T2' 시점부터 T3' 시점까지의 기간일 수 있다. T2' 시점부터 T3' 시점까지의 기간은 T2 시점부터 T3 시점까지의 기간과 동일할 수 있다.

턴 온 전압(Vpbs)의 전압 레벨을 갖는 펄스 신호는, 예를 들어 제3 신호 제공부(923)에 의해 생성될 수 있다.

전술한 바에 의하면, 프로그램 중기에서 발생하는 피크 전류가 증가하는 것을 방지하면서도 프로그램 동작이 완료되는 시간이 과도히 증가되는 것을 방지하며, 비트 라인에 비트 라인 전압이 충분히 제공되는 것을 보장함으로써, 프로그램 동작의 성능이 개선되는 효과가 있다.

도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 15를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100)의 동작 방법은 프리차지 단계(S110), 프로그램 전압 인가 단계(S120) 및 검증 단계(S130)를 포함할 수 있다.

프리차지 단계(S110)는 메모리 장치(100)가 복수의 비트 라인들에 인가되는 비트 라인 전압을 설정하도록 페이지 버퍼(102)를 제어하는 단계일 수 있다. 이하에서는 프리차지 단계(S110)를 구체적으로 설명한다.

메모리 장치(100)는, 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼(102)에 제공할 수 있다. 구체적으로, 페이지 버퍼 제어부(101)는, 프리차지 단계 중 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼(102)에 포함된 페이지 버퍼 센싱 트랜지스터(예를 들면, 제1 NMOS 트랜지스터(N1))의 게이트에 제공할 수 있다(S111).

메모리 장치(100)는, 제1 기간 이후에, 미리 설정된 복수의 기울기들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 페이지 버퍼(102)에 제공할 수 있다.

구체적으로, 페이지 버퍼 제어부(101)는 복수의 프로그램 루프들의 루프 카운트를 기초로 프로그램 동작의 진행 정도가 프로그램 초기인지 여부를 확인할 수 있다(S112). 프로그램 동작의 진행 정도가 프로그램 초기면(S112, 예), 페이지 버퍼 제어부(101)는 제1 기간 이후 제2 기간 동안, 제1 기울기로 증가하는 제1 램프 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼 센싱 트랜지스터의 게이트에 제공할 수 있다(S113). 또는, 페이지 버퍼 제어부(101)는, 복수의 프로그램 루프들 중 제1 기준 카운트 이하인 루프 카운트를 갖는 프로그램 루프에서, 제1 기간 이후 제2 기간 동안 제1 램프 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼 센싱 트랜지스터의 게이트에 제공할 수 있다. 프로그램 동작의 진행 정도가 프로그램 초기가 아니면(S112, 아니오), 페이지 버퍼 제어부(101)는 복수의 프로그램 루프들의 루프 카운트를 기초로 프로그램 동작의 진행 정도가 프로그램 중기인지 여부를 확인할 수 있다(S114). 프로그램 동작의 진행 정도가 프로그램 말기면(S114, 아니오), 단계 S113이 수행될 수 있다. 또는, 페이지 버퍼 제어부(101)는, 복수의 프로그램 루프들 중 제2 기준 카운트보다 큰 루프 카운트를 갖는 프로그램 루프에서, 제2 기간 동안 제1 램프 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼 센싱 트랜지스터의 게이트에 제공할 수 있다. 프로그램 동작의 진행 정도가 프로그램 중기면(S114, 예), 페이지 버퍼 제어부(101)는, 제2 기간 대신 제3 기간 동안, 제1 기울기보다 작은 제2 기울기로 증가하는 제2 램프 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼 센싱 트랜지스터의 게이트에 제공할 수 있다(S115). 또는, 페이지 버퍼 제어부(101)는, 복수의 프로그램 루프들 중 제1 기준 카운트보다 크거나 제2 기준 카운트보다 이하인 루프 카운트를 갖는 프로그램 루프에서, 제3 기간 동안 제2 램프 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼 센싱 트랜지스터의 게이트에 제공할 수 있다.

메모리 장치(100)는, 램프 신호가 제2 전압 레벨에 도달한 이후에, 제2 전압 레벨보다 높거나 같은 제3 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼(102)에 제공할 수 있다. 제3 전압 레벨은 턴온 전압의 전압 레벨일 수 있다.

구체적으로, 페이지 버퍼 제어부(101)는 제2 기간 또는 제3 기간 이후에 제2 램프 신호의 제2 전압 레벨이 턴온 전압의 전압 레벨에 도달하는지 여부를 확인할 수 있다(S116). 턴온 전압의 전압 레벨이 아니면(S116, 아니오), 페이지 버퍼 제어부(101)는, 제3 기간 이후에 제2 전압 레벨보다 높은 제3 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 페이지 버퍼 센싱 트랜지스터의 게이트에 제공할 수 있다(S117). 턴온 전압의 전압 레벨이면(S116, 예), 제2 기간 이후에 제2 전압 레벨과 같은 제3 전압 레벨을 갖는 펄스 신호가 페이지 버퍼 센싱 트랜지스터의 게이트에 제공되고, 단계 S120이 수행된다.

프리차지 단계(S110) 이후에 수행되는 프로그램 전압 인가 단계(S120)는, 메모리 장치(100)가 복수의 메모리 셀들에 공통적으로 연결된 워드 라인에 프로그램 전압을 인가하는 단계일 수 있다.

프로그램 전압 인가 단계(S120) 이후에 수행되는 검증 단계(S130)는, 메모리 장치(100)가 검증 전압들을 인가하여 선택된 메모리 셀들이 프로그램 되었는지 여부를 판단하는 단계일 수 있다.

도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.

도 16을 참조하면, 메모리 컨트롤러(200)는 프로세서(210), RAM(220), 에러 정정 회로(230), 호스트 인터페이스(240), ROM(250), 및 플래시 인터페이스(260)를 포함할 수 있다.

프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.

RAM(220)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, RAM(220)은 버퍼 메모리일 수 있다.

에러 정정 회로(230)는 메모리 장치(100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성할 수 있다.

에러 정정 회로(230)는, 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트(미도시)는 메모리 장치(100)에 저장될 수 있다.

에러 정정 회로(230)는, 메모리 장치(100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 에러 정정 회로(230)는 패리티(parity)를 사용하여 에러를 정정할 수 있다.

예를 들면, 에러 정정 회로(230)는 LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

에러 정정 회로(230)는 프로그램 동작에서 메모리 장치(100)로 프로그램될 데이터의 에러 정정 코드 값을 계산할 수 있다.

에러 정정 회로(230)는 리드 동작에서 메모리 장치(100)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행할 수 있다.

에러 정정 회로(230)는 페일된 데이터의 복구 동작에서 메모리 장치(100)로부터 복구된 데이터의 에러 정정 동작을 수행할 수 있다.

메모리 컨트롤러(200)는 호스트 인터페이스(240)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.

ROM(250)은, 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.

메모리 컨트롤러(200)는 플래시 인터페이스(260)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(260)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수도 있다.

플래시 인터페이스(260)는, 예를 들어 낸드 인터페이스(NAND Interface)를 포함할 수 있다.

도 17은 본 발명의 일 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 17을 참조하면, 메모리 카드 시스템(2000)은 메모리 장치(2100), 메모리 컨트롤러(2200), 및 커넥터(2300)를 포함한다.

예시적으로, 메모리 장치(2100)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Transfer Torque Magnetoresistive RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.

메모리 컨트롤러(2200)는 메모리 장치(2100)와 연결될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2200)는 메모리 장치(2100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 메모리 장치(2100) 및 호스트(400) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 메모리 장치(2100)를 제어하기 위한 펌웨어를 구동하도록 구성된다. 메모리 컨트롤러(2200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2200)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트(400))와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

메모리 장치(2100) 및 메모리 컨트롤러(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드, 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.

도 18을 참조하면, SSD 시스템은 호스트(400) 및 SSD(3000)를 포함한다.

SSD(3000)는 신호 커넥터(3001)를 통해 호스트(400)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3000)는 SSD 컨트롤러(3200), 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n), 보조 전원 장치(3300), 및 버퍼 메모리(3400)를 포함한다.

본 발명의 실시 예에 따르면, SSD 컨트롤러(3200)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3200)는 호스트(400)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(400) 및 SSD(3000)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3300)는 전원 커넥터(3002)를 통해 호스트(400)와 연결될 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3300)는 호스트(400)로부터의 전원 공급이 원활하지 않을 경우, SSD(3000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3300)는 SSD(3000) 내에 위치할 수도 있고, SSD(3000) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3300)는 메인 보드에 위치하며, SSD(3000)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3400)는 데이터를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(3400)는 호스트(400)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3100_1, 3100_2, 3100_n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3400)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

100: 메모리 장치
101, 920, 1020, 1120: 페이지 버퍼 제어부
102, 910: 페이지 버퍼
200: 메모리 컨트롤러
400: 호스트
1000: 저장 장치

Claims

복수의 메모리 셀들;
복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들에 각각 저장될 데이터를 임시 저장하는 복수의 페이지 버퍼들; 및
상기 복수의 메모리 셀들에 상기 데이터를 저장하는 프로그램 동작 시, 상기 복수의 비트 라인들에 인가될 전압을 제어하는 페이지 버퍼 제어부를 포함하고,
상기 프로그램 동작은, 복수의 프로그램 루프들을 포함하고,
상기 복수의 프로그램 루프들은 각각, 프로그램 전압 인가 동작 및 검증 동작을 각각 포함하고,
상기 프로그램 전압 인가 동작은, 프리차지 구간, 프로그램 전압 인가 구간 및 디스차지 구간을 포함하고,
상기 복수의 페이지 버퍼들은,
상기 페이지 버퍼 제어부가 제공한 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트 라인들에 비트 라인 전압을 제공하고,
상기 페이지 버퍼 제어부는,
상기 프리차지 구간 중 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부; 및
상기 제1 기간 이후, 미리 설정된 복수의 기울기들 중 상기 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 상기 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함하는 메모리 장치.
제1 항에 있어서, 상기 제2 신호 제공부는,
상기 루프 카운트가 제1 기준 카운트 이하이거나 상기 루프 카운트가 상기 제1 기준 카운트보다 큰 제2 기준 카운트보다 크면, 상기 프리차지 구간 중 상기 제1 기간 이후 제2 기간 동안 제2 기울기보다 큰 제1 기울기로 증가하는 제1 램프 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 메모리 장치.
제2 항에 있어서, 상기 제2 전압 레벨은,
상기 페이지 버퍼에 포함된 페이지 버퍼 센싱 트랜지스터가 턴 온되는 턴 온 전압의 전압 레벨에 대응되고,
상기 페이지 버퍼 센싱 트랜지스터는,
상기 페이지 버퍼 센싱 신호에 응답하여 비트 라인과 공통 감지 노드를 연결하고,
상기 제2 신호 제공부는,
상기 제2 기간 이후, 상기 제2 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 메모리 장치.
제3 항에 있어서, 상기 제1 램프 신호 및 상기 제2 전압 레벨을 갖는 펄스 신호가 공급되는 동안, 상기 복수의 메모리 셀들에 공통적으로 연결되는 워드 라인에 상기 접지 전압이 인가되는 메모리 장치.
제2 항에 있어서, 상기 제2 신호 제공부는,
상기 루프 카운트가 상기 제1 기준 카운트보다 크고 제2 기준 카운트 이하이면, 상기 제2 기간 대신에 상기 제2 기간보다 긴 제3 기간 동안 상기 제2 기울기로 증가하는 제2 램프 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 메모리 장치.
제5 항에 있어서, 상기 제2 전압 레벨은,
상기 페이지 버퍼에 포함된 페이지 버퍼 센싱 트랜지스터가 턴 온되는 턴 온 전압의 전압 레벨에 대응되고,
상기 페이지 버퍼 센싱 트랜지스터는,
상기 페이지 버퍼 센싱 신호에 응답하여 비트 라인과 공통 감지 노드를 연결하고,
상기 제2 신호 제공부는,
상기 제3 기간 이후, 상기 제2 전압 레벨을 갖는 펄스 신호를 페이지 버퍼 센싱 신호로 제공하는 메모리 장치.
제5 항에 있어서, 상기 제2 전압 레벨은,
상기 페이지 버퍼에 포함된 페이지 버퍼 센싱 트랜지스터가 턴 온되는 턴 온 전압의 전압 레벨보다 낮고,
상기 페이지 버퍼 센싱 트랜지스터는,
상기 페이지 버퍼 센싱 신호에 응답하여 비트 라인과 공통 감지 노드를 연결하고,
상기 페이지 버퍼 제어부는,
상기 제3 기간 이후, 상기 턴 온 전압의 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제3 신호 제공부를 더 포함하는 메모리 장치.
제7 항에 있어서, 상기 제2 램프 신호 및 상기 턴 온 전압의 전압 레벨을 갖는 펄스 신호가 공급되는 동안, 상기 복수의 메모리 셀들에 공통적으로 연결되는 워드 라인에 상기 접지 전압이 인가되는 메모리 장치.
복수의 메모리 셀들;
복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들에 각각 저장될 데이터를 임시 저장하는 복수의 페이지 버퍼들; 및
상기 복수의 메모리 셀들에 상기 데이터를 저장하는 프로그램 동작 시, 상기 복수의 비트 라인들에 인가될 전압을 제어하는 페이지 버퍼 제어부를 포함하고,
상기 프로그램 동작은, 복수의 프로그램 루프들을 포함하고,
상기 복수의 프로그램 루프들은 각각, 프로그램 전압 인가 동작 및 검증 동작을 각각 포함하고,
상기 프로그램 전압 인가 동작은, 프리차지 구간, 프로그램 전압 인가 구간 및 디스차지 구간을 포함하고,
상기 복수의 페이지 버퍼들은,
상기 페이지 버퍼 제어부가 제공한 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트 라인들에 비트 라인 전압을 제공하고,
상기 페이지 버퍼 제어부는,
상기 프리차지 구간 중 제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부; 및
상기 제1 기간 이후, 미리 설정된 복수의 스텝 전압들 중 상기 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 스텝 전압에 따라 상기 제1 전압 레벨에서 제2 전압 레벨로 단계적으로 증가하는 스텝 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함하는 메모리 장치.
제9 항에 있어서, 상기 제2 신호 제공부는,
상기 루프 카운트가 제1 기준 카운트 이하이거나 상기 루프 카운트가 상기 제1 기준 카운트보다 큰 제2 기준 카운트보다 크면, 상기 프리차지 구간 중 상기 제1 기간 이후 제2 기간 동안 제2 스텝 전압보다 큰 제1 스텝 전압에 따라 단계적으로 증가하는 제1 스텝 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 메모리 장치.
제10 항에 있어서, 상기 제2 신호 제공부는,
상기 루프 카운트가 상기 제1 기준 카운트보다 크고 제2 기준 카운트 이하이면, 상기 제2 기간 대신에 상기 제2 기간보다 긴 제3 기간 동안, 상기 제2 스텝 전압에 따라 단계적으로 증가하는 제2 스텝 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 메모리 장치.
제11 항에 있어서, 상기 제2 전압 레벨은,
상기 페이지 버퍼에 포함된 페이지 버퍼 센싱 트랜지스터가 턴 온되는 턴 온 전압의 전압 레벨보다 낮고,
상기 페이지 버퍼 센싱 트랜지스터는,
상기 페이지 버퍼 센싱 신호에 응답하여 비트 라인과 공통 감지 노드를 연결하고,
상기 페이지 버퍼 제어부는,
상기 제3 기간 이후, 상기 턴 온 전압의 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제3 신호 제공부를 더 포함하는 메모리 장치.
복수의 메모리 셀들과, 페이지 버퍼 센싱 신호에 응답하여 복수의 비트 라인들에 비트 라인 전압을 제공하고 상기 복수의 비트 라인들을 통해 데이터를 상기 복수의 메모리 셀들에 제공하는 페이지 버퍼를 포함하는 메모리 장치의 동작 방법에 있어서,
제1 기간 동안, 접지 전압보다 높은 제1 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 상기 페이지 버퍼에 제공하는 단계;
상기 제1 기간 이후에 미리 설정된 복수의 기울기들 중 복수의 프로그램 루프들의 루프 카운트에 따라 결정되는 기울기로 상기 제1 전압 레벨에서 제2 전압 레벨로 증가하는 램프 신호를 상기 페이지 버퍼 센싱 신호로 상기 페이지 버퍼에 제공하는 단계;
상기 램프 신호가 상기 제2 전압 레벨에 도달한 이후에, 상기 제2 전압 레벨보다 높거나 같은 제3 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 상기 페이지 버퍼에 제공하는 단계; 및
상기 복수의 메모리 셀들에 공통적으로 연결된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
제13 항에 있어서, 상기 램프 신호를 상기 페이지 버퍼 센싱 신호로 상기 페이지 버퍼에 제공하는 단계는,
상기 복수의 프로그램 루프들 중 제1 기준 카운트 이하이거나 상기 제1 기준 카운트보다 큰 제2 기준 카운트보다 큰 루프 카운트를 갖는 프로그램 루프에서, 상기 제1 기간 이후 제2 기간 동안 제2 기울기보다 큰 제1 기울기로 증가하는 제1 램프 신호를 제공하는 메모리 장치의 동작 방법.
제14 항에 있어서, 상기 제3 전압 레벨을 갖는 펄스 신호를 상기 페이지 버퍼 센싱 신호로 상기 페이지 버퍼에 제공하는 단계는,
상기 제2 기간 이후 상기 제2 전압 레벨과 같은 제3 전압 레벨을 갖는 펄스 신호를 제공하는 메모리 장치의 동작 방법.
제15 항에 있어서, 상기 제1 램프 신호 및 상기 제3 전압 레벨을 갖는 펄스 신호가 공급되는 동안, 상기 복수의 메모리 셀들에 공통적으로 연결되는 워드 라인에 상기 접지 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제14 항에 있어서, 상기 램프 신호를 상기 페이지 버퍼 센싱 신호로 상기 페이지 버퍼에 제공하는 단계는,
상기 복수의 프로그램 루프들 중 상기 제1 기준 카운트보다 크거나 상기 제2 기준 카운트보다 이하인 루프 카운트를 갖는 프로그램 루프에서, 상기 제2 기간 대신에 상기 제2 기간보다 긴 제3 기간 동안 상기 제2 기울기로 증가하는 제2 램프 신호를 제공하는 메모리 장치의 동작 방법.
제17 항에 있어서, 상기 제3 전압 레벨을 갖는 펄스 신호를 제공하는 단계는,
상기 제3 기간 이후 상기 제2 전압 레벨보다 높은 제3 전압 레벨을 갖는 펄스 신호를 제공하는 메모리 장치의 동작 방법.
제18 항에 있어서, 상기 제2 램프 신호 및 상기 제3 전압 레벨의 전압 레벨을 갖는 펄스 신호가 공급되는 동안, 상기 복수의 메모리 셀들에 공통적으로 연결되는 워드 라인에 상기 접지 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
복수의 메모리 셀들;
상기 복수의 메모리 셀들에 데이터를 저장하는 프로그램 동작에 사용되는 동작 전압들을 생성하는 전압 생성부;
복수의 비트 라인들을 통해 상기 복수의 메모리 셀들과 각각 연결되고 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트 라인들에 비트 라인 전압을 제공하는 복수의 페이지 버퍼들; 및
상기 프로그램 동작 시, 상기 복수의 페이지 버퍼들에 상기 페이지 버퍼 센싱 신호를 제공하는 페이지 버퍼 제어부를 포함하고,
상기 페이지 버퍼 제어부는,
제1 기간 동안, 상기 전압 생성부가 생성한 펄스 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제1 신호 제공부; 및
상기 제1 기간 이후 제2 기간 동안, 상기 프로그램 동작이 진행되는 정도에 나타내는 프로그램 루프의 루프 카운트에 따라 결정되는 기울기를 갖는 램프 신호를 상기 페이지 버퍼 센싱 신호로 제공하는 제2 신호 제공부를 포함하고,
상기 제2 신호 제공부는,
페이지 버퍼 펌프 전압을 제공받는 복수의 스위치들;
상기 복수의 스위치들마다 직렬로 연결되고, 상기 프로그램 루프의 루프 카운트에 따라 제공되는 전압 제어 신호에 응답하여 상기 복수의 스위치들로부터 제공되는 바이어스 전류를 출력하는 복수의 트랜지스터들;
복수의 트랜지스터들에 공통적으로 연결되고, 상기 바이어스 전류에 대한 커패시터 전압을 충전하는 커패시터; 및
복수의 트랜지스터들에 공통적으로 연결되고, 커패시터 전압을 상기 페이지 버퍼 센싱 신호로 전달하는 전압 출력부를 포함하는 메모리 장치.