KR20190131898A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 프로그램 동작 속도를 갖는 메모리 장치는 공통 소스 라인과 비트라인 사이에 연결된 복수의 메모리 셀들, 상기 공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결되는 소스 선택 라인 및 상기 비트라인과 상기 복수의 메모리 셀들 사이에 연결되는 드레인 선택 라인을 각각 포함하는 복수의 메모리 셀 스트링들, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 선택된 메모리 셀들의 프로그램 상태를 검증하는 검증 단계를 포함하는 복수의 프로그램 루프들을 수행하는 주변 회로 및 상기 검증 단계에서, 상기 선택된 메모리 셀들과 연결되는 선택된 워드라인 및 상기 선택된 메모리 셀들 이외의 메모리 셀들인 비선택된 메모리 셀들과 연결되는 복수의 비선택된 워드라인들을 디스차지 하는 동안, 상기 공통 소스 라인 또는 비트라인을 통해 상기 복수의 메모리 셀 스트링들의 채널 영역에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 향상된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 공통 소스 라인과 비트라인 사이에 연결된 복수의 메모리 셀들, 상기 공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결되는 소스 선택 라인 및 상기 비트라인과 상기 복수의 메모리 셀들 사이에 연결되는 드레인 선택 라인을 각각 포함하는 복수의 메모리 셀 스트링들, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 선택된 메모리 셀들의 프로그램 상태를 검증하는 검증 단계를 포함하는 복수의 프로그램 루프들을 수행하는 주변 회로 및 상기 검증 단계에서, 상기 선택된 메모리 셀들과 연결되는 선택된 워드라인 및 상기 선택된 메모리 셀들 이외의 메모리 셀들인 비선택된 메모리 셀들과 연결되는 복수의 비선택된 워드라인들을 디스차지 하는 동안, 상기 공통 소스 라인 또는 비트라인을 통해 상기 복수의 메모리 셀 스트링들의 채널 영역에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.
본 발명의 실시 예에 따른, 공통 소스 라인과 비트라인 사이에 연결된 복수의 메모리 셀들, 상기 공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결되는 소스 선택 라인 및 상기 비트라인과 상기 복수의 메모리 셀들 사이에 연결되는 드레인 선택 라인을 각각 포함하는 복수의 메모리 셀 스트링들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀들에 연결된 워드라인들 중 선택된 워드라인의 전압을 상기 비선택된 워드라인들의 전압과 일치시키는 단계 및 상기 선택된 워드라인 및 상기 비선택된 워드라인들을 디스차지하는 동안 상기 공통 소스 라인을 통해 상기 복수의 메모리 셀 스트링들의 채널 영역을 프리차지 하는 단계를 포함한다.
본 기술에 따르면, 향상된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7은 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 9는 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 10은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 11은 도 6의 검증 단계를 보다 상세하게 설명하기 위한 도면이다.
도 12는 네거티브 부스팅을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 17은 도 2의 제어로직에 포함된 프로그램 동작 제어부의 구성을 설명하는 블록도이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리(300)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address)를 입력 받고, 논리 어드레스(Logical Block Address, LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)은 논리 블록 어드레스(LBA)와 물리 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리(300)에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)와 버퍼 메모리(300) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리(300)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(400)로부터 입력된 데이터를 버퍼 메모리(300)에 임시로 저장하고, 이후 버퍼 메모리(300)에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리(300)는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리(300)는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리(300)는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리(300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 저장 장치(50)는 버퍼 메모리(300)를 포함하지 않을 수 있다. 이 경우, 저장 장치(50) 외부의 휘발성 메모리 장치들이 버퍼 메모리(300)의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 10에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 6에서, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들(P1, P2, P3)중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)가 순차적으로 인가된다. 이 때, 목표 프로그램 상태가 제1 프로그램 상태(P1)인 메모리 셀들은 제1 검증 전압(Vvfy1)에 의해 검증이 수행되고, 목표 프로그램 상태가 제2 프로그램 상태(P2)인 메모리 셀들은 제2 검증 전압(Vvfy2)에 의해 검증이 수행되고, 목표 프로그램 상태가 제3 프로그램 상태(P3)인 메모리 셀들은 제3 검증 전압(Vvfy3)에 의해 검증이 수행될 수 있다.
각 검증 전압들(Vvfy1~Vvfy3)에 의해 검증 통과(verify pass)된 메모리 셀들은 목표 프로그램 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 제2 프로그램 루프(PL2)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 펄스(Vpgm2)가 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과(verify pass)는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
상술된 바와 같이, 메모리 장치(100)가 2-비트를 저장하는 멀티 레벨 셀(MLC)을 프로그램할 때, 메모리 장치(100)는 제1 내지 제3 검증 전압들(Vvfy1~Vvfy3)을 사용하여 각각의 프로그램 상태를 목표 프로그램 상태로 하는 메모리 셀들을 각각 검증하게 된다.
검증 동작시에, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가되고, 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
도 7은 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 장치는 워드 라인 단위로 프로그램 동작을 수행할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 물리적 페이지를 구성할 수 있다. 물리적 페이지는 프로그램 동작 또는 리드 동작의 단위일 수 있다.
메모리 장치는 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들들을 저장할 데이터에 따라 프로그램 할 수 있다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 1 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '0'과 대응될 수 있다. 다만, 제1 프로그램 상태(P1)에 대응하는 데이터는 예시적인 것이며, 소거 상태(E)가 데이터 '0'과 대응되고, 제1 프로그램 상태(P1)가 데이터 '1'과 대응될 수도 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 리드 전압(R1)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
도 8은 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 2 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '11'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '10'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '00'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '01'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제3 리드 전압(R3)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압일 수 있다.
도 9는 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 9를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 3 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '001'과 대응되고, 제7 프로그램 상태(P7)는 데이터'000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제7 리드 전압(R7)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압일 수 있다.
도 10은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 10을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 4 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '1110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '1101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '1100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '1011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '1010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '1001'과 대응되고, 제7 프로그램 상태(P7)는 데이터'1000'과 대응될 수 있다. 또한, 제8 프로그램 상태(P8)는 데이터 '0111'과 대응되고, 제9 프로그램 상태(P9)는 데이터 '0110'과 대응되고, 제10 프로그램 상태(P10)는 데이터 '0101'과 대응되고, 제11 프로그램 상태(P11)는 데이터 '0100'과 대응되고, 제12 프로그램 상태(P12)는 데이터 '0011'과 대응되고, 제13 프로그램 상태(P13)는 데이터 '0010'과 대응되고, 제14 프로그램 상태(P14)는 '데이터 '0001'과 대응되고, 제15 프로그램 상태(P15)는 데이터'0000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제15 리드 전압(R15)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압이고, 제8 리드 전압(R8)은 제7 프로그램 상태(P7)와 제8 프로그램 상태(P8)를 구분하는 리드 전압이고, 제9 리드 전압(R9)은 제8 프로그램 상태(P8)와 제9 프로그램 상태(P9)를 구분하는 리드 전압이고, 제10 리드 전압(R10)은 제9 프로그램 상태(P9)와 제10 프로그램 상태(P10)를 구분하는 리드 전압이고, 제11 리드 전압(R11)은 제10 프로그램 상태(P10)와 제11 프로그램 상태(P11)를 구분하는 리드 전압이고, 제12 리드 전압(R12)은 제11 프로그램 상태(P11)와 제12 프로그램 상태(P12)를 구분하는 리드 전압이고, 제13 리드 전압(R13)은 제12 프로그램 상태(P12)와 제13 프로그램 상태(P13)를 구분하는 리드 전압이고, 제14 리드 전압(R14)은 제13 프로그램 상태(P13)와 제14 프로그램 상태(P14)를 구분하는 리드 전압이고, 제15 리드 전압(R15)은 제14 프로그램 상태(P14)와 제15 프로그램 상태(P15)를 구분하는 리드 전압일 수 있다.
도 11은 도 6의 검증 단계를 보다 상세하게 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 상태를 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 선택된 워드 라인에 프로그램 전압을 인가하는 프로그램 전압 인가 단계(PGM Step)와 선택된 워드 라인에 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
각 프로그램 루프에 포함된 검증 단계(Verify Step)는 프리차지(Precharge) 구간, 이벨류에이션(evaluation) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
프리차지(Precharge) 구간은 메모리 셀에 연결된 페이지 버퍼가 비트 라인과 연결된 센싱 노드(SO)를 통해 비트 라인(BL)을 연결된 메모리 셀의 목표 프로그램 상태에 대응하는 비트라인 전압으로 프리차지하는 구간이다.
구체적으로, t0~t1구간에서, 선택된 워드라인(Selected WL)에는 검증하고자 하는 프로그램 상태에 대응하는 검증 전압이 인가된다. 비선택된 워드라인(Unselected WL)에는 비선택된 워드라인에 연결된 메모리 셀들이 비트 라인의 전압에 영향을 미치지 않도록 메모리 셀들을 턴온 시키는 검증 패스 전압(Vpass)이 인가될 수 있다. 공통 소스 라인(CSL)에는 0V에 해당하는 그라운드 전압이 인가될 수 있다.
이벨류에이션(Evaluation) 구간(t1~t2)은 메모리 셀에 흐르는 전류에 따라 결정되는 비트 라인(BL)의 전압을 감지하는 구간일 수 있다. 메모리 장치(100)는 비트 라인(BL)의 전압에 따라 메모리 셀의 상태를 저장할 수 있다. 여기서 메모리 셀의 상태는 검증 패스(verify pass) 또는 검증 페일(verify fail) 중 어느 하나에 해당하는 상태일 수 있다. 메모리 셀의 문턱전압이 워드 라인에 인가되는 검증 전압보다 높으면, 메모리 셀은 오프 셀(off-cell)로 리드되고, 오프-셀로 리드된 메모리 셀은 검증 패스(verify pass) 상태에 해당할 수 있다. 반대로, 메모리 셀의 문턱전압이 워드 라인에 인가되는 검증 전압보다 낮으면, 메모리 셀은 온 셀(off-cell)로 리드되고, 온-셀로 리드된 메모리 셀은 검증 페일(verify pass) 상태에 해당할 수 있다.
디스차지 구간(Discharge)구간(t2~t3)은 워드라인들 및 선택 라인들(미도시)에 인가된 전압들을 디스차지 하는 구간일 수 있다. 메모리 장치는 워드라인들 및 선택 라인들(미도시)에 0V에 해당하는 그라운드 전압을 인가함으로써, 워드라인들 및 선택 라인들(미도시)에 인가된 전압들을 디스차지 할 수 있다.
도 12는 네거티브 부스팅을 설명하기 위한 도면이다.
도 12에서 비선택된 메모리 셀 스트링이 도시된다. 메모리 셀 스트링은 비트 라인(BL)과 공통 소스 라인(CSL)사이에 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀들은 워드라인들에 각각 연결될 수 있다. 메모리 셀들과 비트라인 사이에 드레인 선택 트랜지스터가 연결되고, 메모리 셀들과 공통 소스 라인 사이에는 소스 선택 트랜지스터가 연결될 수 있다. 드레인 선택 트랜지스터는 드레인 선택 라인을 통해 제어되고, 소스 선택 트랜지스터는 소스 선택 라인을 통해 제어될 수 있다.
설명의 편의를 위하여 메모리 셀 스트링이 10개의 워드라인들(WL1~WL10)에 연결되고, 프로그램 동작은 제1 워드라인(WL1)에서 제10 워드라인(WL10)방향으로 순차적으로 수행된다고 가정한다. 선택된 워드라인은 제5 워드라인(WL5)이다. 따라서, 제1 내지 제4 워드라인(WL1~WL4)에 연결된 메모리 셀들은 프로그램 된 메모리 셀들이고, 제6 내지 제10 워드라인(WL6~WL10)에 연결된 메모리 셀들은 프로그램 되기 전인 메모리 셀들이다. 따라서, 제6 내지 제10 워드라인(WL6~WL10)에 연결된 메모리 셀들은 소거 상태(E)에 해당하는 문턱전압을 가질 것이다. 이에 따라, 제1 내지 제5 워드라인(WL1~WL5)에 연결된 메모리 셀들에 대응하는 채널에 채널 오프 구간, 즉, 로컬 부스팅(local boosting) 영역이 형성될 수 있다.
도 11을 참조하여 설명된 디스차지 구간에서, 워드라인들이 그라운드 전압으로 디스차지된다. 이에 따라 채널 오프 구간의 전하들은 음(negative)으로 다운 커플링(down coupling)을 받을 수 있다. 이를 네거티브 부스팅(negative boosting) 혹은 언더 커플링(under coupling)이라 부른다. 따라서, 채널 오프 구간에 포함된 음전하들의 개수가 증가할 수 있다.
제6 내지 제10 워드라인(WL6~WL10)에 연결된 메모리 셀들에 대응하는 채널의 전압은 공통 소스 라인(CSL)에 연결된 상태이므로, 그라운드 전압(즉, 0V)일 수 있다. 따라서, 채널 오프 구간의 음전압과 그라운드 전압(0V) 사이의 전압 차이가 커짐에 따라 밴드투밴드 터널링(band to band tunneling; BTBT) 혹은 HCI(hat carrier injection)에 의하여 소거 상태(E)에 해당하는 메모리 셀들이 프로그램될 수 있다.
따라서, 본 발명의 실시 예에서는, 디스차지 구간에서 워드 라인들을 두 단계로 나누어 디스차지 하고, 그 동안 공통 소스 라인 또는 비트 라인을 통해 채널을 충전함으로써 네거티브 부스팅을 방지하는 메모리 장치 및 그 동작 방법을 제공한다.
이하 본 발명의 실시 예에 따른 프로그램 동작 방법에 대해서 후술하는 도 13 내지 16에 따라 보다 상세하게 설명한다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 13을 참조하면, T0~T6은 프로그램 동작에 포함된 검증 단계를 나타내고, T6~T7은 프로그램 동작에 포함된 프로그램 전압 인가 단계를 나타낸다. 메모리 장치는 T0이전에 프로그램 전압 인가 단계를 수행할 수 있다.
검증 단계(Verify Step)는 프리차지(Precharge) 구간, 이벨류에이션(evaluation) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
T0~T1은 프리차지(Precharge) 구간이고, T1~T2는 이벨류에이션(evaluation) 구간이고, T3~T6는 디스차지(Discharge) 구간일 수 있다.
메모리 셀들은 워드라인 순서에 따라 순차적으로 프로그램 될 수 있다. 따라서, 비선택된 워드라인들(Unselected WL) 중 선택된 워드라인(Selected WL)보다 먼저 프로그램 된 워드라인들에 연결된 메모리 셀들은 프로그램된 상태이고, 선택된 워드라인(Selected WL)보다 나중에 프로그램될 워드라인들에 연결된 메모리 셀들은 소거 상태에 해당하는 문턱 전압을 가질 수 있다.
도 13에서 메모리 장치는 드레인 선택라인(DSL)에 인접한 워드라인(WL)에서부터 소스 선택 라인(SSL)에 인접한 워드라인(WL) 방향으로 순차적으로 프로그램 동작을 수행한다고 가정한다. 따라서, 선택된 워드라인(Selected WL)과 소스 선택라인(SSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)에 연결된 메모리 셀들은 프로그램 동작이 수행되지 않은 메모리 셀들일 것이다. 또한, 선택된 워드라인(Selected WL)과, 드레인 선택라인(DSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)에 연결되는 메모리 셀들은 프로그램 동작이 이미 수행된 메모리 셀들일 것이다.
도 13에서, 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)은 선택된 워드라인(Selected WL)과, 소스 선택라인(SSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)이다. 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)은 선택된 워드라인(Selected WL)과, 드레인 선택라인(DSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)이다.
제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 연결된 메모리 셀들은 선택된 워드라인(Selected WL)보다 프로그램 순서가 뒤에 있으므로, 소거 상태의 메모리 셀들일 수 있다. 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 연결된 메모리 셀들은 선택된 워드라인(Selected WL)보다 프로그램 순서가 앞에 있으므로, 저장된 데이터에 해당하는 문턱전압으로 프로그램 된 상태일 수 있다.
메모리 장치는 T0~T1에서, 선택된 워드라인(Selected WL)에 검증 전압(Vpv)을 인가하고, 비선택된 워드라인들(GROUP 1,2 Unselected WL)에는 검증 패스 전압(Vpass)을 인가할 수 있다. 검증 전압(Vpv)은 선택된 메모리 셀들의 프로그램 상태를 판단하기 위한 전압일 수 있다. 검증 패스 전압(Vpass)은 비선택된 워드라인들(GROUP 1,2 Unselected WL)에 연결된 메모리 셀들이 비트 라인의 전압에 영향을 미치지 않도록 턴온 시키는 전압일 수 있다.
선택된 메모리 스트링의 드레인 선택 라인인 선택된 드레인 선택 라인(Selected DSL)에는 드레인 선택 트랜지스터를 턴온시키는 드레인 선택 전압(VDSL)이 인가될 수 있다. 또한, 비선택된 메모리 스트링의 드레인 선택 라인인 비선택 드레인 선택 라인(Unselected DSL)에도 드레인 선택 트랜지스터를 턴온시키는 드레인 선택 전압(VDSL)이 인가될 수 있다. 이는 비선택 스트링의 채널 전위가 비선택된 워드라인들(Unselected WL)에 인가되는 고전위의 검증 패스 전압(Vpass)에 의해 과도하게 증가하는 것을 방지하기 위함이다.
선택된 메모리 스트링의 소스 선택 라인인 선택된 소스 선택 라인(Selected SSL)에는 소스 선택 트랜지스터를 턴온시키는 소스 선택 전압(VSSL)이 인가될 수 있다. 또한, 비선택된 메모리 스트링의 소스 선택 라인인 비선택 소스 선택 라인(Unselected SSL)에도 소스 선택 트랜지스터를 턴온시키는 소스 선택 전압(VSSL)이 인가될 수 있다. 이는 비선택 스트링의 채널 전위가 비선택된 워드라인들(Unselected WL)에 인가되는 고전위의 검증 패스 전압(Vpass)에 의해 과도하게 증가하는 것을 방지하기 위함이다.
공통 소스 라인(CSL)에는 접지 전압이 인가될 수 있다.
T1에서, 비선택 드레인 선택 라인(Unselected DSL)과 비선택 소스 선택 라인(Unselected SSL)에 인가되던 드레인 선택 전압(VDSL) 및 소스 선택 전압(VSSL)이 디스차지 될 수 있다. 예를 들면, 메모리 장치는, 비선택 드레인 선택 라인(Unselected DSL)과 비선택 소스 선택 라인(Unselected SSL)에 접지 전압레벨을 갖는 그라운드 전압을 인가할 수 있다. 이는 비선택 스트링을 비트라인과 공통 소스 라인(CSL)로부터 분리시키고, 플로팅 상태가 되도록 한다.
T2에서, 선택된 워드라인(Selected WL)의 전위가 이퀄라이징 전압(veq)으로 상승될 수 있다. 이퀄라이징 전압(veq)은 검증 패스 전압(Vpass)과 같은 레벨일 수 있다. 또는 실시 예에서, T2에서 선택된 워드라인(Selected WL)에 인가되는 전압은 비선택된 워드라인들(GROUP 1,2 Unselected WL)에 인가되던 전압과 같은 레벨의 전압일 수 있다.
워드라인들 사이의 간격이 좁기 때문에 워드라인 간에는 캐패시티브 커플링 현상이 발생할 수 있다. 디스차지 구간에서는 모든 워드라인을 OV에 해당하는 그라운드 전압 또는 매우 낮은 특정 전압으로 동시에 디스차지된다. 따라서, 워드라인 간 캐패시티브 커플링 현상으로 인해 특정 워드라인의 전압이 그라운드 전압 레벨까지 안정적으로 디스차지되지 않을 수 있다. 즉, 비선택된 워드라인들(GROUP 1,2 Unselected WL)은 RC 딜레이로 인해 천천히 디스차지되며, 선택된 워드라인(Selected WL)은 인접한 비선택된 워드라인들(Unselected WL)과의 캐패시티브 커플링에 의해 순간적으로 전압 레벨이 0V 보다 낮은 음전압까지 낮아질 수 있다.
따라서, 선택된 워드라인(Selected WL)의 전압을 인접한 비선택된 워드라인들(GROUP 1,2 Unselected WL)에 인가되던 전압과 같은 레벨로 맞춰준 뒤에 디스차지하는 경우, 보다 안정적인 디스차지가 가능하다.
T2에서, 선택된 드레인 선택 라인(Selected DSL)은 0V의 그라운드 전압으로 디스차지 될 수 있다. 선택된 소스 선택 라인(Selected SSL)에는 제어 전압(Vctrl)이 인가될 수 있다.
T3~T5동안, 선택된 워드라인(Selected WL)에 제1 디스차지 전압(Vdch1)이 인가될 수 있다. 제1 디스차지 전압(Vdch1)은 0V보다 높고, 이퀄라이징 전압(veq)보다 낮은 전압일 수 있다.
T3~T5동안, 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 제2 디스차지 전압(Vdch2)이 인가될 수 있다. 실시 예에서, 제2 디스차지 전압(Vdch2)은 제1 디스차지 전압(Vdch1)보다 낮은 레벨일 수 있다. 실시 예에서, 제2 디스차지 전압(Vdch2)은 T4에서 공통 소스 라인(CSL)에 인가되는 프리차지 전압(Vpre)을 채널 영역에 전달할 수 있는 최소 전압 레벨 일 수 있다.
T3에서 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)의 전압은 그라운드 전압으로 디스차지될 수 있다. 즉, 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 0V가 인가될 수 있다.
T4~T5에서, 공통 소스 라인을 통해 채널 전압이 프리차지 될 수 있다.
구체적으로, T4에서, 비선택 소스 선택 라인(Unselected SSL)에 제어 전압(Vctrl)이 인가될 수 있다. 또한, 공통 소스 라인(CSL)에 프리차지 전압(Vpre)이 인가될 수 있다. 실시 예에서, 제어 전압(Vctrl)은 공통 소스 라인(CSL)에 인가되는 프리차지 전압(Vpre)을 채널 영역에 전달하도록 비선택 스트링의 소스 선택 트랜지스터를 턴온 시키는 전압일 수 있다. 실시 예에서, 제어 전압(Vctrl)은 제1 디스차지 전압(Vdch1)보다 높은 레벨을 가질 수 있다.
T5에서, 선택된 워드라인(Selected WL), 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL), 선택된 소스 선택 라인(Selected SSL) 및 비선택된 소스 선택 라인(Unselected SSL)이 그라운드 전압으로 디스차지 될 수 있다. 즉, 메모리 장치는 선택된 워드라인(Selected WL), 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL), 선택된 소스 선택 라인(Selected SSL) 및 비선택된 소스 선택 라인(Unselected SSL)에 0V를 인가할 수 있다.
도 13의 실시 예에 따르면, 본 발명의 실시 예에 따른 메모리 장치는 검증 단계의 디스차지 구간에서 워드라인들의 전압을 두 단계로 디스차지 할 수 있다. 즉, P1동안 선택된 워드라인(Selected WL) 및 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 각각 제1 디스차지 전압(Vdch1) 및 제2 디스차지 전압(Vdch2)을 인가하고, P2동안 모든 워드라인들 및 선택 라인들을 0V의 그라운드 전압으로 디스차지 한다. 또한, P1구간 중 미리 설정된 기준 시간(tref)동안 비선택된 소스 선택 라인(Unselected SSL)에 제어 전압(Vctrl)을 인가하고, 공통 소스 라인(CSL)에 프리차지 전압을 인가한다. 이를 통해 네거티브 부스팅시, 채널 내의 전압 레벨 차이에 따른 HCI이 방지될 수 있다.
실시 예에서, 제1 디스차지 전압(Vdch1) 및 제2 디스차지 전압(Vdch2)이 각각 선택된 워드라인(Selected WL) 및 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 인가되는 시간 (P1)은 프로그램 루프가 증가함에 따라 증가될 수 있다. 또는, 제1 디스차지 전압(Vdch1) 및 제2 디스차지 전압(Vdch2)이 각각 선택된 워드라인(Selected WL) 및 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 인가되는 시간 (P1)은 인가된 프로그램 펄스의 개수가 증가함에 따라 증가할 수 있다.
다양한 실시 예에서, 제어 전압(Vctrl)이 비선택 소스 선택 라인(Unselected SSL)에 인가되는 시간을 기준 시간(tref)이라고 하면, 기준 시간(tref)은 프로그램 루프가 증가함에 따라 증가될 수 있다. 또는, 기준 시간(tref)은 인가된 프로그램 펄스의 개수가 증가함에 따라 증가할 수 있다.
T4~T5에서, 메모리 장치가 공통 소스 라인을 통해 채널 전압을 프리차지 하는 동안, 소스 라인 쪽을 통해 프리 차지 전압(Vpre)이 채널로 전달될 수 있다. 또한, 공통 소스 라인(CSL)과 비트 라인(BL)은 채널을 통해 연결되므로, 프리 차지 전압(Vpre)이 비트 라인으로 채널을 통해 전달될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 14를 참조하면, T0'~T6'은 프로그램 동작에 포함된 검증 단계를 나타내고, T6'~T7'은 프로그램 동작에 포함된 프로그램 전압 인가 단계를 나타낸다. 메모리 장치는 T0'이전에 프로그램 전압 인가 단계를 수행할 수 있다.
도 14의 T0'~T3'구간의 동작과 T4'~T7'의 메모리 장치의 동작은 도 13을 참조하여 설명된 T0~T3구간의 동작 및 T4~T7 구간의 메모리 장치의 동작과 동일하다.
도 14의 실시 예가 도 13의 실시 예와 다른 점은 T3'~T4'에서, 도 13의 실시 예와 달리, 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 제2 디스차지 전압(Vdch2)을 인가하지 않고, T3'에 그라운드 전압으로 디스차지하는 것이다. 즉, 도 14의 실시 예를 참조하면, 메모리 장치는 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)을 소거 검증 전압(Vpass) 에서 제2 디스차지 전압(Vdch2)을 거쳐 그라운드 전압으로 디스차지 하지 않는다. 메모리 장치는, 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)을 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)과 함께 소거 검증 전압(Vpass) 에서 그라운드 전압으로 바로 디스차지 할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 15를 참조하면, T0''~T6''은 프로그램 동작에 포함된 검증 단계를 나타내고, T6''~T7''은 프로그램 동작에 포함된 프로그램 전압 인가 단계를 나타낸다. 메모리 장치는 T0''이전에 프로그램 전압 인가 단계를 수행할 수 있다.
검증 단계(Verify Step)는 프리차지(Precharge) 구간, 이벨류에이션(evaluation) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
T0''~T1''은 프리차지(Precharge) 구간이고, T1''~T2''는 이벨류에이션(evaluation) 구간이고, T3''~T6''는 디스차지(Discharge) 구간일 수 있다.
메모리 셀들은 워드라인 순서에 따라 순차적으로 프로그램 될 수 있다. 따라서, 비선택된 워드라인들(Unselected WL) 중 선택된 워드라인(Selected WL)보다 먼저 프로그램 된 워드라인들에 연결된 메모리 셀들은 프로그램된 상태이고, 선택된 워드라인(Selected WL)보다 나중에 프로그램될 워드라인들에 연결된 메모리 셀들은 소거 상태에 해당하는 문턱 전압을 가질 수 있다.
도 15에서 메모리 장치는 소스 선택라인(SSL)에 인접한 워드라인(WL)에서부터 드레인 선택 라인(DSL)에 인접한 워드라인(WL) 방향으로 순차적으로 프로그램 동작을 수행한다고 가정한다. 즉, 도 15의 실시 예는 도 13 내지 14의 실시 예의 경우와 반대 방향으로 메모리 셀들을 프로그램 하는 경우의 실시 예를 나타낸다.
따라서, 선택된 워드라인(Selected WL)과 드레인 선택라인(DSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)에 연결된 메모리 셀들은 선택된 워드라인(Selected WL)보다 프로그램 순서가 뒤에 있으므로, 소거 상태의 메모리 셀들일 수 있다. 또한, 선택된 워드라인(Selected WL)과, 소스 선택라인(SSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)에 연결되는 메모리 셀들은 선택된 워드라인(Selected WL)보다 프로그램 순서가 앞에 있으므로, 저장된 데이터에 해당하는 문턱전압으로 프로그램 된 상태일 수 있다.
도 15에서, 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)은 선택된 워드라인(Selected WL)과, 드레인 선택라인(DSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)이다. 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)은 선택된 워드라인(Selected WL)과, 소스 선택라인(SSL) 사이에 위치하는 비선택된 워드라인들(Unselected WL)이다.
제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 연결된 메모리 셀들은 소거 상태에 해당하고, 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 연결된 메모리 셀들은 프로그램 상태에 해당한다.
메모리 장치는 T0''~T1''에서, 선택된 워드라인(Selected WL)에 검증 전압(Vpv)을 인가하고, 비선택된 워드라인들(GROUP 1,2 Unselected WL)에는 검증 패스 전압(Vpass)을 인가할 수 있다. 검증 전압(Vpv)은 선택된 메모리 셀들의 프로그램 상태를 판단하기 위한 전압일 수 있다. 검증 패스 전압(Vpass)은 비선택된 워드라인들(GROUP 1,2 Unselected WL)에 연결된 메모리 셀들이 비트 라인의 전압에 영향을 미치지 않도록 턴온 시키는 전압일 수 있다.
선택된 메모리 스트링의 드레인 선택 라인인 선택된 드레인 선택 라인(Selected DSL)에는 드레인 선택 트랜지스터를 턴온시키는 드레인 선택 전압(VDSL)이 인가될 수 있다. 또한, 비선택된 메모리 스트링의 드레인 선택 라인인 비선택 드레인 선택 라인(Unselected DSL)에도 드레인 선택 트랜지스터를 턴온시키는 드레인 선택 전압(VDSL)이 인가될 수 있다. 이는 비선택 스트링의 채널 전위가 비선택된 워드라인들(Unselected WL)에 인가되는 고전위의 검증 패스 전압(Vpass)에 의해 과도하게 증가하는 것을 방지하기 위함이다.
선택된 메모리 스트링의 소스 선택 라인인 선택된 소스 선택 라인(Selected SSL)에는 소스 선택 트랜지스터를 턴온시키는 소스 선택 전압(VSSL)이 인가될 수 있다. 또한, 비선택된 메모리 스트링의 소스 선택 라인인 비선택 소스 선택 라인(Unselected SSL)에도 소스 선택 트랜지스터를 턴온시키는 소스 선택 전압(VSSL)이 인가될 수 있다. 이는 비선택 스트링의 채널 전위가 비선택된 워드라인들(Unselected WL)에 인가되는 고전위의 검증 패스 전압(Vpass)에 의해 과도하게 증가하는 것을 방지하기 위함이다.
공통 소스 라인(CSL)에는 접지 전압이 인가될 수 있다.
T1''에서, 비선택 드레인 선택 라인(Unselected DSL)과 비선택 소스 선택 라인(Unselected SSL)에 인가되던 드레인 선택 전압(VDSL) 및 소스 선택 전압(VSSL)이 디스차지 될 수 있다. 예를 들면, 메모리 장치는, 비선택 드레인 선택 라인(Unselected DSL)과 비선택 소스 선택 라인(Unselected SSL)에 접지 전압레벨을 갖는 그라운드 전압을 인가할 수 있다. 이는 비선택 스트링을 비트라인과 공통 소스 라인(CSL)로부터 분리시키고, 플로팅 상태가 되도록 한다.
T2''에서, 선택된 워드라인(Selected WL)의 전위가 이퀄라이징 전압(veq)으로 상승될 수 있다. 이퀄라이징 전압(veq)은 검증 패스 전압(Vpass)과 같은 레벨일 수 있다. 또는 실시 예에서, T2에서 선택된 워드라인(Selected WL)에 인가되는 전압은 비선택된 워드라인들(GROUP 1,2 Unselected WL)에 인가되던 전압과 같은 레벨의 전압일 수 있다.
T2''에서, 선택된 소스 선택 라인(Selected DSL)은 0V의 그라운드 전압으로 디스차지 될 수 있다. 선택된 드레인 선택 라인(Selected SSL)에는 제어 전압(Vctrl)이 인가될 수 있다.
T3''~T5''동안, 선택된 워드라인(Selected WL)에 제1 디스차지 전압(Vdch1)이 인가될 수 있다. 제1 디스차지 전압(Vdch1)은 0V보다 높고, 이퀄라이징 전압(veq)보다 낮은 전압일 수 있다.
T3''~T5''동안, 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 제2 디스차지 전압(Vdch2)이 인가될 수 있다. 실시 예에서, 제2 디스차지 전압(Vdch2)은 제1 디스차지 전압(Vdch1)보다 낮은 레벨일 수 있다. 실시 예에서, 제2 디스차지 전압(Vdch2)은 T4''에서 비트 라인(BL)에 인가되는 프리차지 전압(Vpre)를 채널 영역에 전달할 수 있는 최소 전압 레벨 일 수 있다.
T3''에서 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)의 전압은 그라운드 전압으로 디스차지될 수 있다. 즉, 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)에 0V가 인가될 수 있다.
T4''~T5''에서, 비트 라인을 통해 채널 전압이 프리차지 될 수 있다.
구체적으로, T4''에서, 비선택 드레인 선택 라인(Unselected DSL)에 제어 전압(Vctrl)이 인가될 수 있다. 또한, 비트 라인(BL)에 전압을 공급하는 제어신호(PBSENSE)에 따라 비트 라인(BL)에 프리차지 전압(Vpre)이 인가될 수 있다. 실시 예에서, 제어 전압(Vctrl)은 비트 라인(BL)에 인가되는 프리차지 전압(Vpre)을 채널 영역에 전달하도록 비선택 스트링의 드레인 선택 트랜지스터를 턴온 시키는 전압일 수 있다. 실시 예에서, 제어 전압(Vctrl)은 제1 디스차지 전압(Vdch1)보다 높은 레벨을 가질 수 있다.
T5''에서, 선택된 워드라인(Selected WL), 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL), 선택된 소스 선택 라인(Selected SSL) 및 비선택된 소스 선택 라인(Unselected SSL)이 그라운드 전압으로 디스차지 될 수 있다. 즉, 메모리 장치는 선택된 워드라인(Selected WL), 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL), 선택된 소스 선택 라인(Selected SSL) 및 비선택된 소스 선택 라인(Unselected SSL)에 0V를 인가할 수 있다.
도 15의 실시 예에 따르면, 본 발명의 실시 예에 따른 메모리 장치는 검증 단계의 디스차지 구간에서 워드라인들의 전압을 두 단계로 디스차지 할 수 있다. 즉, P1동안 선택된 워드라인(Selected WL) 및 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 각각 제1 디스차지 전압(Vdch1) 및 제2 디스차지 전압(Vdch2)을 인가하고, P2동안 모든 워드라인들 및 선택 라인들을 0V의 그라운드 전압으로 디스차지 한다. 또한, P1구간 중 미리 설정된 기준 시간(tref)동안 비선택된 드레인 선택 라인(Unselected DSL)에 제어 전압(Vctrl)을 인가하고, 비트 라인(BL)에 프리차지 전압을 인가한다. 이를 통해 네거티브 부스팅시, 채널 내의 전압 레벨 차이에 따른 HCI이 방지될 수 있다.
실시 예에서, 제1 디스차지 전압(Vdch1) 및 제2 디스차지 전압(Vdch2)이 각각 선택된 워드라인(Selected WL) 및 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 인가되는 시간 (P1)은 프로그램 루프가 증가함에 따라 증가될 수 있다. 또는, 제1 디스차지 전압(Vdch1) 및 제2 디스차지 전압(Vdch2)이 각각 선택된 워드라인(Selected WL) 및 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 인가되는 시간 (P1)은 인가된 프로그램 펄스의 개수가 증가함에 따라 증가할 수 있다.
다양한 실시 예에서, 제어 전압(Vctrl)이 비선택 드레인 선택 라인(Unselected DSL)에 인가되는 시간을 기준 시간(tref)이라고 하면, 기준 시간(tref)은 프로그램 루프가 증가함에 따라 증가될 수 있다. 또는, 기준 시간(tref)은 인가된 프로그램 펄스의 개수가 증가함에 따라 증가할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하는 파형도이다.
도 16을 참조하면, T0'''~T6'''은 프로그램 동작에 포함된 검증 단계를 나타내고, T6'''~T7'''은 프로그램 동작에 포함된 프로그램 전압 인가 단계를 나타낸다. 메모리 장치는 T0'''이전에 프로그램 전압 인가 단계를 수행할 수 있다.
도 16의 T0'''~T3'''구간의 동작과 T4'''~T7'''의 메모리 장치의 동작은 도 15를 참조하여 설명된 T0''~T3''구간의 동작 및 T4''~T7'' 구간의 메모리 장치의 동작과 동일하다.
도 16의 실시 예가 도 15의 실시 예와 다른 점은 T3'''~T4'''에서, 도 15의 실시 예와 달리, 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)에 제2 디스차지 전압(Vdch2)을 인가하지 않고, T3''에 그라운드 전압으로 디스차지하는 것이다. 즉, 도 16의 실시 예를 참조하면, 메모리 장치는 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)을 소거 검증 전압(Vpass) 에서 제2 디스차지 전압(Vdch2)을 거쳐 그라운드 전압으로 디스차지 하지 않는다. 메모리 장치는, 제2 비선택 워드라인 그룹(GROUP 2 Unselected WL)을 제1 비선택 워드라인 그룹(GROUP 1 Unselected WL)과 함께 소거 검증 전압(Vpass) 에서 그라운드 전압으로 바로 디스차지 할 수 있다.
도 17은 도 2의 제어로직에 포함된 프로그램 동작 제어부의 구성을 설명하는 블록도이다.
도 17에서, 메모리 장치는 메모리 셀 어레이(710), 로우 디코더(720), 전압 생성부(730), 페이지 버퍼 그룹(740) 및 프로그램 동작 제어부(750)를 포함할 수 있다. 메모리 셀 어레이(710), 로우 디코더(720), 전압 생성부(730) 및 페이지 버퍼 그룹(740)는 각각 도 2를 참조하여 설명된 메모리 셀 어레이(110), 로우 디코더(121), 전압 생성부(122) 및 페이지 버퍼 그룹(123)과 동일하게 구성되고 동작할 수 있음으로, 여기서는 프로그램 동작 제어부(750)의 동작에 중점을 두어 설명한다.
프로그램 동작 제어부(750)는 도 2를 참조하여 설명된 제어로직(130)에 포함될 수 있다.
도 17을 참조하면, 프로그램 동작 제어부(750)는 상태 머신(751), 검증 관련 전압 제어부(752), 워드라인 제어신호 생성부(753), 선택라인 제어 신호 생성부(754), 페이지 버퍼 제어신호 생성부(755) 및 소스 라인 제어부(756)를 포함할 수 있다.
상태 머신(751)은 메모리 장치를 제어하는 메모리 컨트롤러로부터 입력되는 프로그램 커맨드에 따라 검증 단계를 수행하도록 주변 회로들을 제어하는 검증 제어 신호들을 생성하고, 생성된 검증 제어 신호들을 출력할 수 있다. 구체적으로, 상태 머신(751)은 검증 단계에 사용되는 다양한 레벨의 전압들인 검증 관련 전압의 생성을 위해 제1 검증 제어 신호(Verify CNTL1)를 검증 관련 전압 제어부(752)에 제공할 수 있다. 검증 관련 전압 제어부(752)는 제1 검증 제어 신호(Verify CNTL1)에 응답하여, 전압 생성부(730)를 제어하는 검증 동작 신호(OPSIG(verify))를 생성하고, 생성된 검증 동작 신호(OPSIG(verify))를 전압 생성부(730)에 제공할 수 있다. 전압 생성부(730)는 검증 동작 신호(OPSIG(verify))에 따라, 검증 단계에 사용되는 다양한 검증 관련 전압(Vop)들을 생성하고, 생성된 검증 관련 전압(Vop)들을 로우 디코더(720)에 제공할 수 있다.
실시 예에서, 상태 머신(751)은 공통 소스 라인에 검증 단계의 디스차지 구간에서 프리차지 전압이 인가되는 타이밍을 제어하기 위해 제2 검증 제어 신호(Verify CNTL2)를 생성하고, 생성된 제2 검증 제어 신호(Verify CNTL2)을 소스 라인 제어부(756)에 제공할 수 있다.
소스 라인 제어부(756)은 제2 검증 제어 신호(Verify CNTL2)에 따라 메모리 셀 어레이(710)의 공통 소스 라인에 프리차지 전압(CSL(verify))을 인가할 수 있다.
실시 예에서, 상태 머신(751)은 메모리 셀 어레이와 연결되는 행 라인들 및 비트 라인들에 인가되는 검증 관련 전압(Vop)의 인가 타이밍을 제어하기 위해 제3 검증 제어 신호(Verify CNTL3)를 생성하고, 생성된 제3 검증 제어 신호(Verify CNTL3)를 워드라인 제어신호 생성부(753), 선택라인 제어 신호 생성부(754) 및 페이지 버퍼 제어신호 생성부(755)에 제공할 수 있다.
워드라인 제어신호 생성부(753) 및 선택라인 제어 신호 생성부(754)는 제3 검증 제어 신호(Verify CNTL3)에 따라 워드라인 제어신호(WL(verify)) 및 선택 라인 제어신호(SL(verify))를 로우 디코더에 제공할 것이다. 로우 디코더(720)는 워드라인 제어신호(WL(verify)) 및 선택 라인 제어신호(SL(verify))에 따라 결정되는 타이밍에 전압 생성부(730)가 생성한 검증 관련 전압들(Vop)을 메모리 셀 어레이(710)에 제공할 수 있다.
페이지 버퍼 제어신호 생성부(755)는 제3 검증 제어 신호(Verify CNTL3)에 응답하여, 페이지 버퍼 그룹을 제어하는 페이지 버퍼 제어신호(PBSIGNAL(verify))을 페이지 버퍼 그룹(740)에 제공할 수 있다. 페이지 버퍼 그룹(740)은 페이지 버퍼 제어신호(PBSIGNAL(verify))에 따라 메모리 셀 어레이(710)에 연결된 비트 라인들에 전압을 제공할 수 있다.
도 18은 도 1의 메모리 컨트롤러(200)의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 버퍼 메모리
400: 호스트

Claims (20)

  1. 공통 소스 라인과 비트라인 사이에 연결된 복수의 메모리 셀들, 상기 공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결되는 소스 선택 라인 및 상기 비트라인과 상기 복수의 메모리 셀들 사이에 연결되는 드레인 선택 라인을 각각 포함하는 복수의 메모리 셀 스트링들을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 복수의 메모리 셀들에 연결된 워드라인들 중 선택된 워드라인의 전압을 상기 비선택된 워드라인들의 전압과 일치시키는 단계; 및
    상기 선택된 워드라인 및 상기 비선택된 워드라인들을 디스차지하는 동안 상기 공통 소스 라인을 통해 상기 복수의 메모리 셀 스트링들의 채널 영역을 프리차지 하는 단계;를 포함하는 동작 방법.
  2. 제 1항에 있어서, 상기 일치시키는 단계는,
    상기 선택된 워드라인에 상기 비선택된 워드라인에 인가되는 전압과 같은 레벨의 전압인 이퀄라이징 전압을 인가하는 단계; 및
    상기 복수의 메모리 셀 스트링들 중 선택된 메모리 셀 스트링의 드레인 선택 라인을 디스차지 하는 단계;를 포함하는 동작 방법.
  3. 제 2항에 있어서, 상기 이퀄라이징 전압은,
    상기 비선택된 워드라인들에 연결된 메모리 셀들을 턴온 시키는 전압인 동작 방법.
  4. 제 2항에 있어서, 상기 일치시키는 단계는,
    상기 선택된 메모리 셀 스트링의 소스 선택 라인에 제어 전압을 인가하는 단계;를 더 포함하는 동작 방법.
  5. 제 4항에 있어서, 상기 제어 전압은,
    상기 공통 소스 라인을 통해 인가되는 프리차지 전압을 상기 복수의 메모리 셀 스트링들의 채널 영역에 전달하도록 상기 복수의 메모리 셀 스트링들 중 비선택된 스트링들의 소스 선택 라인에 연결된 소스 선택 트랜지스터를 턴온 시키는 최소 전압 레벨인 동작 방법.
  6. 제 1항에 있어서, 상기 프리차지 하는 단계는,
    상기 선택된 워드라인에 제1 디스차지 전압을 인가하고, 상기 비선택된 워드라인들 중 상기 선택된 워드라인과 상기 소스 선택 라인 사이에 위치하는 비선택된 워드라인들인 제1 비선택 워드라인 그룹에 제2 디스차지 전압을 인가하는 단계; 및
    상기 제1 디스차지 전압 및 제2 디스차지 전압이 인가되는 동안, 상기 선택된 워드라인과 상기 드레인 선택 라인 사이에 위치하는 비선택된 워드라인들인 제2 비선택 워드라인 그룹에 그라운드 전압을 인가하는 단계;를 포함하는 동작 방법.
  7. 제 6항에 있어서, 상기 프리차지 하는 단계는,
    상기 선택된 워드라인과 상기 제1 비선택 워드라인 그룹에 상기 제1 디스차지 전압 및 제2 디스차지 전압이 각각 인가되는 동안, 미리 설정된 기준 시간만큼, 상기 복수의 메모리 셀 스트링들 중 비선택된 스트링들의 소스 선택 라인에 제어 전압을 인가하는 단계;를 더 포함하는 동작 방법.
  8. 제 7항에 있어서, 상기 제1 디스차지 전압은,
    상기 제2 디스차지 전압보다 높은 전압 레벨을 갖는 동작 방법.
  9. 제 7항에 있어서, 상기 제어 전압은,
    상기 제1 디스차지 전압보다 높은 전압 레벨을 갖는 동작 방법.
  10. 제 6항에 있어서, 상기 프리차지 하는 단계는,
    상기 비선택된 스트링들의 소스 선택 라인에 제어 전압이 인가되는 동안, 상기 공통 소스 라인에 프리 차지 전압을 인가하는 단계;를 더 포함하는 동작 방법.
  11. 제 10항에 있어서, 상기 제2 디스차지 전압은,
    상기 프리 차지 전압을 상기 채널 영역에 전달할 수 있는 최소 전압 레벨인 동작 방법.
  12. 제 10항에 있어서, 상기 프리차지 하는 단계는,
    상기 공통 소스 라인에 프리 차지 전압이 인가되는 동안, 상기 선택된 워드라인에 연결된 메모리 셀들에 저장될 데이터에 따라 상기 비트 라인 전압을 설정하는 단계;를 더 포함하는 동작 방법.
  13. 제 1항에 있어서, 상기 프리차지 하는 단계는,
    상기 선택된 워드라인에 제1 디스차지 전압을 인가하고, 상기 비선택된 워드라인들에 그라운드 전압을 인가하는 단계; 및;
    상기 선택된 워드라인에 상기 제1 디스차지 전압이 인가되는 동안 미리 설정된 기준 시간만큼, 상기 복수의 메모리 셀 스트링들 중 비선택된 스트링들의 소스 선택 라인에 제어 전압을 인가하는 단계; 및
    상기 비선택된 스트링들의 소스 선택 라인에 제어 전압이 인가되는 동안, 상기 공통 소스 라인에 프리 차지 전압을 인가하는 단계;를 포함하는 동작 방법.
  14. 제 1항에 있어서, 상기 프리차지 하는 단계는,
    상기 선택된 워드라인에 제1 디스차지 전압을 인가하고, 상기 비선택된 워드라인들 중 이후에 프로그램 동작이 수행될 비선택된 워드라인들에 제2 디스차지 전압을 인가하는 단계; 및
    상기 제1 디스차지 전압 및 제2 디스차지 전압이 인가되는 동안, 상기 비선택된 워드라인들 중 프로그램 동작이 수행된 비선택된 워드라인들에 그라운드 전압을 인가하는 단계;를 포함하는 동작 방법.
  15. 제 14항에 있어서, 상기 프리차지 하는 단계는,
    상기 선택된 워드라인과 상기 프로그램 동작이 수행될 비선택된 워드라인들에 상기 제1 디스차지 전압 및 제2 디스차지 전압이 각각 인가되는 동안, 미리 설정된 기준 시간만큼, 상기 복수의 메모리 셀 스트링들 중 비선택된 스트링들의 드레인 선택 라인 또는 소스 선택 라인 중 어느 하나에 제어 전압을 인가하는 단계; 및
    비선택된 스트링들의 드레인 선택 라인 또는 소스 선택 라인 중 어느 하나에 제어 전압이 인가되는 동안, 상기 공통 소스 라인 또는 상기 비트 라인 중 어느 하나에 프리차지 전압을 인가하는 단계;를 포함하는 동작 방법.
  16. 제 15항에 있어서, 상기 기준 시간은,
    상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 전압을 인가한 횟수가 증가할수록 길이가 증가하는 동작 방법.
  17. 공통 소스 라인과 비트라인 사이에 연결된 복수의 메모리 셀들, 상기 공통 소스 라인과 상기 복수의 메모리 셀들 사이에 연결되는 소스 선택 라인 및 상기 비트라인과 상기 복수의 메모리 셀들 사이에 연결되는 드레인 선택 라인을 각각 포함하는 복수의 메모리 셀 스트링들;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 전압을 인가하는 프로그램 전압 인가 단계 및 선택된 메모리 셀들의 프로그램 상태를 검증하는 검증 단계를 포함하는 복수의 프로그램 루프들을 수행하는 주변 회로; 및
    상기 검증 단계에서, 상기 선택된 메모리 셀들과 연결되는 선택된 워드라인 및 상기 선택된 메모리 셀들 이외의 메모리 셀들인 비선택된 메모리 셀들과 연결되는 복수의 비선택된 워드라인들을 디스차지 하는 동안, 상기 공통 소스 라인 또는 비트라인을 통해 상기 복수의 메모리 셀 스트링들의 채널 영역에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
  18. 제 17항에 있어서, 상기 프로그램 동작 제어부는,
    상기 메모리 장치를 제어하는 메모리 컨트롤러로부터 입력되는 프로그램 커맨드에 따라 상기 검증 단계를 수행하도록 주변 회로들을 제어하는 검증 제어 신호들을 생성하는 상태 머신; 및
    상기 검증 제어 신호에 따라 상기 검증 단계에 이용되는 복수의 전압들을 생성할 것을 지시하는 검증 동작 신호를 생성하는 검증 관련 전압 제어부;를 포함하는 메모리 장치.
  19. 제 18항에 있어서, 상기 프로그램 동작 제어부는,
    상기 공통 소스 라인에 인가될 상기 프리차지 전압을 제어하는 소스 라인 제어부;를 더 포함하는 메모리 장치.
  20. 제 19항에 있어서, 상기 프로그램 동작 제어부는,
    상기 선택된 워드라인, 상기 복수의 비선택된 워드라인들에 인가되는 전압을 제어하는 워드라인 제어신호 생성부;
    상기 소스 선택 라인 및 상기 드레인 선택 라인에 인가되는 전압을 제어하는 선택 라인 제어신호 생성부; 및
    상기 비트라인에 인가될 전압을 제어하는 페이지 버퍼 제어신호 생성부;를 더 포함하는 메모리 장치.
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