KR101635502B1

KR101635502B1 - 반도체 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR101635502B1
Application number: KR1020090066933A
Authority: KR
Inventors: 장재훈; 최정달
Original assignee: 삼성전자주식회사
Priority date: 2009-07-22
Filing date: 2009-07-22
Publication date: 2016-07-01
Also published as: US20110019486A1; US8427881B2; JP5599049B2; KR20110009503A; JP2011028833A

Abstract

본 발명에 따른 반도체 메모리 장치의 프로그램 방법은, 상기 복수의 비트 라인들 중 프로그램 비트 라인과 연결되는 적어도 하나의 인히빗 스트링의 채널, 및 인히빗 비트 라인에 연결되는 인히빗 스트링들 중 적어도 어느 하나의 채널을 상기 공통 소스 라인으로 제공되는 프리차지 전압으로 충전하는 단계와, 그리고 워드 라인 전압을 상기 복수의 셀 스트링들에 제공하여 상기 충전된 채널을 부스팅(Boosting)시키는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 3차원 반도체 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 따라서, 증가된 집적도가 특히 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀의 점유 면적에 의해 주로 결정되었다. 따라서, 집적도는 미세 패턴을 형성하는 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하며, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리의 구현을 위해서는 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있는 기술이 요구된다. 더불어, 3차원으로 형성되는 메모리 셀들의 제어를 위해서는 3차원에 최적화된 제어 방법 및 제어 수단들이 구비되어야 한다.

특히, 3차원 반도체 메모리 장치의 프로그램 동작에 있어서, 복잡한 라인들의 제어를 효과적으로 수행하여 신뢰성 높은 제품을 구현하기 위한 기술이 절실하다.

본 발명이 달성하기 위한 기술적 과제는 프로그램 교란(Program Disturbance)를 억제할 수 있는 3차원 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은, 상기 복수의 비트 라인들 중 프로그램 비트 라인에 연결되는 적어도 하나의 인히빗 스트링의 채널과, 인히빗 비트 라인에 연결되는 적어도 하나의 인히빗 스트링의 채널을 상기 공통 소스 라인으로 제공되는 프리차지 전압으로 충전하는 단계; 및 워드 라인 전압을 상기 복수의 셀 스트링들에 제공하여 상기 충전된 채널을 부스팅(Boosting)시키는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른, 프로그램 비트 라인에 연결되는 프로그램 스트링 및 제1 인히빗 스트링과, 인히빗 비트 라인에 연결되는 제2 및 제3 인히빗 스트링들을 포함하는 반도체 메모리 장치의 프로그램 방 법은, 상기 제1 인히빗 스트링의 채널과 그리고 상기 제1 인히빗 스트링과 동일한 선택 라인에 의하여 연결되는 상기 제2 인히빗 채널을 공통 소스 라인으로부터 제공되는 프리차지 전압으로 충전하는 단계; 및 워드 라인 전압을 제1 및 제2 인히빗 스트링들에 제공하여 상기 충전된 채널을 부스팅(Boosting)시키는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 공통 소스 라인; 상기 공통 소스 라인 상에 배치되는 복수의 비트 라인들; 및 상기 공통 소스 라인과 상기 복수의 비트 라인들 사이에 배치되는 복수의 셀 스트링들을 포함하되, 상기 셀 스트링들 각각은 복수의 스트링 선택 트랜지스터들을 포함하는 상부 선택 구조체, 복수의 메모리 셀 트랜지스터들을 포함하는 메모리 구조체 및 상기 공통 소스 라인과의 연결을 제어하는 복수의 접지 선택 트랜지스터들을 포함하는 하부 선택 구조체를 구비하고, 프로그램 동작시, 인히빗 스트링의 채널은 상기 공통 소스 라인으로 제공되는 프리차지 전압으로 충전되거나, 상기 비트 라인으로 제공되는 전원 전압으로 충전된다.

이상과 같은 본 발명에 따른 3차원 반도체 메모리 장치 및 그것의 프로그램 방법에 따르면, 프로그램을 위하여 선택된 비트 라인을 공유하는 스트링들의 채널 부스팅 효율을 높일 수 있다. 그 결과, 프로그램 교란이 효과적으로 차단되어 높은 데이터 신뢰성을 갖는 3차원 반도체 메모리 장치를 구현할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

본 명세서에서, 어떤 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.

이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부 터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 또한, 본 발명의 실시예에 대한 기술에서 '충전'과 '프리차지'라는 용어가 혼용되어 사용될 수 있으나, 실질적으로 동일한 의미로 해석될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 셀 어레이(110)를 포함한다. 셀 어레이(110)는 3차원적으로 배열되는 메모리 셀들을 포함한다. 그리고, 반도체 메모리 장치(100)는 3차원적으로 배열된 셀 어레이(110)에 데이터를 쓰거나 읽기 위한 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150) 그리고 전압 발생기(160)를 포함한다.

셀 어레이(110)는 복수의 낸드형 셀 스트링(NAND Cell String)을 포함한다. 각각의 셀 스트링은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 도 1에서는 예로서, 수직 방향으로 채널을 형성하는 수직 구조의 셀 스트링들이 도시되어 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 각각의 워드 라인들은 셀 스트링에 포함되는 메모리 셀들의 제어 게이트를 구성한다. 이 경우, 메모리 셀의 채널은 수직 방향으로(예를 들면, 셀 스트링(CSTR)과 평행하도록) 형성될 수 있다.

본 발명의 셀 어레이(110) 배열에 따르면, 어느 하나의 비트 라인(Bit Line)을 공유하는 셀 스트링들 각각을 개별적으로 선택할 수 있다. 개별적으로 선택되는 각각의 셀 스트링들은 서로 전기적으로 분리된 복수의 접지 선택 라인 들(GSL: Ground Selection Line)에 연결된다. 따라서, 접지 선택 라인들(GSL)의 제어를 통해서 하나의 비트 라인을 공유하는 셀 스트링들 각각의 채널들은 선택적으로 프리차지될 수 있다. 예를 들면, 프로그램을 위해서 0V가 인가되는 비트 라인(이하, 프로그램 비트 라인이라 칭함)에는 복수의 셀 스트링들이 연결된다. 하지만, 프로그램 비트 라인에 연결되는 셀 스트링들 중에서도 프로그램 인히빗(Program Inhibit)되는 스트링(이하, 인히빗 스트링이라 칭함)이 존재할 수 있다. 이러한 인히빗 스트링의 채널 전위는 워드 라인에 프로그램 전압(Vpgm)이 인가될 때 충분히 부스팅(Boosting)되어야 한다. 이 경우, 공통 소스 라인(CSL)을 통해서 인히빗 스트링의 채널을 프로그램 동작 이전에 미리 충전할 수 있다면 채널의 부스팅 효율은 높아진다.

디코더(120)는 어드레스(Address, 미도시됨)를 디코딩하여 셀 어레이(110)의 워드 라인들 중 어느 하나를 선택한다. 디코더(120)는 셀 어레이(110)의 선택된 워드 라인에 전압 발생기(160)로부터 제공되는 워드 라인 전압(V_WL)을 전달한다. 예를 들면, 프로그램 동작 모드에서 디코더(120)는 선택된 워드 라인에는 프로그램 전압(Vpgm)을, 비선택 워드 라인에는 패스 전압(Vpass)을 제공할 것이다. 또한, 디코더(120)는 선택 라인들(SSL, GSL, i는 1 이상의 정수)에 선택 전압을 제공한다. 선택 라인들(SSL, GSL, i는 1 이상의 정수)에 제공되는 선택 전압에 의하여 셀 어레이(110)의 선택된 층에서 선택된 셀이 액세스될 수 있다.

프로그램 동작시 인히빗 스트링들 중에는 비트 라인을 통해서 제공되는 전 압으로 채널이 프리차지될 수 없는 것들이 존재한다. 이때, 디코더(120)는 공통 소스 라인(CSL)으로부터 제공되는 프리차지 전압(Vpre)이 인히빗 스트링의 채널에 제공되도록 접지 선택 라인(GSL)을 제어할 수 있다. 인히빗 스트링의 채널 전위는 프리차지 전압(Vpre)에 의해서 상승한다. 그리고, 인히빗 스트링의 채널 전위가 특정 레벨에 도달하면, 셀 스트링의 구조에 의하여 채널은 전기적으로 고립되는 플로팅 상태에 도달할 수 있다.

페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 스트링들이 수직 구조로 형성되는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지하여 입출력 버퍼(140)로 전달한다.

입출력 버퍼(140)는 입력받는 데이터를 페이지 버퍼(130)로 전달하거나, 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 디코더(120)에 전달한다.

제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어에 응답하여, 프로그램, 읽기 그리고 소거 동작 모드를 실행하기 위한 제어 동작을 수행한다. 제어 로직(150)은 프로그램 동작시, 셀 어레이(110)의 공통 소스 라인(CSL)으로 인히빗 스트링의 채널을 충전하기 위한 프리차지 전압(Vpre)을 생성하도록 전압 발생기(160)를 제어한다. 동작 모드에 따라, 제어 로직(150)은 비트 라인들(BL<0>~BL<n-1>)을 통해서 데이터를 기입하거나 감지하도록 페이지 버퍼(130)를 제어한다.

전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread) 등이 있다. 전압 발생기(160)는 프로그램 동작시에 인히빗 스트링의 채널을 충전하기 위한 프리차지 전압(Vpre)을 생성한다. 그리고 전압 발생기(160)는 스트링 선택 라인들(SSL)과 접지 선택 라인들(GSL)에 제공될 전압을 생성한다. 접지 선택 라인들(GSL)에 제공되는 선택 전압과 공통 소스 라인(CSL)에 제공되는 프리차지 전압(Vpre)은 효과적으로 인히빗 스트링의 채널을 플로팅시킬 수 있는 레벨로 정의되어야 할 것이다.

도 2는 본 발명의 실시예에 따른 도 1의 셀 어레이(110)를 도시하는 회로도이다. 도 2를 참조하면, 본 발명의 셀 어레이(110)는 상부에 Y 방향으로 형성되는 복수의 비트 라인들(BL<0>~BL<2>)이 포함된다. 그리고, 하부의 XY 평면에는 공통 소스 라인(CSL)이 형성된다. 복수의 셀 스트링(CSTR)들은 복수의 비트 라인들(BL<0>~BL<2>)과 공통 소스 라인(CSL) 사이에서 Z 방향으로 형성된다.

하나의 비트 라인(BL<1>)에 연결되는 셀 스트링들에 대한 설명을 통해서 셀 어레이(110)의 특징이 설명될 것이다. 비트 라인(BL<1>)에 연결되는 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST)를 포함한다. 스트링 선택 트랜지스터(SST)에 의해서 셀 스트링들은 비트 라인(BL<1>)과 전기적으로 연결 또는 차단된 다. 그리고, 비트 라인(BL<1>)에 연결되는 셀 스트링들(CSTR) 각각은 접지 선택 트랜지스터(GST)를 포함한다. 접지 선택 트랜지스터(GST)에 의해서 셀 스트링(CSTR)은 공통 소스 라인(CSL)과 전기적으로 연결 또는 차단된다. 그리고 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에는 직렬 연결된 메모리 셀 트랜지스터들(MCT)이 Z 방향으로 연결된다.

본 발명의 실시예에 따른 셀 어레이(110)에서, 워드 라인(WL<3>)은 하나의 층(Layer)에 포함되는 메모리 셀 트랜지스터들에 공통으로 연결된다. 그리고 워드 라인들(WL<0>~WL<2>) 각각은 대응하는 층(Layer)의 메모리 셀 트랜지스터들에 공통으로 연결된다. 따라서, 하나의 층(Layer)에 포함되는 메모리 셀 트랜지스터들은 동일한 워드 라인 전압을 제공받는다. 프로그램 동작시, 워드 라인들(WL<0>~WL<3>) 중 선택된 어느 하나에는 프로그램 전압(Vpgm)이 인가되고, 나머지 비선택 워드 라인들에는 패스 전압(Vpass)이 인가될 수 있다. 따라서, 선택된 워드 라인에 대응하는 층의 모든 메모리 셀들은 프로그램 전압(Vpgm)을 제공받게 된다.

반면에, 하나의 층에 형성되는 스트링 선택 트랜지스터(SST)들은 복수의 스트링 선택 라인들(SSL<0>~SSL<2>)에 연결된다. 프로그램 동작시 0V가 인가되는 프로그램 비트 라인(BL<1>)에는 복수의 셀 스트링들이 연결된다. 이하에서는, 프로그램 동작시 0V가 인가되는 비트 라인을 프로그램 비트 라인(Program Bit Line), 전원 전압(Vcc)이 인가되는 비트 라인을 인히빗 비트 라인(Inhibit Bit Line)이라 칭하기로 한다. 프로그램 비트 라인(BL<1>)에 연결되는 복수의 셀 스트링들 중에는 프로그램 비트 라인(BL<1>)과 채널이 전기적으로 연결되어야 하는 스트링(이하, 프 로그램 스트링)이 존재할 수 있다. 또한, 프로그램 비트 라인(BL<1>)에 연결되는 복수의 셀 스트링들 중에는 프로그램 비트 라인(BL<1>)과 채널이 전기적으로 차단되어야 하는 스트링(이하, 인히빗 스트링)이 존재할 수 있다. 인히빗 스트링과 프로그램 스트링을 선택하기 위하여 각각 X 방향으로 연장되는 복수의 스트링 선택 라인들(SSL<0>~SSL<2>)이 형성될 수 있다.

특히, 본 발명의 수직 스트링 구조를 갖는 셀 어레이(110)는 접지 선택 트랜지스터들(GST)을 개별적으로 제어하기 위한 접지 선택 라인들(GSL<0>~GSL<2>)을 포함한다. 프로그램 비트 라인(BL<1>)에 연결되는 복수의 셀 스트링들 중에는 인히빗 스트링이 존재할 수 있다. 하지만, 이러한 인히빗 스트링들의 채널은 비트 라인을 통해서는 원천적으로 충전될 수 없다. 따라서, 선택된 워드 라인으로 프로그램 전압이 인가되는 시점에 인히빗 스트링의 채널 전위가 충분히 부스팅되지 못할 수 있다. 이런 경우에 프로그램 교란(Program Disturbance)이 생길 수 있다.

하지만, 본 발명의 접지 선택 라인들(GSL<0>~GSL<2>)의 구조에 의하여 프로그램 비트 라인에 연결되는 인히빗 스트링들의 채널이 충전될 수 있다. 즉, 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)이 접지 선택 라인들(GSL<0>~GSL<2>)의 스위칭에 의하여 셀 스트링들의 채널에 선택적으로 전달될 수 있다. 각각 전기적으로 분리된 접지 선택 라인(GSL<0>~GSL<2>)들은 스트링 선택 라인들(SSL<0>~SSL<2>)과 같이 X 방향으로 연장된다. 따라서, 접지 선택 트랜지스터들(GST) 각각은 독립적으로 제어될 수 있다.

상술한 워드 라인 구조는 본 발명의 특징을 설명하기 위한 예시에 불과하다. 하나의 층에 포함되는 메모리 셀들 중 일부는 전기적으로 분리된 다른 워드 라인에 연결될 수 있을 것이다.

여기서, 상호 수직인 X, Y, Z 방향들이 각각 3차원의 수직 구조 셀 어레이(110)를 설명하기 위하여 예시적으로 도시되었다. 하지만, X, Y, Z 방향들이 상호 수직인 경우에만 본 발명의 구조들이 한정되지는 않는다.

도 3은 본 발명의 실시예에 따른 도 1의 셀 어레이(110)를 도시하는 사시도이다. 도 3을 참조하면, 이 실시예에 따른 3차원 반도체 메모리 장치(100)의 셀 어레이(110)는 공통 소스 라인(CSL), 복수의 비트 라인들(BL<0>~BL<3>) 및 공통 소스 라인(CSL)과 비트 라인들(BL<0>~BL<3>) 사이에 배열되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.

공통 소스 라인(CSL)은 기판(111) 상에 배치되는 도전성 박막 또는 기판(111) 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL<0>~BL<3>)은 기판(111)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 2차원적으로 배열되는 비트 라인들(BL<0>~BL<3>) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판(111) 상에 2차원적으로 배열된다.

셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL<0>~BL<3>)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트 랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL<0>~BL<3>) 사이에 배치되는, 복수의 접지 선택 라인들(GSL<0>~GSL<6>), 복수의 워드 라인들(WL<0>~WL<3>) 및 복수의 스트링 선택 라인들(SSL<0>~SSL<6)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.

접지 선택 트랜지스터들(GST) 모두는 기판(111)으로부터 실질적으로 동일한 거리에 배치될 수 있다. 그리고, 이들의 게이트 전극들은 Y 방향에 대해서 복수의 도전체들로 분리된 형태로 형성될 수 있다. 즉, 복수의 접지 선택 라인들(GSL<0>~GSL<6>) 각각은 비트 라인들(BL<0>~BL<3>)과는 서로 교차하도록 형성될 수 있다. 따라서, 복수의 접지 선택 라인들(GSL<0>~GSL<6>) 각각은 서로 다른 전압이 제공될 수 있다.

공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL<0>~WL<3>) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드 라인들(WL<0>~WL<3>) 각각은 기판(111)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소스 라인(CSL)으로부터의 거리가 서로 다른 복수의 메모리 셀 트랜지스터들(MCT)로 구성된다. 따라서, 공통 소스 라인(CSL)과 비트 라인들(BL<0>~BL<3>) 사이에는 다층의 워드 라인들(WL<0>~WL<3>)이 배치된다.

셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL<0>~BL<3>)에 접속하는 반도체 기둥(PL: Pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL<0>~GSL<6>) 및 워드 라인들(WL<0>~WL<3>)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이, 도 3에 도시된 것처럼, 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트 라인(BL<0>~BL<3>) 사이)에 형성될 수 있다.

한편, 워드 라인들(WL<0>~WL<3>)과 반도체 기둥(PL) 사이에는 정보 저장막이 배치될 수 있다. 일 실시예에 따르면, 상기 정보 저장막은 전하 저장막일 수 있다. 예를 들면, 상기 정보 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(Conductive Nano Dots)을 포함하는 절연막 중의 어느 한 가지일 수 있다.

각각의 접지 선택 라인들(GSL<0>~GSL<6>)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL<0>~SSL<6>)과 반도체 기둥들(PL) 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보 저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)에 사용되는 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.

접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터 들(MCT)은 반도체 기둥(PL)을 채널 영역으로 사용하는 금속 산화물 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL<0>~GSL<6>), 워드 라인들(WL<0>~WL<3>) 및 스트링 선택 라인들(SSL<0>~SSL<6>)과 함께, 모오스 커패시터(MOS Capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터들(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)은 접지 선택 라인(GSL<0>~GSL<6>), 워드 라인들(WL<0>~WL<3>) 및 스트링 선택 라인들(SSL<0>~SSL<6>)으로부터의 기생 전계(Fringe Field)에 의해 형성되는 반전 영역들(Inversion Layer)을 공유함으로써 전기적으로 연결될 수 있다.

한편, 상술한 실시예에 따르면, 비트 라인들(BL<0>~BL<3>)과 스트링 선택 라인들(SSL<0>~SSL<6>)은 서로 교차하도록 형성된다. 이 경우, 소정의 셀 스트링과 소정의 비트 라인 사이의 전기적 연결(이하, 선택적 연결)은 비트 라인들(BL<0>~BL<3>)과 스트링 선택 라인들(SSL<0>-SSL<3>) 각각에 인가되는 전압들에 의해 제어될 수 있다.

이상의 도 2 및 도 3을 참조하여 설명된 실시예에 따르면, 셀 어레이(110)는 하나의 평판에 개별적으로 제어 가능한 복수의 접지 선택 라인들(GSL<0>~GSL<m-1>, m은 자연수)을 포함한다. 이러한 구조는 스트링 선택 라인들(SSL<0>~SSL<m-1>)과 유사한 형태이다. 따라서, 프로그램 비트 라인에 연결되는 복수의 셀 스트링들 중 인히빗 스트링의 채널을 공통 소스 라인(CSL)을 통하여 충전할 수 있다.

이러한 구조를 통해, 수직 구조로 형성되는 모든 인히빗 스트링들의 채널이 비트 라인 또는 공통 소스 라인(CSL)에 의해서 충전될 수 있다. 프로그램 전압이 인가되기 이전에, 채널의 프리차지를 통해서 이들 인히빗 스트링들의 채널의 플로팅되는 전압을 높일 수 있다. 플로팅 상태에서 채널 전위의 상승은 프로그램 전압이 인가되는 시점의 높은 채널 부스팅 효율을 보장한다. 따라서, 인히빗 스트링들에 포함되는 비선택 메모리 셀들의 의도되지 않은 프로그램 교란(또는, 프로그램 디스터브)을 차단할 수 있다. 이하에서는, 도 4 내지 도 6을 참조하여, 상술한 인히빗 스트링의 채널 충전 동작이 구체적으로 설명될 것이다.

도 4는 프로그램 비트 라인(예를 들면, BL<1>)과 인히빗 비트 라인(예를 들면, BL<2>)에 각각 연결되는 셀 스트링들을 간략히 보여주는 회로도이다. 도 4를 참조하면, 프로그램 동작시 프로그램 비트 라인(BL<1>)에는 0V가, 인히빗 비트 라인(BL<2>)에는 전원 전압(Vcc)이 인가된다. 그리고, 프로그램 전압(Vpgm)이 선택 워드 라인(WL<1>)으로, 패스 전압(Vpass)이 비선택 워드 라인(WL<0>, WL<2>, WL<3>)에 인가되는 조건을 가정하기로 한다.

셀 스트링(Cell String)들은 프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링 그룹(200)과 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링 그룹(300)으로 구분된다. 프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링 그룹(200)에는 프로그램되는 메모리 셀(231)을 갖는 셀 스트링(230)을 포함한다. 그리고, 셀 스트링 그룹(200)에는 프로그램 인히빗(Program Inhibit)되어야 할 메모리 셀들(211, 221, 241)을 각각 포함하는 셀 스트링들(210, 220, 240)이 포함된다. 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링 그룹(300)에 포함되는 모든 셀 스트링들은 프로그 램 동작시 프로그램 인히빗(Program Inhibited)되어야 한다.

먼저, 프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링 그룹(200)의 제어에 대하여 설명하기로 한다. 프로그램 동작시, 비트 라인(BL<1>)에는 0V가 인가된다. 그리고, 프로그램 스트링(230)을 선택하기 위하여 스트링 선택 라인(SSL<2>)로는 전원 전압(Vcc)이 인가된다. 인히빗 스트링들(210, 220, 240) 각각의 스트링 선택 트랜지스터들(SST)을 차단하기 위하여 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<3>)로는 0V가 인가될 것이다.

이 경우, 메모리 셀(231)의 채널은 비트 라인(BL<1>)과 전기적으로 연결된다. 따라서, 선택 워드 라인(WL<1>)으로 프로그램 전압(Vpgm)이 인가되면, 메모리 셀(231)의 채널과 게이트 전극 간의 전위차는 F-N 터널링을 일으키기에 충분할 정도의 전계를 형성하게 될 것이다. 하지만, 메모리 셀들(211, 221, 241)의 채널은 선택 워드 라인(WL<1>)에 고전압(예를 들면, Vpass 또는 Vpgm)이 제공되는 시점에 플로팅(Floating)된 후에 부스팅(Boosting)되어야 한다. 인히빗 스트링의 채널을 플로팅시키는 방법 중에 하나가 비트 라인을 통해서 채널을 프리차지하는 것이다. 그러나, 인히빗 스트링들(210, 220, 240)에 연결되는 비트 라인(BL<1>)은 0V로 고정되어 있어, 비트 라인(BL<1>)을 이용한 채널의 프리차지는 불가능하다.

따라서, 본 발명의 실시예에 따르면, 인히빗 스트링들(210, 220, 240)의 채널만을 선택적으로 플로팅시키기 위하여 공통 소스 라인(CSL)과 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>)을 사용한다. 좀더 자세히 설명하면, 워드 라인들(WL<0>~WL<3>)로 패스 전압(Vpass)이나 프로그램 전압(Vpgm)이 인가되기 이전에, 인히빗 스트링들(210, 220, 240)의 채널들이 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)으로 충전되고 플로팅된다. 프로그램 스트링 및 인히빗 스트링들에 대한 채널의 선택적 프리차지를 위하여 접지 선택 라인들(GSL)은 앞서 설명된 도 2 및 도 3의 구조로 형성될 수 있다.

다시 말하면, 하나의 층에 형성되는 접지 선택 라인들(GSL)은 하나의 도전체로 형성되지 않고, 비트 라인들과 교차하는 복수의 도전체들로 형성될 수 있다. 접지 선택 라인들을 구성하는 복수의 도전체들 각각은 전기적으로 분리되어, 개별적으로 제어될 수 있다. 도전체들 각각은 서로 다른 비트 라인들에 연결되는 셀 스트링들의 접지 선택 트랜지스터들의 게이트 전극을 형성하게 될 것이다. 일 예로, 접지 선택 라인들(GSL<0>~GSL<3>) 각각은 다층 구조에서 층만 달리할 뿐, 스트링 선택 라인들(SSL<0>~SSL<3>)과 실질적으로 동일한 형태로 형성될 수 있을 것이다.

이러한 구조에서 공통 소스 라인(CSL)을 통해서 프리차지 전압(Vpre)이 제공되고, 인히빗 스트링들(210, 220, 240) 각각의 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>)로도 프리차지 전압(Vpre)이 제공된다. 그러면, 인히빗 스트링들(210, 220, 240) 각각의 채널은 플로팅 전압(Vpre-Vth, Vth는 접지 선택 트랜지스터의 문턱 전압)까지 충전된다. 플로팅 전압(Vpre-Vth)으로 인히빗 스트링들(210, 220, 240) 각각의 채널들이 충전되면, 접지 선택 트랜지스터들(GST)은 차단되고, 접지 선택 트랜지스터들(GST) 각각의 소스(Source)는 플로팅된다. 그러면, 인히빗 스트링들(210, 220, 240) 각각의 채널들은 플로팅 전압(Vpre-Vth) 레벨에서 전기적으로 고립 또는 플로팅된다.

이어서, 워드 라인들로 패스 전압(Vpass) 또는 프로그램 전압(Vpgm)이 제공되면, 플로팅 전압(Vpre-Vth) 상태에서 플로팅된 채널 전위는 부스팅(Boosting)된다. 인히빗 스트링에서 부스팅되는 채널 전위가 높을수록 선택 워드 라인(WL<1>)에 연결되는 비선택 메모리 셀들(211, 221, 241)의 프로그램 교란이 적게 발생한다. 따라서, 본 발명의 프로그램 방법은 프로그램 비트 라인(BL<1>)에 연결되는 메모리 셀들의 프로그램 교란(Program Disturbance)을 효과적으로 차단할 수 있다.

상술한 바이어스 조건의 제공과 병행되어야 하는 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링 그룹(300)의 제어에 대하여 설명하기로 한다. 프로그램 동작시, 인히빗 비트 라인(BL<2>)에는 전원 전압(Vcc)이 인가된다. 스트링 선택 라인들(SSL<0>~SSL<3>)에 제공되는 전압은 앞서 설명된 프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링 그룹(200)에서와 동일하게 제공된다. 즉, 프로그램 스트링(230)을 선택하기 위한 스트링 선택 라인(SSL<2>)으로 인가되는 전원 전압(Vcc)이 인히빗 스트링(330)의 스트링 선택 트랜지스터에도 동일하게 적용된다. 그리고, 인히빗 스트링들(210, 220, 240)의 선택을 차단하기 위해 0V의 전압이 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<3>)에 인가될 것이다.

인히빗 스트링(330)은 프로그램 스트링(230)과 스트링 선택 라인(SSL<2>) 및 접지 선택 라인(GSL<2>)을 공유한다. 따라서, 프로그램 동작시 비트 라인 전압을 제외한 인히빗 스트링(330)의 바이어스 조건은 프로그램 스트링(230)과 동일하다. 즉, 프로그램 동작시 인히빗 스트링(330)의 스트링 선택 라인(SSL<2>) 및 접지 선택 라인(GSL<2>)은 프로그램 스트링(230)과 동일하게 바이어스된다. 이러한 조건 은, 공통 소스 라인(CSL)을 통한 인히빗 스트링(330)의 채널 프리차지 및 플로팅의 불가능을 의미한다. 하지만, 비트 라인(BL<2>)을 통한 인히빗 스트링(330)의 채널 프리차지 및 플로팅은 가능하다. 즉, 비트 라인(BL<2>)으로 제공되는 전원 전압(Vcc)을 이용하여 인히빗 스트링(330)의 채널을 프리차지 및 플로팅시킬 수 있다.

그리고 인히빗 스트링들(310, 320, 340)은 인히빗 비트 라인(BL<2>)에 연결되지만, 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<3>)로는 0V이 전압이 인가된다. 따라서, 각각의 인히빗 스트링들(310, 320, 340)은 프로그램 동작시에 인히빗 비트 라인(BL<2>)과는 전기적으로 차단된다. 인히빗 비트 라인(BL<2>)을 이용한 인히빗 스트링들(310, 320, 340) 각각의 채널 프리차지는 불가능함을 알 수 있다. 그러나, 앞서 설명된 인히빗 스트링들(210, 220, 240)과 동일한 방식에 따라 인히빗 스트링들(310, 320, 340) 각각의 채널 프리차지는 가능하다. 인히빗 스트링들(310, 320, 340) 각각의 채널 프리차지 동작은 후술하는 도 5를 통해서 좀더 상세히 설명될 것이다.

이상의 설명에 따르면, 프로그램 스트링(230)과 동일한 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링들(210, 220, 240)의 채널은 서로 전기적으로 분리된 접지 선택 라인들(GSL<0>~GSL<3>)을 통하여 공통 소스 라인(CSL)에 연결된다. 따라서, 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)으로 인히빗 스트링들(210, 220, 240)의 채널만이 선택적으로 충전될 수 있다. 반면, 인히빗 비트 라인(BL<2>)에 연결되고, 프로그램 스트링(230)과 스트링 선택 라인(SSL<2>)을 공유하는 인히빗 스트링(330)의 채널은 인히빗 비트 라인(BL<2>)으로부터 제공되는 전원 전압(Vcc)으로 충전될 수 있다. 그리고, 인히빗 비트 라인(BL<2>)에 연결되고, 프로그램 스트링(230)과 스트링 선택 라인 및 접지 선택 라인을 공유하지 않는 인히빗 스트링들(310, 320, 340)의 채널은 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)에 의해서 충전될 수 있다.

도 5는 도 4의 회로도에 적용되는 바이어스 조건을 간략하게 보여주는 표이다. 도 5를 참조하면, 프로그램 동작시에 프로그램 비트 라인(BL<1>)으로는 0V가 인가될 것이다. 인히빗 비트 라인(BL<2>)으로는 전원 전압(Vcc)이 인가될 것이다. 프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링들 중에는 프로그램될 셀(231)을 포함하는 프로그램 스트링(230)과 프로그램이 차단되어야 하는 인히빗 스트링(240)이 포함된다.

프로그램 비트 라인(BL<1>)에 연결되는 프로그램 스트링(230)의 바이어스 조건은 표와 같다. 즉, 비트 라인(BL<1>)에는 0V, 스트링 선택 라인(SSL<2>)에는 전원 전압(Vcc)이 인가된다. 메모리 셀(231)을 프로그램하기 위하여 선택 워드 라인(WL<1>)에는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(WL<0>, WL<1>, WL<3>)에는 패스 전압(Vpass)이 인가된다. 접지 선택 라인(GSL<2>)에는 0V가 인가된다. 프로그램 동작시, 공통 소스 라인(CSL)에는 인히빗 스트링의 채널을 충전하고 플로팅시키기 위한 프리차지 전압(Vpre)이 제공된다. 이상의 조건 하에서, 메모리 셀(231)은 F-N 터널링에 의하여 프로그램될 것이다.

프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링(240)의 바이어스 조 건은 다음과 같다. 비트 라인(BL<1>)에는 0V, 스트링 선택 라인(SSL<3>)에는 인히빗 스트링(240)의 선택을 차단하기 위한 0V 전압이 인가된다. 이러한 조건에서는, 비트 라인(BL<1>)을 통한 인히빗 스트링(240)의 채널 프리차지는 불가능하다. 워드 라인들(WL<0>~WL<3>)에 제공되는 고전압에 의해 부스팅되는 인히빗 스트링(240)의 채널 전위는 메모리 셀(241)의 소프트 프로그램을 완전히 차단하기에는 충분히 높지 못할 수 있다. 따라서, 접지 선택 라인(GSL<2>)과 독립적으로 제어될 수 있는 접지 선택 라인(GSL<3>)를 이용하여 인히빗 스트링(240)의 채널을 충전해야 한다. 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링(240)의 공통 소스 라인(CSL)과 접지 선택 라인(GSL<3>)의 바이어스 조건이 참조 부호(410)으로 나타나 있다.

전원 전압(Vcc)이 인가되는 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링들은 모두 인히빗 스트링에 해당된다. 그러나, 프로그램 스트링(230)과 스트링 선택 라인(SSL<2>)을 공유하는 인히빗 스트링(330)의 채널은 공통 소스 라인(CSL)을 사용하여 프리차지시킬 수 없다. 왜냐하면, 인히빗 스트링(330)은 프로그램 스트링(230)과 접지 선택 라인(GSL<2>)을 공유하기 때문이다. 하지만, 프로그램 동작시 전원 전압(Vcc)을 제공받는 비트 라인(BL<2>)을 사용하여 인히빗 스트링(330)의 채널이 프리차지될 수 있다. 즉, 인히빗 비트 라인(BL<2>) 및 스트링 선택 라인(SSL<2>)으로 전원 전압(Vcc)이 제공되면, 인히빗 스트링(330)의 채널은 플로팅 전압(Vcc-Vth)으로 충전되고, 그 이후에 스트링 선택 트랜지스터(SST<2>)는 차단된다. 즉, 인히빗 스트링(330)의 채널은 플로팅 전압(Vcc-Vth) 레벨에서 플로팅된다. 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링(330)의 공통 소스 라인(CSL)과 접지 선택 라인(GSL<2>)의 바이어스 조건이 참조 부호(430)로 표시되어 있다.

인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링(340)은 스트링 선택 라인(SSL<3>)을 인히빗 스트링(240)과 공유한다. 따라서, 프로그램 동작시 스트링 선택 라인(SSL<3>)으로는 인히빗 스트링(340)의 선택을 차단하기 위하여 0V가 인가된다. 이러한 조건에서, 인히빗 비트 라인(BL<2>)로 전원 전압(Vcc)이 인가되더라도 비트 라인(BL<2>)로부터 인히빗 스트링(240)의 채널은 프리차지 전압(Vpre)을 제공받지 못한다. 인히빗 스트링(340)의 채널은 인히빗 스트링(240)과 마찬가지로 공통 소스 라인(CSL)을 통해서 프리차지될 수 있다. 접지 선택 라인(GSL<2>)과 독립적인 제어가 가능한 접지 선택 라인(GSL<3>)에 프리차지 전압(Vpre)이 제공되면 인히빗 스트링(340)의 채널 충전이 가능하다. 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링(340)의 공통 소스 라인(CSL)과 접지 선택 라인(GSL<3>)의 바이어스 조건이 참조 부호(420)로 표시되어 있다.

이상에서는, 프로그램 비트 라인(BL<1>)에 연결되는 프로그램 스트링(230)과 인히빗 스트링(240)의 바이어스 방법이 예시적으로 설명되었다. 그리고, 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링들의 채널이 충전되고 플로팅되는 방법들이 인히빗 스트링들(330, 340)을 예로 설명하였다. 프로그램 스트링(230)과 스트링 선택 라인(SSL<2>) 및 접지 선택 라인(GSL<2>)을 공유하는 인히빗 스트링들의 채널은 비트 라인으로 제공되는 전원 전압(Vcc)으로 프리차지시킬 수 있다. 반면에, 프로그램 스트링(230)과 스트링 선택 라인(SSL<2>) 및 접지 선택 라인(GSL<2>)을 공유하지 않는 인히빗 스트링들의 채널은 공통 소스 라인(CSL)을 통해서 제공되 는 프리차지 전압(Vpre)으로 프리차지시킬 수 있다.

여기서, 인히빗 스트링들(240, 340)의 공통 소스 라인(CSL)에 제공되는 프리차지 전압(Vpre)과 접지 선택 라인(GSL<3>)에 제공되는 프리차지 전압(Vpre)은 반드시 동일할 필요는 없다. 공통 소스 라인(CSL)에 제공되는 전압이 접지 선택 라인(GSL<3>)에 제공되는 전압보다 높거나 낮을 수도 있다. 이러한 관계는 인히빗 스트링(330)의 비트 라인(BL<2>)에 제공되는 전압과 스트링 선택 라인(SSL<2>)에 제공되는 전압에도 적용된다. 즉, 스트링 선택 라인(SSL<2>)에 제공되는 전압은 전원 전압(Vcc)보다 높거나 낮게 제공될 수도 있을 것이다.

도 6은 도 4의 프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링들의 바이어스 방법을 예시적으로 보여주는 타이밍도이다. 도 6을 참조하면, 0V로 유지되는 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링들(210, 220, 240)의 바이어스 조건이 시간의 경과에 따라 도시되어 있다. 좀더 자세히 설명하면 다음과 같다.

A 구간에서는 프로그램 동작이 개시되기 이전의 바이어스 상태가 도시되어 있다. 스트링 선택 라인들(SSL<0>~SSL<3>), 워드 라인들(WL<0>~WL<3>), 접지 선택 라인들(GSL<0>~GSL<3>) 및 공통 소스 라인(CSL)이 A 구간에서는 0V로 초기화되는 것으로 가정한다. 따라서, A 구간에서 인히빗 스트링들(210, 220, 240)의 채널 전위는 0V가 될 수 있다.

B 구간에서, 프로그램 스트링(230)은 프로그램 비트 라인(BL<1>)과 전기적으로 연결되고, 인히빗 스트링들(210, 220, 240)은 공통 소스 라인(CSL)으로부터 제공되는 전하로 충전된다. 프로그램 스트링(230)을 프로그램 비트 라인(BL<1>)과 전 기적으로 연결하기 위하여, 스트링 선택 라인(SSL<2>)에는 전원 전압(Vcc)이, 접지 선택 라인(GSL<2>)에는 0V가 인가된다. 그러면, 접지 선택 트랜지스터(GST<2>)는 턴오프(Turn-off)되어 프로그램 스트링(230)의 채널은 공통 소스 라인(CSL)과 전기적으로 차단된다. 또한, 스트링 선택 트랜지스터(SST<2>)는 턴온(Turn-on)되어 프로그램 스트링(230)의 채널은 비트 라인(BL<1>)과 전기적으로 연결된다.

하지만, B 구간 동안 인히빗 스트링들(210, 220, 240)의 채널은 공통 소스 라인(CSL)으로부터 제공되는 전하에 의해서 충전된다. 따라서, 0V로 유지되는 프로그램 비트 라인(BL<1>)과 전기적으로 차단되기 위하여 스트링 선택 트랜지스터들(SST<0>, SST<1>, SST<3>, 도 5 참조)은 턴-오프(Turn-off)되어야 한다. 이를 위해, 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<3>)은 0V의 전압으로 유지된다. 그리고 공통 소스 라인(CSL) 및 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>)로는 인히빗 스트링들(210, 220, 240)의 채널을 충전하기 위한 프리차지 전압(Vpre)이 제공된다. 그러면, 접지 선택 트랜지스터들(GST<0>, GST<1>, GST<3>)의 소스(Source) 또는 채널은 플로팅 전압(Vpre-Vth)(여기서, Vth는 GST의 문턱 전압)까지 충전된 후 차단된다. 그러면, 접지 선택 트랜지스터들(GST<0>, GST<1>, GST<3>)의 소스 또는 인히빗 스트링들(210, 220, 240)의 채널은 플로팅(Floating) 상태가 된다. B 구간에서, 워드 라인들(WL<0>~WL<3>)로의 전압 공급은 아직 개시되지 않는다.

C 구간에서는, 워드 라인들(WL<0>~WL<3>)로 패스 전압(Vpass)이 제공된다. 그러면, 플로팅 상태로 유지되는 인히빗 스트링들(210, 220, 240)의 채널은 커플링 효과에 의해서 부스팅된다.

D, E 구간에서는, 선택된 워드 라인(WL<1>)으로만 프로그램 전압(Vpgm)이 인가된다. 그러면, 인히빗 스트링들(210, 220, 240)의 채널 전위는 부스팅 전압(Vboost)으로 상승한다. 이러한 조건에서, 인히빗 스트링들(210, 220, 240)의 메모리 셀들 중, 선택된 워드 라인(WL<1>)과 연결되는 메모리 셀들의 게이트-채널 전위차는 충분히 작아진다. 따라서, 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링들(210, 220, 240)에서의 프로그램 교란 현상은 차단될 수 있다. D, E 구간에서 공통 소스 라인(CSL)과 인히빗 스트링들(210, 220, 240)에 대응하는 비선택 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>)의 전압은 0V로 천이될 수도 있고, 프리차지 전압(Vpre)으로 유지될 수도 있다.

도시된 바와 같이, 본 발명의 실시예에 따른 인히빗 스트링들(210, 220, 240)의 채널 전위 변동은 곡선(450)으로 도시되었다. 그리고, 인히빗 스트링들(210, 220, 240)을 프리차지하지 않은 경우의 채널 전위 변동은 곡선(460)으로 나타내었다. 본 발명의 실시예에 따른 인히빗 채널의 상승 전압(Vboost)이 프리차지 않은 인히빗 스트링들의 채널 상승 전압(V′boost)보다 높아짐을 알 수 있다. 따라서, 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링들(210, 220, 240)에서의 프로그램 교란 현상은 효과적으로 차단되어, 프로그램되는 데이터의 신뢰성이 높아질 수 있다.

여기서, 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>) 또는 공통 소스 라인(CSL)에 제공되는 프리차지 전압(Vpre)이 높을수록 플로팅되는 채널의 전위도 높아질 수 있다. 그러나, 공통 소스 라인(CSL)의 전압이 특정 레벨 이상으로 상승하 면, 프로그램 스트링의 접지 선택 트랜지스터가 턴온될 수 있다. 이 경우, 프로그램 스트링의 채널 전위가 상승할 수 있다. 따라서, 프리차지 전압(Vpre)의 레벨은 이러한 현상을 고려한 레벨로 정의되어야 할 것이다.

도 7은 도 4의 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링들의 바이어스 방법을 예시적으로 보여주는 타이밍도이다. 도 7을 참조하면, 인히빗 비트 라인(BL<2>)은 프로그램 동작 모드 동안(구간 B~구간 E) 전원 전압(Vcc)으로 유지된다. 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링들에는 프로그램 비트 라인(BL<1>)의 프로그램 스트링(230)과 스트링 선택 라인(SSL<2>)을 공유하는 셀 스트링(예를 들면, 330)이 포함될 수 있다. 그리고, 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링들에는 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링들(210, 220, 240)과 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<3>)을 공유하는 인히빗 스트링들(310, 320, 340)이 포함될 수 있다. 이러한 인히빗 스트링들(310, 320, 330, 340)의 채널 프리차지 및 플로팅 절차들이 시간의 흐름에 따라 도시되어 있다. 좀더 자세히 설명하면 다음과 같다.

A 구간에서, 프로그램 동작이 개시되기 이전의 바이어스 상태가 도시되어 있다. 스트링 선택 라인들(SSL<0>~SSL<3>), 워드 라인들(WL<0>~WL<3>), 접지 선택 라인들(GSL<0>~GSL<3>) 및 공통 소스 라인(CSL)이 A 구간에서는 0V로 초기화되는 것으로 가정한다. 따라서, A 구간에서 인히빗 스트링들(310, 320, 330, 340)의 채널 전위도 0V가 될 수 있다.

B 구간에서, 인히빗 비트 라인(BL<2>) 및 스트링 선택 라인(SSL<2>)는 전원 전압(Vcc)을 인가받는다. 스트링 선택 라인(SSL<2>)에 전원 전압(Vcc)이 제공되는 이유는, 인히빗 스트링(330)이 스트링 선택 라인(SSL<2>)을 프로그램 스트링(230)과 공유하기 때문이다. 도 6에서, 프로그램 스트링(230)의 채널과 프로그램 비트 라인(BL<1>)을 전기적으로 연결하기 위해서 스트링 선택 라인(SSL<2>)에 전원 전압(Vcc)이 제공됨이 설명되었다.

인히빗 비트 라인(BL<2>) 및 스트링 선택 라인(SSL<2>)에 전원 전압(Vcc)이 인가되면, 스트링 선택 트랜지스터(SST<2>)의 소스(Source) 또는 인히빗 스트링(330)의 채널은 플로팅 전압(Vcc-Vth)(여기서, Vth는 SST<2>의 문턱 전압)까지 충전된다. 즉, 소스(Source)의 충전에 따라, 스트링 선택 트랜지스터(SST<2>)의 게이트(Gate)와 소스(Source) 간의 전위차(이하, 게이트-소스 전압(Vgs))은 낮아진다. 스트링 선택 트랜지스터(SST<2>)의 게이트-소스 전압(Vgs)이 문턱 전압(Vth)과 동일해지면, 스트링 선택 트랜지스터(SST<2>)는 셧오프(Shut-off)된다. 그러면, 스트링 선택 트랜지스터(SST<2>)의 소스 또는 인히빗 스트링(330)의 채널은 전위(Vcc-Vth)에서 플로팅(Floating) 상태가 된다.

반면에, 인히빗 스트링들(310, 320, 340)은 스트링 선택 라인들(SSL<0>, SSL<1>, SSL<3>)이 0V로 고정되므로, 공통 소스 라인(CSL)을 통해서 채널이 프리차지되고, 플로팅된다. 공통 소스 라인(CSL) 및 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>)으로는 인히빗 스트링들(310, 320, 340)의 채널을 프리차지 및 플로팅시키기 위한 프리차지 전압(Vpre)이 제공된다. 그러면, 접지 선택 트랜지스터들(GST<0>, GST<1>, GST<3>)의 소스(Source) 또는 인히빗 스트링들(310, 320, 340) 의 채널은 플로팅 전압(Vpre-Vth)(여기서, Vth는 GST의 문턱 전압)까지 충전된 후 차단된다. 그러면, 접지 선택 트랜지스터들(GST<0>, GST<1>, GST<3>)의 소스 또는 인히빗 스트링들(310, 320, 340)의 채널은 플로팅(Floating) 상태가 된다.

C 구간에서, 워드 라인들(WL<0>~WL<3>)로 패스 전압(Vpass)이 제공된다. 그러면, 플로팅 상태로 유지되는 인히빗 스트링들(310, 320, 330, 340)의 채널은 커플링 효과에 의해서 부스팅된다. 부스팅에 의하여 인히빗 스트링들(310, 320, 330, 340)의 채널 전압은 부스팅된다.

D, E 구간에서는, 선택된 워드 라인(WL<1>)으로만 프로그램 전압(Vpgm)이 인가된다. 그러면, 인히빗 스트링들(310, 320, 330, 340)의 채널 전위는 상승하고 부스팅 전압(Vboost)에 도달한다. 이러한 조건에서, 인히빗 스트링들(310, 320, 330, 340)의 메모리 셀들 중, 선택된 워드 라인(WL<1>)과 연결되는 메모리 셀들의 게이트-채널 전위차는 충분히 작아진다. 따라서, 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링들(310, 320, 330, 340)에서의 프로그램 교란 현상은 차단될 수 있다.

도시된 바와 같이, 본 발명의 실시예에 따른 인히빗 스트링들(310, 320, 330, 340)은 비트 라인(BL<2>) 또는 공통 소스 라인(CSL)을 통해서 충전될 수 있다. 프로그램 동작시, 충전된 인히빗 스트링들(310, 320, 330, 340)의 채널의 전위는 충분히 높게 부스팅될 수 있어, 프로그램 교란으로부터 자유로워질 수 있을 것이다.

도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 프로그램 방법들을 보여 주는 타이밍도들이다.

도 8a의 실시예를 참조하면, 프로그램 동작시 워드 라인들(WL<0>~WL<3>)에 제공되는 패스 전압(Vpass)의 레벨이 적어도 둘 이상인 예가 나타나 있다. 여기서, 워드 라인에 인가되는 워드 라인 전압을 제외하고는 도 6 및 도 7에서 설명된 바이어스 조건이 동일한 것으로 가정한다. 따라서, 비트 라인들(BL<1>, BL<2>), 스트링 선택 라인들(SSL<0>~SSL<3>), 접지 선택 라인들(GSL<0>~GSL<3>) 및 공통 소스 라인(CSL)의 바이어스 조건은 간략하게 설명될 것이다.

B 구간에서, 프로그램 스트링(230)은 프로그램 비트 라인(BL<1>)과 전기적으로 연결되고, 인히빗 스트링(240)은 공통 소스 라인(CSL)으로부터 제공되는 전압으로 충전된다. 그리고, 인히빗 스트링(330)은 비트 라인(BL<2>)로부터 제공되는 전원 전압(Vcc)으로 충전되고, 인히빗 스트링(340)은 공통 소스 라인(CSL)으로부터 제공되는 전하로 충전된다. 인히빗 스트링들(240, 330, 340) 각각의 채널은 충전에 의하여 플로팅된다.

C 구간에서는, 워드 라인들(WL<0>~WL<3>)로 복수 레벨을 갖는 패스 전압(Vpass0~Vpass3)이 제공된다. 여기서, 패스 전압(Vpass0~Vpass3)의 레벨은 플로팅된 인히빗 스트링들(240, 330, 340)의 채널 전위를 효과적으로 부스팅할 수 있는 레벨로 제공된다. 즉, 스트링 선택 라인(SSL)에 더 가까운 워드 라인으로는 상대적으로 큰 레벨의 패스 전압(Vpass3)이 제공되도록 설정될 수 있다. 또는, 접지 선택 라인(GSL)에 더 가까운 워드 라인으로 상대적으로 큰 레벨의 패스 전압(Vpass3)이 제공되도록 설정될 수 있다. 또는, 선택 워드 라인(Selected Word Line)의 위치에 따라서 비선택 워드 라인들에 인가되는 패스 전압(Vpass0~Vpass3)의 레벨을 다양하게 변경할 수 있다. 이상과 같이, 비선택 워드 라인들에 복수 레벨의 패스 전압(Vpass0~Vpass3)을 인가하면, 플로팅 상태로 유지되는 인히빗 스트링들(240, 330, 340)의 채널은 커플링 효과에 의해서 부스팅된다.

D, E 구간에서는, 선택된 워드 라인(WL<1>)으로만 프로그램 전압(Vpgm)이 인가된다. 그러면, 인히빗 스트링들(240, 330, 340)의 채널 전위는 부스팅 전압(Vboost, 미도시됨)으로 상승한다. 이러한 조건에서, 인히빗 스트링들(240, 330, 340)의 메모리 셀들 중, 선택된 워드 라인(WL<1>)과 연결되는 메모리 셀들의 게이트-채널 전위차는 충분히 작아진다. 따라서, 인히빗 스트링들(240, 330, 340)에서의 프로그램 교란 현상은 차단될 수 있다. D, E 구간에서 공통 소스 라인(CSL)과 인히빗 스트링들(240, 330, 340)에 대응하는 비선택 접지 선택 라인들(GSL<0>, GSL<1>, GSL<3>)의 전압은 0V로 천이될 수도 있고, 프리차지 전압(Vpre)으로 유지될 수도 있다.

도 8b, 8c는 하나의 셀 스트링에 16개의 메모리 셀들이 직렬로 연결되는 셀 스트링을 예시로하여 본 발명의 다른 실시예에 따른 프로그램 방법들을 설명하는 타이밍도들이다.

도 8b를 참조하면, B 구간에서, 프로그램 스트링(230)은 프로그램 비트 라인(BL<1>)과 전기적으로 연결되고, 인히빗 스트링(240)은 공통 소스 라인(CSL)으로부터 제공되는 전압으로 충전된다. 그리고, 인히빗 스트링(330)은 비트 라인(BL<2>)로부터 제공되는 전원 전압(Vcc)으로 충전되고, 인히빗 스트링(340)은 공 통 소스 라인(CSL)으로부터 제공되는 전하로 충전된다. 인히빗 스트링들(240, 330, 340) 각각의 채널은 충전에 의하여 플로팅된다.

C 구간에서는, 선택 워드 라인(예를 들면, WL<10>)에 최인접한 2개의 비선택 워드 라인들(예를 들면, WL<9>, WL<11>)에는 커플링 전압 (Vcp)이 각각 인가되고, 나머지 비선택 워드 라인들 (예를 들면, WL<0>~WL<8>, WL<12>~WL<15>)에는 패스 전압(Vpass)이 각각 인가된다.

D 구간에서는, 비선택된 워드 라인들(WL<8>, WL<12>)의 전압은 패스 전압(Vpass)에서 디커플링 전압(Vdcp)으로 변화된다. 그리고 선택된 워드 라인 (WL<10>)에 프로그램 전압(Vpgm)이 인가된다. 선택 워드 라인(예를 들면, WL<10>)에 최인접한 2개의 비선택 워드 라인들(예를 들면, WL<9>, WL<11>)에는 커플링 전압(Vcp)이 각각 인가되고, 비선택된 워드 라인들 (WL<8>, WL<12>)에는 커플링 방지 전압(Vdcp)이 각각 인가된다. 나머지 비선택 워드 라인들(예를 들면, WL<0>~WL<7>, WL<13>~WL<15>)에는 패스 전압(Vpass)이 각각 인가된다. 여기서, 커플링 전압(Vcp)은 0V보다 높고 패스 전압(Vpass)보다 낮거나 또는 높을 수 있다.

이상의 로컬 셀프 부스팅 방식의 프로그램 방법에 따르면, 동일 셀 스트링 내에서 프로그램될 메모리 셀 트랜지스터에 인접한 비선택 메모리 셀 트랜지스터들에 0V보다 높은 커플링 전압(Vcp)이 제공된다. 그리고 비선택 메모리 셀 트랜지스터들에 인접한 트랜지스터들에 0V의 커플링 방지 전압(Vdcp)을 인가함으로써, 프로그램될 셀 트랜지스터의 게이트에 유도되는 전압이 증가될 수 있다. 따라서, 커플링에 의한 비선택 워드 라인으로부터 야기되는 커플링 효과가 최소화될 수 있다. 따라서, 선택된 메모리 셀의 게이트-채널간 전위차를 높일 수 있으며, 프로그램 속도를 높일 수 있다.

도 8c는 본 발명의 또 다른 프로그램 방법을 보여주는 타이밍도이다. 도 8c를 참조하면, C 구간에서 선택된 워드 라인(WL<10>)에 최인접한 2개의 비선택 워드 라인들(예를 들면, WL<9>, WL<11>)에는 커플링 전압 (Vcp)이 인가되고, 나머지 비선택 워드 라인들(예를 들면, WL<0>~WL<8>, WL<12>~WL<15>)에는 패스 전압(Vpass)이 인가된다. 여기서, 커플링 전압(Vcp)은 패스 전압 (Vpass)보다 높을 수 있다. 커플링 전압(Vcp)을 상대적으로 높게 설정함으로써 프로그램될 셀 트랜지스터의 부유 게이트의 커플링 효과가 향상된다. 커플링 효과의 향상은 곧 프로그램 속도의 향상을 의미한다.

이상에서는 로컬 셀프 부스팅이나, 패스 전압(Vpass)의 레벨을 변경하는 실시예들이 설명되었다. 하지만, 워드 라인에 제공되는 전압들의 레벨은 여기에만 국한되지 않으며 다양한 변경이 가능하다. 또한, 공통 소스 라인(CSL)에 제공되는 프리차지 전압(Vpre)과 접지 선택 라인(GSL)에 제공되는 프리차지 전압(Vpre)은 서로 다른 레벨로 제공될 수도 있을 것이다.

도 9a, 도 9b, 그리고 도 10 내지 도 11은 본 발명의 프로그램 방법을 적용할 수 있는 3차원 반도체 메모리 장치들을 보여주는 도면들이다. 설명의 간결함을 위하여, 전술한 도 3의 실시예와 중복되는 기술적 특징들에 동일한 설명 및 동일한 기능을 하는 도면 부호들의 기술적 특징들은 생략하기로 한다.

도 9a를 참조하면, 3차원 반도체 메모리 장치(410)는 상부에 2개의 스트링 선택 라인(SSL<1>, SSL<2>)를 포함할 수 있다. 스트링 선택 라인(SSL<1>)은 스트링 선택 라인(SSL<1>)을 게이트로 갖는 활성 기둥들(PL1)과 비트 라인들(BL<0>~BL<6>) 사이의 전기적 연결을 제어할 수 있다. 스트링 선택 라인(SSL<2>)은 스트링 선택 라인(SSL<2>)을 게이트로 갖는 활성 기둥들(PL2)과 비트 라인들(BL<0>~BL<6>) 사이의 전기적 연결을 제어할 수 있다. 여기서, 스트링 선택 라인들(SSL<1>, SSL<2>)이 2개로 도시되어 있으나, 이에 한정되지 않고 그 이상일 수 있다. 또한, 스트링 선택 라인들(SSL<1>, SSL<2>)은 도시된 것처럼, 선택 플레이트들(Selection Plates) 일 수 있다. 스트링 선택 라인들(SSL<1>, SSL<2>)은 도시된 바와 같이 X 방향으로 연장될 수 있다.

스트링 선택 라인들(SSL<1>, SSL<2>)과 마찬가지로, 접지 선택 라인들(GSL<1>, GSL<2>)이 하부에 포함될 수 있다. 접지 선택 라인들(GSL<1>, GSL<2>)은 스트링 선택 라인들(SSL<1>, SSL<2>)과 동일한 폭을 가질 수 있다. 스트링 선택 라인(SSL<1>)과 접지 선택 라인(GSL<1>) 쌍은 수직으로 정렬되는 동일한 활성 기둥들을 제어할 수 있다. 활성기둥들(PL)은 스트링 선택 라인들(SSL<1>, SSL<2>)과 접지 선택 라인들(GSL<1>, GSL<2>)을 관통하도록 형성될 수 있다.

이상에서는 전기적으로 분리된 복수의 접지 선택 라인들(GSL<1>, GSL<2>)을 갖는 3차원 반도체 메모리 장치(410)가 도시되었다. 따라서, 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)의 인히빗 스트링들에 대한 선택적인 제공이 가능하다.

도 9b는 도 9a에 도시된 3차원 반도체 메모리 장치(410)를 보여주는 회로도 이다. 도 9b를 참조하면, 본 발명의 3차원 반도체 메모리 장치(410)는 상부에 Y 방향으로 형성되는 복수의 비트 라인들(BL<0>~BL<5>)이 포함된다. 그리고, 하부의 XY 평면에는 공통 소스 라인(CSL)이 형성된다. 복수의 셀 스트링(CSTR)들은 복수의 비트 라인들(BL<0>~BL<5>)과 공통 소스 라인(CSL) 사이에서 Z 방향으로 형성된다.

비트 라인(BL<0>)에는 2개의 셀 스트링(411, 412)이 연결될 수 있다. 셀 스트링(411)은 스트링 선택 라인(SSL<1>)과 접지 선택 라인(GSL<1>)에 의해서 선택된다. 셀 스트링(412)은 스트링 선택 라인(SSL<2>)과 접지 선택 라인(GSL<2>)에 의해서 선택된다.

비트 라인(BL<1>)에는 2개의 셀 스트링(413, 414)이 연결될 수 있다. 셀 스트링(413)은 스트링 선택 라인(SSL<1>)과 접지 선택 라인(GSL<1>)에 의해서 선택된다. 셀 스트링(414)은 스트링 선택 라인(SSL<2>)과 접지 선택 라인(GSL<2>)에 의해서 선택된다. 즉, 각 비트 라인들에는 선택 라인들(SSL<1>, GSL<1>)에 의해서 선택되는 셀 스트링과 선택 라인들(SSL<2>, GSL<2>)에 의해서 선택되는 셀 스트링이 각각 1개씩 포함된다.

이러한 스트링 구조는 나머지 비트 라인들(BL<2>~BL<5>)에 대해서도 동일하게 적용될 수 있다. 즉, 서로 다른 접지 선택 라인들(GSL<1>, GSL<2>)을 통해서 프로그램 비트 라인에 연결되는 인히빗 스트링의 선택적인 프리차지 동작이 가능하다.

도 10은 본 발명의 프로그램 방법을 적용하는 3차원 반도체 메모리 장치(510)의 다른 예를 보여주는 사시도이다. 도 10을 참조하면, 3차원 반도체 메모 리 장치(510)는 상부에 6개의 스트링 선택 라인들(SSL<0>~SSL<5>)를 포함할 수 있다. 3차원 반도체 메모리 장치(510)는 하부에 6개의 접지 선택 라인들(GSL<0>~GSL<5>)를 포함할 수 있다. 각각 6개의 스트링 선택 라인들(SSL<0>~SSL<5>) 및 접지 선택 라인들(GSL<0>~GSL<5>)이 도시되어 있으나, 이에 한정되지 않고 그 이상일 수 있다.

접지 선택 라인들(SSL<0>~SSL<5>)은 스트링 선택 라인들(GSL<0>~GSL<5>)과 동일한 폭을 가질 수 있다. 스트링 선택 라인(SSL<1>)과 접지 선택 라인(GSL<1>) 쌍은 수직으로 정렬되는 동일한 활성 기둥들을 제어할 수 있다. 하나의 스트링 선택 라인(SSL)과 하나의 접지 선택 라인(GSL)은 수직으로 정렬되고, 동일한 활성기둥들을 제어할 수 있다.

이상에서는 전기적으로 분리된 복수의 접지 선택 라인들(GSL<0>~GSL<5>)을 갖는 3차원 반도체 메모리 장치(510)가 도시되었다. 따라서, 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)이 인히빗 스트링들에 선택적으로 제공될 수 있다.

도 11은 본 발명의 프로그램 방법을 적용하는 3차원 반도체 메모리 장치(610)의 또 다른 예를 보여주는 사시도이다. 3차원 반도체 메모리 장치(610)는 기판(611), 복수의 제어 게이트들 및 복수의 활성기둥의 쌍들(PLS)을 포함한다. 워드 라인들(WL<0>~WL<3>)은 기판(611) 상에 3차원적으로 적층되고 전기적으로 분리된 복수 개의 워드 라인들(WL<0>~WL<3>)을 포함한다. 도면에서는, 워드 라인들(WL<0>~WL<3>)이 4개로 도시되어 있으나 이에 한정되지 않고 그 이상일 수 있다.

활성기둥의 쌍들(PLS)은, 서로 마주보는 제 1 활성기둥들(PL1) 및 제 2 활성기둥들(PL2)을 포함할 수 있다. 제 1 활성기둥들(PL1) 및 제 2 활성기둥들(PL2)은 각각 X 방향으로 반복될 수 있다. 예를 들어, 활성기둥의 쌍들(PLS)을 구성하고 서로 마주보는 제 3 활성기둥들(PL3) 및 제 4 활성기둥들(PL4)이, 각각 X 방향으로 배치될 수 있다. 활성기둥의 쌍들(PLS)을 구성하고 서로 마주보는 제 5 활성기둥들(PL5) 및 제 6 활성기둥들(PL6)이, 각각 X 방향에 따라 배치될 수 있다. 도면에서는, 활성기둥들(PL1,…, PL6)이 6개 도시되어 있으나, 이에 한정되지 않고 그 이상일 수 있다.

활성기둥들(PL1,…, PL6)은 기판(611)으로부터 상부로 연장되는 장축을 가질 수 있다. 활성기둥들(PL1,…, PL6) 및 기판(611)은 연속적인 구조의 반도체일 수 있다. 활성기둥들(PL1,…, PL6)은 단결정일 수 있다. 또는, 활성기둥들(PL1,…, PL6)과 기판(611)은 불연속적인 경계면을 갖는 다결정 또는 비정질 구조의 반도체일 수 있다. 활성기둥들(PL1,…, PL6)은 기판(611)에 인접하는 몸체부 및 드레인 영역(D)을 포함할 수 있다. 몸체부는 기판(611)과 같은 도전형이고, 드레인 영역(Drain)은 기판(611)과 다른 도전형일 수 있다. 이에 따라, 몸체부와 드레인 영역(Drain)은 다이오드를 구성할 수 있다. 활성기둥의 쌍들(PLS)을 구성하는 두 개의 마주보는 활성기둥들 사이에 절연막이 채워질 수 있다.

비트 라인들(BL<0>~BL<3>)과 이에 인접하는 워드 라인 사이에, 비트 라인들(BL)을 가로지르는 스트링 선택 라인들(SSL<0>~SSL<6>)이 제공될 수 있다. 스트링 선택 라인들(SSL<0>~SSL<6>)이 서로 분리된 라인형이고, X 방향으로 연장할 수 있다. 스트링 선택 라인들(SSL<0>~SSL<6>)의 측면들은 활성기둥들(PL1,…, PL6)의 측벽들에 마주하도록 제공될 수 있다. 제 1 활성기둥들(PL1) 및 제 2 활성기둥들(PL2)의 쌍들의 양측에 스트링 선택 라인들(SSL<0>, SSL<1>)이 형성될 수 있다. 제 3 활성기둥들(PL3) 및 제 4 활성기둥들(PL4)의 쌍들의 양측에 스트링 선택 라인들(SSL<2>, SSL<3>)이 형성될 수 있다. 제 5 활성기둥들(PL5) 및 제 6 활성기둥들(PL6)의 쌍들의 양측에 스트링 선택 라인들(SSL<4>, SSL<5>)이 형성될 수 있다. 스트링 선택 라인들(SSL<0>~SSL<6>)은 활성기둥들(PL1, … PL6)과 비트 라인들(BL<0>~BL<3>) 사이의 전기적 연결을 제어할 수 있다. 이에 따라, 하나의 활성 기둥은 하나의 비트 라인과 하나의 스트링 선택 라인에 의해 독립적으로 선택될 수 있다.

이에 더하여, 기판(611) 및 이에 인접하는 워드 라인(WL<3>) 사이에, 활성기둥들(PL1,…, PL6)과 기판(611) 사이의 전기적 연결을 제어하는 접지 선택 라인들(GSL<0>~GSL<5>)이 형성될 수 있다. 접지 선택 라인들(GSL<0>~GSL<5>)의 양 측면들은 활성기둥들(PL1,…, PL6)의 측벽들에 마주하도록 형성될 수 있다. 접지 선택 라인들(GSL<0>~GSL<5>), 워드 라인들(WL<0>~WL<3>), 및 스트링 선택 라인들(SSL<0>~SSL<6>)은 수직으로 정렬될 수 있다. 이상의 3차원 반도체 메모리 장치(610)는, 하나의 활성 기둥에 형성되는 메모리 셀들이 하나의 셀 스트링을 구성하는, 낸드형 플래시 메모리 소자일 수 있다.

이상에서는 전기적으로 분리된 복수의 접지 선택 라인들(GSL<0>~GSL<5>)을 갖는 3차원 반도체 메모리 장치(610)가 도시되었다. 하나의 층에 포함되는 워드 라 인들이 하나의 워드 라인 전압으로 제어되는 경우, 3차원 반도체 메모리 장치(610)에서 본 발명의 프로그램 방법은 유효하게 적용될 수 있다. 이 경우, 공통 소스 라인(CSL)으로 제공되는 프리차지 전압(Vpre)을 인히빗 스트링들에 선택적으로 제공할 수 있다.

도 12는 본 발명의 또 다른 특징에 따른 특징을 보여주는 회로도이다. 도 12를 참조하면, 접지 선택 라인(GSL)이 하나의 층에 포함되는 모든 접지 선택 트랜지스터들(GST)의 게이트에 연결된다. 하지만, 각각의 셀 스트링들은 개별적으로 소스(Source)를 제공하기 위한 소스 라인들(SL<00>, SL<01>, SL<02>, SL<10>, SL<11>, SL<12>, SL<20>, SL<21>, SL<22>)에 연결될 수 있다. 따라서, 소스 라인들(SL<00>, SL<01>, SL<02>, SL<10>, SL<11>, SL<12>, SL<20>, SL<21>, SL<22>)에 의해서 셀 스트링들 각각의 채널은 독립적으로 프리차지될 수 있다.

프로그램 비트 라인(BL<1>)에 연결되는 셀 스트링들 중 프로그램 스트링(711)과 인히빗 스트링(712)이 포함될 수 있다. 또한, 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링들에는 인히빗 스트링들(713, 714)이 포함될 수 있다.

프로그램 동작시에 접지 선택 라인(GSL)은 활성화된다. 따라서, 모든 셀 스트링들의 접지 선택 트랜지스터(GST)가 턴-온될 것이다. 그러나, 프로그램 스트링의 소스 라인(SL<10>)에는 0V가, 인히빗 스트링들(712, 713, 714)의 소스 라인들(SL<11>, SL<20>, SL<21>)에는 프리차지 전압(Vpre)이 제공된다. 이러한 소스 라인들을 통해서, 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링(712)의 채널은 프리차지될 수 있다. 따라서, 프로그램 교란 현상을 감소시켜, 프로그램되는 데 이터의 신뢰성을 높일 수 있다.

도 13은 도 12의 회로도에 적용되는 바이어스 조건을 간략하게 보여주는 표이다. 도 13을 참조하면, 프로그램 동작시에 프로그램 비트 라인(BL<1>)으로는 0V가 인가될 것이다. 인히빗 비트 라인(BL<2>)으로는 전원 전압(Vcc)이 인가될 것이다. 프로그램 비트 라인(BL<1>)에는 프로그램 스트링(711)과 프로그램이 차단되어야 하는 인히빗 스트링(712)이 포함된다. 모든 셀 스트링들의 접지 선택 라인(GSL)에는 동일하게 프리차지 전압(Vpre)이 제공된다.

프로그램 비트 라인(BL<1>)에 연결되는 프로그램 스트링(711)의 바이어스 조건은 표와 같다. 즉, 비트 라인(BL<1>)에는 0V, 스트링 선택 라인(SSL<0>)에는 전원 전압(Vcc)이 인가된다. 선택 워드 라인(WL<1>)에는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(WL<0>, WL<1>, WL<3>)에는 패스 전압(Vpass)이 인가된다. 접지 선택 라인(GSL)에는 프리차지 전압(Vpre)이 인가된다. 프로그램 동작시, 소스 라인(SL<10>)에는 0V가 제공될 수 있다. 이상의 조건 하에서, 선택된 메모리 셀은 F-N 터널링에 의하여 프로그램될 것이다. 프로그램 비트 라인(BL<1>)에 연결되는 프로그램 스트링(711)의 소스 라인(SL<10>)과 접지 선택 라인(GSL)의 바이어스 조건이 참조 부호(720)로 나타나 있다.

프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링(712)의 바이어스 조건은 다음과 같다. 비트 라인(BL<1>)에는 0V, 스트링 선택 라인(SSL<1>)에는 인히빗 스트링(712)의 선택을 차단하기 위한 0V 전압이 인가된다. 이러한 조건에서는, 비트 라인(BL<1>)을 통한 인히빗 스트링(712)의 채널은 프리차지될 수 없다. 따라 서, 소스 라인(11)으로 제공되는 전압을 이용하여 인히빗 스트링(712)의 채널을 충전해야 한다. 프로그램 비트 라인(BL<1>)에 연결되는 인히빗 스트링(712)의 소스 라인(SL<11>)과 접지 선택 라인(GSL)의 바이어스 조건이 참조 부호(730)로 나타나 있다.

전원 전압(Vcc)이 인가되는 인히빗 비트 라인(BL<2>)에 연결되는 셀 스트링들은 모두 인히빗 스트링에 해당된다. 그러나, 프로그램 스트링(711)과 스트링 선택 라인(SSL<0>)을 공유하는 인히빗 스트링(713)의 채널은 비트 라인(BL<2>)에 의해서 프리차지될 수 있다. 게다가, 인히빗 스트링(713)의 채널은 소스 라인(SL<20>)으로부터 제공되는 프리차지 전압(V′pre)으로도 프리차지될 수 있다. 인히빗 스트링(713)의 채널은 비트 라인(BL<2>)과 소스 라인(SL<20>)에 의해서 프리차지될 수 있다. 여기서, 소스 라인(SL<20>)으로부터 제공되는 프리차지 전압(V′pre)의 레벨은 접지 선택 라인(GSL)에 제공되는 제어 전압(Vpre)에서 문턱 전압을 뺀 값(Vpre-Vth)과 같거나 더 높을 수 있다. 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링(713)의 프리차지를 위한 바이어스 조건이 참조 부호(740, 745)로 표시되어 있다.

인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링(714)은 스트링 선택 라인(SSL<1>)을 인히빗 스트링(712)과 공유한다. 따라서, 프로그램 동작시 스트링 선택 라인(SSL<1>)으로는 인히빗 스트링(712)의 선택을 차단하기 위하여 0V가 인가된다. 이러한 조건에서, 인히빗 비트 라인(BL<2>)로 전원 전압(Vcc)이 인가되더라도 비트 라인(BL<2>)로부터 인히빗 스트링(714)의 채널은 프리차지 전압(Vpre)을 제공 받지 못한다. 인히빗 스트링(714)의 채널은 인히빗 스트링(712)과 마찬가지로 공통 소스 라인(CSL)을 통해서 프리차지될 수 있다. 인히빗 비트 라인(BL<2>)에 연결되는 인히빗 스트링(714)의 소스 라인(SL<21>)과 접지 선택 라인(GSL)의 바이어스 조건이 참조 부호(750)로 표시되어 있다.

도 14는 본 발명에 따른 프로그램 동작을 수행하는 불휘발성 메모리 장치(1200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 14를 참조하면, 본 발명에 따른 메모리 시스템(1000)은 불휘발성 메모리 장치(1200)와 메모리 컨트롤러(1100)를 포함할 것이다. 불휘발성 메모리 장치(1200)는 앞서 설명된 도 1의 불휘발성 메모리 장치와 실질적으로 동일하며, 따라서 그것에 대한 상세한 설명은 생략될 것이다. 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(1200)와 메모리 컨트롤러(1100)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다.

SRAM(1100)은 프로세싱 유닛(1120)의 동작 메모리로써 사용된다. 호스트 인터페이스(1130)는 메모리 시스템(1000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1140)은 불휘발성 메모리 장치(1200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1150)는 본 발명의 불휘발성 메모리 장치(1200)와 인터페이싱 한다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)은 호스트(Host)와의 인터 페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(1200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.

이상의 본 발명의 메모리 시스템(1000)에 따르면, 고집적화에 따라서 발생하는 프로그램 디스터브 특성을 획기적으로 개선하여 고용량, 고신뢰성을 갖는 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 불휘발성 메모리 장치(1200)가 구비될 수 있다. 이 경우, 메모리 컨트롤러(1100)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

본 발명의 불휘발성 메모리 장치(1200)는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 애플리케이션에 사용될 수 있다.

다른 예로서, 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것 이다. 예를 들면, 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.

또 다른 예로서, 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 것이다. 예시적으로, 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 것이다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)에 제공되는 데이터의 신뢰성이 획기적으로 개선될 것이다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 것이다.

도 15에는 본 발명에 따른 불휘발성 메모리 장치(2120)를 포함한 컴퓨팅 시스템(2000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(2000)은 시스템 버스(2600)에 전기적으로 연결된 마이크로프로세서(2200), 램(2300), 사용자 인터페이스(2400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(2500) 및 메모리 시스템(2100)을 포함한다. 메모리 시스템(2100)은 메모리 컨트롤러(2110), 그리고 불휘발성 메모리 장치(2120)를 포함한다. 불휘발성 메모리 장치(2120)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(2120)에는 마이크로프로세서(2200)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 컨트롤러(2110)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(2110)와 불휘발성 메모리 장치(2120)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치를 보여주는 블록도;

도 2는 도 1의 셀 어레이(110)를 도시하는 회로도;

도 3은 도 1의 셀 어레이(110)를 도시하는 사시도;

도 4는 도 2의 일부분을 보여주는 회로도;

도 5는 도 4의 회로들의 바이어스 조건을 보여주는 표;

도 6은 프로그램 비트 라인에 연결되는 셀 스트링들의 바이어스 절차를 보여주는 타이밍도;

도 7은 인히빗 비트 라인에 연결되는 셀 스트링들의 바이어스 절차를 보여주는 타이밍도;

도 8a, 8b, 8c는 본 발명의 다른 실시예에 따른 프로그램 방법을 보여주는 타이밍도들;

도 9a, 도 9b는 본 발명의 프로그램 방법을 적용하는 3차원 반도체 메모리 장치의 다른 구조를 보여주는 사시도 및 회로도;

도 10 및 도 11은 본 발명의 프로그램 방법을 적용하는 3차원 반도체 메모리 장치들의 다양한 실시예들을 보여주는 사시도들;

도 12는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 구조를 보여주는 회로도;

도 13은 도 12의 3차원 반도체 메모리 장치의 바이어스 조건을 보여주는 표;

도 14는 본 발명의 불휘발성 메모리 장치를 구비하는 메모리 시스템; 및

도 15는 본 발명의 불휘발성 메모리 장치를 구비하는 컴퓨팅 시스템.

Claims

공통 소스 라인과 복수의 비트 라인들 사이에 연결되는 복수의 셀 스트링들을 포함하는 반도체 메모리 장치의 프로그램 방법에 있어서:

상기 복수의 비트 라인들 중 프로그램 비트 라인에 연결되는 적어도 하나의 인히빗 스트링의 채널과, 인히빗 비트 라인에 연결되는 적어도 하나의 인히빗 스트링의 채널을 상기 공통 소스 라인으로 제공되는 프리차지 전압으로 충전하는 단계; 및

워드 라인 전압을 상기 복수의 셀 스트링들에 제공하여 상기 충전된 채널을 부스팅(Boosting)시키는 단계를 포함하되,

상기 충전하는 단계에서, 상기 프로그램 비트 라인에 연결되는 인히빗 스트링의 접지 선택 트랜지스터는 턴-온되는 프로그램 방법.
제 1 항에 있어서,

상기 프로그램 비트 라인에 연결되는 인히빗 스트링의 스트링 선택 트랜지스터는 턴-오프되는 프로그램 방법.
삭제
제 1 항에 있어서,

상기 충전하는 단계에서, 상기 접지 선택 트랜지스터의 게이트에는 상기 접지 선택 트랜지스터의 문턱 전압보다 높은 제어 전압이 제공되는 프로그램 방법.
제 4 항에 있어서,

상기 제어 전압은 상기 프리차지 전압과 같거나 높은 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 충전하는 단계에서, 상기 프로그램 비트 라인에 연결되는 프로그램 스트링의 스트링 선택 트랜지스터는 턴-온되고, 상기 프로그램 스트링의 접지 선택 트랜지스터는 턴-오프되는 프로그램 방법.
제 6 항에 있어서,

상기 프로그램 비트 라인에 연결되는 프로그램 스트링의 접지 선택 트랜지스터와 상기 프로그램 비트 라인에 연결되는 인히빗 스트링의 접지 선택 트랜지스터는 각각 독립적으로 제어되는 프로그램 방법.
제 6 항에 있어서,

상기 프로그램 스트링과 동일한 스트링 선택 라인에 연결되고, 상기 인히빗 비트 라인에 연결되는 인히빗 스트링의 채널은 상기 인히빗 비트 라인으로부터 충 전 전압을 제공받는 프로그램 방법.
제 6 항에 있어서,

상기 프로그램 스트링과 다른 스트링 선택 라인에 연결되며, 상기 인히빗 비트 라인에 연결되는 인히빗 스트링의 채널은 상기 공통 소스 라인으로부터 충전 전압을 제공받는 프로그램 방법.
삭제
프로그램 비트 라인에 연결되는 프로그램 스트링 및 제 1 인히빗 스트링과, 인히빗 비트 라인에 연결되는 제 2 및 제 3 인히빗 스트링들을 포함하는 반도체 메모리 장치의 프로그램 방법에 있어서:

상기 제 1 인히빗 스트링의 채널과 그리고 상기 제 1 인히빗 스트링과 동일한 선택 라인에 의하여 연결되는 상기 제 2 인히빗 채널을 공통 소스 라인으로부터 제공되는 프리차지 전압으로 충전하는 단계; 및

워드 라인 전압을 제 1 및 제 2 인히빗 스트링들에 제공하여 상기 충전된 채널을 부스팅(Boosting)시키는 단계를 포함하되,

상기 충전하는 단계에서, 상기 제 1 인히빗 스트링의 접지 선택 트랜지스터는 턴-온되는 프로그램 방법.
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