KR101635505B1 - 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명은 기판, 기판 상에 제공되는 복수의 도핑 영역들, 복수의 도핑 영역들 중 인접한 도핑 영역들 사이의 기판 상의 영역에서 특정 패턴에 따라 제공되는 복수의 셀 스트링들, 그리고 복수의 비트 라인들을 통해 복수의 셀 스트링들에 연결되는 복수의 페이지 버퍼들로 구성된다. 읽기 동작 시에, 복수의 페이지 버퍼들은 복수의 비트 라인들에 프리차지 전압들을 공급하도록 구성된다. 복수의 셀 스트링들과 도핑 영역들 사이의 기판 상의 거리에 따라, 복수의 비트 라인들에 공급되는 프리차지 전압들의 레벨들이 가변된다.

Description

불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, READING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 3차원 구조를 갖는 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인듐인(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판; 상기 기판 상에서 제 1 방향을 따라 신장되며 제 2 방향을 따라 특정 거리 만큼 이격되어 제공되는 복수의 도핑 영역들; 상기 복수의 도핑 영역들 중 인접한 제 1 및 제 2 도핑 영역들 사이에서 특정 패턴에 따라 제공되는 복수의 셀 스트링들; 그리고 복수의 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 복수의 페이지 버퍼들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 복수의 셀 트랜지스터들을 포함하고, 읽기 동작 시에, 상기 복수의 페이지 버퍼들은 상기 복수의 비트 라인들에 프리차지 전압들을 공급하도록 구성되고, 상기 복수의 셀 스트링들과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라 상기 복수의 비트 라인들에 공급되는 프리차지 전압들의 레벨들이 가변된다.
실시 예로서, 상기 복수의 셀 스트링들과 그들에 가장 인접한 도핑 영역 사이의 거리에 따라, 상기 복수의 비트 라인들에 공급되는 상기 프리차지 전압들의 레벨들이 상이하게 제어된다.
실시 예로서, 상기 복수의 셀 스트링들과 그들에 가장 인접한 도핑 영역 사이의 거리가 증가할수록, 상기 프리차지 전압들의 레벨들은 감소한다.
실시 예로서, 상기 복수의 셀 스트링들과 그들에 가장 인접한 도핑 영역 사이의 거리가 증가할수록, 상기 프리차지 전압들의 레벨들은 증가한다.
실시 예로서, 상기 복수의 페이지 버퍼들에 공급되는 적어도 하나의 로드 신호를 발생하도록 구성되는 제어 로직을 더 포함하고, 상기 복수의 페이지 버퍼들 각각은 래치 회로 및 로드 트랜지스터를 포함하고, 상기 로드 트랜지스터는 상기 적어도 하나의 로드 신호에 응답하여 전원 전압 노드를 상기 래치 회로를 통해 상기 복수의 비트 라인들 중 하나의 비트 라인에 전기적으로 연결한다.
실시 예로서, 상기 복수의 페이지 버퍼들 각각의 상기 로드 트랜지스터는 상기 복수의 셀 스트링들 중 대응하는 셀 스트링과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라 조절된 문턱 전압을 갖는다.
실시 예로서, 상기 제어 로직은 상기 복수의 셀 스트링들과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라, 상기 복수의 페이지 버퍼들에 공급되는 상기 적어도 하나의 로드 신호의 레벨을 가변하도록 더 구성된다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 컨트롤러; 그리고 상기 메모리 컨트롤러의 제어에 따라 읽기 동작을 수행하도록 구성되는 불휘발성 메모리 장치를 포함하고, 상기 불휘발성 메모리 장치는 기판; 상기 기판 상에서 제 1 방향을 따라 신장되며 제 2 방향을 따라 특정 거리 만큼 이격되어 제공되는 복수의 도핑 영역들; 상기 복수의 도핑 영역들 중 인접한 제 1 및 제 2 도핑 영역들 사이에서 특정 패턴에 따라 제공되는 복수의 셀 스트링들; 그리고 복수의 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 복수의 페이지 버퍼들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 복수의 셀 트랜지스터들을 포함하고, 읽기 동작 시에, 상기 복수의 페이지 버퍼들은 상기 복수의 비트 라인들에 프리차지 전압들을 공급하도록 구성되고, 상기 복수의 셀 스트링들과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라 상기 복수의 비트 라인들에 공급되는 프리차지 전압들의 레벨들이 가변된다.
실시 예로서, 상기 메모리 컨트롤러 및 상기 불휘발성 메모리 장치는 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성한다.
기판, 상기 기판 상에 형성되는 도핑 영역 및 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 상기 복수의 셀 스트링들과 상기 도핑 영역 사이의 거리에 따라, 프리차지 전압들의 레벨들을 서로 다르게 설정하는 단계; 상기 서로 다르게 설정된 프리차지 전압들을 상기 복수의 셀 스트링들에 공급하는 단계; 상기 복수의 셀 스트링들로부터 전압 또는 전류를 검출하는 단계; 그리고 상기 검출 결과에 따라 읽기 데이터를 판별하는 단계를 포함한다.
본 발명에 따르면, 공통 소스 라인 및 셀 스트링 사이의 거리 차이에 의한 읽기 오류가 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들의 일부를 보여주는 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 일 예이다.
도 5는 도 4의 셀 트랜지스터 구조를 보여주는 확대도이다.
도 6은 도 3 및 도 6를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블록의 읽기 동작 시의 전압 변화를 보여주는 타이밍도이다.
도 8은 본 발명의 제 1 실시 예에 따른 메모리 블록의 일부를 보여주는 평면도이다.
도 9는 도 8의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 10은 도 8의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 11은 본 발명의 실시 예에 따른 읽기 방법을 보여주는 순서도이다.
도 12는 도 11의 읽기 방법에 따른 전압 변화들을 보여주는 타이밍도이다.
도 13은 본 발명의 제 2 실시 예에 따른 메모리 블록의 일부를 보여주는 평면도이다.
도 14는 도 13의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 15는 도 13의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 16은 본 발명의 제 3 실시 예에 따른 메모리 블록의 일부를 보여주는 평면도이다.
도 17는 도 16의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 18은 도 16의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 19는 도 16의 Ⅷ-Ⅷ 선에 따른 단면도이다.
도 20은 도 16 내지 도 19를 참조하여 설명된 메모리 블록의 읽기 동작 시의 전압 변화를 보여주는 타이밍도이다.
도 21은 본 발명의 제 4 실시 예에 따른 메모리 블록의 일부를 보여주는 평면도이다.
도 22는 도 21의 Ⅸ-Ⅸ' 선에 따른 단면도이다.
도 23은 도 21의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
도 24는 본 발명에 따른 읽기 및 쓰기 회로의 제 1 실시 예를 보여주는 블록도이다.
도 25는 본 발명에 따른 페이지 버퍼의 제 1 예를 보여주는 블록도이다.
도 26은 본 발명에 따른 읽기 및 쓰기 회로의 제 2 실시 예를 보여주는 블록도이다.
도 27은 본 발명에 따른 읽기 및 쓰기 회로의 제 3 실시 예를 보여주는 블록도이다.
도 28은 본 발명에 따른 읽기 및 쓰기 회로의 제 4 실시 예를 보여주는 블록도이다.
도 29는 본 발명에 따른 읽기 및 쓰기 회로의 제 5 실시 예를 보여주는 블록도이다.
도 30은 본 발명에 따른 페이지 버퍼의 제 2 예를 보여주는 블록도이다.
도 31은 본 발명에 따른 읽기 및 쓰기 회로의 제 6 실시 예를 보여주는 블록도이다.
도 32는 본 발명에 따른 페이지 버퍼의 제 3 예를 보여주는 블록도이다.
도 33은 본 발명에 따른 읽기 및 쓰기 회로의 제 7 실시 예를 보여주는 블록도이다.
도 34는 본 발명에 따른 읽기 및 쓰기 회로의 제 8 실시 예를 보여주는 블록도이다.
도 35는 본 발명에 따른 읽기 및 쓰기 회로의 제 9 실시 예를 보여주는 블록도이다.
도 36은 본 발명에 따른 읽기 및 쓰기 회로의 제 10 실시 예를 보여주는 블록도이다.
도 37은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 다른 예를 보여준다.
도 38은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 39는 도 38의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 40은 도 39를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀 그룹들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 선택하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로(130)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 로드 신호(PLOAD)를 읽기 및 쓰기 회로(130)에 제공하도록 구성된다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(CS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 셀 스트링들(CS)이 특정 거리만큼 이격되어 제공될 것이다.
각 셀 스트링(CS)은 비트 라인(BL), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 각 메모리 블록(BLK)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 3 내지 도 6을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz)의 일부를 보여주는 평면도이다. 예시적으로, 하나의 메모리 블록(BLK1)의 도전층들의 평면도가 도 3에 도시되어 있다. 도 4는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 일 예이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 수 있다. 복수의 절연 물질들(112)은 제 1 방향을 따라 신장된다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 절연 물질들(112) 중 기판(111)과 접촉하는 절연 물질의 두께는 다른 절연 물질들의 두께보다 얇다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 필라들(113) 각각은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(113) 각각의 채널막(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 필라들(113) 각각의 채널막(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 필라들(113) 각각의 채널막(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 필라들(113) 각각의 채널막(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 필라들(113) 각각의 채널막(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
필라들(113) 각각의 내부 물질(115)은 절연 물질을 포함한다. 예를 들면, 필라들(113) 각각의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 필라들(113) 각각의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 절연 물질들(112) 및 필라들(113)의 노출된 표면에 절연막(116)이 제공된다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작다. 즉, 절연 물질들(112) 중 상층의 절연 물질의 하부면에 제공된 절연막(116)과 하층의 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116)과 다른 물질이 제공될 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 절연막(116)의 노출된 표면 상에 도전 물질들(CL1~CL8)이 제공된다. 더 상세하게는, 절연 물질들(112) 중 상층의 절연 물질의 하부면에 제공된 절연막(116)과 하층의 절연 물질의 상부면에 제공된 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CL1~CL8)이 제공된다. 도핑 영역들(311~313) 상에서, 도전 물질들(CL1~CL8)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CL1~CL8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CL1~CL8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 절연막(116)은 제거될 수 있다. 예시적으로, 절연 물질들(122)의 측면들 중 필라들(113)과 대향하는 측면에 제공되는 절연막(116)은 제거될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(113)의 채널막(114)의 상부로 확장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLK1)의 필라들(113)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(CL1~CL8)의 분리 여부에 따라, 필라들(113)의 행들이 정의된다. 도 3 및 도 4에서, 도전 물질들(CL1~CL8)은 도핑 영역(312)을 중심으로 분리되어 있다.
제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CL1~CL8)과 절연막(116)을 통해 결합된 필라들(113)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CL1~CL8)과 절연막(116)을 통해 결합된 필라들(113)이 제 2 행의 필라들로 정의된다.
비트 라인들(BL1, BL2)에 따라, 필라들(113)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(113)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(113)이 제 2 열의 필라들로 정의된다.
이하에서, 도전 물질들(CL1~CL8)의 높이들이 정의된다. 도전 물질들(CL1~CL8)은 기판(111)으로부터의 순서에 따다, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CL1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CL8)은 제 8 높이를 갖는다.
도 3 및 도 4에서, 필라들(113)은 절연막(116) 및 복수의 도전 물질들(CL1~CL8)과 함께 복수의 셀 스트링들(CS)을 형성한다. 필라들(113) 각각은 절연막(116), 그리고 인접한 도전 물질들(CL1~CL8)과 함께 하나의 셀 스트링(CS)을 구성한다.
기판(111) 상에서, 필라들(113)은 행 및 열 방향을 따라 배치되어 있다. 즉, 메모리 블록(BLK1)은 기판 상에서 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들(CS)을 포함한다. 셀 스트링들(CS) 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터 구조들(CT)을 포함한다. 셀 트랜지스터 구조들(CT)은 도 5를 참조하여 더 상세하게 설명된다.
도 5는 도 4의 셀 트랜지스터 구조(CT)를 보여주는 확대도이다. 도 3 내지 도 5를 참조하면, 셀 트랜지스터 구조(CT)는 특정 높이의 도전 물질(여기에서, CL5), 특정 높이의 도전 물질(CL5)에 대응하는 필라(113)의 영역, 그리고 특정 높이의 도전 물질(CL5)과 필라(113) 사이에 제공되는 절연막(116)으로 구성된다. 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터 구조(CT)에서, 필라(113)의 채널막(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막(114)은 셀 트랜지스터 구조(CT)에서 바디(body)로 동작한다. 채널막(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 필라(113)의 채널막(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라(113)의 채널막(114)에 형성되는 채널은 수직 채널인 것으로 정의된다.
필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작한다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 수 있다.
제 2 서브 절연막(118)은 전하 저장막으로 동작한다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 수 있다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(CL5)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작한다. 예시적으로, 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
도전 물질(CL5)은 게이트(또는 제어 게이트)로 동작한다.
즉, 게이트(또는 제어 게이트)로 동작하는 도전 물질(CL5), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 수직 바디로 동작하는 채널막(114)은 셀 트랜지스터로 동작한다. 예시적으로, 도전 물질(CL5), 제 3 서브 절연막(119), 제 2 서브 절연막(118), 제 1 서브 절연막(117), 그리고 채널막(114)은 전하 포획형 셀 트랜지스터로 동작할 수 있다.
셀 스트링들(CS) 각각에서, 셀 트랜지스터 구조들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 스트링들(CS) 각각에서, 상부에 제공되는 적어도 하나의 셀 트랜지스터 구조(CT)는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 스트링들(CS) 각각에서, 하부에 제공되는 적어도 하나의 셀 트랜지스터 구조(CT)는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 셀 스트링들(CS) 각각에서, 나머지 셀 트랜지스터 구조들(CT)은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.
도전 물질들(CL1~CL8)은 행 방향(제 1 방향)을 따라 신장되어 복수의 필라들에 결합된다. 즉, 도전 물질들(CL1~CL8) 및 필라들(113)은 행 방향을 따라 특정 거리만큼 이격되어 제공되는 복수의 셀 스트링들(CS)을 구성한다. 도전 물질들(CL1~CL8)은 동일한 행의 셀 스트링들(CS)의 동일한 높이의 셀 트랜지스터 구조들(CT)을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CL1~CL8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
도 6은 도 3 및 도 4를 참조하여 설명된 메모리 블록(BLK1)의 등가 회로를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 필라들(113)에 각각 대응한다.
셀 스트링들(CS11, CS21, CS12, CS22)에서, 제 1 높이의 셀 트랜지스터 구조들(CT)은 접지 선택 트랜지스터들(GST)로 동작한다. 동일한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 제 1 높이를 갖는 도전 물질들(CL1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)에서, 제 2 내지 제 6 높이의 셀 트랜지스터 구조들(CT)은 메모리 셀들(MC1~MC6)로 동작한다. 동일한 높이를 가지며 동일한 행에 대응하는 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.
예시적으로, 제 2 높이를 갖는 도전 물질들(CL2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 높이를 갖는 도전 물질들(CL3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 높이를 갖는 도전 물질들(CL4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 도전 물질들(CL5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 높이를 갖는 도전 물질들(CL6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 높이를 갖는 도전 물질들(CL7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
셀 스트링들(CS11, CS21, CS12, CS22)에서, 제 8 높이의 셀 트랜지스터 구조들(CT)은 스트링 선택 트랜지스터(SST)로 동작한다. 동일한 행의 셀 스트링들은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 높이를 갖는 도전 물질들(CL8)에 대응한다. 즉, 필라들(113), 즉 셀 스트링들의 행들은 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
이하에서, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)은 제 1 스트링 선택 트랜지스터들(SST1)로 정의된다. 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 제 2 스트링 선택 트랜지스터들(SST2)로 정의된다.
공통 소스 라인(CSL)은 셀 스트링들에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
도 6에 도시된 바와 같이, 동일한 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 셀 스트링들이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인(WL)에 연결된 셀 스트링들 중 비선택된 행의 셀 스트링들이 비트 라인으로부터 전기적으로 분리되고 그리고 선택된 행의 셀 스트링들이 비트 라인에 전기적으로 연결될 수 있다.
즉, 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들(CS)의 열들이 선택될 수 있다.
예시적으로, 워드 라인들(WL) 중 적어도 하나는 더미 워드 라인(DWL)으로 사용될 수 있다. 예를 들면, 스트링 선택 라인(SSL)과 인접한 높이를 갖는 워드 라인(WL), 접지 선택 라인(GSL)과 인접한 높이를 갖는 워드 라인(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이의 높이를 갖는 워드 라인(WL) 중 적어도 하나가 더미 워드 라인(DWL)으로 사용될 수 있다.
예시적으로, 적어도 두 개의 높이들에 대응하는 도전 물질들이 스트링 선택 라인들(SSL)을 구성할 수 있다. 예를 들면, 제 7 높이의 도전 물질들(CL7) 및 제 8 높이의 도전 물질들(CL8)이 각각 스트링 선택 라인들(SSL)을 구성할 수 있다. 이때, 동일한 행에 제공되며 상이한 높이(즉, 제 7 높이 및 제 8 높이)를 갖는 도전 물질들(CL7, CL8)은 공통으로 연결되어 하나의 스트링 선택 라인(SSL)을 구성할 수 있다.
예시적으로, 적어도 두 개의 높이들에 대응하는 도전 물질들이 접지 선택 라인(GSL)을 구성할 수 있다. 예를 들면, 제 1 높이의 도전 물질들(CL1) 및 제 2 높이의 도전 물질들(CL2)이 공통으로 연결되어 접지 선택 라인(GSL)을 구성할 수 있다.
예시적으로, 제 1 높이의 도전 물질들(CL1)은 각각 전기적으로 분리된 두 개의 접지 선택 라인들(GSL)을 구성할 수 있다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLK1)의 읽기 동작 시의 전압 변화를 보여주는 타이밍도이다. 예시적으로, 제 1 행의 셀 스트링들(CS11, CS12), 즉 제 1 스트링 선택 라인(SSL1)이 선택되고, 그리고 제 3 워드 라인(WL3)이 선택되는 것으로 가정한다.
도 3 내지 도 7을 참조하면, 프리차지(Precharge) 구간에서, 비트 라인들(BL1, BL2)에 비트 라인 전압(VBL)이 공급된다. 예를 들면, 비트 라인 전압(VBL)은 전원 전압(VCC)일 수 있다. 비트 라인 전압(VBL)은 읽기 및 쓰기 회로(130, 도 1 참조)로부터 비트 라인들(BL1, BL2)에 공급된다. 비트 라인들(BL1, BL2)의 전압이 비트 라인 전압(VBL)에 도달한 후에, 비트 라인들(BL1, BL2)은 플로팅될 수 있다.
디벨러프(Develop) 구간에서, 선택된 스트링 선택 라인(SSL1)에 제 1 스트링 선택 라인 전압(VSSL1)이 인가된다. 제 1 스트링 선택 라인 전압(VSSL1)은 선택된 스트링 선택 트랜지스터들(SST1)을 턴-온 하는 레벨을 갖는다. 예를 들면, 제 1 스트링 선택 라인 전압(VSSL1)은 비선택 읽기 전압(Vread)과 동일한 레벨을 가질 수 있다. 제 1 스트링 선택 라인 전압(VSSL1)에 의해, 제 1 행의 제 8 높이의 도전 물질(CL8)에 대응하는 채널층(114)의 영역에 수직 채널이 형성된다.
비선택된 스트링 선택 라인(SSL2)에 제 2 스트링 선택 라인 전압(VSSL2)이 인가된다. 제 2 스트링 선택 라인 전압(VSSL2)은 비선택된 스트링 선택 트랜지스터들(SST2)을 턴-오프 하는 레벨을 갖는다. 예를 들면, 제 2 스트링 선택 라인 전압(VSSL2)은 접지 전압(VSS)일 수 있다. 제 2 스트링 선택 라인 전압(VSSL2)에 의해, 제 2 행의 제 8 높이의 도전 물질(CL8)에 대응하는 채널층(114)의 영역에 수직 채널이 형성되지 않는다.
비선택된 워드 라인들(WL1, WL2, WL4~WL6)에 비선택 읽기 전압(Vread)이 인가된다. 비선택 읽기 전압(Vread)은 메모리 셀들(MC)에 저장된 데이터에 관계 없이 메모리 셀들(MC)을 턴-온 하는 레벨을 갖는다. 예를 들면, 비선택 읽기 전압(Vread)은 고전압이다. 비선택 읽기 전압(Vread)에 의해, 제 2, 제 3, 그리고 제 5 내지 제 7 높이를 갖는 도전 물질들(CL2, CL3, CL5~CL7)에 대응하는 채널층(114)의 영역에 수직 채널이 형성된다.
선택된 워드 라인(WL3)에 선택 읽기 전압(Vrd)이 인가된다. 선택 읽기 전압(Vrd)은 메모리 셀들(MC)에 저장된 데이터를 판별할 수 있는 레벨을 갖는다. 예를 들면, 선택 읽기 전압(Vrd)은 메모리 셀들(MC)의 논리 상태들에 대응하는 문턱 전압들 사이의 레벨을 가질 수 있다. 선택된 메모리 셀들(MC3)의 문턱 전압들에 따라, 제 3 높이의 도전 물질(CL3)에 대응하는 채널층(114)의 영역에 수직 채널이 형성되거나 형성되지 않을 수 있다.
접지 선택 라인(GSL)에 접지 선택 라인 전압(VGSL)이 인가된다. 접지 선택 라인 전압(VGSL)은 접지 선택 트랜지스터들(GST)을 턴-온 하는 레벨을 갖는다. 예를 들면, 접지 선택 라인 전압(VGSL)은 비선택 읽기 전압(Vread)과 동일한 레벨을 가질 수 있다. 접지 선택 라인 전압(VGSL)에 의해, 제 1 높이의 도전 물질(CL1)에 대응하는 채널층(114)의 영역에 수직 채널이 형성된다. 또한, 접지 선택 라인 전압(VGSL)에 의해, 제 1 높이의 도전 물질(CL1)에 대응하는 기판(111)의 영역에 수평 채널이 형성된다.
제 1 도전 물질(CL1)은 기판(111)과 인접하게 배치되어 있다. 따라서, 제 1 도전 물질(CL1)에 인가된 접지 선택 라인 전압(VGSL)에 의해 생성되는 전기장(electric field)은 기판(111)에도 영향을 준다. 제 1 도전 물질(CL1)에 인가된 접지 선택 라인 전압(VGSL)에 의해, 제 1 도전 물질(CL1)에 대응하는 기판(111)의 영역에 채널이 형성된다. 이하에서, 기판(111)에 형성되는 채널은 수평 채널이라 정의된다.
제 1 도전 물질(CL1)은 도핑 영역들(311~313) 상의 영역 일부까지 신장되어 있다. 따라서, 수평 채널은 도핑 영역들(311~313)과 연결된다. 제 1 행의 제 1 도전 물질들(CL1)에 의해 생성되는 수평 채널들은 제 1 및 제 2 도핑 영역들(311, 312)과 연결된다. 제 2 행의 제 1 도전 물질들(CL1)에 의해 생성되는 수평 채널들은 제 2 및 제 3 도핑 영역들(312, 313)과 연결된다.
따라서, 제 1 도전 물질(CL1)에 접지 선택 라인 전압(VGSL)이 인가될 때, 제 1 도전 물질(CL1)에 대응하는 수직 채널들 및 도핑 영역들(311~313)은 수평 채널들을 통해 서로 연결된다. 즉, 접지 선택 트랜지스터(GST)에 채널이 형성되며, 접지 선택 트랜지스터(GST)의 채널은 공통 소스 라인(CSL)과 연결된다.
공통 소스 라인(CSL)으로 동작하는 복수의 도핑 영역들(311~313)에 접지 전압(VSS)이 인가된다.
비트 라인들(BL1, BL2)은 비트 라인 전압(VBL)으로 충전된 후 플로팅 상태로 된다. 선택된 스트링 선택 트랜지스터들(SST1), 비선택된 워드 라인들(WL1, WL2, WL4~WL6), 그리고 접지 선택 트랜지스터들(GST)은 턴-온 된다. 따라서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3)의 문턱 전압에 따라, 선택된 제 1 행의 셀 스트링들(CS11, CS12)에 채널이 형성된다.
예시적으로, 선택된 메모리 셀들(MC3) 중 제 1 행 제 1 열의 셀 스트링(CS11)의 메모리 셀(MC3)의 문턱 전압이 선택 읽기 전압(Vrd)보다 낮은 것으로 가정한다. 또한, 제 1 행 제 2 열의 셀 스트링(CS12)의 메모리 셀(MC3)의 문턱 전압은 선택 읽기 전압(Vrd) 보다 높은 것으로 가정한다.
이때, 제 1 행 제 1 열의 셀 스트링(CS11)에 채널이 형성된다. 즉, 제 1 비트 라인(BL1)은 셀 스트링(CS11)에 형성된 수직 채널, 그리고 기판(111) 상에 형성된 수평 채널을 통해 공통 소스 라인(CSL)으로 동작하는 복수의 도핑 영역들(311~313)에 전기적으로 연결된다. 이때, 제 1 비트 라인(BL1)으로부터 공통 소스 라인(CSL)으로 셀 전류가 흐른다. 즉, 제 1 비트 라인(BL1)에 충전된 비트 라인 전압(VBL)이 공통 소스 라인(CSL)을 통해 방전된다. 따라서, 시간이 경과할수록, 제 1 비트 라인(BL1)의 전압은 비트 라인 전압(VBL)으로부터 낮아진다. 예를 들면, 제 1 비트 라인 전압(VBL)은 레벨 차이(△VBL) 만큼 낮아진다.
제 1 행 제 2 열의 셀 스트링(CS12)에 채널이 형성되지 않는다. 따라서, 시간이 경과하여도, 제 2 비트 라인(BL2)의 전압은 비트 라인 전압(VBL)을 유지한다.
디벨러프가 수행된 후에, 데이터가 판별된다. 비트 라인(BL)의 전압이 판별 레벨(DEL) 보다 높으면, 선택된 메모리 셀(MC3)의 문턱 전압이 선택 읽기 전압(Vrd) 보다 높은 것으로 판별된다. 즉, 제 1 행 제 2 열의 선택된 메모리 셀(MC3)은 선택 읽기 전압(Vrd) 보다 높은 문턱 전압에 대응하는 논리 상태를 갖는 것으로 판별된다.
비트 라인(BL)의 전압이 판별 레벨(DEL) 보다 낮으면, 선택된 메모리 셀(MC3)의 문턱 전압이 선택 읽기 전압(Vrd) 보다 낮은 것으로 판별된다. 즉, 제 1 행 제 1 열의 선택된 메모리 셀(MC3)은 선택 읽기 전압(Vrd) 보다 낮은 문턱 전압에 대응하는 논리 상태를 갖는 것으로 판별된다.
도 8은 본 발명의 제 1 실시 예에 따른 메모리 블록(BLK2)의 일부를 보여주는 평면도이다. 예시적으로, 본 발명의 제 1 실시 예에 따른 메모리 블록(BLK2)의 도전층들의 평면도가 도 8에 도시되어 있다. 도 9는 도 8의 Ⅱ-Ⅱ' 선에 따른 단면도이고, 도 10은 도 8의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 인접한 두 개의 도핑 영역들(311, 312) 사이의 기판(111) 상의 영역에, 절연 물질들(112), 필라들(113), 절연막들(116), 그리고 도전 물질들(CL1~CL8)이 제공된다.
도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLK1)에 따르면, 인접한 두 개의 도핑 영역들 사이에서, 하나의 열에 하나의 필라(113)가 제공된다. 반면, 본 발명의 제 1 실시 예에 따른 메모리 블록(BLK2)에 따르면, 인접한 두 개의 도핑 영역들(311, 312) 사이에서, 하나의 열에 두 개의 필라들(113)이 제공된다.
도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLK1)에 따르면, 인접한 두 개의 도핑 영역들 사이에서, 특정 높이에 하나의 도전 물질이 제공된다. 반면, 본 발명의 제 1 실시 예에 따른 메모리 블록(BLK2)에 따르면, 인접한 두 개의 도핑 영역들(311, 312) 사이에서, 제 8 높이의 도전 물질들(CL8)은 스트링 선택 라인 컷(SSL cut)에 의해 분리된다. 스트링 선택 라인 컷(SSL cut)에 의해 분리된 제 8 도전 물질들(CL8)은 스트링 선택 라인들(SSL)을 구성한다.
예시적으로, 적어도 두 개의 높이들(예를 들면, 제 7 높이 및 제 8 높이)에 대응하는 도전 물질들이 스트링 선택 라인들(SSL)을 구성할 수 있다. 이때, 스트링 선택 라인 컷(SSL cut)의 깊이는 가변될 수 있다. 예를 들면, 스트링 선택 라인 컷(SSL cut)은 제 7 도전 물질(CL7)을 분리하도록, 더 깊어질 수 있다.
도 3 내지 도 7을 참조하여 설명된 바와 같이, 나머지 도전 물질들(CL1~CL7)은 높이에 따라 워드 라인들(WL), 접지 선택 라인들(GSL), 및/또는 더미 워드 라인들(DWL)을 구성할 수 있다.
도 3 내지 도 7을 참조하여 설명된 바와 같이, 도전 물질들(CL1~CL8)의 분리 여부에 따라, 또는 스트링 선택 라인들(SSL)에 따라, 셀 스트링들을 구성하는 필라들(113)의 행들이 정의된다. 스트링 선택 라인 컷(SSL Cut)과 제 1 도핑 영역(311) 사이에 제공되는 필라들(113)은 제 1 행의 필라들(113)로 정의된다. 스트링 선택 라인 컷(SSL cut)과 제 2 도핑 영역(312) 사이에 제공되는 필라들(113)은 제 2 행의 필라들(113)로 정의된다.
필라들(113), 즉 셀 스트링들이 2행 및 4열에 걸쳐 도시되는 것을 제외하면, 본 발명의 제 1 실시 예에 따른 메모리 블록(BLK2)의 등가 회로는 도 6에 도시된 등가 회로와 동일하다. 따라서, 상세한 설명은 생략된다.
도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLK1)에 따르면, 하나의 행에 대응하는 필라들(113) 및 이들에 인접한 도핑 영역들 사이의 거리는 일정하게 유지된다. 반면, 메모리 블록(BLK2)에서, 하나의 행에 대응하는 필라들(113)은 특정 패턴에 따라 제공된다. 예를 들면, 하나의 행에 대응하는 필라들 및 이들에 도핑 영역들(311, 312) 사이의 거리는 특정 패턴에 따라 가변된다. 예시적으로, 도 9에서, 제 1 열의 필라들 및 그들과 가장 인접한 도핑 영역(312) 사이의 거리는 제 1 거리(D1)로 정의된다. 반면, 도 10에서, 제 2 열의 필라들 및 그들과 가장 인접한 도핑 영역(311, 312) 사이의 거리는 제 2 거리(D2)로 정의된다. 제 1 거리(D1)는 제 2 거리(D2) 보다 짧다.
셀 스트링들 및 도핑 영역들(311, 312) 사이의 거리는 제 1 및 제 2 거리들(D1, D2) 중 하나일 수 있다. 따라서, 셀 스트링들 및 도핑 영역들(311, 312) 사이의 거리에 따라 비트 라인들(BL1~BL4)은 2 개의 그룹들로 분할될 수 있다. 예를 들면, 비트 라인들(BL1~BL4)은 셀 스트링들 각각과 도핑 영역들(311, 312) 사이의 거리가 짧은 제 1 거리(D1)인 제 1 그룹, 그리고 셀 스트링들 각각과 도핑 영역들(311, 312) 사이의 거리가 먼 제 2 거리(D2)인 제 2 그룹으로 분할될 수 있다. 제 1 그룹에는 홀수 비트 라인들(BL1, BL3)이 포함되며, 제 2 그룹에는 짝수 비트 라인들(BL2, BL4)이 포함된다.
이하에서, 제 1 그룹의 비트 라인들(BL1, BL3)은 가까운 비트 라인들로 정의되고, 제 2 그룹의 비트 라인들(BL2, BL4)은 먼 비트 라인들로 정의된다.
읽기 동작 시에, 비트 라인들(BL1~BL4)에 충전된 비트 라인 전압(VBL)은 셀 전류에 의해 방전된다. 셀 전류는 비트 라인들(BL1~BL4)로부터 셀 스트링들의 수직 채널들, 기판(111) 상의 수평 채널들을 통해 공통 소스 라인(CSL)으로 흐른다.
가까운 비트 라인들(BL1, BL3)에 대응하는 수평 채널들의 길이는 제 1 길이(D1)이고, 먼 비트 라인들(BL2, BL3)에 대응하는 수평 채널들의 길이는 제 2 길이(D2)이다. 제 1 거리(D1)가 제 2 거리(D2) 보다 짧다. 따라서, 가까운 비트 라인들(BL1, BL3)에 대응하는 수평 채널들의 저항은 먼 비트 라인들(BL2, BL4)에 대응하는 수평 채널들의 저항 보다 작을 수 있다. 따라서, 읽기 동작 시에, 가까운 비트 라인들(BL1, BL3)로부터 방전되는 셀 전류의 양은 먼 비트 라인들(BL2, BL4)로부터 방전되는 셀 전류의 양 보다 많을 수 있다.
셀 전류의 양이 서로 다르면, 디벨러프 시에 가까운 비트 라인들(BL1, BL3)의 전압 변화와 먼 비트 라인들(BL2, BL4)의 전압 변화가 서로 다르다. 예시적으로, 셀 전류의 양이 많은 가까운 비트 라인들(BL1, BL3)의 전압 변화가 셀 전류의 양이 적은 먼 비트 라인들(BL2, BL4)의 전압 변화 보다 클 수 있다. 이로 인해, 읽기 동작 시에 오류가 발생될 수 있다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 읽기 동작의 프리차지 구간에서 비트 라인들(BL1~BL4)에 공급되는 비트 라인 전압들의 레벨들을 제어한다.
도 11은 본 발명의 실시 예에 따른 읽기 방법을 보여주는 순서도이다. 도 8 내지 도 11을 참조하면, S110 단계에서, 복수의 셀 스트링들과 도핑 영역들(311, 312) 사이의 기판(111) 상의 거리에 따라, 프리차지 전압들이 서로 다르게 설정된다. S120 단계에서, 프리차지 전압들이 비트 라인들에 공급된다. 이후에, S120 단계에서 디벨러프가 수행되고, S130 단계에서 데이터가 판별된다.
도 12는 도 11의 읽기 방법에 따른 전압 변화들을 보여주는 타이밍도이다. 도 8 내지 도 12를 참조하면, 프리차지 구간에서, 가까운 비트 라인들(BL1, BL3)에 제 1 비트 라인 전압(VBL1)이 공급되고 먼 비트 라인들(BL2, BL4)에 제 2 비트 라인 전압(VBL2)이 공급된다. 제 1 비트 라인 전압(VBL1)은 제 2 비트 라인 전압(VBL2)의 레벨보다 높은 레벨을 갖는다.
디벨러프 구간에서, 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)의 전압들이 제어된다. 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)의 전압들은 도 7을 참조하여 설명된 바와 동일하게 제어된다. 따라서, 상세한 설명은 생략된다.
가까운 비트 라인들(BL1, BL3)로부터 방전되는 셀 전류의 양은 먼 비트 라인들(BL2, BL4)로부터 방전되는 셀 전류의 양보다 많다. 즉, 디벨러프 구간에서, 가까운 비트 라인들(BL1, BL3)의 제 1 전압 변화(△VBL1)는 먼 비트 라인들(BL2, BL4)의 제 2 전압 변화(△VBL2) 보다 크다.
읽기 마진이 향상되도록, 판별 레벨(DEL) 및 제 1 전압 변화(△VBL1)를 고려하여 제 1 비트 라인 전압(VBL1)이 제어된다. 예를 들면, 선택된 메모리 셀(MC)이 턴-오프 될 때, 제 1 비트 라인 전압(VBL1)의 레벨 및 판별 레벨(DEL) 사이의 차이는 선택된 메모리 셀(MC)을 턴-오프 상태로 판별하는 마진(이하에서, 오프 마진이라 부르기로 함)으로 작용한다. 또한, 선택된 메모리 셀(MC)이 턴-온 될 때, 가까운 비트 라인들(BL1, BL3)의 전압이 제 1 비트 라인 전압(VBL1)으로부터 제 1 전압 변화(△VBL1) 만큼 감소한 전압의 레벨과 판별 레벨(DEL) 사이의 차이는 선택된 메모리 셀(MC)을 턴-온 상태로 판별하는 마진(이하에서, 온 마진이라 부르기로 함)으로 작용한다.
가까운 비트 라인들(BL1, BL3)에 대응하는 메모리 셀들(MC)의 오프 마진과 온 마진이 최적화되어 읽기 마진이 향상되도록, 제 1 비트 라인 전압(VBL1) 및 판별 레벨(DEL)이 설정된다.
읽기 마진이 향상되도록, 판별 레벨(DEL) 및 제 2 전압 변화(△VBL2)를 고려하여 제 2 비트 라인 전압(VBL2)이 제어된다. 선택된 메모리 셀(MC)이 턴-온 될 때, 먼 비트 라인들(BL2, BL4)의 전압은 제 2 전압 변화(△VBL) 만큼 감소한다. 제 2 전압 변화(△VBL2)는 제 1 전압 변화(△VBL1) 보다 작다.
따라서, 먼 비트 라인들(BL2, BL4)에 가까운 비트 라인들(BL1, BL3)과 동일한 제 1 비트 라인 전압(VBL1)이 프리차지될 때, 먼 비트 라인들(BL2, BL4)에 대응하는 메모리 셀들의 온 마진이 감소한다. 오프 마진은 유지된 채 온 마진만 감소하면, 메모리 셀들(MC)의 읽기 마진이 감소하여 먼 비트 라인들(BL2, BL4)에 대응하는 메모리 셀들(MC)이 턴-온 상태로 오판별될 확률이 증가한다.
먼 비트 라인들(BL2, BL4)에 대응하는 메모리 셀들의 오프 마진과 온 마진이 최적화되어 읽기 마진이 향상되도록, 제 2 비트 라인 전압(VBL2)이 설정된다. 본 발명의 제 1 실시 예에 따르면, 프리차지 구간에서 먼 비트 라인들(BL2, BL4)에 공급되는 제 2 비트 라인 전압(VBL2)은 제 1 비트 라인 전압(VBL1) 보다 낮은 레벨을 갖는다.
제 2 비트 라인 전압(VBL2)이 감소할수록, 먼 비트 라인들(BL2, BL4)에 대응하는 메모리 셀들(MC)의 오프 마진은 감소하며 온 마진은 증가한다. 따라서, 제 2 비트 라인 전압(VBL2)을 제 1 비트 라인 전압(VBL1) 보다 낮게 설정하는 것에 의해, 수평 채널들의 길이 차이에 따른 온 마진 감소가 보상될 수 있다.
도 13은 본 발명의 제 2 실시 예에 따른 메모리 블록(BLK3)의 일부를 보여주는 평면도이다. 예시적으로, 본 발명의 제 2 실시 예에 따른 메모리 블록(BLK3)의 도전층들의 평면도가 도 13에 도시되어 있다. 도 14는 도 13의 Ⅳ-Ⅳ' 선에 따른 단면도이고, 도 15는 도 13의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에, 절연 물질들(112), 필라들(113), 절연막들(116), 그리고 도전 물질들(CL1~CL8)이 제공된다. 그리고, 도핑 영역(312) 상의 영역에서, 도전 물질들(CL1~CL8)이 워드 라인 컷(WL cut)에 의해 분리된다.
도 3 내지 도 7을 참조하여 설명된 바와 같이, 도전 물질들(CL1~CL8)의 분리 여부에 따라, 또는 스트링 선택 라인들(SSL)에 따라, 셀 스트링들을 구성하는 필라들(113)의 행들이 정의된다. 제 1 및 제 2 도핑 영역들(311, 312) 사이의 필라들은 제 1 행의 필라들로 정의되고, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 필라들은 제 2 행의 필라들로 정의된다.
필라들(113), 즉 셀 스트링들이 2행 및 3열에 걸쳐 제공되는 것을 제외하면, 본 발명의 제 2 실시 예에 따른 메모리 블록(BLK3)의 등가 회로는 도 6에 도시된 등가 회로와 동일하다. 따라서, 상세한 설명은 생략된다.
도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLK1)에 따르면, 하나의 행에 대응하는 필라들(113) 및 인접한 도핑 영역들 사이의 거리는 일정하게 유지된다. 반면, 도 13 내지 도 15에서, 하나의 행에 대응하는 필라들(113)은 특정 패턴에 따라 제공된다. 예를 들면, 하나의 행에 대응하는 필라들(113)과 도핑 영역들(311~313) 사이의 거리는 특정 패턴에 따라 가변된다. 예시적으로, 도 14에서, 제 1 열의 필라들(113) 및 그들과 가장 인접한 도핑 영역(312) 사이의 거리는 제 3 거리(D3)로 정의된다. 반면, 도 15에서, 제 2 열의 필라들(113) 및 그들과 가장 인접한 도핑 영역(311, 312, 313) 사이의 거리는 제 4 거리(D4)로 정의된다. 제 1 열의 필라들(113)과 마찬가지로, 제 3 열의 필라들(113) 및 그들과 가장 인접한 도핑 영역(313) 사이의 거리는 제 3 거리(D3)로 정의된다. 제 3 거리(D3)는 제 4 거리(D4) 보다 짧다.
셀 스트링들 및 도핑 영역들(311~313) 사이의 거리는 제 3 및 제 4 거리들(D3, D4) 중 하나일 수 있다. 따라서, 셀 스트링들(CS) 및 도핑 영역들(311~313) 사이의 기판(111) 상의 거리에 따라 비트 라인들(BL1~BL3)은 2 개의 그룹들로 분할될 수 있다. 예를 들면, 비트 라인들(BL1~BL3)은 셀 스트링들(CS) 각각과 도핑 영역들(311~313) 사이의 거리가 짧은 제 3 거리(D3)인 제 1 그룹, 그리고 셀 스트링들(CS) 각각과 도핑 영역들(311~313) 사이의 거리가 먼 제 4 거리(D4)인 제 2 그룹으로 분할될 수 있다. 제 1 그룹에는 제 1 및 제 3 비트 라인들(BL1, BL3)이 포함되며, 제 2 그룹에는 제 2 비트 라인(BL2)이 포함된다.
제 1 및 제 3 비트 라인들(BL1, BL3)은 가까운 비트 라인들로 정의되며 제 2 비트 라인(BL2)은 먼 비트 라인으로 정의된다. 읽기 동작 시에, 제 1 및 제 3 비트 라인들(BL1, BL3)에 공급되는 프리차지 전압의 레벨은 제 2 비트 라인(BL2)에 공급되는 프리차지 전압의 레벨 보다 낮다. 예시적으로, 도 12를 참조하여 설명된 바와 같이, 가까운 비트 라인들(BL1, BL3)에 제 1 비트 라인 전압(VBL1)이 공급되고 먼 비트 라인들(BL2)에 제 2 비트 라인 전압(VBL2)이 공급될 수 있다.
도 16은 본 발명의 제 3 실시 예에 따른 메모리 블록(BLK4)의 일부를 보여주는 평면도이다. 예시적으로, 본 발명의 제 3 실시 예에 따른 메모리 블록(BLK4)의 도전층들의 평면도가 도 16에 도시되어 있다. 도 17는 도 16의 Ⅵ-Ⅵ' 선에 따른 단면도이고, 도 18은 도 16의 Ⅶ-Ⅶ' 선에 따른 단면도이고, 그리고 도 19는 도 16의 Ⅷ-Ⅷ 선에 따른 단면도이다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 인접한 두 개의 도핑 영역들(311, 312) 사이의 기판(111) 상의 영역에, 절연 물질들(112), 필라들(113), 절연막들(116), 그리고 도전 물질들(CL1~CL8)이 제공된다.
도 8 내지 도 12를 참조하여 설명된 메모리 블록(BLK2)과 마찬가지로, 메모리 블록(BLK4)의 도핑 영역들(311, 312) 사이의 영역에 스트링 선택 라인(SSL cut)이 제공된다. 스트링 선택 라인 컷(SSL cut) 보다 좌측(즉, 제 3 방향 쪽)에 제공되고 그리고 제 1 도핑 영역(311) 보다 우측(즉, 제 3 방향의 반대쪽)에 제공되는 필라들(113)은 제 1 행의 필라들(113)로 정의된다. 스트링 선택 라인 컷(SSL cut) 보다 우측(즉, 제 3 방향의 반대 쪽)에 제공되고 그리고 제 2 도핑 영역(312) 보다 우측(즉, 제 3 방향 쪽)에 제공되는 필라들(113)은 제 2 행의 필라들(113)로 정의된다.
필라들(113), 즉 셀 스트링들(CS)이 2행 및 3열에 걸쳐 제공되는 것을 제외하면, 본 발명의 제 3 실시 예에 따른 메모리 블록(BLK4)의 등가 회로는 도 6에 도시된 등가 회로와 동일하다. 따라서, 상세한 설명은 생략된다.
메모리 블록(BLK4)에서, 하나의 행에 대응하는 필라들(113)은 특정 패턴에 따라 제공된다. 예를 들면, 하나의 행에 대응하는 필라들(113)과 도핑 영역들(311, 312) 사이의 거리는 특정 패턴에 따라 가변된다. 예시적으로, 도 17에서, 제 2 행 제 1 열의 필라(113) 및 그와 가장 인접한 도핑 영역(312) 사이의 거리는 제 5 거리(D5)로 정의된다. 도 18에서, 제 2 행 제 2 열의 필라(113) 및 그와 가장 인접한 도핑 영역(312) 사이의 거리는 제 6 거리(D6)로 정의된다. 도 19에서, 제 2 행 제 3 열의 필라(113) 및 그와 가장 인접한 도핑 영역(312) 사이의 거리는 제 7 거리(D7)로 정의된다. 제 5 거리(D5)는 제 6 거리(D6) 보다 짧다. 그리고, 제 6 거리(D6)는 제 7 거리(D7) 보다 짧다.
셀 스트링들(CS) 및 도핑 영역들(311, 312) 사이의 거리는 제 5 내지 제 7 거리들(D5~D7) 중 하나일 수 있다. 따라서, 셀 스트링들(CS) 및 도핑 영역들(311, 312) 사이의 기판(111) 상의 거리에 따라 비트 라인들(BL1~BL3)은 3 개의 그룹들로 분할될 수 있다. 예를 들면, 비트 라인들(BL1~BL3)은 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 가장 짧은 제 5 거리(D5)인 제 1 그룹, 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 중간인 제 6 거리(D6)인 제 2 그룹, 그리고 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 가장 먼 제 7 거리(D7)인 제 3 그룹으로 분할될 수 있다.
제 1 그룹에 제 1 비트 라인(BL1)이 포함되고, 제 2 그룹에 제 2 비트 라인(BL2)이 포함되고, 그리고 제 3 그룹에 제 3 비트 라인(BL3)이 포함된다.
도 11을 참조하여 설명된 바와 같이, 읽기 동작 시에, 셀 스트링들(CS) 및 도핑 영역들(311, 312) 사이의 기판(111) 상의 거리에 따라, 비트 라인들(BL1~BL3)에 공급되는 프리차지 전압의 레벨이 제어된다.
도 20은 도 16 내지 도 19를 참조하여 설명된 메모리 블록(BLK4)의 읽기 동작 시의 전압 변화를 보여주는 타이밍도이다. 도 16 내지 도 20을 참조하면, 프리차지 구간에서, 가까운 비트 라인에 제 3 비트 라인 전압(VBL3)이 공급된다. 가까운 비트 라인은 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 가장 가까운 제 5 거리(D5)인 제 1 그룹의 비트 라인들(BL)을 가리킨다. 즉, 제 1 비트 라인(BL1)에 제 3 비트 라인 전압(VBL3)이 공급된다. 가까운 제 1 그룹의 비트 라인들(BL)에서, 디벨러프 시의 전압 변화는 제 3 전압 변화(△VBL3)이다.
중간 비트 라인에 제 4 비트 라인 전압(VBL4)이 공급된다. 중간 비트 라인은 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 중간인 제 6 거리(D6)인 제 2 그룹의 비트 라인들을 가리킨다. 즉, 제 2 비트 라인(BL2)에 제 4 비트 라인 전압(VBL4)이 공급된다. 중간인 제 2 그룹의 비트 라인들(BL)에서, 디벨러프 시의 전압 변화는 제 4 전압 변화(△VBL4)이다.
먼 비트 라인에 제 5 비트 라인 전압(VBL5)이 공급된다. 먼 비트 라인은 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 가장 먼 제 7 거리(D7)인 제 3 그룹의 비트 라인들을 가리킨다. 즉, 제 3 비트 라인(BL3)에 제 5 비트 라인 전압(VBL5)이 공급된다. 먼 제 3 그룹의 비트 라인들(BL)에서, 디벨러프 시의 전압 변화는 제 5 전압 변화(△VBL5)이다.
디벨러프 구간에서, 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)의 전압들이 제어된다. 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)의 전압들은 도 7을 참조하여 설명된 바와 동일하게 제어된다. 따라서, 상세한 설명은 생략된다.
제 3 전압 변화(△VBL3)는 제 4 전압 변화(△VBL4) 보다 크다. 제 4 전압 변화(△VBL4)는 제 5 전압 변화(△VBL5) 보다 크다. 그러나, 비트 라인들(BL)에 공급되는 프리차지 전압의 레벨들이 제 3 내지 제 5 비트 라인 전압들(VBL3~VBL5)로 제어되므로, 선택된 메모리 셀들(MC)의 읽기 마진이 최적화된다.
도 21은 본 발명의 제 4 실시 예에 따른 메모리 블록(BLK5)의 일부를 보여주는 평면도이다. 예시적으로, 본 발명의 제 4 실시 예에 따른 메모리 블록(BLK5)의 도전층들의 평면도가 도 21에 도시되어 있다. 도 22는 도 21의 Ⅸ-Ⅸ' 선에 따른 단면도이고, 도 23은 도 21의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
간결한 설명을 위하여, 도 22 및 도 23에서, 필라(113), 그리고 채널층(114) 및 내부층(115)의 참조 번호들이 생략되어 있다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 인접한 두 개의 도핑 영역들(311, 312) 사이의 기판(111) 상의 영역에, 절연 물질들(112), 필라들(113), 절연막들(116), 그리고 도전 물질들(CL1~CL8)이 제공된다.
필라들(113)은 제 1 행에 대응하는 것으로 정의된다. 필라들(113), 즉 셀 스트링들(CS)이 1행 및 4열에 걸쳐 제공되는 것을 제외하면, 본 발명의 제 4 실시 예에 따른 메모리 블록(BLK5)의 등가 회로는 도 6에 도시된 등가 회로와 동일하다. 따라서, 상세한 설명은 생략된다.
메모리 블록(BLK5)에서, 하나의 행에 대응하는 필라들(113)은 특정 패턴에 따라 제공된다. 예를 들면, 하나의 행에 대응하는 필라들(113)과 도핑 영역들(311, 312) 사이의 거리는 특정 패턴에 따라 가변된다. 예시적으로, 도 22에서, 제 1 행 제 1 열의 필라(113) 및 그와 가장 인접한 도핑 영역(311) 사이의 거리는 제 8 거리(D8)로 정의된다. 도 23에서, 제 1 행 제 2 열의 필라(113) 및 그와 가장 인접한 도핑 영역(311) 사이의 거리는 제 9 거리(D9)로 정의된다.
제 1 행 제 2 열의 필라(113)와 마찬가지로, 제 1 행 제 3 열의 필라(133) 및 그와 가장 인접한 도핑 영역(312) 사이의 거리는 제 9 거리(D9)로 정의된다. 제 1 행 제 1 열의 필라(113)와 마찬가지로, 제 1 행 제 4 열의 필라(113) 및 그와 가장 인접한 도핑 영역(312) 사이의 거리는 제 8 거리(D8)로 정의된다.
셀 스트링들(CS) 및 도핑 영역들(311, 312) 사이의 거리는 제 8 및 제 9 거리들(D8~D9) 중 하나일 수 있다. 따라서, 셀 스트링들(CS) 및 도핑 영역들(311, 312) 사이의 기판(111) 상의 거리에 따라 비트 라인들(BL1~BL4)은 2 개의 그룹들로 분할될 수 있다. 예를 들면, 비트 라인들(BL1~BL3)은 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 거리가 짧은 제 8 거리(D8)인 제 1 그룹, 그리고 셀 스트링들(CS) 각각과 도핑 영역들(311, 312) 사이의 먼 제 9 거리(D9)인 제 2 그룹으로 분할될 수 있다.
제 1 그룹에 제 1 및 제 4 비트 라인들(BL1, BL4)이 포함되고, 제 2 그룹에 제 2 및 제 3 비트 라인들(BL2, BL3)이 포함된다.
도 11을 참조하여 설명된 바와 같이, 읽기 동작 시에, 셀 스트링들(CS) 및 도핑 영역들(311, 312) 사이의 기판(111) 상의 거리에 따라, 비트 라인들(BL1~BL4)에 공급되는 프리차지 전압의 레벨이 제어된다.
예시적으로, 도 12를 참조하여 설명된 바와 같이, 제 1 그룹에 대응하는 가까운 비트 라인들에 제 1 비트 라인 전압(VBL1)이 공급되고, 그리고 제 2 그룹에 대응하는 먼 비트 라인들에 제 2 비트 라인 전압(VBL2)이 공급될 수 있다.
도 24는 본 발명에 따른 읽기 및 쓰기 회로(130a)의 제 1 실시 예를 보여주는 블록도이다. 도 24를 참조하면, 읽기 및 쓰기 회로(130a)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다.
페이지 버퍼들(PB1~PBn) 각각은 복수의 비트 라인들(BL1~BLn) 중 하나에 연결된다. 페이지 버퍼들(PB1~PBn) 각각은 제어 로직(150, 도 1 참조)으로부터 제공되는 로드 신호(PLOAD)를 공통으로 수신한다.
도 25는 본 발명에 따른 페이지 버퍼(PBa)의 제 1 예를 보여주는 블록도이다. 도 25를 참조하면, 페이지 버퍼(PBa)는 프리차지 로드 회로(PLC) 및 래치 회로(LC)를 포함한다. 래치 회로(BL)는 비트 라인(BL)에 연결된다. 래치 회로(BL)는 저장된 데이터에 따라 비트 라인(BL)을 셋업하고, 그리고 비트 라인(BL)의 전압 또는 전류에 따라 데이터를 저장하도록 구성된다.
프리차지 로드 회로(PLC)는 로드 트랜지스터(LT)를 포함한다. 로드 트랜지스터(LT)는 로드 신호(PLOAD)에 응답하여 전원 전압(VCC) 노드를 래치 회로(LC)에 전기적으로 연결하도록 구성된다. 래치 회로(LC)는 프리차지 로드 회로(PLC) 및 비트 라인(BL)을 서로 연결한다.
도 1, 도 24, 그리고 도 25를 참조하면, 제어 로직(150)은 읽기 동작의 프리차지 구간에서 로드 신호(PLOAD)를 활성화하도록 구성된다. 이때, 전원 전압(VCC) 노드는 로드 트랜지스터(LT) 및 래치 회로(LC)를 통해 비트 라인(BL)에 전기적으로 연결된다. 즉, 프리차지 로드 회로(PLC)의 전원 전압(VCC) 노드로부터 제공되는 전압에 의해, 비트 라인(BL)이 프리차지된다.
본 발명의 제 1 실시 예에 따른 읽기 및 쓰기 회로(130a)에서, 페이지 버퍼들(PB1~PBn)의 로드 트랜지스터들(LT)의 문턱 전압들이 서로 다르게 설정된다.
예시적으로, 도 8 내지 도 12, 도 13 내지 도 15, 그리고 도 21 내지 도 23을 참조하여 설명된 바와 같이 비트 라인들(BL)이 두 개의 그룹들로 분할되는 것으로 가정한다. 이때, 셀 스트링들(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 짧은 제 1 그룹의 비트 라인들에 연결된 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압은 제 1 문턱 전압으로 설정된다. 셀 스트링들(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 긴 제 2 그룹의 비트 라인들에 연결된 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압은 제 2 문턱 전압으로 설정된다. 그리고, 제 2 문턱 전압은 제 1 문턱 전압 보다 낮게 설정된다.
로드 트랜지스터(LT)의 문턱 전압이 낮을수록, 전원 전압(VCC) 노드로부터 로드 트랜지스터(LT) 및 래치 회로(LC)를 통해 비트 라인(BL)에 전달되는 전압의 레벨이 상승한다. 따라서, 프리차지 구간에서 제 2 그룹의 비트 라인들(BL)에 공급되는 프리차지 전압의 레벨이 제 1 그룹의 비트 라인들(BL)에 공급되는 프리차지 전압의 레벨보다 높아진다.
예시적으로, 도 16 내지 도 19를 참조하여 설명된 바와 같이 비트 라인들(BL)이 세 개의 그룹들로 분할되는 것으로 가정한다. 이때, 셀 스트링들(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 가장 짧은 제 1 그룹의 비트 라인들에 연결된 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압은 제 1 문턱 전압으로 설정된다. 셀 스트링들(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 중간인 제 2 그룹의 비트 라인들에 연결된 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압은 제 2 문턱 전압으로 설정된다. 셀 스트링들(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 가장 먼 제 3 그룹의 비트 라인들에 연결된 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압은 제 3 문턱 전압으로 설정된다.
제 2 문턱 전압은 제 1 문턱 전압보다 낮게 설정된다. 그리고, 제 3 문턱 전압은 제 2 문턱 전압보다 낮게 설정된다.
즉, 셀 스트링(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 증가할수록, 대응하는 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압이 낮게 설정될 수 있다. 또한, 셀 스트링(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 감소할수록, 대응하는 페이지 버퍼(PB)의 로드 트랜지스터(LT)의 문턱 전압이 높게 설정될 수 있다.
이때, 셀 스트링(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 증가할수록 대응하는 페이지 버퍼(PB)에 공급되는 프리차지 전압의 레벨이 증가하며, 또한 셀 스트링(CS) 및 도핑 영역 사이의 기판(111) 상의 거리가 감소할수록 대응하는 페이지 버퍼(PB)에 공급되는 프리차지 전압의 레벨이 감소한다.
도 26은 본 발명에 따른 읽기 및 쓰기 회로(130b)의 제 2 실시 예를 보여주는 블록도이다. 도 26을 참조하면, 읽기 및 쓰기 회로(130b)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)에 비트 라인들(BL1~BLn)이 각각 연결된다.
페이지 버퍼들(PB1~PBn) 각각은 도 25를 참조하여 설명된 페이지 버퍼(PBa)와 동일하게 구성되되, 페이지 버퍼들(PB1~PBn)의 로드 트랜지스터들(LT)은 동일한 문턱 전압을 갖는다.
도 25 및 도 26을 참조하면, 페이지 버퍼들(PB1~PBn)에 제 1 로드 신호(PLOAD1) 및 제 2 로드 신호(PLOAD2)가 제공된다. 예시적으로, 제 1 로드 신호(PLOAD1)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 짧은 제 1 그룹의 비트 라인들(BL)에 공급된다. 제 2 로드 신호(PLOAD2)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 긴 제 2 그룹의 비트 라인들(BL)에 공급된다. 예시적으로, 제 1 로드 신호(PLOAD1)는 홀수 비트 라인들(BL)에 공급되고, 제 2 로드 신호(PLOAD2)는 짝수 비트 라인들(BL)에 공급된다. 제 2 로드 신호(PLOAD2)의 레벨은 제 1 로드 신호(PLOAD1)의 레벨보다 높게 설정된다.
로드 트랜지스터(LT)에 공급되는 로드 신호(PLOAD)의 레벨이 증가할수록, 전원 전압(VCC) 노드로부터 로드 트랜지스터(LT) 및 래치 회로(LC)를 통해 비트 라인(BL)에 공급되는 전압의 레벨이 증가한다. 따라서, 제 2 로드 신호(PLOAD2)의 레벨이 제 1 로드 신호(PLOAD1)의 레벨보다 높을 때, 제 2 그룹의 비트 라인들에 공급되는 프리차지 전압의 레벨이 제 1 그룹의 비트 라인들에 공급되는 프리차지 전압의 레벨보다 높아진다.
도 27은 본 발명에 따른 읽기 및 쓰기 회로(130c)의 제 3 실시 예를 보여주는 블록도이다. 도 27을 참조하면, 읽기 및 쓰기 회로(130c)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)에 비트 라인들(BL1~BLn)이 각각 연결된다.
페이지 버퍼들(PB1~PBn) 각각은 도 25를 참조하여 설명된 페이지 버퍼(PBa)와 동일하게 구성되되, 페이지 버퍼들(PB1~PBn)의 로드 트랜지스터들(LT)은 동일한 문턱 전압을 갖는다.
도 25 및 도 27을 참조하면, 페이지 버퍼들(PB1~PBn)에 제 1 로드 신호(PLOAD1), 제 2 로드 신호(PLOAD2), 그리고 제 3 로드 신호(PLOAD3)가 제공된다. 예시적으로, 제 1 로드 신호(PLOAD1)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 가장 짧은 제 1 그룹의 비트 라인들(BL)에 공급된다. 제 2 로드 신호(PLOAD2)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 중간인 제 2 그룹의 비트 라인들(BL)에 공급된다. 제 3 로드 신호(PLOAD3)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 가장 먼 제 3 그룹의 비트 라인들(BL)에 공급된다.
예시적으로, 제 1 로드 신호(PLOAD1)는 제 1 비트 라인(BL1) 및 제 4 비트 라인(BL4)과 같이, 3k-2 (k 는 1 이상의 정수) 번째 비트 라인들(BL)에 공급된다. 제 2 로드 신호(PLOAD2)는 제 2 비트 라인(BL2) 및 제 4 비트 라인(BL4)과 같이, 3k-1 번째 비트 라인들(BL)에 공급된다. 제 3 로드 신호(PLOAD3)는 제 3 비트 라인(BL3), 제 6 비트 라인(BL6)과 같이 3k 번째 비트 라인들(BL)에 공급된다.
제 2 로드 신호(PLOAD2)의 레벨은 제 1 로드 신호(PLOAD1)의 레벨보다 높게 설정된다. 그리고, 제 3 로드 신호(PLOAD3)의 레벨은 제 2 로드 신호(PLOAD2)의 레벨보다 높게 설정된다.
도 28은 본 발명에 따른 읽기 및 쓰기 회로(130d)의 제 4 실시 예를 보여주는 블록도이다. 도 28을 참조하면, 읽기 및 쓰기 회로(130d)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)에 비트 라인들(BL1~BLn)이 각각 연결된다.
페이지 버퍼들(PB1~PBn) 각각은 도 25를 참조하여 설명된 페이지 버퍼(PB)와 동일하게 구성되되, 페이지 버퍼들(PB1~PBn)의 로드 트랜지스터들(LT)은 동일한 문턱 전압을 갖는다.
도 25 및 도 28을 참조하면, 페이지 버퍼들(PB1~PBn)에 제 1 로드 신호(PLOAD1), 제 2 로드 신호(PLOAD2), 그리고 제 3 로드 신호(PLOAD3)가 제공된다. 예시적으로, 제 1 로드 신호(PLOAD1)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 가장 짧은 제 1 그룹의 비트 라인들(BL)에 공급된다. 제 2 로드 신호(PLOAD2)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 중간인 제 2 그룹의 비트 라인들(BL)에 공급된다. 제 3 로드 신호(PLOAD3)는 셀 스트링(CS) 및 도핑 영역 사이의 거리가 가장 먼 제 3 그룹의 비트 라인들(BL)에 공급된다.
예시적으로, 제 1 로드 신호(PLOAD1)는 제 1 비트 라인(BL1) 및 제 5 비트 라인(BL5)과 같이, 4k-3 (k 는 1 이상의 정수) 번째 비트 라인들(BL)에 공급된다. 제 2 로드 신호(PLOAD2)는 제 2 비트 라인(BL2), 제 4 비트 라인(BL4), 그리고 제 6 비트 라인(BL6)과 같이, 2k 번째 비트 라인들(BL)에 공급된다. 제 3 로드 신호(PLOAD3)는 제 3 비트 라인(BL3), 제 7 비트 라인(BL7, 미도시)과 같이 4k-1 번째 비트 라인들(BL)에 공급된다.
제 2 로드 신호(PLOAD2)의 레벨은 제 1 로드 신호(PLOAD1)의 레벨보다 높게 설정된다. 그리고, 제 3 로드 신호(PLOAD3)의 레벨은 제 2 로드 신호(PLOAD2)의 레벨보다 높게 설정된다.
도 29는 본 발명에 따른 읽기 및 쓰기 회로(130e)의 제 5 실시 예를 보여주는 블록도이다. 도 29를 참조하면, 읽기 및 쓰기 회로(130e)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)은 짝수 비트 라인들(BL1e~BLne) 및 홀수 비트 라인들(BL1o~BLno)에 각각 연결된다. 하나의 페이지 버퍼(PB)는 하나의 짝수 비트 라인(BLe) 및 하나의 홀수 비트 라인(BLo)에 연결된다.
페이지 버퍼들(PB1~PBn)에 선택 신호(SEL), 그리고 제 1 및 제 2 로드 신호들(PLOAD1, PLOAD2)이 공급된다.
도 30은 본 발명에 따른 페이지 버퍼(PBb)의 제 2 예를 보여주는 블록도이다. 도 30을 참조하면, 페이지 버퍼(PBb)는 프리차지 로드 회로(PLC), 래치 회로(LC), 공유 회로(SC), 그리고 선택 회로(SEC)를 포함한다.
래치 회로(BL)는 비트 라인(BL)에 연결된다. 래치 회로(BL)는 저장된 데이터에 따라 비트 라인(BL)을 셋업하고, 그리고 비트 라인(BL)의 전압 또는 전류에 따라 데이터를 저장하도록 구성된다.
프리차지 로드 회로(PLC)는 로드 트랜지스터(LT)를 포함한다. 로드 트랜지스터(LT)는 선택 회로(SEC)의 출력 신호에 응답하여 전원 전압(VCC) 노드를 래치 회로(LC)에 전기적으로 연결하도록 구성된다. 래치 회로(LC)는 프리차지 로드 회로(PLC) 및 공유 회로(SC)를 서로 연결한다.
공유 회로(SC)는 선택 신호(SEL)에 응답하여 동작한다. 선택 신호(SEL)에 응답하여, 공유 회로(BLe)는 래치 회로(LC)를 짝수 비트 라인(BLe) 또는 홀수 비트 라인(BLo)에 연결한다. 즉, 선택 신호(SEL)에 응답하여, 전원 전압(VCC) 노드가 로드 트랜지스터(LT), 래치 회로(LC), 그리고 공유 회로(SC)를 통해 짝수 비트 라인(BLe) 또는 홀수 비트 라인(BLo)에 연결된다.
선택 회로(SEC)는 복수의 로드 신호들(PLOAD[1:k])을 수신한다. 선택 신호(SEL)에 응답하여, 선택 회로(SEC)는 수신된 복수의 로드 신호들(PLOAD[1:k]) 중 하나는 선택하고, 선택된 로드 신호(PLOAD)를 로드 트랜지스터(LT)에 제공한다.
도 29 및 도 30을 참조하면, 제어 로직(150, 도 1 참조)은 제 1 및 제 2 로드 신호들(PLOAD1, PLOAD2), 그리고 선택 신호(SEL)를 페이지 버퍼들(PB1~PBn)에 공급한다.
예시적으로, 도 8 내지 도 12를 참조하여 설명된 바와 마찬가지로, 홀수 비트 라인들(BLo)은 가까운 제 1 그룹의 비트 라인들(BL)이고 그리고 짝수 비트 라인들(BLe)은 먼 제 2 그룹의 비트 라인들(BL)이다.
제 1 로드 신호(PLOAD1)는 가까운 제 1 그룹의 비트 라인들(BL)에 대응한다. 제 2 로드 신호(PLOAD2)는 먼 제 2 그룹의 비트 라인들(BL)에 대응한다. 제 1 로드 신호(PLOAD1)의 레벨은 제 2 로드 신호(PLOAD2)의 레벨보다 낮다.
페이지 버퍼들(PB1~PBn) 각각의 공유 회로(SC)가 선택 신호(SEL)에 응답하여 홀수 비트 라인(BLo)을 선택할 때, 선택 회로(SEC)는 선택 신호(SEL)에 응답하여 제 1 로드 신호(PLOAD1)를 로드 트랜지스터(LT)에 전달한다. 페이지 버퍼들(PB1~PBn) 각각의 공유 회로(SC)가 선택 신호(SEL)에 응답하여 짝수 비트 라인(BLe)을 선택할 때, 선택 회로(SEC)는 선택 신호(SEL)에 응답하여 제 2 로드 신호(PLOAD2)를 로드 트랜지스터(LT)에 전달한다.
즉, 가까운 제 1 그룹의 비트 라인들(BL)이 페이지 버퍼들(PB1~PBn)에 연결될 때, 제 1 로드 신호(PLOAD1)에 대응하는 프리차지 전압이 비트 라인들(BL)에 공급된다. 먼 제 2 그룹의 비트 라인들(BL)이 페이지 버퍼들(PB1~PBn)에 연결될 때, 제 2 로드 신호(PLOAD2)에 대응하는 프리차지 전압이 비트 라인들(BL)에 공급된다.
도 31은 본 발명에 따른 읽기 및 쓰기 회로(130f)의 제 6 실시 예를 보여주는 블록도이다. 도 31을 참조하면, 읽기 및 쓰기 회로(130f)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)은 짝수 비트 라인들(BL1e~BLne) 및 홀수 비트 라인들(BL1o~BLno)에 각각 연결된다. 하나의 페이지 버퍼(PB)는 하나의 짝수 비트 라인(BLe) 및 하나의 홀수 비트 라인(BLo)에 연결된다.
페이지 버퍼들(PB1~PBn)에 선택 신호(SEL) 및 로드 신호(PLOAD)가 공급된다.
도 32는 본 발명에 따른 페이지 버퍼(PBc)의 제 3 예를 보여주는 블록도이다. 도 32를 참조하면, 페이지 버퍼(PBc)는 프리차지 로드 회로(PLC), 래치 회로(LC), 그리고 공유 회로(SC)를 포함한다.
래치 회로(BL)는 비트 라인(BL)에 연결된다. 래치 회로(BL)는 저장된 데이터에 따라 비트 라인(BL)을 셋업하고, 그리고 비트 라인(BL)의 전압 또는 전류에 따라 데이터를 저장하도록 구성된다.
프리차지 로드 회로(PLC)는 로드 트랜지스터(LT)를 포함한다. 로드 트랜지스터(LT)는 로드 신호(PLOAD)에 응답하여 전원 전압(VCC) 노드를 래치 회로(LC)에 전기적으로 연결하도록 구성된다. 래치 회로(LC)는 프리차지 로드 회로(PLC) 및 공유 회로(SC)를 서로 연결한다.
공유 회로(SC)는 선택 신호(SEL)에 응답하여 동작한다. 선택 신호(SEL)에 응답하여, 공유 회로(BLe)는 래치 회로(LC)를 짝수 비트 라인(BLe) 또는 홀수 비트 라인(BLo)에 연결한다. 즉, 선택 신호(SEL)에 응답하여, 전원 전압(VCC) 노드가 로드 트랜지스터(LT), 래치 회로(LC), 그리고 공유 회로(SC)를 통해 짝수 비트 라인(BLe) 또는 홀수 비트 라인(BLo)에 연결된다.
예시적으로, 도 8 내지 도 12를 참조하여 설명된 바와 마찬가지로, 홀수 비트 라인들(BLo)은 가까운 제 1 그룹의 비트 라인들(BL)이고 그리고 짝수 비트 라인들(BLe)은 먼 제 2 그룹의 비트 라인들(BL)이다.
제어 로직(150, 도 1 참조)은 로드 신호(PLOAD)의 레벨을 상이하게 조절할 수 있다. 예시적으로, 페이지 버퍼들(PB1~PBn)에 의해 가까운 제 1 그룹의 비트 라인들(BL)이 선택되도록 선택 신호(SEL)를 발생할 때, 제어 로직(150)은 로드 신호(PLOAD)의 레벨을 제 1 레벨로 제어할 수 있다. 페이지 버퍼들(PB1~PBn)에 의해 먼 제 2 그룹의 비트 라인들(BL)이 선택되도록 선택 신호(SEL)를 발생할 때, 제어 로직(150)은 로드 신호(PLOAD)의 레벨을 제 2 레벨로 제어할 수 있다. 제 1 레벨 및 제 2 레벨은 로드 트랜지스터(LT)를 턴-온 하는 레벨이다. 제 1 레벨은 제 2 레벨보다 높다.
즉, 가까운 제 1 그룹의 비트 라인들(BL)이 페이지 버퍼들(PB1~PBn)에 연결될 때, 제 1 레벨의 로드 신호(PLOAD)에 대응하는 프리차지 전압이 비트 라인들(BL)에 공급된다. 먼 제 2 그룹의 비트 라인들(BL)이 페이지 버퍼들(PB1~PBn)에 연결될 때, 제 2 레벨의 로드 신호(PLOAD2)에 대응하는 프리차지 전압이 비트 라인들(BL)에 공급된다.
도 33은 본 발명에 따른 읽기 및 쓰기 회로(130g)의 제 7 실시 예를 보여주는 블록도이다. 도 33을 참조하면, 읽기 및 쓰기 회로(130g)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)은 짝수 비트 라인들(BL1e~BLne) 및 홀수 비트 라인들(BL1o~BLno)에 각각 연결된다. 하나의 페이지 버퍼(PB)는 하나의 짝수 비트 라인(BLe) 및 하나의 홀수 비트 라인(BLo)에 연결된다.
페이지 버퍼들(PB1~PBn)에 선택 신호(SEL), 그리고 제 1 내지 제 3 로드 신호들(PLOAD1~PLOAD3)이 공급된다. 페이지 버퍼들(PB1~PBn) 각각은 도 30을 참조하여 설명된 페이지 버퍼(PBb)와 동일한 구조를 갖는다.
예시적으로, 도 16 내지 도 20을 참조하여 설명된 바와 같이, 비트 라인들(BL1e~BLne, BL1o~BLno)은 제 1 내지 제 3 그룹들로 분할된다. 제 1 그룹의 비트 라인들(BL)은 가장 가까운 비트 라인들(BL)이고, 제 2 그룹의 비트 라인들(BL)은 중간 비트 라인들(BL)이고, 그리고 제 3 그룹의 비트 라인들(BL)은 가장 먼 비트 라인들(BL)이다.
예시적으로, 도면 상의 좌측 비트 라인(BL)으로부터 우측의 비트 라인(BL)의 순서로 비트 라인들이 카운트되는 것으로 가정한다. 즉, 제 1 짝수 비트 라인(BL1e)이 첫 번째 비트 라인으로 가정되고, 제 1 홀수 비트 라인(BL1o)이 두 번째 비트 라인으로 가정된다.
이때, 3k-2 (k 는 1 이상의 정수) 번째 비트 라인은 가장 가까운 제 1 그룹의 비트 라인들(BL)에 포함되고, 3k-1 번째 비트 라인은 중간인 제 2 그룹의 비트 라인들(BL)에 포함되고, 3k 번째 비트 라인은 가장 먼 제 3 그룹의 비트 라인들(BL)에 포함된다.
제 1 로드 신호(PLOAD1)는 가장 가까운 제 1 그룹의 비트 라인들(BL)에 대응하는 레벨을 갖는다. 제 2 로드 신호(PLOAD2)는 중간인 제 2 그룹의 비트 라인들(BL)에 대응하는 레벨을 갖는다. 제 3 로드 신호(PLOAD3)는 가장 먼 제 3 그룹의 비트 라인들(BL)에 대응하는 레벨을 갖는다. 제 2 로드 신호(PLOAD2)의 레벨은 제 1 로드 신호(PLOAD1)의 레벨보다 낮다. 제 3 로드 신호(PLOAD3)의 레벨은 제 2 로드 신호(PLOAD2)의 레벨보다 낮다.
3k-2 번째 비트 라인들(BL1e, BL2o, BL4e, BL5o)에 연결된 페이지 버퍼들(PB1, PB2, PB4, PB5)에 제 1 로드 신호(PLOAD1)가 공급된다. 3k-1 번째 비트 라인들(BL1o, BL3e, BL4o, BL6e)에 연결된 페이지 버퍼들(PB1, PB3, PB4, PB6)에 제 2 로드 신호(PLOAD2)가 공급된다. 3k 번째 비트 라인들(BL2e, BL3o, BL5e, BL6o)에 연결된 페이지 버퍼들(PB2, PB3, PB5, PB6)에 제 3 로드 신호(PLOAD3)가 공급된다.
페이지 버퍼들(PB1~PBn) 각각은 선택 신호(SEL)에 응답하여 짝수 비트 라인(BLe) 및 홀수 비트 라인(BLo) 중 하나를 선택하고, 그리고 수신되는 두 개의 로드 신호들(PLOAD) 중 하나를 선택한다.
예시적으로, 제 1 페이지 버퍼(PB1)는 가장 가까운 제 1 그룹의 짝수 비트 라인(BL1e) 및 중간인 제 2 그룹의 홀수 비트 라인(BL1o)에 연결된다. 짝수 비트 라인(BL1e)이 선택될 때, 제 1 로드 신호(PLOAD1)가 로드 트랜지스터(LT)에 공급된다. 홀수 비트 라인(BL1o)이 선택될 때, 제 2 로드 신호(PLOAD2)가 로드 트랜지스터(LT)에 공급된다.
도 34는 본 발명에 따른 읽기 및 쓰기 회로(130h)의 제 8 실시 예를 보여주는 블록도이다. 도 34를 참조하면, 읽기 및 쓰기 회로(130h)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)은 짝수 비트 라인들(BL1e~BLne) 및 홀수 비트 라인들(BL1o~BLno)에 각각 연결된다. 하나의 페이지 버퍼(PB)는 하나의 짝수 비트 라인(BLe) 및 하나의 홀수 비트 라인(BLo)에 연결된다.
페이지 버퍼들(PB1~PBn)에 선택 신호(SEL), 그리고 제 1 내지 제 3 로드 신호들(PLOAD1~PLOAD3)이 공급된다. 페이지 버퍼들(PB1~PBn) 각각은 도 32를 참조하여 설명된 페이지 버퍼(PBc)와 동일한 구조를 갖는다.
예시적으로, 도 16 내지 도 20을 참조하여 설명된 바와 같이, 비트 라인들(BL1e~BLne, BL1o~BLno)은 제 1 내지 제 3 그룹들로 분할된다. 제 1 그룹의 비트 라인들(BL)은 가장 가까운 비트 라인들(BL)이고, 제 2 그룹의 비트 라인들(BL)은 중간 비트 라인들(BL)이고, 그리고 제 3 그룹의 비트 라인들(BL)은 가장 먼 비트 라인들(BL)이다.
예시적으로, 도면 상의 좌측 비트 라인(BL)으로부터 우측의 비트 라인(BL)의 순서로 비트 라인들이 카운트되는 것으로 가정한다. 즉, 제 1 짝수 비트 라인(BL1e)이 첫 번째 비트 라인으로 가정되고, 제 1 홀수 비트 라인(BL1o)이 두 번째 비트 라인으로 가정된다.
이때, 3k-2 (k 는 1 이상의 정수) 번째 비트 라인은 가장 가까운 제 1 그룹의 비트 라인들(BL)에 포함되고, 3k-1 번째 비트 라인은 중간인 제 2 그룹의 비트 라인들(BL)에 포함되고, 3k 번째 비트 라인은 가장 먼 제 3 그룹의 비트 라인들(BL)에 포함된다.
제 a 로드 신호(PLOADa)는 선택 신호(SEL)에 따라 제 1 레벨 또는 제 2 레벨로 제어된다. 제 b 로드 신호(PLOADb)는 선택 신호(SEL)에 따라 제 3 레벨 또는 제 1 레벨로 제어된다. 제 c 로드 신호(PLOADc)는 선택 신호(SEL)에 따라 제 2 레벨 또는 제 3 레벨로 제어된다.
로드 신호(PLOAD)의 제 1 레벨은 가장 가까운 제 1 그룹의 비트 라인들(BL)에 대응한다. 로드 신호(PLOAD)의 제 2 레벨은 중간인 제 2 그룹의 비트 라인들(BL)에 대응한다. 로드 신호(PLOAD)의 제 3 레벨은 가장 먼 제 3 그룹의 비트 라인들에 대응한다. 제 2 레벨은 제 1 레벨보다 낮고, 제 3 레벨은 제 2 레벨보다 낮다.
도 33을 참조하면, 제 3k-2 (k는 1 이상의 정수) 번째 페이지 버퍼(PB)에 제 1 및 제 2 로드 신호들(PLOAD1, PLOAD2)이 공급된다. 3k-1 번째 페이지 버퍼들(PB)에 제 3 및 제 1 로드 신호들(PLOAD3, PLOAD1)이 공급된다. 그리고, 제 3k 페이지 버퍼들(PB)에 제 2 및 제 3 로드 신호들(PLOAD2, PLOAD3)이 공급된다.
도 34에서, 제 3k-2 (k는 1 이상의 정수) 번째 페이지 버퍼(PB)에 제 a 로드 신호(PLOADa)가 공급된다. 제 a 로드 신호(PLOADa)는 제 1 레벨 또는 제 2 레벨로 제어된다. 제 3k-1 번째 페이지 버퍼들(PB)에 제 b 로드 신호(PLOADb)가 공급된다. 제 b 로드 신호(PLOADb)는 제 3 레벨 또는 제 1 레벨로 제어된다. 제 3k 페이지 버퍼들(PB)에 제 c 로드 신호(PLOADc)가 공급된다. 제 c 로드 신호(PLOADc)는 제 2 레벨 또는 제 3 레벨로 제어된다. 즉, 도 33의 읽기 및 쓰기 회로(g)와 도 34의 읽기 및 쓰기 회로(h)는 등가 관계를 갖는다.
도 35는 본 발명에 따른 읽기 및 쓰기 회로(130i)의 제 9 실시 예를 보여주는 블록도이다. 도 35를 참조하면, 읽기 및 쓰기 회로(130i)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)은 짝수 비트 라인들(BL1e~BLne) 및 홀수 비트 라인들(BL1o~BLno)에 각각 연결된다. 하나의 페이지 버퍼(PB)는 하나의 짝수 비트 라인(BLe) 및 하나의 홀수 비트 라인(BLo)에 연결된다.
페이지 버퍼들(PB1~PBn)에 선택 신호(SEL), 그리고 제 1 내지 제 3 로드 신호들(PLOAD1~PLOAD3)이 공급된다. 페이지 버퍼들(PB1~PBn) 각각은 도 30을 참조하여 설명된 페이지 버퍼(PBb)와 동일한 구조를 갖는다.
예시적으로, 도 16 내지 도 20을 참조하여 설명된 바와 같이, 비트 라인들(BL1e~BLne, BL1o~BLno)은 제 1 내지 제 3 그룹들로 분할된다. 제 1 그룹의 비트 라인들(BL)은 가장 가까운 비트 라인들(BL)이고, 제 2 그룹의 비트 라인들(BL)은 중간 비트 라인들(BL)이고, 그리고 제 3 그룹의 비트 라인들(BL)은 가장 먼 비트 라인들(BL)이다.
예시적으로, 도면 상의 좌측 비트 라인(BL)으로부터 우측의 비트 라인(BL)의 순서로 비트 라인들이 카운트되는 것으로 가정한다. 즉, 제 1 짝수 비트 라인(BL1e)이 첫 번째 비트 라인으로 가정되고, 제 1 홀수 비트 라인(BL1o)이 두 번째 비트 라인으로 가정된다.
이때, 4k-3 (k 는 1 이상의 정수) 번째 비트 라인은 가장 가까운 제 1 그룹의 비트 라인들(BL)에 포함되고, 2k 번째 비트 라인은 중간인 제 2 그룹의 비트 라인들(BL)에 포함되고, 4k-1 번째 비트 라인은 가장 먼 제 3 그룹의 비트 라인들(BL)에 포함된다.
제 1 로드 신호(PLOAD1)는 가장 가까운 제 1 그룹의 비트 라인들(BL)에 대응하는 레벨을 갖는다. 제 2 로드 신호(PLOAD2)는 중간인 제 2 그룹의 비트 라인들(BL)에 대응하는 레벨을 갖는다. 제 3 로드 신호(PLOAD3)는 가장 먼 제 3 그룹의 비트 라인들(BL)에 대응하는 레벨을 갖는다. 제 2 로드 신호(PLOAD2)의 레벨은 제 1 로드 신호(PLOAD1)의 레벨보다 낮다. 제 3 로드 신호(PLOAD3)의 레벨은 제 2 로드 신호(PLOAD2)의 레벨보다 낮다.
4k-3 번째 비트 라인들(BL1e, BL3e, BL5e)에 연결된 페이지 버퍼들(PB1, PB3, PB5)에 제 1 로드 신호(PLOAD1)가 공급된다. 2k 번째 비트 라인들(BL1o, BL2o, BL3o, BL4o, BL5o, BL6o)에 연결된 페이지 버퍼들(PB1~PB6)에 제 2 로드 신호(PLOAD2)가 공급된다. 4k-1 번째 비트 라인들(BL2e, BL4e, BL6e)에 연결된 페이지 버퍼들(PB2, PB4, PB6)에 제 3 로드 신호(PLOAD3)가 공급된다.
페이지 버퍼들(PB1~PBn) 각각은 선택 신호(SEL)에 응답하여 짝수 비트 라인(BLe) 및 홀수 비트 라인(BLo) 중 하나를 선택하고, 그리고 수신되는 두 개의 로드 신호들(PLOAD) 중 하나를 선택한다.
예시적으로, 제 1 페이지 버퍼(PB1)는 가장 가까운 제 1 그룹의 짝수 비트 라인(BL1e) 및 중간인 제 2 그룹의 홀수 비트 라인(BL1o)에 연결된다. 짝수 비트 라인(BL1e)이 선택될 때, 제 1 로드 신호(PLOAD1)가 로드 트랜지스터(LT)에 공급된다. 홀수 비트 라인(BL1o)이 선택될 때, 제 2 로드 신호(PLOAD2)가 로드 트랜지스터(LT)에 공급된다.
도 36은 본 발명에 따른 읽기 및 쓰기 회로(130j)의 제 10 실시 예를 보여주는 블록도이다. 도 36을 참조하면, 읽기 및 쓰기 회로(130j)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 페이지 버퍼들(PB1~PBn)은 짝수 비트 라인들(BL1e~BLne) 및 홀수 비트 라인들(BL1o~BLno)에 각각 연결된다. 하나의 페이지 버퍼(PB)는 하나의 짝수 비트 라인(BLe) 및 하나의 홀수 비트 라인(BLo)에 연결된다.
페이지 버퍼들(PB1~PBn)에 선택 신호(SEL), 그리고 제 1 내지 제 3 로드 신호들(PLOAD1~PLOAD3)이 공급된다. 페이지 버퍼들(PB1~PBn) 각각은 도 32를 참조하여 설명된 페이지 버퍼(PBc)와 동일한 구조를 갖는다.
예시적으로, 도 16 내지 도 20을 참조하여 설명된 바와 같이, 비트 라인들(BL1e~BLne, BL1o~BLno)은 제 1 내지 제 3 그룹들로 분할된다. 제 1 그룹의 비트 라인들(BL)은 가장 가까운 비트 라인들(BL)이고, 제 2 그룹의 비트 라인들(BL)은 중간 비트 라인들(BL)이고, 그리고 제 3 그룹의 비트 라인들(BL)은 가장 먼 비트 라인들(BL)이다.
예시적으로, 도면 상의 좌측 비트 라인(BL)으로부터 우측의 비트 라인(BL)의 순서로 비트 라인들이 카운트되는 것으로 가정한다. 즉, 제 1 짝수 비트 라인(BL1e)이 첫 번째 비트 라인으로 가정되고, 제 1 홀수 비트 라인(BL1o)이 두 번째 비트 라인으로 가정된다.
이때, 4k-3 (k 는 1 이상의 정수) 번째 비트 라인은 가장 가까운 제 1 그룹의 비트 라인들(BL)에 포함되고, 2k 번째 비트 라인은 중간인 제 2 그룹의 비트 라인들(BL)에 포함되고, 그리고 4k-1 번째 비트 라인은 가장 먼 제 3 그룹의 비트 라인들(BL)에 포함된다.
제 a 로드 신호(PLOADa)는 선택 신호(SEL)에 따라 제 1 레벨 또는 제 2 레벨로 제어된다. 제 b 로드 신호(PLOADb)는 선택 신호(SEL)에 따라 제 3 레벨 또는 제 2 레벨로 제어된다.
로드 신호(PLOAD)의 제 1 레벨은 가장 가까운 제 1 그룹의 비트 라인들(BL)에 대응한다. 로드 신호(PLOAD)의 제 2 레벨은 중간인 제 2 그룹의 비트 라인들(BL)에 대응한다. 로드 신호(PLOAD)의 제 3 레벨은 가장 먼 제 3 그룹의 비트 라인들에 대응한다. 제 2 레벨은 제 1 레벨보다 낮고, 제 3 레벨은 제 2 레벨보다 낮다.
도 35를 참조하면, 제 2k-1 (k는 1 이상의 정수) 번째 페이지 버퍼(PB)에 제 1 및 제 2 로드 신호들(PLOAD1, PLOAD2)이 공급된다. 제 2k 페이지 버퍼들(PB)에 제 3 및 제 1 로드 신호들(PLOAD3, PLOAD1)이 공급된다.
도 36에서, 제 2k-1 (k는 1 이상의 정수) 페이지 버퍼(PB)에 제 a 로드 신호(PLOADa)가 공급된다. 제 a 로드 신호(PLOADa)는 제 1 레벨 또는 제 2 레벨로 제어된다. 제 2k 페이지 버퍼들(PB)에 제 b 로드 신호(PLOADb)가 공급된다. 제 b 로드 신호(PLOADb)는 제 3 레벨 또는 제 1 레벨로 제어된다. 즉, 도 35의 읽기 및 쓰기 회로(130i)와 도 36의 읽기 및 쓰기 회로(130j)는 등가 관계를 갖는다.
상술된 바와 같이, 본 발명의 실시 예들에 따르면, 셀 스트링들(CS) 각각과 가장 가까운 도핑 영역들 사이의 거리에 따라 프리차지 전압들이 제어된다. 셀 스트링들(CS) 각각과 가장 가까운 도핑 영역들 사이의 거리가 증가할수록, 셀 스트링들(CS)에 공급되는 프리차지 전압들의 레벨들은 감소된다. 마찬가지로, 셀 스트링들(CS) 각각과 가장 가까운 도핑 영역들 사이의 거리가 감소할수록, 셀 스트링들(CS)에 공급되는 프리차지 전압들의 레벨들이 증가된다.
상술된 실시 예들에서, 읽기 동작 시에 데이터의 판별은 비트 라인들(BL)의 전압들을 검출함으로써 수행되는 것으로 설명되었다. 그러나, 읽기 동작 시에 데이터의 판별은 비트 라인들(BL)로부터 유출되는 셀 전류들의 양들을 검출함으로써 수행될 수 있다. 예시적으로, 특정 비트 라인(BL)으로부터 유출되는 셀 전류의 양이 특정 값 이상이면, 특정 비트 라인(BL)에 연결된 선택된 메모리 셀(MC)은 턴-온 된 것으로 판별될 수 있다. 특정 비트 라인(BL)으로부터 유출되는 셀 전류의 양이 특정 값 이하이면, 특정 비트 라인(BL)에 연결된 선택된 메모리 셀(MC)은 턴-오프 된 것으로 판별될 수 있다.
비트 라인들(BL)에 동일한 프리차지 전압이 제공될 때, 셀 스트링(CS) 및 도핑 영역 사이의 거리가 증가할수록 셀 전류의 크기가 감소한다. 셀 전류의 감소로 인해, 읽기 오류가 발생될 수 있다.
이와 같은 문제를 방지하기 위하여, 셀 스트링들(CS) 각각과 가장 가까운 도핑 영역들 사이의 거리에 따라 프리차지 전압들이 제어될 수 있다. 예를 들면, 셀 스트링들(CS) 각각과 가장 가까운 도핑 영역들 사이의 거리가 증가할수록, 셀 스트링들(CS)에 공급되는 프리차지 전압들의 레벨들이 증가될 수 있다. 마찬가지로, 셀 스트링들(CS) 각각과 가장 가까운 도핑 영역들 사이의 거리가 감소할수록, 셀 스트링들(CS)에 공급되는 프리차지 전압들의 레벨들이 감소될 수 있다.
프리차지 전압의 레벨이 증가하면, 셀 전류의 양이 증가한다. 따라서, 셀 스트링(CS)과 도핑 영역 사이의 거리가 증가할수록 프리차지 전압의 레벨이 증가되면, 셀 전류의 양이 수평 채널의 거리 증가로 인해 감소되는 현상이 보상될 수 있다.
도 37은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 다른 예를 보여준다. 필라(113)가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 도 37의 단면도는 도 4의 단면도와 동일하다.
제 1 서브 필라들(113a) 각각의 채널막(114a)은 도 4를 참조하여 설명된 채널막(114)과 동일한 물질로 구성된다. 제 2 서브 필라(113b)들 각각의 채널막(114b)은 도 4를 참조하여 설명된 채널막(114)과 동일한 물질로 구성된다.
제 1 서브 필라들(113a) 각각의 내부 물질(115a)은 도 4를 참조하여 설명된 내부 물질(115)과 동일한 물질로 구성된다. 제 2 서브 필라들(113b) 각각의 내부 물질(115b)은 도 4를 참조하여 설명된 내부 물질(115)과 동일한 물질로 구성된다.
제 1 서브 필라(113a)의 상부에, 실리콘 패드(SIP)가 제공될 수 있다. 제 1 서브 필라(113a)의 채널막(114a)과 제 2 서브 필라(113b)의 채널막(114b)은 실리콘 패드(SIP)를 통해 연결될 수 있다.
실리콘 패드(SIP)에 대응하는 높이를 갖는 도전 물질들(CL), 예를 들면, 제 4 도전 물질들(CL4), 제 5 도전 물질들(CL5), 또는 제 4 및 제 5 도전 물질들(CL4, CL5)은 더미 워드 라인들(DWL)로 사용될 수 있다.
본 발명의 제 1 내지 제 4 실시 예들에 따른 메모리 블록들(BLK2~BLK5)의 필라들(113) 또한 서브 필라들(113a, 113b)로 구성될 수 있다.
도 38은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 38을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1을 참조하여 설명된 불휘발성 메모리 장치들(100)와 동일한 구조를 가지며, 동일하게 동작한다. 즉, 불휘발성 메모리 장치(1100)는 읽기 동작 시에 셀 스트링들(CS) 및 공통 소스 라인(CS)으로 동작하는 도핑 영역 사이의 기판 상의 거리에 따라 프리차지 전압들의 레벨들을 서로 다르게 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 읽기 커맨드 및 어드레스를 제공한다. 불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 제공되는 읽기 커맨드 및 어드레스에 응답하여, 본 발명의 실시 예에 따른 읽기 방법에 따라 읽기 동작을 수행한다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 프로그램 커맨드 및 어드레스를 제공한다. 불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 제공되는 프로그램 커맨드 및 어드레스에 응답하여, 프로그램을 수행한다. 이때, 불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 읽기 방법에 따라 검증 읽기 동작을 수행한다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 39는 도 38의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 79를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들 각각은 셀 스트링들(CS) 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들 사이의 기판 상의 거리에 따라, 프리차지 전압들의 레벨들을 서로 다르게 제어한다.
도 39에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 40은 도 39를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 40을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 40에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 40에서, 도 39를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 38을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 38 및 도 39를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상술된 실시 예들에서, 설명의 편의를 위하여, 본 발명의 실시 예에 따른 동작 방법들의 순서가 순서도를 참조하여 설명되었다. 그러나, 본 발명의 기술적 사상은 상술된 순서도들에 기재된 동작들의 순서에 따라 구현되는 것으로 한정되지 않는다. 본 발명의 기술적 사상으로부터 벗어나지 않는 한, 상술된 순서도들에 기재된 동작들의 순서는 변형 및 응용될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 ; 불휘발성 메모리 장치
110 ; 메모리 셀 어레이
130a~130j ; 읽기 및 쓰기 회로
311~313 ; 도핑 영역들
CL1~CL8 ; 도전 물질들
113, 113a, 113b ; 필라들
CS ; 셀 스트링들
BL1~BL4 ; 비트 라인들

Claims (10)

  1. 기판;
    상기 기판 상에서 제 1 방향을 따라 신장되며 제 2 방향을 따라 특정 거리 만큼 이격되어 제공되는 복수의 도핑 영역들;
    상기 복수의 도핑 영역들 중 인접한 제 1 및 제 2 도핑 영역들 사이에서 특정 패턴에 따라 제공되는 복수의 셀 스트링들; 그리고
    복수의 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 복수의 페이지 버퍼들을 포함하고,
    상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 복수의 셀 트랜지스터들을 포함하고,
    읽기 동작 시에, 상기 복수의 페이지 버퍼들은 상기 복수의 비트 라인들에 프리차지 전압들을 공급하도록 구성되고, 상기 복수의 셀 스트링들과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라 상기 복수의 비트 라인들에 공급되는 프리차지 전압들의 레벨들이 가변되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 셀 스트링들과 그들에 가장 인접한 도핑 영역 사이의 거리에 따라, 상기 복수의 비트 라인들에 공급되는 상기 프리차지 전압들의 레벨들이 상이하게 제어되는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 셀 스트링들과 그들에 가장 인접한 도핑 영역 사이의 거리가 증가할수록, 상기 프리차지 전압들의 레벨들은 감소하는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 복수의 셀 스트링들과 그들에 가장 인접한 도핑 영역 사이의 거리가 증가할수록, 상기 프리차지 전압들의 레벨들은 증가하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 페이지 버퍼들에 공급되는 적어도 하나의 로드 신호를 발생하도록 구성되는 제어 로직을 더 포함하고,
    상기 복수의 페이지 버퍼들 각각은 래치 회로 및 로드 트랜지스터를 포함하고,
    상기 로드 트랜지스터는 상기 적어도 하나의 로드 신호에 응답하여 전원 전압 노드를 상기 래치 회로를 통해 상기 복수의 비트 라인들 중 하나의 비트 라인에 전기적으로 연결하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 복수의 페이지 버퍼들 각각의 상기 로드 트랜지스터는 상기 복수의 셀 스트링들 중 대응하는 셀 스트링과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라 조절된 문턱 전압을 갖는 불휘발성 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제어 로직은 상기 복수의 셀 스트링들과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라, 상기 복수의 페이지 버퍼들에 공급되는 상기 적어도 하나의 로드 신호의 레벨을 가변하도록 더 구성되는 불휘발성 메모리 장치.
  8. 메모리 컨트롤러; 그리고
    상기 메모리 컨트롤러의 제어에 따라 읽기 동작을 수행하도록 구성되는 불휘발성 메모리 장치를 포함하고,
    상기 불휘발성 메모리 장치는
    기판;
    상기 기판 상에서 제 1 방향을 따라 신장되며 제 2 방향을 따라 특정 거리 만큼 이격되어 제공되는 복수의 도핑 영역들;
    상기 복수의 도핑 영역들 중 인접한 제 1 및 제 2 도핑 영역들 사이에서 특정 패턴에 따라 제공되는 복수의 셀 스트링들; 그리고
    복수의 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 복수의 페이지 버퍼들을 포함하고,
    상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 복수의 셀 트랜지스터들을 포함하고,
    읽기 동작 시에, 상기 복수의 페이지 버퍼들은 상기 복수의 비트 라인들에 프리차지 전압들을 공급하도록 구성되고, 상기 복수의 셀 스트링들과 상기 제 1 및 제 2 도핑 영역들 사이의 거리에 따라 상기 복수의 비트 라인들에 공급되는 프리차지 전압들의 레벨들이 가변되는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 메모리 컨트롤러 및 상기 불휘발성 메모리 장치는 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.
  10. 기판, 상기 기판 상에 형성되는 도핑 영역 및 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서:
    상기 복수의 셀 스트링들과 상기 도핑 영역 사이의 거리에 따라, 프리차지 전압들의 레벨들을 서로 다르게 설정하는 단계;
    상기 서로 다르게 설정된 프리차지 전압들을 상기 복수의 셀 스트링들에 공급하는 단계;
    상기 복수의 셀 스트링들로부터 전압 또는 전류를 검출하는 단계; 그리고
    상기 검출 결과에 따라 읽기 데이터를 판별하는 단계를 포함하는 읽기 방법.
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