KR101842507B1 - 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불휘발성 메모리를 포함하는 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 동작 방법은 복수의 셀 스트링들의 스트링 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들을 조절하고, 프로그램 동작 시에 조절된 전압들을 스트링 선택 트랜지스터들에 인가하여 복수의 셀 스트링들을 선택 또는 비선택하는 것을 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불휘발성 메모리를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 셀 스트링들로부터 흐르는 누설 전류들을 감소시킴으로써 향상된 신뢰성을 갖는 불휘발성 메모리 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 동작 방법은 복수의 셀 스트링들의 스트링 선택 트랜지스터들의 문턱 전압들을 감지하고; 상기 감지된 문턱 전압들에 따라 상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하고; 그리고 프로그램 동작 시에, 상기 조절된 전압들을 상기 스트링 선택 트랜지스터들에 인가하여 상기 복수의 셀 스트링들을 선택 또는 비선택하는 것을 포함한다.
실시 예로서, 상기 스트링 선택 트랜지스터들의 게이트들은 스트링 선택 라인들에 연결되고, 상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다.
실시 예로서, 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다. 상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮을 것이다.
실시 예로서, 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 스트링 선택 라인들에 인가될 전압들을 제 1 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 스트링 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 2 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 스트링 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 3 전압으로 조절하는 것을 포함할 것이다.
실시 예로서, 상기 스트링 선택 트랜지스터들은 비트 라인들과 상기 복수의 셀 스트링들을 각각 연결하고, 상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 비트 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다.
실시 예로서, 상기 비트 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 비트 라인들에 인가될 전압들을 조절하는 것을 포함할 것이다. 이때, 상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮다.
실시 예로서, 상기 비트 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 비트 라인들에 인가될 전압들을 제 1 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 비트 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 2 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 비트 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 3 전압으로 조절하는 것을 포함할 것이다.
실시 예로서, 상기 스트링 선택 트랜지스터들의 문턱 전압들을 감지하는 것은 적어도 하나의 읽기 전압을 이용하여 상기 스트링 선택 트랜지스터들에 대한 읽기 동작을 수행함으로써 상기 선택 트랜지스터들의 문턱 전압들을 판별하는 것을 포함할 것이다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판과 상기 복수의 셀 스트링들을 연결하는 접지 선택 트랜지스터들을 더 가지되, 상기 접지 선택 트랜지스터들의 문턱 전압들을 감지하고; 상기 감지된 접지 선택 트랜지스터들의 문턱 전압들에 따라 상기 접지 선택 트랜지스터들에 인가될 전압들을 조절하고; 그리고 프로그램 동작 시에, 상기 조절된 접지 선택 트랜지스터들에 인가될 전압들을 상기 접지 선택 트랜지스터들에 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 접지 선택 트랜지스터들의 게이트들은 접지 선택 라인들에 연결되고, 상기 접지 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다.
실시 예로서, 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다. 이때, 상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮다.
실시 예로서, 상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 접지 선택 라인들에 인가될 전압들을 제 1 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 접지 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 2 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 접지 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 3 전압으로 조절하는 것을 포함할 수 있다.
본 발명의 다른 일면은 불휘발성 메모리를 제어하는 방법에 관한 것이다. 본 발명의 실시 예에 따른 제어 방법은 상태 읽기 제어 신호를 발생하고; 상기 상태 읽기 제어 신호에 따라 상기 불휘발성 메모리로부터 제공되는, 상기 스트링 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신하고; 그리고 상기 수신된 문턱 전압들에 대한 정보에 따라, 프로그램 동작 시에 상기 스트링 선택 트랜지스터들에 인가될 전압들이 조절되도록 상기 불휘발성 메모리를 제어하는 것을 포함한다.
실시 예로서, 상기 수신된 문턱 전압들에 대한 정보를 저장하는 것을 더 포함하고, 상기 불휘발성 메모리를 제어하는 것은 상기 저장된 문턱 전압들에 대한 정보에 따라 상기 불휘발성 메모리를 제어하는 것을 포함할 것이다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판과 상기 복수의 셀 스트링들을 연결하는 접지 선택 트랜지스터들을 더 가질 때, 제 2 상태 읽기 제어 신호를 발생하고; 상기 제 2 상태 읽기 제어 신호에 따라 상기 불휘발성 메모리로부터 제공되는, 상기 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신하고; 그리고 상기 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보에 따라, 프로그램 동작 시에 상기 접지 선택 트랜지스터들에 인가될 전압들이 조절되도록 상기 불휘발성 메모리를 제어하는 것을 더 포함할 수 있다.
실시 예로서, 상기 스트링 선택 트랜지스터들의 게이트들은 스트링 선택 라인들에 연결되고, 상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다.
실시 예로서, 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다. 상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮을 것이다.
실시 예로서, 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 스트링 선택 라인들에 인가될 전압들을 제 1 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 스트링 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 2 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 스트링 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 3 전압으로 조절하는 것을 포함할 것이다.
실시 예로서, 상기 스트링 선택 트랜지스터들은 비트 라인들과 상기 복수의 셀 스트링들을 각각 연결하고, 상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 비트 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다.
실시 예로서, 상기 비트 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 비트 라인들에 인가될 전압들을 조절하는 것을 포함할 것이다. 이때, 상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮다.
실시 예로서, 상기 비트 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 비트 라인들에 인가될 전압들을 제 1 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 비트 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 2 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 비트 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 3 전압으로 조절하는 것을 포함할 것이다.
실시 예로서, 상기 스트링 선택 트랜지스터들의 문턱 전압들을 감지하는 것은 적어도 하나의 읽기 전압을 이용하여 상기 스트링 선택 트랜지스터들에 대한 읽기 동작을 수행함으로써 상기 선택 트랜지스터들의 문턱 전압들을 판별하는 것을 포함할 것이다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판과 상기 복수의 셀 스트링들을 연결하는 접지 선택 트랜지스터들을 더 가지되, 상기 접지 선택 트랜지스터들의 문턱 전압들을 감지하고; 상기 감지된 접지 선택 트랜지스터들의 문턱 전압들에 따라 상기 접지 선택 트랜지스터들에 인가될 전압들을 조절하고; 그리고 프로그램 동작 시에, 상기 조절된 접지 선택 트랜지스터들에 인가될 전압들을 상기 접지 선택 트랜지스터들에 인가하는 것을 포함할 수 있다.
실시 예로서, 상기 접지 선택 트랜지스터들의 게이트들은 접지 선택 라인들에 연결되고, 상기 접지 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다.
실시 예로서, 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것은 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것을 포함할 수 있다. 이때, 상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮다.
실시 예로서, 상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 접지 선택 라인들에 인가될 전압들을 제 1 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 접지 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 2 전압으로 조절하고, 상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 접지 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 3 전압으로 조절하는 것을 포함할 수 있다.
본 발명의 다른 일면은 불휘발성 메모리를 제어하는 방법에 관한 것이다. 본 발명의 실시 예에 따른 제어 방법은 상태 읽기 제어 신호를 발생하고; 상기 상태 읽기 제어 신호에 따라 상기 불휘발성 메모리로부터 제공되는, 상기 스트링 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신하고; 그리고 상기 수신된 문턱 전압들에 대한 정보에 따라, 프로그램 동작 시에 상기 스트링 선택 트랜지스터들에 인가될 전압들이 조절되도록 상기 불휘발성 메모리를 제어하는 것을 포함한다.
실시 예로서, 상기 수신된 문턱 전압들에 대한 정보를 저장하는 것을 더 포함하고, 상기 불휘발성 메모리를 제어하는 것은 상기 저장된 문턱 전압들에 대한 정보에 따라 상기 불휘발성 메모리를 제어하는 것을 포함할 것이다.
실시 예로서, 상기 복수의 셀 스트링들은 상기 기판과 상기 복수의 셀 스트링들을 연결하는 접지 선택 트랜지스터들을 더 가질 때, 제 2 상태 읽기 제어 신호를 발생하고; 상기 제 2 상태 읽기 제어 신호에 따라 상기 불휘발성 메모리로부터 제공되는, 상기 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신하고; 그리고 상기 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보에 따라, 프로그램 동작 시에 상기 접지 선택 트랜지스터들에 인가될 전압들이 조절되도록 상기 불휘발성 메모리를 제어하는 것을 더 포함할 수 있다.
본 발명의 실시 예에 따르면 셀 스트링들로부터 스트링 선택 트랜지스터들을 통해 흐르는 누설 전류, 그리고 셀 스트링들로부터 접지 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 및 그것의 동작 방법이 제공될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 Ⅲ-Ⅲ'선에 따른 사시단면도를 예시적으로 보여준다.
도 4는 Ⅲ-Ⅲ'선에 따른 단면도를 예시적으로 보여준다.
도 5는 도 4의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 6은 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 공정 상의 오차로 인해 스트링 선택 트랜지스터들이 가지는 문턱 전압 산포를 보여주는 도면이다.
도 8은 온도 변화로 인해 스트링 선택 트랜지스터들이 가지는 문턱 전압 산포들을 보여주는 도면이다.
도 9는 프로그램 시에 제 1 메모리 블록에 인가되는 전압들을 예시적으로 보여준다.
도 10은 도 1의 불휘발성 메모리의 동작 방법을 보여주는 순서도이다.
도 11은 스트링 선택 트랜지스터들의 문턱 전압들을 감지하는 방법을 설명하기 위한 도면이다.
도 12는 도 11의 S120단계 및 S130단계를 상세히 보여주는 블록도이다.
도 13은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 14는 도 13의 컨트롤러가 불휘발성 메모리를 제어하는 방법을 보여주는 순서도이다.
도 15은 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 Ⅲ-Ⅲ'선에 따른 사시단면도를 예시적으로 보여준다.
도 4는 Ⅲ-Ⅲ'선에 따른 단면도를 예시적으로 보여준다.
도 5는 도 4의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 6은 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 공정 상의 오차로 인해 스트링 선택 트랜지스터들이 가지는 문턱 전압 산포를 보여주는 도면이다.
도 8은 온도 변화로 인해 스트링 선택 트랜지스터들이 가지는 문턱 전압 산포들을 보여주는 도면이다.
도 9는 프로그램 시에 제 1 메모리 블록에 인가되는 전압들을 예시적으로 보여준다.
도 10은 도 1의 불휘발성 메모리의 동작 방법을 보여주는 순서도이다.
도 11은 스트링 선택 트랜지스터들의 문턱 전압들을 감지하는 방법을 설명하기 위한 도면이다.
도 12는 도 11의 S120단계 및 S130단계를 상세히 보여주는 블록도이다.
도 13은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 14는 도 13의 컨트롤러가 불휘발성 메모리를 제어하는 방법을 보여주는 순서도이다.
도 15은 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판 위에 적층되는 접지 선택 트랜지스터(도 6의 GST 참조), 복수의 메모리 셀들(도 6의 MC 참조) 및 스트링 선택 트랜지스터(도 6의 SST 참조)를 포함한다. 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(도 6의 SSL 참조), 워드 라인들(도 6의 WL 참조), 및 접지 선택 라인들(도 6의 GSL 참조)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 전압 발생기(130)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 전압 발생기(130)에서 발생되는 전압들, 불휘발성 메모리(100)에 제공되는 전원 전압 및 접지 전압을 이용하여, 스트링 선택 라인들, 워드 라인들, 및 접지 라인들을 드라이빙할 것이다.
어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩 하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 기반하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택한다. 예시적으로, 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 접지 선택 라인들의 전압을 제어할 수 있다.
어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 스트링 선택 라인들에 전압들을 인가함으로써 어드레스(ADDR)에 대응하는 복수의 셀 스트링들을 선택할 것이다.
어드레스 디코더(120)는 디코딩된 행 어드레스에 대응하는 워드 라인을 선택할 것이다. 예를 들면, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공되는 전압들을 워드 라인들에 인가함으로써 어드레스(ADDR)에 대응하는 워드 라인을 선택할 것이다.
예시적으로, 어드레스 디코더(120)가 더미 워드 라인들을 통해 메모리 셀 어레이(110)에 추가적으로 연결될 때, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 더미 워드 라인들에 인가되는 전압들을 제어할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(140)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
전압 발생기(130)는 어드레스 디코더(120)에 연결된다. 전압 발생기(130)는 고전압들을 생성하도록 구성될 것이다. 예시적으로, 전압 발생기(130)에 의해 생성된 전압들은 어드레스 디코더(120)를 통해 메모리 셀 어레이(110)에 연결된 복수의 라인들에 전달될 것이다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신한다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택할 것이다.
예시적으로, 프로그램 동작 시에, 읽기 및 쓰기 회로(140)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 프로그램할 것이다. 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 전달할 것이다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
예시적으로, 도 1에 도시되지는 않으나, 불휘발성 메모리(100)는 버퍼 회로와 같은 구성 요소를 더 포함할 수 있다. 이 경우, 버퍼 회로는 프로그램 동작 시에 외부로부터 프로그램될 데이터를 수신하고, 읽기 동작 시에 읽어진 데이터를 외부로 전달할 것이다. 읽기 및 쓰기 회로(140)는 프로그램 동작 시에 버퍼 회로로부터 데이터를 수신하고, 읽기 동작 시에 메모리 셀 어레이(110)로부터 읽어진 데이터를 버퍼 회로에 전달할 것이다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작(예를 들면, 읽기 동작 및 프로그램 동작)을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 상태 레지스터(151)를 포함한다. 상태 레지스터(150)는 메모리 셀 어레이(110) 내의 스트링 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장한다. 또한, 상태 레지스터(150)는 메모리 셀 어레이(110) 내의 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장할 것이다.
예를 들면, 제어 로직(150)은 복수의 읽기 동작들을 통해 스트링 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지 결과를 상태 레지스터(150)에 저장할 것이다. 또한, 제어 로직(150)은 복수의 읽기 동작들을 통해 접지 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지 결과를 상태 레지스터(150)에 저장할 것이다. 이는 도 11을 참조하여 더 상세히 설명된다.
제어 로직(150)은 프로그램 동작 전에, 상태 레지스터(150)에 저장된 정보에 따라 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압 레벨들을 조절한다. 제어 로직(150)은 프로그램 동작 전에, 상태 레지스터(150)에 저장된 정보에 따라 전압 발생기(130)에서 발생되는 전압들이 조절되도록 전압 발생기(130)를 제어할 것이다.
본 발명의 실시 예에 따르면 스트링 선택 트랜지스터들의 문턱 전압들이 감지되고, 스트링 선택 트랜지스터들에 인가되는 전압들이 조절된다. 이에 따라, 셀 스트링들로부터 스트링 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다. 또한, 접지 선택 트랜지스터들의 문턱 전압들이 감지되고, 접지 선택 트랜지스터들에 인가되는 전압들이 조절된다. 이에 따라, 셀 스트링들로부터 접지 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리(100)가 제공될 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 갖는다. 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들을 포함한다. 제 1 및 제 3 방향들을 따라 배치된 복수의 셀 스트링들이 제공될 것이다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 것이다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 블록 어드레스에 대응하는 메모리 블록을 선택하도록 구성된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 Ⅲ-Ⅲ'선에 따른 사시단면도를 예시적으로 보여준다. 도 4는 Ⅲ-Ⅲ'선에 따른 단면도를 예시적으로 보여준다.
먼저, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 3 및 도 4에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정한 거리만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(pillar, PL11, PL12, PL21, PL22)이 제공된다.
예시적으로, 먼저 복수의 절연 물질들(112, 112a)을 관통하는 복수의 홀들이 형성될 것이다. 그리고, 복수의 홀들에 채널막들(114)이 제공될 것이다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
예시적으로, 내부 물질들(115)이 제공되기 전에 스트링 선택 트랜지스터들(SST, 도 6 참조)의 문턱 전압을 조절하기 위해 채널막들(114) 중 제 1 도전 물질들(CM8)과 인접한 영역이 도핑(또는, 임플란트)될 수 있다. 이때, 공정 오차가 발생될 수 있다. 예를 들면, 각 필라의 채널막 사이의 폭은 비교적 좁은 것에 기인하여, 도핑 방향은 채널막에 수직하는 방향이 아닌, 기판(111)과 교차하는 방향(예를 들면, 제 2 방향과 반대 방향)일 수 있다. 이에 따라 도핑되는 범위인 projection range의 위치가 가변되거나, 도핑 농도가 가변될 수 있다. 이러한 공정 오차로 인하여, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 넓어질 수 있다.
채널막들(114)이 제공된 후에, 내부 물질들(115)이 제공될 것이다. 내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각의 폭들은 기판에 인접할수록 감소할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116) 사이에 도전 물질들(CM1~CM8)이 제공된다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLK1)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다. 즉, 행 방향은 제 1 방향을 의미한다. 비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다. 즉, 열 방향은 제 3 방향을 의미한다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판 상에 적층된 복수의 셀 트랜지스터들을 포함한다.
도 5는 도 4의 셀 트랜지스터들 중 하나(CT)를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들 중 제 7 높이를 갖는 셀 트랜지스터(CT)가 도시되어 있다.
도 4 및 도 5를 참조하면, 셀 트랜지스터(CT)는 도 5에 도시된 제 7 도전 물질(CM7), 제 7 도전 물질(CM7)에 인접한 필라(PL11)의 일부분, 그리고 제 7 도전 물질(CM7)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide) 또는 ONA (oxide-nitride-aluminium) 를 구성할 수 있다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들로 동작한다. 예시적으로, 셀 트랜지스터들은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들 중 상부에 제공되는 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 사용될 수 있다. 셀 트랜지스터들 중 하부에 제공되는 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되고 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 또는 워드 라인(WL)으로 사용될 수 있다.
도 6은 메모리 블록(BLK1)의 등가 회로를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 각각 필라들(PL11, PL21, PL12, PL22)에 대응한다.
제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다. 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다.
제 2 높이의 셀 트랜지스터들은 제 1 메모리 셀들(MC1)로 동작한다. 제 3 높이의 셀 트랜지스터들은 제 2 메모리 셀들(MC2)로 동작한다. 제 4 높이의 셀 트랜지스터들은 제 3 메모리 셀들(MC3)로 동작한다. 제 5 높이의 셀 트랜지스터들은 제 5 메모리 셀들(MC5)로 동작한다. 제 6 높이의 셀 트랜지스터들은 제 6 메모리 셀들(MC6)로 동작한다.
동일한 행의 셀 스트링들은 하나의 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 도전 물질들(CM8)에 대응한다. 즉, 필라들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
예시적으로, 제 1 도전 물질들(CM1)은 공통으로 연결되어 접지 선택 라인(GSL)을 형성한다. 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다. 셀 스트링들의 스트링 선택 트랜지스터들(SST)이 턴 온 또는 턴 오프 됨으로써 선택된 행의 셀 스트링들이 비트 라인들(BL1, BL2)에 전기적으로 연결되고, 비선택된 행의 셀 스트링들이 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 것이다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 즉, 동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들은 한 번에 프로그램된다. 또한, 동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들의 데이터는 한 번에 읽혀진다. 프로그램 및 읽기 동작 시에, 외부로부터 수신되는 어드레스(ADDR)는 특정한 페이지에 대응될 것이다.
소거 동작은 메모리 블록 단위로 수행된다. 하나의 메모리 블록에 포함되는 메모리 셀들의 데이터는 한번에 소거될 것이다. 소거 동작 시에, 외부로부터 전송되는 어드레스(ADDR)는 하나의 메모리 블록에 대응될 것이다.
도 3 내지 도 6에서, 메모리 블록(BLK1)은 제 1 내지 제 8 높이를 가지며, 2행 2열의 셀 스트링들을 포함하는 것으로 설명되었다. 그러나, 메모리 블록(BLK1)의 높이와 열 방향으로 배치되는 셀 스트링들의 수는 비례할 수 있다. 예시적으로, 메모리 블록(BLK1)이 제 1 내지 제 8 높이들을 가질 때, 메모리 블록(BLK1)은 제 1 내지 제 8 열들에 걸쳐 배치되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLK1)에 8 개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다. 메모리 블록(BLK1)이 제 1 내지 제 16 높이들을 가질때, 메모리 블록(BLK1)은 제 1 내지 제 16 열들에 걸쳐 배치되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLK1)에 16개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
도 3 내지 도 6에서, 메모리 블록(BLK1)은 2개의 열들의 셀 스트링들을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위해 예를 들어 도시되었음이 이해될 것이다. 즉, 메모리 블록(BLK1)은 3개 이상의 열들의 셀 스트링들을 포함하고, 3개 이상의 비트 라인들에 연결될 것이다.
도 7은 공정 상의 오차로 인해 스트링 선택 트랜지스터들(SST)이 가지는 문턱 전압 산포를 보여주는 도면이다. 도 7에서, 스트링 선택 전압(Vsel)은 선택된 스트링 선택 라인에 제공되는 전압이다. 스트링 비선택 전압(Vsel)은 비선택된 스트링 선택 라인에 제공되는 전압이다.
먼저, 스트링 선택 트랜지스터들(SST)이 제 1 상태(10)의 문턱 전압 산포를 갖는다고 가정한다. 제 1 상태(10)는 스트링 선택 트랜지스터들(SST)의 요구되는 문턱 전압 산포이다. 도 6 및 도 7을 참조하면, 스트링 선택 트랜지스터들(SST)의 문턱 전압들은 스트링 선택 전압(Vsel)보다 낮다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 선택 전압(Vsel)이 인가되면 스트링 선택 트랜지스터들(SST)은 턴 온 될 것이다. 따라서, 셀 스트링들(CS11, CS12, CS21, CS22)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 것이다.
스트링 선택 트랜지스터들(SST)의 문턱 전압들은 스트링 비선택 전압(Vusel)보다 높다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 비선택 전압(Vsel)이 인가될 때 스트링 선택 트랜지스터들(SST)은 턴 오프될 것이다. 따라서, 셀 스트링들(CS11, CS12, CS21, CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 것이다.
한편, 스트링 선택 트랜지스터로 동작하는 셀 트랜지스터(도 5의 CT 참조)의 형태, 수직 방향의 바디를 제공하는 필라(도 3 및 도 4의 PL 참조)의 형태, 스트링 선택 트랜지스터의 위치 등 다양한 원인으로, 공정 상의 오차가 발생될 수 있다. 예를 들면, 도 3을 참조하여 설명된 공정상의 오차로 인하여, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포는 제 2 상태(20)일 수 있다. 다른 예로서, 기판 위에 적층된 메모리 셀들을 포함하는 불휘발성 메모리는 2차원의 메모리 셀들을 포함하는 불휘발성 메모리보다 많은 메모리 셀들을 포함할 수 있다. 그 결과, 공정 상의 오차가 증가할 수 있고, 그러므로 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포는 제 2 상태(20)일 수 있다.
스트링 선택 트랜지스터들(SST)이 제 2 상태(20)의 문턱 전압 산포를 갖는다고 가정한다. 이때, 스트링 선택 전압(Vsel)보다 높은 레벨의 문턱 전압을 갖는 스트링 선택 트랜지스터가 존재한다. 따라서, 스트링 선택 라인들(SSL1, SSL2)에 스트링 선택 전압(Vsel)이 인가될 때, 턴 오프 되는 스트링 선택 트랜지스터가 존재할 것이다. 즉, 스트링 선택 라인들(SSL1, SSL2)이 모두 선택되었음에도 비트 라인들(BL1, BL2)로부터 전기적으로 분리되는 셀 스트링이 존재할 것이다.
스트링 비선택 전압(Vusel)보다 낮은 레벨의 문턱 전압을 갖는 스트링 선택 트랜지스터가 존재한다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 비선택 전압(Vusel)이 인가될 때, 턴 온 되는 스트링 선택 트랜지스터가 존재할 것이다. 따라서, 스트링 선택 라인들(SSL1, SL2)이 모두 비선택되었음에도 비트 라인들(BL1, BL2)로부터 전기적으로 연결되는 셀 스트링이 존재할 것이다.
도 8은 온도 변화로 인해 스트링 선택 트랜지스터들(SST)이 가지는 문턱 전압 산포들을 보여주는 도면이다. 도 8에서, 스트링 선택 전압(Vsel)은 선택된 스트링 선택 라인에 제공되는 전압이다. 스트링 비선택 전압(Vsel)은 비선택된 스트링 선택 라인에 제공되는 전압이다.
기판 위에 적층된 메모리 셀들을 포함하는 불휘발성 메모리(100, 도 1 참조)는 2차원의 메모리 셀들을 포함하는 불휘발성 메모리보다 많은 전류를 소모할 수 있다. 따라서, 전류 소모에 따른 불휘발성 메모리의 온도 변화량은 2차원의 메모리 셀들을 포함하는 불휘발성 메모리보다 클 수 있다. 그리고, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포는 불휘발성 메모리(100, 도 1 참조)의 온도 변화로 인해 변동될 수 있다.
온도 변화에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 1 상태(10)에서 제 3 상태(30)로 변동되었다고 가정한다. 예를 들면, 불휘발성 메모리(100)의 온도가 상승함에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 3 상태(30)로 변동될 수 있다. 이때, 스트링 비선택 전압(Vusel)보다 낮은 레벨의 문턱 전압을 갖는 스트링 선택 트랜지스터가 존재할 것이다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 비선택 전압(Vusel)이 인가될 때, 턴 온 되는 스트링 선택 트랜지스터가 존재할 것이다. 즉, 스트링 선택 라인들(SSL1, SL2)이 모두 비선택되었음에도 비트 라인들(BL1, BL2)로부터 전기적으로 연결되는 셀 스트링이 존재할 것이다.
온도 변화에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 1 상태(10)에서 제 4 상태(40)로 변동되었다고 가정한다. 예를 들면, 불휘발성 메모리(100)의 온도가 감소함에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 4 상태(40)로 변동될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 선택 전압(Vsel)이 인가되더라도, 비트 라인들(BL1, BL2)로부터 전기적으로 분리되는 셀 스트링이 존재할 것이다.
스트링 선택 트랜지스터들(SST)과 마찬가지로, 접지 선택 트랜지스터들(GST)도 요구되는 문턱 전압 산포를 갖지 않을 수 있다. 예를 들면, 공정 상의 오차 및 불휘발성 메모리의 온도 변화 등으로 인해, 접지 선택 트랜지스터들(GST)의 문턱 전압 산포도 요구되는 문턱 전압 산포를 갖지 않을 수 있다.
도 9는 프로그램 시에 제 1 메모리 블록(BLK1)에 인가되는 전압들을 예시적으로 보여준다. 도 9를 참조한 설명에서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 비선택된 스트링 선택 라인 및 선택된 스트링 선택 라인이라고 가정한다. 제 4 워드 라인(WL4)은 선택된 워드 라인이라고 가정한다. 제 2 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)의 메모리 셀들 중 제 4 워드 라인(WL4)과 연결된 메모리 셀들이 선택될 것이다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 각각 비선택된 비트 라인 및 선택된 비트 라인이라고 가정한다. 선택된 메모리 셀들 중 선택된 비트 라인(BL2)에 연결된 메모리 셀이 프로그램될 것이다.
도 9를 참조하면, 비선택된 워드 라인들(WL1~WL3, WL5, WL6) 각각에 패스 전압(Vpass)이 인가된다. 선택된 워드 라인(WL4)에 프로그램 전압(Vpgm)이 인가된다. 예시적으로, 패스 전압(Vpass)은 고전압일 것이다. 그리고, 프로그램 전압(Vpgm)은 패스 전압보다 높은 고전압일 것이다. 패스 전압(Vpass) 및 프로그램 전압(Vpgm)은 전압 발생기(130, 도 1 참조)에 의해 발생되고, 어드레스 디코더(120, 도 1 참조)를 통해 워드 라인들(WL1~WL6)에 인가될 것이다.
제 1 및 제 2 비트 라인들(BL1, BL2)에 각각 전원 전압(Vcc) 및 접지 전압(Vss)이 인가된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 각각 스트링 비선택 전압(Vusel) 및 스트링 선택 전압(Vsel)이 인가된다. 이때, 스트링 비선택 전압(Vusel) 및 스트링 선택 전압(Vsel)은 각각 접지 전압(Vss) 및 전원 전압(Vcc)과 같다고 가정한다. 접지 선택 라인(GSL)에는 접지 전압(Vss)이 인가된다.
먼저, 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압 산포를 가지는 경우가 설명된다.
접지 선택 트랜지스터들(GST)의 게이트들 각각에 전원 전압(Vss)이 수신되고, 접지 선택 트랜지스터들(GST)은 턴 오프 될 것이다. 셀 스트링들(CS11, CS12, CS21, CS22)은 공통 소스 라인(CSL)과 전기적으로 분리될 것이다.
제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들은 턴 오프될 것이다. 셀 스트링들(CS11, CS12)은 비트 라인들(BL1, BL2)과 전기적으로 분리될 것이다. 워드 라인들(WL1~WL6)을 통해 셀 스트링들(CS11, CS12)에 인가되는 전압들(Vpass, Vpgm)이 상승하면, 셀 스트링들(CS11, CS12)의 수직 바디들의 전압들도 함께 상승할 것이다. 셀 스트링들(CS11, CS12)의 메모리 셀들(예를 들면, WL4에 연결된 메모리 셀들)은 프로그램 금지될 것이다.
제 1 비트 라인(BL1)에, 프로그램 금지를 위한 전원 전압(Vcc)이 인가된다. 선택된 스트링 선택 라인인 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들 중, 제 1 비트 라인(BL1)에 연결된 스트링 선택 트랜지스터는 턴 오프될 것이다. 셀 스트링(CS21)은 제 1 비트 라인(BL1)과 전기적으로 분리될 것이다. 셀 스트링(CS21)의 메모리 셀들은 프로그램 금지될 것이다.
제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들 중 선택된 비트 라인(BL2)에 연결된 셀 스트링(CS22)의 스트링 선택 트랜지스터는 턴 온 될 것이다. 셀 스트링(CS22)은 제 2 비트 라인(BL2)과 전기적으로 연결될 것이다. 셀 스트링(CS22)은 제 2 비트 라인(BL2)을 통해 접지 전압(Vss)을 수신할 것이다. 패스 전압(Vpss)과 접지 전압(Vss)의 차이 및 프로그램 전압(Vpgm)과 접지 전압(Vss)의 차이로 인하여, 셀 스트링(CS22)의 수직 바디들에 채널이 형성될 것이다. 제 2 비트 라인(BL2)을 통해 수신되는 접지 전압(Vss)으로 인해, 형성된 채널은 접지 전압(Vss)을 유지할 것이다. 그리고, 제 4 워드 라인(WL4)의 프로그램 전압(Vpgm)과 형성된 채널의 접지 전압(Vss)의 차이로 인하여, 셀 스트링(CS22)의 제 4 메모리 셀이 프로그램될 것이다.
다음으로, 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압 산포를 벗어나는 경우가 설명된다.
스트링 선택 트랜지스터들(SST) 중 스트링 비선택 전압(Vusel)보다 낮은 문턱 전압을 갖는 트랜지스터가 존재한다고 가정한다. 예를 들면, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압이 스트링 비선택 전압(Vusel)보다 낮을 수 있다. 이때, 셀 스트링(CS12)의 스트링 선택 트랜지스터가 턴 온 되어, 셀 스트링(CS12)이 제 2 비트 라인(BL2)과 연결되는 문제점이 발생된다.
다른 예로서, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압이 스트링 비선택 전압(Vusel)보다 높더라도, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압과 스트링 비선택 전압(Vusel)과의 차이가 비교적 적을 수 있다. 이 경우, 셀 스트링(CS12)의 스트링 선택 트랜지스터가 턴 오프 되더라도, 셀 스트링(CS12)의 수직 바디의 전압이 상승할 때 셀 스트링(CS12)으로부터 스트링 선택 트랜지스터를 통해 흐르는 유출 전류가 발생될 수 있다(①). 마찬가지로, 셀 스트링(CS11)의 스트링 선택 트랜지스터를 통해 흐르는 유출 전류가 발생될 수 있다(③).
셀 스트링(CS21)의 스트링 선택 트랜지스터를 통해 흐르는 유출 전류도 발생될 수 있다(②). 스트링 선택 트랜지스터는, 예를 들면 수학식 1을 만족할 때 턴 오프 된다.
수학식 1을 참조하면, VDS는 스트링 선택 트랜지스터의 일단-타단 사이의 전압을 나타내고, VGS는 게이트-타단 전압을 나타내고, Vth는 문턱 전압을 나타낸다. 각 스트링 선택 트랜지스터의 일단은 제 1 비트 라인(BL1) 또는 제 2 비트 라인(BL2)에 연결될 것이다. 각 스트링 선택 트랜지스터의 타단은 각 셀 스트링의 제 6 메모리 셀(MC6)에 연결될 것이다.
스트링 선택 트랜지스터의 일단-타단 사이의 전압(VDS, 비트 라인의 전압에 대응함), 그리고 게이트-타단 전압(VGS, 스트링 선택 라인의 전압에 대응함)이 고정된다고 가정한다. 문턱 전압(Vth)이 감소하면, VGS-Vth의 값이 증가하여 VGS-Vth의 값이 VDS에 근접할 수 있다. 이때, 스트링 선택 트랜지스터의 일단과 타단 사이에 유출 전류가 발생될 수 있다.
예를 들면, 셀 스트링들(CS12, 21)의 스트링 선택 트랜지스터들은 해당 비트 라인과 해당 스트링 선택 라인을 통해 동일한 전압을 수신한다. 이때, 문턱 전압 레벨(Vth)이 감소하면 셀 스트링들(CS12, CS21)의 바디들로부터 스트링 선택 트랜지스터들을 통해 흐르는 유출 전류들이 발생될 수 있다(①, ②).
스트링 선택 트랜지스터들(SST) 중 스트링 선택 전압(Vusel)보다 높은 문턱 전압을 갖는 트랜지스터가 존재한다고 가정한다. 예를 들면, 셀 스트링(CS22)의 스트링 선택 트랜지스터의 문턱 전압은 스트링 선택 전압(Vusel)보다 높을 수 있다. 이때, 셀 스트링(CS22)의 스트링 선택 트랜지스터가 턴 오프 되어, 셀 스트링(CS22)이 제 2 비트 라인(BL2)으로부터 전기적으로 분리되는 문제점이 발생된다.
마찬가지로, 셀 스트링들(CS11, CS12, CS21, CS22)로부터 접지 선택 트랜지스터들(GST)을 통해 흐르는 유출 전류들이 발생될 수 있다. 예를 들면, 접지 선택 트랜지스터들(GST)의 문턱 전압들이 낮아지면, 접지 선택 트랜지스터들(GST)의 문턱 전압들과 접지 전압(Vss)과의 차이가 비교적 적을 수 있다. 이에 따라, 셀 스트링들(CS11, CS12, CS21)의 수직 바디들의 전압이 상승할 때 셀 스트링(CS11, CS12, CS21)으로부터 접지 선택 트랜지스터들을 통해 흐르는 유출 전류가 발생될 수 있다(④,⑤,⑥).
도 10은 도 1의 불휘발성 메모리(100)의 제어 방법을 보여주는 순서도이다. 도 11은 스트링 선택 트랜지스터들(SST)의 문턱 전압들을 감지하는 방법을 설명하기 위한 도면이다.
먼저, 도 1, 도 9 및 도 10을 참조하면, S110단계에서, 스트링 선택 트랜지스터들의 문턱 전압들이 감지된다. 제어 로직(150)은 적어도 한번의 읽기 동작을 수행함으로써 스트링 선택 트랜지스터들의 문턱 전압들을 감지할 것이다. 예를 들면, 메모리 셀 어레이(110)의 하나의 메모리 블록(BLK1) 내의 스트링 선택 트랜지스터들의 문턱 전압들이 감지될 것이다. 다른 예로서, 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 일부 메모리 블록들 내의 스트링 선택 트랜지스터들의 문턱 전압들이 감지될 것이다. 또 다른 예로서, 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 전체의 스트링 선택 트랜지스터들의 문턱 전압들이 감지될 것이다. 이 밖에도, 감지 동작의 단위는 다양한 변경이 가능할 것이다.
또한, 스트링 선택 트랜지스터들의 문턱 전압들이 감지되는 때는 한정되지 않을 것이다. 예를 들면, 스트링 선택 트랜지스터들의 문턱 전압들은 프로그램 동작이 수행될 때마다 감지될 수 있다. 다른 예로서, 스트링 선택 트랜지스터들의 문턱 전압들은 복수의 프로그램 동작들이 수행될 때마다 감지될 수 있다. 또 다른 예로서, 스트링 선택 트랜지스터들의 문턱 전압들은 특정한 시간마다 감지될 수 있다.
감지된 문턱 전압들에 대한 정보는 상태 레지스터(150)에 저장될 것이다.
도 11을 참조하면, 제 1 상태(10)는 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압 산포를 갖는 경우에 해당된다. 스트링 선택 트랜지스터들(SST)이 제 1 상태(10)를 갖는 경우, 프로그램 시에 비선택된 스트링 선택 라인들에는 스트링 비선택 전압(Vusel)이 인가되고, 선택된 스트링 선택 라인들에는 스트링 선택 전압(Vsel)이 인가될 것이다.
예시적으로, 복수의 읽기 전압들(Vrd1~Vrd6)을 각각 이용하여 스트링 선택 트랜지스터들(SST)을 읽음으로써 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 판별(또는, 추정)될 수 있다. 복수의 읽기 전압들(Vrd1~Vrd6)을 기준으로, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 감지될 것이다. 예를 들면, 복수의 읽기 전압들을 이용하여 가장 낮은 레벨의 문턱 전압과 가장 높은 레벨의 문턱 전압이 감지될 것이다.
다른 예로서, 하나의 읽기 전압(예를 들면, Vrd3)을 이용하여 스트링 선택 트랜지스터들(SST)을 읽음으로써 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 판별(또는, 추정)될 수 있다. 이때, 이용된 읽기 전압 레벨보다 낮은(또는, 높은) 레벨의 문턱 전압들을 갖는 스트링 선택 트랜지스터들의 개수가 판별될 것이다. 판별된 개수가 큰 것은 스트링 선택 트랜지스터들의 문턱 전압 산포가 감소(또는, 증가)하였음을 의미할 것이다.
또 다른 실시 예로서, 복수의 읽기 전압들을 이용하여 읽기 동작들을 수행하고, 각 읽기 전압의 레벨보다 낮은 레벨의 문턱 전압들을 갖는 스트링 선택 트랜지스터들의 개수가 판별될 수도 있다.
이러한 방법들을 통해, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 추정될 것이다. 도 11을 참조한 실시 예는 예시적인 것으로서, 이 밖에도 스트링 선택 트랜지스터들(SST)의 문턱 전압들을 감지하는 방법은 도 11을 참조한 설명에 한정되지 않을 것이다.
도 11을 참조한 설명에서는 스트링 선택 트랜지스터들(SST)의 문턱 전압들을 감지하는 방법이 설명되었으나, 접지 선택 트랜지스터들(GST)의 문턱 전압들도 스트링 선택 트랜지스터들(SST)과 마찬가지 방법으로 감지될 수 있음이 이해될 것이다.
다시 도 10을 참조하면, S120단계에서, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들이 조절될 것이다. 상태 레지스터(151)에 저장된 감지된 문턱 전압들에 대한 정보에 기반하여, 제어 로직(150)은 스트링 선택 트랜지스터들에 인가될 전압들이 조절되도록 전압 발생기(130)를 설정할 것이다.
예시적으로, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들을 조절할지 여부가 결정될 것이다. 예를 들면, 감지된 문턱 전압들의 산포가 요구되는 문턱 전압 산포(10, 도 11 참조)를 벗어날 때 스트링 선택 트랜지스터들에 인가될 전압들이 조절될 것이다. 그리고, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들이 조절될 것이다.
스트링 선택 트랜지스터들(SST, 도 9 참조) 각각에 인가될 전압은 스트링 선택 라인(도 9의 SSL 참조) 및 비트 라인(도 9의 BL 참조)을 통해 수신될 것이다. 각 스트링 선택 라인 및 각 비트 라인에 인가될 전압들이 조절됨으로써, 스트링 선택 트랜지스터들(SST)에 인가될 전압들이 조절될 것이다.
예를 들면, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 증가했다고 가정한다. 선택된 셀 스트링들의 스트링 선택 트랜지스터들이 안정적으로 턴 온 되도록, 스트링 선택 라인들 및 비트 라인들에 인가될 전압들이 조절될 것이다. 예를 들면, 선택된 스트링 선택 라인에 인가될 전압이 증가되고, 선택된 비트 라인에 인가될 전압들이 감소될 수 있다.
예를 들면, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 감소했다고 가정한다. 비선택된 셀 스트링들의 스트링 선택 트랜지스터들이 안정적으로 턴 오프 되도록, 스트링 선택 라인들 및 비트 라인들에 인가될 전압들이 조절될 것이다. 예를 들면, 비선택된 셀 스트링인 셀 스트링(CS12)의 스트링 선택 트랜지스터가 안정적으로 턴 오프 되도록, 선택된 비트 라인(BL2)에 인가될 전압이 증가될 것이다. 비선택된 셀 스트링인 셀 스트링(CS21)의 스트링 선택 트랜지스터가 안정적으로 턴 오프 되도록, 선택된 스트링 선택 라인(SSL2)에 인가될 전압이 감소될 것이다.
접지 선택 트랜지스터들(GST, 도 9 참조) 각각에 인가될 전압은 접지 선택 라인(GSL, 도 9 참조) 및 공통 소스 라인(CSL, 도 9 참조)을 통해 수신될 것이다. 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에 인가될 전압들을 조절함으로써, 접지 선택 트랜지스터들(GST)에 인가될 전압들이 조절될 것이다. 프로그램 시에, 접지 선택 트랜지스터들(GST)이 안정적으로 턴 오프 되도록, 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에 인가될 전압들이 조절될 것이다.
S130단계에서, 프로그램 동작이 수행될 것이다. 프로그램 동작 시에, 스트링 선택 트랜지스터들에 인가되는 전압들은 S120단계에서 조절된 전압들일 것이다.
본 발명의 실시 예에 따르면 스트링 선택 트랜지스터들의 문턱 전압 레벨들이 감지되고, 스트링 선택 트랜지스터들에 인가되는 전압들이 조절된다. 따라서, 향상된 신뢰성을 갖는 동작 방법이 제공될 것이다.
도 12는 도 11의 S120단계 및 S130단계를 상세히 보여주는 블록도이다. 도 9 및 도 12를 참조하면, S210단계 및 S220단계는 S120단계에 대응할 것이다. S230단계 및 S240단계는 S130단계에 대응할 것이다.
S210단계에서, 감지된 문턱 전압들이 제 1 및 제 2 비교 전압들 사이에 위치하는 요구되는 문턱 전압 산포를 벗어났는지 여부가 판별된다. 예시적으로, 제 1 비교 전압은 요구되는 문턱 전압 산포의 가장 낮은 전압에 대응할 것이다. 제 2 비교 전압은 요구되는 문턱 전압 산포의 가장 높은 전압에 대응할 것이다. 예를 들면, 제 1 및 제 2 비교 전압들은 각각 제 2 및 제 5 읽기 전압들(Vrd1, Vrd5, 도 11 참조)과 같은 레벨들을 가질 것이다. 감지된 문턱 전압들이 요구되는 문턱 전압 산포를 벗어난 경우, S220단계가 수행된다. 감지된 문턱 전압들이 요구되는 문턱 전압 산포를 벗어나지 않은 경우, 선택 트랜지스터들에 인가될 전압들은 조절되지 않을 것이다.
S220단계에서, 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮은지 여부가 판별된다. 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮은 경우, S230단계가 수행된다. 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮지 않은 경우(즉, 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높은 경우), S240단계가 수행된다.
S230단계에서, 스트링 선택 라인들의 전압들이 낮게 조절된다. 예시적으로, 선택된 스트링 선택 라인(SSL2)에 인가될 전압은 스트링 선택 전압(Vsel, 도 11 참조)보다 낮게 조절될 수 있다. 또한, 비선택된 스트링 선택 라인(SSL1)에 인가될 전압은 스트링 비선택 전압(Vusel, 도 11 참조)보다 낮게 조절될 수 있다. 예시적으로, 감지된 문턱 전압들이 낮을수록 스트링 선택 라인들의 전압들이 낮게 조절될 것이다.
그리고, 비트 라인들(BL1, BL2)에 인가될 전압들이 높게 조절될 것이다. 예시적으로, 선택된 비트 라인(BL2)에 인가될 전압은 접지 전압(Vss)보다 높게 조절될 수 있다. 또한, 비선택된 비트 라인(BL1)에 인가될 전압은 전원 전압(Vcc)보다 높게 조절될 수 있다. 예시적으로, 감지된 문턱 전압들이 낮을수록 비트 라인들(BL1, BL2)에 인가될 전압들은 높게 조절될 것이다.
S240단계에서, 스트링 선택 라인들의 전압들은 높게 조절된다. 예시적으로, 감지된 문턱 전압들이 높을수록 스트링 선택 라인들의 전압들은 높게 조절될 것이다. 예시적으로, 선택된 스트링 선택 라인(SSL2)에 인가될 전압은 스트링 선택 전압(Vsel)보다 높게 조절될 수 있다. 또한, 비트 라인들의 전압들은 낮게 조절될 수 있다. 예시적으로, 감지된 문턱 전압들이 낮을수록 비트 라인들의 전압들은 낮게 조절될 것이다.
도 13은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리(100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 전압 발생기(1130), 읽기 및 쓰기 회로(1140) 및 제어 로직(1150)을 포함한다. 불휘발성 메모리(1100)는 컨트롤러(1200)로부터 어드레스(ADDR) 및 제어 신호(CTRL)를 수신하고, 컨트롤러(1200)와 데이터(DATA)를 교환한다. 예시적으로, 어드레스(ADDR), 데이터(DATA), 및 제어 신호(CTRL)는 하나의 채널(CH)을 통해 통신될 것이다. 어드레스(ADDR)는 어드레스 디코더(1120)에 수신되고, 제어 신호(CTRL)는 제어 로직(1120)에 수신될 것이다. 데이터(DATA)는 프로그램 동작 시에 읽기 및 쓰기 회로(1140)에 수신되고, 읽기 동작 시에 읽기 및 쓰기 회로(1140)로부터 전송될 것이다.
메모리 셀 어레이(1110), 어드레스 디코더(1120), 전압 발생기(1130) 및 읽기 및 쓰기 회로(1140)는 각각 도 1의 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130) 및 읽기 및 쓰기 회로(140)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
제어 로직(1150)은 컨트롤러(1200)의 제어에 따라 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지된 문턱 전압들에 대한 정보를 컨트롤러(1200)에 전송할 것이다.
또한, 제어 로직(1150)은 컨트롤러(1200)의 제어에 따라 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다. 컨트롤러(1200)는 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들에 대한 정보를 전송할 것이다. 전송된 정보에 따라, 제어 로직(1150)은 프로그램 동작 시에 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다. 예를 들면, 제어 로직(1150)은 프로그램 시에 조절된 전압들을 발생하도록 전압 발생기(1130)를 설정할 것이다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리(1100)에 연결된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 상태 레지스터(1210)를 포함한다. 상태 레지스터(1210)는 메모리 셀 어레이(1110) 내의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장한다.
컨트롤러(1200)는 호스트로부터의 요청에 응답하여 불휘발성 메모리(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 제어 신호(CLTR)를 전송하여 불휘발성 메모리(1100)의 읽기, 프로그램 및 소거 동작을 제어하도록 구성된다. 읽기 동작 시에, 컨트롤러(1200)는 어드레스(ADDR)를 더 전송할 것이다. 프로그램 동작 시에, 컨트롤러(1200)는 어드레스(ADDR) 및 데이터(DATA)를 더 전송할 것이다. 소거 동작 시에, 컨트롤러(1200)는 어드레스(ADDR)를 더 전송할 것이다.
컨트롤러(1200)는 불휘발성 메모리(1100)의 배경(background) 동작을 제어하도록 구성된다. 예시적으로, 컨트롤러는 불휘발성 메모리(1100)가 선택 메모리 셀들의 문턱 전압들을 감지하고 감지된 문턱 전압들에 대한 정보를 전송하도록 불휘발성 메모리(1100)를 제어하기 위한 제어 신호(이하, 상태 읽기 제어 신호)를 전송할 수 있다. 불휘발성 메모리(1100)는 상태 읽기 제어 신호에 응답하여 선택 메모리 셀들의 문턱 전압들을 감지하고, 감지된 문턱 전압들에 대한 정보를 컨트롤러(1200)에 전송할 것이다. 컨트롤러(1200)는 불휘발성 메모리(1100)로부터의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 상태 레지스터(1210)에 저장할 것이다.
컨트롤러(1200)는 상태 레지스터(1210)에 저장된 문턱 전압들에 대한 정보에 따라 프로그램 동작 시에 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가되는 전압들을 조절할 수 있다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(RAM)은 상태 레지스터(1210)로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어할 것이다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 다른 예로서, 오류 정정 블록은 불휘발성 메모리(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 컨트롤러(1200)가 불휘발성 메모리(1100)를 제어하는 방법을 보여주는 순서도이다. 도 13 및 도 14를 참조하면, S310단계에서, 상태 읽기 동작이 수행될 것이다. 컨트롤러(1200)는 불휘발성 메모리(1100)에 상태 읽기 제어 신호를 전송할 것이다. 불휘발성 메모리(1100)는 상태 읽기 제어 신호에 응답하여 메모리 셀 어레이(1110)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 판별할 것이다. 그리고, 불휘발성 메모리(1100)는 판별된 문턱 전압들에 대한 정보를 컨트롤러(1200)에 전송할 것이다. 결과적으로, 컨트롤러(1200)는 상태 읽기 동작을 통하여 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 감지할 것이다.
예시적으로, 불휘발성 메모리(1100)은 컨트롤러(1200)로부터의 제 1 상태 읽기 제어 신호에 응답하여 스트링 선택 트랜지스터들의 문턱 전압들을 판별할 것이다. 그리고, 불휘발성 메모리(1100)은 컨트롤러(1200)로부터의 제 2 상태 읽기 제어 신호에 응답하여 접지 선택 트랜지스터들의 문턱 전압들을 판별할 것이다.
S320단계에서, 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절하도록 불휘발성 메모리(1100)가 제어될 것이다. 예를 들면, 컨트롤러(1200)는 전압 레벨 정보를 포함하는 제어 신호(CTRL)를 불휘발성 메모리(1100)에 전송할 것이다. 불휘발성 메모리(1100)는 컨트롤러(1200)로부터의 제어 신호(CTRL)에 응답하여 프로그램 시에 조절된 전압들을 발생하도록 전압 발생기(1130)를 설정할 것이다. 그러한 조절된 전압들은 프로그램 시에 어드레스 디코더(120)를 통해 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 것이다.
S330단계에서, 프로그램 동작이 수행될 것이다. 컨트롤러(1200)는 프로그램 동작을 가리키는 제어 신호(CTRL)를 불휘발성 메모리(1100)에 전송할 것이다. 그리고, 불휘발성 메모리(1100)는 프로그램 동작을 수행할 것이다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 조절된 전압들이 인가될 것이다. 예시적으로, 스트링 선택 라인들(SSL1 및 SSL2, 도 9 참조), 비트 라인들(BL1 및 BL2, 도 9 참조), 접지 선택 라인(GSL, 도 9 참조)에 조절된 전압들이 인가될 것이다. 그리고, 선택된 워드 라인들에 패스 전압(Vpass, 도 9 참조)이 인가될 것이다. 비선택된 워드 라인들에 프로그램 전압(Vpgm, 도 9 참조)이 인가될 것이다.
도 15은 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리(2100) 및 컨트롤러(2200)를 포함한다.
불휘발성 메모리(2100)는 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)을 포함한다. 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0) 각각은 도 13을 참조하여 설명된 불휘발성 메모리(1100)와 마찬가지로 구성된다. 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)은 하나의 메모리 카드로 집적될 수 있다.
컨트롤러(2200)는 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)의 제반 동작을 제어한다. 컨트롤러(2200)는 제 1 내지 제 k 칩 선택 신호들(CS1~CSk)을 발생한다. 제 1 내지 제 k 칩 선택 신호들(CS1~CSk)은 각각 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)을 선택하는 신호이다. 각 칩 선택 신호가 활성화되면, 대응하는 불휘발성 메모리 칩이 선택된다.
컨트롤러(2200)는 제 1 내지 제 k 채널들(CH1~CHk)을 통해 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)에 각각 연결된다. 컨트롤러(2200)는 각 채널을 통해 각 불휘발성 메모리 칩과 제어 신호(CTRL, 도 13 참조), 어드레스(ADDR, 도 13 참조) 및 데이터(DATA, 도 13 참조)를 교환한다.
컨트롤러(2200)는 제 1 내지 제 k 상태 레지스터들(2210~22k0)을 포함한다. 제 1 내지 제 k 상태 레지스터들(2210~22k0)은 각각 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)에 대응한다. 제 1 내지 제 k 상태 레지스터들(2210~22k0)은 각각 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장하는 데에 사용된다.
도 15에서, 제 1 내지 제 k 상태 레지스터들(2210~22k0)은 하나의 메모리(예를 들면, RAM)로 구현될 수 있다. 즉, 하나의 메모리가 k 개의 영역들로 구분되어 사용될 수 있다.
컨트롤러(2200)는 각 불휘발성 메모리 칩의 상태 읽기 동작을 제어하고, 각 불휘발성 메모리 칩의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다. 예를 들면, 제 1 칩 선택 신호(CS1)에 의해 제 1 불휘발성 메모리 칩(2110)이 활성화된다. 프로그램 동작 전에, 컨트롤러(2200)는 제 1 불휘발성 메모리 칩(2110)에 상태 읽기 제어 신호를 전송할 것이다. 그러면, 컨트롤러(2200)는 제 1 불휘발성 메모리 칩(2110)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신할 것이다. 수신된 정보는 제 1 상태 레지스터(2210)에 저장될 것이다. 컨트롤러(2200)는 제 1 상태 레지스터(2210)에 저장된 문턱 전압들에 대한 정보에 따라, 프로그램 시에 제 1 불휘발성 메모리 칩(2110)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 결정할 것이다. 그리고, 컨트롤러(2200)는 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절하도록 제 1 불휘발성 메모리 칩(2110)을 제어할 것이다. 제 1 불휘발성 메모리 칩(2110)과 마찬가지로, 컨트롤러(2200)는 제 2 내지 제 k 불휘발성 메모리 칩들(2120~21k0) 각각의 상태 읽기 동작들을 제어하고, 제 2 내지 제 k 불휘발성 메모리 칩들(2120~21k0) 각각의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다.
도 16은 도 15의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(3000)은 불휘발성 메모리(3100) 및 컨트롤러(3200)를 포함한다. 불휘발성 메모리(3100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 하나의 그룹의 불휘발성 메모리 칩들은 칩 선택 신호(도 15 참조)에 의해 선택되고, 선택된 불휘발성 메모리 칩은 공통 채널을 통해 컨트롤러(3200)와 통신할 것이다. 도 16에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 15를 참조하여 설명된 불휘발성 메모리 칩과 마찬가지로 동작할 것이다.
컨트롤러(3200)는 제 1 내지 제 k 상태 레지스터들(3210~320k0)을 포함한다. 제 1 내지 제 k 상태 레지스터들(3210~320k0) 각각은 하나의 그룹(또는 하나의 채널)에 대응할 것이다. 제 1 내지 제 k 상태 레지스터들(3210~320k0) 각각은 하나의 그룹의 불휘발성 메모리 칩들 내의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장할 것이다. 예를 들면, 제 1 상태 레지스터(3210)는 하나의 그룹의 불휘발성 메모리 칩들 각각의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장할 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 17에서, 불휘발성 메모리(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100)에 의해 수행될 것이다. 제 1 내지 제 k 상태 레지스터들(3210~320k0)의 기능은 램(4200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(300)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(300)은 도 13 또는 도 15을 참조하여 설명된 메모리 시스템(1000 또는 2000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 13, 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면 스트링 선택 트랜지스터들의 문턱 전압들이 감지되고, 스트링 선택 트랜지스터들에 인가되는 전압들이 조절된다. 셀 스트링들로부터 스트링 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다.
본 발명의 실시 예에 따르면, 접지 선택 트랜지스터들의 문턱 전압들이 감지되고, 접지 선택 트랜지스터들에 인가되는 전압들이 조절된다. 셀 스트링들로부터 접지 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다.
따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 및 그것의 동작 방법이 제공될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판 위에 적층되는 접지 선택 트랜지스터(도 6의 GST 참조), 복수의 메모리 셀들(도 6의 MC 참조) 및 스트링 선택 트랜지스터(도 6의 SST 참조)를 포함한다. 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(도 6의 SSL 참조), 워드 라인들(도 6의 WL 참조), 및 접지 선택 라인들(도 6의 GSL 참조)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 전압 발생기(130)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 전압 발생기(130)에서 발생되는 전압들, 불휘발성 메모리(100)에 제공되는 전원 전압 및 접지 전압을 이용하여, 스트링 선택 라인들, 워드 라인들, 및 접지 라인들을 드라이빙할 것이다.
어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩 하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 기반하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택한다. 예시적으로, 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 접지 선택 라인들의 전압을 제어할 수 있다.
어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 스트링 선택 라인들에 전압들을 인가함으로써 어드레스(ADDR)에 대응하는 복수의 셀 스트링들을 선택할 것이다.
어드레스 디코더(120)는 디코딩된 행 어드레스에 대응하는 워드 라인을 선택할 것이다. 예를 들면, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공되는 전압들을 워드 라인들에 인가함으로써 어드레스(ADDR)에 대응하는 워드 라인을 선택할 것이다.
예시적으로, 어드레스 디코더(120)가 더미 워드 라인들을 통해 메모리 셀 어레이(110)에 추가적으로 연결될 때, 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 더미 워드 라인들에 인가되는 전압들을 제어할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(140)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
전압 발생기(130)는 어드레스 디코더(120)에 연결된다. 전압 발생기(130)는 고전압들을 생성하도록 구성될 것이다. 예시적으로, 전압 발생기(130)에 의해 생성된 전압들은 어드레스 디코더(120)를 통해 메모리 셀 어레이(110)에 연결된 복수의 라인들에 전달될 것이다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신한다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택할 것이다.
예시적으로, 프로그램 동작 시에, 읽기 및 쓰기 회로(140)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 프로그램할 것이다. 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 전달할 것이다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
예시적으로, 도 1에 도시되지는 않으나, 불휘발성 메모리(100)는 버퍼 회로와 같은 구성 요소를 더 포함할 수 있다. 이 경우, 버퍼 회로는 프로그램 동작 시에 외부로부터 프로그램될 데이터를 수신하고, 읽기 동작 시에 읽어진 데이터를 외부로 전달할 것이다. 읽기 및 쓰기 회로(140)는 프로그램 동작 시에 버퍼 회로로부터 데이터를 수신하고, 읽기 동작 시에 메모리 셀 어레이(110)로부터 읽어진 데이터를 버퍼 회로에 전달할 것이다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작(예를 들면, 읽기 동작 및 프로그램 동작)을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 상태 레지스터(151)를 포함한다. 상태 레지스터(150)는 메모리 셀 어레이(110) 내의 스트링 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장한다. 또한, 상태 레지스터(150)는 메모리 셀 어레이(110) 내의 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장할 것이다.
예를 들면, 제어 로직(150)은 복수의 읽기 동작들을 통해 스트링 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지 결과를 상태 레지스터(150)에 저장할 것이다. 또한, 제어 로직(150)은 복수의 읽기 동작들을 통해 접지 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지 결과를 상태 레지스터(150)에 저장할 것이다. 이는 도 11을 참조하여 더 상세히 설명된다.
제어 로직(150)은 프로그램 동작 전에, 상태 레지스터(150)에 저장된 정보에 따라 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압 레벨들을 조절한다. 제어 로직(150)은 프로그램 동작 전에, 상태 레지스터(150)에 저장된 정보에 따라 전압 발생기(130)에서 발생되는 전압들이 조절되도록 전압 발생기(130)를 제어할 것이다.
본 발명의 실시 예에 따르면 스트링 선택 트랜지스터들의 문턱 전압들이 감지되고, 스트링 선택 트랜지스터들에 인가되는 전압들이 조절된다. 이에 따라, 셀 스트링들로부터 스트링 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다. 또한, 접지 선택 트랜지스터들의 문턱 전압들이 감지되고, 접지 선택 트랜지스터들에 인가되는 전압들이 조절된다. 이에 따라, 셀 스트링들로부터 접지 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리(100)가 제공될 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 갖는다. 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들을 포함한다. 제 1 및 제 3 방향들을 따라 배치된 복수의 셀 스트링들이 제공될 것이다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 것이다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 블록 어드레스에 대응하는 메모리 블록을 선택하도록 구성된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 Ⅲ-Ⅲ'선에 따른 사시단면도를 예시적으로 보여준다. 도 4는 Ⅲ-Ⅲ'선에 따른 단면도를 예시적으로 보여준다.
먼저, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 3 및 도 4에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정한 거리만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(pillar, PL11, PL12, PL21, PL22)이 제공된다.
예시적으로, 먼저 복수의 절연 물질들(112, 112a)을 관통하는 복수의 홀들이 형성될 것이다. 그리고, 복수의 홀들에 채널막들(114)이 제공될 것이다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
예시적으로, 내부 물질들(115)이 제공되기 전에 스트링 선택 트랜지스터들(SST, 도 6 참조)의 문턱 전압을 조절하기 위해 채널막들(114) 중 제 1 도전 물질들(CM8)과 인접한 영역이 도핑(또는, 임플란트)될 수 있다. 이때, 공정 오차가 발생될 수 있다. 예를 들면, 각 필라의 채널막 사이의 폭은 비교적 좁은 것에 기인하여, 도핑 방향은 채널막에 수직하는 방향이 아닌, 기판(111)과 교차하는 방향(예를 들면, 제 2 방향과 반대 방향)일 수 있다. 이에 따라 도핑되는 범위인 projection range의 위치가 가변되거나, 도핑 농도가 가변될 수 있다. 이러한 공정 오차로 인하여, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 넓어질 수 있다.
채널막들(114)이 제공된 후에, 내부 물질들(115)이 제공될 것이다. 내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각의 폭들은 기판에 인접할수록 감소할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116) 사이에 도전 물질들(CM1~CM8)이 제공된다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLK1)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다. 즉, 행 방향은 제 1 방향을 의미한다. 비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다. 즉, 열 방향은 제 3 방향을 의미한다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판 상에 적층된 복수의 셀 트랜지스터들을 포함한다.
도 5는 도 4의 셀 트랜지스터들 중 하나(CT)를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들 중 제 7 높이를 갖는 셀 트랜지스터(CT)가 도시되어 있다.
도 4 및 도 5를 참조하면, 셀 트랜지스터(CT)는 도 5에 도시된 제 7 도전 물질(CM7), 제 7 도전 물질(CM7)에 인접한 필라(PL11)의 일부분, 그리고 제 7 도전 물질(CM7)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide) 또는 ONA (oxide-nitride-aluminium) 를 구성할 수 있다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들로 동작한다. 예시적으로, 셀 트랜지스터들은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들 중 상부에 제공되는 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 사용될 수 있다. 셀 트랜지스터들 중 하부에 제공되는 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되고 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 또는 워드 라인(WL)으로 사용될 수 있다.
도 6은 메모리 블록(BLK1)의 등가 회로를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 각각 필라들(PL11, PL21, PL12, PL22)에 대응한다.
제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다. 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다.
제 2 높이의 셀 트랜지스터들은 제 1 메모리 셀들(MC1)로 동작한다. 제 3 높이의 셀 트랜지스터들은 제 2 메모리 셀들(MC2)로 동작한다. 제 4 높이의 셀 트랜지스터들은 제 3 메모리 셀들(MC3)로 동작한다. 제 5 높이의 셀 트랜지스터들은 제 5 메모리 셀들(MC5)로 동작한다. 제 6 높이의 셀 트랜지스터들은 제 6 메모리 셀들(MC6)로 동작한다.
동일한 행의 셀 스트링들은 하나의 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 도전 물질들(CM8)에 대응한다. 즉, 필라들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
예시적으로, 제 1 도전 물질들(CM1)은 공통으로 연결되어 접지 선택 라인(GSL)을 형성한다. 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다. 셀 스트링들의 스트링 선택 트랜지스터들(SST)이 턴 온 또는 턴 오프 됨으로써 선택된 행의 셀 스트링들이 비트 라인들(BL1, BL2)에 전기적으로 연결되고, 비선택된 행의 셀 스트링들이 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 것이다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 즉, 동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들은 한 번에 프로그램된다. 또한, 동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들의 데이터는 한 번에 읽혀진다. 프로그램 및 읽기 동작 시에, 외부로부터 수신되는 어드레스(ADDR)는 특정한 페이지에 대응될 것이다.
소거 동작은 메모리 블록 단위로 수행된다. 하나의 메모리 블록에 포함되는 메모리 셀들의 데이터는 한번에 소거될 것이다. 소거 동작 시에, 외부로부터 전송되는 어드레스(ADDR)는 하나의 메모리 블록에 대응될 것이다.
도 3 내지 도 6에서, 메모리 블록(BLK1)은 제 1 내지 제 8 높이를 가지며, 2행 2열의 셀 스트링들을 포함하는 것으로 설명되었다. 그러나, 메모리 블록(BLK1)의 높이와 열 방향으로 배치되는 셀 스트링들의 수는 비례할 수 있다. 예시적으로, 메모리 블록(BLK1)이 제 1 내지 제 8 높이들을 가질 때, 메모리 블록(BLK1)은 제 1 내지 제 8 열들에 걸쳐 배치되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLK1)에 8 개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다. 메모리 블록(BLK1)이 제 1 내지 제 16 높이들을 가질때, 메모리 블록(BLK1)은 제 1 내지 제 16 열들에 걸쳐 배치되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLK1)에 16개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
도 3 내지 도 6에서, 메모리 블록(BLK1)은 2개의 열들의 셀 스트링들을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위해 예를 들어 도시되었음이 이해될 것이다. 즉, 메모리 블록(BLK1)은 3개 이상의 열들의 셀 스트링들을 포함하고, 3개 이상의 비트 라인들에 연결될 것이다.
도 7은 공정 상의 오차로 인해 스트링 선택 트랜지스터들(SST)이 가지는 문턱 전압 산포를 보여주는 도면이다. 도 7에서, 스트링 선택 전압(Vsel)은 선택된 스트링 선택 라인에 제공되는 전압이다. 스트링 비선택 전압(Vsel)은 비선택된 스트링 선택 라인에 제공되는 전압이다.
먼저, 스트링 선택 트랜지스터들(SST)이 제 1 상태(10)의 문턱 전압 산포를 갖는다고 가정한다. 제 1 상태(10)는 스트링 선택 트랜지스터들(SST)의 요구되는 문턱 전압 산포이다. 도 6 및 도 7을 참조하면, 스트링 선택 트랜지스터들(SST)의 문턱 전압들은 스트링 선택 전압(Vsel)보다 낮다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 선택 전압(Vsel)이 인가되면 스트링 선택 트랜지스터들(SST)은 턴 온 될 것이다. 따라서, 셀 스트링들(CS11, CS12, CS21, CS22)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 것이다.
스트링 선택 트랜지스터들(SST)의 문턱 전압들은 스트링 비선택 전압(Vusel)보다 높다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 비선택 전압(Vsel)이 인가될 때 스트링 선택 트랜지스터들(SST)은 턴 오프될 것이다. 따라서, 셀 스트링들(CS11, CS12, CS21, CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 것이다.
한편, 스트링 선택 트랜지스터로 동작하는 셀 트랜지스터(도 5의 CT 참조)의 형태, 수직 방향의 바디를 제공하는 필라(도 3 및 도 4의 PL 참조)의 형태, 스트링 선택 트랜지스터의 위치 등 다양한 원인으로, 공정 상의 오차가 발생될 수 있다. 예를 들면, 도 3을 참조하여 설명된 공정상의 오차로 인하여, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포는 제 2 상태(20)일 수 있다. 다른 예로서, 기판 위에 적층된 메모리 셀들을 포함하는 불휘발성 메모리는 2차원의 메모리 셀들을 포함하는 불휘발성 메모리보다 많은 메모리 셀들을 포함할 수 있다. 그 결과, 공정 상의 오차가 증가할 수 있고, 그러므로 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포는 제 2 상태(20)일 수 있다.
스트링 선택 트랜지스터들(SST)이 제 2 상태(20)의 문턱 전압 산포를 갖는다고 가정한다. 이때, 스트링 선택 전압(Vsel)보다 높은 레벨의 문턱 전압을 갖는 스트링 선택 트랜지스터가 존재한다. 따라서, 스트링 선택 라인들(SSL1, SSL2)에 스트링 선택 전압(Vsel)이 인가될 때, 턴 오프 되는 스트링 선택 트랜지스터가 존재할 것이다. 즉, 스트링 선택 라인들(SSL1, SSL2)이 모두 선택되었음에도 비트 라인들(BL1, BL2)로부터 전기적으로 분리되는 셀 스트링이 존재할 것이다.
스트링 비선택 전압(Vusel)보다 낮은 레벨의 문턱 전압을 갖는 스트링 선택 트랜지스터가 존재한다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 비선택 전압(Vusel)이 인가될 때, 턴 온 되는 스트링 선택 트랜지스터가 존재할 것이다. 따라서, 스트링 선택 라인들(SSL1, SL2)이 모두 비선택되었음에도 비트 라인들(BL1, BL2)로부터 전기적으로 연결되는 셀 스트링이 존재할 것이다.
도 8은 온도 변화로 인해 스트링 선택 트랜지스터들(SST)이 가지는 문턱 전압 산포들을 보여주는 도면이다. 도 8에서, 스트링 선택 전압(Vsel)은 선택된 스트링 선택 라인에 제공되는 전압이다. 스트링 비선택 전압(Vsel)은 비선택된 스트링 선택 라인에 제공되는 전압이다.
기판 위에 적층된 메모리 셀들을 포함하는 불휘발성 메모리(100, 도 1 참조)는 2차원의 메모리 셀들을 포함하는 불휘발성 메모리보다 많은 전류를 소모할 수 있다. 따라서, 전류 소모에 따른 불휘발성 메모리의 온도 변화량은 2차원의 메모리 셀들을 포함하는 불휘발성 메모리보다 클 수 있다. 그리고, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포는 불휘발성 메모리(100, 도 1 참조)의 온도 변화로 인해 변동될 수 있다.
온도 변화에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 1 상태(10)에서 제 3 상태(30)로 변동되었다고 가정한다. 예를 들면, 불휘발성 메모리(100)의 온도가 상승함에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 3 상태(30)로 변동될 수 있다. 이때, 스트링 비선택 전압(Vusel)보다 낮은 레벨의 문턱 전압을 갖는 스트링 선택 트랜지스터가 존재할 것이다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 비선택 전압(Vusel)이 인가될 때, 턴 온 되는 스트링 선택 트랜지스터가 존재할 것이다. 즉, 스트링 선택 라인들(SSL1, SL2)이 모두 비선택되었음에도 비트 라인들(BL1, BL2)로부터 전기적으로 연결되는 셀 스트링이 존재할 것이다.
온도 변화에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 1 상태(10)에서 제 4 상태(40)로 변동되었다고 가정한다. 예를 들면, 불휘발성 메모리(100)의 온도가 감소함에 따라, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 제 4 상태(40)로 변동될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 스트링 선택 전압(Vsel)이 인가되더라도, 비트 라인들(BL1, BL2)로부터 전기적으로 분리되는 셀 스트링이 존재할 것이다.
스트링 선택 트랜지스터들(SST)과 마찬가지로, 접지 선택 트랜지스터들(GST)도 요구되는 문턱 전압 산포를 갖지 않을 수 있다. 예를 들면, 공정 상의 오차 및 불휘발성 메모리의 온도 변화 등으로 인해, 접지 선택 트랜지스터들(GST)의 문턱 전압 산포도 요구되는 문턱 전압 산포를 갖지 않을 수 있다.
도 9는 프로그램 시에 제 1 메모리 블록(BLK1)에 인가되는 전압들을 예시적으로 보여준다. 도 9를 참조한 설명에서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 비선택된 스트링 선택 라인 및 선택된 스트링 선택 라인이라고 가정한다. 제 4 워드 라인(WL4)은 선택된 워드 라인이라고 가정한다. 제 2 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(CS21, CS22)의 메모리 셀들 중 제 4 워드 라인(WL4)과 연결된 메모리 셀들이 선택될 것이다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 각각 비선택된 비트 라인 및 선택된 비트 라인이라고 가정한다. 선택된 메모리 셀들 중 선택된 비트 라인(BL2)에 연결된 메모리 셀이 프로그램될 것이다.
도 9를 참조하면, 비선택된 워드 라인들(WL1~WL3, WL5, WL6) 각각에 패스 전압(Vpass)이 인가된다. 선택된 워드 라인(WL4)에 프로그램 전압(Vpgm)이 인가된다. 예시적으로, 패스 전압(Vpass)은 고전압일 것이다. 그리고, 프로그램 전압(Vpgm)은 패스 전압보다 높은 고전압일 것이다. 패스 전압(Vpass) 및 프로그램 전압(Vpgm)은 전압 발생기(130, 도 1 참조)에 의해 발생되고, 어드레스 디코더(120, 도 1 참조)를 통해 워드 라인들(WL1~WL6)에 인가될 것이다.
제 1 및 제 2 비트 라인들(BL1, BL2)에 각각 전원 전압(Vcc) 및 접지 전압(Vss)이 인가된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 각각 스트링 비선택 전압(Vusel) 및 스트링 선택 전압(Vsel)이 인가된다. 이때, 스트링 비선택 전압(Vusel) 및 스트링 선택 전압(Vsel)은 각각 접지 전압(Vss) 및 전원 전압(Vcc)과 같다고 가정한다. 접지 선택 라인(GSL)에는 접지 전압(Vss)이 인가된다.
먼저, 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압 산포를 가지는 경우가 설명된다.
접지 선택 트랜지스터들(GST)의 게이트들 각각에 전원 전압(Vss)이 수신되고, 접지 선택 트랜지스터들(GST)은 턴 오프 될 것이다. 셀 스트링들(CS11, CS12, CS21, CS22)은 공통 소스 라인(CSL)과 전기적으로 분리될 것이다.
제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들은 턴 오프될 것이다. 셀 스트링들(CS11, CS12)은 비트 라인들(BL1, BL2)과 전기적으로 분리될 것이다. 워드 라인들(WL1~WL6)을 통해 셀 스트링들(CS11, CS12)에 인가되는 전압들(Vpass, Vpgm)이 상승하면, 셀 스트링들(CS11, CS12)의 수직 바디들의 전압들도 함께 상승할 것이다. 셀 스트링들(CS11, CS12)의 메모리 셀들(예를 들면, WL4에 연결된 메모리 셀들)은 프로그램 금지될 것이다.
제 1 비트 라인(BL1)에, 프로그램 금지를 위한 전원 전압(Vcc)이 인가된다. 선택된 스트링 선택 라인인 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들 중, 제 1 비트 라인(BL1)에 연결된 스트링 선택 트랜지스터는 턴 오프될 것이다. 셀 스트링(CS21)은 제 1 비트 라인(BL1)과 전기적으로 분리될 것이다. 셀 스트링(CS21)의 메모리 셀들은 프로그램 금지될 것이다.
제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들 중 선택된 비트 라인(BL2)에 연결된 셀 스트링(CS22)의 스트링 선택 트랜지스터는 턴 온 될 것이다. 셀 스트링(CS22)은 제 2 비트 라인(BL2)과 전기적으로 연결될 것이다. 셀 스트링(CS22)은 제 2 비트 라인(BL2)을 통해 접지 전압(Vss)을 수신할 것이다. 패스 전압(Vpss)과 접지 전압(Vss)의 차이 및 프로그램 전압(Vpgm)과 접지 전압(Vss)의 차이로 인하여, 셀 스트링(CS22)의 수직 바디들에 채널이 형성될 것이다. 제 2 비트 라인(BL2)을 통해 수신되는 접지 전압(Vss)으로 인해, 형성된 채널은 접지 전압(Vss)을 유지할 것이다. 그리고, 제 4 워드 라인(WL4)의 프로그램 전압(Vpgm)과 형성된 채널의 접지 전압(Vss)의 차이로 인하여, 셀 스트링(CS22)의 제 4 메모리 셀이 프로그램될 것이다.
다음으로, 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압 산포를 벗어나는 경우가 설명된다.
스트링 선택 트랜지스터들(SST) 중 스트링 비선택 전압(Vusel)보다 낮은 문턱 전압을 갖는 트랜지스터가 존재한다고 가정한다. 예를 들면, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압이 스트링 비선택 전압(Vusel)보다 낮을 수 있다. 이때, 셀 스트링(CS12)의 스트링 선택 트랜지스터가 턴 온 되어, 셀 스트링(CS12)이 제 2 비트 라인(BL2)과 연결되는 문제점이 발생된다.
다른 예로서, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압이 스트링 비선택 전압(Vusel)보다 높더라도, 셀 스트링(CS12)의 스트링 선택 트랜지스터의 문턱 전압과 스트링 비선택 전압(Vusel)과의 차이가 비교적 적을 수 있다. 이 경우, 셀 스트링(CS12)의 스트링 선택 트랜지스터가 턴 오프 되더라도, 셀 스트링(CS12)의 수직 바디의 전압이 상승할 때 셀 스트링(CS12)으로부터 스트링 선택 트랜지스터를 통해 흐르는 유출 전류가 발생될 수 있다(①). 마찬가지로, 셀 스트링(CS11)의 스트링 선택 트랜지스터를 통해 흐르는 유출 전류가 발생될 수 있다(③).
셀 스트링(CS21)의 스트링 선택 트랜지스터를 통해 흐르는 유출 전류도 발생될 수 있다(②). 스트링 선택 트랜지스터는, 예를 들면 수학식 1을 만족할 때 턴 오프 된다.
수학식 1을 참조하면, VDS는 스트링 선택 트랜지스터의 일단-타단 사이의 전압을 나타내고, VGS는 게이트-타단 전압을 나타내고, Vth는 문턱 전압을 나타낸다. 각 스트링 선택 트랜지스터의 일단은 제 1 비트 라인(BL1) 또는 제 2 비트 라인(BL2)에 연결될 것이다. 각 스트링 선택 트랜지스터의 타단은 각 셀 스트링의 제 6 메모리 셀(MC6)에 연결될 것이다.
스트링 선택 트랜지스터의 일단-타단 사이의 전압(VDS, 비트 라인의 전압에 대응함), 그리고 게이트-타단 전압(VGS, 스트링 선택 라인의 전압에 대응함)이 고정된다고 가정한다. 문턱 전압(Vth)이 감소하면, VGS-Vth의 값이 증가하여 VGS-Vth의 값이 VDS에 근접할 수 있다. 이때, 스트링 선택 트랜지스터의 일단과 타단 사이에 유출 전류가 발생될 수 있다.
예를 들면, 셀 스트링들(CS12, 21)의 스트링 선택 트랜지스터들은 해당 비트 라인과 해당 스트링 선택 라인을 통해 동일한 전압을 수신한다. 이때, 문턱 전압 레벨(Vth)이 감소하면 셀 스트링들(CS12, CS21)의 바디들로부터 스트링 선택 트랜지스터들을 통해 흐르는 유출 전류들이 발생될 수 있다(①, ②).
스트링 선택 트랜지스터들(SST) 중 스트링 선택 전압(Vusel)보다 높은 문턱 전압을 갖는 트랜지스터가 존재한다고 가정한다. 예를 들면, 셀 스트링(CS22)의 스트링 선택 트랜지스터의 문턱 전압은 스트링 선택 전압(Vusel)보다 높을 수 있다. 이때, 셀 스트링(CS22)의 스트링 선택 트랜지스터가 턴 오프 되어, 셀 스트링(CS22)이 제 2 비트 라인(BL2)으로부터 전기적으로 분리되는 문제점이 발생된다.
마찬가지로, 셀 스트링들(CS11, CS12, CS21, CS22)로부터 접지 선택 트랜지스터들(GST)을 통해 흐르는 유출 전류들이 발생될 수 있다. 예를 들면, 접지 선택 트랜지스터들(GST)의 문턱 전압들이 낮아지면, 접지 선택 트랜지스터들(GST)의 문턱 전압들과 접지 전압(Vss)과의 차이가 비교적 적을 수 있다. 이에 따라, 셀 스트링들(CS11, CS12, CS21)의 수직 바디들의 전압이 상승할 때 셀 스트링(CS11, CS12, CS21)으로부터 접지 선택 트랜지스터들을 통해 흐르는 유출 전류가 발생될 수 있다(④,⑤,⑥).
도 10은 도 1의 불휘발성 메모리(100)의 제어 방법을 보여주는 순서도이다. 도 11은 스트링 선택 트랜지스터들(SST)의 문턱 전압들을 감지하는 방법을 설명하기 위한 도면이다.
먼저, 도 1, 도 9 및 도 10을 참조하면, S110단계에서, 스트링 선택 트랜지스터들의 문턱 전압들이 감지된다. 제어 로직(150)은 적어도 한번의 읽기 동작을 수행함으로써 스트링 선택 트랜지스터들의 문턱 전압들을 감지할 것이다. 예를 들면, 메모리 셀 어레이(110)의 하나의 메모리 블록(BLK1) 내의 스트링 선택 트랜지스터들의 문턱 전압들이 감지될 것이다. 다른 예로서, 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 중 일부 메모리 블록들 내의 스트링 선택 트랜지스터들의 문턱 전압들이 감지될 것이다. 또 다른 예로서, 메모리 셀 어레이(110)의 메모리 블록들(BLK1~BLKz) 전체의 스트링 선택 트랜지스터들의 문턱 전압들이 감지될 것이다. 이 밖에도, 감지 동작의 단위는 다양한 변경이 가능할 것이다.
또한, 스트링 선택 트랜지스터들의 문턱 전압들이 감지되는 때는 한정되지 않을 것이다. 예를 들면, 스트링 선택 트랜지스터들의 문턱 전압들은 프로그램 동작이 수행될 때마다 감지될 수 있다. 다른 예로서, 스트링 선택 트랜지스터들의 문턱 전압들은 복수의 프로그램 동작들이 수행될 때마다 감지될 수 있다. 또 다른 예로서, 스트링 선택 트랜지스터들의 문턱 전압들은 특정한 시간마다 감지될 수 있다.
감지된 문턱 전압들에 대한 정보는 상태 레지스터(150)에 저장될 것이다.
도 11을 참조하면, 제 1 상태(10)는 스트링 선택 트랜지스터들(SST)이 요구되는 문턱 전압 산포를 갖는 경우에 해당된다. 스트링 선택 트랜지스터들(SST)이 제 1 상태(10)를 갖는 경우, 프로그램 시에 비선택된 스트링 선택 라인들에는 스트링 비선택 전압(Vusel)이 인가되고, 선택된 스트링 선택 라인들에는 스트링 선택 전압(Vsel)이 인가될 것이다.
예시적으로, 복수의 읽기 전압들(Vrd1~Vrd6)을 각각 이용하여 스트링 선택 트랜지스터들(SST)을 읽음으로써 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 판별(또는, 추정)될 수 있다. 복수의 읽기 전압들(Vrd1~Vrd6)을 기준으로, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 감지될 것이다. 예를 들면, 복수의 읽기 전압들을 이용하여 가장 낮은 레벨의 문턱 전압과 가장 높은 레벨의 문턱 전압이 감지될 것이다.
다른 예로서, 하나의 읽기 전압(예를 들면, Vrd3)을 이용하여 스트링 선택 트랜지스터들(SST)을 읽음으로써 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 판별(또는, 추정)될 수 있다. 이때, 이용된 읽기 전압 레벨보다 낮은(또는, 높은) 레벨의 문턱 전압들을 갖는 스트링 선택 트랜지스터들의 개수가 판별될 것이다. 판별된 개수가 큰 것은 스트링 선택 트랜지스터들의 문턱 전압 산포가 감소(또는, 증가)하였음을 의미할 것이다.
또 다른 실시 예로서, 복수의 읽기 전압들을 이용하여 읽기 동작들을 수행하고, 각 읽기 전압의 레벨보다 낮은 레벨의 문턱 전압들을 갖는 스트링 선택 트랜지스터들의 개수가 판별될 수도 있다.
이러한 방법들을 통해, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 추정될 것이다. 도 11을 참조한 실시 예는 예시적인 것으로서, 이 밖에도 스트링 선택 트랜지스터들(SST)의 문턱 전압들을 감지하는 방법은 도 11을 참조한 설명에 한정되지 않을 것이다.
도 11을 참조한 설명에서는 스트링 선택 트랜지스터들(SST)의 문턱 전압들을 감지하는 방법이 설명되었으나, 접지 선택 트랜지스터들(GST)의 문턱 전압들도 스트링 선택 트랜지스터들(SST)과 마찬가지 방법으로 감지될 수 있음이 이해될 것이다.
다시 도 10을 참조하면, S120단계에서, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들이 조절될 것이다. 상태 레지스터(151)에 저장된 감지된 문턱 전압들에 대한 정보에 기반하여, 제어 로직(150)은 스트링 선택 트랜지스터들에 인가될 전압들이 조절되도록 전압 발생기(130)를 설정할 것이다.
예시적으로, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들을 조절할지 여부가 결정될 것이다. 예를 들면, 감지된 문턱 전압들의 산포가 요구되는 문턱 전압 산포(10, 도 11 참조)를 벗어날 때 스트링 선택 트랜지스터들에 인가될 전압들이 조절될 것이다. 그리고, 감지된 문턱 전압들에 따라 스트링 선택 트랜지스터들에 인가될 전압들이 조절될 것이다.
스트링 선택 트랜지스터들(SST, 도 9 참조) 각각에 인가될 전압은 스트링 선택 라인(도 9의 SSL 참조) 및 비트 라인(도 9의 BL 참조)을 통해 수신될 것이다. 각 스트링 선택 라인 및 각 비트 라인에 인가될 전압들이 조절됨으로써, 스트링 선택 트랜지스터들(SST)에 인가될 전압들이 조절될 것이다.
예를 들면, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 증가했다고 가정한다. 선택된 셀 스트링들의 스트링 선택 트랜지스터들이 안정적으로 턴 온 되도록, 스트링 선택 라인들 및 비트 라인들에 인가될 전압들이 조절될 것이다. 예를 들면, 선택된 스트링 선택 라인에 인가될 전압이 증가되고, 선택된 비트 라인에 인가될 전압들이 감소될 수 있다.
예를 들면, 스트링 선택 트랜지스터들(SST)의 문턱 전압 산포가 감소했다고 가정한다. 비선택된 셀 스트링들의 스트링 선택 트랜지스터들이 안정적으로 턴 오프 되도록, 스트링 선택 라인들 및 비트 라인들에 인가될 전압들이 조절될 것이다. 예를 들면, 비선택된 셀 스트링인 셀 스트링(CS12)의 스트링 선택 트랜지스터가 안정적으로 턴 오프 되도록, 선택된 비트 라인(BL2)에 인가될 전압이 증가될 것이다. 비선택된 셀 스트링인 셀 스트링(CS21)의 스트링 선택 트랜지스터가 안정적으로 턴 오프 되도록, 선택된 스트링 선택 라인(SSL2)에 인가될 전압이 감소될 것이다.
접지 선택 트랜지스터들(GST, 도 9 참조) 각각에 인가될 전압은 접지 선택 라인(GSL, 도 9 참조) 및 공통 소스 라인(CSL, 도 9 참조)을 통해 수신될 것이다. 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에 인가될 전압들을 조절함으로써, 접지 선택 트랜지스터들(GST)에 인가될 전압들이 조절될 것이다. 프로그램 시에, 접지 선택 트랜지스터들(GST)이 안정적으로 턴 오프 되도록, 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)에 인가될 전압들이 조절될 것이다.
S130단계에서, 프로그램 동작이 수행될 것이다. 프로그램 동작 시에, 스트링 선택 트랜지스터들에 인가되는 전압들은 S120단계에서 조절된 전압들일 것이다.
본 발명의 실시 예에 따르면 스트링 선택 트랜지스터들의 문턱 전압 레벨들이 감지되고, 스트링 선택 트랜지스터들에 인가되는 전압들이 조절된다. 따라서, 향상된 신뢰성을 갖는 동작 방법이 제공될 것이다.
도 12는 도 11의 S120단계 및 S130단계를 상세히 보여주는 블록도이다. 도 9 및 도 12를 참조하면, S210단계 및 S220단계는 S120단계에 대응할 것이다. S230단계 및 S240단계는 S130단계에 대응할 것이다.
S210단계에서, 감지된 문턱 전압들이 제 1 및 제 2 비교 전압들 사이에 위치하는 요구되는 문턱 전압 산포를 벗어났는지 여부가 판별된다. 예시적으로, 제 1 비교 전압은 요구되는 문턱 전압 산포의 가장 낮은 전압에 대응할 것이다. 제 2 비교 전압은 요구되는 문턱 전압 산포의 가장 높은 전압에 대응할 것이다. 예를 들면, 제 1 및 제 2 비교 전압들은 각각 제 2 및 제 5 읽기 전압들(Vrd1, Vrd5, 도 11 참조)과 같은 레벨들을 가질 것이다. 감지된 문턱 전압들이 요구되는 문턱 전압 산포를 벗어난 경우, S220단계가 수행된다. 감지된 문턱 전압들이 요구되는 문턱 전압 산포를 벗어나지 않은 경우, 선택 트랜지스터들에 인가될 전압들은 조절되지 않을 것이다.
S220단계에서, 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮은지 여부가 판별된다. 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮은 경우, S230단계가 수행된다. 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮지 않은 경우(즉, 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높은 경우), S240단계가 수행된다.
S230단계에서, 스트링 선택 라인들의 전압들이 낮게 조절된다. 예시적으로, 선택된 스트링 선택 라인(SSL2)에 인가될 전압은 스트링 선택 전압(Vsel, 도 11 참조)보다 낮게 조절될 수 있다. 또한, 비선택된 스트링 선택 라인(SSL1)에 인가될 전압은 스트링 비선택 전압(Vusel, 도 11 참조)보다 낮게 조절될 수 있다. 예시적으로, 감지된 문턱 전압들이 낮을수록 스트링 선택 라인들의 전압들이 낮게 조절될 것이다.
그리고, 비트 라인들(BL1, BL2)에 인가될 전압들이 높게 조절될 것이다. 예시적으로, 선택된 비트 라인(BL2)에 인가될 전압은 접지 전압(Vss)보다 높게 조절될 수 있다. 또한, 비선택된 비트 라인(BL1)에 인가될 전압은 전원 전압(Vcc)보다 높게 조절될 수 있다. 예시적으로, 감지된 문턱 전압들이 낮을수록 비트 라인들(BL1, BL2)에 인가될 전압들은 높게 조절될 것이다.
S240단계에서, 스트링 선택 라인들의 전압들은 높게 조절된다. 예시적으로, 감지된 문턱 전압들이 높을수록 스트링 선택 라인들의 전압들은 높게 조절될 것이다. 예시적으로, 선택된 스트링 선택 라인(SSL2)에 인가될 전압은 스트링 선택 전압(Vsel)보다 높게 조절될 수 있다. 또한, 비트 라인들의 전압들은 낮게 조절될 수 있다. 예시적으로, 감지된 문턱 전압들이 낮을수록 비트 라인들의 전압들은 낮게 조절될 것이다.
도 13은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리(100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 전압 발생기(1130), 읽기 및 쓰기 회로(1140) 및 제어 로직(1150)을 포함한다. 불휘발성 메모리(1100)는 컨트롤러(1200)로부터 어드레스(ADDR) 및 제어 신호(CTRL)를 수신하고, 컨트롤러(1200)와 데이터(DATA)를 교환한다. 예시적으로, 어드레스(ADDR), 데이터(DATA), 및 제어 신호(CTRL)는 하나의 채널(CH)을 통해 통신될 것이다. 어드레스(ADDR)는 어드레스 디코더(1120)에 수신되고, 제어 신호(CTRL)는 제어 로직(1120)에 수신될 것이다. 데이터(DATA)는 프로그램 동작 시에 읽기 및 쓰기 회로(1140)에 수신되고, 읽기 동작 시에 읽기 및 쓰기 회로(1140)로부터 전송될 것이다.
메모리 셀 어레이(1110), 어드레스 디코더(1120), 전압 발생기(1130) 및 읽기 및 쓰기 회로(1140)는 각각 도 1의 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130) 및 읽기 및 쓰기 회로(140)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
제어 로직(1150)은 컨트롤러(1200)의 제어에 따라 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 감지하고, 감지된 문턱 전압들에 대한 정보를 컨트롤러(1200)에 전송할 것이다.
또한, 제어 로직(1150)은 컨트롤러(1200)의 제어에 따라 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다. 컨트롤러(1200)는 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들에 대한 정보를 전송할 것이다. 전송된 정보에 따라, 제어 로직(1150)은 프로그램 동작 시에 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다. 예를 들면, 제어 로직(1150)은 프로그램 시에 조절된 전압들을 발생하도록 전압 발생기(1130)를 설정할 것이다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리(1100)에 연결된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 상태 레지스터(1210)를 포함한다. 상태 레지스터(1210)는 메모리 셀 어레이(1110) 내의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장한다.
컨트롤러(1200)는 호스트로부터의 요청에 응답하여 불휘발성 메모리(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 제어 신호(CLTR)를 전송하여 불휘발성 메모리(1100)의 읽기, 프로그램 및 소거 동작을 제어하도록 구성된다. 읽기 동작 시에, 컨트롤러(1200)는 어드레스(ADDR)를 더 전송할 것이다. 프로그램 동작 시에, 컨트롤러(1200)는 어드레스(ADDR) 및 데이터(DATA)를 더 전송할 것이다. 소거 동작 시에, 컨트롤러(1200)는 어드레스(ADDR)를 더 전송할 것이다.
컨트롤러(1200)는 불휘발성 메모리(1100)의 배경(background) 동작을 제어하도록 구성된다. 예시적으로, 컨트롤러는 불휘발성 메모리(1100)가 선택 메모리 셀들의 문턱 전압들을 감지하고 감지된 문턱 전압들에 대한 정보를 전송하도록 불휘발성 메모리(1100)를 제어하기 위한 제어 신호(이하, 상태 읽기 제어 신호)를 전송할 수 있다. 불휘발성 메모리(1100)는 상태 읽기 제어 신호에 응답하여 선택 메모리 셀들의 문턱 전압들을 감지하고, 감지된 문턱 전압들에 대한 정보를 컨트롤러(1200)에 전송할 것이다. 컨트롤러(1200)는 불휘발성 메모리(1100)로부터의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 상태 레지스터(1210)에 저장할 것이다.
컨트롤러(1200)는 상태 레지스터(1210)에 저장된 문턱 전압들에 대한 정보에 따라 프로그램 동작 시에 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가되는 전압들을 조절할 수 있다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(RAM)은 상태 레지스터(1210)로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어할 것이다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 다른 예로서, 오류 정정 블록은 불휘발성 메모리(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 컨트롤러(1200)가 불휘발성 메모리(1100)를 제어하는 방법을 보여주는 순서도이다. 도 13 및 도 14를 참조하면, S310단계에서, 상태 읽기 동작이 수행될 것이다. 컨트롤러(1200)는 불휘발성 메모리(1100)에 상태 읽기 제어 신호를 전송할 것이다. 불휘발성 메모리(1100)는 상태 읽기 제어 신호에 응답하여 메모리 셀 어레이(1110)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 판별할 것이다. 그리고, 불휘발성 메모리(1100)는 판별된 문턱 전압들에 대한 정보를 컨트롤러(1200)에 전송할 것이다. 결과적으로, 컨트롤러(1200)는 상태 읽기 동작을 통하여 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 감지할 것이다.
예시적으로, 불휘발성 메모리(1100)은 컨트롤러(1200)로부터의 제 1 상태 읽기 제어 신호에 응답하여 스트링 선택 트랜지스터들의 문턱 전압들을 판별할 것이다. 그리고, 불휘발성 메모리(1100)은 컨트롤러(1200)로부터의 제 2 상태 읽기 제어 신호에 응답하여 접지 선택 트랜지스터들의 문턱 전압들을 판별할 것이다.
S320단계에서, 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절하도록 불휘발성 메모리(1100)가 제어될 것이다. 예를 들면, 컨트롤러(1200)는 전압 레벨 정보를 포함하는 제어 신호(CTRL)를 불휘발성 메모리(1100)에 전송할 것이다. 불휘발성 메모리(1100)는 컨트롤러(1200)로부터의 제어 신호(CTRL)에 응답하여 프로그램 시에 조절된 전압들을 발생하도록 전압 발생기(1130)를 설정할 것이다. 그러한 조절된 전압들은 프로그램 시에 어드레스 디코더(120)를 통해 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 것이다.
S330단계에서, 프로그램 동작이 수행될 것이다. 컨트롤러(1200)는 프로그램 동작을 가리키는 제어 신호(CTRL)를 불휘발성 메모리(1100)에 전송할 것이다. 그리고, 불휘발성 메모리(1100)는 프로그램 동작을 수행할 것이다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 조절된 전압들이 인가될 것이다. 예시적으로, 스트링 선택 라인들(SSL1 및 SSL2, 도 9 참조), 비트 라인들(BL1 및 BL2, 도 9 참조), 접지 선택 라인(GSL, 도 9 참조)에 조절된 전압들이 인가될 것이다. 그리고, 선택된 워드 라인들에 패스 전압(Vpass, 도 9 참조)이 인가될 것이다. 비선택된 워드 라인들에 프로그램 전압(Vpgm, 도 9 참조)이 인가될 것이다.
도 15은 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리(2100) 및 컨트롤러(2200)를 포함한다.
불휘발성 메모리(2100)는 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)을 포함한다. 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0) 각각은 도 13을 참조하여 설명된 불휘발성 메모리(1100)와 마찬가지로 구성된다. 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)은 하나의 메모리 카드로 집적될 수 있다.
컨트롤러(2200)는 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)의 제반 동작을 제어한다. 컨트롤러(2200)는 제 1 내지 제 k 칩 선택 신호들(CS1~CSk)을 발생한다. 제 1 내지 제 k 칩 선택 신호들(CS1~CSk)은 각각 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)을 선택하는 신호이다. 각 칩 선택 신호가 활성화되면, 대응하는 불휘발성 메모리 칩이 선택된다.
컨트롤러(2200)는 제 1 내지 제 k 채널들(CH1~CHk)을 통해 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)에 각각 연결된다. 컨트롤러(2200)는 각 채널을 통해 각 불휘발성 메모리 칩과 제어 신호(CTRL, 도 13 참조), 어드레스(ADDR, 도 13 참조) 및 데이터(DATA, 도 13 참조)를 교환한다.
컨트롤러(2200)는 제 1 내지 제 k 상태 레지스터들(2210~22k0)을 포함한다. 제 1 내지 제 k 상태 레지스터들(2210~22k0)은 각각 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)에 대응한다. 제 1 내지 제 k 상태 레지스터들(2210~22k0)은 각각 제 1 내지 제 k 불휘발성 메모리 칩들(2110~21k0)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장하는 데에 사용된다.
도 15에서, 제 1 내지 제 k 상태 레지스터들(2210~22k0)은 하나의 메모리(예를 들면, RAM)로 구현될 수 있다. 즉, 하나의 메모리가 k 개의 영역들로 구분되어 사용될 수 있다.
컨트롤러(2200)는 각 불휘발성 메모리 칩의 상태 읽기 동작을 제어하고, 각 불휘발성 메모리 칩의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다. 예를 들면, 제 1 칩 선택 신호(CS1)에 의해 제 1 불휘발성 메모리 칩(2110)이 활성화된다. 프로그램 동작 전에, 컨트롤러(2200)는 제 1 불휘발성 메모리 칩(2110)에 상태 읽기 제어 신호를 전송할 것이다. 그러면, 컨트롤러(2200)는 제 1 불휘발성 메모리 칩(2110)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신할 것이다. 수신된 정보는 제 1 상태 레지스터(2210)에 저장될 것이다. 컨트롤러(2200)는 제 1 상태 레지스터(2210)에 저장된 문턱 전압들에 대한 정보에 따라, 프로그램 시에 제 1 불휘발성 메모리 칩(2110)의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 결정할 것이다. 그리고, 컨트롤러(2200)는 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절하도록 제 1 불휘발성 메모리 칩(2110)을 제어할 것이다. 제 1 불휘발성 메모리 칩(2110)과 마찬가지로, 컨트롤러(2200)는 제 2 내지 제 k 불휘발성 메모리 칩들(2120~21k0) 각각의 상태 읽기 동작들을 제어하고, 제 2 내지 제 k 불휘발성 메모리 칩들(2120~21k0) 각각의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 인가될 전압들을 조절할 것이다.
도 16은 도 15의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(3000)은 불휘발성 메모리(3100) 및 컨트롤러(3200)를 포함한다. 불휘발성 메모리(3100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 하나의 그룹의 불휘발성 메모리 칩들은 칩 선택 신호(도 15 참조)에 의해 선택되고, 선택된 불휘발성 메모리 칩은 공통 채널을 통해 컨트롤러(3200)와 통신할 것이다. 도 16에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 15를 참조하여 설명된 불휘발성 메모리 칩과 마찬가지로 동작할 것이다.
컨트롤러(3200)는 제 1 내지 제 k 상태 레지스터들(3210~320k0)을 포함한다. 제 1 내지 제 k 상태 레지스터들(3210~320k0) 각각은 하나의 그룹(또는 하나의 채널)에 대응할 것이다. 제 1 내지 제 k 상태 레지스터들(3210~320k0) 각각은 하나의 그룹의 불휘발성 메모리 칩들 내의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장할 것이다. 예를 들면, 제 1 상태 레지스터(3210)는 하나의 그룹의 불휘발성 메모리 칩들 각각의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 저장할 것이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 17에서, 불휘발성 메모리(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100)에 의해 수행될 것이다. 제 1 내지 제 k 상태 레지스터들(3210~320k0)의 기능은 램(4200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(300)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(300)은 도 13 또는 도 15을 참조하여 설명된 메모리 시스템(1000 또는 2000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 13, 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면 스트링 선택 트랜지스터들의 문턱 전압들이 감지되고, 스트링 선택 트랜지스터들에 인가되는 전압들이 조절된다. 셀 스트링들로부터 스트링 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다.
본 발명의 실시 예에 따르면, 접지 선택 트랜지스터들의 문턱 전압들이 감지되고, 접지 선택 트랜지스터들에 인가되는 전압들이 조절된다. 셀 스트링들로부터 접지 선택 트랜지스터들을 통해 흐르는 누설 전류는 감소할 것이다.
따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 및 그것의 동작 방법이 제공될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 1100: 불휘발성 메모리
110, 1110: 메모리 셀 어레이
120, 1120: 어드레스 디코더
130, 1130: 전압 발생기
140, 1140: 읽기 및 쓰기 회로
150, 1150: 제어 로직
1200: 컨트롤러
151, 1210: 상태 레지스터
151: 상태 레지스터
110, 1110: 메모리 셀 어레이
120, 1120: 어드레스 디코더
130, 1130: 전압 발생기
140, 1140: 읽기 및 쓰기 회로
150, 1150: 제어 로직
1200: 컨트롤러
151, 1210: 상태 레지스터
151: 상태 레지스터
Claims (20)
- 복수의 셀 스트링들을 포함하되, 상기 복수의 셀 스트링들 각각은 기판 위에 적층된 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 가지는 불휘발성 메모리의 동작 방법에 있어서,
상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들의 문턱 전압들을 감지하여 상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압 및 제 2 비교 전압 사이의 문턱 전압 분포의 밖에 있는지 판별하고;
상기 감지된 문턱 전압들에 따라 상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하고; 그리고
프로그램 동작 시에, 상기 조절된 전압들을 상기 스트링 선택 트랜지스터들에 인가하여 상기 복수의 셀 스트링들을 선택 또는 비선택하는 것을 포함하는 동작 방법. - 제 1 항에 있어서,
상기 스트링 선택 트랜지스터들의 게이트들은 스트링 선택 라인들에 연결되고,
상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것을 포함하는 동작 방법. - 제 2 항에 있어서,
상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것은
상기 감지된 문턱 전압들 중 적어도 하나가 상기 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어난 것으로 판별될 때 상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것을 포함하는 동작 방법. - 제 3 항에 있어서,
상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮고,
상기 스트링 선택 라인들에 인가될 전압들을 조절하는 것은
상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 스트링 선택 라인들에 인가될 전압들을 제 1 전압으로 조절하고,
상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 스트링 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 2 전압으로 조절하고,
상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 스트링 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 3 전압으로 조절하는 것을 포함하는 동작 방법. - 제 1 항에 있어서,
상기 스트링 선택 트랜지스터들은 비트 라인들과 상기 복수의 셀 스트링들을 각각 연결하고,
상기 스트링 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 비트 라인들에 인가될 전압들을 조절하는 것을 포함하는 동작 방법. - 제 5 항에 있어서,
상기 비트 라인들에 인가될 전압들을 조절하는 것은
상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 비트 라인들에 인가될 전압들을 조절하는 것을 포함하는 동작 방법. - 제 6 항에 있어서,
상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮고,
상기 비트 라인들에 인가될 전압들을 조절하는 것은
상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 비트 라인들에 인가될 전압들을 제 1 전압으로 조절하고,
상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 비트 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 2 전압으로 조절하고,
상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 비트 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 3 전압으로 조절하는 것을 포함하는 동작 방법. - 제 1 항에 있어서,
상기 스트링 선택 트랜지스터들의 문턱 전압들을 감지하는 것은
적어도 하나의 읽기 전압을 이용하여 상기 스트링 선택 트랜지스터들에 대한 읽기 동작을 수행함으로써 상기 스트링 선택 트랜지스터들의 문턱 전압들을 판별하는 것을 포함하는 동작 방법. - 제 1 항에 있어서,
상기 복수의 셀 스트링들은 상기 기판과 상기 복수의 셀 스트링들을 연결하는 접지 선택 트랜지스터들을 더 가지되,
상기 접지 선택 트랜지스터들의 문턱 전압들을 감지하고;
상기 감지된 접지 선택 트랜지스터들의 문턱 전압들에 따라 상기 접지 선택 트랜지스터들에 인가될 전압들을 조절하고; 그리고
프로그램 동작 시에, 상기 조절된 접지 선택 트랜지스터들에 인가될 전압들을 상기 접지 선택 트랜지스터들에 인가하는 것을 더 포함하는 동작 방법. - 제 9 항에 있어서,
상기 접지 선택 트랜지스터들의 게이트들은 접지 선택 라인들에 연결되고,
상기 접지 선택 트랜지스터들에 인가될 전압들을 조절하는 것은 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것을 포함하는 동작 방법. - 제 10 항에 있어서,
상기 접지 선택 라인들에 인가될 전압들을 조절하는 것은
상기 감지된 문턱 전압들 중 적어도 하나가 제 1 및 제 2 비교 전압들 사이의 문턱 전압 산포를 벗어날 때 상기 접지 선택 라인들에 인가될 전압들을 조절하는 것을 포함하는 동작 방법. - 제 11 항에 있어서,
상기 제 1 비교 전압은 상기 제 2 비교 전압보다 낮고,
상기 감지된 문턱 전압들이 상기 제 1 및 제 2 비교 전압들 사이이면 상기 접지 선택 라인들에 인가될 전압들을 제 1 전압으로 조절하고,
상기 감지된 문턱 전압들 중 적어도 하나가 제 1 비교 전압보다 낮을 때 상기 접지 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 낮은 제 2 전압으로 조절하고,
상기 감지된 문턱 전압들 중 적어도 하나가 제 2 비교 전압보다 높을 때 상기 접지 선택 라인들에 인가될 전압들을 상기 제 1 전압보다 높은 제 3 전압으로 조절하는 것을 포함하는 동작 방법. - 복수의 셀 스트링들을 포함하되, 상기 복수의 셀 스트링들 각각은 기판 위에 적층된 복수의 메모리 셀들 및 상기 복수의 메모리 셀들을 선택하기 위한 스트링 선택 트랜지스터를 가지는 불휘발성 메모리를 제어하는 방법에 있어서,
상태 읽기 제어 신호를 발생하고;
상기 상태 읽기 제어 신호에 따라 상기 불휘발성 메모리로부터 제공되는, 상기 스트링 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신하고; 그리고
상기 수신된 문턱 전압들에 대한 정보에 따라, 프로그램 동작 시에 상기 스트링 선택 트랜지스터들에 인가될 전압들이 조절되도록 상기 불휘발성 메모리를 제어하는 것을 포함하는 제어 방법. - 제 13 항에 있어서,
상기 수신된 문턱 전압들에 대한 정보를 저장하는 것을 더 포함하고,
상기 불휘발성 메모리를 제어하는 것은 상기 저장된 문턱 전압들에 대한 정보에 따라 상기 불휘발성 메모리를 제어하는 것을 포함하는 제어 방법. - 제 13 항에 있어서,
상기 복수의 셀 스트링들은 상기 기판과 상기 복수의 셀 스트링들을 연결하는 접지 선택 트랜지스터들을 더 가지되,
제 2 상태 읽기 제어 신호를 발생하고;
상기 제 2 상태 읽기 제어 신호에 따라 상기 불휘발성 메모리로부터 제공되는, 상기 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보를 수신하고; 그리고
상기 접지 선택 트랜지스터들의 문턱 전압들에 대한 정보에 따라, 프로그램 동작 시에 상기 접지 선택 트랜지스터들에 인가될 전압들이 조절되도록 상기 불휘발성 메모리를 제어하는 것을 더 포함하는 제어 방법. - 복수의 셀 스트링들을 포함학, 각 셀 스트링은 기판에 적층된 대응하는 복수의 메모리 셀들 및 대응하는 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리를 제공하고;
스트링 선택 트랜지스터들은 스트링 선택 라인들에 연결되고, 각 스트링 선택 트랜지스터는 대응하는 문턱 전압을 갖고;
상기 스트링 선택 트랜지스터들 중 어느 것의 문턱 전압이 특정한 문턱 전압 범위 밖에 있는지 판별하고;
상기 스트링 선택 트랜지스터들의 문턱 전압이 상기 특정한 문턱 전압 범위 내에 있는 것으로 판별될 때, 상기 불휘발성 메모리의 프로그램 동작 동안에 선택된 스트링 선택 라인의 제1 터미널에 제1 전압을 인가하고 그리고 비선택된 스트링 선택 라인들에 제2 전압을 인가하고; 그리고
상기 스트링 선택 트랜지스터들 중 적어도 하나의 제1 스트링 선택 트랜지스터의 제1 문턱 전압이 상기 특정한 문턱 전압 범위의 밖에 있을 때, 상기 불휘발성 메모리의 상기 프로그램 동작 동안에 상기 제1 스트링 선택 트랜지스터에 연결된 제1 스트링 선택 라인에 상기 제1 전압 및 상기 제2 전압과 다른 제3 전압을 인가하는 것을 포함하는 방법. - 제 16 항에 있어서,
상기 제1 스트링 선택 라인이 상기 선택된 스트링 선택 라인이고 상기 제1 문턱 전압이 상기 특정한 문턱 전압 범위보다 클 때, 상기 제3 전압은 상기 제1 전압보다 큰 방법. - 제 16 항에 있어서,
상기 제1 스트링 선택 라인이 상기 비선택된 스트링 선택 라인들 중 하나이고 상기 제1 문턱 전압이 상기 특정한 문턱 전압 범위보다 낮을 때, 상기 제3 전압은 상기 제2 전압보다 낮은 방법. - 제 16 항에 있어서,
상기 스트링 선택 트랜지스터들 중 어느 것의 문턱 전압이 특정한 문턱 전압 범위 밖에 있는지 판별하는 것은,
상기 스트링 선택 트랜지스터들의 문턱 전압들을 검출하고; 그리고
상기 검출된 문턱 전압들을 상태 레지스터에 저장하는 것을 포함하는 방법. - 제 16 항에 있어서,
상기 스트링 선택 트랜지스터들은 상기 셀 스트링들을 비트 라인들에 연결하고,
상기 방법은, 상기 제1 스트링 선택 트랜지스터의 상기 제1 문턱 전압이 상기 특정한 문턱 전압 범위의 밖인 것으로 판별될 때 상기 프로그램 동작 동안에 대응하는 비트 라인에 인가되는 전압을 조절하는 것을 더 포함하는 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110102015A KR101842507B1 (ko) | 2011-10-06 | 2011-10-06 | 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법 |
| US13/587,955 US9076683B2 (en) | 2011-10-06 | 2012-08-17 | Operating method of nonvolatile memory and method of controlling nonvolatile memory |
| US14/790,572 US9466387B2 (en) | 2011-10-06 | 2015-07-02 | Operating method of nonvolatile memory and method of controlling nonvolatile memory |
| US15/259,765 US9704590B2 (en) | 2011-10-06 | 2016-09-08 | Operating method of nonvolatile memory and method of controlling nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110102015A KR101842507B1 (ko) | 2011-10-06 | 2011-10-06 | 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130037554A KR20130037554A (ko) | 2013-04-16 |
| KR101842507B1 true KR101842507B1 (ko) | 2018-03-28 |
Family
ID=48041981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110102015A KR101842507B1 (ko) | 2011-10-06 | 2011-10-06 | 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US9076683B2 (ko) |
| KR (1) | KR101842507B1 (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8861282B2 (en) * | 2013-01-11 | 2014-10-14 | Sandisk Technologies Inc. | Method and apparatus for program and erase of select gate transistors |
| KR102154620B1 (ko) | 2013-12-19 | 2020-09-10 | 삼성전자주식회사 | 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치 |
| KR102154499B1 (ko) | 2013-12-23 | 2020-09-10 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
| KR102197070B1 (ko) | 2014-04-14 | 2020-12-30 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 |
| US9324437B2 (en) * | 2014-07-30 | 2016-04-26 | Macronix International Co., Ltd. | Systems and methods for trimming control transistors for 3D NAND flash |
| KR20160029506A (ko) | 2014-09-05 | 2016-03-15 | 에스케이하이닉스 주식회사 | 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법 |
| KR102248207B1 (ko) * | 2014-10-30 | 2021-05-06 | 삼성전자주식회사 | 저장 장치 및 그것의 동작 방법 |
| KR102272248B1 (ko) * | 2015-01-09 | 2021-07-06 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 |
| US9418751B1 (en) * | 2015-01-23 | 2016-08-16 | Sandisk Technologies Llc | Pre-program detection of threshold voltages of select gate transistors in a memory device |
| KR102314136B1 (ko) | 2015-06-22 | 2021-10-18 | 삼성전자 주식회사 | 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법 |
| KR102389077B1 (ko) * | 2015-11-05 | 2022-04-22 | 에스케이하이닉스 주식회사 | 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 |
| KR102480015B1 (ko) * | 2015-12-11 | 2022-12-21 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 |
| JP2017174484A (ja) * | 2016-03-25 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR102579879B1 (ko) * | 2016-11-14 | 2023-09-18 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 독출 방법 |
| EP3693995A4 (en) * | 2017-10-03 | 2020-10-14 | Asahi Kasei Microdevices Corporation | NON-VOLATILE MEMORY ELEMENT AND ANALOG CIRCUIT PROVIDED WITH IT |
| KR102508522B1 (ko) * | 2017-11-09 | 2023-03-10 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 및 이의 전기적 불량 판별 방법 |
| JP6357576B1 (ja) * | 2017-11-20 | 2018-07-11 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 揮発性メモリデバイス及びそのセルフリフレッシュ方法 |
| KR102288138B1 (ko) | 2018-01-08 | 2021-08-10 | 삼성전자주식회사 | 메모리 장치 |
| US11081186B2 (en) | 2018-06-08 | 2021-08-03 | Samsung Electronics Co., Ltd. | Non-volatile memory device and erasing method of the same |
| KR102606826B1 (ko) * | 2018-06-08 | 2023-11-27 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 소거 방법 |
| KR102639877B1 (ko) * | 2018-07-05 | 2024-02-27 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20200137315A (ko) * | 2019-05-29 | 2020-12-09 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치, 컨트롤러를 포함하는 메모리 시스템 및 컨트롤러의 동작 방법 |
| KR20210094741A (ko) | 2020-01-22 | 2021-07-30 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7433231B2 (en) | 2006-04-26 | 2008-10-07 | Micron Technology, Inc. | Multiple select gates with non-volatile memory cells |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614070B1 (en) * | 1998-04-16 | 2003-09-02 | Cypress Semiconductor Corporation | Semiconductor non-volatile memory device having a NAND cell structure |
| US7120063B1 (en) * | 2004-05-07 | 2006-10-10 | Spansion Llc | Flash memory cell and methods for programming and erasing |
| US7170785B2 (en) * | 2004-09-09 | 2007-01-30 | Macronix International Co., Ltd. | Method and apparatus for operating a string of charge trapping memory cells |
| US7203092B2 (en) * | 2005-05-12 | 2007-04-10 | Micron Technology, Inc. | Flash memory array using adjacent bit line as source |
| KR20060120889A (ko) | 2005-05-23 | 2006-11-28 | 삼성전자주식회사 | 차지 트랩형 낸드 플래시 메모리의 초기 문턱전압 설정방법 |
| US7547941B2 (en) * | 2006-05-04 | 2009-06-16 | Elite Semiconductor Memory Technology, Inc. | NAND non-volatile two-bit memory and fabrication method |
| US7342831B2 (en) | 2006-06-16 | 2008-03-11 | Sandisk Corporation | System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| US8120960B2 (en) * | 2007-11-07 | 2012-02-21 | Spansion Israel Ltd. | Method and apparatus for accessing a non-volatile memory array comprising unidirectional current flowing multiplexers |
| JP2010118580A (ja) | 2008-11-14 | 2010-05-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8335108B2 (en) * | 2008-11-14 | 2012-12-18 | Aplus Flash Technology, Inc. | Bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array |
| JP4913188B2 (ja) * | 2009-09-18 | 2012-04-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20110037340A (ko) | 2009-10-06 | 2011-04-13 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 동작 방법 |
| US9069688B2 (en) * | 2011-04-15 | 2015-06-30 | Sandisk Technologies Inc. | Dynamic optimization of back-end memory system interface |
| US8514624B2 (en) * | 2011-06-21 | 2013-08-20 | Micron Technology, Inc. | In-field block retiring |
| JP2014078290A (ja) * | 2012-10-09 | 2014-05-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2011
- 2011-10-06 KR KR1020110102015A patent/KR101842507B1/ko active IP Right Grant
-
2012
- 2012-08-17 US US13/587,955 patent/US9076683B2/en active Active
-
2015
- 2015-07-02 US US14/790,572 patent/US9466387B2/en active Active
-
2016
- 2016-09-08 US US15/259,765 patent/US9704590B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7433231B2 (en) | 2006-04-26 | 2008-10-07 | Micron Technology, Inc. | Multiple select gates with non-volatile memory cells |
| US8305810B2 (en) | 2006-04-26 | 2012-11-06 | Micron Technology, Inc. | Multiple select gates with non-volatile memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130088921A1 (en) | 2013-04-11 |
| US9466387B2 (en) | 2016-10-11 |
| US9076683B2 (en) | 2015-07-07 |
| US9704590B2 (en) | 2017-07-11 |
| US20160379716A1 (en) | 2016-12-29 |
| KR20130037554A (ko) | 2013-04-16 |
| US20150310923A1 (en) | 2015-10-29 |
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